JP2005045835A

JP2005045835A - Operational amplifier

Info

Publication number: JP2005045835A
Application number: JP2004285052A
Authority: JP
Inventors: Koji Suzuki; 浩二鈴木
Original assignee: Oki Electric Industry Co Ltd; Oki Micro Design Co Ltd
Current assignee: Oki Electric Industry Co Ltd; Oki Micro Design Co Ltd
Priority date: 2004-09-29
Filing date: 2004-09-29
Publication date: 2005-02-17
Anticipated expiration: 2019-08-10
Also published as: JP4072148B2

Abstract

PROBLEM TO BE SOLVED: To provide an operational amplifier capable of obtaining a large output current on a low power supply voltage VDD and a small pattern area in the operational amplifier which is composed of a MOS transistor and is capable of obtaining the comparatively large output current on a low voltage. SOLUTION: A differential voltage between input signals VI1, VI2 at input terminals 1, 2 is amplified by a differential input part 10, and a signal V1 is outputted from a node N1 to an amplifier part 20 and an output part 30. The amplifier part 20 is driven on a boosted voltage VCP that is generated by a booster part 50, so that a signal V2 outputted from a node N2 to the output part 30 becomes higher than the power supply voltage VDD. Thus, the voltage between the gates and sources of NMOS 31, 32 in the output part 30 is increased and even with narrow gate width, the large output current can flow. COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、演算増幅器、特にＭＯＳトランジスタ（以下、単に「ＭＯＳ」という）で構成され、かつ低電圧で比較的大きな出力電流を得ることができる演算増幅器に関するものである。 The present invention relates to an operational amplifier, and more particularly to an operational amplifier that is configured by a MOS transistor (hereinafter simply referred to as “MOS”) and that can obtain a relatively large output current at a low voltage.

図２は、従来の演算増幅器の一例を示す構成図である。この演算増幅器は、反転入力端子１及び非反転入力端子２に入力された２つの入力信号の差の電圧を増幅する差動入力部１０、差動入力部１０の出力信号を増幅する増幅部２０Ｚ、増幅部２０Ｚで増幅された信号を低出力インピーダンスで出力端子３に出力する出力部３０Ｚ、及び各部に必要なバイアス電圧を生成するバイアス生成部４０で構成されている。 FIG. 2 is a block diagram showing an example of a conventional operational amplifier. The operational amplifier includes a differential input unit 10 that amplifies the voltage difference between two input signals input to the inverting input terminal 1 and the non-inverting input terminal 2, and an amplification unit 20Z that amplifies the output signal of the differential input unit 10. The output unit 30Z outputs the signal amplified by the amplification unit 20Z to the output terminal 3 with low output impedance, and the bias generation unit 40 generates a bias voltage necessary for each unit.

差動入力部１０は、ＰチャネルＭＯＳ（以下、「ＰＭＯＳ」という）１１を有しており、このＰＭＯＳ１１のソースが電源電圧ＶＤＤに接続されている。ＰＭＯＳ１１のゲートには、バイアス生成部４０からバイアス電圧ＶＢ１が与えられている。ＰＭＯＳ１１のドレインには、ＰＭＯＳ１２，１３のソースが接続されており、これらのＰＭＯＳ１２，１３のゲートが、反転入力端子１及び非反転入力端子２に、それぞれ接続されている。ＰＭＯＳ１２のドレインは、ＮチャネルＭＯＳ（以下、「ＮＭＯＳ」という）１４のドレインとゲート、及びＮＭＯＳ１５のゲートに接続されている。ＮＭＯＳ１４，１５のソースは、接地電圧ＧＮＤに接続されている。ＰＭＯＳ１３及びＮＭＯＳ１５のドレインは、ノードＮ１に接続され、このノードＮ１に差動入力部１０の信号Ｖ１が出力されるようになっている。 The differential input unit 10 includes a P-channel MOS (hereinafter referred to as “PMOS”) 11, and the source of the PMOS 11 is connected to the power supply voltage VDD. A bias voltage VB 1 is applied to the gate of the PMOS 11 from the bias generator 40. The drains of the PMOS 11 are connected to the sources of the PMOSs 12 and 13, and the gates of these PMOSs 12 and 13 are connected to the inverting input terminal 1 and the non-inverting input terminal 2, respectively. The drain of the PMOS 12 is connected to the drain and gate of an N-channel MOS (hereinafter referred to as “NMOS”) 14 and the gate of the NMOS 15. The sources of the NMOSs 14 and 15 are connected to the ground voltage GND. The drains of the PMOS 13 and the NMOS 15 are connected to the node N1, and the signal V1 of the differential input section 10 is output to the node N1.

増幅部２０Ｚは、ＰＭＯＳ２６を有しており、このＰＭＯＳ２６のソースが電源電圧ＶＤＤに接続されている。ＰＭＯＳ２６のゲートには、バイアス生成部４０からバイアス電圧ＶＢ１が与えられている。ＰＭＯＳ２６のドレインは、ノードＮ２に接続され、このノードＮ２にＮＭＯＳ２７及びＰＭＯＳ２８のソースが接続されている。ＮＭＯＳ２７及びＰＭＯＳ２８のゲートには、バイアス生成部４０から、それぞれバイアス電圧ＶＢ２，ＶＢ３が与えられている。ＮＭＯＳ２７及びＰＭＯＳ２８のドレインはノードＮ３に接続され、このノードＮ３にＮＭＯＳ２９のドレインが接続されている。ＮＭＯＳ２９のゲートはノードＮ１に接続され、ソースは接地電圧ＧＮＤに接続されている。出力部３０Ｚは、ＰＭＯＳ３８とＮＭＯＳ３９で構成され、このＰＭＯＳ３８のソース、ゲート、及びドレインは、それぞれ電源電圧ＶＤＤ、ノードＮ２、及び出力端子３に接続されている。ＮＭＯＳ３９のドレイン、ゲート、及びソースは、それぞれ出力端子３、ノードＮ３、及び接地電圧ＧＮＤに接続されている。 The amplifying unit 20Z has a PMOS 26, and the source of the PMOS 26 is connected to the power supply voltage VDD. A bias voltage VB 1 is applied to the gate of the PMOS 26 from the bias generator 40. The drain of the PMOS 26 is connected to the node N2, and the sources of the NMOS 27 and the PMOS 28 are connected to the node N2. Bias voltages VB2 and VB3 are applied from the bias generation unit 40 to the gates of the NMOS 27 and the PMOS 28, respectively. The drains of the NMOS 27 and the PMOS 28 are connected to the node N3, and the drain of the NMOS 29 is connected to the node N3. The gate of the NMOS 29 is connected to the node N1, and the source is connected to the ground voltage GND. The output unit 30Z includes a PMOS 38 and an NMOS 39. The source, gate, and drain of the PMOS 38 are connected to the power supply voltage VDD, the node N2, and the output terminal 3, respectively. The drain, gate, and source of the NMOS 39 are connected to the output terminal 3, the node N3, and the ground voltage GND, respectively.

このような演算増幅器では、反転入力端子１に印加された入力信号ＶＩ１と、非反転入力端子２に印加された入力信号ＶＩ２との差の電圧が、差動入力部１０で増幅され、信号Ｖ１としてのノードＮ１に出力される。信号Ｖ１は、増幅部２０Ｚによって増幅され、ノードＮ３から出力部３０ＺのＮＭＯＳ３９のゲートに与えられる。また、増幅部２０ＺのノードＮ２から、出力部３０ＺのＰＭＯＳ３８のゲートに対して、出力部３０Ｚに所定の出力電流を流すための信号が与えられる。これにより、入力信号ＶＩ１，１ＶＩ２の差の電圧が増幅され、出力端子３から出力電圧ＶＯが出力される。
なお、従来の演算増幅器を開示した特許文献としては以下のような文献がある。
特開昭６２−６８３０８号公報特開平９−２１４２６１号公報特開平７−１０６９６８号公報特開平１０−１７８３２２号公報 In such an operational amplifier, the differential voltage between the input signal VI1 applied to the inverting input terminal 1 and the input signal VI2 applied to the non-inverting input terminal 2 is amplified by the differential input unit 10 to obtain the signal V1. To the node N1. The signal V1 is amplified by the amplifying unit 20Z and given from the node N3 to the gate of the NMOS 39 of the output unit 30Z. Further, a signal for supplying a predetermined output current to the output unit 30Z is supplied from the node N2 of the amplification unit 20Z to the gate of the PMOS 38 of the output unit 30Z. As a result, the voltage difference between the input signals VI1 and 1VI2 is amplified, and the output voltage VO is output from the output terminal 3.
As patent documents disclosing conventional operational amplifiers, there are the following documents.
JP-A-62-68308 JP-A-9-214261 JP-A-7-106968 JP-A-10-178322

しかしながら、従来のＭＯＳで構成された演算増幅器では、次のような課題があった。図３は、ＭＯＳの特性の一例を示す図である。この図３では、電源電圧ＶＤＤを２Ｖとした場合の、出力部３０ＺのＮＭＯＳ３９のゲート・ソース間電圧Ｖｇｓとドレイン電流Ｉｄの関係を、ＭＯＳのゲート幅Ｗをパラメータとして示している。なお、ゲート長Ｌは１μｍである。図３に示すように、ゲート・ソース間電圧Ｖｇｓが一定であれば、大きなドレイン電流Ｉｄを得るためには、ゲート幅Ｗを広くする必要がある。また、ゲート・ソース間電圧Ｖｇｓが大きいほど、所定のドレイン電流Ｉｄを得るために必要はゲート幅Ｗは、狭くなるということがわかる。 However, the conventional operational amplifier composed of MOS has the following problems. FIG. 3 is a diagram illustrating an example of the characteristics of the MOS. FIG. 3 shows the relationship between the gate-source voltage Vgs of the NMOS 39 of the output section 30Z and the drain current Id when the power supply voltage VDD is 2 V, using the MOS gate width W as a parameter. The gate length L is 1 μm. As shown in FIG. 3, if the gate-source voltage Vgs is constant, it is necessary to increase the gate width W in order to obtain a large drain current Id. It can also be seen that the gate width W becomes smaller as the gate-source voltage Vgs is larger to obtain the predetermined drain current Id.

図２の構成の演算増幅器において、例えば３Ｖ等の低い電源電圧ＶＤＤで動作させて、大きな出力電流（例えば、２００ｍＡ）を得るためには、出力部３０ＺのＰＭＯＳ３８，ＮＭＯＳ３９のゲート幅Ｗを、それぞれ３ｍｍ程度にする必要がある。このため、出力部３０ＺのＭＯＳのサイズが極端に大きくなり、集積回路としてのパターン面積が大きくなるという課題があった。本発明は、前記従来技術が持っていた課題を解決し、電源電圧ＶＤＤが低くても、比較的小さなパターン面積で大きな出力電流を得ることができる演算増幅器を提供するものである。 In order to obtain a large output current (for example, 200 mA) by operating with a low power supply voltage VDD such as 3 V in the operational amplifier having the configuration of FIG. 2, the gate widths W of the PMOS 38 and NMOS 39 of the output unit 30Z are respectively set to It needs to be about 3 mm. Therefore, there is a problem that the size of the MOS of the output unit 30Z becomes extremely large, and the pattern area as an integrated circuit becomes large. The present invention solves the problems of the prior art and provides an operational amplifier capable of obtaining a large output current with a relatively small pattern area even when the power supply voltage VDD is low.

前記課題を解決するために、本発明は、２つの入力信号の差の電圧に対応した第１の信号を生成する差動入力部と、前記第１の信号を電圧増幅して相補的な第２及び第３の信号を生成する増幅部と、第１の電源電圧と出力ノードとの間に接続されて前記第２の信号で導通状態が制御される第１のＭＯＳと、第２の電源電圧と前記出力ノードとの間に接続されて前記第３の信号で導通状態が制御される第２のＭＯＳとを備えた演算増幅器において、前記第１及び第２の電源電圧を昇圧して該第１及び第２の電源電圧よりも高い昇圧電圧を生成する昇圧部を設けると共に、前記増幅部を前記昇圧電圧で駆動することにより、前記第２または第３の信号の最大レベルの絶対値が前記第１または第２の電源電圧の絶対値よりも大きくなるように構成している。 In order to solve the above-mentioned problem, the present invention provides a differential input unit that generates a first signal corresponding to a voltage difference between two input signals, and a complementary first by voltage-amplifying the first signal. An amplifying unit for generating the second and third signals, a first MOS connected between the first power supply voltage and the output node, the conduction state of which is controlled by the second signal, and a second power supply In an operational amplifier comprising a second MOS connected between a voltage and the output node and controlled in conduction by the third signal, the first and second power supply voltages are boosted to By providing a booster that generates a boosted voltage higher than the first and second power supply voltages, and driving the amplifier with the boosted voltage, the absolute value of the maximum level of the second or third signal can be increased. It is configured to be larger than the absolute value of the first or second power supply voltage. There.

本発明によれば、以上のように演算増幅器を構成したので、次のような作用が行われる。昇圧部において、第１及び第２の電源電圧よりも高い昇圧電圧が生成されて増幅部に供給される。この昇圧電圧で駆動される増幅部において、差動入力部から与えられた第１の信号が電圧増幅され、その最大レベルの絶対値が、第１または第２の電源電圧の絶対値よりも大きくなるような、相補的な第２及び第３の信号が生成される。第２の信号は第１のＭＯＳに与えられ、その導通状態が制御される。また、第３の信号は第２のＭＯＳに与えられ、その導通状態が制御される。そして、２つの入力信号の差の電圧に対応した出力電流が出力ノードから出力される。
本発明によれば、電源電圧で駆動される第１及び第２のＭＯＳを、第２及び第３の信号でそれぞれ制御するようにしているので、電源電圧が低くても、ＭＯＳのゲート幅を広くすることなく、大きな電流を流すことができるという効果がある。 According to the present invention, since the operational amplifier is configured as described above, the following operation is performed. In the booster, a boosted voltage higher than the first and second power supply voltages is generated and supplied to the amplifier. In the amplifying unit driven by this boosted voltage, the first signal given from the differential input unit is voltage amplified, and the absolute value of the maximum level is larger than the absolute value of the first or second power supply voltage. Complementary second and third signals are generated. The second signal is supplied to the first MOS, and its conduction state is controlled. The third signal is supplied to the second MOS, and its conduction state is controlled. An output current corresponding to the voltage difference between the two input signals is output from the output node.
According to the present invention, the first and second MOSs driven by the power supply voltage are controlled by the second and third signals, respectively. Therefore, even if the power supply voltage is low, the gate width of the MOS is reduced. There is an effect that a large current can flow without widening.

第１の実施形態
図１は、本発明の第１の実施形態を示す演算増幅器の構成図である。この演算増幅器は、反転入力端子１及び非反転入力端子２に入力された２つの入力信号の差の電圧を増幅する差動入力部１０、差動入力部１０の出力信号を増幅する増幅部２０、増幅部２０で増幅された信号を低出力インピーダンスで出力端子３に出力する出力部３０、各部に必要なバイアス電圧を生成するバイアス生成部４０、及び電源電圧ＶＤＤを昇圧してこの電源電圧ＶＤＤの２〜４倍の昇圧電圧ＶＣＰを生成する昇圧部５０で構成されている。差動入力部１０は、ＰＭＯＳ１１を有しており、このＰＭＯＳ１１のソースが電源電圧ＶＤＤに接続されている。ＰＭＯＳ１１のゲートには、バイアス生成部４０からバイアス電圧ＶＢ１が与えられている。ＰＭＯＳ１１のドレインには、ＰＭＯＳ１２，１３のソースが接続されており、これらのＰＭＯＳ１２，１３のゲートが、それぞれ反転入力端子１及び非反転入力端子２に接続されている。ＰＭＯＳ１２のドレインは、ＮＭＯＳ１４のドレインとゲート、及びＮＭＯＳ１５のゲートに接続されている。ＮＭＯＳ１４，１５のソースは、接地電圧ＧＮＤに接続されている。ＰＭＯＳ１３及びＮＭＯＳ１５のドレインは、ノードＮ１に接続され、このノードＮ１に差動入力部１０の信号Ｖ１が出力されるようになっている。 First Embodiment FIG. 1 is a block diagram of an operational amplifier showing a first embodiment of the present invention. The operational amplifier includes a differential input unit 10 that amplifies a voltage difference between two input signals input to the inverting input terminal 1 and the non-inverting input terminal 2, and an amplification unit 20 that amplifies the output signal of the differential input unit 10. The output unit 30 that outputs the signal amplified by the amplification unit 20 to the output terminal 3 with low output impedance, the bias generation unit 40 that generates a bias voltage necessary for each unit, and the power supply voltage VDD by boosting the power supply voltage VDD The boosting unit 50 generates a boosted voltage VCP that is 2 to 4 times the voltage VCP. The differential input unit 10 includes a PMOS 11, and the source of the PMOS 11 is connected to the power supply voltage VDD. A bias voltage VB 1 is applied to the gate of the PMOS 11 from the bias generator 40. The sources of the PMOSs 12 and 13 are connected to the drain of the PMOS 11, and the gates of these PMOSs 12 and 13 are connected to the inverting input terminal 1 and the non-inverting input terminal 2, respectively. The drain of the PMOS 12 is connected to the drain and gate of the NMOS 14 and the gate of the NMOS 15. The sources of the NMOSs 14 and 15 are connected to the ground voltage GND. The drains of the PMOS 13 and the NMOS 15 are connected to the node N1, and the signal V1 of the differential input section 10 is output to the node N1.

増幅部２０は、ＰＭＯＳ２１とＮＭＯＳ２２を有している。ＰＭＯＳ２１のソースには昇圧部５０から昇圧電圧ＶＣＰが、ゲートにはバイアス生成部４０からバイアス電圧ＶＢ２が、それぞれ与えられている。ＰＭＯＳ２１のドレインはノードＮ２に接続され、このノードＮ２にＮＭＯＳ２２のドレインが接続されている。ＮＭＯＳ２２のソースは接地電圧ＧＮＤに接続され、ゲートには、差動入力部１０の信号Ｖ１が与えられている。出力部３０は、ＮＭＯＳ３１，３２を有している。ＮＭＯＳ３１のソースは電源電圧ＶＤＤに、ゲートはノードＮ２に、及びドレインは出力端子３に、ぞれぞれ接続されている。ＮＭＯＳ３２のドレインは出力端子３に、ゲートはノードＮ１に、及びソースは接地電圧ＧＮＤに、それぞれ接続されている。 The amplifying unit 20 includes a PMOS 21 and an NMOS 22. The source of the PMOS 21 is supplied with the boosted voltage VCP from the booster 50, and the gate is supplied with the bias voltage VB2 from the bias generator 40. The drain of the PMOS 21 is connected to the node N2, and the drain of the NMOS 22 is connected to the node N2. The source of the NMOS 22 is connected to the ground voltage GND, and the signal V1 of the differential input section 10 is given to the gate. The output unit 30 includes NMOSs 31 and 32. The source of the NMOS 31 is connected to the power supply voltage VDD, the gate is connected to the node N2, and the drain is connected to the output terminal 3. The NMOS 32 has a drain connected to the output terminal 3, a gate connected to the node N1, and a source connected to the ground voltage GND.

図４は、図１中の昇圧部５０の一例を示す回路図である。この昇圧部５０は、ダイオード接続されて縦続に接続されたＮＭＯＳ５１ａ，５１ｂ，・・・，５１ｅを有しており、先頭のＮＭＯＳ５１ａのソースが電源電圧ＶＤＤ、最後のＮＭＯＳ５１ｅのドレインがノードＮ５に、それぞれ接続されている。ＮＭＯＳ５１ａ，５１ｂの接続点と、ＮＭＯＳ５１ｃ，５１ｄの接続点には、それぞれキャパシタ５２ａ，５２ｃを介してクロック信号ＣＬＫ１が与えられている。また、ＮＭＯＳ５１ｂ，５１ｃの接続点と、ＮＭＯＳ５１ｄ，５１ｅの接続点には、それぞれキャパシタ５２ｂ，５２ｄを介してクロック信号ＣＬＫ２が与えられるようになっている。クロック信号ＣＬＫ１，ＣＬＫ２は、例えば周波数２０ＭＨｚで、位相が１８０゜異なる信号である。ノードＮ５と接地電圧ＧＮＤの間には、ダイオード接続されたＮＭＯＳ５３ａ，５３ｂ，・・・，５３ｇが直列に接続されると共に、キャパシタ５４が接続されている。 FIG. 4 is a circuit diagram showing an example of the booster 50 in FIG. The booster unit 50 includes NMOS-connected NMOSs 51a, 51b,..., 51e, the source of the first NMOS 51a is the power supply voltage VDD, and the drain of the last NMOS 51e is at the node N5. Each is connected. A clock signal CLK1 is applied to the connection point of the NMOSs 51a and 51b and the connection point of the NMOSs 51c and 51d via the capacitors 52a and 52c, respectively. A clock signal CLK2 is applied to the connection point between the NMOSs 51b and 51c and the connection point between the NMOSs 51d and 51e via the capacitors 52b and 52d, respectively. The clock signals CLK1 and CLK2 are signals having a frequency of 20 MHz and a phase difference of 180 °, for example. Between the node N5 and the ground voltage GND, diode-connected NMOSs 53a, 53b,..., 53g are connected in series and a capacitor 54 is connected.

このような昇圧部５０では、クロック信号ＣＬＫ１，ＣＬＫ２が与えられと、ダイオード接続されたＮＭＯＳ５１ａ〜５１ｅと、キャパシタ５２ａ〜５２ｄで構成される倍電圧整流回路によって、電源電圧ＶＤＤの数倍の直流電圧が生成されてノードＮ５に接続されたキャパシタ５４に蓄積される。一方、ダイオード接続されたＮＭＯＳ５３ａ〜５３ｇは、ノードＮ５の電圧を所定の電圧にクランプするためのものであり、これによってノードＮ５から所定の昇圧電圧ＶＣＰが出力されるようになっている。なお、増幅部２０に必要な電流は極めて小さいので、ＮＭＯＳ５１ａ〜５１ｅの概略のゲート幅Ｗは１０μｍ、ゲート長は１μｍであり、ＮＭＯＳ５３ａ〜５３ｇの概略のゲート幅Ｗは５０μｍ、ゲート長は１μｍである。また、キャパシタ５２ａ〜５２ｄの容量は約０．２ｐＦである。 In such a boosting unit 50, when the clock signals CLK1 and CLK2 are supplied, a DC voltage that is several times the power supply voltage VDD is provided by a voltage doubler rectifier circuit including diode-connected NMOSs 51a to 51e and capacitors 52a to 52d. Is generated and stored in the capacitor 54 connected to the node N5. On the other hand, the diode-connected NMOSs 53a to 53g are for clamping the voltage of the node N5 to a predetermined voltage, whereby a predetermined boosted voltage VCP is output from the node N5. Since the current required for the amplifying unit 20 is extremely small, the approximate gate width W of the NMOSs 51a to 51e is 10 μm, the gate length is 1 μm, the approximate gate width W of the NMOSs 53a to 53g is 50 μm, and the gate length is 1 μm. is there. The capacitances of the capacitors 52a to 52d are about 0.2 pF.

図５は、図１の演算増幅器の動作波形図である。以下、この図５を参照しつつ、図１の動作を説明する。この演算増幅器の反転入力端子１及び非反転入力端子２に、それぞれ電源電圧ＶＤＤの１／２を中心とする入力信号ＶＩ１，ＶＩ２が入力される。また、出力端子３と電源電圧ＶＤＤ／２との間には、負荷が接続される。入力信号ＶＩ１，ＶＩ２の入力差電圧Ｖｉｎ（＝ＶＩ１−ＶＩ２）は、差動入力部１０で増幅され、ノードＮ１に信号Ｖ１が出力される。 FIG. 5 is an operation waveform diagram of the operational amplifier of FIG. The operation of FIG. 1 will be described below with reference to FIG. Input signals VI1 and VI2 centered at 1/2 of the power supply voltage VDD are input to the inverting input terminal 1 and the non-inverting input terminal 2 of the operational amplifier, respectively. A load is connected between the output terminal 3 and the power supply voltage VDD / 2. The input differential voltage Vin (= VI1-VI2) of the input signals VI1 and VI2 is amplified by the differential input unit 10, and the signal V1 is output to the node N1.

図５の期間Ｔ１に示すように、入力差電圧Ｖｉｎが正のとき、信号Ｖ１は電源電圧ＶＤＤ／２以下となるので、増幅部２０のＮＭＯＳ２２及び出力部３０のＮＭＯＳ３２のオン抵抗が増加する。ＮＭＯＳ２２のオン抵抗が増加することにより、ＰＭＯＳ２１を介してノードＮ２に出力される信号Ｖ２の電圧は上昇する。信号Ｖ２は出力部３０のＮＭＯＳ３１のゲートに与えられるので、このＮＭＯＳ３１のオン抵抗は減少し、出力端子３の出力電圧ＶＯは、入力差電圧Ｖｉｎに応じて上昇する。ＰＭＯＳ２１のソースには、電源電圧ＶＤＤの２倍以上の電源電圧ＶＣＰが与えられているので、入力差電圧Ｖｉｎの上昇により、信号Ｖ２はこの電源電圧ＶＤＤ以上に上昇する。このため、ＮＭＯＳ３１のゲート・ソース間電圧Ｖｇｓが大きくなり、図３で示した特性により、このＮＭＯＳ３１は大きなドレイン電流を流すことが可能になる。ＮＭＯＳ３１に流れるドレイン電流は、出力端子３を通して負荷に供給される。 As shown in the period T1 in FIG. 5, when the input difference voltage Vin is positive, the signal V1 is equal to or lower than the power supply voltage VDD / 2, and thus the on-resistance of the NMOS 22 of the amplifier unit 20 and the NMOS 32 of the output unit 30 increases. As the on-resistance of the NMOS 22 increases, the voltage of the signal V2 output to the node N2 via the PMOS 21 increases. Since the signal V2 is applied to the gate of the NMOS 31 of the output unit 30, the on-resistance of the NMOS 31 decreases and the output voltage VO at the output terminal 3 rises according to the input differential voltage Vin. Since the source of the PMOS 21 is supplied with the power supply voltage VCP that is twice or more the power supply voltage VDD, the signal V2 rises above the power supply voltage VDD due to the rise of the input differential voltage Vin. For this reason, the gate-source voltage Vgs of the NMOS 31 increases, and the NMOS 31 can flow a large drain current due to the characteristics shown in FIG. The drain current flowing through the NMOS 31 is supplied to the load through the output terminal 3.

一方、図５の期間Ｔ２に示すように、入力差電圧Ｖｉｎが負のとき、信号Ｖ１は電源電圧ＶＤＤ／２以上になるので、増幅部２０のＮＭＯＳ２２及び出力部３０のＮＭＯＳ３２のオン抵抗は減少する。ＮＭＯＳ２２のオン抵抗が減少することにより、ＰＭＯＳ２１を介してノードＮ２に出力される信号Ｖ２は低下する。信号Ｖ２は出力部３０のＮＭＯＳ３１のゲートに与えられるので、このＮＭＯＳ３１のオン抵抗は増加し、出力端子３の出力電圧ＶＯは、入力差電圧Ｖｉｎに応じて、電源電圧ＶＤＤ／２以下に低下する。これにより、出力端子３を通して負荷側からＮＭＯＳ３２に電流が流れ込む。 On the other hand, as shown in the period T2 in FIG. 5, when the input differential voltage Vin is negative, the signal V1 becomes equal to or higher than the power supply voltage VDD / 2, so that the on-resistance of the NMOS 22 of the amplifying unit 20 and the NMOS 32 of the output unit 30 decreases. To do. As the on-resistance of the NMOS 22 decreases, the signal V2 output to the node N2 via the PMOS 21 decreases. Since the signal V2 is applied to the gate of the NMOS 31 of the output unit 30, the on-resistance of the NMOS 31 increases, and the output voltage VO at the output terminal 3 decreases to the power supply voltage VDD / 2 or less according to the input differential voltage Vin. . As a result, current flows from the load side to the NMOS 32 through the output terminal 3.

以上のように、この第１の実施形態の演算増幅器は、電源電圧ＶＤＤを昇圧する昇圧部５０を有し、その昇圧電圧ＶＣＰまでＮＭＯＳ３１のゲート電圧を上昇させるように増幅部２０を構成している。これにより、ゲート幅Ｗの狭いＮＭＯＳ３１でも、大きな出力電流を供給することができる。 As described above, the operational amplifier according to the first embodiment includes the booster 50 that boosts the power supply voltage VDD, and the amplifier 20 is configured to increase the gate voltage of the NMOS 31 to the boosted voltage VCP. Yes. As a result, a large output current can be supplied even with the NMOS 31 having a narrow gate width W.

ここで、この演算増幅器と図２の演算増幅器のパターンにおけるゲート幅Ｗを比較する。図２の演算増幅器では、２００ｍＡの出力電流を得るためには、出力部３０ＺのＰＭＯＳ３８，ＮＭＯＳ３９のゲート幅Ｗを、それぞれ３ｍｍ程度にする必要がある。従って、出力部３０Ｚのゲート幅Ｗの合計は６ｍｍとなる。 Here, the gate width W in the pattern of this operational amplifier and the operational amplifier of FIG. 2 is compared. In the operational amplifier of FIG. 2, in order to obtain an output current of 200 mA, the gate width W of the PMOS 38 and NMOS 39 of the output unit 30Z needs to be about 3 mm. Accordingly, the total gate width W of the output unit 30Z is 6 mm.

一方、図１の演算増幅器では、同じ出力電流を得るための出力部３０のＮＭＯＳ３１，３２のゲート幅Ｗは、図３から明らかなように、それぞれ１ｍｍ程度である。但し、図１の演算増幅器には昇圧部５０が追加されているが、前述したように、この昇圧部５０の容量は極めて小さいので、そのゲート幅Ｗの合計は１ｍｍ程度である。従って、この演算増幅器の出力部３０と昇圧部５０のゲート幅Ｗの合計は３ｍｍとなる。このように、第１の実施形態の演算増幅器は、低い電源電圧ＶＤＤでも、比較的小さなパターン面積で大きな出力電流を得ることができるという利点がある。 On the other hand, in the operational amplifier of FIG. 1, the gate width W of the NMOSs 31 and 32 of the output unit 30 for obtaining the same output current is about 1 mm, as is apparent from FIG. However, although the booster 50 is added to the operational amplifier of FIG. 1, as described above, since the capacity of the booster 50 is extremely small, the total gate width W is about 1 mm. Therefore, the total gate width W of the output unit 30 and the booster unit 50 of this operational amplifier is 3 mm. Thus, the operational amplifier of the first embodiment has an advantage that a large output current can be obtained with a relatively small pattern area even with a low power supply voltage VDD.

第２の実施形態
図６は、本発明の第２の実施形態を示す演算増幅器の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。この演算増幅器は、差動入力部１０の前段に、入力信号ＶＩ１，ＶＩ２を所定の電圧だけシフトアップするためのシフト部６０を設けたものである。シフト部６０は、入力信号ＶＩ１をシフトアップするＰＭＯＳ６１及びＮＭＯＳ６２，６３の直列回路を有しており、このＰＭＯＳ６１のソースが昇圧電圧ＶＣＰに、ＮＭＯＳ６３のソースが接地電圧ＧＮＤに、それぞれ接続されている。ＰＭＯＳ６１のゲートにはバイアス電圧ＶＢが与えられ、ＮＭＯＳ６３のゲートは反転入力端子１に接続されている。ＮＭＯＳ６２のゲートは、ＰＭＯＳ６１及びこのＮＭＯＳ６２のドレインに接続されると共に、差動入力部１０のＰＭＯＳ１２のゲートに接続されている。 Second Embodiment FIG. 6 is a block diagram of an operational amplifier showing a second embodiment of the present invention. Elements common to those in FIG. 1 are denoted by common reference numerals. This operational amplifier is provided with a shift unit 60 for shifting up the input signals VI1 and VI2 by a predetermined voltage before the differential input unit 10. The shift unit 60 includes a series circuit of a PMOS 61 and NMOSs 62 and 63 that shift up the input signal VI1, and the source of the PMOS 61 is connected to the boost voltage VCP and the source of the NMOS 63 is connected to the ground voltage GND. . A bias voltage VB is applied to the gate of the PMOS 61, and the gate of the NMOS 63 is connected to the inverting input terminal 1. The gate of the NMOS 62 is connected to the PMOS 61 and the drain of the NMOS 62 and is also connected to the gate of the PMOS 12 of the differential input unit 10.

このシフト部６０は、同様に、入力信号ＶＩ２をシフトアップするＰＭＯＳ６４及びＮＭＯＳ６５，６６の直列回路を有しており、このＰＭＯＳ６４のソースが昇圧電圧ＶＣＰに、ＮＭＯＳ６６のソースが接地電圧ＧＮＤに、それぞれ接続されている。ＰＭＯＳ６４のゲートにはバイアス電圧ＶＢが与えられ、ＮＭＯＳ６６のゲートは非反転入力端子２に接続されている。ＮＭＯＳ６５のゲートは、ＰＭＯＳ６４及びこのＮＭＯＳ６５のドレインに接続されると共に、差動入力部１０のＰＭＯＳ１３のゲートに接続されている。差動入力部１０のＰＭＯＳ１１のソースは、電源電圧ＶＤＤに代えて昇圧電圧ＶＣＰに接続されている。その他の構成は、図１と同様である。 Similarly, the shift unit 60 includes a series circuit of a PMOS 64 and NMOSs 65 and 66 for shifting up the input signal VI2. The source of the PMOS 64 is set to the boost voltage VCP, and the source of the NMOS 66 is set to the ground voltage GND. It is connected. A bias voltage VB is applied to the gate of the PMOS 64, and the gate of the NMOS 66 is connected to the non-inverting input terminal 2. The gate of the NMOS 65 is connected to the PMOS 64 and the drain of the NMOS 65 and to the gate of the PMOS 13 of the differential input unit 10. The source of the PMOS 11 of the differential input unit 10 is connected to the boost voltage VCP instead of the power supply voltage VDD. Other configurations are the same as those in FIG.

図７は、図６の演算増幅器の動作波形図である。以下、この図７を参照しつつ、図６の動作を説明する。この演算増幅器の反転入力端子１及び非反転入力端子２に、それぞれ電源電圧ＶＤＤの１／２を中心とする入力信号ＶＩ１，ＶＩ２が入力される。また、出力端子３と電源電圧ＶＤＤ／２との間には、負荷が接続される。入力信号ＶＩ１，ＶＩ２は、ともにシフト部６０において所定の電圧だけシフトアップされたあと、差動入力部１０に与えられて増幅される。差動入力部１０の電源には、昇圧電圧ＶＣＰが与えられているので、ノードＮ１の信号Ｖ１のレベルは、相対的にシフトアップされた電圧となる。 FIG. 7 is an operation waveform diagram of the operational amplifier of FIG. Hereinafter, the operation of FIG. 6 will be described with reference to FIG. Input signals VI1 and VI2 centered at 1/2 of the power supply voltage VDD are input to the inverting input terminal 1 and the non-inverting input terminal 2 of the operational amplifier, respectively. A load is connected between the output terminal 3 and the power supply voltage VDD / 2. The input signals VI1 and VI2 are both shifted up by a predetermined voltage in the shift unit 60 and then given to the differential input unit 10 to be amplified. Since the boosted voltage VCP is applied to the power supply of the differential input unit 10, the level of the signal V1 at the node N1 is a relatively shifted voltage.

図７の期間Ｔ１に示すように、入力差電圧Ｖｉｎが正のとき、信号Ｖ１は電源電圧ＶＤＤ／２以下となるので、増幅部２０のＮＭＯＳ２２及び出力部３０のＮＭＯＳ３２のオン抵抗が増加する。ＮＭＯＳ２２のオン抵抗が増加することにより、ＰＭＯＳ２１を介してノードＮ２に出力される信号Ｖ２の電圧は上昇する。信号Ｖ２は出力部３０のＮＭＯＳ３１のゲートに与えられるので、このＮＭＯＳ３１のオン抵抗は減少し、出力端子３の出力電圧ＶＯは、入力差電圧Ｖｉｎに応じて上昇する。ＰＭＯＳ２１のソースには、電源電圧ＶＤＤの２倍以上の電源電圧ＶＣＰが与えられているので、入力差電圧Ｖｉｎの上昇により、信号Ｖ２はこの電源電圧ＶＤＤ以上に上昇する。このため、ＮＭＯＳ３１のゲート・ソース間電圧Ｖｇｓが大きくなり、図３で示した特性により、このＮＭＯＳ３１は大きな電流を流すことが可能になる。ＮＭＯＳ３１に流れる電流は、出力端子３を通して負荷に供給される。 As shown in the period T1 in FIG. 7, when the input difference voltage Vin is positive, the signal V1 is equal to or lower than the power supply voltage VDD / 2, and therefore the on-resistance of the NMOS 22 of the amplifier unit 20 and the NMOS 32 of the output unit 30 increases. As the on-resistance of the NMOS 22 increases, the voltage of the signal V2 output to the node N2 via the PMOS 21 increases. Since the signal V2 is applied to the gate of the NMOS 31 of the output unit 30, the on-resistance of the NMOS 31 decreases and the output voltage VO at the output terminal 3 rises according to the input differential voltage Vin. Since the source of the PMOS 21 is supplied with the power supply voltage VCP that is twice or more the power supply voltage VDD, the signal V2 rises above the power supply voltage VDD due to the rise of the input differential voltage Vin. Therefore, the gate-source voltage Vgs of the NMOS 31 is increased, and the NMOS 31 can pass a large current due to the characteristics shown in FIG. The current flowing through the NMOS 31 is supplied to the load through the output terminal 3.

一方、図５の期間Ｔ２に示すように、入力差電圧Ｖｉｎが負のとき、信号Ｖ１は電源電圧ＶＤＤ／２になるので、増幅部２０のＮＭＯＳ２２及び出力部３０のＮＭＯＳ３２のオン抵抗は減少する。ＮＭＯＳ２２のオン抵抗が減少することにより、ＰＭＯＳ２１を介してノードＮ２に出力される信号Ｖ２の電圧は低下する。信号Ｖ２は出力部３０のＮＭＯＳ３１のゲートに与えられるので、このＮＭＯＳ３１のオン抵抗は増加し、出力端子３の出力電圧ＶＯは、入力差電圧Ｖｉｎに応じて、電源電圧ＶＤＤ／２以下に低下する。これにより、出力端子３を通して負荷側からＮＭＯＳ３２に電流が流れ込む。このとき、ノードＮ１の信号Ｖ１は、シフトアップされているので、ＮＭＯＳ３２のゲート・ソース間電圧Ｖｇｓが大きくなり、図３で示した特性により、このＮＭＯＳ３２は大きなドレイン電流を流すことが可能になる。 On the other hand, as shown in the period T2 in FIG. 5, when the input differential voltage Vin is negative, the signal V1 becomes the power supply voltage VDD / 2, so that the on-resistance of the NMOS 22 of the amplification unit 20 and the NMOS 32 of the output unit 30 decreases. . As the on-resistance of the NMOS 22 decreases, the voltage of the signal V2 output to the node N2 via the PMOS 21 decreases. Since the signal V2 is applied to the gate of the NMOS 31 of the output unit 30, the on-resistance of the NMOS 31 increases, and the output voltage VO at the output terminal 3 decreases to the power supply voltage VDD / 2 or less according to the input differential voltage Vin. . As a result, current flows from the load side to the NMOS 32 through the output terminal 3. At this time, since the signal V1 of the node N1 is shifted up, the gate-source voltage Vgs of the NMOS 32 increases, and the NMOS 32 can flow a large drain current due to the characteristics shown in FIG. .

以上のように、この第２の実施形態の演算増幅器は、電源電圧ＶＤＤを昇圧する昇圧部５０を有し、その昇圧電圧ＶＣＰまで出力部３０のＮＭＯＳ３１，３２のゲート電圧を上昇させるようにシフト部６０、差動入力部１０、及び増幅部２０を構成している。これにより、ゲート幅Ｗの狭いＮＭＯＳ３１，３２でも、大きな出力電流を得ることができるという利点がある。 As described above, the operational amplifier according to the second embodiment includes the boosting unit 50 that boosts the power supply voltage VDD, and shifts the gate voltages of the NMOSs 31 and 32 of the output unit 30 to the boosted voltage VCP. The unit 60, the differential input unit 10, and the amplification unit 20 are configured. Thus, there is an advantage that a large output current can be obtained even with the NMOSs 31 and 32 having a narrow gate width W.

第３の実施形態
図８は、本発明の第３の実施形態を示す演算増幅器の構成図であり、図２中の要素と共通の要素には共通の符号が付されている。この演算増幅器は、図２中の差動入力部１０に代えて、構成の異なる差動入力部７０を備えている。差動増幅部７０は、ＮＭＯＳ７１を有しており、このＮＭＯＳ７１のソースが接地電圧ＧＮＤに接続され、ゲートにはバイアス電圧ＶＢ１が与えられている。ＮＭＯＳ７１のドレインにはＮＭＯＳ７２ａ，７２ｂのソースが接続され、これらのＮＭＯＳ７２ａ，７２ｂのゲートが反転入力端子１及び非反転入力端子２に、それぞれ接続されている。ＮＭＯＳ７２ａ，７２ｂのドレインは、それぞれＰＭＯＳ７３ａ，７３ｂを介して昇圧電圧ＶＣＰに接続されている。これらのＰＭＯＳ７３ａ，７３ｂには、電流ミラー回路を構成するＰＭＯＳ７４ａ，７４ｂが、それぞれ接続されている。 Third Embodiment FIG. 8 is a block diagram of an operational amplifier showing a third embodiment of the present invention. Elements common to those in FIG. 2 are denoted by common reference numerals. This operational amplifier includes a differential input unit 70 having a different configuration in place of the differential input unit 10 in FIG. The differential amplifying unit 70 has an NMOS 71, the source of the NMOS 71 is connected to the ground voltage GND, and the bias voltage VB1 is applied to the gate. The drains of the NMOS 71 are connected to the sources of the NMOSs 72a and 72b, and the gates of these NMOSs 72a and 72b are connected to the inverting input terminal 1 and the non-inverting input terminal 2, respectively. The drains of the NMOSs 72a and 72b are connected to the boost voltage VCP via the PMOSs 73a and 73b, respectively. These PMOSs 73a and 73b are connected to PMOSs 74a and 74b constituting a current mirror circuit, respectively.

ＰＭＯＳ７４ｂのドレインは、ノードＮ１に接続され、このノードＮ１には、ＮＭＯＳ７５のゲートが接続されている。ＮＭＯＳ７５のソースは、昇圧電圧ＶＣＰに接続され、ドレインはＰＭＯＳ７６のゲートに接続されると共に、ＮＭＯＳ７７を介して接地電圧ＧＮＤに接続されている。ＰＭＯＳ７６のソースはＰＭＯＳ７４ａのドレインに接続され、ドレインはＮＭＯＳ７８のドレイン及びゲートと、ＮＭＯＳ７９のゲートに接続されている。ＮＭＯＳ７８のソースは接地電圧ＧＮＤに接続されている。また、ＮＭＯＳ７９のドレインはノードＮ１に、ソースは接地電圧ＧＮＤに、それぞれ接続されている。その他の構成は、図２と同様である。 The drain of the PMOS 74b is connected to the node N1, and the gate of the NMOS 75 is connected to the node N1. The source of the NMOS 75 is connected to the boosted voltage VCP, the drain is connected to the gate of the PMOS 76, and is connected to the ground voltage GND through the NMOS 77. The source of the PMOS 76 is connected to the drain of the PMOS 74 a, and the drain is connected to the drain and gate of the NMOS 78 and the gate of the NMOS 79. The source of the NMOS 78 is connected to the ground voltage GND. The drain of the NMOS 79 is connected to the node N1, and the source is connected to the ground voltage GND. Other configurations are the same as those in FIG.

この演算増幅器の動作は、基本的に図６の演算増幅器の動作と同じである。この演算増幅器では、入力信号ＶＩ１，ＶＩ２が与えられる差動入力部７０のＮＭＯＳ７２ａ，７２ｂの電流が、それぞれＰＭＯＳ７３ａ，７４ａ、及びＰＭＯＳ７３ｂ，７４ｂの電流ミラー回路で折り返される。これによって、ＮＭＯＳ７２ａ，７２ｂのドレイン電圧が等しくなる。更に、ＮＭＯＳ７５及びＰＭＯＳ７６により、ＰＭＯＳ７４ａ，７４ｂのドレイン電圧が等しくなるようにバイアスされる。ＰＭＯＳ７４ｂのドレイン、即ちノードＮ１の信号Ｖ１は、増幅部２０及び出力部３０に与えられる。これらの増幅部２０及び出力部３０の動作は、図６の演算増幅器における動作と同様である。 The operation of this operational amplifier is basically the same as that of the operational amplifier of FIG. In this operational amplifier, the currents of the NMOSs 72a and 72b of the differential input unit 70 to which the input signals VI1 and VI2 are applied are folded back by the current mirror circuits of the PMOSs 73a and 74a and the PMOSs 73b and 74b, respectively. As a result, the drain voltages of the NMOSs 72a and 72b become equal. Further, the NMOS 75 and the PMOS 76 are biased so that the drain voltages of the PMOSs 74a and 74b are equal. The drain of the PMOS 74b, that is, the signal V1 at the node N1 is supplied to the amplifying unit 20 and the output unit 30. The operations of the amplification unit 20 and the output unit 30 are the same as those in the operational amplifier of FIG.

以上のように、この第３の実施形態の演算増幅器は、差動増幅部７０のＮＭＯＳ７２ａ，７２ｂのドレイン電圧を等しくするように構成しているので、オフセット電圧が小さくなり、誤差を少なくすることができるという利点がある。更に、ＮＭＯＳ７２ａ，７２ｂの電流を、それぞれＰＭＯＳ７３ａ，７４ａ、及びＰＭＯＳ７３ｂ，７４ｂの電流ミラー回路で折り返すようにしているので、ノードＮ１の信号Ｖ１の変動範囲を、接地電圧ＧＮＤ〜昇圧電圧ＶＣＰの範囲に拡大することができる。これにより、ゲート幅Ｗの狭いＮＭＯＳ３１，３２でも、より大きな出力電流を得ることができるという利点がある。 As described above, since the operational amplifier according to the third embodiment is configured so that the drain voltages of the NMOSs 72a and 72b of the differential amplifying unit 70 are equal, the offset voltage is reduced and errors are reduced. There is an advantage that can be. Furthermore, since the currents of the NMOSs 72a and 72b are turned back by the current mirror circuits of the PMOSs 73a and 74a and the PMOSs 73b and 74b, respectively, the fluctuation range of the signal V1 at the node N1 is set to the range of the ground voltage GND to the boost voltage VCP. Can be enlarged. Thereby, there is an advantage that a larger output current can be obtained even with the NMOS 31 and 32 having a narrow gate width W.

第４の実施形態
図９は、本発明の第４の実施形態を示す演算増幅器の構成図であり、図８中の要素と共通の要素には共通の符号が付されている。この演算増幅器は、図８中の差動入力部７０に代えて、構成の異なる差動入力部８０を備えている。差動増幅部８０は、ＰＭＯＳ８１を有しており、このＰＭＯＳ８１のソースが昇圧電圧ＶＣＰに接続され、ゲートにはバイアス電圧ＶＢが与えられている。ＰＭＯＳ８１のドレインにはＰＭＯＳ８２ａ，８２ｂのソースが接続され、これらのＰＭＯＳ８２ａ，８２ｂのゲートが反転入力端子１及び非反転入力端子２に、それぞれ接続されている。ＰＭＯＳ８２ａ，８２ｂのドレインは、それぞれＮＭＯ８３ａ，８３ｂを介して接地電圧ＧＮＤに接続されている。これらのＮＭＯＳ８３ａ，８３ｂには、電流ミラー回路を構成するＮＭＯＳ８４ａ，８４ｂが、それぞれ接続されている。 Fourth Embodiment FIG. 9 is a block diagram of an operational amplifier showing a fourth embodiment of the present invention. Elements common to those in FIG. 8 are denoted by common reference numerals. This operational amplifier includes a differential input unit 80 having a different configuration in place of the differential input unit 70 in FIG. The differential amplifying unit 80 includes a PMOS 81, the source of the PMOS 81 is connected to the boosted voltage VCP, and the bias voltage VB is applied to the gate. The sources of the PMOSs 82a and 82b are connected to the drain of the PMOS 81, and the gates of the PMOSs 82a and 82b are connected to the inverting input terminal 1 and the non-inverting input terminal 2, respectively. The drains of the PMOSs 82a and 82b are connected to the ground voltage GND through NMOs 83a and 83b, respectively. The NMOSs 84a and 84b constituting the current mirror circuit are connected to the NMOSs 83a and 83b, respectively.

ＮＭＯＳ８４ｂのドレインは、ノードＮ１に接続され、このノードＮ１には、ＰＭＯＳ８５のゲートが接続されている。ＰＭＯＳ８５のソースは、接地電圧ＧＮＤに接続され、ドレインはＮＭＯＳ８６のゲートに接続されると共に、ＰＭＯＳ８７を介して昇圧電圧ＶＣＰに接続されている。ＮＭＯＳ８６のソースはＮＭＯＳ８４ａのドレインに接続され、ドレインはＰＭＯＳ８８のドレイン及びゲートと、ＰＭＯＳ８９のゲートに接続されている。ＰＭＯＳ８８のソースは昇圧電圧ＶＣＰに接続されている。また、ＰＭＯＳ８９のドレインはノードＮ１に、ソースは昇圧電圧ＶＣＰに、それぞれ接続されている。その他の構成は、図８と同様である。 The drain of the NMOS 84b is connected to the node N1, and the gate of the PMOS 85 is connected to the node N1. The source of the PMOS 85 is connected to the ground voltage GND, the drain is connected to the gate of the NMOS 86, and is connected to the boosted voltage VCP via the PMOS 87. The source of the NMOS 86 is connected to the drain of the NMOS 84 a, and the drain is connected to the drain and gate of the PMOS 88 and the gate of the PMOS 89. The source of the PMOS 88 is connected to the boost voltage VCP. The drain of the PMOS 89 is connected to the node N1, and the source is connected to the boost voltage VCP. Other configurations are the same as those in FIG.

この演算増幅器の動作は、基本的に図８の演算増幅器の動作と同じである。この演算増幅器では、入力信号ＶＩ１，ＶＩ２が与えられる差動入力部８０のＰＭＯＳ８２ａ，８２ｂの電流が、それぞれＮＭＯＳ８３ａ，８４ａ、及びＮＭＯＳ８３ｂ，８４ｂの電流ミラー回路で折り返される。これによって、ＰＭＯＳ８２ａ，８２ｂのドレイン電圧が等しくなる。更に、ＰＭＯＳ８５及びＮＭＯＳ８６により、ＮＭＯＳ８４ａ，８４ｂのドレイン電圧が等しくなるようにバイアスされる。ＮＭＯＳ８４ｂのドレイン、即ちノードＮ１の信号Ｖ１は、増幅部２０及び出力部３０に与えられる。これらの増幅部２０及び出力部３０の動作は、図８の演算増幅器における動作と同様である。 The operation of this operational amplifier is basically the same as that of the operational amplifier of FIG. In this operational amplifier, the currents of the PMOSs 82a and 82b of the differential input unit 80 to which the input signals VI1 and VI2 are applied are folded back by the current mirror circuits of the NMOSs 83a and 84a and the NMOSs 83b and 84b, respectively. As a result, the drain voltages of the PMOSs 82a and 82b become equal. Further, the drain voltages of the NMOSs 84a and 84b are biased by the PMOS 85 and the NMOS 86 so as to be equal. The drain of the NMOS 84b, that is, the signal V1 at the node N1 is supplied to the amplifying unit 20 and the output unit 30. The operations of the amplification unit 20 and the output unit 30 are the same as those in the operational amplifier of FIG.

以上のように、この第４の実施形態の演算増幅器は、差動増幅部８０のＰＭＯＳ８２ａ，８２ｂのドレイン電圧を等しくするように構成しているので、オフセット電圧が小さくなり、誤差を少なくすることができるという利点がある。更に、ＰＭＯＳ８２ａ，８２ｂの電流を、それぞれＮＭＯＳ８３ａ，８４ａ、及びＮＭＯＳ８３ｂ，８４ｂの電流ミラー回路で折り返すようにしているので、ノードＮ１の信号Ｖ１の変動範囲を、接地電圧ＧＮＤ〜昇圧電圧ＶＣＰの範囲に拡大することができる。これにより、ゲート幅Ｗの狭いＮＭＯＳ３１，３２でも、より大きな出力電流を得ることができるという利点がある。 As described above, since the operational amplifier according to the fourth embodiment is configured so that the drain voltages of the PMOSs 82a and 82b of the differential amplifying unit 80 are equal, the offset voltage is reduced and errors are reduced. There is an advantage that can be. Further, since the currents of the PMOSs 82a and 82b are turned back by the current mirror circuits of the NMOSs 83a and 84a and the NMOSs 83b and 84b, respectively, the fluctuation range of the signal V1 at the node N1 is set to the range of the ground voltage GND to the boosted voltage VCP. Can be enlarged. Thereby, there is an advantage that a larger output current can be obtained even with the NMOS 31 and 32 having a narrow gate width W.

なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の（ａ）〜（ｃ）のようなものがある。
（ａ）１つの電源電圧ＶＤＤで駆動する単一電源型のものを示したが、接地電圧ＧＮＤに対して、正と負の２つの電源電圧を用いる２電源型に対しても同様に適用できる。その場合、昇圧部は、正と負の昇圧電圧を生成する必要がある。
（ｂ）昇圧部５０の構成は、図４の回路に限定されない。電源電圧ＶＤＤを昇圧して、この電源電圧ＶＤＤの数倍の昇圧電圧ＶＣＰを生成するものであれば、どのような回路構成でも良い。
（ｃ）差動入力部１０等や増幅部２０の構成は、例示したものに限定されず、従来から用いられている各種の回路構成を適用することができる。 In addition, this invention is not limited to the said embodiment, A various deformation | transformation is possible. Examples of this modification include the following (a) to (c).
(A) Although a single power supply type driven by one power supply voltage VDD is shown, the present invention can be similarly applied to a two power supply type using two positive and negative power supply voltages with respect to the ground voltage GND. . In that case, the boosting unit needs to generate positive and negative boosted voltages.
(B) The configuration of the booster 50 is not limited to the circuit of FIG. Any circuit configuration may be used as long as the power supply voltage VDD is boosted to generate a boosted voltage VCP several times the power supply voltage VDD.
(C) The configurations of the differential input unit 10 and the like and the amplifying unit 20 are not limited to those illustrated, and various circuit configurations conventionally used can be applied.

本発明の第１の実施形態を示す演算増幅器の構成図である。1 is a configuration diagram of an operational amplifier showing a first embodiment of the present invention. 従来の演算増幅器の一例を示す構成図である。It is a block diagram which shows an example of the conventional operational amplifier. ＭＯＳの特性の一例を示す図である。It is a figure which shows an example of the characteristic of MOS. 図１中の昇圧部５０の一例を示す回路図である。It is a circuit diagram which shows an example of the pressure | voltage rise part 50 in FIG. 図１の演算増幅器の動作波形図である。FIG. 2 is an operation waveform diagram of the operational amplifier of FIG. 1. 本発明の第２の実施形態を示す演算増幅器の構成図である。It is a block diagram of the operational amplifier which shows the 2nd Embodiment of this invention. 図６の演算増幅器の動作波形図である。FIG. 7 is an operation waveform diagram of the operational amplifier of FIG. 6. 本発明の第３の実施形態を示す演算増幅器の構成図である。It is a block diagram of the operational amplifier which shows the 3rd Embodiment of this invention. 本発明の第４の実施形態を示す演算増幅器の構成図である。It is a block diagram of the operational amplifier which shows the 4th Embodiment of this invention.

Explanation of symbols

１０，７０，８０差動入力部
２０増幅部
３０出力部
３１，３２ＮＭＯＳ
４０バイアス部
５０昇圧部
６０シフト部 10, 70, 80 Differential input unit 20 Amplifying unit 30 Output unit 31, 32 NMOS
40 Bias section 50 Boost section 60 Shift section

Claims

A boosting unit which is supplied with a first power supply voltage and a second power supply voltage and generates a boosted voltage higher than the first power supply voltage;
A voltage shift unit that shifts up the potential levels of the two input signals, and
A differential input section for generating a first signal corresponding to the potential difference between the two shifted up input signals;
An amplifying unit connected to the boosting unit, using the boosted voltage generated by the boosting unit as a power source, and inverting and amplifying the voltage of the first signal;
A first conductivity type MOS transistor connected between the first power supply voltage and the output node and controlled to be conductive by the second signal, and between the second power supply voltage and the output node. And an output unit configured by a second MOS transistor of a first conductivity type that is connected and receives control of a conduction state by the first signal,
The operational amplifier according to claim 1, wherein a maximum voltage level of the second signal is larger than the first power supply voltage.

A boosting unit which is supplied with a first power supply voltage and a second power supply voltage and generates a boosted voltage higher than the first power supply voltage;
A voltage-current converter that generates a current corresponding to the voltages of the two input signals; and a current mirror circuit that folds and outputs the generated current. The current 2 output by the current mirror circuit A differential input unit that generates a first signal corresponding to a potential difference between two input signals;
An amplifying unit connected to the boosting unit, using the boosted voltage generated by the boosting unit as a power source, and inverting and amplifying the voltage of the first signal;
A first conductivity type MOS transistor connected between the first power supply voltage and the output node and controlled to be conductive by the second signal, and between the second power supply voltage and the output node. And an output unit configured by a second MOS transistor of a first conductivity type that is connected and receives control of a conduction state by the first signal,
The operational amplifier according to claim 1, wherein a maximum voltage level of the second signal is larger than the first power supply voltage.

The operational amplifier according to claim 1, wherein the differential input unit is connected to the boosting unit and uses the boosted voltage generated by the boosting unit as a power source.

The operational amplifier according to claim 1, wherein the voltage shift unit is connected to the boosting unit and uses the boosted voltage generated by the boosting unit as a power source.

3. The operational amplifier according to claim 1, wherein the first conductivity type is an N type, the first power supply voltage is a circuit drive power supply voltage, and the second power supply voltage is a ground voltage.