JP2005024512A - 試験装置 - Google Patents

Abstract

【課題】テストモジュールが有するゲートアレイのハードウェア論理をＤＵＴの性質に応じて変更し、当該ＤＵＴに適切な試験を実行する試験装置を提供する。
【解決手段】被試験デバイスを試験する試験装置であって、被試験デバイスに試験データを供給するテストモジュールと、複数の試験シーケンスをそれぞれ実現する複数の試験プログラムを格納する試験プログラム格納部と、試験プログラムを実行することによりテストモジュールによる動作を制御する制御装置とを備える。テストモジュールは、制御装置が試験プログラムを実行することによって制御装置から供給されたレジスタ値を保持するレジスタと、レジスタが保持するレジスタ値によりハードウェア論理を変更し、試験プログラムにより実現される試験シーケンスに応じた試験データを被試験デバイスに供給するゲートアレイとを有する。
【選択図】図２

Description

本発明は、試験装置に関する。特に本発明は、テストモジュールが有するゲートアレイのハードウェア論理を被試験デバイスの性質に応じて変更して試験を実行する試験装置に関する。

半導体プロセスの微細化に伴い、半導体デバイスの複雑化が進み、生産コストに占めるテストコストの割合が高くなっている。そのため、近年の半導体デバイスは、ＤＦＴ（Ｄｅｓｉｇｎ Ｆｏｒ Ｔｅｓｔａｂｉｌｌｉｔｙ）を考慮して設計されており、簡単なＰＧ（Ｐａｔｔｅｒｎ Ｇｅｎｅｒａｔｏｒ）機能により試験が可能であるが、高い試験周波数で試験を行わなければならない。一方、従来から長期に渡って利用されているＭＣＵ（Ｍｉｃｒｏ−Ｃｏｎｔｒｏｌｌｅｒ Ｕｎｉｔ）等の半導体デバイスは、低い試験周波数で試験を行うことができるが、複雑なＰＧ機能が必要である。そのため、従来、このような半導体デバイスの試験では、それぞれ半導体デバイスの性質にそれぞれ対応する複数の試験装置によって行われていた。現時点で先行技術文献の存在を認識していないので、先行技術文献に関する記載を省略する。

従来の技術では、半導体デバイスの性質に対応した試験装置が必要であり、特殊なＰＧ機能が必要な半導体デバイスの試験を行うためには、新たな試験装置が必要になってしまう。また、試験装置が生成するテストパターンはメーカ毎に異なるので、他のメーカの試験装置をそのまま使用することができず、ＰＧ機能の変換作業が必要である。ＰＧ機能の変換作業に確実を期することは困難であり、テストエンジニアによるデバック作業が必要になるため、コストアップにつながってしまう。

そこで本発明は、上記の課題を解決することができる試験装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

即ち、本発明の形態によると、被試験デバイスを試験する試験装置であって、被試験デバイスに試験データを供給するテストモジュールと、複数の試験シーケンスをそれぞれ実現する複数の試験プログラムを格納する試験プログラム格納部と、試験プログラムを実行することによりテストモジュールによる動作を制御する制御装置とを備える。テストモジュールは、制御装置が試験プログラムを実行することによって制御装置から供給されたレジスタ値を保持するレジスタと、レジスタが保持するレジスタ値によりハードウェア論理を変更し、試験プログラムにより実現される試験シーケンスに応じた試験データを被試験デバイスに供給するゲートアレイとを有する。

レジスタ及びゲートアレイを有する複数のテストモジュールを備え、制御装置は、試験プログラムを実行することにより、複数のテストモジュールがそれぞれ接続された被試験デバイスの端子の機能に対応したレジスタ値を、複数のテストモジュールがそれぞれ有するレジスタにそれぞれ供給し、複数のレジスタは、制御装置から供給された、テストモジュール毎に異なるレジスタ値をそれぞれ保持し、複数のゲートアレイは、複数のレジスタがそれぞれ保持するレジスタ値によりハードウェア論理をそれぞれ変更してもよい。

複数のテストモジュールを制御し、複数のテストモジュールがそれぞれ有するゲートアレイのハードウェア論理を同期して変更させる同期制御部をさらに備えてもよい。また、複数のテストモジュールは、互いに制御信号を受け渡すことにより、複数のテストモジュールがそれぞれ有するゲートアレイのハードウェア論理を同期して変更してもよい。

なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。

本発明によれば、テストモジュールが有するゲートアレイのハードウェア論理をＤＵＴの性質に応じて変更し、当該ＤＵＴに適切な試験を実行する試験装置を提供できる。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の一実施形態に係る試験装置１００の構成の一例を示す。試験装置１００は、試験データを生成して被試験デバイス（ＤＵＴ）１０２に供給し、ＤＵＴ１０２が試験データに基づいて動作した結果出力する結果信号が期待値と一致するか否かに基づいてＤＵＴ１０２の良否を判断する。本実施形態に係る試験装置１００では、テストモジュール１０４を再プログラム可能なゲートアレイにより構成し、ＤＵＴ１０２の性質やＤＵＴ１０２の端子の性質に応じてテストモジュール１０４の機能を変換することで、１台の試験装置１００で複数の異なる種類のＤＵＴ１０２の試験を行うことを可能とする。

試験装置１００は、ＤＵＴ１０２に試験データを供給する複数のテストモジュール１０４と、複数の試験シーケンスをそれぞれ実現する複数の試験プログラムを格納する試験プログラム格納部１０６と、試験プログラム格納部１０６が格納する試験プログラムを実行することにより、バス１０９を介して複数のテストモジュール１０４による動作を制御する制御装置１０８と、複数のテストモジュール１０４の動作を同期させる制御を行う同期制御部１１０とを備える。

制御装置１０８は、ＤＵＴ１０２の試験に用いる試験プログラムを試験プログラム格納部１０６から取得して実行する。また、制御装置１０８は、試験プログラムを外部のネットワーク等を介して受信することにより取得してもよい。そして、制御装置１０８は、試験プログラムを実行することにより、複数のテストモジュール１０４がそれぞれ接続されたＤＵＴ１０２の端子の機能に対応したレジスタ値を、複数のテストモジュール１０４がそれぞれ有するレジスタにそれぞれ供給する。そして、複数のテストモジュール１０４がそれぞれ有するレジスタのレジスタ値を変更することにより、複数のテストモジュール１０４がそれぞれ有するゲートアレイのハードウェア論理を変更する。これにより、複数のテストモジュール１０４の機能をＤＵＴ１０２の種類、及び複数のテストモジュール１０４がそれぞれ接続されたＤＵＴ１０２の端子の種類に応じた機能に設定することができる。ここで、ＤＵＴ１０２の端子の種類とは、アナログピン、デジタルピン、クロックピン、アドレスピン等である。

同期制御部１１０は、複数のテストモジュール１０４を制御の動作タイミングを制御し、複数のテストモジュール１０４がそれぞれ有するゲートアレイのハードウェア論理を同期して変更させる。また、複数のテストモジュール１０４は、互いに制御信号を受け渡すことにより、複数のテストモジュール１０４がそれぞれ有するゲートアレイのハードウェア論理を同期して変更してもよい。本実施形態に係るテストモジュール１０４は、例えば１クロック毎にゲートアレイのハードウェア論理を変更しながらＤＵＴ１０２の試験を行うことができ、このような場合であっても、上記の同期制御により複数のテストモジュール１０４の機能を同期して変更させることができる。

図２は、本実施形態に係るテストモジュール１０４の構成の一例を示す。テストモジュール１０４は、プロセッサ２００、コンフィグレーションメモリ２０２、ゲートアレイ２０４、ドライバ２０６、デジタイザ２０８、ドライバ２１０、ローパスフィルタ（ＬＰＦ）２１２、及びコンパレータ２１４を有する。コンフィグレーションメモリ２０２は、複数のレジスタ２０１を含み、ゲートアレイ２０４は、レジスタ２０１が格納するレジスタ値に応じてハードウェア論理を変更するマルチファンクションモジュールである。

複数のレジスタ２０１は、プロセッサ２００による制御に基づいて、制御装置１０８が試験プログラムを実行することによって制御装置１０８から供給されたレジスタ値を保持する。また、図１に示した複数のテストモジュール１０４がそれぞれ有するレジスタは、複数のテストモジュール１０４が接続されたＤＵＴ１０２の端子の機能に対応した、テストモジュール１０４毎に異なるレジスタ値をそれぞれ保持してもよい。

ゲートアレイ２０４は、レジスタ２０１が保持するレジスタ値によりハードウェア論理を変更し、制御装置１０８が実行する試験プログラムにより実現される試験シーケンスを実行する。即ち、ゲートアレイ２０４は、制御装置１０８が実行する試験プログラムにより実現される試験シーケンスに応じた試験データをＤＵＴ１０２に供給し、またＤＵＴ１０２から出力された試験データを評価することにより、ＤＵＴ１０２の良否判定を行う。また、図１に示した複数のテストモジュール１０４がそれぞれ有するゲートアレイ２０４は、複数のテストモジュール１０４がそれぞれ有するレジスタがそれぞれ保持するレジスタ値により、複数のテストモジュール１０４が接続されたＤＵＴ１０２の端子の機能に対応したハードウェア論理をそれぞれ変更してもよい。

プロセッサ２００は、ゲートアレイ２０４に異なる試験シーケンスを実行させるためのレジスタ値を複数のレジスタ２０１に保持させ、複数のレジスタ２０１のうちの１つのレジスタ値を順次選択していくことにより、ゲートアレイ２０４のハードウェア論理を順次変更してもよい。これにより、プロセッサ２００は、１クロックでゲートアレイ２０４のハードウェア論理を順次変更することができる。また、図１に示した複数のテストモジュール１０４がそれぞれ有するプロセッサ２００は、互いに制御信号を受け渡し、複数のテストモジュール１０４がそれぞれ有するレジスタが保持するレジスタ値の選択を同期して変更させることによって、複数のテストモジュール１０４がそれぞれ有するゲートアレイ２０４のハードウェア論理を同期して変更させてもよい。

なお、ドライバ２０６は、ゲートアレイ２０４において生成されたデジタル信号の試験データをＤＵＴ１０２に供給する。デジタイザ２０８は、ドライバ２０６によってＤＵＴ１０２に供給され、ＤＵＴ１０２のデジタルアナログコンバータ（ＤＡＣ）２１６によってアナログ信号に変換された試験データをＤＵＴ１０２から受け取る。そして、デジタイザ２０８は、ＤＵＴ１０２から受け取ったアナログ信号の試験データをデジタル信号に変換してゲートアレイ２０４に供給する。また、ドライバ２１０は、ゲートアレイ２０４において生成されたデジタル信号の試験データを、ＬＰＦ２１２を用いてアナログ信号に変換し、ＤＵＴ１０２に供給する。コンパレータ２１４は、ドライバ２１０によってＤＵＴ１０２に供給され、ＤＵＴ１０２のアナログデジタルコンバータ（ＡＤＣ）２１８によってデジタル信号に変換された試験データをＤＵＴ１０２から受け取る。そして、コンパレータ２１４は、ＤＵＴ１０２から受け取ったデジタル信号の試験データのレベルを基準電圧と比較して比較結果を出力し、ゲートアレイ２０４に供給する。

本実施形態のゲートアレイ２０４は、図３から図６に示すように、パターン発生部３００、モジュレータ３０２、Ｓ／Ｐ変換部３０４、ヒストグラム生成部３０６、ＦＦＴ演算部４００、ＳＮ比判定部４０２、ＤＣＡＰメモリ５００、平均算出部５０２、線形判定部５０４、及びデシメーションフィルタ６００を有する。そして、ゲートアレイ２０４は、レジスタ２０１が格納するレジスタ値に応じてハードウェア論理を変更し、例えば、ＡＤＣ２１８の線形性試験用、ＡＤＣ２１８のＳＮ比試験用、ＤＡＣ２１６の線形性試験用、ＤＡＣ２１６のＳＮ比試験用等にハードウェア論理を構成する。図３から図６において、ハードウェア論理がＡＤＣ２１８の線形性試験用、ＡＤＣ２１８のＳＮ比試験用、ＤＡＣ２１６の線形性試験用、又はＤＡＣ２１６のＳＮ比試験用に変更された場合のゲートアレイ２０４の機能を説明する。

図３は、ＡＤＣ２１８の線形性試験用にハードウェア論理が変更されたゲートアレイ２０４の機能構成の一例を示す。本例において、制御装置１０８は、ＡＤＣ２１８の線形性試験用の試験プログラムを実行することにより、当該試験プログラムにより実現されるＡＤＣ２１８の線形性試験の試験シーケンスを実現するためのレジスタ値をレジスタ２０１に保持させる。そして、ゲートアレイ２０４は、レジスタ２０１が保持するレジスタ値に基づいてハードウェア論理を変更し、パターン発生部３００、モジュレータ３０２、Ｓ／Ｐ（シリアル／パラレル）変換部３０４、及びヒストグラム生成部３０６を構成する。

パターン発生部３００は、テストモジュール１０４が有するパターンメモリに格納されたパターンデータに基づいて試験データを発生する。そして、モジュレータ３０２は、パターン発生部３００が発生した試験データを変調し、ドライバ２１０及びＬＰＦ２１２を介して試験データをアナログ信号に変換してＤＵＴ１０２に供給する。コンパレータ２１４は、ＤＵＴ１０２のＡＤＣ２１８によってデジタル信号に変換された試験データをＤＵＴ１０２から受け取り、試験データのレベル比較を行って比較結果を出力する。Ｓ／Ｐ変換部３０４は、コンパレータ２１４が出力した比較結果をシリアル信号からパラレル信号に変換し、ヒストグラム生成部３０６に供給する。ヒストグラム生成部３０６は、ＤＵＴ１０２が出力した試験データのヒストグラムを生成し、ＤＵＴ１０２が有するＡＤＣ２１８の線形性を判定する。

図４は、ＡＤＣ２１８のＳＮ比試験用にハードウェア論理が変更されたゲートアレイ２０４の機能構成の一例を示す。本例において、制御装置１０８は、ＡＤＣ２１８のＳＮ比試験用の試験プログラムを実行することにより、当該試験プログラムにより実現されるＡＤＣ２１８のＳＮ比試験の試験シーケンスを実現するためのレジスタ値をレジスタ２０１に保持させる。そして、ゲートアレイ２０４は、レジスタ２０１が保持するレジスタ値に基づいてハードウェア論理を変更し、パターン発生部３００、モジュレータ３０２、Ｓ／Ｐ変換部３０４、ＦＦＴ演算部４００、及びＳＮ比判定部４０２を構成する。

パターン発生部３００は、テストモジュール１０４が有するパターンメモリに格納されたパターンデータに基づいて試験データを発生する。そして、モジュレータ３０２は、パターン発生部３００が発生した試験データを変調し、ドライバ２１０及びＬＰＦ２１２を介して試験データをアナログ信号に変換してＤＵＴ１０２に供給する。コンパレータ２１４は、ＤＵＴ１０２のＡＤＣ２１８によってデジタル信号に変換された試験データをＤＵＴ１０２から受け取り、試験データのレベル比較を行って比較結果を出力する。Ｓ／Ｐ変換部３０４は、コンパレータ２１４が出力した比較結果をシリアル信号からパラレル信号に変換し、ＦＦＴ演算部４００に供給する。ＦＦＴ演算部４００は、Ｓ／Ｐ変換部３０４から供給された試験データに高速フーリエ変換処理を施す。ＳＮ比判定部４０２は、ＦＦＴ演算部４００による高速フーリエ変換処理の処理結果に基づいてＤＵＴ１０２が有するＡＤＣ２１８のＳＮ比を判定する。

図５は、ＤＡＣ２１６の線形性試験用にハードウェア論理が変更されたゲートアレイ２０４の機能構成の一例を示す。本例において、制御装置１０８は、ＤＡＣ２１６の線形性試験用の試験プログラムを実行することにより、当該試験プログラムにより実現されるＤＡＣ２１６の線形性試験の試験シーケンスを実現するためのレジスタ値をレジスタ２０１に保持させる。そして、ゲートアレイ２０４は、レジスタ２０１が保持するレジスタ値に基づいてハードウェア論理を変更し、パターン発生部３００、ＤＣＡＰ（Ｄｉｇｉｔａｌ ＣＡＰｔｕｒｅ）メモリ５００、平均算出部５０２、及び線形判定部５０４を構成する。

パターン発生部３００は、テストモジュール１０４が有するパターンメモリに格納されたパターンデータに基づいて試験データを発生し、ドライバ２０６を介してデジタル信号の試験データをＤＵＴ１０２に供給する。デジタイザ２０８は、ＤＵＴ１０２のＤＡＣ２１６によってアナログ信号に変換された試験データをＤＵＴ１０２から受け取り、デジタル信号に変換して出力する。ＤＣＡＰメモリ５００は、デジタイザ２０８がデジタル信号に変換した、ＤＵＴ１０２が出力した試験データを格納する。平均算出部５０２は、ＤＣＡＰメモリ５００が格納する試験データの平均値を算出する。線形判定部５０４は、平均算出部５０２が算出した試験データの平均値に基づいて、ＤＵＴ１０２が有するＤＡＣ２１６の線形性を判定する。

図６は、ＤＡＣ２１６のＳＮ比試験用にハードウェア論理が変更されたゲートアレイ２０４の機能構成の一例を示す。本例において、制御装置１０８は、ＤＡＣ２１６のＳＮ比試験用の試験プログラムを実行することにより、当該試験プログラムにより実現されるＤＡＣ２１６のＳＮ比性試験の試験シーケンスを実現するためのレジスタ値をレジスタ２０１に保持させる。そして、ゲートアレイ２０４は、レジスタ２０１が保持するレジスタ値に基づいてハードウェア論理を変更し、パターン発生部３００、ＤＣＡＰ（Ｄｉｇｉｔａｌ ＣＡＰｔｕｒｅ）メモリ５００、デシメーションフィルタ６００、ＦＦＴ演算部４００、及びＳＮ比判定部４０２を構成する。

パターン発生部３００は、テストモジュール１０４が有するパターンメモリに格納されたパターンデータに基づいて試験データを発生し、ドライバ２０６を介してデジタル信号の試験データをＤＵＴ１０２に供給する。デジタイザ２０８は、ＤＵＴ１０２のＤＡＣ２１６によってアナログ信号に変換された試験データをＤＵＴ１０２から受け取り、デジタル信号に変換して出力する。ＤＣＡＰメモリ５００は、デジタイザ２０８がデジタル信号に変換した、ＤＵＴ１０２が出力した試験データを格納する。デシメーションフィルタ６００は、ＤＣＡＰメモリ５００が格納する試験データを、ローパスフィルタを用いて量子化雑音の高周波数成分を除去し、ダウンサンプラを用いてサンプリングしてＦＦＴ演算部４００に供給する。ＦＦＴ演算部４００は、デシメーションフィルタ６００から供給された試験データに高速フーリエ変換処理を施す。ＳＮ比判定部４０２は、ＦＦＴ演算部４００による高速フーリエ変換処理の処理結果に基づいてＤＵＴ１０２が有するＤＡＣ２１６のＳＮ比を判定する。

本実施形態の試験装置１００によれば、再プログラム可能なゲートアレイ２０４でテストモジュール１０４を構成することにより、ＤＵＴ１０２の種類に応じてテストモジュール１０４の機能を変更することができる。そのため、図３から図６のような様々な試験シーケンスを１つのテストモジュール１０４により実現することができる。また、ＤＦＴ設計されたＤＵＴ１０２の試験、ＭＣＵ等のＤＵＴ１０２の試験、特殊な試験データが必要なＤＵＴ１０２の試験等を、試験毎に試験装置１００を用意することなく実現することができる。

以上、実施形態を用いて本発明を説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に、多様な変更又は改良を加えることができる。そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

試験装置１００の構成の一例を示す図である。 テストモジュール１０４の構成の一例を示す図である。 ＡＤＣ２１８の線形性試験用にハードウェア論理が変更されたゲートアレイ２０４の機能構成の一例を示す図である。 ＡＤＣ２１８のＳＮ比試験用にハードウェア論理が変更されたゲートアレイ２０４の機能構成の一例を示す図である。 ＤＡＣ２１６の線形性試験用にハードウェア論理が変更されたゲートアレイ２０４の機能構成の一例を示す図である。 ＤＡＣ２１６のＳＮ比試験用にハードウェア論理が変更されたゲートアレイ２０４の機能構成の一例を示す図である。

符号の説明

１００ 試験装置
１０２ ＤＵＴ
１０４ テストモジュール
１０６ 試験プログラム格納部
１０８ 制御装置
１０９ バス
１１０ 同期制御部
２００ プロセッサ
２０１ レジスタ
２０２ コンフィグレーションメモリ
２０４ ゲートアレイ
２０６ ドライバ
２０８ デジタイザ
２１０ ドライバ
２１２ ＬＰＦ
２１４ コンパレータ
２１６ ＤＡＣ
２１８ ＡＤＣ
３００ パターン発生部
３０２ モジュレータ
３０４ Ｓ／Ｐ変換部
３０６ ヒストグラム生成部
４００ ＦＦＴ演算部
４０２ ＳＮ比判定部
５００ ＤＣＡＰメモリ
５０２ 平均算出部
５０４ 線形判定部
６００ デシメーションフィルタ

Claims (4)

1. 被試験デバイスを試験する試験装置であって、
   前記被試験デバイスに試験データを供給するテストモジュールと、
   複数の試験シーケンスをそれぞれ実現する複数の試験プログラムを格納する試験プログラム格納部と、
   前記試験プログラムを実行することにより前記テストモジュールによる動作を制御する制御装置と
   を備え、
   前記テストモジュールは、
   前記制御装置が前記試験プログラムを実行することによって前記制御装置から供給されたレジスタ値を保持するレジスタと、
   前記レジスタが保持する前記レジスタ値によりハードウェア論理を変更し、前記試験プログラムにより実現される前記試験シーケンスに応じた前記試験データを前記被試験デバイスに供給するゲートアレイと
   を有する試験装置。
2. 前記レジスタ及び前記ゲートアレイを有する複数の前記テストモジュールを備え、
   前記制御装置は、前記試験プログラムを実行することにより、前記複数のテストモジュールがそれぞれ接続された前記被試験デバイスの端子の機能に対応した前記レジスタ値を、前記複数のテストモジュールがそれぞれ有する前記レジスタにそれぞれ供給し、
   前記複数のレジスタは、前記制御装置から供給された、前記テストモジュール毎に異なる前記レジスタ値をそれぞれ保持し、
   前記複数のゲートアレイは、前記複数のレジスタがそれぞれ保持する前記レジスタ値によりハードウェア論理をそれぞれ変更する請求項１に記載の試験装置。
3. 前記複数のテストモジュールを制御し、前記複数のテストモジュールがそれぞれ有する前記ゲートアレイのハードウェア論理を同期して変更させる同期制御部をさらに備える請求項２に記載の試験装置。
4. 前記複数のテストモジュールは、互いに制御信号を受け渡すことにより、前記複数のテストモジュールがそれぞれ有する前記ゲートアレイのハードウェア論理を同期して変更する請求項２に記載の試験装置。

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