JP2005020221A

JP2005020221A - Pll circuit

Info

Publication number: JP2005020221A
Application number: JP2003180471A
Authority: JP
Inventors: Kenichi Nakamura; 謙一中村
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-06-25
Filing date: 2003-06-25
Publication date: 2005-01-20

Abstract

<P>PROBLEM TO BE SOLVED: To provide a PLL circuit from which a constant PLL characteristic can be obtained even when the oscillation characteristic of a VCO is changed due to ambient temperature and a power supply voltage or the like. <P>SOLUTION: A frequency comparator 9 compares the count of a reference clock counter 7 for counting a reference clock signal and the count of a synchronizing clock counter 8 for counting a synchronizing clock signal. The comparator 9 gives the result of comparison to a digital filter 2 for PLL operations, and a pulse width control register 3a holds the duty of a PWM signal when the PLL circuit is locked. A phase comparator 1 receiving a reference frame signal compares the phase of a synchronizing frame signal generated from the synchronizing clock signal oscillated from the VCO 5 with the phase of the reference frame signal and the result of phase comparison is given to the digital filter 2 for PLL operations. In this case, A PWM signal is generated so that the output of the digital filter 2 becomes 0% in the case of the duty of the PWM signal held in the pulse width control register 3a. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、基準フレーム信号に同期したクロック信号を生成するためのＰＬＬ（ｐｈａｓｅ−ｌｏｃｋｅｄｌｏｏｐ：位相同期ループ）回路に関するものである。
【０００２】
【従来の技術】
近年、ビデオ信号やオーディオ信号をＡＶ機器間で送受信する機会が増えており、ＡＶ機器間の同期をとるためにＰＬＬ回路が利用される。
【０００３】
ある従来技術によれば、ディスク再生装置において、クロック抽出のためのＰＬＬ回路内でＰＷＭ（ｐｕｌｓｅｗｉｄｔｈｍｏｄｕｌａｔｉｏｎ：パルス幅変調）の技術を利用した電圧レベル変換が採用される（特許文献１参照）。
【０００４】
ＰＬＬ回路に温度センサを用いた温度・電圧変換部を設け、当該変換部からＶＣＯ（ｖｏｌｔａｇｅｃｏｎｔｒｏｌｌｅｄｏｓｃｉｌｌａｔｏｒ：電圧制御発振器）の入力に予め外部制御電圧を与えることにより、常にプルインレンジ内でＶＣＯが発振するように制御する温度補償ＶＣＯの技術も知られている（特許文献２参照）。
【０００５】
また、無線移動局で基準フレーム信号に同期したクロック信号を生成するためのＰＬＬ回路において、受信電波が弱くなって基準フレーム信号が途切れた場合でもＶＣＯに正常時と同じ周波数で自走発振させる技術も知られている（特許文献３参照）。
【０００６】
【特許文献１】
特開平９−２２５６６号公報
【特許文献２】
特開２０００−２０１０７２号公報
【特許文献３】
特開２０００−２９９６３７号公報
【０００７】
【発明が解決しようとする課題】
従来のＰＬＬ回路では、ＶＣＯ自体のばらつきや、周囲温度、電源電圧等によってＶＣＯの発振特性が変わると、一定のＰＬＬ特性が得られなくなるという課題があった。また、上記温度補償ＶＣＯの技術では、温度条件を認識するための温度センサが別に必要になるという課題があった。
【０００８】
本発明の目的は、ＰＷＭ技術を利用して基準フレーム信号に同期したクロック信号を生成するためのＰＬＬ回路において、ＶＣＯ自体にばらつきがあったり、動作条件が変わったりしても一定のＰＬＬ特性を実現することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明は、基準フレーム信号と生成された同期フレーム信号との位相差を表す位相誤差信号を供給するための位相比較器と、当該位相誤差信号をフィルタリングするための第１フィルタと、当該第１フィルタの出力に応じたデューティを有するＰＷＭ信号を生成するためのＰＷＭ信号生成部と、当該ＰＷＭ信号の平均電圧を制御電圧として供給するように当該ＰＷＭ信号を積分するための第２フィルタと、当該制御電圧に応じた周波数を有する同期クロック信号を生成するためのＶＣＯと、当該同期クロック信号を分周することにより前記同期フレーム信号を生成するための分周器とを備えたＰＬＬ回路の構成を採用し、ＰＷＭ信号生成部はパルス幅制御情報を保持するためのレジスタを有し、当該レジスタに保持されたパルス幅制御情報に従いＰＷＭ信号のデューティを動作条件に応じてバイアスさせるように制御することとしたものである。
【００１０】
例えば、標準動作条件では、位相ロック状態で第１フィルタの出力が０％になった場合に、ＶＣＯ制御電圧が電源電圧の０．５倍の電圧になって当該ＶＣＯの発振周波数が目標ロック周波数になるように、ＰＷＭ信号のデューティを５０％とする。パルス幅制御情報は、位相ロック状態で第１フィルタの出力が０％になった場合に動作条件の如何にかかわらずＶＣＯ発振周波数が目標ロック周波数になるようなＰＷＭ信号のデューティバイアス値である。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００１２】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＰＬＬ回路の構成を示している。図１において、１は位相比較器（ｐｈａｓｅｃｏｍｐａｒａｔｏｒ：ＰＣ）、２はデジタルフィルタ（第１フィルタ）、３はＰＷＭ信号生成部、４はＲＣフィルタ（第２フィルタ）、５はＶＣＯ、６は分周器、７は基準クロックカウンタ、８は同期クロックカウンタ、９は周波数比較器である。
【００１３】
位相比較器１は、基準フレーム信号と分周器６により生成された同期フレーム信号との位相差を表す位相誤差信号を、位相比較結果としてデジタルフィルタ２へ供給する。デジタルフィルタ２は、位相誤差信号をフィルタリングするようにＬＰＦ（ｌｏｗｐａｓｓｆｉｌｔｅｒ）特性を持つフィルタである。ＰＷＭ信号生成部３は、デジタルフィルタ２の出力に応じたデューティを有するＰＷＭ信号を生成する。しかも、当該ＰＷＭ信号生成部３は、パルス幅制御情報を保持するためのレジスタ３ａを有し、このレジスタ３ａに保持されたパルス幅制御情報に従い、ＰＷＭ信号のデューティを動作条件に応じてバイアスさせるように制御する。ＲＣフィルタ４は、ＰＷＭ信号の平均電圧を制御電圧として供給するように、ＰＷＭ信号を積分するための抵抗ＲとキャパシタＣとで構成される。ＶＣＯ５は、ＲＣフィルタ４から与えられた制御電圧に応じた周波数を有する同期クロック信号を生成する。分周器６は、この同期クロック信号を分周することにより同期フレーム信号を生成する。
【００１４】
基準クロックカウンタ７は、当該ＰＬＬ回路の目標ロック周波数ｆと同じ周波数を有する基準クロック信号をカウントするためのカウンタである。同期クロックカウンタ８は、ＶＣＯ５からの同期クロック信号をカウントするためのカウンタである。周波数比較器９は、一定期間内の基準クロックカウンタ７と同期クロックカウンタ８との各々のカウント値を比較することにより、基準クロック信号と同期クロック信号との各々の周波数を比較する。デジタルフィルタ２は、位相比較器１での位相比較結果に代えて周波数比較器９での周波数比較結果をフィルタリングすることもできる。
【００１５】
まず、デジタルフィルタ２において周波数比較器９での比較結果をフィルタリングする場合の動作について説明する。目標ロック周波数ｆと同じ周波数の基準クロック信号が基準クロックカウンタ７に入力される。基準クロックカウンタ７は、一定期間内に入力された基準クロック信号を０からＮまでカウントする。この間に同期クロックカウンタ８は、ＶＣＯ５からの同期クロック信号を０からＭまでカウントする。周波数比較器９では両カウンタ７，８のカウント値Ｎ，Ｍを比較し、両カウント値の差を周波数比較結果としてデジタルフィルタ２に送る。デジタルフィルタ２では、周波数比較器９から送られてきた比較結果がフィルタリングされ、ＰＷＭ信号生成部３に送られる。ＰＷＭ信号生成部３では、デジタルフィルタ２の出力に応じたデューティを有するＰＷＭ信号を生成する。生成されたＰＷＭ信号はＲＣフィルタ４に入力される。ＲＣフィルタ４ではＰＷＭ信号が積分され、制御電圧に変換されてＶＣＯ５に入力される。ＶＣＯ５は、入力電圧に応じた周波数の同期クロック信号を生成する。ＰＬＬ動作の結果、周波数ロックがかかると、その時点でのＰＷＭ信号のパルス幅制御情報がパルス幅制御レジスタ３ａに格納される。このパルス幅制御レジスタ３ａに保持されている情報が、以後の動作におけるパルス幅制御情報となる。
【００１６】
次に、デジタルフィルタ２において位相比較器１での比較結果をフィルタリングする場合について説明する。基準フレーム信号が位相比較器１に入力される一方、ＶＣＯ５で発振した同期クロック信号が分周器６へ送られる。分周器６では基準フレーム信号と同期をとるための同期フレーム信号が生成され、位相比較器１に送られる。位相比較器１では基準フレーム信号と同期フレーム信号との位相差を計算し、デジタルフィルタ２に送られる。デジタルフィルタ２では、位相比較器１から送られてきた位相比較結果がフィルタリングされ、ＰＷＭ信号生成部３に送られる。ＰＷＭ信号生成部３では、レジスタ３ａに保持されたパルス幅制御情報に従いＰＷＭ信号のデューティを動作条件に応じてバイアスさせながら、デジタルフィルタ２の出力に応じたデューティを有するＰＷＭ信号を生成する。生成されたＰＷＭ信号はＲＣフィルタ４に入力される。ＲＣフィルタ４ではＰＷＭ信号が積分され、制御電圧に変換されてＶＣＯ５に入力される。ＶＣＯ５は、入力電圧に応じた周波数の同期クロック信号を生成する。ＰＬＬ動作の結果、位相ロックがかかると、その時点での同期クロック信号が利用可能となる。
【００１７】
図２は、図１中のＶＣＯ５の入力電圧と発振周波数との関係を示している。ここで、上記ＰＷＭ信号生成部３は、標準動作条件である条件Ｂでは、位相ロック状態でデジタルフィルタ２の出力が０％になった場合に、ＶＣＯ５の制御電圧が電源電圧（ＶＤＤ）の０．５倍の電圧になって当該ＶＣＯ５の発振周波数が目標ロック周波数ｆになるように、ＰＷＭ信号のデューティを５０％とするものとする。ＶＣＯ５は、図２に示すとおり、条件Ｂでは電源電圧の０．５倍の電圧で目標ロック周波数ｆを発振するが、条件Ａで目標ロック周波数ｆを発振するのは電源電圧の０．４５倍の電圧の場合であり、条件Ｃでは電源電圧の０．５５倍の場合である。なお、ここにいう条件とは周囲温度、電源電圧等のことである。
【００１８】
さて、条件Ａ，Ｂ，Ｃの如何にかかわらずデジタルフィルタ２の出力とＰＷＭ信号のデューティとを１対１に対応させることとすると、一定のＰＬＬ特性が得られない。例えば、デジタルフィルタ２の出力が０％であるときにＰＷＭ信号のデューティが常に５０％であるものとすると、条件Ｂではデジタルフィルタ２の出力が０％であるときに目標ロック周波数ｆが得られるものの、条件Ａでは発振周波数がｆ＋１％にずれ、条件Ｃでは発振周波数がｆ−１％にずれてしまう（図２参照）。
【００１９】
これに対し、本発明の第１の実施形態によれば、条件Ｂではデジタルフィルタ２の出力が０％であるときにＰＷＭ信号のデューティを５０％とすることでＶＣＯ５の入力電圧が電源電圧の０．５倍の電圧になるようにし、条件Ａではデジタルフィルタ２の出力が０％であるときにＰＷＭ信号のデューティを４５％とすることでＶＣＯ５の入力電圧が電源電圧の０．４５倍の電圧になるようにし、条件Ｃではデジタルフィルタ２の出力が０％であるときにＰＷＭ信号のデューティを５５％とすることでＶＣＯ５の入力電圧が電源電圧の０．５５倍の電圧になるようにする。これにより、デジタルフィルタ２の出力が０％であるときには、条件Ａ，Ｂ，Ｃの如何にかかわらず目標ロック周波数ｆが得られるようになる。
【００２０】
図３は、図１のＰＬＬ回路におけるデジタルフィルタ２の出力と、ＰＷＭ信号のデューティと、ＶＣＯ５の発振周波数との関係を示している。条件Ａにおいて、パルス幅制御情報として−５％という情報がパルス幅制御レジスタ３ａにセットされると、デジタルフィルタ２の出力が０％の場合にＰＷＭ信号のデューティが４５％になることで、条件Ａでもデジタルフィルタ２の出力が０％の場合に目標ロック周波数ｆを発振させることができる。同様に条件Ｃではパルス幅制御情報として＋５％がセットされると、デジタルフィルタ２の出力が０％の場合にＰＷＭ信号のデューティが５５％になることで、条件Ｃでもデジタルフィルタ２の出力が０％の場合に目標ロック周波数ｆを発振させることができるようになる。この関係は、デジタルフィルタ２の出力が０％以外である場合も同様である。
【００２１】
以上のように、本発明の第１の実施形態によれば、ＶＣＯ５の発振特性がばらつきや温度によって変化しても、例えばデジタルフィルタ２の出力が０％の場合にＰＷＭ信号のデューティを５０％以外にセットすることにより、ＶＣＯ５の発振周波数を目標ロック周波数ｆにすることが可能となるので、動作条件が変わってもＰＬＬ特性を一定にすることができる。したがって、ＲＣフィルタ４とＶＣＯ５との間に抵抗分圧回路等の調整回路を挿入する必要がない。
【００２２】
しかも、目標ロック周波数ｆと同じ周波数の基準クロック信号とＶＣＯ５の発振クロック信号とを同期させることによって、中心電圧に対するＶＣＯ５の発振周波数のずれを自動検出することが可能となるので、ＶＣＯ５の発振特性を容易に調整することができる。ただし、パルス幅制御レジスタ３ａに保持すべきパルス幅制御情報を外部から与えることも可能である。
【００２３】
以下、図１を用いて説明したＰＬＬ回路の変形例である第２〜第５の実施形態を説明する。
【００２４】
（第２の実施形態）
本発明の第２の実施形態は、ＶＣＯ５の発振特性が変化した場合に、デジタルフィルタ２の最適なフィルタ係数を見出してＰＬＬ特性の安定化を実現するものである。
【００２５】
図４は、本発明の第２の実施形態に係るＰＬＬ回路の構成を示している。図４において、１１はデジタルフィルタ２の出力を複数フレーム分保持しておくフィルタ出力保持レジスタ、１２はフィルタ出力保持レジスタ１１に保持されているデジタルフィルタ２の出力の振幅情報よりＰＬＬ減衰特性を判別するためのＰＬＬ減衰特性判別部、１３はフィルタ出力保持レジスタ１１に保持されているデジタルフィルタ２の出力が一定の値以下に減衰するまでの時間情報からＰＬＬ応答特性を判別するためのＰＬＬ応答特性判別部、１４はＰＬＬ減衰特性とＰＬＬ応答特性とから最適なフィルタ係数を見出す最適フィルタ係数判断部、１５は最適フィルタ係数判断部１４で判断されたフィルタ係数Ａ，Ｂを保持するためのフィルタ係数レジスタである。ここで、位相比較器１の出力をＰとし、デジタルフィルタ２の出力をＦとする。
【００２６】
図５は、図４中のデジタルフィルタ２の内部構成を示している。図５において、２１，２４は乗算器、２２，２５は加算器、２３は積分器である。位相比較器１より送られてくる基準フレーム信号と同期フレーム信号との位相差は、フィルタ係数Ａと乗算される。乗算された結果は積分器２３に蓄えられている積分値と加算され、加算された結果が積分器２３に戻されることによって積分値が更新される。積分器２３に蓄えられた積分値はフィルタ係数Ｂと乗算され、乗算された結果は、フィルタ係数Ａと乗算された位相差と加算され、デジタルフィルタ２のフィルタリング結果として出力される。
【００２７】
ある条件においてデジタルフィルタ２の最適なフィルタ係数を見出す動作について説明する。まず、フィルタ係数レジスタ１５から１つのフィルタ係数のセットがデジタルフィルタ２に送られ、その係数を使用してＰＬＬ動作を開始する。デジタルフィルタ２の出力は、フィルタ出力保持レジスタ１１に蓄えられていく。当該ＰＬＬ回路がロックした後、フィルタ出力保持レジスタ１１に蓄えられていたデジタルフィルタ２の出力情報は、ＰＬＬ減衰特性判別部１２とＰＬＬ応答特性判別部１３とに送られる。ＰＬＬ減衰特性判別部１２では、デジタルフィルタ２の出力の振幅情報からＰＬＬ減衰特性を判断する。ＰＬＬ応答特性判別部１３では、デジタルフィルタ２の出力情報よりＰＬＬがロックするまでの時間を見出すことにより、ＰＬＬ応答特性を判別する。ＰＬＬ減衰特性判別部１２とＰＬＬ応答特性判別部１３とで判別されたＰＬＬ特性の情報は、最適フィルタ係数判断部１４に送られ、現在使用しているフィルタ係数セットの最適性が判断される。
【００２８】
次に、フィルタ係数レジスタ１５から別のフィルタ係数のセットが送られ、同様にＰＬＬ動作することで当該別のフィルタ係数のセットの最適性が判断される。複数のフィルタ係数のセットの最適性を判断することにより、現在の使用条件における最適なフィルタ係数を見出すことが可能となる。
【００２９】
以上のように本発明の第２の実施形態によれば、ＰＬＬ使用条件によってＶＣＯ５の発振特性が変化しても、デジタルフィルタ２の出力の遷移状況からＰＬＬ減衰特性とＰＬＬ応答特性とが分かるので、デジタルフィルタ２の最適なフィルタ係数を見出すことができ、常に安定したＰＬＬ特性が得られる。
【００３０】
（第３の実施形態）
本発明の第３の実施形態は、基準フレーム信号の入力が開始されてからＰＬＬ回路がロックするまでの時間を短縮させるものである。
【００３１】
図６は、本発明の第３の実施形態に係るＰＬＬ回路の構成を示している。図６において、３１は基準フレーム信号の入力の有無を判断するための基準フレーム入力判断部、３２はフィルタ積分値設定情報を保持するための積分値レジスタである。
【００３２】
まず、基準フレーム信号が入力される前の動作について説明する。基準フレーム信号は基準フレーム入力判断部３１へ送られ、基準フレーム信号が入力されているかいないかが判断される。一方、フィルタ積分値設定情報は積分値レジスタ３２に保持される。フィルタ積分値設定情報とは、ＶＣＯ５が目標ロック周波数を発振するためのデジタルフィルタ２中の積分器２３の積分値のことである（図５参照）。基準フレーム入力判断部３１で基準フレーム信号が入力される前の状態だと判断された場合、積分値レジスタ３２に保持されているフィルタ積分値設定情報がデジタルフィルタ２中の積分器２３にセットされ、その状態が保持される。
【００３３】
次に、基準フレーム信号が入力された以降の動作について説明する。基準フレーム入力判断部３１において基準フレーム信号が入力されたと判断されると、基準フレーム入力判断部３１からデジタルフィルタ２にフィルタ積分値設定情報を積分値としてセットする状態を解除するように通知され、デジタルフィルタ２では位相比較器１から送られてくる基準フレーム信号と同期フレーム信号との位相差をフィルタリングする通常の動作に移行し、ＰＬＬ動作が開始される。
【００３４】
以上のように本発明の第３の実施形態によれば、基準フレーム信号の入力の有無を検出し、基準フレーム信号が入力されていない時点では、デジタルフィルタ２の積分値をＶＣＯ５が目標ロック周波数を発振する値にセットすることにより、基準フレーム信号が入力されてからの積分器２３の充放電時間を短縮させることができるので、ＰＬＬ回路がロックするまでの時間を短縮させることできる。
【００３５】
（第４の実施形態）
本発明の第４の実施形態は、送信側のエラー等のために基準フレーム信号の入力が途切れてもＰＬＬ回路が不安定にならないようにしたものである。
【００３６】
図７は、本発明の第４の実施形態に係るＰＬＬ回路の構成を示している。図７において、３１は基準フレーム信号の入力の有無を判断するための基準フレーム入力判断部、３３は基準フレーム入力判断部３１からの基準フレーム入力情報から、基準フレームの入力間隔をカウントし保持するための基準フレーム入力間隔保持レジスタ、３４は基準フレーム入力判断部３１からの基準フレーム入力情報と基準フレーム入力間隔保持レジスタ３３からの基準フレーム入力間隔とを元にデジタルフィルタ２の更新を制御するためのフィルタ更新制御部である。
【００３７】
当該ＰＬＬ回路の通常動作については説明を省略し、基準フレーム信号が途切れた場合の動作について説明する。基準フレーム入力間隔保持レジスタ３３には、通常動作時における基準フレームの入力間隔が保持されており、基準フレーム入力判断部３１へ送られる。基準フレーム入力判断部３１では、基準フレームの間隔を超え更にＰＬＬ引き込み範囲を超えて基準フレーム信号が入力されなかった場合、フィルタ更新制御部３４へ更新停止が通知される。デジタルフィルタ２では、フィルタ更新制御部３４からの更新停止通知により積分器２３の積分値の更新を停止させる（図５参照）。
【００３８】
以上のように本発明の第４の実施形態によれば、基準フレーム信号の入力の有無を検出し、デジタルフィルタ２の積分値の更新を停止させることができるので、基準フレーム信号の入力が途切れた場合でも積分値が急激に変化することを防ぐことにより、ＰＬＬ動作が不安定になることがない。
【００３９】
（第５の実施形態）
本発明の第５の実施形態は、例えばオーディオの再生用クロック信号を生成するためのＰＬＬ回路において、あるサンプリング周波数のモードＡから、別のサンプリング周波数のモードＢへ移行する場合に、スムーズなモード移行を達成できるものである。
【００４０】
図８は、本発明の第５の実施形態に係るＰＬＬ回路の構成を示している。図８において、４１はモード選択信号からモード移行の有無を検出するためのモード移行検出部、４２はデジタルフィルタ２に積分値をセットするためのフィルタ積分値設定情報としてモードＡ用の情報又はモードＢ用の情報のいずれかを選択するための積分値セレクタである。モードＡ用のフィルタ積分値設定情報とは、モードＡの場合にＶＣＯ５が目標ロック周波数を発振するためのデジタルフィルタ２中の積分器２３の積分値であり、モードＢ用のフィルタ積分値設定情報とは、モードＢの場合にＶＣＯ５が目標ロック周波数を発振するためのデジタルフィルタ２中の積分器２３の積分値である（図５参照）。
【００４１】
当該ＰＬＬ回路の通常動作については説明を省略し、モード移行動作について説明する。モード選択信号が入力され、モード移行検出部４１ではモード移行の有無を検出する。モード移行が検出されると、モード移行検出部４１からモードＡ、モードＢのどちらのモードに移行したのかが積分値セレクタ４２に通知される。積分値セレクタ４２では、モード移行検出部４１から通知されたモード移行情報より、モードＡ用のフィルタ積分値設定情報か又はモードＢ用のフィルタ積分値設定情報かを選択し、デジタルフィルタ２に送られる。一方、モード移行検出部４１からのモード移行情報はデジタルフィルタ２に送られ、デジタルフィルタ２では積分値セレクタ４２から送られてくるフィルタ積分値設定情報を積分器２３の積分値へセットする。
【００４２】
以上のように本発明の第５の実施形態によれば、モード移行時にデジタルフィルタ２の積分値をモードに合わせてセットすることができるので、モード移行後の目標ロック周波数を発振する状態に近い状態でＰＬＬ動作を開始させることにより、スムーズなモード移行を実現することができる。
【００４３】
【発明の効果】
以上説明してきたとおり、本発明によれば、ＰＷＭ技術を利用して基準フレーム信号に同期したクロック信号を生成するためのＰＬＬ回路において、ＶＣＯ自体にばらつきがあったり、動作条件が変わったりしても一定のＰＬＬ特性を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＰＬＬ回路の構成を示すブロック図である。
【図２】図１中のＶＣＯの入力電圧と発振周波数との関係を示すグラフである。
【図３】図１のＰＬＬ回路におけるデジタルフィルタ出力と、ＰＷＭ信号のデューティと、ＶＣＯの発振周波数との関係を示す図である。
【図４】本発明の第２の実施形態に係るＰＬＬ回路の構成を示すブロック図である。
【図５】図４中のデジタルフィルタの内部構成を示すブロック図である。
【図６】本発明の第３の実施形態に係るＰＬＬ回路の構成を示すブロック図である。
【図７】本発明の第４の実施形態に係るＰＬＬ回路の構成を示すブロック図である。
【図８】本発明の第５の実施形態に係るＰＬＬ回路の構成を示すブロック図である。
【符号の説明】
１位相比較器（ＰＣ）
２デジタルフィルタ（第１フィルタ）
３ＰＷＭ信号生成部
３ａパルス幅制御レジスタ
４ＲＣフィルタ（第２フィルタ）
５電圧制御発振器（ＶＣＯ）
６分周器
７基準クロックカウンタ
８同期クロックカウンタ
９周波数比較器
１１フィルタ出力保持レジスタ
１２ＰＬＬ減衰特性判別部
１３ＰＬＬ応答特性判別部
１４最適フィルタ係数判断部
１５フィルタ係数レジスタ
２１，２４乗算器
２２，２５加算器
２３積分器
３１基準フレーム入力判断部
３２積分値レジスタ
３３基準フレーム入力間隔保持レジスタ
３４フィルタ更新制御部
４１モード移行検出部
４２積分値セレクタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a PLL (phase-locked loop) circuit for generating a clock signal synchronized with a reference frame signal.
[0002]
[Prior art]
In recent years, opportunities to transmit and receive video signals and audio signals between AV devices are increasing, and PLL circuits are used to synchronize AV devices.
[0003]
According to a certain prior art, voltage level conversion using a PWM (Pulse Width Modulation) technique is employed in a PLL circuit for clock extraction in a disk reproducing device (see Patent Document 1).
[0004]
A temperature / voltage converter using a temperature sensor is provided in the PLL circuit, and an external control voltage is applied in advance from the converter to the input of a VCO (Voltage Controlled Oscillator) so that the VCO always oscillates within the pull-in range A technique of a temperature compensation VCO that performs control is also known (see Patent Document 2).
[0005]
Further, in a PLL circuit for generating a clock signal synchronized with a reference frame signal in a wireless mobile station, even when the received radio wave becomes weak and the reference frame signal is interrupted, the VCO is free-running at the same frequency as normal Is also known (see Patent Document 3).
[0006]
[Patent Document 1]
Japanese Patent Laid-Open No. 9-22566 [Patent Document 2]
JP 2000-201072 A [Patent Document 3]
Japanese Patent Laid-Open No. 2000-299637
[Problems to be solved by the invention]
The conventional PLL circuit has a problem that a constant PLL characteristic cannot be obtained if the oscillation characteristic of the VCO changes due to variations in the VCO itself, ambient temperature, power supply voltage, or the like. Further, the temperature compensation VCO technique has a problem that a temperature sensor for recognizing the temperature condition is required.
[0008]
An object of the present invention is to provide a PLL circuit for generating a clock signal synchronized with a reference frame signal by using a PWM technique, and has a constant PLL characteristic even if the VCO itself varies or the operating condition changes. It is to be realized.
[0009]
[Means for Solving the Problems]
To achieve the above object, the present invention provides a phase comparator for supplying a phase error signal representing a phase difference between a reference frame signal and a generated synchronization frame signal, and a filter for filtering the phase error signal. A first signal, a PWM signal generator for generating a PWM signal having a duty corresponding to the output of the first filter, and the PWM signal are integrated so as to supply an average voltage of the PWM signal as a control voltage. A second filter for generating the synchronous frame signal, a VCO for generating a synchronous clock signal having a frequency corresponding to the control voltage, and a frequency divider for generating the synchronous frame signal by dividing the synchronous clock signal. The PWM signal generator has a register for storing pulse width control information, and the register is stored in the register. Has been in accordance with the duty of the PWM signal to the operating conditions in accordance with the pulse width control information is obtained by the be controlled to the bias.
[0010]
For example, under standard operating conditions, when the output of the first filter becomes 0% in the phase locked state, the VCO control voltage becomes 0.5 times the power supply voltage, and the oscillation frequency of the VCO becomes the target lock frequency. Thus, the duty of the PWM signal is set to 50%. The pulse width control information is a duty bias value of the PWM signal such that the VCO oscillation frequency becomes the target lock frequency regardless of the operating condition when the output of the first filter becomes 0% in the phase locked state.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0012]
(First embodiment)
FIG. 1 shows a configuration of a PLL circuit according to the first embodiment of the present invention. In FIG. 1, 1 is a phase comparator (PC), 2 is a digital filter (first filter), 3 is a PWM signal generator, 4 is an RC filter (second filter), 5 is a VCO, and 6 is a minute. The reference numeral 7 is a reference clock counter, 8 is a synchronous clock counter, and 9 is a frequency comparator.
[0013]
The phase comparator 1 supplies a phase error signal representing a phase difference between the reference frame signal and the synchronization frame signal generated by the frequency divider 6 to the digital filter 2 as a phase comparison result. The digital filter 2 is a filter having an LPF (low pass filter) characteristic so as to filter the phase error signal. The PWM signal generation unit 3 generates a PWM signal having a duty corresponding to the output of the digital filter 2. In addition, the PWM signal generation unit 3 has a register 3a for holding the pulse width control information, and biases the duty of the PWM signal according to the operating condition in accordance with the pulse width control information held in the register 3a. To control. The RC filter 4 includes a resistor R and a capacitor C for integrating the PWM signal so as to supply an average voltage of the PWM signal as a control voltage. The VCO 5 generates a synchronous clock signal having a frequency corresponding to the control voltage given from the RC filter 4. The frequency divider 6 divides the synchronous clock signal to generate a synchronous frame signal.
[0014]
The reference clock counter 7 is a counter for counting a reference clock signal having the same frequency as the target lock frequency f of the PLL circuit. The synchronous clock counter 8 is a counter for counting the synchronous clock signal from the VCO 5. The frequency comparator 9 compares the respective count values of the reference clock counter 7 and the synchronous clock counter 8 within a certain period, thereby comparing the frequencies of the reference clock signal and the synchronous clock signal. The digital filter 2 can also filter the frequency comparison result in the frequency comparator 9 instead of the phase comparison result in the phase comparator 1.
[0015]
First, the operation when the comparison result in the frequency comparator 9 is filtered in the digital filter 2 will be described. A reference clock signal having the same frequency as the target lock frequency f is input to the reference clock counter 7. The reference clock counter 7 counts the reference clock signal input within a certain period from 0 to N. During this time, the synchronous clock counter 8 counts the synchronous clock signal from the VCO 5 from 0 to M. The frequency comparator 9 compares the count values N and M of both counters 7 and 8, and sends the difference between both count values to the digital filter 2 as a frequency comparison result. In the digital filter 2, the comparison result sent from the frequency comparator 9 is filtered and sent to the PWM signal generation unit 3. The PWM signal generation unit 3 generates a PWM signal having a duty corresponding to the output of the digital filter 2. The generated PWM signal is input to the RC filter 4. In the RC filter 4, the PWM signal is integrated, converted into a control voltage, and input to the VCO 5. The VCO 5 generates a synchronous clock signal having a frequency corresponding to the input voltage. As a result of the PLL operation, when the frequency lock is applied, the pulse width control information of the PWM signal at that time is stored in the pulse width control register 3a. The information held in the pulse width control register 3a becomes pulse width control information in the subsequent operation.
[0016]
Next, the case where the digital filter 2 filters the comparison result in the phase comparator 1 will be described. While the reference frame signal is input to the phase comparator 1, the synchronous clock signal oscillated by the VCO 5 is sent to the frequency divider 6. The frequency divider 6 generates a synchronization frame signal for synchronization with the reference frame signal and sends it to the phase comparator 1. The phase comparator 1 calculates the phase difference between the reference frame signal and the synchronization frame signal and sends it to the digital filter 2. In the digital filter 2, the phase comparison result sent from the phase comparator 1 is filtered and sent to the PWM signal generation unit 3. The PWM signal generation unit 3 generates a PWM signal having a duty corresponding to the output of the digital filter 2 while biasing the duty of the PWM signal according to the operating condition in accordance with the pulse width control information held in the register 3a. The generated PWM signal is input to the RC filter 4. In the RC filter 4, the PWM signal is integrated, converted into a control voltage, and input to the VCO 5. The VCO 5 generates a synchronous clock signal having a frequency corresponding to the input voltage. As a result of the PLL operation, when the phase lock is applied, the synchronous clock signal at that time can be used.
[0017]
FIG. 2 shows the relationship between the input voltage of the VCO 5 in FIG. 1 and the oscillation frequency. Here, in the condition B which is a standard operation condition, the PWM signal generation unit 3 is configured such that the control voltage of the VCO 5 is 0 of the power supply voltage (VDD) when the output of the digital filter 2 becomes 0% in the phase locked state. It is assumed that the duty of the PWM signal is 50% so that the oscillation frequency of the VCO 5 becomes the target lock frequency f with a voltage of .5 times. As shown in FIG. 2, the VCO 5 oscillates the target lock frequency f at a voltage 0.5 times the power supply voltage under the condition B, but oscillates the target lock frequency f under the condition A 0.45 times the power supply voltage. In condition C, the voltage is 0.55 times the power supply voltage. The conditions mentioned here are ambient temperature, power supply voltage, and the like.
[0018]
If the output of the digital filter 2 and the duty of the PWM signal are made to correspond one-to-one regardless of the conditions A, B, and C, a constant PLL characteristic cannot be obtained. For example, assuming that the duty of the PWM signal is always 50% when the output of the digital filter 2 is 0%, the target lock frequency f is obtained under the condition B when the output of the digital filter 2 is 0%. However, in condition A, the oscillation frequency shifts to f + 1%, and in condition C, the oscillation frequency shifts to f-1% (see FIG. 2).
[0019]
On the other hand, according to the first embodiment of the present invention, under condition B, when the output of the digital filter 2 is 0%, the duty of the PWM signal is set to 50%, so that the input voltage of the VCO 5 is the power supply voltage. In condition A, when the output of the digital filter 2 is 0%, the duty of the PWM signal is set to 45% so that the input voltage of the VCO 5 is 0.45 times the power supply voltage. Under condition C, when the output of the digital filter 2 is 0%, the duty of the PWM signal is 55% so that the input voltage of the VCO 5 is 0.55 times the power supply voltage. To do. Accordingly, when the output of the digital filter 2 is 0%, the target lock frequency f can be obtained regardless of the conditions A, B, and C.
[0020]
FIG. 3 shows the relationship between the output of the digital filter 2, the duty of the PWM signal, and the oscillation frequency of the VCO 5 in the PLL circuit of FIG. In condition A, if information of -5% is set as pulse width control information in the pulse width control register 3a, the duty of the PWM signal becomes 45% when the output of the digital filter 2 is 0%. Even in A, the target lock frequency f can be oscillated when the output of the digital filter 2 is 0%. Similarly, when + 5% is set as the pulse width control information in the condition C, the duty of the PWM signal becomes 55% when the output of the digital filter 2 is 0%. When it is 0%, the target lock frequency f can be oscillated. This relationship is the same when the output of the digital filter 2 is other than 0%.
[0021]
As described above, according to the first embodiment of the present invention, even if the oscillation characteristic of the VCO 5 changes due to variation or temperature, for example, when the output of the digital filter 2 is 0%, the duty of the PWM signal is 50%. By setting to other than the above, the oscillation frequency of the VCO 5 can be set to the target lock frequency f, so that the PLL characteristic can be made constant even if the operating condition changes. Therefore, it is not necessary to insert an adjustment circuit such as a resistance voltage dividing circuit between the RC filter 4 and the VCO 5.
[0022]
In addition, by synchronizing the reference clock signal having the same frequency as the target lock frequency f and the oscillation clock signal of the VCO 5, it is possible to automatically detect the deviation of the oscillation frequency of the VCO 5 with respect to the center voltage. Can be adjusted easily. However, pulse width control information to be held in the pulse width control register 3a can be given from the outside.
[0023]
Hereinafter, second to fifth embodiments which are modifications of the PLL circuit described with reference to FIG. 1 will be described.
[0024]
(Second Embodiment)
In the second embodiment of the present invention, when the oscillation characteristic of the VCO 5 changes, the optimum filter coefficient of the digital filter 2 is found and the PLL characteristic is stabilized.
[0025]
FIG. 4 shows a configuration of a PLL circuit according to the second embodiment of the present invention. In FIG. 4, 11 is a filter output holding register for holding the output of the digital filter 2 for a plurality of frames, and 12 is a PLL attenuation characteristic discriminated from the amplitude information of the output of the digital filter 2 held in the filter output holding register 11. A PLL attenuation characteristic discriminating unit 13 for determining the PLL response characteristic from the time information until the output of the digital filter 2 held in the filter output holding register 11 is attenuated to a predetermined value or less. A determination unit 14 is an optimum filter coefficient determination unit that finds an optimum filter coefficient from the PLL attenuation characteristic and PLL response characteristic, and 15 is a filter coefficient for holding the filter coefficients A and B determined by the optimum filter coefficient determination unit 14 It is a register. Here, the output of the phase comparator 1 is P, and the output of the digital filter 2 is F.
[0026]
FIG. 5 shows the internal configuration of the digital filter 2 in FIG. In FIG. 5, 21 and 24 are multipliers, 22 and 25 are adders, and 23 is an integrator. The phase difference between the reference frame signal and the synchronization frame signal sent from the phase comparator 1 is multiplied by the filter coefficient A. The multiplied result is added to the integrated value stored in the integrator 23, and the added result is returned to the integrator 23 to update the integrated value. The integral value stored in the integrator 23 is multiplied by the filter coefficient B, and the multiplied result is added to the phase difference multiplied by the filter coefficient A and output as a filtering result of the digital filter 2.
[0027]
An operation for finding the optimum filter coefficient of the digital filter 2 under a certain condition will be described. First, a set of one filter coefficient is sent from the filter coefficient register 15 to the digital filter 2, and the PLL operation is started using the coefficient. The output of the digital filter 2 is stored in the filter output holding register 11. After the PLL circuit is locked, the output information of the digital filter 2 stored in the filter output holding register 11 is sent to the PLL attenuation characteristic determination unit 12 and the PLL response characteristic determination unit 13. The PLL attenuation characteristic determination unit 12 determines the PLL attenuation characteristic from the amplitude information of the output of the digital filter 2. The PLL response characteristic determination unit 13 determines the PLL response characteristic by finding the time until the PLL is locked from the output information of the digital filter 2. Information on the PLL characteristics discriminated by the PLL attenuation characteristic discriminating unit 12 and the PLL response characteristic discriminating unit 13 is sent to the optimum filter coefficient judging unit 14 to judge the optimality of the currently used filter coefficient set.
[0028]
Next, another set of filter coefficients is sent from the filter coefficient register 15, and the optimality of the other set of filter coefficients is determined by performing a PLL operation in the same manner. By determining the optimality of a plurality of filter coefficient sets, it is possible to find the optimal filter coefficient under the current use conditions.
[0029]
As described above, according to the second embodiment of the present invention, even if the oscillation characteristic of the VCO 5 changes depending on the PLL use condition, the PLL attenuation characteristic and the PLL response characteristic can be understood from the transition state of the output of the digital filter 2. The optimum filter coefficient of the digital filter 2 can be found, and a stable PLL characteristic can always be obtained.
[0030]
(Third embodiment)
The third embodiment of the present invention shortens the time from when the input of the reference frame signal is started until the PLL circuit is locked.
[0031]
FIG. 6 shows a configuration of a PLL circuit according to the third embodiment of the present invention. In FIG. 6, reference numeral 31 is a reference frame input determination unit for determining whether or not a reference frame signal is input, and 32 is an integration value register for holding filter integration value setting information.
[0032]
First, the operation before the reference frame signal is input will be described. The reference frame signal is sent to the reference frame input determination unit 31, and it is determined whether or not the reference frame signal is input. On the other hand, the filter integral value setting information is held in the integral value register 32. The filter integral value setting information is an integral value of the integrator 23 in the digital filter 2 for the VCO 5 to oscillate the target lock frequency (see FIG. 5). When the reference frame input determination unit 31 determines that the state is the state before the reference frame signal is input, the filter integral value setting information held in the integral value register 32 is set in the integrator 23 in the digital filter 2. That state is maintained.
[0033]
Next, the operation after the reference frame signal is input will be described. When the reference frame input determination unit 31 determines that the reference frame signal has been input, the reference frame input determination unit 31 notifies the digital filter 2 to cancel the state of setting the filter integral value setting information as an integral value. The digital filter 2 shifts to a normal operation for filtering the phase difference between the reference frame signal and the synchronization frame signal sent from the phase comparator 1, and the PLL operation is started.
[0034]
As described above, according to the third embodiment of the present invention, the presence / absence of the input of the reference frame signal is detected, and when the reference frame signal is not input, the VCO 5 sets the integrated value of the digital filter 2 to the target lock frequency. By setting to a value that oscillates, the charge / discharge time of the integrator 23 after the reference frame signal is input can be shortened, so that the time until the PLL circuit is locked can be shortened.
[0035]
(Fourth embodiment)
The fourth embodiment of the present invention prevents the PLL circuit from becoming unstable even if the input of the reference frame signal is interrupted due to an error on the transmission side.
[0036]
FIG. 7 shows a configuration of a PLL circuit according to the fourth embodiment of the present invention. In FIG. 7, reference numeral 31 is a reference frame input determination unit for determining whether or not a reference frame signal is input, and 33 is a reference frame input information from the reference frame input determination unit 31 that counts and holds the input interval of the reference frame. A reference frame input interval holding register 34 for controlling the update of the digital filter 2 based on the reference frame input information from the reference frame input determining unit 31 and the reference frame input interval from the reference frame input interval holding register 33. This is a filter update control unit.
[0037]
The description of the normal operation of the PLL circuit is omitted, and the operation when the reference frame signal is interrupted will be described. The reference frame input interval holding register 33 holds the input interval of the reference frame during the normal operation and sends it to the reference frame input determination unit 31. When the reference frame signal is not input in the reference frame input determination unit 31 beyond the reference frame interval and further beyond the PLL pull-in range, the filter update control unit 34 is notified of the update stop. In the digital filter 2, the update of the integration value of the integrator 23 is stopped by an update stop notification from the filter update control unit 34 (see FIG. 5).
[0038]
As described above, according to the fourth embodiment of the present invention, it is possible to detect whether or not the reference frame signal is input and to stop the update of the integral value of the digital filter 2, and therefore the input of the reference frame signal is interrupted. In this case, the PLL operation is not unstable by preventing the integral value from changing suddenly.
[0039]
(Fifth embodiment)
The fifth embodiment of the present invention is a smooth mode when, for example, a PLL circuit for generating an audio reproduction clock signal shifts from a mode A at a certain sampling frequency to a mode B at another sampling frequency. A transition can be achieved.
[0040]
FIG. 8 shows a configuration of a PLL circuit according to the fifth embodiment of the present invention. In FIG. 8, 41 is a mode transition detecting unit for detecting the presence or absence of mode transition from the mode selection signal, 42 is information for mode A or mode as filter integral value setting information for setting an integral value in the digital filter 2 It is an integral value selector for selecting any of the information for B. The filter integration value setting information for mode A is the integration value of the integrator 23 in the digital filter 2 for the VCO 5 to oscillate the target lock frequency in the case of mode A, and the filter integration value setting information for mode B. Is the integration value of the integrator 23 in the digital filter 2 for the VCO 5 to oscillate the target lock frequency in the mode B (see FIG. 5).
[0041]
Description of the normal operation of the PLL circuit will be omitted, and the mode transition operation will be described. A mode selection signal is input, and the mode transition detection unit 41 detects the presence or absence of mode transition. When the mode transition is detected, the mode transition detection unit 41 notifies the integral value selector 42 which mode has shifted to mode A or mode B. The integral value selector 42 selects mode A filter integral value setting information or mode B filter integral value setting information from the mode transition information notified from the mode transition detection unit 41, and sends it to the digital filter 2. It is done. On the other hand, the mode transition information from the mode transition detector 41 is sent to the digital filter 2, and the digital filter 2 sets the filter integral value setting information sent from the integral value selector 42 to the integral value of the integrator 23.
[0042]
As described above, according to the fifth embodiment of the present invention, the integral value of the digital filter 2 can be set according to the mode at the time of mode transition, so that it is close to the state of oscillating the target lock frequency after mode transition. Smooth mode transition can be realized by starting the PLL operation in the state.
[0043]
【The invention's effect】
As described above, according to the present invention, in the PLL circuit for generating the clock signal synchronized with the reference frame signal using the PWM technique, the VCO itself varies or the operating condition changes. Also, a constant PLL characteristic can be realized.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a PLL circuit according to a first embodiment of the present invention.
FIG. 2 is a graph showing the relationship between the input voltage of the VCO and the oscillation frequency in FIG.
3 is a diagram illustrating a relationship among a digital filter output, a duty of a PWM signal, and an oscillation frequency of a VCO in the PLL circuit of FIG.
FIG. 4 is a block diagram showing a configuration of a PLL circuit according to a second embodiment of the present invention.
5 is a block diagram showing an internal configuration of a digital filter in FIG. 4. FIG.
FIG. 6 is a block diagram showing a configuration of a PLL circuit according to a third embodiment of the present invention.
FIG. 7 is a block diagram showing a configuration of a PLL circuit according to a fourth embodiment of the present invention.
FIG. 8 is a block diagram showing a configuration of a PLL circuit according to a fifth embodiment of the present invention.
[Explanation of symbols]
1 Phase comparator (PC)
2 Digital filter (first filter)
3 PWM signal generator 3a Pulse width control register 4 RC filter (second filter)
5 Voltage controlled oscillator (VCO)
6 Frequency divider 7 Reference clock counter 8 Synchronous clock counter 9 Frequency comparator 11 Filter output holding register 12 PLL attenuation characteristic determination unit 13 PLL response characteristic determination unit 14 Optimum filter coefficient determination unit 15 Filter coefficient registers 21 and 24 Multiplier 22, 25 Adder 23 Integrator 31 Reference Frame Input Determination Unit 32 Integral Value Register 33 Reference Frame Input Interval Holding Register 34 Filter Update Control Unit 41 Mode Transition Detection Unit 42 Integral Value Selector

Claims

A PLL circuit for generating a clock signal synchronized with a reference frame signal,
A phase comparator for providing a phase error signal representing a phase difference between the reference frame signal and the generated synchronization frame signal;
A first filter for filtering the phase error signal;
A PWM signal generator for generating a pulse width modulation (PWM) signal having a duty according to the output of the first filter;
A second filter for integrating the PWM signal to supply an average voltage of the PWM signal as a control voltage;
A voltage controlled oscillator (VCO) for generating a synchronous clock signal having a frequency according to the control voltage;
A frequency divider for generating the synchronization frame signal by dividing the synchronization clock signal;
The PWM signal generation unit has a register for holding pulse width control information, and controls the duty of the PWM signal to be biased according to the operating condition according to the pulse width control information held in the register. A PLL circuit characterized by that.

The PLL circuit according to claim 1,
When the output of the first filter becomes 0% in the phase locked state under the standard operating condition, the PWM signal generation unit is configured such that the control voltage becomes 0.5 times the power supply voltage and the VCO A function of setting the duty of the PWM signal to 50% so that the oscillation frequency becomes a target lock frequency;
The pulse width control information held in the register is such that when the output of the first filter becomes 0% in the phase locked state, the oscillation frequency of the VCO becomes the target lock frequency regardless of operating conditions. A PLL circuit having a duty bias value of the PWM signal.

The PLL circuit according to claim 2, wherein
A reference clock counter for counting a reference clock signal having the same frequency as the target lock frequency;
A synchronous clock counter for counting the synchronous clock signal;
A frequency comparator for comparing the count values of the reference clock counter and the synchronous clock counter within a certain period,
The first filter further has a function of filtering a comparison result in the frequency comparator instead of the phase error signal,
The PWM signal generation unit stores the duty bias value of the PWM signal in the frequency lock state when the comparison result of the frequency comparator is filtered by the first filter as the pulse width control information in the register. A PLL circuit further having a function.

The PLL circuit according to claim 1,
A filter output holding register for holding the output of the first filter for a plurality of frames;
A PLL attenuation characteristic determination unit for determining a PLL attenuation characteristic from the amplitude information of the first filter output held in the filter output holding register;
A PLL response characteristic determining unit for determining a PLL response characteristic from time information until the first filter output held in the filter output holding register is attenuated;
An optimum filter coefficient determination unit for finding an optimum filter coefficient for the first filter from the PLL attenuation characteristic and the PLL response characteristic;
A filter coefficient register for holding the filter coefficient found by the optimum filter coefficient determination unit,
The first circuit operates with a filter coefficient from the filter coefficient register.

The PLL circuit according to claim 1,
A reference frame input determination unit for determining whether or not the reference frame signal is input;
An integral value register for holding filter integral value setting information;
When the reference frame input determination unit determines that the reference frame signal is not input, the first filter sends the filter integration value setting information held in the integration value register to the first filter. Forcibly set as an integral value, and when the reference frame input determination unit determines that the reference frame signal has been input, cancels the state in which the filter integral value setting information is forcibly set and releases the phase error A PLL circuit which is shifted to a normal operation for filtering a signal.

The PLL circuit according to claim 1,
A reference frame input determination unit for determining whether or not the reference frame signal is input;
A reference frame input interval holding register for counting and holding an input interval of a reference frame based on information from the reference frame input determination unit;
A filter update control unit for controlling update of the integral value of the first filter;
The filter update control unit, when the reference frame signal is not input for a certain period of time exceeding the immediately preceding reference frame input interval held in the reference frame input interval holding register, the integrated value of the first filter When the update is stopped and the reference frame input determination unit notifies that the reference frame signal has been input when the integral value update of the first filter is stopped, the integration of the first filter A PLL circuit that restarts value updating.

The PLL circuit according to claim 1,
A mode transition detection unit for detecting the presence or absence of mode transition from the mode selection signal;
An integral value selector for selecting any one of the filter integral value setting information corresponding to each of the plurality of modes;
When the mode transition detection unit detects a mode transition from the mode selection signal, the mode transition detection unit causes the integral value selector to select filter integral value setting information corresponding to the mode after transition, and the integral value selector selects A PLL circuit that notifies the first filter to set filter integral value setting information as an integral value in the first filter.