JP2005010597A

JP2005010597A - Data processor and program

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Publication number: JP2005010597A
Application number: JP2003176206A
Authority: JP
Inventors: Yuji Ikegaya; 祐治池ヶ谷; Shigeki Kimura; 繁樹木村; Takaaki Makino; 貴昭牧野
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2003-06-20
Filing date: 2003-06-20
Publication date: 2005-01-13
Anticipated expiration: 2023-06-20
Also published as: JP4127130B2

Abstract

<P>PROBLEM TO BE SOLVED: To realize various variation in a coefficient submitted to a calculation without requiring any special circuit for determining the coefficient. <P>SOLUTION: A coefficient determination part 6 updates a basic coefficient Cf represented as a fixed point type bit string successively. A selector 3 regards a part of the bit string of the basic coefficient Cf specified by the coefficient determination part 6 as a mantissa part Y and another part as an exponent part E, and outputs a coefficient Cx for calculation obtained by converting the mantissa part Y and the exponent part E. A multiplication part 4 multiplies the coefficient Cx for calculation outputted from the selector 3 by sample data X to be processed and outputs the obtained multiplication data Xt. A shifter 5 applies a bit shift corresponding to the numeral indicated by the exponent part E outputted from the selector 3 to the multiplication data Xt outputted from the multiplication part 4 and outputs the result. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、楽音を表すデータなどのデジタルデータに対して各種の処理を施す技術に関し、特に、デジタルデータに乗ぜられる係数の値を順次に変更するための技術に関する。
【０００２】
【従来の技術】
音を表すデジタルデータ（以下「サンプルデータ」という）に対してエコーやリバーブといった各種の音楽的な効果を付与する装置（例えばＤＳＰ（ＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ））が普及している。この種の装置において実行される典型的な処理のひとつとして、サンプルデータと特定の係数（以下「演算用係数Ｃｘ」という）とを乗算する処理がある。この乗算に際して演算用係数Ｃｘの値を段階的に増加または減少させれば、楽音の音量を段階的に増加させるフェードインや音量を段階的に減少させるフェードアウトなどの効果が得られる（例えば特許文献１参照）。
【０００３】
演算用係数Ｃｘを初期値Ｃｓｔａｒｔから目標値ＣｅｎｄまでＮ段階にわたって徐々に変化させる場合、各時点における演算用係数Ｃｘの値は以下のように算定される。

この方法によれば、例えば「０」から「１」まで「０．１」ずつ増加するように（すなわち０→０．１→０．２→０．３→…→０．９→１といった具合に）、演算用係数Ｃｘの値を段階的に変化させることができる。
【０００４】
【特許文献１】
特開平７−１２２９７３号公報（段落００２１、段落００２２、および第１図）
【０００５】
【発明が解決しようとする課題】
しかしながら、この方法によって演算用係数Ｃｘを変化させた場合には、各段階ごとの演算用係数Ｃｘの変化量Ｃａｄｄは一定（Ｃａｄｄ＝（Ｃｅｎｄ−Ｃｓｔａｒｔ）／Ｎ）となる。このため、この演算用係数ＣｘとサンプルデータＸとの乗算結果に基づいて発せられる音が聴感上において単調になってしまうという問題があった。この問題を解消するために、演算用係数Ｃｘを初期値から目標値に向かって指数関数的に変化させる構成も考えられる。しかしながら、この構成のもとでは、演算用係数Ｃｘの変化量Ｃａｄｄを指数関数的に変化させるための演算回路を別途に設ける必要があり、回路規模の肥大化を招くといった問題が生じ得る。
【０００６】
本発明は、このような事情に鑑みてなされたものであり、その目的とするところは、演算に供される係数を決定するための特別な回路を要することなく、その係数の多様な変化を実現することにある。
【０００７】
【課題を解決するための手段】
上述した課題を解決するために、本発明は、固定小数点型のビット列として表された基礎係数を特定する特定手段と、前記特定手段によって特定された基礎係数のビット列の一部を仮数部とする一方、他の一部を指数部とし、前記仮数部を変換して得られる演算用係数と前記指数部とを出力する変換手段と、前記変換手段から出力された演算用係数と処理対象たるサンプルデータとを乗算し、これにより得られた乗算データを出力する乗算手段と、前記乗算手段から出力された乗算データに対し、前記変換手段から出力された指数部が示す数値に応じたビットシフトを施して出力するシフト手段とを具備する。
この構成によれば、固定小数点型のビット列として表された基礎係数が、仮数部と指数部とを含む浮動小数点型のビット列として取り扱われて乗算およびビットシフトが施される。したがって、特定手段によって順次に特定される基礎係数が直線的に変化する数値であったとしても、ビットシフトを経て得られるデータ（シフト手段から出力されるシフトデータ）の信号レベルを指数関数的に変化させることができる。
【０００８】
本発明の望ましい態様においては、第１のモードおよび第２のモードのいずれかを指定する制御手段が設けられる。この態様において、前記変換手段は、前記制御手段によって前記第１のモードが指定されている場合に、前記特定手段によって特定された基礎係数をそのまま前記演算用係数として出力する一方、前記制御手段によって前記第２のモードが指定されている場合に、前記仮数部を変換して得られる演算用係数と前記指数部とを出力する。また、前記シフト手段は、前記制御手段によって前記第１のモードが指定されている場合に、前記乗算データをそのまま出力する一方、前記制御手段によって前記第２のモードが指定されている場合に、前記乗算データに対して前記ビットシフトを施して出力する。
この態様によれば、基礎係数が本来の固定小数点型のビット列として扱われる第１のモードと基礎係数が浮動小数点型のビット列として扱われる第２のモードとが適宜に切り換えられる。したがって、ビットシフトを経て得られるシフトデータを多様に変化させることができる。しかも、第１のモードおよび第２のモードのいずれにおいても、乗算手段による乗算処理の内容は変わらない。したがって、各モードごとに構成が異なる乗算手段を設ける必要はない。
【０００９】
他の態様においては、前記基礎係数の初期値および目標値と当該初期値から目標値に変化するまでの補間回数とを取得する取得手段が設けられ、前記特定手段は、前記初期値から前記補間回数に応じた回数の更新を経て前記目標値に至るように前記基礎係数を順次に更新する。この構成のもと、取得手段が、利用者からの指示に応じて初期値、目標値および補間回数を取得する構成とすれば、基礎係数を利用者の意図に応じて更新させることができる。さらに他の態様において、前記取得手段は、初期値、目標値および補間回数に加えて（または補間回数に代えて）補間時間を取得する一方、前記特定手段は、前記基礎係数が前記補間時間をかけて前記初期値から前記目標値に至るように更新する。
【００１０】
また、本発明の望ましい態様において、前記特定手段は、複数の基礎係数を特定し、前記変換手段は、前記複数の基礎係数の各々について前記演算用係数および前記指数部を出力し、前記乗算手段は、処理対象たる複数のサンプルデータの各々について、前記複数の基礎係数から得られた演算用係数のいずれかを用いた乗算を行なうとともに、各サンプルデータについて得られた乗算データを出力し、前記シフト手段は、前記乗算手段から出力された複数の乗算データの各々について、前記変換手段から出力された指数部が示す数値に応じたビットシフトを施し、複数のシフトデータを加算する累積手段に対して、前記ビットシフトにより得られたシフトデータを出力する。この望ましい態様によれば、複数の基礎係数の各々について得られるシフトデータの信号レベルを指数関数的に変化させることができる。
さらに望ましくは、前記複数の基礎係数の初期値および目標値と当該初期値から目標値に変化するまでの補間回数とを取得する取得手段が設けられ、前記特定手段は、前記複数の基礎係数の各々が、当該基礎係数について前記取得手段が取得した初期値から補間回数に応じた回数の更新を経て目標値に至るように、当該基礎係数を順次に更新する。この望ましい態様によれば、複数の基礎係数の各々が独立に更新されるから、シフトデータをより多様に変化させることができる。
【００１１】
なお、本発明は、コンピュータをデータ処理装置として機能させるためのプログラムとしても特定され得る。すなわち、このプログラムは、固定小数点型のビット列として表された基礎係数を特定する特定処理と、前記特定処理によって特定された基礎係数のビット列の一部を仮数部とする一方、他の一部を指数部とし、前記仮数部を変換して得られる演算用係数と前記指数部とを出力する変換処理と、前記変換処理によって出力された演算用係数と処理対象たるサンプルデータとを乗算し、これにより得られた乗算データを出力する乗算処理と、前記乗算処理によって出力された乗算データに対し、前記変換処理によって出力された指数部が示す数値に応じたビットシフトを施して出力するシフト処理とをコンピュータに実行させるためのプログラムである。このプログラムによっても、本発明に係るデータ処理装置と同様の効果が得られる。なお、本発明に係るプログラムは、ネットワークを介した配信によってコンピュータに提供されるものであってもよいし、光ディスクに代表される各種の記録媒体に格納された形態で提供されてコンピュータにインストールされるものであってもよい。
【００１２】
また、本発明は、サンプルデータを処理するための方法としても特定され得る。この方法は、固定小数点型のビット列として表された基礎係数を順次に特定する特定ステップと、特定ステップにおいて特定された基礎係数のビット列の一部を仮数部とするとともに他の一部を指数部とし、前記仮数部を変換して得られる演算用係数と前記指数部とを出力する変換ステップと、前記変換ステップにおいて得られた演算用係数と処理対象たるサンプルデータとを乗算し、これにより得られた乗算データを出力する乗算ステップと、前記乗算ステップによって得られた乗算データに対し、前記変換手段から出力された指数部が示す数値に応じたビットシフトを施して出力するシフトステップとを有する。この方法によっても、本発明に係るデータ処理装置と同様の効果が得られる。
【００１３】
【発明の実施の形態】
以下、図面を参照して、本発明の好適な実施形態について説明する。
【００１４】
＜Ａ：実施形態の構成＞
図１は、本発明の実施形態に係るミキサの構成を示すブロック図である。このミキサ８０は、楽音を表す信号（以下「楽音信号」という）が電子楽器などの上位装置から入力端子８１に入力されると、この楽音信号に対して各種の音楽的な効果（例えば音響効果）を付与したうえで出力端子８５から出力する装置である。出力端子８５には、ミキサ８０から出力された楽音信号を増幅するためのアンプ８７が接続されている。スピーカ８８は、このアンプ８７から出力された楽音信号に基づいて音を発する。
【００１５】
図１に示すように、ミキサ８０は、Ａ／Ｄ（ＡｎａｌｏｇｔｏＤｉｇｉｔａｌ）変換部８２、データ処理装置１００、累積部８３、Ｄ／Ａ（ＤｉｇｉｔａｌｔｏＡｎａｌｏｇ）変換部８４および操作部８６を有する。このうちＡ／Ｄ変換部８２は、入力端子８１から入力された楽音信号をサンプリングし、これにより得られたデジタルデータたるサンプルデータＸを順次に出力する。本実施形態におけるひとつのサンプルデータＸは合計２４ビットのデータである。
【００１６】
データ処理装置１００は、Ａ／Ｄ変換部８２から出力されたサンプルデータＸに対して各種の演算処理を行なう。本実施形態においては、サンプルデータＸに対してフェードインまたはフェードアウトの効果が付与される場合を想定する。一方、操作部８６は、キーや摘みといった多数の操作子を備えており、利用者による操作に応じた信号をデータ処理装置１００に出力する。利用者は、この操作部８６を適宜に操作することにより、データ処理装置１００による演算処理の内容を任意に変更することができる。
【００１７】
累積部８３は、データ処理装置１００から出力されたデータに対し、必要に応じて累積演算を行なうものである。累積部８３から出力されたデータは、Ｄ／Ａ変換部８４によってアナログ信号たる楽音信号に変換された後に出力端子８５から出力される。
【００１８】
次に、図２は、データ処理装置１００の構成を示すブロック図である。同図に示すように、データ処理装置１００は、データレジスタ１、係数レジスタ２、セレクタ３、乗算部４、シフタ５、係数決定部６および制御部７を有する。このうちセレクタ３、乗算部４、シフタ５、係数決定部６および制御部７の各部は、ＤＳＰ（ＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ）などのハードウェアのみによって実現されてもよいし、ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）などのハードウェアと当該ＣＰＵが実行するプログラムとの協働によって実現されてもよい。
【００１９】
データレジスタ１は、Ａ／Ｄ変換部８２から供給されたサンプルデータＸを記憶するための手段である。一方、係数レジスタ２は、基礎係数Ｃｆを記憶するための手段である。この基礎係数Ｃｆは、サンプルデータＸに乗算されるべき演算用係数Ｃｘを算定するための基礎となる係数であり、サンプルデータＸと同様に合計２４ビットのビット列である。基礎係数Ｃｆは、固定小数点型のビット列として表現されている。
【００２０】
係数決定部６は、制御部７による制御のもと、新たな基礎係数Ｃｆを順次に特定して係数レジスタ２に出力する。より具体的には、係数決定部６は、初期値Ｃｓｔａｒｔから目標値Ｃｅｎｄに向かって段階的に変化するように基礎係数Ｃｆの値を算定する。係数レジスタ２は、係数決定部６から新たな基礎係数Ｃｆが供給されるたびに、それまでに保持していた基礎係数Ｃｆを新たな基礎係数Ｃｆに更新する。
【００２１】
制御部７は、データ処理装置１００の各部を制御するための手段である。例えば、制御部７は、操作部８６に与えられた操作に応じて、動作モードを示す信号（以下「コントロール信号」という）ＣＴＲをセレクタ３およびシフタ５に出力する。ここで、本実施形態においては、データ処理装置１００の動作モードとして第１のモードと第２のモードとが用意されている。このうち第１のモードは、上述した従来の技術と同様に、サンプルデータＸに乗算されるべき演算用係数Ｃｘを直線的に変化させるモードである。これに対し、第２のモードは、サンプルデータＸに乗ぜられる係数を指数関数的に変化させるモードである。利用者は、操作部８６を操作することによって第１および第２のモードのいずれかを任意に選択することができる。制御部７は、第１のモードが選択されている場合にはコントロール信号ＣＴＲをＬレベルとする一方、第２のモードが選択されている場合にはコントロール信号ＣＴＲをＨレベルとする。
【００２２】
セレクタ３は、コントロール信号ＣＴＲによって指示される動作モードに応じて、係数レジスタ２に格納された基礎係数Ｃｆと、この基礎係数Ｃｆに所定の処理を施して得られる係数とのうちのいずれかを選択する手段である。このセレクタ３によって選択された係数は、演算用係数Ｃｘとして乗算部４に出力される。さらに詳述すると、第１のモードが選択されている場合、セレクタ３は、係数レジスタ２に格納された基礎係数Ｃｆを、そのまま（すなわち何らの処理も施すことなく）演算用係数Ｃｘとして出力する。これに対し、第２のモードが選択されている場合、セレクタ３は、基礎係数Ｃｆを浮動小数点型のビット列として取り扱い、この基礎係数Ｃｆを所定の変換則に従って変換する。そして、セレクタ３は、この変換により得られた数値を演算用係数Ｃｘとして出力する。より具体的には、セレクタ３は、基礎係数Ｃｆを仮数部Ｙと指数部Ｅとに区分し、このうち仮数部Ｙを所定の変換則に従って変換したものを演算用係数Ｃｘとして乗算部４に出力する一方、指数部Ｅをシフタ５に出力する。なお、仮数部Ｙの変換則については後に詳述する。
【００２３】
乗算部４は、入力端子Ｔ１と入力端子Ｔ２とに供給されたデータを積算し、これにより得られたデータを乗算データＸｔとして出力する。乗算部４の入力端子Ｔ１にはサンプルデータＸがデータレジスタ１から順次に供給される。一方、入力端子Ｔ２には演算用係数Ｃｘがセレクタ３から順次に供給される。したがって、乗算部４は、サンプルデータＸと演算用係数Ｃｘとの乗算により得られたデータを乗算データＸｔとしてシフタ５に出力する。
【００２４】
シフタ５は、コントロール信号ＣＴＲによって指示される動作モードに応じて乗算データＸｔにビットシフトを施し、これにより得られたデータをシフトデータＸｓとして出力する。より具体的には、第１のモードが選択されている場合、シフタ５は、乗算データＸｔに対してビットシフトを施すことなくそのまま出力する。これに対し、第２のモードが選択されている場合、シフタ５は、乗算データＸｔを、セレクタ３から供給される指数部Ｅに応じたビット数だけビットシフトさせたデータをシフトデータＸｓとして出力する。このシフトデータＸｓは累積部８３に供給されて加算処理に供される。
【００２５】
＜Ｂ：実施形態の動作＞
次に、本実施形態の動作を説明する。なお、以下の説明において、ある数値が「“」および「”」によって囲まれている場合には、その数値が二進数として表記されていることを示している。
【００２６】
まず、上位装置から入力端子８１に入力された楽音信号が、Ａ／Ｄ変換部８２によってサンプルデータＸに変換されたうえでデータ処理装置１００に供給される。このサンプルデータＸは、データレジスタ１に順次に格納される。
【００２７】
一方、利用者は、操作部８６を適宜に操作することにより、サンプルデータＸに対する乗算処理に関するパラメータと動作モードとを入力する。乗算処理に関するパラメータは、基礎係数Ｃｆの初期値Ｃｓｔａｒｔ、目標値Ｃｅｎｄ、補間回数Ｍおよび補間時間Ｔである。このうち補間回数Ｍは、初期値Ｃｓｔａｒｔから目標値Ｃｅｎｄまでの間において基礎係数Ｃｆを補間する回数を示す数値である。一方、補間時間Ｔは、基礎係数Ｃｆが初期値Ｃｓｔａｒｔから変化して目標値Ｃｅｎｄに至るまでの時間を示している。制御部７は、操作部８６に与えられた操作に応じて初期値Ｃｓｔａｒｔ、目標値Ｃｅｎｄ、補間回数Ｍおよび補間時間Ｔを取得し、これらのパラメータを係数決定部６に出力する。また、制御部７は、初期値Ｃｓｔａｒｔを係数レジスタ２に出力して記憶させる。
【００２８】
さらに、制御部７は、係数決定部６に対し、補間回数Ｍと補間時間Ｔとに応じた時間間隔でタイミングパルスＴＭを順次に出力する。このタイミングパルスＴＭは、係数決定部６が新たな基礎係数Ｃｆの算定を行なうべきタイミングを指示するためのパルス信号である。したがって、利用者により指定された補間回数Ｍが大きいほど、または利用者により指定された補間時間Ｔが短いほど、各タイミングパルスＴＭが出力される時間間隔（すなわち係数決定部６が基礎係数Ｃｆを算定する時間間隔）は短くなる。また、制御部７は、セレクタ３およびシフタ５に供給されるコントロール信号ＣＴＲを、選択された動作モードに応じたレベルに設定する。
【００２９】
一方、係数決定部６は、制御部７から供給されたパラメータに基づいて係数変化量Ｃａｄｄを算定する。この係数変化量Ｃａｄｄは、初期値Ｃｓｔａｒｔから目標値Ｃｅｎｄに至るまでの各段階間における基礎係数Ｃｆの変化量であり、以下の式により算定される。
Ｃａｄｄ＝（Ｃｓｔａｒｔ−Ｃｅｎｄ）／Ｍ
【００３０】
また、係数決定部６は、制御部７からタイミングパルスＴＭが供給されるたびに、新たな基礎係数Ｃｆを固定小数点型のビット列として算定し、この基礎係数Ｃｆを係数レジスタ２に出力する。具体的には、係数決定部６は、タイミングパルスＴＭが供給されるたびに係数変化量Ｃａｄｄだけ増加するように基礎係数Ｃｆを算定する。したがって、初期値Ｃｓｔａｒｔから目標値Ｃｅｎｄに至るまでの合計Ｍ個の段階のうち第ｉ（ｉは０≦ｉ≦Ｍを満たす整数）段階における基礎係数Ｃｆの数値は以下の式により算定される。
Ｃｆ（ｉ）＝Ｃｓｔａｒｔ＋Ｃａｄｄ×ｉ
ただし、基礎係数Ｃｆが初期値Ｃｓｔａｒｔに一致する段階を第０段階とし、基礎係数Ｃｆが目標値Ｃｅｎｄに一致することになる段階を第Ｍ段階とする。
【００３１】
以上の動作により、係数レジスタ２に格納される基礎係数Ｃｆは、タイミングパルスＴＭが制御部７から出力されるたびに係数変化量Ｃａｄｄだけ増加して第Ｍ段階目に目標値Ｃｅｎｄに到達する。係数レジスタ２に格納された基礎係数Ｃｆはセレクタ３に対して順次に出力される。ここで、セレクタ３およびシフタ５の動作は、利用者によって選択された動作モードに応じて異なる。このため、以下では、第１のモードが選択されている場合と第２のモードが選択されている場合とに分けて以後の動作を説明する。
【００３２】
（１）第１のモードが選択されている場合
第１のモードが選択されている場合、セレクタ３は、係数レジスタ２から出力される基礎係数Ｃｆをそのまま乗算部４に演算用係数Ｃｘとして出力する。この場合、セレクタ３からシフタ５に対する指数部Ｅの供給は実行されない。
【００３３】
一方、乗算部４は、データレジスタ１から供給されるサンプルデータＸとセレクタ３から供給される演算用係数Ｃｘとを乗算し、これによって得られた乗算データＸｔを出力する。一方、シフタ５は、乗算部４から供給される乗算データＸｔをそのままシフトデータＸｓとして出力する。このシフトデータＸｓは、累積部８３によって累積演算に供された後に、Ｄ／Ａ変換部８４によってアナログ信号たる楽音信号に変換されて出力端子８５から出力される。
【００３４】
ここで、図５のグラフＡは、第１のモードにおけるセレクタ３の入力値（基礎係数Ｃｆの数値）と出力値（演算用係数Ｃｘの数値）との関係を示している。同図において、横軸はセレクタ３に対する入力値を表し、縦軸はセレクタ３からの出力値を表している。同図に示すように、第１のモードが選択されている場合には、セレクタ３に対する入力値と出力値とは等しくなる。一方、上述したように基礎係数Ｃｆは直線的に変化するから、第１のモードにおいては、従来の技術と同様に、ミキサ８０から出力される楽音信号の信号レベルが直線的に変化することとなる。
【００３５】
（２）第２のモードが選択されている場合
一方、第２のモードが選択されている場合、セレクタ３は、係数レジスタ２から出力される基礎係数Ｃｆを浮動小数点型のビット列として取り扱い、この基礎係数Ｃｆを所定の変換則に従って変換するとともに、この変換により得られた数値を演算用係数Ｃｘとして出力する。この変換の内容について詳述すると以下の通りである。
【００３６】
いま、図３に示すように、基礎係数Ｃｆがビット“ｂ２３”からビット“ｂ０”までの合計２４個のビットからなるビット列である場合を想定する。なお、以下では、ビット列を構成する各ビットを、最上位ビットから数えて表現する。例えば、最上位ビットから数えて第３番目のビット（図３に示すビット“ｂ２１”）については、単に「第３番目のビット」と表記する。
【００３７】
セレクタ３は、基礎係数Ｃｆのうち最上位ビット“ｂ２３”を符号ビットＳとして取り扱う。例えば、最上位ビット“ｂ２３”が“０”であれば基礎係数Ｃｆは正数であり、同ビットが“１”であれば基礎係数Ｃｆは負数であるといった具合である。
【００３８】
第２のモードが選択されている場合、セレクタ３は、基礎係数Ｃｆのビット列の一部を仮数部Ｙとし、他の一部を指数部Ｅとして取り扱う。さらに詳述すると、セレクタ３は、基礎係数Ｃｆのうち第２番目のビット“ｂ２２”から第５番目のビット“ｂ１９”までの合計４ビットからなるビット列を指数部Ｅとして特定する。また、セレクタ３は、基礎係数Ｃｆのうち、符号ビットＳ（最上位ビット“ｂ２３”）と、第６番目のビット“ｂ１８”から第２４番目のビット“ｂ０”までの合計１９ビットと、４ビット分の“０”データとを最上位からみてこの順に配列させたビット列を仮数部Ｙとして特定する。
【００３９】
そして、セレクタ３は、この仮数部Ｙを所定の変換則に従って変換して演算用係数Ｃｘを生成する。さらに詳述すると、この変換によって得られる演算用係数Ｃｘの内容は、指数部Ｅが十進数としての「０」に等しいか否かに応じて異なる。より具体的には、図３に示すように、指数部Ｅが「０」でない場合、セレクタ３は、基礎係数Ｃｆの符号ビットＳ“ｂ２３”と、この符号ビットＳを反転したビット“！ｂ２３”と、ビット“ｂ１８”からビット“ｂ０”までの１９ビットと、３ビット分の“０”データとを最上位からみてこの順に配列させた合計２４ビットのビット列を、演算用係数Ｃｘとして生成する。すなわち、十進数表記に即して表現すれば、仮数部Ｙは、（０．５＋０．５Ｙ）または（−０．５＋０．５Ｙ）に変換されることとなる。一方、指数部Ｅが「０」である場合、セレクタ３は、基礎係数Ｃｆの符号ビットＳ“ｂ２３”と、この符号ビットＳに等しいビット“ｂ２３”と、ビット“ｂ１８”からビット“ｂ０”までの１９ビットと、３ビット分の“０”データとを最上位からみてこの順に配列させた合計２４ビットのビット列を、演算用係数Ｃｘとして生成する。すなわち、十進数表記に即して表現すれば、仮数部Ｙは（０．５Ｙ）に変換されることとなる。セレクタ３は、以上の手順を経て得られた演算用係数Ｃｘを乗算部４に出力する一方、指数部Ｅをシフタ５に出力する。
【００４０】
一方、乗算部４は、データレジスタ１から供給されるサンプルデータＸとセレクタ３から供給される演算用係数Ｃｘとを乗算し、これによって得られた乗算データＸｔをシフタ５に出力する。この乗算部４による演算の内容は、第１のモードが選択されている場合と変わらない。
【００４１】
次に、シフタ５は、乗算部４から供給される乗算データＸｔを、セレクタ３から供給された指数部Ｅが示す数値に相当するビット数だけビットシフトし、これにより得られたビット列をシフトデータＸｓとして出力する。上述したように指数部Ｅは４ビットであるから十進数としての「０」から「１５」までの数値をとり得る。したがって、シフタ５は、「０」ビットから「１５」ビットまでのいずれかのビット数だけ乗算データＸｔをシフトする。シフタ５から出力されたシフトデータＸｓは、累積部８３によって累積演算に供された後にアナログ信号たる楽音信号に変換されて出力端子８５から出力される。
【００４２】
ここで、第２のモードが選択されているときにセレクタ３と乗算部４とシフタ５とによって実行される演算の内容を符号ビットＳと指数部Ｅの十進数表示とに応じてまとめれば以下の通りになる。なお、以下の各式における「＾」はべき乗を表す演算子である。
（ａ）符号ビットＳ“ｂ２３”が“０”の場合（すなわち基礎係数Ｃｆが正である場合）

なお、上式において、「０．９９９９…〜０．５」とは、「０．５」以上「１」未満の数値である。同様に、「０．４９９９９…〜０」とは、「０」以上「０．５」未満の数値である。
（ｂ）符号ビットＳ“ｂ２３”が「１」の場合（すなわち基礎係数Ｃｆが負である場合）

なお、上式において、「０．５００…１〜１．０」とは、「０．５」よりも大きく「１．０」以下の数値である。同様に、「０．００…１〜０．５」とは、「０」よりも大きく「０．５」以下の数値である。
以上に示された演算により得られるシフトデータＸｓの内容は、指数部Ｅの数値に応じて図４のように変化する。
【００４３】
図５に示すグラフＢは、第２のモードにおけるセレクタ３の入力値と出力値との関係を示している。すなわち、横軸はセレクタ３に対して入力される基礎係数Ｃｆの数値を示し、縦軸はセレクタ３から出力される演算用係数Ｃｘと指数部Ｅとを併せて浮動小数点型の数値と捉えたときの当該数値を示している。換言すれば、図５の縦軸は、上述した（ａ）および（ｂ）の演算を通じて結果的にサンプルデータＸに乗ぜられることとなる係数を示している。このグラフＢに示されるように、第２のモードにおけるセレクタ３の出力値は、入力値の増減に応じて指数関数的に変化する。したがって、シフタ５から出力されたシフトデータＸｓによれば、第１のモードのように基礎係数Ｃｆを固定小数点型のビット列として取り扱った場合よりも、楽音の音圧レベルの変化を人間の聴覚にとって自然なものとすることができる。
【００４４】
また、第２のモードにおけるセレクタ３への入力値に対する出力値（浮動小数点型のビット列の数値）の大小関係は、第１のモードにおけるセレクタ３への入力値に対する出力値（固定小数点型のビット列の数値）の大小関係と一致する。すなわち、第２のモードにおける浮動小数点型のビット列の数値と、第１のモードにおける固定小数点型のビット列の数値とは、双方ともセレクタ３への入力値の増加に伴なって増加する（セレクタ３への入力値の減少に伴なって減少する）。したがって、固定小数点型の基礎係数Ｃｆをセレクタ３において浮動小数点型の係数として取り扱っているにも拘わらず、不自然な楽音が発せられることはない。このように、本実施形態によれば、演算用係数Ｃｘを指数関数的に変化させるための演算回路を別途に設けることなく、その係数の多様な変化が実現される。
【００４５】
しかも、本実施形態によれば、これらの効果を、ビット列を単に並べ替える構成によって得ることができる。したがって、例えば基礎係数Ｃｆを指数関数的に変化させるための演算回路を別途に設けた場合と比較して、構成の簡素化を図るとともに回路規模の肥大化を抑えることができる。
【００４６】
＜Ｃ：変形例＞
以上の形態は本発明の一例に過ぎず、この形態には本発明の趣旨の範囲内において種々の変形を施すことが可能である。具体的には、以下のような変形例が考えられる。
【００４７】
＜Ｃ−１：変形例１＞
係数レジスタ２として複数の基礎係数Ｃｆを格納する記憶手段を採用し、その各々を独立に更新し得る構成としてもよい。
図６は、本変形例に係るデータ処理装置の構成を示すブロック図である。同図に示すように、データ処理装置２００の係数レジスタ２には、係数決定部６によって生成されたｎ個の基礎係数Ｃｆ１〜Ｃｆｎが記憶される。この係数レジスタ２には、基礎係数Ｃｆ１〜Ｃｆｎのいずれかが格納された記憶領域を指定するための信号（以下「選択信号」という）ＳＥＬが制御部７から供給される。係数決定部６から新たな基礎係数Ｃｆｉ（ｉは１≦ｉ≦ｎを満たす正数）が供給されると、係数レジスタ２は、選択信号ＳＥＬによって指定された記憶領域の基礎係数Ｃｆを新たな基礎係数Ｃｆｉに更新する。一方、制御部７は、利用者による操作部８６への操作に基づき、ｎ個の基礎係数Ｃｆ１〜Ｃｆｎの各々について、初期値Ｃｓｔａｒｔ、目標値Ｃｅｎｄおよび補間回数Ｍを特定して係数決定部６に指示する。係数決定部６は、ｎ個の基礎係数Ｃｆ１〜Ｃｆｎの各々が、当該基礎係数Ｃｆｉについて特定された初期値Ｃｓｔａｒｔから補間回数Ｍに応じた回数の更新を経て目標値Ｃｅｎｄに至るように、新たな基礎係数Ｃｆｉを特定して係数レジスタ２に出力する。この構成により、係数レジスタ２に格納されたｎ個の基礎係数Ｃｆ１〜Ｃｆｎの各々が、初期値Ｃｓｔａｒｔから目標値Ｃｅｎｄまで独立して段階的に更新されることとなる。
【００４８】
一方、データレジスタ１には、Ａ／Ｄ変換部８２による過去のサンプリングによって得られたｎ個のサンプルデータＸｍ〜Ｘｍ−ｎ＋１が格納される。データレジスタ１は、Ａ／Ｄ変換部８２から新たなサンプルデータＸが供給されるたびに、その時点において最も古いサンプルデータＸを破棄するとともに新たなサンプルデータＸを記憶する。
【００４９】
以上の構成のもと、係数レジスタ２に格納されたｎ個の基礎係数Ｃｆ１〜Ｃｆｎの各々は、Ａ／Ｄ変換部８２による楽音信号のサンプリングに同期して読み出されてセレクタ３に出力される。一方、セレクタ３、乗算部４およびシフタ５は、ｎ個の基礎係数Ｃｆ１〜Ｃｆｎの各々について、上記実施形態に示された処理を動作モードに応じて実行する。詳述すると以下の通りである。
【００５０】
まず、第１のモードが選択されている場合、セレクタ３は、ｎ個の基礎係数Ｃｆ１〜Ｃｆｎをそのまま乗算部４に出力する。これに対し、第２のモードが選択されている場合、セレクタ３は、ｎ個の基礎係数Ｃｆ１〜Ｃｆｎの各々について演算用係数Ｃｘと指数部Ｅとを生成して出力する。また、乗算部４は、動作モードに拘わらず、データレジスタ１に格納されたｎ個のサンプルデータＸの各々と、セレクタ３から供給されるｎ個の演算用係数Ｃｘの各々とを乗算し、これにより得られたｎ個の乗算データＸｔを出力する。シフタ５は、第１のモードが選択されている場合には乗算データＸｔをそのまま出力する一方、第２のモードが選択されている場合には、ｎ個の乗算データＸｔの各々について、セレクタ３から出力された指数部Ｅに応じたビットシフトを施して出力する。シフタ５から出力されたｎ個のシフトデータＸｓは累積部８３によって加算される。
【００５１】
この構成によれば、ｎ個の基礎係数Ｃｆ１〜Ｃｆｎの各々を初期値Ｃｓｔａｒｔから目標値Ｃｅｎｄまで段階的に変化させることによって、エコーやリバーブといった音響効果について指数関数的な変化を実現することができる。
【００５２】
＜Ｃ−２：変形例２＞
基礎係数Ｃｆのうちいずれのビット列を仮数部Ｙおよび指数部Ｅとして取り扱うかは任意に変更され得る。要は、基礎係数Ｃｆから重複しないように２種類のビット列が抽出され、このうちの一方が仮数部Ｙとして用いられるとともに他方が指数部Ｅとして用いられる構成であればよい。また、基礎係数ＣｆのすべてのビットがサンプルデータＸに対する演算に供される必要は必ずしもなく、その一部のみが用いられる構成としてもよい。例えば、最下位ビットから数えて数ビットを切り捨て、残りのビット列から仮数部Ｙおよび指数部Ｅを特定する構成としてもよい。さらに、基礎係数Ｃｆのうち仮数部Ｙとされるビット列と指数部Ｅとされるビット列とを利用者が任意に選定できる構成としてもよい。
【００５３】
＜Ｃ−３：変形例３＞
上記実施形態においては、利用者が操作部８６を操作することによって動作モードが選定される構成を例示したが、動作モードを選定する構成はこれに限られない。例えば、上位装置からミキサ８０に対して動作モードが指示される構成としてもよい。また、上記実施形態においては、基礎係数Ｃｆの初期値Ｃｓｔａｒｔ、目標値Ｃｅｎｄ、補間回数Ｍおよび補間時間Ｔが利用者によって入力される構成を例示したが、これらのパラメータが上位装置から入力される構成としてもよいし、あるいはデータ処理装置内に予め記憶されている構成としてもよい。
【００５４】
＜Ｃ−４：変形例４＞
上記実施形態においては、乗算部４から出力された乗算データＸｔを指数部Ｅが示すビット数だけビットシフトする構成を例示したが、指数部Ｅの補数（例えば１の補数）に応じたビット数だけビットシフトする構成としてもよい。また、上記実施形態においては、基礎係数や演算用係数Ｃｘを合計２４ビットのビット列としたが、これらの係数を表すビット列のビット数は任意に変更され得る。
【００５５】
【発明の効果】
以上に説明したように、本発明によれば、演算に供される係数を決定するための特別な回路を要することなく、その係数の多様な変化が実現される。
【図面の簡単な説明】
【図１】本発明の実施形態に係るミキサの構成を示すブロック図である。
【図２】ミキサが備えるデータ処理装置の構成を示すブロック図である。
【図３】データ処理装置が備えるセレクタの動作を説明するための図である。
【図４】第２のモードにおける演算内容を示す図である。
【図５】各動作モードにおけるセレクタの入出力の関係を示すグラフである。
【図６】変形例に係るデータ処理装置の構成を示すブロック図である。
【符号の説明】
１００，２００……データ処理装置、１……データレジスタ、２……係数レジスタ、３……セレクタ（変換手段）、４……乗算部（乗算手段）、５……シフタ（シフト手段）、６……係数決定部（特定手段）、７……制御部（制御手段、取得手段）、８３……累積部（累積手段）、Ｃｆ，Ｃｆ１〜Ｃｆｎ……基礎係数、Ｃｘ……演算用係数、Ｘ……サンプルデータ、Ｘｔ……乗算データ、Ｘｓ……シフトデータ、Ｃｓｔａｒｔ……初期値、Ｃｅｎｄ……目標値、Ｍ……補間回数、Ｙ……仮数部、Ｅ……指数部。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a technique for performing various types of processing on digital data such as data representing musical sounds, and more particularly to a technique for sequentially changing the value of a coefficient multiplied by digital data.
[0002]
[Prior art]
An apparatus (for example, DSP (Digital Signal Processor)) that imparts various musical effects such as echo and reverb to digital data representing sound (hereinafter referred to as “sample data”) has become widespread. One of typical processes executed in this type of apparatus is a process of multiplying sample data by a specific coefficient (hereinafter referred to as “calculation coefficient Cx”). If the value of the calculation coefficient Cx is increased or decreased stepwise during this multiplication, effects such as fade-in that increases the tone volume in steps and fade-out that decreases the volume stepwise can be obtained (for example, Patent Documents). 1).
[0003]
When the calculation coefficient Cx is gradually changed from the initial value Cstart to the target value Cend over N stages, the value of the calculation coefficient Cx at each time point is calculated as follows.

According to this method, for example, it is incremented by “0.1” from “0” to “1” (ie, 0 → 0.1 → 0.2 → 0.3 →… → 0.9 → 1). Ii), the value of the calculation coefficient Cx can be changed stepwise.
[0004]
[Patent Document 1]
JP 7-122973 A (paragraph 0021, paragraph 0022, and FIG. 1)
[0005]
[Problems to be solved by the invention]
However, when the calculation coefficient Cx is changed by this method, the change amount Cadd of the calculation coefficient Cx for each stage is constant (Cadd = (Cend−Cstart) / N). For this reason, there is a problem that the sound generated based on the multiplication result of the calculation coefficient Cx and the sample data X becomes monotonous in terms of hearing. In order to solve this problem, a configuration in which the calculation coefficient Cx is changed exponentially from the initial value toward the target value is also conceivable. However, under this configuration, it is necessary to separately provide an arithmetic circuit for exponentially changing the change amount Cadd of the calculation coefficient Cx, which may cause a problem of increasing the circuit scale.
[0006]
The present invention has been made in view of such circumstances, and an object of the present invention is to make various changes in the coefficient without requiring a special circuit for determining the coefficient to be used in the calculation. It is to be realized.
[0007]
[Means for Solving the Problems]
In order to solve the above-described problem, the present invention provides a specifying means for specifying a base coefficient expressed as a fixed-point bit string and a part of the bit string of the base coefficient specified by the specifying means as a mantissa part. On the other hand, another part is an exponent part, a conversion means for outputting the arithmetic coefficient obtained by converting the mantissa part and the exponent part, a calculation coefficient output from the conversion means and a sample to be processed Multiplication means for multiplying the data and outputting the multiplication data obtained by this, and for the multiplication data outputted from the multiplication means, a bit shift corresponding to the numerical value indicated by the exponent part outputted from the conversion means is performed. Shift means for applying and outputting.
According to this configuration, a basic coefficient expressed as a fixed-point bit string is handled as a floating-point bit string including a mantissa part and an exponent part, and multiplication and bit shift are performed. Therefore, even if the basic coefficient sequentially specified by the specifying means is a numerical value that linearly changes, the signal level of the data obtained through the bit shift (shifted data output from the shift means) is exponentially functioned. Can be changed.
[0008]
In a desirable mode of the present invention, a control means for designating either the first mode or the second mode is provided. In this aspect, when the first mode is specified by the control means, the conversion means outputs the basic coefficient specified by the specifying means as the calculation coefficient as it is, while the control means When the second mode is designated, the calculation coefficient obtained by converting the mantissa part and the exponent part are output. Further, when the first mode is designated by the control means, the shift means outputs the multiplication data as it is, while when the second mode is designated by the control means, The multiplication data is subjected to the bit shift and output.
According to this aspect, the first mode in which the basic coefficient is handled as an original fixed-point type bit string and the second mode in which the basic coefficient is handled as a floating-point type bit string are appropriately switched. Therefore, the shift data obtained through the bit shift can be variously changed. In addition, the contents of the multiplication process by the multiplication means remain the same in both the first mode and the second mode. Therefore, it is not necessary to provide multiplication means having a different configuration for each mode.
[0009]
In another aspect, there is provided acquisition means for acquiring an initial value and a target value of the basic coefficient and the number of interpolations until the initial value changes to the target value, and the specifying means includes the interpolation from the initial value. The basic coefficient is sequentially updated so as to reach the target value after updating the number of times according to the number of times. If the acquisition unit is configured to acquire the initial value, the target value, and the number of interpolations according to an instruction from the user under this configuration, the basic coefficient can be updated according to the user's intention. In still another aspect, the acquisition unit acquires an interpolation time in addition to (or instead of the number of interpolations) in addition to the initial value, the target value, and the number of interpolations, while the specifying unit is configured such that the basic coefficient indicates the interpolation time. To update from the initial value to the target value.
[0010]
Also, in a preferred aspect of the present invention, the specifying means specifies a plurality of basic coefficients, the converting means outputs the calculation coefficient and the exponent part for each of the plurality of basic coefficients, and the multiplying means. For each of a plurality of sample data to be processed, performs multiplication using any of the coefficients for calculation obtained from the plurality of basic coefficients, and outputs the multiplication data obtained for each sample data, The shift means performs a bit shift according to the numerical value indicated by the exponent output from the conversion means for each of the plurality of multiplication data output from the multiplication means, and adds to the accumulation means for adding the plurality of shift data Then, the shift data obtained by the bit shift is output. According to this desirable aspect, the signal level of the shift data obtained for each of the plurality of basic coefficients can be changed exponentially.
More preferably, an acquisition means for acquiring an initial value and a target value of the plurality of basic coefficients and the number of interpolations until the initial value changes to the target value is provided, and the specifying means includes the plurality of basic coefficients. Each of the basic coefficients is sequentially updated so that each reaches the target value after updating the number of times corresponding to the number of interpolations from the initial value acquired by the acquisition means for the basic coefficient. According to this desirable aspect, since each of the plurality of base coefficients is independently updated, the shift data can be changed in various ways.
[0011]
The present invention can also be specified as a program for causing a computer to function as a data processing device. That is, the program uses a specifying process for specifying a base coefficient expressed as a fixed-point bit string and a part of the bit string of the base coefficient specified by the specifying process as a mantissa part, while the other part An exponent part, a conversion process for outputting the arithmetic coefficient obtained by converting the mantissa part and the exponent part, and the arithmetic coefficient output by the conversion process are multiplied by the sample data to be processed, A multiplication process for outputting the multiplication data obtained by the above, and a shift process for performing a bit shift on the multiplication data output by the multiplication process in accordance with a numerical value indicated by the exponent part output by the conversion process, Is a program for causing a computer to execute. This program can provide the same effect as that of the data processing apparatus according to the present invention. Note that the program according to the present invention may be provided to a computer by distribution via a network, or may be provided in a form stored in various recording media represented by an optical disc and installed in the computer. It may be a thing.
[0012]
The present invention can also be specified as a method for processing sample data. This method includes a specifying step for sequentially specifying basic coefficients represented as fixed-point bit strings, a part of the bit string of the basic coefficients specified in the specifying step as a mantissa part, and another part as an exponent part. The conversion step of outputting the arithmetic coefficient obtained by converting the mantissa part and the exponent part, the arithmetic coefficient obtained in the conversion step and the sample data to be processed are multiplied, and thereby obtained. A multiplication step for outputting the multiplied data, and a shift step for performing a bit shift on the multiplication data obtained by the multiplication step according to a numerical value indicated by the exponent part output from the conversion means and outputting the result. . This method can provide the same effect as that of the data processing apparatus according to the present invention.
[0013]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, preferred embodiments of the present invention will be described with reference to the drawings.
[0014]
<A: Configuration of Embodiment>
FIG. 1 is a block diagram showing a configuration of a mixer according to an embodiment of the present invention. When a signal representing a musical sound (hereinafter referred to as a “musical sound signal”) is input to the input terminal 81 from a host device such as an electronic musical instrument, the mixer 80 performs various musical effects (for example, acoustic effects) on the musical sound signal. ) And output from the output terminal 85. An amplifier 87 for amplifying the musical sound signal output from the mixer 80 is connected to the output terminal 85. The speaker 88 emits sound based on the musical tone signal output from the amplifier 87.
[0015]
As shown in FIG. 1, the mixer 80 includes an A / D (Analog to Digital) conversion unit 82, a data processing device 100, an accumulation unit 83, a D / A (Digital to Analog) conversion unit 84, and an operation unit 86. Among these, the A / D converter 82 samples the musical tone signal input from the input terminal 81, and sequentially outputs the sample data X which is the digital data obtained thereby. One sample data X in this embodiment is a total of 24 bits of data.
[0016]
The data processing apparatus 100 performs various arithmetic processes on the sample data X output from the A / D conversion unit 82. In the present embodiment, it is assumed that a fade-in or fade-out effect is given to the sample data X. On the other hand, the operation unit 86 includes a number of operators such as keys and knobs, and outputs a signal corresponding to an operation by the user to the data processing device 100. The user can arbitrarily change the contents of the arithmetic processing by the data processing apparatus 100 by appropriately operating the operation unit 86.
[0017]
The accumulating unit 83 performs an accumulating operation on the data output from the data processing apparatus 100 as necessary. The data output from the accumulating unit 83 is output from the output terminal 85 after being converted into a tone signal as an analog signal by the D / A converting unit 84.
[0018]
Next, FIG. 2 is a block diagram showing a configuration of the data processing apparatus 100. As shown in the figure, the data processing apparatus 100 includes a data register 1, a coefficient register 2, a selector 3, a multiplication unit 4, a shifter 5, a coefficient determination unit 6, and a control unit 7. Of these, the selector 3, the multiplier 4, the shifter 5, the coefficient determination unit 6, and the control unit 7 may be realized only by hardware such as a DSP (Digital Signal Processor), or a CPU (Central Processing Unit). This hardware may be realized in cooperation with a program executed by the CPU.
[0019]
The data register 1 is means for storing the sample data X supplied from the A / D conversion unit 82. On the other hand, the coefficient register 2 is means for storing the basic coefficient Cf. The basic coefficient Cf is a coefficient to be used as a basis for calculating the calculation coefficient Cx to be multiplied by the sample data X, and is a bit string of 24 bits in total like the sample data X. The base coefficient Cf is expressed as a fixed-point bit string.
[0020]
The coefficient determination unit 6 sequentially specifies new basic coefficients Cf under the control of the control unit 7 and outputs them to the coefficient register 2. More specifically, the coefficient determination unit 6 calculates the value of the basic coefficient Cf so as to change stepwise from the initial value Cstart to the target value Cend. Each time a new basic coefficient Cf is supplied from the coefficient determination unit 6, the coefficient register 2 updates the basic coefficient Cf held so far to a new basic coefficient Cf.
[0021]
The control unit 7 is means for controlling each unit of the data processing apparatus 100. For example, the control unit 7 outputs a signal (hereinafter referred to as “control signal”) CTR indicating an operation mode to the selector 3 and the shifter 5 in accordance with an operation given to the operation unit 86. Here, in the present embodiment, a first mode and a second mode are prepared as operation modes of the data processing apparatus 100. Of these, the first mode is a mode in which the calculation coefficient Cx to be multiplied by the sample data X is linearly changed, as in the conventional technique described above. On the other hand, the second mode is a mode in which the coefficient multiplied by the sample data X is changed exponentially. The user can arbitrarily select one of the first and second modes by operating the operation unit 86. The control unit 7 sets the control signal CTR to the L level when the first mode is selected, and sets the control signal CTR to the H level when the second mode is selected.
[0022]
The selector 3 selects either the basic coefficient Cf stored in the coefficient register 2 or a coefficient obtained by performing predetermined processing on the basic coefficient Cf in accordance with the operation mode instructed by the control signal CTR. It is a means to select. The coefficient selected by the selector 3 is output to the multiplication unit 4 as a calculation coefficient Cx. More specifically, when the first mode is selected, the selector 3 outputs the basic coefficient Cf stored in the coefficient register 2 as it is (that is, without performing any processing) as a calculation coefficient Cx. . On the other hand, when the second mode is selected, the selector 3 handles the basic coefficient Cf as a floating-point bit string and converts the basic coefficient Cf according to a predetermined conversion rule. Then, the selector 3 outputs the numerical value obtained by this conversion as a calculation coefficient Cx. More specifically, the selector 3 divides the basic coefficient Cf into a mantissa part Y and an exponent part E, and converts the mantissa part Y according to a predetermined conversion rule to the multiplier 4 as an operation coefficient Cx. On the other hand, the exponent part E is output to the shifter 5. The conversion rule for the mantissa part Y will be described in detail later.
[0023]
The multiplication unit 4 integrates the data supplied to the input terminal T1 and the input terminal T2, and outputs the obtained data as multiplication data Xt. Sample data X is sequentially supplied from the data register 1 to the input terminal T <b> 1 of the multiplier 4. On the other hand, the calculation coefficient Cx is sequentially supplied from the selector 3 to the input terminal T2. Therefore, the multiplication unit 4 outputs data obtained by multiplying the sample data X and the calculation coefficient Cx to the shifter 5 as multiplication data Xt.
[0024]
The shifter 5 performs bit shift on the multiplication data Xt according to the operation mode instructed by the control signal CTR, and outputs the obtained data as shift data Xs. More specifically, when the first mode is selected, the shifter 5 outputs the multiplication data Xt as it is without performing a bit shift. On the other hand, when the second mode is selected, the shifter 5 outputs, as the shift data Xs, data obtained by bit-shifting the multiplication data Xt by the number of bits corresponding to the exponent part E supplied from the selector 3. To do. The shift data Xs is supplied to the accumulating unit 83 and used for addition processing.
[0025]
<B: Operation of Embodiment>
Next, the operation of this embodiment will be described. In the following description, when a certain numerical value is surrounded by ““ ”and“ ””, this indicates that the numerical value is expressed as a binary number.
[0026]
First, a tone signal input from the host device to the input terminal 81 is converted into sample data X by the A / D converter 82 and then supplied to the data processing device 100. The sample data X is sequentially stored in the data register 1.
[0027]
On the other hand, the user inputs parameters and operation modes related to multiplication processing for the sample data X by appropriately operating the operation unit 86. Parameters relating to the multiplication processing are the initial value Cstart, the target value Cend, the number of interpolations M, and the interpolation time T of the basic coefficient Cf. Of these, the number M of interpolations is a numerical value indicating the number of times the basic coefficient Cf is interpolated between the initial value Cstart and the target value Cend. On the other hand, the interpolation time T indicates the time until the basic coefficient Cf changes from the initial value Cstart to the target value Cend. The control unit 7 acquires the initial value Cstart, the target value Cend, the number of interpolations M, and the interpolation time T in accordance with the operation given to the operation unit 86, and outputs these parameters to the coefficient determination unit 6. Further, the control unit 7 outputs the initial value Cstart to the coefficient register 2 and stores it.
[0028]
Further, the control unit 7 sequentially outputs the timing pulses TM to the coefficient determination unit 6 at time intervals corresponding to the number of interpolations M and the interpolation time T. The timing pulse TM is a pulse signal for instructing the timing at which the coefficient determining unit 6 should calculate a new basic coefficient Cf. Therefore, as the number of interpolations M designated by the user is larger or the interpolation time T designated by the user is shorter, the time interval at which each timing pulse TM is output (that is, the coefficient determination unit 6 sets the basic coefficient Cf). The calculated time interval is shorter. Further, the control unit 7 sets the control signal CTR supplied to the selector 3 and the shifter 5 to a level according to the selected operation mode.
[0029]
On the other hand, the coefficient determination unit 6 calculates the coefficient change amount Cadd based on the parameters supplied from the control unit 7. The coefficient change amount Cadd is a change amount of the basic coefficient Cf between each stage from the initial value Cstart to the target value Cend, and is calculated by the following equation.
Cadd = (Cstart-Cend) / M
[0030]
Further, every time the timing pulse TM is supplied from the control unit 7, the coefficient determination unit 6 calculates a new basic coefficient Cf as a fixed-point bit string and outputs the basic coefficient Cf to the coefficient register 2. Specifically, the coefficient determination unit 6 calculates the basic coefficient Cf so as to increase by the coefficient change amount Cadd every time the timing pulse TM is supplied. Accordingly, the numerical value of the basic coefficient Cf in the i-th stage (i is an integer satisfying 0 ≦ i ≦ M) among the total M stages from the initial value Cstart to the target value Cend is calculated by the following formula.
Cf (i) = Cstart + Cadd × i
However, the stage where the basic coefficient Cf matches the initial value Cstart is defined as the 0th stage, and the stage where the basic coefficient Cf matches the target value Cend is defined as the Mth stage.
[0031]
With the above operation, the basic coefficient Cf stored in the coefficient register 2 increases by the coefficient change amount Cadd every time the timing pulse TM is output from the control unit 7, and reaches the target value Cend in the Mth stage. The basic coefficient Cf stored in the coefficient register 2 is sequentially output to the selector 3. Here, the operations of the selector 3 and the shifter 5 differ depending on the operation mode selected by the user. Therefore, hereinafter, the subsequent operation will be described separately for the case where the first mode is selected and the case where the second mode is selected.
[0032]
(1) When the first mode is selected
When the first mode is selected, the selector 3 outputs the basic coefficient Cf output from the coefficient register 2 to the multiplier 4 as it is as a calculation coefficient Cx. In this case, the supply of the exponent part E from the selector 3 to the shifter 5 is not executed.
[0033]
On the other hand, the multiplication unit 4 multiplies the sample data X supplied from the data register 1 by the calculation coefficient Cx supplied from the selector 3, and outputs the multiplication data Xt obtained thereby. On the other hand, the shifter 5 outputs the multiplication data Xt supplied from the multiplication unit 4 as it is as the shift data Xs. The shift data Xs is subjected to accumulation operation by the accumulation unit 83, converted to a musical sound signal as an analog signal by the D / A conversion unit 84, and output from the output terminal 85.
[0034]
Here, the graph A in FIG. 5 shows the relationship between the input value (the numerical value of the basic coefficient Cf) and the output value (the numerical value of the calculation coefficient Cx) of the selector 3 in the first mode. In the figure, the horizontal axis represents the input value to the selector 3, and the vertical axis represents the output value from the selector 3. As shown in the figure, when the first mode is selected, the input value and the output value for the selector 3 are equal. On the other hand, since the basic coefficient Cf changes linearly as described above, the signal level of the tone signal output from the mixer 80 changes linearly in the first mode, as in the prior art. Become.
[0035]
(2) When the second mode is selected
On the other hand, when the second mode is selected, the selector 3 handles the basic coefficient Cf output from the coefficient register 2 as a floating-point bit string, converts the basic coefficient Cf according to a predetermined conversion rule, and The numerical value obtained by this conversion is output as a calculation coefficient Cx. The details of this conversion are as follows.
[0036]
Now, as shown in FIG. 3, it is assumed that the basic coefficient Cf is a bit string composed of a total of 24 bits from bit “b23” to bit “b0”. In the following, each bit constituting the bit string is expressed by counting from the most significant bit. For example, the third bit (bit “b21” shown in FIG. 3) counted from the most significant bit is simply expressed as “third bit”.
[0037]
The selector 3 handles the most significant bit “b23” of the basic coefficient Cf as the sign bit S. For example, if the most significant bit “b23” is “0”, the basic coefficient Cf is a positive number, and if the bit is “1”, the basic coefficient Cf is a negative number.
[0038]
When the second mode is selected, the selector 3 treats a part of the bit string of the base coefficient Cf as the mantissa part Y and the other part as the exponent part E. More specifically, the selector 3 specifies a bit string consisting of a total of 4 bits from the second bit “b22” to the fifth bit “b19” in the basic coefficient Cf as the exponent part E. The selector 3 includes a sign bit S (most significant bit “b23”) of the basic coefficient Cf, a total of 19 bits from the sixth bit “b18” to the 24th bit “b0”, 4 A bit string in which “0” data for bits are arranged in this order as viewed from the most significant is specified as a mantissa part Y.
[0039]
Then, the selector 3 converts the mantissa part Y according to a predetermined conversion rule to generate a calculation coefficient Cx. More specifically, the content of the calculation coefficient Cx obtained by this conversion differs depending on whether or not the exponent part E is equal to “0” as a decimal number. More specifically, as shown in FIG. 3, when the exponent E is not “0”, the selector 3 selects the sign bit S “b23” of the base coefficient Cf and the bit “! B23 obtained by inverting the sign bit S”. ”, 19 bits from bit“ b18 ”to bit“ b0 ”, and“ 0 ”data for 3 bits are arranged in this order when viewed from the most significant bit, as a calculation coefficient Cx To do. That is, if expressed in decimal notation, the mantissa part Y is converted to (0.5 + 0.5Y) or (−0.5 + 0.5Y). On the other hand, when the exponent E is “0”, the selector 3 selects the sign bit S “b23” of the basic coefficient Cf, the bit “b23” equal to the sign bit S, and the bits “b18” to “b0”. A bit string of a total of 24 bits in which 19 bits up to 3 and “0” data for 3 bits are arranged in this order as viewed from the most significant is generated as a calculation coefficient Cx. In other words, the mantissa part Y is converted to (0.5Y) when expressed in decimal notation. The selector 3 outputs the calculation coefficient Cx obtained through the above procedure to the multiplication unit 4 and outputs the exponent part E to the shifter 5.
[0040]
On the other hand, the multiplication unit 4 multiplies the sample data X supplied from the data register 1 by the calculation coefficient Cx supplied from the selector 3, and outputs the multiplication data Xt obtained thereby to the shifter 5. The contents of the calculation by the multiplication unit 4 are the same as when the first mode is selected.
[0041]
Next, the shifter 5 bit-shifts the multiplication data Xt supplied from the multiplication unit 4 by the number of bits corresponding to the numerical value indicated by the exponent E supplied from the selector 3, and shifts the bit string obtained thereby to the shift data. Output as Xs. As described above, since the exponent part E is 4 bits, it can take a numerical value from “0” to “15” as a decimal number. Accordingly, the shifter 5 shifts the multiplication data Xt by any number of bits from “0” bits to “15” bits. The shift data Xs output from the shifter 5 is subjected to an accumulating operation by the accumulating unit 83, converted to a musical sound signal as an analog signal, and output from the output terminal 85.
[0042]
Here, the contents of the operations executed by the selector 3, the multiplication unit 4, and the shifter 5 when the second mode is selected can be summarized according to the sign bit S and the decimal number representation of the exponent part E as follows: It becomes as follows. Note that “^” in each of the following expressions is an operator representing a power.
(A) When the sign bit S “b23” is “0” (that is, when the basic coefficient Cf is positive)

In the above formula, “0.9999... To 0.5” is a numerical value of “0.5” or more and less than “1”. Similarly, “0.49999... To 0” is a numerical value of “0” or more and less than “0.5”.
(B) When the sign bit S “b23” is “1” (that is, when the basic coefficient Cf is negative)

In the above formula, “0.500... 1 to 1.0” is a numerical value greater than “0.5” and equal to or less than “1.0”. Similarly, “0.00... 1 to 0.5” is a numerical value greater than “0” and equal to or less than “0.5”.
The contents of the shift data Xs obtained by the calculation shown above change as shown in FIG.
[0043]
A graph B shown in FIG. 5 shows the relationship between the input value and the output value of the selector 3 in the second mode. That is, the horizontal axis indicates the numerical value of the basic coefficient Cf input to the selector 3, and the vertical axis indicates the arithmetic coefficient Cx output from the selector 3 and the exponent part E together as a floating-point numerical value. The numerical value at that time is shown. In other words, the vertical axis in FIG. 5 indicates the coefficient that is to be multiplied by the sample data X as a result of the above-described operations (a) and (b). As shown in this graph B, the output value of the selector 3 in the second mode changes exponentially according to the increase or decrease of the input value. Therefore, according to the shift data Xs output from the shifter 5, the change in the sound pressure level of the musical sound is more sensitive to human hearing than when the basic coefficient Cf is handled as a fixed-point bit string as in the first mode. It can be natural.
[0044]
Also, the magnitude relationship of the output value (the numerical value of the floating-point type bit string) with respect to the input value to the selector 3 in the second mode is the output value (fixed-point type bit string) with respect to the input value to the selector 3 in the first mode. This is consistent with the magnitude relationship of In other words, both the numerical value of the floating-point bit string in the second mode and the numerical value of the fixed-point bit string in the first mode increase as the input value to the selector 3 increases (selector 3 Decreases as the input value decreases). Accordingly, although the fixed-point type basic coefficient Cf is handled as a floating-point type coefficient in the selector 3, no unnatural musical sound is generated. Thus, according to the present embodiment, various changes in the coefficient can be realized without separately providing an arithmetic circuit for changing the calculation coefficient Cx exponentially.
[0045]
Moreover, according to the present embodiment, these effects can be obtained by a configuration in which bit strings are simply rearranged. Therefore, for example, compared with a case where an arithmetic circuit for changing the basic coefficient Cf exponentially is provided separately, it is possible to simplify the configuration and suppress the enlargement of the circuit scale.
[0046]
<C: Modification>
The above embodiment is merely an example of the present invention, and various modifications can be made to this embodiment within the scope of the gist of the present invention. Specifically, the following modifications can be considered.
[0047]
<C-1: Modification 1>
A storage means for storing a plurality of basic coefficients Cf may be employed as the coefficient register 2, and each of them may be updated independently.
FIG. 6 is a block diagram showing a configuration of a data processing apparatus according to this modification. As shown in the figure, the coefficient register 2 of the data processing device 200 stores n basic coefficients Cf1 to Cfn generated by the coefficient determination unit 6. A signal (hereinafter referred to as “selection signal”) SEL for designating a storage area in which any one of the basic coefficients Cf1 to Cfn is stored is supplied from the control unit 7 to the coefficient register 2. When a new basic coefficient Cfi (i is a positive number satisfying 1 ≦ i ≦ n) is supplied from the coefficient determination unit 6, the coefficient register 2 sets the basic coefficient Cf of the storage area specified by the selection signal SEL to a new one. Update to the base coefficient Cfi. On the other hand, the control unit 7 specifies the initial value Cstart, the target value Cend, and the number of interpolations M for each of the n basic coefficients Cf1 to Cfn based on the operation of the operation unit 86 by the user, and the coefficient determination unit 6 To instruct. The coefficient determination unit 6 newly sets each of the n basic coefficients Cf1 to Cfn from the initial value Cstart specified for the basic coefficient Cfi to the target value Cend through updating the number of times corresponding to the number of interpolations M. A basic coefficient Cfi is specified and output to the coefficient register 2. With this configuration, each of the n basic coefficients Cf1 to Cfn stored in the coefficient register 2 is updated stepwise independently from the initial value Cstart to the target value Cend.
[0048]
On the other hand, the data register 1 stores n pieces of sample data Xm to Xm−n + 1 obtained by past sampling by the A / D conversion unit 82. Each time new sample data X is supplied from the A / D converter 82, the data register 1 discards the oldest sample data X at that time and stores the new sample data X.
[0049]
With the above configuration, each of the n basic coefficients Cf1 to Cfn stored in the coefficient register 2 is read out in synchronization with the sampling of the musical sound signal by the A / D converter 82 and output to the selector 3. The On the other hand, the selector 3, the multiplication unit 4, and the shifter 5 execute the process shown in the above embodiment for each of the n basic coefficients Cf1 to Cfn according to the operation mode. The details are as follows.
[0050]
First, when the first mode is selected, the selector 3 outputs the n basic coefficients Cf1 to Cfn to the multiplication unit 4 as they are. On the other hand, when the second mode is selected, the selector 3 generates and outputs the calculation coefficient Cx and the exponent part E for each of the n basic coefficients Cf1 to Cfn. The multiplication unit 4 multiplies each of the n sample data X stored in the data register 1 and each of the n arithmetic coefficients Cx supplied from the selector 3 regardless of the operation mode. The n pieces of multiplication data Xt thus obtained are output. When the first mode is selected, the shifter 5 outputs the multiplication data Xt as it is. On the other hand, when the second mode is selected, the shifter 5 selects the selector 3 for each of the n multiplication data Xt. The bit shift is performed according to the exponent part E output from, and output. The n pieces of shift data Xs output from the shifter 5 are added by the accumulating unit 83.
[0051]
According to this configuration, by changing each of the n basic coefficients Cf1 to Cfn stepwise from the initial value Cstart to the target value Cend, an exponential change in acoustic effects such as echo and reverb can be realized. it can.
[0052]
<C-2: Modification 2>
Which bit string of the base coefficient Cf is handled as the mantissa part Y and the exponent part E can be arbitrarily changed. The point is that two types of bit strings are extracted from the basic coefficient Cf so as not to overlap, and one of them is used as the mantissa part Y and the other is used as the exponent part E. Further, it is not always necessary that all the bits of the basic coefficient Cf be used for the operation on the sample data X, and only a part of the bits may be used. For example, a configuration may be adopted in which several bits are counted from the least significant bit, and the mantissa part Y and the exponent part E are specified from the remaining bit string. Furthermore, it is good also as a structure which a user can select arbitrarily the bit sequence used as the mantissa part Y and the bit sequence used as the exponent part E among the base coefficients Cf.
[0053]
<C-3: Modification 3>
In the above embodiment, the configuration in which the operation mode is selected by the user operating the operation unit 86 is illustrated, but the configuration in which the operation mode is selected is not limited thereto. For example, a configuration in which the operation mode is instructed to the mixer 80 from the host device may be adopted. In the above embodiment, the configuration in which the initial value Cstart, the target value Cend, the number of interpolations M, and the interpolation time T of the basic coefficient Cf are input by the user is exemplified. However, these parameters are input from the host device. A configuration may be used, or a configuration stored in advance in the data processing device may be used.
[0054]
<C-4: Modification 4>
In the above embodiment, the configuration in which the multiplication data Xt output from the multiplication unit 4 is bit-shifted by the number of bits indicated by the exponent E, but the number of bits corresponding to the complement of the exponent E (for example, one's complement) is illustrated. Only a bit shift may be adopted. In the above embodiment, the basic coefficient and the calculation coefficient Cx are a bit string of 24 bits in total. However, the number of bits of the bit string representing these coefficients can be arbitrarily changed.
[0055]
【The invention's effect】
As described above, according to the present invention, various changes in the coefficient can be realized without requiring a special circuit for determining the coefficient used for the calculation.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a mixer according to an embodiment of the present invention.
FIG. 2 is a block diagram showing a configuration of a data processing device provided in the mixer.
FIG. 3 is a diagram for explaining an operation of a selector included in the data processing apparatus.
FIG. 4 is a diagram showing calculation contents in a second mode.
FIG. 5 is a graph showing the input / output relationship of the selector in each operation mode;
FIG. 6 is a block diagram illustrating a configuration of a data processing device according to a modification.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 100,200 ... Data processing device, 1 ... Data register, 2 ... Coefficient register, 3 ... Selector (conversion means), 4 ... Multiplication part (multiplication means), 5 ... Shifter (shift means), 6 ...... Coefficient determination unit (identification unit), 7 ... Control unit (control unit, acquisition unit), 83 ... Accumulation unit (accumulation unit), Cf, Cf1 to Cfn ... Basic coefficient, Cx ... Coefficient for calculation, X: Sample data, Xt: Multiplication data, Xs: Shift data, Cstart: Initial value, Cend: Target value, M: Number of interpolations, Y: Mantissa part, E: Exponent part.

Claims

A specifying means for sequentially specifying basic coefficients represented as fixed-point bit strings,
While a part of the bit string of the basic coefficient specified by the specifying unit is a mantissa part, another part is an exponent part, and the arithmetic coefficient obtained by converting the mantissa part and the exponent part are output. Conversion means;
Multiplication means for multiplying the calculation coefficient output from the conversion means by the sample data to be processed, and outputting the multiplication data obtained thereby,
A data processing apparatus comprising: shift means for performing a bit shift on the multiplication data output from the multiplication means according to a numerical value indicated by the exponent part output from the conversion means and outputting the result.

Comprising control means for designating either the first mode or the second mode;
When the first mode is specified by the control means, the conversion means outputs the basic coefficient specified by the specifying means as the calculation coefficient as it is, while the control means outputs the second coefficient as it is. When the mode is specified, the arithmetic coefficient obtained by converting the mantissa part and the exponent part are output,
The shift means outputs the multiplication data as it is when the first mode is designated by the control means, whereas the multiplication means outputs the multiplication data when the second mode is designated by the control means. The data processing apparatus according to claim 1, wherein the data is output after being subjected to the bit shift.

An acquisition means for acquiring an initial value and a target value of the basic coefficient and the number of interpolations until the initial value changes to the target value;
3. The data processing according to claim 1, wherein the specifying unit sequentially updates the basic coefficient so that the basic coefficient reaches the target value after being updated from the initial value according to the number of interpolations. apparatus.

The specifying means specifies a plurality of basic coefficients,
The conversion means outputs the calculation coefficient and the exponent part for each of the plurality of basic coefficients,
The multiplication means performs multiplication using any of the operation coefficients obtained from the plurality of basic coefficients for each of the plurality of sample data to be processed, and outputs the multiplication data obtained for each sample data And
The shift means performs a bit shift on each of the plurality of multiplication data output from the multiplication means according to a numerical value indicated by the exponent output from the conversion means, and adds to the accumulation means for adding the plurality of shift data. The data processing apparatus according to claim 1, wherein shift data obtained by the bit shift is output.

An acquisition means for acquiring an initial value and a target value of the plurality of basic coefficients and the number of interpolations until the initial value changes to the target value;
The specifying means sequentially sets the basic coefficients so that each of the plurality of basic coefficients reaches a target value after updating the number of times corresponding to the number of interpolations from the initial value acquired by the acquiring means for the basic coefficients. The data processing apparatus according to claim 4 to be updated.

On the computer,
A specific process for identifying a basic coefficient expressed as a fixed-point bit string,
While a part of the bit string of the basic coefficient specified by the specifying process is a mantissa part, the other part is an exponent part, and an arithmetic coefficient obtained by converting the mantissa part and the exponent part are output. Conversion process,
Multiplication processing for multiplying the calculation coefficient output by the conversion processing by the sample data to be processed, and outputting the multiplication data obtained thereby,
The program for performing the shift process which performs the bit shift according to the numerical value which the exponent part output by the said conversion process shows with respect to the multiplication data output by the said multiplication process, and outputs it.