JP2004535066A - Nanoscale wires and related devices - Google Patents

Nanoscale wires and related devices Download PDF

Info

Publication number
JP2004535066A
JP2004535066A JP2003511316A JP2003511316A JP2004535066A JP 2004535066 A JP2004535066 A JP 2004535066A JP 2003511316 A JP2003511316 A JP 2003511316A JP 2003511316 A JP2003511316 A JP 2003511316A JP 2004535066 A JP2004535066 A JP 2004535066A
Authority
JP
Japan
Prior art keywords
semiconductor
article
doped
wire
less
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2003511316A
Other languages
Japanese (ja)
Other versions
JP2004535066A5 (en
Inventor
リーバー，チャールズ・エム
デュアン，シャンフェン
クイ，イ
フアン，ユ
グディクセン，マーク・エス
ラウホン，リンカーン・ジェイ
ウォン，ジャンファン
パーク，ホンクン
ウェイ，チンチャオ
リャン，ウェンジー
スミス，デーヴィッド・シー
ウォン，デリ
チョン，チャオフイ
Original Assignee
プレジデント・アンド・フェロウズ・オブ・ハーバード・カレッジ
ユニバーシティ・オブ・サザンプトン
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US09/935,776 external-priority patent/US20020130311A1/en
Priority claimed from US10/020,004 external-priority patent/US7129554B2/en
Application filed by プレジデント・アンド・フェロウズ・オブ・ハーバード・カレッジ, ユニバーシティ・オブ・サザンプトン filed Critical プレジデント・アンド・フェロウズ・オブ・ハーバード・カレッジ
Publication of JP2004535066A publication Critical patent/JP2004535066A/en
Publication of JP2004535066A5 publication Critical patent/JP2004535066A5/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B11/00—Single-crystal growth by normal freezing or freezing under temperature gradient, e.g. Bridgman-Stockbarger method
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/005—Growth of whiskers or needles
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/60—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape characterised by shape
    • C30B29/605—Products containing multiple oriented crystallites, e.g. columnar crystallites
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N27/00—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means
    • G01N27/26—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means by investigating electrochemical variables; by using electrolysis or electrophoresis
    • G01N27/403—Cells and electrode assemblies
    • G01N27/414—Ion-sensitive or chemical field-effect transistors, i.e. ISFETS or CHEMFETS
    • G01N27/4146—Ion-sensitive or chemical field-effect transistors, i.e. ISFETS or CHEMFETS involving nanosized elements, e.g. nanotubes, nanowires
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N33/00—Investigating or analysing materials by specific methods not covered by groups G01N1/00 - G01N31/00
    • G01N33/48—Biological material, e.g. blood, urine; Haemocytometers
    • G01N33/50—Chemical analysis of biological material, e.g. blood, urine; Testing involving biospecific ligand binding methods; Immunological testing
    • G01N33/53—Immunoassay; Biospecific binding assay; Materials therefor
    • G01N33/543—Immunoassay; Biospecific binding assay; Materials therefor with an insoluble carrier for immobilising immunochemicals
    • G01N33/54366—Apparatus specially adapted for solid-phase testing
    • G01N33/54373—Apparatus specially adapted for solid-phase testing involving physiochemical end-point determination, e.g. wave-guides, FETS, gratings
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G11C13/0014—RRAM elements whose operation depends upon chemical change comprising cells based on organic memory material
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G11C13/0014—RRAM elements whose operation depends upon chemical change comprising cells based on organic memory material
    • G11C13/0019—RRAM elements whose operation depends upon chemical change comprising cells based on organic memory material comprising bio-molecules
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/02—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change
    • G11C13/025—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change using fullerenes, e.g. C60, or nanotubes, e.g. carbon or silicon nanotubes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53276—Conductive materials containing carbon, e.g. fullerenes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/068—Nanowires or nanotubes comprising a junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1606—Graphene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/207—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/20—Carbon compounds, e.g. carbon nanotubes or fullerenes
    • H10K85/221—Carbon nanotubes
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y15/00—Nanotechnology for interacting, sensing or actuating, e.g. quantum dots as markers in protein assays or molecular motors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/04—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using optical elements ; using other beam accessed elements, e.g. electron or ion beam
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/77—Array wherein the memory element being directly connected to the bit lines and word lines without any access device being used
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/81—Array wherein the array conductors, e.g. word lines, bit lines, are made of nanowires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/04—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction
    • H01L33/06—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction within the light emitting region, e.g. quantum confinement structure or tunnel barrier
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/549—Organic PV cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Nanotechnology (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Health & Medical Sciences (AREA)
  • Materials Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Immunology (AREA)
  • Molecular Biology (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Urology & Nephrology (AREA)
  • Hematology (AREA)
  • General Health & Medical Sciences (AREA)
  • Biochemistry (AREA)
  • Analytical Chemistry (AREA)
  • Biomedical Technology (AREA)
  • Pathology (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Cell Biology (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Electrochemistry (AREA)
  • Food Science & Technology (AREA)
  • General Chemical & Material Sciences (AREA)
  • Biotechnology (AREA)
  • Medicinal Chemistry (AREA)
  • Microbiology (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Led Devices (AREA)
  • Semiconductor Memories (AREA)
  • Bipolar Transistors (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

要約書なし。No abstract.

Description

【技術分野】
【０００１】
優先権出願
本出願は、USC119(e)に基づき、Lieberらの“Nanowire Electronic Devices Including Memory and Switching Devices”という名称の2001年5月18日に出願された米国仮出願番号60/292,045、Lieberらの“Nanowire DevicesIncluding Emissive Elements and Sensors”という名称の2001年5月18日に出願された米国仮出願番号60/291,896、及び、Lieberらの“Nanowire Devices Including Emissive Elements and Sensors”という名称の2002年2月6日に出願された米国仮出願番号60/354,642の優先権を主張し、全ての目的のため、これらの各々は、その全体を、本明細書に引用して援用する。
【０００２】
発明の分野
本発明は、ナノテクノロジー、特にナノエレクトロニクス、則ちナノスケールの半導体及び他の物品、並びに関連する方法及びデバイスに関する。このナノスケールを超えるサイズの物品及びデバイスも含まれる。
【背景技術】
【０００３】
ナノテクノロジー、特にたとえば半導体量子ドット及びナノワイヤなどのサブ−ミクロ電子工学テクノロジーにおける関心は、ナノスケールでの化学と物理との挑戦、並びに電子工学及び関連デバイスにおいてこれらの構造体が利用できるのではないかという期待が動機となっていた。ナノスコピック物品は電荷キャリヤ及び励起子(たとえば、電子、電子対など)の輸送によく適しているので、ナノスケールでのエレクトロニクス用途におけるビルディングブロックとして有用である一方で、標準的な小スケールのリソグラフィー技術を除いて、ナノエレクトロニクスはまだ十分に開発されていない分野である。従って、当業界では、ナノエレクトロニクスを含む新規で改良された物品及び方法に関する需要がある。
【発明の開示】
【０００４】
発明の概要
本発明は、物品及びデバイス、それらの製造及び使用法、並びに関連する系に関する。本発明の大部分の側面及び態様は、ナノメートルスケールの物品及びデバイスを含むが、それより大きな物品及びデバイスも同様に含む。
【０００５】
一つの態様において、本発明は、物品及びデバイスの成長、アセンブリー、または製造法を含む。一つの態様において、本発明の方法は、半導体が成長する間に半導体をドープすることを含む。もう一つの態様では、本発明の方法は、発光できる複数の領域をもつナノスケール半導体を成長させる段階を包含する。
【０００６】
もう一つの態様において、細長い構造体、または表面上に(細長い構造体であってもよい）半導体である一つ以上の物品をアセンブリーすることを含む一連の方法であって、前記物品の少なくとも一つは以下の、その縦軸に沿った任意の点で、500ナノメートル未満の最大断面寸法をもつ単結晶の細長いバルクドープ半導体；及び、500ナノメートル未満の最小幅をもつ少なくとも一つの部分をもつ自立型バルクドープ半導体；の少なくとも一つである、かかる方法を提供する。一つの方法は、一つ以上の物品を表面に接触させることを含む。もう一つの方法は、前記表面の特定の位置に物品の一つ以上を引きつける一つ以上の官能基(functionality)で前記表面をコンディショニングし、次いで前記一つ以上の官能基を使用して、前記一つ以上の物品を前記特定の位置に引きつけることによって一つ以上の物品を整列させることを含む。もう一つの方法は、前記表面に複数の物品を堆積させ、次いでその表面を電気的に帯電させて前記物品の二つ以上の間に静電気力を生じさせることを含む。もう一つの方法は、液相の表面に前記物品の一つ以上を分散させてラングミュアー−ブロジェット膜形成し、そのラングミュア−ブロジェット膜を圧縮し、次いでこの圧縮したラングミュアー−ブロジェット膜を表面に移すことを含む。もう一つの方法は、軟質マトリックスに前記物品の一つ以上を分散し、この軟質マトリックスを、少なくとも一つの物品がその方向に整列するように物品に剪断力を生じさせる方向に引き延ばし、前記軟質マトリックスを取り除き、次いで表面上に少なくとも一つの整列させた細長い構造体を移すことを含む。
【０００７】
もう一組の態様では、本発明は、物品及び／またはデバイスを成長、アセンブリー、または製造するための系を含む。ドープ半導体を成長させる本発明の一つの系は、半導体の分子とドーパントの分子とを準備するための手段と、ドープ半導体を製造するための半導体の成長の間に、前記ドーパントの分子で半導体の分子にドープするための手段とを包含する。
【０００８】
一つ以上の細長い構造体を表面にアセンブリーするもう一組の系を提供する。一つの態様において、この系は、一つ以上の細長い構造体を含む流体を前記表面上に流すための手段と、前記表面に一つ以上の細長い構造体を整列させて、細長い構造体のアレイを形成するための手段とを含む。幾つかの態様において、前記細長い構造体の一つ以上は、以下の：その縦軸に沿った任意の点で、500ナノメートル未満の最大断面寸法をもつ単結晶の細長いバルクドープ半導体；及び、500ナノメートル未満の最小幅をもつ少なくとも一つの部分をもつ自立型バルクドープ半導体；の少なくとも一つである。これらの態様の一つにおいて、この系は、前記表面の特定の位置に前記一つ以上の細長い構造体を引きつける一つ以上の官能基をもつ表面をコンディショニングするための手段と、前記一つ以上の官能基を使用して前記一つ以上の細長い構造体を特定の位置に引きつけることによって前記一つ以上の細長い構造体を整列させるための手段とを包含する。これらの態様のもう一つにおいては、この系は、表面に複数の細長い構造体を堆積させる手段と、その表面を電気的に帯電させて前記細長い構造体の二つ以上の間に静電気力を生じさせる手段とを含む。これらの態様のもう一つにおいては、この系は、液相の表面に前記一つ以上の細長い構造体を分散させてラングミュアー−ブロジェット膜を形成するための手段と、前記ラングミュアー−ブロジェット膜を圧縮するための手段と、表面に圧縮したラングミュアー−ブロジェット膜を移すための手段とを含む。これらの態様のもう一つにおいては、この系は、軟質マトリックスに前記一つ以上の細長い構造体を分散するための手段と、前記軟質マトリックスをある方向に引き延ばして、その方向に少なくとも一つの前記細長い構造体を整列させる剪断力を一つ以上の前記細長い構造体上に生じさせるための手段と、前記軟質マトリックスを取り除くための手段と、少なくとも一つの整列した細長い構造体を表面に移すための手段とを包含する。
【０００９】
もう一つの側面において、本発明は一連のデバイスを含む。一つの態様において、デバイスは、縦軸と、前記縦軸に沿って組成が異なる少なくとも二つの領域と、この領域の間の境界とをもつ半導体を包含する。この半導体は、境界で約100nm以下の最大寸法をもつ。
【００１０】
もう一つの態様において、本発明のデバイスは、第一の領域と、前記第一の領域と異なる組成をもつ第二の領域とを含む、自立型ワイヤを包含する。前記第一の領域は、約100nm未満の最小寸法をもち、前記第二の領域は約100nm未満の最小寸法をもつ。
【００１１】
もう一つの態様において、本発明のデバイスは、ある組成をもつ第一の領域と、前記第一の領域の組成と異なる組成をもつ第二の領域とをもつ自立型バルクドープナノスコピック材料を含む。前記第一の領域と第二の領域の少なくとも一つは、少なくとも約100：１のアスペクト比をもつ。
【００１２】
もう一つの態様において、本発明のデバイスは、ある組成をもつ第一の領域と、前記第一の領域の組成とは異なる組成をもつ第二の領域とを含む、自立型バルクドープ半導体を包含する。前記第一の領域と第二の領域の少なくとも一つは、約100nm未満の最大寸法をもつ。
【００１３】
一組の態様において、本発明は、自立型ワイヤをそれぞれ含む一連のデバイスを提供する。それぞれの態様において、この自立型ワイヤはナノスコピックワイヤであってもよいし、そうでなくてもよい。一態様において、この自立型ワイヤは、あるドーパントをもつ第一の領域と、前記第一の領域のドーパントとは異なるドーパントをもつ第二の領域とを包含する。この第一の領域と第二の領域は重複して、前記第一の領域と前記第二の領域のドーパントの混合物である組成をもつ重複領域を形成する。この重複領域の組成は、前記第一の領域のドーパント約10容積%〜約90容積%と、相補的な量の前記第二の領域のドーパントとを含む。この重複領域は、約100nm未満の最大寸法をもつ。もう一つの態様では、この自立型ワイヤはナノスコピックであり、第一の濃度でドーパントを含む第一の領域と、第二の濃度でドーパントを含む第二の領域とを包含する。この第二の濃度は前記第一の濃度とは異なる。もう一つの態様では、この自立型ワイヤはナノスコピックであり、第一の半導体と第二の半導体とを包含する。前記第一の半導体と第二の半導体の少なくとも一つは、ドープ半導体である。前記第一の半導体の組成と前記第二の半導体の組成は異なる。もう一つの態様において、自立型ワイヤはナノスコピックであり、第一の濃度の半導体物質をもつ第一の領域と、第二の濃度の半導体物質をもつ第二の領域とを含む。前記第一の濃度と前記第二の濃度とは異なる。もう一つの態様では、この自立型ナノスコピックワイヤは、第一の抵抗率をもつ第一の領域と、前記第一の抵抗率と異なる第二の抵抗率をもつ第二の領域とを含む。もう一つの態様において、自立型ナノスコピックワイヤは、第一のバンドギャップをもつ第一の領域と、前記第一のバンドギャップと異なる第二のバンドギャップをもつ第二の領域とを含む。
【００１４】
もう一つの態様において、本デバイスは自立型フォトルミネセンスのナノスコピックワイヤを包含する。もう一つの態様において、本デバイスは、偏光を生じ得る自立型ナノスコピックワイヤを包含する。もう一つの態様において、本デバイスは、複数の発光領域を含む自立型ナノスコピックワイヤを包含する。もう一つの態様において、本デバイスは、少なくとも約0.60の偏光比をもつ光を発生し得るナノスコピックワイヤを包含する。
【００１５】
もう一つの態様において、本デバイスは少なくとも約3000A/Wの応答性をもつ光ディテクタ(photodetector)を包含する。もう一つの態様において、本デバイスは約100fs未満の検出速度をもつ光センサを包含する。
【００１６】
もう一つの態様において、本デバイスは、第一の領域と、前記第一の領域と異なる組成をもつ第二の領域とをもつナノスコピックワイヤを包含する。この第一の領域と第二の領域とは重複して、前記第一の領域と第二の領域の組成物の混合物である組成をもつ重複領域を形成する。この重複領域の組成は、前記第一の領域の組成物約10容積%〜約90容積%と、相補的な量の前記第二の領域の組成物とを含む。この重複領域は発光することができる。
【００１７】
もう一つの態様において、本デバイスは、あるドーパントをもつ第一の領域と、前記第一の領域のドーパントと異なるドーパントをもつ第二の領域とを含むナノスケールワイヤを含む発光ダイオードを包含する。この第一の領域と第二の領域とは重複して、前記第一の領域と第二の領域とのドーパントの混合物である組成をもつ重複領域を形成する。この重複領域の組成物は、前記第一の領域のドーパント約10容積%〜約90容積%と、相補的な量の前記第二の領域のドーパントとを含む。この発光ダイオードは、この重複領域の寸法によって決定された発光波長をもつ。
【００１８】
もう一つの態様において、本デバイスは、あるドーパントをもつ第一の領域と、前記第一の領域のドーパントと異なるドーパントをもつ第二の領域とを含むナノスケールワイヤを包含する。この第一の領域と第二の領域とは重複して、前記第一の領域と第二の領域のドーパントの混合物である組成をもつ重複領域を形成する。この重複領域の組成物は、前記第一の領域のドーパント約10容積%〜約90容積%と、相補的な量の前記第二の領域のドーパントとを含む。
【００１９】
もう一つの態様において、本デバイスは半導体を含むワイヤを包含し、このワイヤはバルク状態で半導体よりも高い周波数で発光し得る。もう一つの態様において、本デバイスは、均一なフォトルミネセンスを有するナノスコピックワイヤを包含する。
【００２０】
もう一つの態様において、本デバイスは、前記半導体に場(field)を確立し得る誘導材料に近接して配置された半導体を包含する。この誘導材料は、半導体の特性に特異的に影響し得る少なくとも二種類の異なる電子的または機械的状態をもつ。もう一つの態様において、本デバイスは、前記半導体に場を確立し得る誘導材料に近接して配置された半導体を包含する。この誘導材料は、前記半導体の特性に特異的に影響し得る少なくとも二種類の異なる状態をもつ。
【００２１】
もう一つの態様において、本デバイスは、ドープチャネルと、少なくとも二種類の電子的または機械的状態をもち、キャリヤフローに影響を与えるためにドープチャネル内に場を誘導するためにドープチャネルに近接して配置されている誘導材料とを包含する。もう一つの態様において、本デバイスは、ドープ半導体と、少なくとも二つの異なる状態をもつ誘導材料とを包含し、前記誘導材料はドープ半導体に近接して配置されている。
【００２２】
もう一つの態様において、本デバイスは、バルクドープ半導体物質で形成した物品を包含する。本物品は、バルクドープ半導体物質に固有の発光波長よりも低波長で発光することができる。
【００２３】
もう一つの態様において、本デバイスは、314μm3未満の容積をもつメモリ能動素子を含むメモリ素子を含む。この能動素子は、前記第一の読み出し可能な状態と、前記第一の読み出し可能な状態とは電子的に識別可能な第二の読み出し可能な状態との間で電子的に切り替え可能である。
【００２４】
もう一つの態様において、本デバイスは、約100nm未満の最小寸法をもつトランジスタを包含する。
もう一つの態様において、本デバイスは、少なくとも一つのドープ半導体を包含し、ここで少なくとも一つのドープ半導体は、以下の：その縦軸に沿った任意の点で、500ナノメートル未満の最大断面寸法をもつ単結晶の細長いバルクドープ半導体；及び、500ナノメートル未満の最小幅をもつ少なくとも一つの部分をもつ自立型バルクドープ半導体；の少なくとも一つである。
【００２５】
もう一つの態様において、本デバイスは、ドープチャネルと、少なくとも二つの異なる電子的または機械的状態をもち、キャリヤフローに影響を与えるためにドープチャネル内に電場を誘導するためにドープチャネルに近接して配置されている誘導材料とを含む半導体デバイスである。
【００２６】
もう一つの態様において、本発明のデバイスはドープ半導体と、少なくとも二種類の異なる状態をもつ誘導材料とを包含し、前記誘導材料は、前記ドープ半導体の中でキャリヤフローに影響を与えられるように配置されている。
【００２７】
もう一組の態様では、本発明はセンサを含む。一態様において、このセンサは、少なくとも一つのナノスケールワイヤと、少なくとも一つの前記ナノスケールワイヤの特性の変化を測定するための手段とを包含する。もう一つの態様において、ソース電極を形成するために導体と電気的に接触している第一の端部と；ドレイン電極を形成するために導体と電気的に接触している第二の端部と；ゲート電極を形成するためにその上に形成されている酸化物を有する外部表面をもつ半導体と；選択された部位に対して特異性を持ち、前記外部表面に結合されている結合剤と；を含むナノセンサであって、これによって前記ゲート電極での電圧が、前記結合剤への前記部位の結合に応答して変動して、化学的にゲートされた電界効果センサデバイスを提供する。
【００２８】
もう一つの側面では、本発明は一連の物品を含む。一つの態様において、本発明の物品は、500ナノメートル未満の最小幅をもつ少なくとも一つの部分を含む自立型バルクドープ半導体を含む。もう一つの態様において、本発明の物品は、その縦軸の任意の点で、500ナノメートル未満の最大断面寸法をもつ、細長いバルクドープ半導体を含む。
【００２９】
もう一つの態様において、本発明の物品は、ナノスコピックワイヤと；機能性部位を含む相互作用によって前記ナノスコピックワイヤの特性において検出可能な変化をもたらすように、前記ナノスコピックワイヤに対して配置された機能性部位(functional moiety)とを含む。もう一つの態様において、本物品は、サンプル露出領域とナノスコピックワイヤとを含み、その少なくとも一部はサンプル露出領域のサンプルによってアドレス可能(addressable)である。
【００３０】
もう一つの態様において、本発明の物品は、ドープ半導体を含む。前記半導体の少なくとも一部は、半導体を成長させる間に、半導体をドープする方法により製造する。
もう一つの態様において、本発明の物品には、サンプル露出領域とナノスケールワイヤとを含むサンプルカセットが含まれ、ナノスケールワイヤの少なくとも一部は前記サンプル露出領域中のサンプルによってアドレス可能である。このサンプルカセットは、ナノスケールワイヤに関連する特性を測定し得る検出装置に操作可能に接続できる。
【００３１】
もう一つの態様では、本発明は、所定の電流−電圧特性をもち、化学的または生物学的センサとして使用するために適合させた、検体−ゲート電界効果トランジスタを含む。このトランジスタは、第一の絶縁材料で形成された基板と、前記基板上に配置されたソース電極と、前記基板上に配置されたドレイン電極と、所定の電流−電圧特性をもつ電界効果トランジスタを形成するために前記ソース電極とドレイン電極との間に配置された半導体と、前記半導体の表面上に配置された検体−特異的結合剤とを包含し、標的検体と結合剤との間に発生した結合によって、前記電界効果トランジスタの電流−電圧特性に検出可能な変化が起きる。
【００３２】
もう一つの態様において、本発明は電界効果トランジスタを含む。本トランジスタは、500ナノメートル未満の最小幅をもつ少なくとも一つの部分をもつドープ半導体を含む伝導性チャネルと、500ナノメートル未満の最小幅をもつ少なくとも一つの部分をもつ細長い物質を含むゲート電極とを包含する。
【００３３】
もう一つの態様において、本発明は論理ゲートである。この論理ゲートは、500ナノメートル未満の最小幅をもつドープ半導体を含む。
もう一つの態様において、本発明は、以下の：その縦軸に沿った任意の点で、500ナノメートル未満の最大断面寸法をもつ単結晶の細長いバルクドープ半導体；及び、500ナノメートル未満の最小幅をもつ少なくとも一つの部分をもつ自立型バルクドープ半導体；の少なくとも一つであるバルクドープ半導体を含む。このバルクドープ半導体の部分(section)により生じた現象は、この部分の寸法により生じた量子閉じ込めを示す。
【００３４】
もう一つの態様において、本発明は、コヒーレント輸送を示すバルクドープ半導体を含む。もう一つの態様において、本発明は、バリスティック輸送を示すバルクドープ半導体を含む。もう一つの態様において、本発明は、ラッティンジャー(Luttinger)液体挙動を示すバルクドープ半導体を含む。もう一つの態様において、本発明は単結晶を含むドープ半導体を含む。
【００３５】
もう一つの態様において、本発明は、一つ以上のドープ半導体を含む溶液を含み、ここで前記半導体の少なくとも一つは、以下の：その縦軸に沿った任意の点で、500ナノメートル未満の最大断面寸法をもつ単結晶の細長いバルクドープ半導体；及び、500ナノメートル未満の最小幅をもつ少なくとも一つの部分をもつ自立型バルクドープ半導体；の少なくとも一つである。
【００３６】
もう一つの態様において、本発明は、以下の：その縦軸に沿った任意の点で、500ナノメートル未満の最大断面寸法をもつ単結晶の細長いバルクドープ半導体；及び、500ナノメートル未満の最小幅をもつ少なくとも一つの部分を含む500ナノメートル未満の最小幅をもつ少なくとも一つの部分を備えた自立型バルクドープ半導体；の少なくとも一つであるドープ半導体を成長させるための試薬の集合(collection)を含む。この集合は、半導体試薬とドーパント試薬とを含む。
【００３７】
もう一つの側面において、本発明は物品及びデバイスの使用法を含む。一連の態様では、導体及び／または半導体の使用を含む。一つの方法は、自立型ナノスケール半導体を提供し、次いでその半導体を通して電流を流すことを含み、その自立型ナノスケール半導体は、第一の領域と、前記第一の領域の組成と異なる組成をもつ第二の領域とを有する。
【００３８】
もう一つの態様において、本発明は、導体を電磁放射源に露出し、前記供給源と導体との間で回折格子(grating)の非存在下で電磁放射の極性(polarity)を変えることによって、導体の伝導性を変化させることを含む方法を含む。
【００３９】
もう一つの態様において、本発明の方法は、700nm未満の周波数で半導体ワイヤから発光させることを含む。もう一つの態様において、本発明は、一つ以上の半導体にエネルギーを加えて、前記一つ以上の半導体を発光させることを含む。この半導体の少なくとも一つは、以下の：その縦軸に沿った任意の点で、500ナノメートル未満の最大断面寸法をもつ単結晶の細長いバルクドープ半導体；及び、500ナノメートル未満の最小幅をもつ少なくとも一つの部分をもつ自立型バルクドープ半導体；の少なくとも一つである。
【００４０】
もう一組の態様では、本発明は、種(species)を検出または測定する方法を提供する。一態様においては、ナノスコピックワイヤとサンプルとを接触させ；ナノスコピックワイヤがサンプルと接触したときに、特性の変化がサンプル中の検体の存在及び／または量を示す、ナノスコピックワイヤに関連する特性を測定する；ことを含む。もう一つの態様において、本方法は、伝導体またはナノスコピックワイヤとサンプルとを接触させ；この接触によって得られた導体の特性における変化を測定することにより、サンプル中の検体の存在及び／または量を測定する；ことを含み、ここで前記検体の１０個未満の分子が前記特性における変化に寄与する。
【００４１】
もう一つの態様において、本発明の方法は、検体を含むと思われるサンプルとナノスコピックワイヤとを接触させ；前記ナノスコピックワイヤの特性における変化を測定する；ことを包含する。もう一つの態様において、本方法は、約10マイクロリットル未満の容積のサンプルとナノスコピックワイヤとを接触させ；この接触から得られたナノスコピックワイヤの特性の変化を測定する；ことを含む。
【００４２】
本発明の他の利点、新規な特徴及び目的は、概略的であり、縮尺を意図していない添付図面と組み合わせて考えるときに、非限定的な態様の説明を含む、以下の本発明の詳細な説明から明らかになろう。図面において、種々の図面で説明されたそれぞれ同一の、または実質的に同様の要素は、単独の数字または記号により表す。明確にするために、全ての図面において全ての成分に数字をつけているとは限らず、また当業者に本発明を理解させるのに説明図が不要な場合には、本発明のそれぞれの態様の要素が全て示されているわけではない。
【００４３】
詳細な説明
以下の米国仮特許出願及び実用新案の文書は、本明細書中、全ての目的に関してその全体が引用により援用される：2000年８月２２日出願の出願番号第0/226,835号”Semiconductor Nanowires”；2000年１２月１１日出願の出願番号第60/254,745号”Nanowire and Nanotube Nanosensors”；2001年５月１８日出願の出願番号第60/292,035号”Nanowire and Nanotube Nanosensors”；2001年５月１８日出願の出願番号第60/292,121号”Semiconductor Nanowires”；2001年５月１８日出願の出願番号第60/292,045号”Nanowire Electronic Devices Including Memory and Switching Devices”；2001年５月１８日出願の出願番号第60/291,896号”Nanowire Devices Including Emissive Elements and Sensors”；2001年８月２２日出願の出願番号第09/935,776号”Doped Elongated Semiconductors，Growing Such Semiconductors，Devices Including Such Semiconductors，and Fabricating Such Devices”；2001年１２月１１日出願の出願番号第10/020,004号”Nanosensors”；2001年１１月９日出願の出願番号第60/348,313号”Transistors，Diodes，Logic Gates and Other Devices Assembled from Nanowire Building Blocks”；及び2002年２月６日出願の出願番号第60/354,642号”Nanowire Devices Including Emissive Elements and Sensors”。以下の国際特許出願は、本明細書中、全ての目的に関してその全体が引用により援用される：国際特許出願2002年２月２８日公開の公開番号第WO02/17362号”Doped Elongated Semiconductors，Growig Such Semiconductors，Devices Including Such Semiconductors，and Fabricating Such Devices”。
【００４４】
本発明は、一般にサブ-ミクロ電子回路及びデバイス、特にナノメートルスケールの物品、たとえば種々の場所で選択的にドープし得るナノスケールワイヤに関する。一部の例では、本物品は単結晶である。このナノスケールワイヤは、たとえばドーパントの同一性、ドーパントの濃度の点から、またはその両方においてその長さに沿ってまたは半径方向に差を付けてドープすることができる。このことを利用して、たとえばクロスバーアレイにおいて、互いに近接して種々の物体（item）または単一の物体でn-型とp-型伝導率の両方を提供することができる。そのような物品の作製及び成長、並びにそのような物品を配列して電子デバイス、オプトロニクスデバイスまたはスピントロニクスデバイスを製造することを記載する。たとえば、半導体材料にドープして、電界効果トランジスタ、バイポーラトランジスタ、相補型インバータ、トンネルダイオード、発光ダイオード、センサなどの種々のデバイスを製造するためのn-型及びp-型半導体領域を形成することができる。
【００４５】
好ましい態様において、本発明のデバイスは、ナノチューブ及びナノワイヤを包含するナノメートルスケールのワイヤと同等のスケールのワイヤまたは他の部品を含むことができる。しかし、特定の態様において、本発明は、ナノメートルサイズよりも大きくてもよい(たとえばマイクロメートルサイズの)物品を含む。
【００４６】
本明細書中で使用する全ての定義は、本出願の目的にのみ関するものである。これらの定義は、本出願に関係してもしなくても、本出願人の他の出願に必ずしも帰属すべきではない。
【００４７】
本明細書中で使用する、「族」なる用語は、当業者に理解される通常の定義で与えられる。たとえば、第II族の元素としては、Zn、Cd及びHgが挙げられ；第III族の元素としては、B、Al、Ga、In及びTlが挙げられ；第IV族の元素としては、C、Si、Ge、Sn及びPbが挙げられ；第V族の元素としては、N、P、As、Sb及びBiが挙げられ；並びに第VI族の元素としては、O、S、Se、Te及びPoが挙げられる。それぞれの群の二つ以上の元素を含む組合せも可能である。たとえば、II−VI族の物質は、第II族から少なくとも一つの構成員と、第VI族から少なくとも一つの構成員とを含むことができ、たとえばZnS、ZnSe、ZnSSe、ZnCdS、CdSまたはCdSeがある。同様にIII−V族の元素は、第III族から少なくとも一つの構成員と第V族から少なくとも一つの構成員を含むことができ、たとえばGaAs、GaP、GaAsP、InAs、InP、AlGaAsまたはInAsPがある。他のドーパントもこれらの物質及びこれらの組合せと一緒に含むことができ、たとえばFe、Co、Te、Auなどの遷移金属がある。
【００４８】
本明細書中で使用する「ナノスコピック-スケール(nanoscopic-scale)」、「ナノスコピック(nanoscopic)」、「ナノメートル-スケール」、「ナノスケール」、「ナノ」接頭辞などは、通常、約１μm未満、場合によっては好ましくは約100nm未満の幅または直径をもつ元素または物品を指す。全ての態様において、指定の幅は最小の幅(則ち、その場所において、物品は別の寸法の大きな幅であってもよい場合に指定された幅）または最大幅(則ち、その場所において、物品の幅は指定された幅よりも広くはないが、それより長くてもよい）であってもよい。
【００４９】
「ワイヤ」は一般に、任意の半導体または任意の金属の伝導率をもつ任意の材料を指し、態様によっては、互いに電子的に連通しているように、二つの電子部品を接続するために使用することができる。「伝導性」ワイヤまたはナノスケールワイヤに関してに使用される、たとえば「電気的に伝導性（導電性、electronically conductive）」または「導体」または「伝導体」なる用語は、そのワイヤが電荷を通す能力を指す。好ましい伝導性物質は、約10-3Ω未満、より好ましくは約10-4Ω未満、最も好ましくは約10-6または10-7Ω未満の抵抗率をもつ。
【００５０】
「ナノスコピックワイヤ」(本明細書中、「ナノスコピック-スケールワイヤ」または「ナノスケールワイヤ」ともいう）なる用語は、一般に、その長さに沿った任意の点で、少なくとも一つの断面寸法をもち、態様によっては、１μm未満、好ましくは約500nm未満、好ましくは約200nm未満、より好ましくは約150nm未満、さらに好ましくは約100nm未満、さらにより好ましくは約70nm未満、より好ましくは約50nm未満、さらに好ましくは約20nm未満、より好ましくは約10nm未満、さらに好ましくは約５nm未満の二つの直交断面寸法(orthogonal corss-sectional dimension)をもつワイヤである。他の態様において、この断面寸法は、２nmまたは１nm未満であってもよい。一組の態様において、このナノスケールワイヤは、0.5nm〜200nmの範囲の少なくとも一つの断面寸法をもつ。たとえばコア及び外部領域をもつナノスケールワイヤが記載されている場合、上記寸法は一般に、コアの寸法に関する。細長い半導体の断面は任意の形状であってもよく、たとえば円形、正方形、長方形、管状、または楕円を含むがこれらに限定されず、規則的または不規則的形状であってもよい。このナノスケールワイヤは中実または中空であってもよい。他に記載しない限り、カーボンナノチューブ、ナノロッド、ナノワイヤ、有機及び無機の伝導性及び半伝導性ポリマーなどの任意のナノスケールワイヤを使用することができる。分子ワイヤでなくてもよいが、種々の小さなナノスコピックスケール寸法の他の伝導性または半伝導性元素を使用することもでき、たとえば主族と金属原子ベースのワイヤ様シリコン、遷移金属を含有するワイヤ、ヒ化ガリウム、窒化ガリウム、リン化インジウム、ゲルマニウム、セレン化カドミウム構造体などの無機構造体である。これら及び他のナノスケールワイヤの数々を、必要以上の実験をすることなく、ナノスケールワイヤを含む本明細書中に記載の方法と同様の方法で、電子デバイスに有用なパターンで表面上に成長及び／または表面に適用することができる。このナノスケールワイヤは、少なくとも１μm、好ましくは少なくとも３μm、より好ましくは少なくとも５μm、より好ましくは少なくとも10〜20μmの長さで、好ましくは約100nm未満、より好ましくは約75nm未満、より好ましくは約50nm未満、より好ましくは約25nm未満の厚さ(高さ及び幅)で形成できなければならない。このワイヤは少なくとも約２：１、好ましくは約１０：１を超え、より好ましくは約１０００：１を超えるアスペクト比(長さ対厚さ)をもたねばならない。
【００５１】
本明細書中で使用するように、「ナノチューブ」(たとえばカーボンナノチューブ）は、一般に、中空、則ちくり抜いたコアをもつナノスコピックワイヤであり、たとえば当業者に公知のナノチューブがある。「ナノチューブ」は、本明細書中、「NT」と省略する。ナノチューブは、本明細書で使用するために小さなワイヤの一例として使用し、好ましい態様では、本発明のデバイスはナノチューブと同等のスケールのワイヤを含む。
【００５２】
「ナノワイヤ」（たとえばシリコンまたは他の半導体物質を含む)は、一般に中実ワイヤであるナノスコピックワイヤであり、場合により細長くてもよい。好ましくはナノワイヤ(本明細書中、「NW」と省略する）は細長い半導体、則ちナノスケール半導体である。「非-ナノチューブナノワイヤ」は、ナノチューブではない任意のナノワイヤである。本発明の一組の態様において、変性していない表面をもつ非-ナノチューブナノワイヤは、ナノワイヤまたはナノチューブを使用し得る本明細書中で記載した本発明の任意の配置で使用する。
【００５３】
本発明に従って使用する多くのナノスコピックワイヤは、個々のナノスコピックワイヤである。本明細書中で使用するように「個々のナノスコピックワイヤ(individual nanoscopic wire)」とは、もう一つのナノスコピックワイヤと接触していないナノスコピックワイヤを意味する(しかし、クロスバーアレイの個々のナノスコピックワイヤ間の望ましいタイプの接触を除く)。たとえば「個々の」または「自立型(free-standing)」物品は、それ自体いくつかの点で、もう一つの物品、たとえばもう一つのナノスコピックワイヤに付着していなくてもよいし、また自立型物品は溶液中にあってもよい。一例として、典型的な個々のナノチューブは、約0.5nm程度の小さな厚さをもってもよい。これは、レーザ蒸着法により主に製造されるナノチューブと対照的であり、レーザ蒸着法は高品質材料を生成するが、その材料は多くの個々のナノチューブを含み、約２〜約50nm以上の寸法をもつロープとして形成される (たとえば、本明細書中、全ての目的に関してその全体が引用により援用される、Thessらの”Crystalline Ropes of Metallic Carbon Nanotubes”，Science 273：483-486(1996年))。
【００５４】
本明細書中、「細長い」物品(たとえば半導体またはその部分)は、その物品の縦軸に沿った任意の点で、その地点での物品の長さ対最大幅の比が２：１を超える物品である。この比は「アスペクト比」という。
【００５５】
態様によっては、ナノスコピックワイヤの少なくとも一部はバルクドープ半導体であってもよい。本明細書中で使用するように、「バルクドープ(bulk-doped)」物品(則ち、物品または物品の部分若しくは領域)とは、ドーパントが原子スケールで結晶格子の特定領域、たとえば表面または外部だけに含まれている物品と対照的に、ドーパントが物品の結晶格子内に実質的にくまなく含まれている物品である。たとえば、カーボンナノチューブなどの幾つかの物品は、通常、ベース物質が成長した後でドープするので、ドーパントはその結晶線格子(crystalline line lattice)の内部にその表面または外部から有限の距離(finite distance)だけ延在する。この「バルクドープ」なる用語は、半導体でドープする濃度または量を規定するものでも示すのでもなく、またドープが必ずしも均一であることを示すわけでもないことを理解すべきである。特に態様によっては、バルクドープ半導体は二つ以上のバルクドープ領域をもつことがある。従って、ナノスコピックワイヤを記載するのに本明細書中で使用するように、「ドープされた」なる用語は、バルクドープされたナノスコピックワイヤを指し、従って「ドープナノスコピック(またはナノスケール)ワイヤ」なる用語は、バルクドープナノスコピックワイヤを指す。「高濃度でドープされた（heavily doped）」または「低濃度でドープされた(lightly doped)」なる用語は、当業者に明確に理解される意味である。
【００５６】
本明細書中で使用する物品の「幅」とは、物品の周囲のある点から、物品の中心を通って、物品の周囲のもう一つの点までの直線距離である。本明細書中で使用する、物品の縦軸に沿ったある点での「幅」または「断面寸法」なる用語は、その地点で物品の断面の中心を通って、断面の周囲の二つの点を結ぶ直線に沿った距離である。物品の縦軸に沿ったある点の「断面」とは、物品を横切る点での平面であり、物品の縦軸に対して直交する。物品の「縦軸」とは、物品の最大寸法に沿った軸である。同様に、物品の「縦部分(longitudinal section)」とは、ゼロを超え、物品の長さに等しいかそれ未満の任意の長さをもち得る物品の縦軸に沿った物品の一部である。さらに細長い物品の「長さ」とは、物品の端部から端部までの縦軸に沿った距離である。図１は、円柱状半導体L1の一例、たとえばナノワイヤなどのワイヤ様半導体を示す斜視図である。円柱状半導体L1は長さL2と縦軸L3とをもつ。縦軸L3に沿ったある地点Ｌ５では、円柱状半導体L1は断面L6を横切る複数の幅L4をもち、幅L4の一つは点L5での最小幅である。
【００５７】
本明細書中で使用するように、「円柱状」物品は、筒のような形の外観をもつ物品であるが、物品の内部に関して特性を全く定義することも反映することもない。言い換えれば、円柱状物品は、中実の内部であってもよいし、くり抜いた内部であってもよい。一般に、円柱状物品の断面は、円形またはほぼ円形であるようであるが、他の断面の形状、たとえば六角形なども可能である。この断面は、正方形、長方形または楕円形を含むがこれらに限定されない任意の形状をとることができる。規則性の形状または非規則性の形状も含まれる。
【００５８】
本明細書中で使用されるように、第二の物品に「結合した(coupled)」第一の物品(たとえば、ナノスコピックワイヤまたは大きなサイズの構造体)は、第二の物品の特性(たとえば電気的特性、光学的特性または磁気的特性)に影響を与えるのに十分に第二の物品に近接するか、または第一の物品が第二の物品に物理的に接触するように配置される。検体または反応体などのもう一つの部分とナノスコピックワイヤに関して使用する際の「電気的に結合した」なる用語は、電子が互いに移動できるように、または一方の電気的特性における変化が他方によって測定できるように、検体、他の部分及びナノスコピックワイヤのどれかの間のつながり(association)を指す。これは、これらのものの間の電子の流れ、または電荷状態、酸化状態、レドックス電位などの状態における変化も含み得る。例として、電気結合は、検体または他の部位とナノスコピックワイヤとの間の直接共有結合(direct covalent linkage)、間接的な共有結合(indirect covalent coupling)(例えば結合部位を介する)、直接若しくは間接的イオン結合または、他のタイプの結合(たとえば疎水性結合)を含み得る。実際の結合が必要とされない場合があり、検体または他の部位は、単にナノスコピックワイヤ表面に接触しているだけでもよい。ナノスコピックワイヤが、検体とナノスコピックワイヤとの間に電子トンネル形成または他の電界効果をもたらすように検体に対して十分に近い態様では、ナノスコピックワイヤと検体または他の部分との間には必ずしも全く接触が必要ではない。
【００５９】
本明細書中で使用するように、物品(たとえばナノスコピックワイヤ)のアレイは、複数の物品を含む。本明細書中で使用するように「交差アレイ(crossed array)」とは、少なくとも一つの物品がもう一つの物品または単一ノード(node)(たとえば電極)のいずれかに接触するアレイである。
【００６０】
本明細書中で使用するように、「単結晶」物体(たとえば半導体)とは、その物体の中にくまなく共有結合、イオン結合またはその組合せをもつアイテムである。そのような単結晶物体としては結晶内に欠陥を含むことがあるが、イオン的にも共有結合的にも結合しておらず、単に互いに近接しているだけの一つ以上の結晶を含むアイテムからは区別される。
【００６１】
態様によっては、本発明は、ナノスコピックワイヤが露出されるサンプル中の検体を測定するために構築され且つ配置された系の一部であってもよい。この状況において「測定する」及び同様の用語は、サンプル中の検体などのある物体(entity)の量及び／または存在を測定することを意味する。測定工程としては、たとえば、電子的測定、圧電測定、電気化学的測定、電磁気的測定、光検出(photodetection)、機械的測定、音響測定、重量測定などが挙げられる。検体の存在は、ナノスコピックワイヤの特性、たとえば、電気的特性または光学的特性における変化を測定することにより決定することができ、この変化は検出可能である。「測定すること」とは、二つの種の間の結合の検出など、種の間での相互作用を検出または定量化することを指す。
【００６２】
「反応物質(reaction entity)」なる用語は、ナノスコピックワイヤの特性において検出可能な変化をもたらすような方法で、(化学的または生物学的種などであってもよい)検体などのもう一つの物質と相互作用し得る任意の物質を指す。この反応物質は、ナノスコピックワイヤと検体との間の相互作用を促進するか、ナノスコピックワイヤに対して高親和性または低親和性をもつ新規化学種を生成するか、またはナノスコピックワイヤの周囲に検体を富化することができる。この反応物質は、検体が結合する結合パートナーを含むことができる。結合パートナーを含むときの反応物質は、その検体の特異的結合パートナーを含むことができる。たとえば、反応物質は、核酸、抗体、糖、炭水化物またはタンパク質であってもよい。他の態様において、この反応物質は、ポリマー、触媒または量子ドットであってもよい。触媒を包含する反応物質は、検体を含む反応に触媒作用をもたらし、たとえば、ナノスコピックワイヤに電気的に結合した生成物の補助的な結合パートナーに結合することによって、ナノスコピックワイヤに検出可能な変化をもたらす生成物を与える。もう一つの例の反応物質は、検体と反応する反応体であり、ナノスコピックワイヤに検出可能な変化をもたらし得る生成物を与える。この反応物質は、ナノスコピックワイヤの少なくとも一部の上またはそれを取り囲むシェルまたはコーティングの少なくとも一部を画定してもよい。一例として、シェルは、たとえば気体または液体サンプル中で分子を識別するポリマーを含み、ポリマーの伝導率に変化をもたらし、そしてナノスコピックワイヤに検出可能な変化をもたらすことができる。場合により、この反応物質は、たとえばそれに固定された結合パートナーをもつナノ粒子などの、ナノ粒子を含んでもよい。
【００６３】
「量子ドット(quantum dot)」なる用語は、当業界で通常の意味をもち、一般に光を吸収し、異なる色の光を再放出する半導体または金属ナノ粒子(たとえば、セレン化カドミウムナノ粒子)を指す。放出光の波長は、量子ドットのサイズに依存する。たとえば、２nmの量子ドットは緑色光を放出することができ、５nmの量子ドットは赤色光を放出することができる。
【００６４】
もう一つの種または物品の表面に対する種に関して本明細書中で使用する「〜に付着させる」なる用語は、その種が、共有結合、特異的な生物学的結合(たとえばビオチン/ストレプトアビジン)、キレート/金属結合などの配位結合を介する結合を介して化学的または生化学的に結合していることを意味する。たとえば、この状況における「付着した」とは、複数の化学結合、複数の化学/生物的結合が挙げられる。
【００６５】
「結合パートナー(binding partner)」なる用語は、もう一つの物質(構成要素)たとえば、検体またはその個々の「結合パートナー」と結合を受けられるタンパク質、抗原、抗体、小さな分子などの化学的または生物学的種を指す。この用語は、当業者に公知の如く、特異的、半-特異的及び非-特異的結合パートナーを含む。一例として、タンパク質Ａは通常、「非-特異的」または「半-特異的」バインダーとみなされる。結合パートナー(たとえばタンパク質、核酸、抗体など)を参照する際に、「特異的に結合する」なる用語は、異種分子(たとえば、タンパク質及び他の生物製剤を含む)の混合物中に結合対の一つ以上の構成員の存在及び／または同定の決定要因である反応を指してもよい。従って、たとえばレセプター/リガンド結合対の場合には、リガンドは分子の複雑な混合物からそのレセプターを特異的に及び／または優先的に選択し、また逆の場合も同様である。他の例としては、その基質に特異的に結合する酵素、その補体に特異的に結合する核酸、またはその抗原に特異的に結合する抗体が挙げられる。他の例としては、その補体に特異的に結合またはハイブリダイズする核酸、その抗原に特異的に結合する抗体などが挙げられる。この結合は、イオン相互作用、共有結合作用、疎水的相互作用、ファンデルワールス相互作用などを含むがこれらに限定されない種々のメカニズムの一つ以上であってもよい。
【００６６】
「流体」なる用語は、一般に、その容器の外形に流れ、且つ適合する傾向をもつ物質を指す。通常、流体は静的剪断応力に耐えられない物質である。剪断応力を流体に適用すると、流体は継続する永久歪を経験する。典型的な流体としては、液体及び気体が挙げられるが、自由に流通する固体粒子、粘弾性流体なども挙げられる。
【００６７】
「サンプル」なる用語は、生物学的供給源(「生物学的サンプル」）、または他の同様の、生物学的若しくは非-生物学的媒体から誘導し得るかまたは生じ、及び体液、環境物質、水などの本発明に従って評価し得る任意の細胞、組織、または流体であってもよい。サンプルとしては、生命体(たとえば、ヒト、非-ヒト哺乳類、無脊椎動物、植物、菌類、藻類、バクテリア、ウイルスなど）から選ばれた生物学的サンプル；ヒトが摂取するように設計された食品から選択されたサンプル；牧畜飼料、ミルクなどの動物が摂取するように設計された食品を含むサンプル；臓器提供サンプル；輸血用血液となる血液サンプル；給水由来のサンプルなどが挙げられるが、これらに限定されない。サンプルの一例としては、特異的な核酸配列の存在の有無を検出するためにヒトまたは動物から選択したサンプルがある。
【００６８】
特定の成分を「含有すると思われるサンプル」なる用語は、その成分量が未知であるサンプルを意味する。たとえば、神経変性病または非-神経変性病などの病気に罹患していると思われるが、罹患していることが未知であるヒト由来の流体サンプルは、神経変性病を含むと思われるサンプルを定義する。この状況において「サンプル」は、ヒトまたは他の動物由来の生理学的サンプル、食品、牧畜飼料などの由来のサンプルなどの天然サンプルが挙げられる。ヒトまたは他の動物から採取される典型的なサンプルとしては、組織生検、細胞、全血、血清または他の血液画分、尿、眼球流体(ocular fluid)、唾液、脳脊髄液、扁桃、リンパ節、針生検由来の流体または他のサンプルが挙げられる。
【００６９】
「ポリペプチド」、「ペプチド」及び「タンパク質」なる用語は、本明細書中で互換的に使用でき、アミノ酸残基のポリマーを指す。この用語は、一般に、一つ以上のアミノ酸残基が天然または人造アミノ酸であるアミノ酸ポリマーに適用する。この用語は、アミノ酸と結合してポリペプチドを形成する伝統的なペプチド結合、例えばエステル結合の変異体も含む。
【００７０】
本明細書中の「核酸」、「オリゴヌクレオチド」及びその文法上の等価物なる用語は、一緒に共有結合的に結合した少なくとも２個のヌクレオチドを指す。本発明の核酸は、一本鎖または二本鎖であるのが好ましく、通常、ホスホジエステル結合を含むが、場合により以下に概説の如く、たとえば、ホスホルアミド[Beaucageら(1993年)、Tetrahedron 49巻(10)：1925頁及びその中の参考文献；Letsinger(1970年)J.Org.Chem.35巻：3800頁；Spinzlら(1977年)Eur.J.Biochem.81巻：579頁；Letsingerら(1986年)Nucl.Acids Res.14巻：3487頁；Sawaiら(1984年）Chem.Lett.805頁、Letsingerら(1988年)J.Am.Chem.Soc.110巻：4470頁；及びPauwelsら(1986年)Chemica Scripta26巻：1419頁]、ホスホロチオエート(phosophorothioate)[Magら(1991年)Nucleic Acids Res.19巻：1437頁及び米国特許第5,644,048号]、ホスホロジチオエート(phosophorodithioate)[Briuら(1989年)J.Am.Chem.Soc.111巻：2321頁]、O-メチルホスホロアミジテ結合[Eckstein、Oligonucleotides and Analogues：A Practical Approach，Oxford University Press参照]並びにペプチド核酸骨格及び結合[Egholm(1992年)J.Am.Chem.Soc.114巻：1895頁；Meierら(1992年)Chem.Int.Ed.Engl.31巻：1008頁；Nielsen(1993年)Nature，365：566頁；Carlssonら(1996年)Nature 380：207参照]を含む別の骨格をもってもよい核酸類似体も含まれる。他の類似の核酸としては、正の骨格(positive backbone)[Denpcyら(1995年)Proc.Natl.Acad.Sci.USA、92巻：6097頁]；非-イオン性骨格[米国特許第5,386,023号、同第5,637,684号、同第5,602,240号、同第5,216,141号及び同第4,469,863号；Angew(1991年)Chem.Intl.Ed.English、30巻：423頁；Letsingerら(1988年)J.Am.Chem.Soc.110巻：4470頁；Letsingerら(1994年)Nucleoside＆Nucleotide、13巻：1597頁；第２及び３章、ASC Symposium Series 580”Carbohydrate Modifications in Antisense Research”，Ed.Y.S.Sanghui及びP.Dan Cook；Mesmaekerら(1994年)Bioorganic＆Medicinal Chem.Lett.４巻：395頁；Jeffsら(1994年)J.Biomolecular NMR、34巻：17頁；Tetrahedron Lett.37巻：743頁(1996年)]及び、米国特許第5,235,033号及び同第5,034,506号、並びに第６及び７章、ASC Symposium Series 580、Carbohydrate Modifications in Antisense Research,Ed.Y.S.Sanghui及びP.Dan Cookに記載のものを含む非-リボース骨格をもつものが挙げられる。一つ以上の炭素環式糖を含む核酸も、核酸の定義に含まれる[Jenkinsら(1995年)、Chem.Soc.Rev.169-176頁参照]。Rawls、C&E News 1997年６月２日号35頁には数種の核酸類似体が記載されている。これらのリボース-ホスフェート骨格の変性を実施して、たとえば標識などの追加の部分を加え易いようにしたり、または生理学的環境でそのような分子の安定性及び半減期を高めることができる。同様に、「ポリヌクレオチド」または「オリゴヌクレオチド」は一般に、ヌクレオチドのポリマーを指し、これは天然のヌクレオシド(たとえばアデノシン、チミジン、グアノシン、シチジン、ウリジン、デオキシアデノシン、デオキシチミジン、デオキシグアノシン、及びデオキシシチジン)、ヌクレオシド類似体(たとえば、2-アミノアデノシン、2-チオチミジン、イノシン、ピロロピリミジン、3-メチルアデノシン、C5-ブロモウリジン、C5-フルオロウリジン、C5-ヨードウリジン、C5-プロピルウリジン、C5-プロピニルシチジン、C5-メチルシチジン、7-デアザアデノシン、7-デアザグアノシン、8-オキソアデノシン、8-オキソグアノシン、O6-メチルグアノシン若しくは2-チオシチジン)、化学的または生物学的に変性した塩基(たとえば、メチル化塩基)、介在塩基(intercalated base)、変性糖(2'-フルオロリボース、アラビノース若しくはヘキソース)、または変性ホスフェート基(たとえば、ホスホロチオエート、若しくは5'-N-ホスホロアミジテ結合)が挙げられる。
【００７１】
本明細書中で使用するように「抗体」なる用語は、免疫グロブリン遺伝子のフラグメントまたは免疫グロブリン遺伝子により実質的にコードされた一つ以上のポリペプチドからなるタンパク質または糖蛋白質を指す。認識された免疫グロブリン遺伝子としては、たとえばカッパ、ラムダ、アルファ、ガンマ、デルタ、イプシロン及びミュー定常領域遺伝子、並びに他の免疫グロブリン可変領域遺伝子が挙げられる。L鎖(Light chain)は、カッパまたはラムダとして分類することができる。H鎖(Heavy chain)は、ガンマ、ミュー、アルファ、デルタまたはイプシロンとして分類することができ、これはたとえば、それぞれIgG、IgM、IgA、IgD及びIgEの免疫グロブリンクラスを定義することができる。典型的な免疫グロブリン(抗体)構造単位は四量体である。各四量体は、ポリペプチド鎖の二つの同一または同様の対から構成され、それぞれの対は一つの「軽い」(約25kD)鎖と一つの「重い」(約50〜70kD)鎖をもつ。それぞれの鎖のN-末端は、主に抗体認識を担う約100〜110個以上のアミノ酸の可変領域を画定することができる。可変のL鎖(VL)及び可変のH鎖(VH)なる用語は、それぞれこれらL鎖とH鎖とを指し、当業者に公知である。
【００７２】
抗体は完全な免疫グロブリンとして、または種々のペプチダーゼによる消化によって産生した若干の十分に特徴付けられたフラグメントとして存在することができる。従って、当業者により理解される一例として、ペプシンはヒンジ領域のジスルフィド結合より下流で(則ち、Fcドメインに向かって)抗体を消化して、F(ab)'2、Fabの二量体を産生し、これはそれ自身ジスルフィド結合によりVH-CHに結合したL鎖である。このF(ab)'2は、温和な条件下で還元され、ヒンジ領域でジスルフィド結合が破壊して、F(ab)'2二量体をFab'モノマーに転化する。このFab'モノマーはヒンジ領域の一部と一緒にFabとなることができる。[Paul(1993年)、Fundamental Immunology、Raven Press、N.Y.，他の抗体フラグメントに関する詳細な記載に関する]。種々の抗体フラグメントが完全な抗体(intact antibody)の消化の観点から定義することができるが、当業者はそのようなフラグメントは、組換えDNA法を利用することにより、「ファージディスプレイ」法(たとえば、Vaughanら、1996年、Nature Biotechnology、14(3)巻、309-314頁及びPCT/US96/10287号)により化学的に、または他の同様の方法により新規に合成することができることを理解するだろう。抗体としては、可変H鎖及び可変L鎖が一緒に(直接またはペプチド結合を経て)結合して連続性ポリペプチドを形成する、単一鎖抗体、たとえば単一鎖Fv(scFv)抗体も挙げられる。
【００７３】
本明細書中、「複数の」なる用語は、２個以上を意味する。
本明細書中、一「組」の物体（item）なる用語は、かかる物体の一つ以上を含み得る。
本明細書中、「含む」、「包含する」、「保持する」、「もつ」、「含有する」、「含む」などの用語は、制限がないものとして、則ち、含むけれどもそれに限定されないと理解すべきである。
【００７４】
本発明は、多くの態様において、ナノスコピックワイヤを含み、そのそれぞれは、ナノロッド、ナノワイヤ、有機及び無機の伝導性及び半伝導性ポリマー、ナノチューブ、半導体部品または路(pathway)を含む任意のナノスコピックワイヤであってもよい。ある場合に使用し得る他のナノスケールの伝導性または半伝導性元素としては、たとえば、以下に記載の第IV族、第III族/第V族、第II族/第VI族の元素、遷移金属元素などの無機構造体が挙げられる。たとえば、ナノスケールワイヤは、シリコン、インジウム、リン化物、窒化ガリウムなどの半伝導性物質で製造することができる。ナノスケールワイヤは、分極可能なまたは複数の電荷状態をとる任意の有機、無機分子も包含し得る。たとえばナノスコピックスケール構造体は、主族及び金属原子ベースのワイヤ様シリコン、遷移金属含有ワイヤ、ヒ化ガリウム、窒化ガリウム、リン化インジウム、ゲルマニウムまたはセレン化カドミウム構造体を包含し得る。
【００７５】
ナノスケールワイヤは、半導体及びドーパントを含む、材料の種々の組合せを含むことができる。以下は、ドーパントとして使用し得る材料の非包括的な例である。たとえば、ドーパントは、シリコン、ゲルマニウム、スズ、セレン、テルル、ホウ素、ダイアモンドまたはリンなどの単体半導体であってもよい。ドーパントは、種々の単体半導体の固溶体であってもよい。たとえば、ホウ素と炭素の混合物、ホウ素とP(BP6)との混合物、ホウ素とシリコン(ケイ素)との混合物、シリコンと炭素との混合物、シリコンとゲルマニウムとの混合物、シリコンとスズとの混合物、またはゲルマニウムとスズとの混合物が挙げられる。
【００７６】
態様によっては、ドーパントまたは半導体は、第IV族元素の混合物、たとえばシリコンと炭素との混合物またはシリコンとゲルマニウムとの混合物を含むことができる。他の態様では、ドーパントまたは半導体としては、第III族と第V族の元素との混合物、たとえば、BN、BP、BAs、AlN、AlP、AlAs、AlSb、GaN、GaP、GaAs、GaSb、InN、InP、InAs、またはInSbが挙げられる。これらの混合物、たとえばBN/BP/BAsまたはBN/AlPの混合物も使用し得る。他の態様では、ドーパントは、第III族と第Ｖ族の元素の合金も含むことができる。たとえば、合金としては、AlGaN、GaPAs、InPAs、GaInN、AlGaInN、GaInAsPなどの混合物が挙げられる。他の態様では、ドーパントは、第II族と第VI族の半導体の混合物も含むことができる。たとえば半導体としては、ZnO、ZnS、ZnSe、ZnTe、CdS、CdSe、CdTe、HgS、HgSe、HgTe、BeS、BeSe、BeTe、MgS、MgSeなどが挙げられる。これらのドーパントの合金または混合物も可能であり、たとえば(ZnCd)SeまたはZn(SSe)などがある。さらに、半導体の異なる族の合金も可能であり、第II族-第VI族と第III族-第V族の半導体の組合せ、たとえば(GaAs)x(ZnS)1-xも可能である。ドーパントの他の例としては、第IV族と第VI族の元素の組合せ、たとえばGeS、GeSe、GeTe、SnS、SnSe、SnTe、PbO、PbS、PbSeまたはPbTeが挙げられる。他の半導体混合物としては、第I族と第VII族との組合せ、たとえばCuF、CuCl、CuBr、CuI、AgF、AgCl、AgBr、AgIなどが挙げられる。他のドーパント化合物としては、これらの元素の種々の混合物、たとえば、BeSiN2、CaCN2、ZnGeP2、CdSnAs2、ZnSnSb2、CuGeP3、CuSi2P3、Si3N4、Ge3N4、Al2O3、(Al、Ga、In)2(S、Se、Te)3、Al2CO、(Cu、Ag)(Al、Ga、In、Tl、Fe)(S、Se、Te)2などが挙げられる。
【００７７】
第IV族のドーパント物質に関しては、p-型ドーパントは、第III族から選択することができ、n-型ドーパントは、たとえば第Ｖ族から選択することができる。シリコン半導体材料に関しては、p-型ドーパントはB、Al及びInからなる群から選択することができ、n-型ドーパントは、P、As及びSbからなる群から選択することができる。第III族−第V族半導体材料に関しては、p-型ドーパントはMg、Zn、Cd及びHgを含む第II族から、またはC及びSiを含む第IV族から選択することができる。n-型ドーパントは、Si、Ge、Sn、Ｓ、Se及びTeからなる群から選択することができる。本発明はこれらのドーパントに限定されるものでなく、他の元素、合金または物質も同様に含み得ることは理解されるだろう。
【００７８】
ナノスケールワイヤの制御ドーピングを実施して、n-型またはp-型半導体を形成することができる。一組の半導体は、n-型またはp-型半導体が望まれているかによって選択したドーパント(たとえばホウ素、アルミニウム、リン、ヒ素など)で制御可能にドープした少なくとも一つの半導体の使用を含む。バルクドープ半導体としては、他の半導体及びドーパントを含む物質の種々の組合せを含むことができる。たとえば、ナノスコピックワイヤは、所望により適切なドーパントでドープして、n-型またはp-型半導体を形成することができる半導体であっても良い。一例として、シリコンをホウ素、アルミニウム、リンまたはヒ素と一緒にドープすることができる。種々の態様において、本発明は、リン化物、ヒ化ガリウム、窒化ガリウム、セレン化カドミウムの中から選択した半導体の制御ドーピングを含む。これらに限定されないが、亜鉛、カドミウムまたはマグネシウムなどのドーパントを使用して、この組の態様におけるp-型半導体を形成することができ、これらに限定されないが、テルル、硫黄、セレンまたはゲルマニウムなどのドーパントを使用してこれらの物質からn-型半導体を形成することができる。これらの物質は、直接バンドギャップ半導体材料を規定し、これら及びドープシリコンは当業者に公知である。本発明は、種々の用途に関して任意のドープシリコンまたは直接バンドギャップ半導体材料の利用を意図する。
【００７９】
本発明で使用し得るナノチューブとしては、分子エレクトロニクスに特に好適である特徴的な電子及び化学的特性を示す単層ナノチューブ(SWNT)がある。構造的に、SWNTはたとえば約0.5nm〜約５nmのオーダーでありうる直径と、約10μm、約20μmまたは場合によりそれ以上に超えることがある長さとをもつシームレスチューブに巻いた一枚のグラフェンシートで形成することができる。直径及びヘリシティに依存して、SWNTは、一次元の金属または半導体物質として挙動することができ、金属と半伝導性領域との混合物として形成することもできる。SWNTなどのナノチューブの製造法及びキャラクタリゼーションは公知である。ナノチューブの末端及び／または側面の選択的機能化法も公知であり、本発明は、分子エレクトロニクスで使用するためのこれらの能力を利用する。ナノチューブのこの基本構造及び電子的特性を利用して、接続または入口/出口シグナルを作り出すことができ、ナノチューブは分子またはナノスコピックスケールの構造と合ったサイズをもつ。
【００８０】
本発明は、一側面において、ナノスケールワイヤ、たとえば、500nm未満の最小幅をもち、異なる組成をもつ二つ以上の領域をもつナノスケールワイヤを意図する。この領域は、コア/シェル配置のように放射状に、または互いに縦方向に配置することができる。これらの配置の組合せも可能である。それぞれの領域は、その領域の少なくとも一つがナノスコピック的サイズである限り、任意の形状または寸法であってもよい。たとえば、この領域は、１μm未満、100nm未満、10nm未満または１nm未満の最小寸法をもつことができる。場合により、一つ以上の領域は、一枚の単原子層(デルタ-ドーピング)を含むことができる。特定の場合には、この領域は一枚の単分子層の厚さよりも薄くてもよい(たとえば、単分子層内に幾つかの原子が存在しないならば)。
【００８１】
本明細書中で使用するように、組成が異なる領域は、異なる材料若しくは元素を含むことができ、または同一材料若しくは元素を、異なる割合若しくは濃度で含んでもよい。それぞれの領域はワイヤの中で任意のサイズまたは形状をとることができ、たとえばこの領域は、ナノスケールワイヤの縦軸に沿って隣接して配置することができる。この接合としては、たとえばp/n接合、p/p接合、n/n接合、p/i接合(ここでiは、真性半導体を指す)、n/i接合、i/i接合などが挙げられる。接合はショットキー接合であってもよい。この接合は、半導体/半導体接合、半導体/金属接合、半導体/不導体接合、金属/金属接合、金属/不導体接合、不導体/不導体接合などであってもよい。この接合は、二種類の材料、ドープ半導体とドープ若しくは非ドープ半導体の接合、または種々のドーパント濃度をもつ領域の間の接合であってもよい。この接合は、欠陥領域と完全な単結晶、アモルファス領域と結晶、結晶ともう一つの結晶、アモルファス領域ともう一つのアモルファス領域、欠陥領域ともう一つの欠陥領域、アモルファス領域と欠陥領域などであってもよい。
【００８２】
２を超える領域が存在してもよく、これらの領域は固有の組成であってもよく、または同一組成を含んでいてもよい。一例として、ワイヤは第一の組成をもつ第一の領域と、第二の組成をもつ第二の領域と、第三の組成または前記第一の組成と同一組成をもつ第三の領域とを含んでもよい。非限定的な具体例としては、２〜２１層を含むヒ化ガリウム/リン化ガリウムの組成的に変調した超格子または、n-シリコン/p-シリコン及びn-リン化インジウム/p-リン化インジウム変調ドープナノスケールワイヤが挙げられる。
【００８３】
ナノスケールワイヤの領域は、交差汚染がごく僅かで互いにはっきりしていてもよいし、またはナノスケールワイヤの組成は一つの領域から次の領域へ徐々に変動してもよい。この領域は、両方をナノスケールワイヤ上に、互いに縦方向に配置しても、また放射状に配置(たとえばコア/シェル配置)してもよい。一例として、ナノスケールワイヤは、それぞれの領域が約500nmのセグメント長をもつ縦方向に配置した半導体物質が交互になった複数の領域をもつことができる。別の例では、ナノスケールワイヤは、他の領域の組成と異なる組成をもつ第三またはそれ以上の領域によって周囲を囲まれた、縦方向に配置された異なる組成をもつ二つの領域をもつことができる。具体例として、この領域はナノスケールワイヤ内の重層構造中に配置されてもよく、一つ以上の領域はデルタ-ドープまたは部分的にデルタ-ドープされていてもよい。
【００８４】
幾つかの態様において、二つの異なる領域の間の接合は、「原子的に急峻である(atmonically-abrupt)」ことができ、ここで組成が異なる二つの隣接領域の間に原子スケールで急激な遷移(sharp transition)がある。しかしながら、他の態様において、二つの異なる領域の間の接合は、もっと緩やかであってもよい。たとえば、この隣接領域の間の「重複領域」は、数ナノメートルの幅、たとえば約10nm未満、約20nm未満、約40nm未満、約50nm未満、約100nm未満、または約500nm未満であってもよい。特定の態様では、ある組成をもつ第一の領域と、前記第一の領域とは異なる組成(則ち、異なる濃度または異なる種)をもつ第二の領域との間の重複領域は、その重複領域の組成が、約10容積%〜約90容積%の前記第一の領域のドーパントと、相補的な量の前記第二の領域のドーパントとを変動する間の距離として定義することができる。本発明の特定の態様においては、異なる組成をもつ二つの領域の間に二つ以上の接合をもつナノスケールワイヤも意図する。たとえばナノスケールワイヤは、２、３、４以上の重複領域をもつことができる。周期数とその繰り返し間隔は、成長の間に一定でも変化してもよい。
【００８５】
態様によっては、二つの隣接領域の間の組成が緩やかに変化することは、歪みを軽減し、欠陥のない接合及び超格子を可能にできる。しかし、他の態様において、たとえば特定の光及び電子用途においては、原子的に急峻な界面が望ましいことがある。この二つの隣接領域の間の界面の性質は、たとえば反応体を合成の間に差し替えるときに、成長温度を変えることにより、または種々のナノクラスター触媒を使用することにより、任意の好適な方法により制御することができる。原子的に急峻な領域をもつナノスケールワイヤは、たとえば、ナノスケールワイヤの直径を小さくすることにより、たとえば出発ナノクラスターサイズを小さくすることにより、または成長するワイヤのドーパントガスへの露出を制御することにより、たとえば種々のガス露出または反応条件の間にワイヤを取り囲む領域を選択的にパージまたは減圧することによって、作製することができる。これらの態様の全ては、一つまたは複数のシェルを提供することができる。これらのシェルは、互いに同一または異なる組成であってもよく、シェルはどれでもコアのセグメントと同一組成または異なる組成であってもよく、コアの部分に提供されたドーパントと同一または異なる組成を含んでいてもよい。
【００８６】
本発明のあるデバイスは、たとえばp-型及びn-型半導体領域などの、ナノスケールワイヤに異なる組成をもつ隣接領域を特別に使用する。p/n接合は、ナノスケールワイヤ内に互いに隣接して配置された少なくとも一つのn-型半導体と少なくとも一つのp-型半導体によって画定され、ここでそれぞれの領域の少なくとも一部分は、もう一方の領域の少なくとも一部分と接触し、半導体はそれぞれもう一方の成分と接触しない部分を含む。
【００８７】
種々の態様において、本発明は、ナノスケールワイヤでの半導体のドーピングを制御し変更することも含む。特定の態様において、ナノスケールワイヤは、ナノスケールワイヤを直接且つ制御成長ができる方法を使用して製造することができる。ドープナノスケールワイヤの直接成長(direct growth)によって、ナノスケールワイヤの製造の間にリソグラフィー工程を利用する必要性を省略することができるので、複雑な機能性構造体の「ボトムアップ」アセンブリがし易くなる。
【００８８】
図７１に説明するように、本発明で意図する単一ナノスケールワイヤデバイスの製造パラダイムとしては、合成の間にナノスケールワイヤ接合を直接製造すること、またはポスト合成法(post-synthesis technique)(たとえば、接触に由来するドーパントをアニール化、または溶液プロセッシングする方法)によりナノスケールワイヤをドーピングすることが挙げられるが、これらに限定されない。このドーパントは、ナノスケールワイヤの成長の間に、任意の点で変更することができる。
【００８９】
一組の態様において、ナノスコピックワイヤの領域(たとえばナノスコピックワイヤのシェル)は、一つの端部が、内部コア領域などのもう一つの領域の表面と反応することができるアルコキシシラン基[たとえば、-Si(OCH3)]をもつ分子を含むことができ、そのもう一つの端部は、-CH3、-COOH、-NH2、-SH、-OH、ヒドラジドまたはアルデヒド基を含むことができる。もう一つの態様において、この端部は、アリールアジド、フッ素化アリールアジド、ベンゾフェノンなどの光活性化可能部分を含むことができる。外部基板及び電極も特定の官能基で変性させて、ナノスコピックワイヤと表面との相互作用をベースとして、ナノスコピックワイヤを基板/電極表面に特異的に結合させるか、または結合させないようにすることができる。
【００９０】
表面-官能基化ナノスコピックワイヤ(たとえば、機能性部位を含むシェルをもつワイヤ)を、たとえばホモ二官能性NHSエステル類、ホモ二官能性イミドエステル類、ホモ二官能性スルフヒドリル-反応性リンカー、ジフルオロベンゼン誘導体、ホモ二官能性光活性リンカー、ホモ二官能性アルデヒド、ビスエポキシド、ホモ二官能性ヒドラジド類を含むホモ二官能性(homobifunctional)架橋剤；ヘテロ二官能性架橋剤；または三官能性架橋剤などの、官能性架橋剤で基板表面に結合させることができる。もう一つの態様において、領域はアモルファスオキサイドを含むことができ、これによって他の分子を領域の表面に付着させることができる。これによって、特定の場合に付着または変性が容易になる。
【００９１】
この機能性部位としては、単純な官能基、これらに限定されないが、たとえば-OH、-CHO、-COOH、-SO3H、-CN、-NH2、-SH、-COSH、COOR、またはハライド；生体高分子成分(biomolecular entity)、これらに限定されないが、アミノ酸、タンパク質、糖、DNA、抗体、抗原及び酵素；ナノスケールワイヤコアの直径よりも短い鎖長をもつグラフト化ポリマー鎖、これらに限定されないが、ポリアミド、ポリエステル、ポリイミド、ポリアクリル酸；ナノスケールワイヤコアの表面を覆う薄いコーティング(たとえばシェル)、これらに限定されないが以下の物質群：金属、半導体及び、金属元素であっても良い不導体、酸化物、スルフィド、窒化物、セレン化物、ポリマー及びポリマーゲルも挙げられる。もう一つの態様において、本発明は、検体がナノスケールワイヤの特性における変化を測定することによって決定することができるように、ナノスケールワイヤに関連して配置した、検体が相互作用を起こす反応物質とナノスケールワイヤとを提供する。
【００９２】
電子及び正孔が組み合わさって発光する発光源も同様に、本発明に従って提供される。本発明の発光源の一態様としては、少なくとも一つのp/n接合、特に、単一の自立型ナノスケールワイヤ内のp/n接合が挙げられる。順バイアス（たとえば正の電荷がp-型領域に加えられ、負の電荷がn-型領域に加えられる)のとき、電子はn-型領域の接合に流れ、正孔はp-型領域の接合に流れる。p/n接合において、正孔と電子は、結合して発光することができる。他の方法を使用して、以下により詳細に記載するように、一つ以上のナノスケールワイヤまたは他の半導体を発光させることができる。
【００９３】
本発明のサイズスケール(ナノスケール)において、発光波長は、p/n接合のサイズ、たとえばp-型領域とn-型領域との間の重複領域、ナノスケールワイヤの直径を制御することにより、または交差ワイヤを含む配置をもつ態様で少なくとも一つ、好ましくは両方の成分のサイズを制御することによって、制御することができる。ナノワイヤを使用する場合、最小寸法の大きなナノワイヤは、低い周波数で発光する。たとえば、ドープされたリン化インジウムワイヤの場合、通常の製造プロセスでのサイズスケールでは、物質はドーパントに依存して920nmで発光することができる。本発明のサイズスケールでは、発光波長は、920nmより短い波長、たとえば920〜580nmで発光を制御することができる。ワイヤサイズに依存して、900、850、800、750、700nmなどのこの範囲内で波長を選択することができる。
【００９４】
従って、本発明の一つの側面では、本明細書中で量子閉じ込めと呼ばれるように、そのバルク状態においてドープ半導体により放出されるよりも高い周波数で電磁放射するドープ半導体発光源を含む。この点において「バルク状態(bulk state)」とは、一般に、500nm以上の最小寸法をもつ要素の一部、または要素として存在する状態を指す。「バルク状態」は、材料の発光の固有波長または周波数をもたらす状態として、則ち、材料のマス(mass)における成長によって、電磁放射の放射周波数に変化がもはや起きない状態としても定義することができる。本発明は、本質的に任意の半導体材料またはドープ半導体材料の発光周波数でのそのような制御も提供する。
【００９５】
特定の態様において、本ナノスケールワイヤは、たとえばリン化インジウムを含むナノスケールワイヤにおいて、フォトルミネセンスであることができる。これらの態様において、量子閉じ込めにより、ナノスケールワイヤ直径が小さくなるほど発光最大(emission maxima)は体系的にブルーシフトする。この励起は、量子効果により、低い実験温度に非局在化されたままとすることができる。本発明のナノスコピックワイヤは、ナノスコピックワイヤの光学的及び電子的特性が、量子閉じ込め効果により強くサイズに依存するようなサイズをもつ。
【００９６】
ナノスケールワイヤのフォトルミネセンスは、ナノスコピックワイヤの全長にわたって均一な発光強度を示すことができる。さらに、ナノスコピックワイヤ軸に沿った種々の位置でのルミネセンススペクトルは、殆ど同一の線形(line shape)または発光エネルギーをもつことができる。ナノスコピックワイヤのフォトルミネセンスの均一性は、ナノスコピックワイヤの構造規則性による。この均一性により、それぞれ同一直径及び組成をもつが、長さが異なる複数のナノスコピックワイヤは全て、殆ど同一ルミネセンス最大(luminecence maxima)及び線形を示すことができる。この線幅は、ハイゼンベルグの不確定性原理由来の非局在化により広くなってもよい。さらに、量子閉じ込めに関して予想されたように、ナノスコピックワイヤの直径が小さくなるに連れて、フォトルミネセンススペクトルは、体系的に高エネルギー側へのシフトを示す。
【００９７】
このナノスケールワイヤは、態様によっては偏光異方性(polarization anisotropy)も示すことがある。この偏光異方性は、異なる組成をもつ二つ以上の領域をもつナノスケールワイヤに固有の大きな誘電定数から生じることがある。対照的に、量子閉じ込めによる価電子帯の混合によって、単一領域ナノスケールワイヤには小さな偏光比(polarization ratio)(則ち、約0.60未満)が生じる。従って、本発明のナノスケールワイヤを使用して、偏光-感受性ナノスケール光検出器を構築することができ、これは、集積光回路、近接場画像化、または他の高解像度若しくは高速検出器で使用することができる。
【００９８】
ナノスケールワイヤの励起及び発光スペクトルは、偏光角度が回転するに連れて本質的に「オン」及び「オフ」する、ワイヤ軸に平行な強い線形化偏光(linearized polarization)を示すことがある。平行対垂直発光の比は、態様によっては大きくなる場合がある。定量的には、ワイヤ軸に対して平行強度I||及び垂直強度I⊥の測定した励起及び発光分極比：
【００９９】
【数１】

Figure 2004535066
【０１００】
は0.91±0.07であり、ナノスコピックワイヤによっては、本発明の特定のリン化インジウムワイヤの場合に理論最大分極0.96を示す。
個々のナノスケールワイヤのコンダクタンス(G)は、場合により励起エネルギー密度が高くなるにつれて、約２〜３オーダー増加することがある。態様によっては、個々のナノスケールワイヤが検出エレメントとして機能する偏光感受性光ディテクタを構築することができる。これらの光ディテクタは、殆ど瞬時の応答時間(則ち、約１秒未満、好ましくは約1ms未満、より好ましくは約１μs未満、さらに好ましくは約１ns未満、より好ましくは約１ps未満、さらに好ましくは約１fs未満)で再現可能な光伝導性をもつ。好ましくは、この光伝導性は、偏光異方性も示す場合があり、平行励起は、垂直励起よりも１オーダー大きい。定量的には、光伝導性異方性比(photoconductivity anisotropy ratio)：
【０１０１】
【数２】
Figure 2004535066
【０１０２】
｛ここで、G||は、平行励起の場合のコンダクタンスであり、G⊥は、垂直励起の場合のコンダクタンスである｝は0.91±0.07であり、ナノ検出器によっては、特定のリン化インジウムの場合に理論最大偏光値0.96を示す。本発明のアクティブデバイス・ナノスケールワイヤ・エレメントも、光の多重波長に対して感受性であってもよい。
【０１０３】
本発明は、半導体ナノスケールワイヤをベースとする情報記録デバイスも提供する。特定の態様において、切り替えメモり(switching memory)は、ナノスケールワイヤの表面が、たとえば分子、官能基、またはナノ結晶によって適切に変性されるとき、これらの半導体ナノスケールワイヤのコンダクタンスが、ゲートまたはバイアス電圧パルスにおいて有意に変化できる観測結果に基づいて達成することができる。このナノスケールワイヤの他の特性を使用して、たとえばこれらに限定されないが、ナノスケールワイヤの酸化還元状態、機械的変化、磁気的変化、近接場源からの誘導など、メモリを記録することもできる。
【０１０４】
具体的には、コンダクタンスでの変化に関しては、正または負のゲートまたはバイアス電圧パルスによって、分子またはナノ結晶の電荷状態に変化が生じ、デバイスが高い抵抗状態と低い抵抗状態との間に完全可逆遷移を作れるように誘導することができる。電圧源を切った後でさえも、この異なる状態は、設定された状態に持続することができる。この特徴(電圧パルスをかけた時の電気的特性の変化)によって、可逆状態がナノスケールワイヤのコンダクタンスによって表される電気的に消去可能で且つ書き換え可能なメモリ切り替えデバイスが作製可能になる。さらに、このメモリ切り替えデバイスは、ナノスケール材料ビルディングブロックから具体的にアセンブリーすることができ、リソグラフィーによる平面的な材料に作ることはできない。
【０１０５】
図３４は、単一半導体ナノスケールワイヤを含むメモリセルの略図である。メモリデバイス４１０は、シリコンオキサイド(silicon oxide)４１６とゲート誘電体を含むシリコン基板４１４上に単一のn-InPナノスケールワイヤ４１２を含むことができる。二つの金属電極４１８をナノスケールワイヤの二つの端部に配置して、ナノスケールワイヤを電気的にアドレスする。このシリコン基板はゲート電極としても作用することができる。ナノスケールワイヤのコンダクタンス対ゲート電圧を測定すると、１ボルトの一定バイアスでゲート電圧に関してソースドレイン電流に小さなヒステリシスが現れる(図３５ａ）。このヒステリシスは、特定の有機分子、たとえば、コバルト(II)フタロシアニン、コバルト(II)2,3-ナフタロシアニン及びコバルト(II)1,2,3,4,8,9,10,11,15,16,17,18,22,23,24,25-ヘキサデカフルオロ-29H,31H-フタロシアニンなどをナノスケールワイヤ上に添加すると、非常に促進される(図３５ｂ）。何れの特定の理論やメカニズムに拘束されるものではないが、正のゲート電圧は吸収された分子を帯電させ、それでナノスケールワイヤのコンダクタンスが変動し、負のゲート電圧が吸収された分子を放電させるものと考えられる。この大きなヒステリシスによって、特定のメモリ切り替えデバイスを製造することができる。特に図３５ｂに関して、負または正の10Vゲートパルスで「１」または「０」の書き込みができ、ゼロゲート電圧領域付近でナノスケールワイヤのコンダクタンスを測定することによって「１」または「０」の読み出しができる。このメモリデバイスは、特定の態様において数千回以上にわたって可逆的に書き込み及び読み出しできる。さらに、ナノスケールメモリデバイスは、数週間に至るまで室温、空気中で安定である。数時間のオーダーの保持時間も可能である。態様によっては、デバイスの電源を切った後でさえも、デバイスは記憶可能なことがある。このデバイスは、２〜４オーダーの大きさまでのオン−オフ比も可能である。p-Si n-GaNナノスケールワイヤで作製した同様のデバイスも、同様の挙動を示した。
【０１０６】
合成の間にナノスケールワイヤ接合を直接作製する一つの方法は、通常、レーザ触媒成長(laser catalytic growth：LCG)といわれている。この方法によって、p/n接合などのナノスケールワイヤ内に異なる組成をもつ隣接領域、及び／または特定の元素の濃度または組成が異なる隣接領域を直接形成することができる。LCGによって、種々の組成の多層を成長させる半導体超格子の作成も可能になり、薄膜研究から公知の多量子状態(multiple quantum state)の一次元類似体を生みだすことができる。LCGでは、ナノスケールワイヤの成長の間にナノ粒子触媒を使用し、成長の間にナノスケールワイヤを種々の半導体試薬にさらに露出することができる。半導体試薬を変えて、成長用半導体材料の組成を急激にまたは穏やかに変化させて、ヘテロ構造物質を合成することができる。LCGで成長させた半導体の一例を図７２に示す。ここでは単一20nmナノワイヤ内のGaP/GaAsヘテロ接合が示されている。最初にGaAsを成長させ、続いてGaPを成長させると、透過電子顕微鏡法(TEM)の元素マッピングから解るように、一つのナノワイヤの中に急峻な接合ができる。
【０１０７】
ナノスケールワイヤのポスト合成ドーピング法を図７３に説明する。この図面では、実質的に均質組成をもつナノスケールワイヤを最初に合成し、次いで以下に記載するように、種々のドーパントでポスト合成的にドープする。たとえば図７３において、一つのナノスケールワイヤにp-型とn-型ドーパントを導入することによって、p/n接合を作り出す。次いでこのp/n接合をさらにアニールして、ナノスケールワイヤ内にドーパントをさらに移動させて、バルクドープ・ナノスケールワイヤを製造する。
【０１０８】
一例として、このナノスケールワイヤをナノスケールワイヤの成長の間にドープすることができる。成長の間にナノスケールワイヤをドーピングすると、ドープナノスケールワイヤがバルクドープされた特性が得られる。さらに、そのようなドープナノスケールワイヤは、ドープナノスケールワイヤ内のドーパント濃度を制御でき一貫して再現することができるよう、制御可能にドープすることができ、そのようなナノスケールワイヤの商業生産が可能になる。最終的なナノスケールワイヤが、第一のドーパントを含む第一のドープ領域と、第一の領域とは異なる組成の第二のドープ領域（たとえば第二のドーパントを含むことによって、異なる濃度で第一のドーパントを含むことによって、または前記第一のドーパントを省略することによって得られる）を含むよう、ナノスケールワイヤの成長の間にドーパントを体系的に変更することができる。
【０１０９】
態様によっては、レーザ触媒成長法(LCG)を使用して、ナノスケールワイヤの気相成長の間にドーパントを制御可能に誘導することができる。図２及び図３に示されているように、所望の材料(たとえばシリコンまたはリン化インジウム)と触媒材料(たとえば金)から構成された複合ターゲットをレーザ気化によって、熱く、密な蒸気をつくることができる。バッファガスを使用して衝突によって、この蒸気を液体ナノクラスターに凝縮することができる。液体ナノクラスターが所望の相に過飽和されて、反応体が利用可能な限り持続できると、成長が始まる。ナノスケールワイヤが熱反応領域を出るか、温度が低下すると、成長は止まる。
【０１１０】
LCGにおいて、ナノスケールワイヤ成長に必要な気相半導体反応体は、固体ターゲット、気相分子種などのレーザアブレーションによって製造することができる。ナノスケールワイヤの中に一つの接合を作り出すために、成長の間に第一の反応体の添加を停止し、次いで残りの合成用に第二の反応体を導入することができる。成長の間に反応体を繰り返し調節することも考えられ、これによってナノスケールワイヤ超格子を製造することができる。LCGも、種々の超格子組成の成長に好適なナノクラスター触媒が必要であり、たとえば幅広い第III族〜第Ｖ族及び第IV族材料で金のナノクラスター触媒を使用することができる。殆ど単分散の金属ナノクラスターを使用して、半導体ナノスケールワイヤの直径、成長時間及び長さを制御することができる。
【０１１１】
ナノスケールワイヤの製造を触媒作用できる任意の触媒を使用することができる。特定の態様では金が好ましい。広範な他の物質、たとえば銀、銅、亜鉛、カドミウム、鉄、ニッケル、コバルトなどの遷移金属も考えられる。通常、所望の半導体材料に関して合金を形成し得るが、所望の半導体物質の元素よりもより安定な化合物を形成しない任意の金属を触媒として使用することができる。
【０１１２】
バッファガスは、任意の不活性ガス、たとえばN2またはアルゴンなどの不活性ガスであってもよい。態様によっては、残存酸素ガスによる不都合な酸化を軽減させるために、H2とバッファガスとの混合物を使用することができる。
【０１１３】
所望により、ナノスケールワイヤの合成の間に使用する反応性ガス、たとえば窒素を含有する半導体、たとえば窒化ガリウムに関してはアンモニアも導入することができる。複合ターゲットに一つ以上のドーパント、たとえばInPのn-型ドーピングの間にゲルマニウム合金を導入することによって、ナノスケールワイヤは柔軟にドープすることができる。ドーピング濃度は、複合ターゲットに導入されるドーピング元素の相対量をたとえば、０〜約10%または約20%に調整することによって制御することができる。
【０１１４】
レーザアブレーションによって、ナノスケールワイヤのサイズを画定し、成長方向を方向付ける液体ナノクラスターを発生させることができる。得られたナノスケールワイヤの直径は、触媒クラスターのサイズによって決定され、これは、圧力、温度、流速などの成長条件を制御することによって変動させることができる。たとえば、特定の場合において、圧力が低いと直径の小さなナノスケールワイヤができる。均一な直径の触媒クラスターを使用することによって、さらに直径を制御することができる。
【０１１５】
LCGと同じ基本原理を使用して、均一な直径のナノクラスター(どれだけナノクラスターが均一であるかに依存して10〜20%未満の偏差：variation)を触媒クラスターとして使用すれば、均一なサイズ(直径)分布のナノスケールワイヤを製造することができ、ここでナノスケールワイヤの直径は、図４に図解されているように、触媒クラスターのサイズによって決定される。成長時間を調節することによって、種々の長さのナノスケールワイヤを成長させることができる。
【０１１６】
均一直径またはサイズ分布をもつナノスケールワイヤは、ナノスケールワイヤの直径が触媒クラスターのサイズによって決定される態様で製造することができる。たとえば、(たとえば平均直径で約10%〜約20%未満の偏差をもつ)均一な直径のナノクラスターを出発触媒クラスターとして使用することができる。成長時間を調整することによって、種々の長さのナノスケールワイヤを成長させることができる。
【０１１７】
触媒クラスターまたは気相反応体は、任意の好適な方法により製造することができる。たとえば、レーザアブレーション法を使用して、LCGの間に使用し得る触媒クラスターまたは気相反応体を製造することができる。他の方法、たとえば熱蒸発法(thermal evaporation technique)を使用することも考えられる。
【０１１８】
レーザアブレーション法は、ナノスコピックワイヤのサイズを画定し成長方向を方向付けることができる液体ナノクラスターを生成することができる。得られたナノスケールワイヤの直径は、触媒クラスターのサイズにより決定され、これは背圧、温度、反応体の流速などの成長条件を変える日常的な実験を用いて決定することができる。一般にたとえば圧力が低いと、直径の小さなナノスケールワイヤが生成する。均一な直径の触媒クラスターを使用することにより、さらに直径を制御することができる。
【０１１９】
本発明の特定の側面では、分子エレクトロニクス用のナノチューブなどの個々のナノスコピックスケールのワイヤを合成するために、金属触媒化CVD法(化学気相成長法)を使用することができる。バルクの形態で表面に直接個々のワイヤを製造するのに必要なCVD合成法は一般的に知られており、当業者により容易に実施することができる。たとえば、本明細書中、全ての目的に関してその全体が引用により援用される、Kongらの”Synthesis of Individual Single-Walled Carbon Nanotubes on Patterned Silicon Wafers”，Nature,395巻：878-881頁(1998年)；またはKongらの”Chemical Vapor Deposition of Methane for Single-Walled Carbon Nanotubes”，Chem.Phys.lett.，292：567-574頁(1998年)を参照されたい。ナノスコピックワイヤは、レーザ触媒成長によっても成長させることができる。たとえば、本明細書中、全ての目的に関してその全体が引用により援用される、Moralesらの”A Laser Ablation Method for the Synthesis of Crystalline Semiconductor Nanowires”，Science，279巻：208-211頁(1998年)を参照されたい。LCGと同じ基本原理を使用して、均一な直径のナノクラスター(どれだけナノクラスターが均一であるかに依存して10〜20%未満の偏差)を触媒クラスターとして使用すれば、均一なサイズ(直径)分布のナノスケールワイヤを製造することができ、ここでナノスケールワイヤの直径は、図４に図解されているように、触媒クラスターのサイズによって決定される。成長時間を調節することによって、種々の長さのナノスケールワイヤを成長させることができる。
【０１２０】
ナノスケールワイヤを成長させるのに使用し得る一つの方法は、触媒化学気相成長法(C-CVD)である。C-CVD法において、反応体分子(たとえばシラン及びドーパント)をレーザ蒸着法とは対照的に気相から形成する。C-CVDにおいて、ナノスケールワイヤは、気相の反応体にドーピング元素(たとえばp-型及びn-型ドープ領域に関してはジボラン及びホスファン)を導入することによってドープすることができる。このドーピング濃度は、複合ターゲットに導入したドーピング化合物の相対量を調整することによって制御することができる。最終ドーピング濃度または比は、気相濃度または比と同じであるとは限らない。温度、圧力などの成長条件を制御することによって、同一ドーピング濃度をもつナノスケールワイヤを製造することができる。
【０１２１】
ナノスケールワイヤ内に種々の組成の隣接領域をもつナノスケールワイヤを製造するために、ガス反応体の比を単に変動させることによって(たとえば、約１ppm〜約10%、約10ppm〜約20%、約100ppm〜約50%など)変動させてもよく、また使用するガス反応体のタイプをナノスケールワイヤの成長の間に変えてもよい。使用するガス反応体の比またはガス反応体のタイプは、ナノスケールワイヤの成長の間に数回変えることができ、これによって、その全てが特徴的であってもそうでなくてもよいが、多くの組成の領域をもつナノスケールワイヤを製造することができる。
【０１２２】
ナノスケールワイヤなどのナノスケール半導体を製造する他の方法も本発明の範囲内である。たとえば、気相−固相 (vapor-solid)プロセスにより気相から直接、種々の物質のどのナノスケールワイヤも成長させることができる。また、図５に示されているように、表面のステップのエッジ、または他のタイプのパターンの施された表面上にも蒸着によりナノスケールワイヤを製造することができる。さらに、たとえば図６に示されているように、任意の細長いテンプレートの中またはその上に蒸着によってナノスケールワイヤを成長させることができる。この多孔質膜は多孔質シリコン、陽極アルミナ、ジブロックコポリマーまたは任意の他の同様の構造体であってもよい。天然繊維はDNA分子、タンパク質分子、カーボンナノチューブ、任意の他の細長い構造体であってもよい。上記方法の全てに関して、供給源物質は溶液または蒸気であってもよい。態様によっては、上記のテンプレートに加えて、溶液相に界面活性剤分子により形成した円柱ミセルも含むことができる。
【０１２３】
ドープ半導体に関しては、半導体の成長の間に半導体をドープすることができる。成長の間に半導体をドープすると、ドープ半導体がバルクドープされた特性を得ることができる。さらにそのようなドープ半導体は、ドープ反応体内のドーパント濃度を制御でき、一貫して再現できるように制御可能にドープすることができ、そのような反応体の商業生産が可能になる。
【０１２４】
成長後に、ナノスコピックワイヤを所定の場所で成長させるか、または付着させることができる。電場を使用してナノスコピックワイヤを並べることによって、成長後に表面上でナノスコピックワイヤのアセンブリー又は制御された配置が可能である。電場は、電極の間に発生させることができる。ナノスコピックワイヤは、(懸濁させた流体中の電極の間の領域に場合により流した)電極の間に配置することができ、電場内に並べることができ、それによってそれぞれの電極の間を埋め接触させることができる。
【０１２５】
もう一つの態様では、個々の接触点は、互いに向かい合って配置することができる。この個々の接触点はテーパになって、互いの方へ向く点を形成することができる。接触点の間の距離を埋めるように単一ナノスコピックワイヤに引きつける点の間に電界を発生させて、接触点の間に電気的な連通路を形成することができる。従って、個々のナノスコピックワイヤは、電気接触の個々の対の間にアセンブリーすることができる。多くの交差(第二の方向に対して垂直または殆ど垂直に、多くの平行ワイヤによって交差させた第一の方向の多くの平行ワイヤ)を含む交差ワイヤ配置は、交差ワイヤの反対側の端部が望ましい状態に置かれている場所に、接触点(電極)を最初に配置することにより、容易に形成できる。電極、または接触点は、本明細書中に記載のような、任意の好適なマイクロ加工法によって製造することができる。
【０１２６】
これらのアセンブリー法は、ナノスケールワイヤを好適に配置する位置の配置方向に向かって、懸濁させたナノスコピックワイヤを有しうる流体に流量配向装置(fluid flow directing apparatus)を配置することを含む、位置決め処置で置換または補完することができる。ナノスコピックワイヤ溶液は以下のようにして製造することができる。ナノスコピックワイヤを合成した後、これらを溶液(たとえばエタノール)に移し、次いで数秒間から数分間、超音波処理にかけて安定な懸濁液を得ることができる。
【０１２７】
もう一つの処置法は、選択的にナノスケールワイヤを引きつけない領域によって取り囲まれたナノスケールワイヤを選択的に引きつける領域を含む表面を形成することを含む。たとえば、-NH2を表面上の特定のパターンに存在させることができ、このパターンがアミン類を引きつける表面官能基をもつナノスケールワイヤまたはナノチューブを引きつける。本明細書中、全ての目的に関してその全体が引用により援用される、国際特許出願国際公開第WO96/29629号、1996年７月26日発行または、1996年４月30日公布の米国特許第5,512,131号に記載のような、電子ビームパターン化、「ソフト-リソグラフィー」などの公知方法を使用して表面をパターン形成することができる。さらなる方法については、本明細書中、全ての目的に関してその全体が引用により援用される、Lieberらの1999年７月２日出願の米国特許出願第60/142,216号に記載されている。流体フローチャネルは、本明細書中、全ての目的に関してその全体が引用により援用される、1997年９月１８日公開の国際特許出願国際公開第WO97/33737号に記載のような種々の方法を使用して、表面上にナノスケールワイヤを配置するのに好都合なサイズスケールで作り出すことができる。他の方法としては、本明細書中、全ての目的に関してその全体が引用により援用される、2000年５月２５日出願の米国特許出願第09/578,589号に記載されているものが挙げられる。
【０１２８】
図７は、ポリジメチルシロキサン(PDMS)モールドを使用する流体フローチャネルを作るためのそのような方法の一つを示す。チャネルを作って表面に適用し、モールドを外して別の方向に再適用して、交差フロー配置または異なる配置を提供することができる。このフローチャネル配置は、約１mm未満、好ましくは0.5mm未満、より好ましくは約200μm未満の最小幅をもつチャネルを含むことができる。そのようなチャネルは、上記特許出願及び国際特許出願に記載の如く、フォトリソグラフィーを使用してマスターを形成し、次いでこのマスター上にPDMSをキャストすることによって容易に製造される。大きなスケールのアセンブリも同様に可能である。ナノスケールワイヤアレイでパターン化可能な領域は、希望通り大きくできるチャネルの特徴によってのみ限定される。
【０１２９】
基板及び電極上へのナノスケールワイヤのアセンブリーは、特定の態様において二分子認識(bimolecular recognition)を使用して、たとえばナノスケールワイヤ表面に一つの生物学的結合パートナーを、そして基板または電極上にもう一方の結合パートナーを物理的吸着または共有結合を利用して固定することによって、支援することができる。本発明で使用するのに好適な生体認識法としては、DNAハイブリダイゼーション、抗体-抗原結合、ビオチン-アビジン、ビオチン-ストレプトアビジン結合などが挙げられる。
【０１３０】
ナノスコピックワイヤのアセンブリをデバイス内に導くのに使用し得るもう一つの方法は、SAM、則ち自己組織化単分子層(self-assembled monolayer)を使用することである。このSAMは、特定の態様では化学的にパターンを施すことができる。本発明のナノスコピックワイヤを使用するナノスコピックスケール回路のアセンブリに関するSAMのパターン化の一例において、原子間力顕微鏡法(AFM)を使用して、高解像度でSAMにパターンを書き、その後SAMを除去することができる。このパターンは、たとえば線形若しくは平行アレイ、または線の交差アレイであってもよい。
【０１３１】
もう一つの態様において、マイクロコンタクト・プリンティング(microcontact printing)を使用して、基板にパターンの施されたSAMを作成することができる。パターン化表面の空いた領域(則ち、線形SAMの間のSAMを含まない線形領域)は、たとえば、ナノチューブなどのナノスコピックワイヤを使用して非常に特異的な方法で相互作用し得るアミノ-末端化SAMを充填することができる。アミノ-末端化SAM材料の線によって分けられた線形SAM部分を含む、基板上のパターン化SAMを得ることができる。任意の好適なパターンを形成することができ、そこでアミノ-末端化SAM物質の領域は、ワイヤ付着が望ましい領域に対応する。次いでパターンを施した表面を、ナノスコピックワイヤ、たとえばナノチューブの懸濁液に浸漬して、次いで濯いでナノスケールワイヤのアレイを作り出すことができる。ナノチューブを使用する場合、ジメチルホルムアミドなどの有機溶媒を使用して、ナノチューブの懸濁液を形成することができる。他のナノスコピックスケールワイヤの懸濁及び堆積は、当業者に公知の溶媒を使用して実施することができる。
【０１３２】
種々の基板及びSAM-形成性物質はどれも、本明細書中、全ての目的に関してその全体が引用により援用される、1996年６月２６日発行のWhitesidesらの国際特許出願国際公開第WO96/26929号に記載のような、マイクロコンタクト・プリンティング法と一緒に使用することができる。パターン化SAM表面を使用して、種々のナノスコピックワイヤまたはナノスコピックスケールの電子素子 (electronic element)を割り当てることができる。好適な露出化学官能基をもつSAM-形成性物質を選択して、種々の電子素子のアセンブリに割り当てることができる。ナノチューブを含む電子素子は、パターン化SAM表面の具体的な、予定領域に特異的に引きつけられるように化学的に調整することができる。好適な官能基の例としては、SH、NH3などが挙げられるが、これらに限定されない。公知の如く、ナノチューブは、その外部表面上の化学官能基形成に関して特に好適である。
【０１３３】
SAM-誘導体化表面以外の化学的にパターンの施した表面を使用することができ、表面を化学的にパターンを施す多くの方法が公知である。表面に化学的にパターンを施すための好適な例示的化学反応及び方法は、中でも、本明細書中、全ての目的に関してその全体が引用により援用される、Hidberらの国際特許出願国際公開第WO97/34025号”Microcontact Printing of Catalytic Colloids”及びLandoの米国特許第3,873,359号、同第3,873,360号及び同第3,900,614号に記載されている。化学的にパターンを施した面のもう一つの例は、ミクロ相で分離したブロックコポリマー(micro-phase separated blockcopolymer)であってもよい。これらの構造体は密なラメラ相の積層(stack)を提供する。これらの相を切り開くと、それぞれが単層を表す一連の「レーン」があらわれる。通常、ブロックコポリマーは交互ブロックであり、ナノスコピックワイヤの成長及びアセンブリに割り当てる種々のドメインを提供することができる。さらなる方法は、本明細書中、全ての目的に関してその全体が引用により援用される、Lieberらの2000年６月30日出願の国際特許出願第PCT/US00/18138号に記載されている。
【０１３４】
本発明は、多種多様のデバイスも含む。そのようなデバイスとしては、電気デバイス、光学デバイス、オプトロニクスデバイス、スピントロニクスデバイス、機械的デバイスまたは、その任意の組合せ、たとえばオプトエレクトロニクスデバイス及び電気機械デバイスがある。本発明のナノスケールワイヤから組み立てた機能的デバイスを使用して、種々のコンピューターまたはデバイス構造を製造することができる。たとえば、本発明のナノスケールワイヤを、ダイオード、発光ダイオード(LED)、インバータ、センサ及びバイポーラトランジスタなどの慣用の半導体デバイスのナノスケールバージョンにアセンブリーすることができる。これらの発明としては、単一の自立型ナノスケールワイヤ、交差ナノスケールワイヤ、または単一のナノスケールワイヤと他の成分との組合せが挙げられる。種々のドーパント、ドーピングレベル、またはドーパントの組合せをもつナノスケールワイヤは、これらのデバイスを製造する特定の場合でも使用することができる。特別な場合において、ナノスケールワイヤは複数の領域をもっていてもよく、そのそれぞれは異なる組成であってもよい。態様によっては、さらなる工程でナノスケールワイヤ自体の中にこれらの構造体の作製を含み、単一ナノスケールワイヤは機能的デバイスとして機能することができる。他の態様において、ナノスケールワイヤを二つのデバイスの間、またはデバイスと外部回路若しくは系との間の内部接続として使用することもできる。
【０１３５】
本発明の一つの側面としては、隣接するn-型及びp-型半導体要素から本質的に任意の電子デバイスを製造する能力を含む。これには、当業者がn-型とp-型反応体を組み合わせて作製する、本発明のこの態様に従って製造した任意のデバイスが挙げられる。そのようなデバイスの例としては、電界効果トランジスタ(FET)、バイポーラ接合トランジスタ(BJT)、トンネルダイオード、変調ドープ超格子、相補型インバータ、発光デバイス、光ディテクタ、生体系イメージャ、生物学的及び化学的検出器またはセンサ、熱または温度検出器、ジョセフィン接合、ナノスケール光源、光センサ、たとえば偏光-感受性光センサ、ゲート、インバータ、ANDゲート、NANDゲート、NOTゲート、ORゲート、TORゲート及びNORゲート、ラッチ、フリップフロップ、抵抗器、スイッチ、クロック回路、スタティックまたはダイナミックメモリデバイス及びアレイ、状態機械(state machine)、ゲートアレイ、並びに他の任意のダイナミック論理またはシーケンシャル論理または他のデジタルデバイス、たとえばプログラマブル回路が挙げられるが、これらに限定されない。アナログデバイス及び回路、たとえば増幅器、スイッチ及びアクティブ・トランジスタ・デバイスを使用する他のアナログ回路、並びに混合シグナルデバイス及びシグナルプロセシング回路が挙げられるが、これらに限定されない。低いターンオン電圧のp/n接合デバイス；高いターンオン電圧のp/n接合；及び半加算器などのコンピューターデバイスも挙げられる。さらにこの二つの領域の間に大きな誘電コントラスト(dielectric contrast)をもつ接合を使用して、ナノスケールワイヤレーザ用のキャビティまたはビルトインの光バンドギャップのついた１Ｄ導波路を製造することができる。態様によっては、本発明のナノスケールワイヤは、デバイス製造プロセスの間に製作することができる。他の態様では、本発明のナノスケールワイヤを最初に作製し、次いでデバイスにアセンブリーすることができる。
【０１３６】
本発明の一つの側面では、隣接するn-型及びp-型半導体要素から形成することができる任意の電子デバイスを含み、この成分は予備加工(ドープするときに、互いに異なる成分を使用して個別のプロセスで、ドープ)し、次いでドープ後に接触させる。これは、単一半導体が一つの領域でn-ドープされて隣接領域でp-ドープされるが、n-型半導体領域とp-型半導体領域は、ドープ前は最初は隣接しており、ドープ前後でも互いに移動しない典型的な従来の配置と対照的である。則ち、最初は非-接触配置されるn-型及びp-型半導体を互いに接触させて有用な電子デバイスを形成することができる。本発明のこの側面に従って、n-型及びp-型半導体を組み合わせて当業者が望み通りに製造する本質的に任意のデバイスを製造することができる。
【０１３７】
本発明の多くのデバイスは、交差ナノスケールワイヤに特に役立つ。これらの場合において、交差ナノスケールワイヤは、交差n-型及びp-型ナノスケールワイヤの接合で形成し得るp/n接合を含むことができる。交差p/n接合は、少なくとも一つのn-型半導体と少なくとも一つのp-型半導体によって画定され、それぞれの材料の少なくとも一部分はもう一方の物質の少なくとも一部分と接触し、それぞれの半導体は他の成分と接触しない部分を含んでいる。これらはナノスケールワイヤをプレドープし、次いで以下に記載する技術を使用して、互いに近接させることによって配置することができる。
【０１３８】
一組の態様において、本発明はナノスケールインバータを含む。種々の組成をもつ隣接領域、たとえばp-型及びn-型半導体領域を使用して構築する任意のナノスケールインバータを検討することができる。たとえば、一態様において、本発明は、p-型半導体領域とn-型半導体領域とを接触させることによって配置した、低濃度でドープした(lightly-doped)相補型インバータ(相補型酸化金属半導体)を提供する。本発明は、p-型半導体とn-型半導体とを単に接触させることにより、たとえば交差n-型及びp-型半導体ナノスケールワイヤを配置することによって、または二つの隣接領域を配置することによって配置した、低濃度でドープした相補型インバータ(相補型酸化金属半導体)も提供する。
【０１３９】
もう一組の態様において、本発明はナノスケールダイオードを含む。種々の組成、たとえばp-型とn-型半導体領域をもつ隣接領域を使用して構築する、任意のナノスケールダイオード、たとえばツェナーダイオード、トンネルダイオード、発光ダイオードなどを検討することができる。たとえば、このダイオードは、半導体成分で高濃度でドープした(heavily-doped)トンネルダイオードであってもよい。トンネルダイオードは、相補型インバータと同様に、または全く同じに配置することができ、半導体は低濃度でドープするよりも高濃度でドープされている。
【０１４０】
もう一組の態様では、本発明は、ナノスケールトランジスタ、たとえば電界効果トランジスタ(FET)、またはバイポーラ接合トランジスタ(BJT)を含む。このトランジスタは、500nm未満、100nm未満の最小幅、または上記の幅であってもよい。種々の組成の隣接領域、たとえばp-型及びn-型半導体領域を使用して構築した任意のトランジスタを検討することができ、たとえば単一ワイヤ内に縦方向に配置、ワイヤ内に放射状に配置、または隣接する交差ワイヤの間に配置することができる。態様によっては、トランジスタは、トランジスタ作製に係わる当業者に公知の通り、p-型またはn-型半導体などのドープ半導体を含むことができる。当業者の知識ではFETはナノチューブを使用することは公知であるが、従来の配置では、ナノチューブが金属性であるか半導体であるかに関係なく、ランダムにナノチューブを選択していた。そのような場合、非常に低い割合、おそらく20個に１個未満、または50個に１個、あるいは100個におよそ１個のデバイスだけが機能する。本発明は、50個のうち２個を大きく超えるデバイスが機能する技術によって、製造プロセスが機能性FETを製造することを含むよう、ナノスケールワイヤを制御ドープすることについて検討する。たとえば、本発明はドープナノスケールワイヤを製造し、それからFETを製造することを含む。
【０１４１】
一態様において、ナノスケールワイヤを含むFETは、伝導性チャネルとして機能することができ、500nm未満の最小幅をもつ細長い物質(たとえばナノスケールワイヤ)はゲート電極として機能する。そのようなFETに関しては、ナノスケールワイヤ及び細長い物質の幅はFETの幅を画定することができる。もう一つの態様では、電界効果トランジスタは、500nm未満の最小幅を有する少なくとも一部分を有するドープ半導体を含む伝導性チャネル；及び、500nm未満の最小幅を有する少なくとも一部分を有する細長い物質を含むゲート電極；を含む。さらにこのナノスケールワイヤは半導体を含み、またはコア/シェル配置を含み、そのようなシェルはFETのゲート誘電体として機能することができる。もう一つの態様において、この二つの領域は縦方向に配置されていてもよい。またもう一つの態様において、ナノスケールワイヤと細長い物質との相互作用は、FETの長さを画定することができる。
【０１４２】
そのような明確なナノメートルスケールの測定基準によって、高ゲイン、高速及び低ワット損などの非常に優れたデバイスの特徴とすることができる。さらに、そのようなFETは、容易に集積可能であり、そのようなFETのアセンブリは、簡単な方法でナノメートルスケールに収縮化することができる。そのようなボトムアップアプローチは、今日の半導体業界で通常使用される従来のトップダウン法に関して予測されるものよりもはるかに超えるサイズに縮小することができる。さらに、そのような上昇型アセンブリは、従来の下降型アプローチよりもはるかに安価なことが判明するだろう。
【０１４３】
半導体ナノスケールワイヤを含む電子デバイスは、たとえば電気的、光学的または磁気的シグナルなどの任意の入力シグナルを使用して、制御することができる。制御は、二つ以上の分離した状態の間の切替を含むか、またはナノスケールワイヤ電流の連続制御、則ちアナログ制御を含むことができる。電気的シグナル、光学的シグナル及び磁気的シグナルに加えて、デバイスは、たとえばDNA、タンパク質、金属イオンなどの生物学的及び化学的種に応答して特定の態様で制御することもできる。もっと一般的な意味では、これらの種は帯電しているか、双極子モーメントをもっていてもよい。他の態様では、本デバイスは、たとえば機械的延伸、振動及び屈曲などの機械的刺激に応答して切り替え可能であってもよい。さらに他の態様では、本デバイスは、温度、圧力または周囲ガス若しくは液体の移動などの流体移動に応答して切り替え可能であってもよい。
【０１４４】
図７１に説明するように、一例として、p/n接合を含むナノスケールワイヤをナノスケールLEDとして使用することができる。順バイアスの場合、個々のナノスケールワイヤデバイスはp/n接合から発光することができ、それぞれ一次元構造及び放射状量子閉じ込めにより、非常に偏光しブルーシフトする。その効率は、少なくとも約0.1%であり、好ましくは少なくとも約0.5%であり、より好ましくは少なくとも約１%であり、さらにより好ましくは約５%以上である。ナノスケールワイヤ合成の間にp/n接合の中に量子ドットヘテロ構造体を画定することによって、明確な偏光をもつ電気的に駆動された単一光子供給源(single photon source)を製造することができる。製造することができる他のナノスケール光及び電子デバイスとしては、これらに限定されないがナノスケールエミッタ及び相補型論理回路が挙げられ、これらは一連のナノスケールワイヤp/n接合から得ることができる。さらに、本発明では、ナノスケールワイヤ接合レーザまたは「人工(engineered)」1D電子導波路で使用し得る複合周期超格子(complex periodic superlattice)を検討する。
【０１４５】
本発明の発光供給源のもう一つのタイプとしては、少なくとも一つの交差p/n接合、特に交差p-型及びn-型ナノスケールワイヤが挙げられる。交差ナノスケールワイヤを使用する本発明のこの配置及び他の配置において、ワイヤは垂直である必要はないが、垂直であってもよい。順バイアス(正の電荷をp-型ワイヤに加え、負の電荷をn-型ワイヤに加える)のとき、電子はn-型ワイヤの接合に流れ、正孔はp-型ワイヤの接合に流れる。接合では、正孔と電子は結合して発光する。
【０１４６】
特定の態様において、発光することができる二つ以上の領域をもつナノスケールワイヤを検討する。たとえば、多くのp-型及びn-型領域をもつナノスケールワイヤを製造することができ、ここでそれぞれのp/n接合は発光することができる。このナノスケールワイヤは、２、３、４以上のp/n接合をもっていてもよい。それぞれのp/n接合の間の繰り返し間隔(repeat spacing)及び周期の数は、成長の間、一定であってもよいしまたは変動してもよい。従って、複数の発光領域と非-発光領域とをもつナノスケールワイヤは、発光領域と非-発光領域の種々の配列、パターン、及びまたは周波数を使用して、ナノスケールワイヤが使用される物品を独自に「タグ付け」またはラベルできる「ナノ-バーコード」として使用することができる。(たとえば、種々のドーパントを使用することにより)それぞれのp/n接合の組成を変更させると放出光の周波数を変えることができるので、多成分超格子を使用して発光領域の色を変えることによって、さらに情報をエンコードすることができる。
【０１４７】
態様によっては、ナノ光ディテクタの応答性は約1000A/Wを超え、より好ましくは約3000A/Wを超え、さらに好ましくは約5000A/Wを超え、より好ましくは約10000A/Wを超える。特定の態様において、半導体光検出器の応答時間は、ナノスケールワイヤの電気容量が小さく、場合によっては約100aFまたは約10aF未満であるので、１ps未満であり、好ましくは約100fs未満であり、より好ましくは約10fs未満であり、さらに好ましくは約1fs未満である。
【０１４８】
可逆状態と優れた保持時間をもつ電気的に消去可能で、書き換え可能なメモリ構造体及びデバイスは、ナノスケールワイヤ、ナノチューブ、ナノ結晶及び分子などのビルディングブロックから構築することができる。このメモリ構造体は、個々の半導体ナノスケールワイヤまたは交差ナノスケールワイヤp/n接合をベースとすることができる。これらのデバイスの表面が分子またはナノ結晶で適切に変性されている場合、反対の極性の電気パルスが加えられると、可逆的メモリ切り替え挙動を観測することができる。具体的には、ゲート電圧またはバイアス電圧のいずれかで正または負の電圧パルスを与えることによって、デバイスが低い抵抗状態と高い抵抗状態の間に十分に可逆的な遷移を作りだせる。場合により、この状態の間の遷移は、デバイスまたは構成要素を通る電子のフローによって、直接行われる。他の場合では、この状態の間の遷移は、電界効果、電子トンネル効果などによって、間接的に行われる。
【０１４９】
ナノスケールメモリ切り替えデバイスは、ナノスケールのビルディングブロック(異なる組成の二つ以上の領域をもっていてもよいナノワイヤ、ナノチューブ、ナノ結晶及び分子を含む)から組み立てることができる。このメモリ切り替えデバイスは、複数の状態、不揮発性可逆性状態(non-volatile reversible state)、または大きなオン/オフ比をもっていてもよい。このナノスケールメモリ切り替えデバイスは、高度に平行であり、単純な化学アセンブリープロセスで拡大縮小可能であることができ、場合により化学的にアセンブリーされたコンピューターの構成で有用なことがある。
【０１５０】
一態様において、メモリ切り替えデバイスは、二つの状態の間、たとえば高い抵抗状態と低い抵抗状態との間の切替を誘導するためにゲートパルスを使用する、個々のナノスケールワイヤをベースとする３端子デバイスである。もう一つの態様において、このメモリ切り替えデバイスは、高い抵抗状態と低い抵抗状態との間の切替を誘導するためにバイアスパルスを使用する、個々のナノスケールワイヤをベースとする２端子デバイスである。もう一つの態様において、このメモリ切り替えデバイスは、たとえばコア/シェル配置、二つの領域が互いに縦方向に配置されている配置、または交差ナノスケールワイヤp-n接合をもつ配置に種々の組成をもつ二つの領域の間の接合をベースとする。バイアスパルスまたはゲートパルスを使用して、たとえばコア領域を通って、ナノスケールワイヤまたはその領域を通って電荷または電流を供給することによって、高い抵抗状態と低い抵抗状態との間の切替を誘導することができる。他の態様において、メモリ切り替えデバイスは、３、４、６、８つまたは他の多くの状態若しくは構成であってもよい。
【０１５１】
これらのナノマテリアルを使用するメモリ系は、たとえば超高密度データ記憶を実行するための二次元の平行、交差または三次元の積層メモリアレイ及び、ケミカルアセンブリによって作製したコンピューターシステム用の不揮発性状態スイッチなどの新規構造体の形態をとることができる。
【０１５２】
もう一つの態様において、ナノスケールメモリ切り替えデバイスは、個々の半導体ナノスケールワイヤで製造した２端子メモリセルを含む。特に、大きなバイアス電圧は、ナノスケールワイヤのコンダクタンスに同様の効果がある。図３６ａを参照すると、p-Siナノスケールワイヤの電流-電圧曲線には大きなヒステリシスを観察することができ、このことは、２端子メモリデバイスで使用できる可能性があるように、バイアスパルスを使用して、高いコンダクタンス状態と低いコンダクタンス状態との間でナノスケールワイヤが切り替え可能であることを示している。このナノスケールメモリデバイスは、２〜３オーダーの大きさまでの大きさのオンとオフで可逆的に切り替えることができる(図３６ｂ）。同様の挙動は、n-InPナノスケールワイヤで観察することができる。これらのデバイスの２端子の特徴によって高度に平行にし、高度集積デバイスアレイを製造するためにスケールアップすることができる（図３６ｃ）。
【０１５３】
もう一つの態様において、ナノスケールメモリデバイスは、交差p/n接合から製造したメモリセルを含むことができる。同様に、これらのp/n接合は、ゲート電圧またはバイアスパルスによって高いコンダクタンス状態と低いコンダクタンス状態との間で切り替えることができる。図３７ａを参照して、交差ナノスケールワイヤp/n接合は、電流-電圧挙動において明確な整流作用と大きなヒステリスとを示すことができる。書き込みは、用途に応じて負または正の電圧パルスで実施することができ、読み出しはヒステリシス領域の周囲で実施することができる。場合により、これらのナノスケールメモリデバイスでは、室温で数百回となく可逆的にオンオフの切り替えができる。このオンオフ比は、４オーダーの大きさまで異なることがある（図３７ｂ）。交差p/n接合から製造した２端子メモリセルは、二次元(図３７ｃ）及び三次元でもメモリセルの超高密度集積化を可能にすることができる。
【０１５４】
従って、少なくとも1011メモリ素子/cm2、好ましくは少なくとも約1012メモリ素子/cm2のアクティブエレメント二次元密度を達成することができる。これは、分子ワイヤ４２のアレイが20nm間隔で配置された場合に容易である(図３７ｂ)。ワイヤ４６が同様に配置されている場合、この密度が達成される。10μm長さのナノチューブを使用し、それぞれのナノチューブに沿って20nm毎にメモリ素子とすると、それぞれの方向で500本の平行ワイヤのアレイを形成することができ、それぞれのワイヤは500本のクロスバーアレイ接合(メモリ素子)を含有する。250,000個のメモリ素子がそのようなアレイに形成される。三次元アレイも同様に作り出すことができる。１μmの間隔を二次元アレイ平面の間に作る場合、本発明は、少なくとも約1014メモリ素子/cm3、好ましくは少なくとも約1015メモリ素子/cm3を提供する。
【０１５５】
もう一つの態様において、本ナノスケールメモリデバイスは、３つ以上の状態をもつメモリを含むことができる。書き込み時間と電圧を変動させることにより、このデバイスは指定したコンダクタンスで指定した状態に切り替えることができる。図３８は、書き込み時間に依存した多くの状態を備えたそのようなデバイスを示す。
【０１５６】
図３９ａは、本発明に従ったAND論理ゲートを概略的に示す。図３９ｂは、(Vi1，Vi2)における電圧の関数としての出力電圧を示し、図３９ｃは、出力電圧(voltage out)対入力電圧(voltage in)Vi1を示す。図３９ｄは、出力電圧対入力電圧Vi2を示す。図３９ｅは、図３９ｂの電圧の結果を表にしたものである。図４０ａは、OR論理ゲートを概略的に示す。図４０ｂは、(Vi1，Vi2)における電圧の関数としての出力電圧を示し、図４０ｃは、出力電圧対入力電圧Vi1を示す。図４０ｄは、出力電圧対入力電圧Vi2を示す。図４０ｅは、図４０ｂの電圧の結果を表にしたものである。図４１ａは、NOT論理ゲートを示し、ここでVcc1＝５V、Vcc2＝２V、Vi＝0.5Vである。図４１ｂは、バイアス電圧の関数としての電流を示す。図４１ｃは、出力電圧対入力電圧Viを示す。図８ｄは、出力電圧対入力電圧Vi2を示す。図４１eは、図４１bの電圧結果を表にしたものである。図４２aと図４２ｂは、NOR論理ゲートを示す。図４３aと図４３ｂは、XOR論理ゲートを示す。
【０１５７】
本発明は、検出素子も提供し、これは種を含有するか、含有すると考えられるサンプル(たとえば流体サンプル)中の検体などの種の存在、不存在及び／または量(濃度)を検出できる電子検出エレメント及びナノスケールワイヤであってもよい。本発明のナノスケールセンサは、金属イオンの存在またはpHを検出するための化学的用途で；タンパク質、核酸(たとえばDNA、RNAなど)、糖または炭水化物、及び／または金属イオンを検出するための生物学的用途で；並びにpH、金属イオンまたは当該他の検体を検出するための環境的用途で使用することができる。また、ナノスケールワイヤの電気的特性における変化を検出するために構築し配置したナノスケールワイヤ及び検出器を含む物品も提供する。ナノスケールワイヤの少なくとも一部は、検体を含有するか、または含有すると考えられるサンプルによってアドレス可能である。「アドレス可能である」なる用語は、流体中にあると考えられる検体がナノスケールワイヤと相互作用できるように、流体がナノスケールワイヤに対して配置できる能力として定義される。この流体はナノスケールワイヤに近接しているか、または接触していてもよい。
【０１５８】
ナノチューブが選択される場合でもナノワイヤが選択される場合でも、本発明で使用するためのナノスケールワイヤ及び他の導体または半導体の選択基準は、ある場合に、主にナノスケールワイヤそれ自体が検体と相互作用できるかどうか、または適当な反応物質(たとえば結合パートナー)がナノスケールワイヤの表面に容易に付着することができるかどうか、若しくは適当な反応物質(たとえば結合パートナー)がナノスケールワイヤの表面付近にあるかどうかをベースとする。ナノチューブまたはナノスケールワイヤを含む好適な導体または半導体の選択は、本開示により当業者には明らかであり且つ容易に再現可能であろう。
【０１５９】
本発明で使用したナノスケールワイヤに関連する化学的変化により、ワイヤの特性を変調し、種々のタイプの電子デバイスを作り出すことができる。検体が存在すると、ナノスケールワイヤの結合剤と電気的に結合することによってナノスケールワイヤの電気的特性を変化させることができる。所望により、ナノスケールワイヤは、特定の検体へのその化学的または生物学的特異性に関して選択した、特有な反応物質、結合パートナーまたは特有な結合パートナーでコーティングしてもよい。
【０１６０】
反応物質は、ナノスケールワイヤにおいて検出可能な変化をもたらすようにナノスケールワイヤに対して配置される。この反応物質は、ナノスケールワイヤの100nm以内、好ましくはナノスケールワイヤの50nm以内、より好ましくはナノスケールワイヤの10nm以内に配置することができ、その近接性は当業者によって決定することができる。一態様において、反応物質は、ナノスケールワイヤの５nm未満以内に配置する。別の態様では、反応物質は、ナノスケールワイヤの４nm、３nm、２nm及び１nm以内に配置する。一態様において、反応物質は、リンカーを介してナノスケールワイヤと付着する。
【０１６１】
本発明は、検体の存在または不存在を検出することができるナノスケールワイヤとサンプル露出領域とを含む物品も提供する。このサンプル露出領域は、ナノスケールワイヤに近接した任意の領域であってよく、ここでサンプル露出領域中のサンプルがナノスケールワイヤの少なくとも一部にアドレスする。サンプル露出領域の例としては、ウェル、チャネル、ミクロチャネル及びゲルが挙げられるが、これらに限定されない。好ましい態様において、サンプル露出領域は、ナノスケールワイヤ近くにサンプルを保持するか、サンプル中の検体を検出するためにサンプルをナノスケールワイヤの方に向けることができる。このナノスケールワイヤは、サンプル露出領域に近接して、またはその中に配置することができる。あるいは、ナノスケールワイヤは、流体または流体フローパスに挿入されたプローブであってもよい。ナノスケールワイヤプローブは、マイクロニードルも含み、生物学的サンプルによってアドレス可能であってもよい。この配置において、生物学的サンプルにマイクロニードルプローブを挿入するために構築し配置されたデバイスは、サンプル露出領域を画定するマイクロニードルを取り囲む領域を含み、サンプル露出領域中のサンプルは、ナノスケールワイヤによってアドレス可能であり、逆の場合もまた同じである。流体フローチャネルは、本明細書中、全ての目的に関してその全体が引用により援用される、1997年９月18日発行の国際特許出願国際公開第WO97/33737号に開示された種々の方法を使用して、本発明で使用するのに好都合なサイズ及びスケールで作ることができる(ミクロチャネル)。
【０１６２】
本発明のもう一つの側面において、物品は、一つ以上の多数の検体の存在または不存在を検出することができる多数のナノスコピックワイヤ（２）を含むことができる。個々のナノスケールワイヤは、上記の通り区別を付けてドープすることができるので、検体に対して個々のナノスケールワイヤ感度を変動させることができる。あるいは、個々のナノスケールワイヤは、特定の検体と相互作用するその能力をベースとして選択することができるので、種々の検体の検出が可能である。複数のナノスケールワイヤをランダムに向けてまたは互いに平行にすることができる。あるいは複数のナノスケールワイヤは、基板上のアレイに方向を合わせることができる。
【０１６３】
図４４ａは、本発明の物品の一例を示す。図４４ａにおいて、ナノスケール検出デバイス５１０は、基板５１６の上面５１８の上に配置された単一ナノスケールワイヤ５３８から構成される。チップキャリヤ５１２は、基板５１６と電気接続５２２とを支持するための上面５１４をもつ。チップキャリヤ５１２は、電気接続５２２を電極５３６に接続させる任意の絶縁材料であってもよい。好ましい態様において、このチップキャリヤはエポキシである。このチップキャリヤの上面５１４は、たとえば平面、とつ形及びおう形等の任意の形状であってもよい。好ましい態様において、このチップキャリヤの上面５１４は平面である。
【０１６４】
図４４ａに示されているように、基板５１６の５２０の下面は、このチップキャリヤの上面５１４に隣接して配置され、電気接続５２２を支持する。基板５１６は、典型的には、ポリマー、シリコン、石英またはガラスなどでできている。好ましい態様において、基板５１６は、シリコンオキサイド600nmでコーティングされたシリコンでできている。基板５１６の上面５１８と下面５２０は、平面、とつ形及びおう形等の任意の形状であってよい。好ましい態様において、基板５１６の下面５２０は、チップキャリヤ５１２の上面５１４の輪郭に沿う。同様に、モールド５２４は、上面５２６と下面５２８とをもち、そのいずれも任意の形状であってもよい。好ましい態様において、モールド５２４の下面５２６は、基板５１６の上面５１８の輪郭に沿う。
【０１６５】
モールド５２４は、ミクロチャネルとして示されているサンプル露出領域５３０をもち、５３０はモールド５２４の上面５２６に、図４４ａに示されている流体入口５３２と流体出口５３４とをもつ。ナノスケールワイヤ５３８は、ナノスケールワイヤの少なくとも一部がサンプル露出領域５３０内に配置されるように配置される。電極５３６は、ナノスケールワイヤ５３８を電気接続５２２に接続される。場合により電気接続５２２は、ナノスケールワイヤの電気的特性または他の特性における変化を測定する検出器(示されていない)に接続する。図４６ａと図４６ｂは、それぞれ本発明の一態様の低解像度と高解像度の走査電子顕微鏡写真である。単一のシリコンナノスケールワイヤ５３８が２つの金属電極５３６に接続されている。図５０は、２つの電極に対して配置された典型的なSWNTの原子間力顕微鏡画像を示す。図５０に示されているように、電極５３６間の距離は約50nmである。特定の好ましい態様において、電極距離は50nm〜約20000nmの範囲にあり、より好ましくは約100nm〜約10000nmの範囲にあり、最も好ましくは約50nm〜約5000nmの範囲にある。
【０１６６】
検出器が存在する場合、ナノスケールワイヤに関連する特性を検出し得る任意の検出器を使用することができる。この特性は電気的、光学的などであってよい。ナノスケールワイヤの電気的特性としては、たとえばその伝導率、抵抗率がある。ナノスケールワイヤに関連する光学的特性としては、ナノスケールワイヤが、発光がp/n接合で起きる発光可能なナノスケールワイヤである場合、その発光強度、または発光波長が挙げられる。たとえば、検出器は、電子的または磁気的特性(たとえば電圧、電流、伝導率、抵抗、インピーダンス、インダクタンス、電荷など)における変化を測定できるように構築することができる。検出器は通常、電源と、電圧計または電流計を含む。一態様において、１nS未満のコンダクタンスを検出することができる。好ましい態様において、数千nSの範囲のコンダクタンスを検出することができる。種、または検体の濃度は、マイクロモル〜モル濃度以上まで検出することができる。公知の検出器でナノスケールワイヤを使用することにより、10個の分子未満または１個の分子まで感度を拡大することができる。一態様において、本発明の物品は、ナノスケールワイヤに刺激を輸送でき、検出器はこの刺激からのシグナルを検出するように構築し配置する。たとえば、p/n接合を含むナノスケールワイヤに刺激(電子電流)を輸送し、そこで検出器はこの刺激からのシグナル(電磁放射)を検出するように構築し配置される。そのような配置では、検体とナノスケールワイヤ、またはナノスケールワイヤに近接して配置された反応物質との相互作用が、検出可能な状態でシグナルに影響を与えることができる。反応物質が量子ドットであるもう一つの例では、量子ドットは、一つの波長の電磁波長を受けて、種々の波長の電磁放射を放出するように構築することができる。刺激物質が電磁放射の場合、刺激物質は検体との相互作用によって影響を受け、検出器はそれからのシグナルにおける変化を検出することができる。刺激物質の例としては、定電流/電圧、交流電圧及び、光などの電磁放射が挙げられる。
【０１６７】
一例において、検出及び／または定量すべき検体を含有すると考えられる流体などのサンプル、たとえば特有の化学物質は、ナノスコピックワイヤ５３８でまたはその近くに対応する反応物質をもつナノスケールワイヤと接触する(あるいは少なくとも流体サンプルは、反応物質と接触する)。流体に存在する検体は対応する反応物質と結合し、ナノスケールワイヤの少なくとも一つの特性に変化、たとえば慣用的な電子工学を利用して検出されるナノスケールワイヤの電気的特性における変化をもたらす。すなわち、反応物質と検体との相互作用により、電気的な意味で変化をもたらす、ナノスケールワイヤにおける変化を誘導する。検体が流体中に存在しない場合、ナノスケールワイヤの電気的特性は不変のままで、検出器は変化ゼロを測定する。特定の化学物質の存在または不存在は、ナノスケールワイヤの電気的特性における変化、または変化がないことをモニターすることによって測定することができる。「測定する、検出する：determine」なる用語は、圧電測定、電気化学的測定、電磁気測定、光検出、機械的測定、音響測定、重力測定などによる、種の定量的または定性的分析を意味する。「測定する、検出する」なる用語は、二つの種の間の結合の検出など、種の間の相互作用を検出または定量することも意味する。
【０１６８】
本発明で使用するのに特に好ましいフローチャネル５３０は、「ミクロチャネル」である。「ミクロチャネル」なる用語は、流体動力学が慣性力よりもむしろ粘性力で決定される、低いレイノルズ数の操作を提供する寸法をもつチャネルとして本明細書中で使用する。慣性力対粘性力の比として参照されることがあるレイノルズ数は、以下に与えられる：
【０１６９】
【数３】
Figure 2004535066
【０１７０】
｛式中、uは速度ベクトルであり、ρは流体密度であり、ηは流体の粘度であり、ｄはチャネルの特徴的な寸法であり、τは速度が変化する時間スケールである(但しu/τ＝δu/dt)｝。「特徴的な寸法」なる用語は、当業者に公知の通り、レイノルズ数を決定する寸法に関して本明細書で使用する。円柱状チャネルに関しては、直径である。長方形のチャネルに関しては、主に幅と深さの小さい方によって決まる。Ｖ形チャネルの場合には、「Ｖ」の上部の幅によって決まり、以下同様である。種々のモルフォロジーのチャネルに関するReの計算は、流体力学の標準的なテキストに見出すことができる[たとえばGranger(1995年)Fluid Mechanics，Dover,N.Y.；Meyer(1982年)Introduction to Mathematical Fluid Dynamics，Dover，N.Y.]。
【０１７１】
定常状態における流体フロー挙動(τ−＞無限)は、レイノルズ数、Re＝ρud/ηによって特徴付けられる。サイズが小さいことと速度が遅いことにより、微細加工された流体系は、低レイノルズ数型(約１未満のRe)であることが多い。この領域では、乱流と二次流を起こし、流れの中で混合する慣性効果は僅かであり、粘性効果が動力学を決定する。これらの条件下で、チャネルを通るフローは通常、層流である。特に好ましい態様において、典型的な検体を含む流体を含むチャネルは、約0.001未満、より好ましくは約0.0001未満のレイノルズ数を与える。
【０１７２】
このレイノルズ数はチャネル直径だけでなく、流体密度、流体粘度、流体速度及び速度が変化する時間スケールにも依存するので、チャネル直径に対する絶対上限ははっきりとは画定されない。実際、よく設計されたチャネル構成では、R＜100及び、あるいはR＜1000でも乱流を避けることができるので、比較的大きなチャネルサイズのハイスループット系も可能である。好ましいチャネルの特徴的な寸法範囲は、約１ミリメートル未満であり、好ましくは約0.5mm未満であり、より好ましくは約200ミクロン未満である。
【０１７３】
一態様において、流体フローチャネル３０などのサンプル露出領域は、ポリジメチルシロキサン(PDMS)モールドを使用して形成することができる。チャネルを作り出し、表面に適用し、モールドを除去することができる。特定の態様では、上記参照の特許出願及び国際公開に記載の通り、チャネルは、フォトリソグラフィーを使用してマスターを製造し、次いでマスター上にPDMSをキャストすることによって容易に製造できる。大きなスケールのアセンブリも同様に可能である。
【０１７４】
図４４ｂは、図４４ａのナノスケール検出装置５１０がさらに多数のナノスケールワイヤ５３８a〜ｈ（示されていない)を含む、本発明の別の態様を示す。図４４ｂにおいて、ワイヤ配線(wire interconnect)５４０ａ〜ｈは、対応するナノスケールワイヤ５３８ａ〜ｈをそれぞれ電気接続５２２ａ〜ｈ(示されていない)に接続する。好ましい態様において、各ナノスケールワイヤ５３８ａ〜ｈは、流体中で種々の検体を検出するように選択された特徴的な反応物質をもつ。このようにして、数種の検体の存在または不存在は、一つの試験を実施しながら一つのサンプルを使用して測定することができる。
【０１７５】
図４５ａは、ナノスケールワイヤ５３８が、検体５４４を検出するための結合パートナー５４２である反応物質で変性されたナノスケール検出デバイスの一部を概略的に示す。図４５ｂは、検体５４４が特異的な結合パートナー５４２に付着した、図４５ａのナノスケール検出デバイスの一部を概略的に示す。ナノスケールワイヤの表面を選択的に官能基化することは、たとえば、ナノスケールワイヤをシロキサン誘導体で官能基化することによって実施することができる。たとえば、ナノスケールワイヤは、コーティングすべき変性用化学薬品を含有する溶液中にデバイスを浸漬することによって、ナノスケール検出デバイスを構築した後に変性することができる。あるいは、微小流体チャネル(microfluidic channel)を使用して化学薬品をナノスケールワイヤに輸送することができる。たとえば、最初にナノスケール検出デバイスを、酸素プラズマまたは酸及び／または酸化剤によって親水性にし、次いでアミノシランを含む溶液にナノスケール検出デバイスを浸漬することによって、アミノ基を付着させることができる。たとえば、最初に上記の通りアミノ基を付着させ、次いで必要に応じ二官能性架橋剤を含む溶液に変性済みナノスケール検出デバイスを浸漬し、次いでDNAプローブを含む溶液に変性済みナノスケール検出デバイスを浸漬することによって、DNAプローブを付着させることができる。このプロセスは、ナノスケールワイヤにバイアス電圧を印加することによって加速及び促進することができ、このバイアス電圧は反応種の性質に依存して正負いずれであってもよく、たとえば正のバイアス電圧は、負に帯電したDNAプローブ種をナノスケールワイヤ表面近くに運び、表面アミノ基とのその反応の機会を増やすのに役立つ。
【０１７６】
図４７ａは、バックゲート(backgate)５４６をもつナノスケールセンサのもう一つの態様を示す。図４７ｂは、−10V〜＋10Vの範囲のバックゲート電圧でのコンダクタンス対時間を示す。図４７ｃは、コンダクタンス対バックゲート電圧を示す。このバックゲート電圧は、ナノスケールワイヤからの電荷キャリヤを注入または引き抜くのに使用することができる。従って、これはナノスケールワイヤセンサの感受性及びダイナミックレンジを制御し、且つ検体をナノスケールワイヤに牽引するのに使用することができる。
【０１７７】
図４８ａ及び図４８ｂは、pHの関数として、それぞれ元来のものと、コーティングした単一シリコンナノスケールワイヤのコンダクタンスを示す。図４７に示されるように、サンプルが変化すると、シリコンナノスケールワイヤのコンダクタンスは７から2.5に変化する。図４８のシリコンナノスケールワイヤは、ナノスケールワイヤの表面のアミン基に露出するように変性してある。図４８は、図４７の応答と比較して、pHに対する応答での変化を示す。図４８の変性ナノスケールワイヤは、血液中の生理学的状態で存在するような温和な条件に対する応答を示す。
【０１７８】
図４９は、オリゴヌクレオチド試薬反応物質で変性した表面をもつシリコンナノスケールワイヤのコンダクタンスを示す。このコンダクタンスは、相補的なオリゴヌクレオチド検体が付着したオリゴヌクレオチド試薬に結合すると、劇的に変化する。
【０１７９】
図５１ａは、単層ナノチューブに関しゲート電圧を変化させた静電環境における変化を示す。図５１ｂ及び図５１ｃは、単層カーボンナノチューブのNaCl及びCrClxの存在により誘導されたコンダクタンスにおける変化を示す。
【０１８０】
図９ａは、ヒドロキシル表面基をもつナノセンサをpHレベル２から９に露出したときのコンダクタンスにおける変化を示す。図５２ｂは、アミン基で変性したナノセンサをpHレベル２から９に露出したときのコンダクタンスにおける変化を示す。図５２ｃは、pHレベルを変化させたナノセンサの相対コンダクタンスを示す。この結果は、広範囲のpHで線形の応答を示し、このことは、このデバイスが生理学的流体のpH条件をモニターまたは測定するのに好適であることをはっきりと示している。
【０１８１】
図５３ａは、最初にブランク緩衝溶液に、次いで検体である250nMストレプトアビジンを含む溶液に露出したときの、反応物質BSAビオチンで変性させたシリコンナノワイヤ(SiNW)のコンダクタンスにおける増加を示す。図５３ｂは、最初にブランク緩衝溶液に、次いで検体である25pMストレプトアビジンを含む溶液に露出したときの、BSAビオチンで変性させたSiNWのコンダクタンスにおける増加を示す。図５３ｃは、最初にブランク緩衝溶液に、次いでストレプトアビジンを含む溶液に露出したときに、裸のSiNWのコンダクタンスに変化がないことを示す。図５３ｄは、最初にブランク緩衝溶液に、次いでd-ビオチンストレプトアビジンを含む溶液に露出したときの、BSAビオチンで変性させたSiNWのコンダクタンスを示す。図５３ｅは、最初にブランク緩衝溶液に、次いでストレプトアビジンを含む溶液に、次いで再びブランク緩衝溶液に露出したときの、ビオチンで変性させたナノセンサのコンダクタンスにおける変化を示す。ストレプトアビジンをブランク緩衝液と置き換えてもコンダクタンスに変化はなく、このことは、ストレプトアビジンがBSAビオチン変性ナノセンサに不可逆的に結合したことを示している。図５３ｆは、緩衝溶液と、ストレプトアビジンを含有する溶液とに交互に露出したとき、裸のSiNWのコンダクタンスには変化がないことを示す。これらの結果は、このナノスケールワイヤセンサが、非常に高い感受性でバイオマーカー(bio-marker)の特異的な検出に好適であることを示している。
【０１８２】
図５４ａは、最初にブランク緩衝溶液に、次いで抗ビオチンを含む溶液に露出したときの、BSA-ビオチンで変性させたSiNWのコンダクタンスの減少を示す。抗ビオチンを含む溶液をブランク緩衝溶液と置き換えるとコンダクタンスは増加し、抗ビオチンを含む溶液に再びナノセンサを露出すると減少する。図５４ａは、ビオチンと抗ビオチンとの間の可逆的結合を示す。図５４ｂは、緩衝溶液、続いて抗ビオチンを含む溶液に接触させる間の裸のSiNWのコンダクタンスを示す。図５４ｃは、緩衝液、他のIgG型抗体、次いで抗ビオチン、ビオチンに対するIgG１型抗体に露出する間のBSA-ビオチン変性SiNWのコンダクタンスにおける変化を示す。図５４ｃは、このBSAビオチン変性SiNWが、他のIgG型抗体の存在によって妨げられることなく、抗ビオチンの存在を検出することを示す。これらの結果は、実際の生理学的条件下で動的なバイオマーカーモニタリングに関してこのナノスケールワイヤセンサの重要性を示す。
【０１８３】
アミン変性SiNWは、金属イオンの存在も検出することができる。図５５ａは、ブランク緩衝溶液と1mMのCu(II)を含有する溶液に交互に露出したときの、アミン変性SiNWのコンダクタンスにおける変化を示す。図５５ｂは、アミン変性SiNWをCu(II)0.1mM〜１mMの濃度に露出したときのコンダクタンスにおける増加を示す。図５５ｃは、コンダクタンスにおける増加対Cu(II)濃度を示す。図５５ｄは、最初にブランク緩衝溶液、次いで１mMのCu(II)に露出したとき、未変性SiNWのコンダクタンスに変化がないことを示す。図５５eは、最初にブランク緩衝溶液に、次いで１mMのCu(II)-EDTAに露出したとき、アミン変性SiNWのコンダクタンスに変化がないことを示す。ここでEDTAは、Cu(II)の変性SiNWへの結合能力を妨げる。これらの結果は、無機化学薬品の分析で使用するのに本ナノスケールワイヤセンサの重要性を示している。
【０１８４】
図５６ａは、カルモジュリン、カルシウム結合タンパク質で変性したシリコンナノスケールワイヤのコンダクタンスを示す。図５６ａにおいて、領域１は、ブランク緩衝溶液に露出したときのカルモジュリン変性シリコンのコンダクタンスを示す。領域２は、下向きの矢印で示した図４６に記載のカルシウムイオンを含有する溶液に露出したときの、同じナノスケールワイヤのコンダクタンスの低下を示す。領域３は、上向き矢印で示した、同じナノスケールワイヤをブランク緩衝溶液と再び接触させたときのコンダクタンスの増加を示す。続いて元のレベルにコンダクタンスが戻ることは、このカルシウムイオンがカルモジュリン変性ナノスケールワイヤに可逆的に結合することを示す。図５６ｂは、最初にブランク緩衝溶液に、次いでカルシウムイオンを含有する溶液に露出したとき、未変性ナノスケールワイヤのコンダクタンスには変化がないことを示す。
【０１８５】
上記の通り、一態様において、本発明は、サンプル中に存在すると考えられる検体の存在または不存在を測定するための、電気をベースとするナノスケールのセンサを提供する。このナノスケールセンサは、マクロスケールセンサによって提供されたものよりも、ずっと高い検出感度を提供することができる。さらに、ナノスケールセンサで使用するサンプルサイズは、約10マイクロリットル以下であり、好ましくは約１マイクロリットル以下であり、より好ましくは約0.1マイクロリットル以下である。サンプルサイズは約10nl未満まで小さくてもよい。このナノスケールセンサは、生物学的種に特徴的に接近することもでき、in-vivo及びin-vitro用途のいずれにおいても使用することができる。in-vivoで使用するとき、このナノスケールセンサと対応する方法によって、侵襲手順を最小にすることができる。
【０１８６】
図５７ａは、ドープ濃度とナノスケールワイヤ直径と比較した５つまでの電荷を検出するための感度の計算を示す。図のように、ナノスケールワイヤの感度は、ドープ濃度を変化させることにより、またナノスケールワイヤの直径を調整することによって制御することができる。たとえば、ナノスケールワイヤのドープ濃度を高めると、ナノスケールワイヤが検出できる電荷が増加する。また、20nmワイヤには、同じ数の電荷を検出するための５nmのナノスケールワイヤよりもドープが少なくてよい。図５７ｂは、ナノスケールワイヤ直径と比較して、単一電荷を検出するための閾値ドープ密度の計算を示す。20nmナノスケールワイヤは、単一電荷を検出するのに５nmナノスケールワイヤよりもドープが少なくてよい。
【０１８７】
図５８ａは、InPナノスケールワイヤの略図を示す。このナノスケールワイヤは均質であってもよく、またはドーパントの別々の領域を含んでいてもよい。図５８ｂは、pHを変動させたときの、経時における図５８ａのナノスケールワイヤのルミネセンスにおける変化を示す。図のように、ナノスケールワイヤの発光強度は、結合レベルに比例して変化することができる。pHが高くなるに連れて、光強度は下がり、pHが低下するに連れて、光強度は増加する。本発明の一態様では、マイクロアレイのそれぞれの電極を通して掃引(sweep)することによって、個々にアドレスした光シグナル検出も検討する。本発明のもう一つの態様は、電気的検出器と組み合わせた光学センサなどの、二つのシグナル検出器を検討する。
【０１８８】
図５９ａは、ナノスケールワイヤセンサの一態様を示す。図５９ａに示されているように、本発明のナノスケールワイヤセンサは、ドープシリコン５５０の単一分子を含む。このドープシリコンはチューブの形で、ドープはn-ドープまたはp-ドープである。いずれにしろ、ドープシリコンナノスケールワイヤは、電圧を加える高電気抵抗の半導体材料を形成することができる。外面及び内面は、酸化物または他のコーティングであってもよい。表面は、FETデバイスのゲート５５２として機能し、いずれかの端部の電気的接触によってナノスケールワイヤがドレイン５５６及びソース５５８として機能することができる。示された態様では、デバイスは対称性であり、デバイスのどちらの端部もドレインまたはソースとしてみなすことができる。例示の目的のため、図５９ａのナノスケールワイヤはソースとして左側を画定し、ドレインとして右側を画定する。図５９ａは、ナノスケールワイヤデバイスが二つの導体素子５５４上に配置され、且つ電気的に接続されていることも示している。
【０１８９】
図５９ａ及び５９ｂは、化学的及び／またはリガンド-ゲート電界効果トランジスタ(FET)の一例を示す。FETはエレクトロニクス業界では公知である。手短に言えば、FETは、一つがドレインに結合し一つがソースに結合する二つの電極の間の導体がソースとドレインの間のチャネルの電荷利用性に依存する、３端子デバイスである。FETは、本明細書中、全ての目的に関してその全体が引用により援用される、たとえばThe Art of Electronics,第二版、Paul Horowitz及びWinfiled Hill、Cambridge University Press、1989年、113〜174頁に詳細が記載されている。電荷キャリヤの利用可能性は、ゲート電極としても公知の第三の「制御電極」に適用した電圧によって制御することができる。チャネルの電気伝導性は、チャネルを横切って電界を作るゲート電極に適用した電圧によって制御される。図５９ａと図５９ｂのデバイスは、化学薬品またはリガンドがゲートに電圧をもたらし、その電圧が電場を生じてチャネルの伝導性を変えるので、化学-FETまたはリガンドFETとみなすことができる。このチャネルでの伝導性の変化は、チャネルを通る電流のフローに影響を与える。この理由のため、FETは、ゲートの電圧がソースとドレインを通るチャネルの電流を制御するトランスコンダクタンスのデバイス(transconductant device)としても参照される。FETのゲートは、たとえば接合FET(JFET)中の半導体接合または、金属酸化物半導体FET(MOFET)中の酸化物不導体を使用することにより、電気伝導性チャネルから絶縁される。従って、図５９ａ及び５９ｂにおいて、ナノスケールワイヤセンサのSiO2外面は、ゲートに対しゲート絶縁材として機能することができる。
【０１９０】
適用時、図５９ｂに説明するナノスケールワイヤデバイスはFETデバイスを提供し、そのFETデバイスは、サンプルフローパス内に配置されるか、サンプルと接触することができる。サンプル内の当該素子は、特定の条件下でナノスケールワイヤデバイス表面と接触し、表面と結合するか、接着する。
【０１９１】
この目的に関しては、デバイスの外面は、当該部位に特異的である結合パートナーなどの反応物質をもつことができる。この結合パートナーは、サンプル中の当該部分が外部表面と接着し結合するよう、その部位に結合するか、その部分を引きつけることができる。この一例が図５９ｃに示されており、ここでは、ナノスケールワイヤデバイスの表面に結合している当該５６０の部位(縮小して描かれていない)がある。
【０１９２】
図５９ｃを参照して、図示されているように、この部位が形成するに連れて、空乏領域(depletion region)５６２がナノスケールワイヤデバイス内に作られて、ワイヤを通過する電流を制限する。この空乏領域は、チャネルのタイプに依存して、正孔または電子を減らすことがある。これは図５９ｄに概略的に示されている。この部位は、ゲート/ドレイン接合を横切って電圧変化をもたらし得る電荷をもつ。
【０１９３】
本発明のナノスケールセンサは、態様によってはリアルタイムデータを集めることができる。特異的な化学的または生物学的反応の反応速度をモニターするために、このリアルタイムデータを使用することができる。in-vivoで存在する生理学的状態または薬剤濃度は、ドラッグデリバリーシステムを制御するのに使用し得るリアルタイムシグナルも生じることができる。たとえば、本発明は、一側面において、ナノスケールワイヤ検出器、読み取り器、及びコンピューター制御応答系を含む、集積システムを包含する。この例において、本ナノスケールワイヤ検出器は、サンプル中の検体の平衡における変化を検出し、コンピューター制御応答系にシグナルを供給して、化学薬品または薬剤を引き留めたり放出させたりする。これは、その小さなサイズと低エネルギー要件のため、埋込可能な薬剤または化学薬品送達系として特に有用である。当業者は、本発明と関連して使用するのに好適な埋込可能なデバイス、読み取り器、及びコンピューター制御応答系を構築するためのパラメータ及び要件を承知しているだろう。則ち、当業者の知識を、センサとしてのナノスケールワイヤの本発明の開示と組み合わせれば、埋込可能なデバイス、リアルタイム測定デバイス、集積系などが可能である。そのような系は、一つまたは複数の生理学的特徴を個別にまたは同時にモニターするように製造することができる。そのような生理学的特徴としては、酸素濃度、二酸化炭素濃度、グルコースレベル、特定の薬剤の濃度、特定の薬剤副生成物の濃度などが挙げられる。集積生理学的デバイスは、本発明のセンサによって感受した条件に依存した機能を発揮するように構築することができる。たとえば、本発明のナノスケールワイヤセンサは、グルコースを検出するように構築し配置することができ、測定したグルコースレベルに基づいて、適当な制御機構によって被験者にインスリンを放出することができる。
【０１９４】
もう一つの態様において、本物品は、サンプル露出領域とナノスケールワイヤとを含むカセットを含むことができる。サンプル露出領域のサンプル中の検体の検出は、カセットと検出装置との接続を切り、一方の側でサンプルを集め、もう一方の側で検出しながら行うことができる。このカセットは、ナノスケールワイヤと関連する特性を測定するための検出装置に動作可能に接続可能である。本明細書中で使用するように、デバイスがもう一つの装置に取付け、相互作用する能力をもつ場合、デバイスは「動作可能なように接続可能」である。
【０１９５】
もう一つの態様において、一つ以上のナノスケールワイヤを微小流体チャネルに配置することができる。一つ以上のナノスケールワイヤを異なる検体を検出するために、または同一検体の流速を測定するために種々の位置で同一ミクロチャネルを交差させることができる。もう一つの態様では、一つ以上のナノスケールワイヤを微小流体チャネルに配置することができ、これはマイクロニードルプローブまたはディップ・アンド・リード(dip-and-read)プローブ中の多数の分析素子の一つを形成することができる。このマイクロニードルプローブは場合により埋込可能であり、リアルタイムで同時に数種の検体を検出することができる。もう一つの態様では、一つ以上のナノスケールワイヤを微小流体チャネルに配置することができ、チップデバイス上のカセットまたはラボ(lab)用のマイクロアレイに分析素子の一つを形成することができる。当業者は、チップデバイス上のそのようなカセットまたはラボが、化学分析またはコンビナトリアル創薬 (combinational drug discovery)に特に好適であることを理解するだろう。本発明のナノスケールセンサを使用する関連法は、他の特定の検出法などのように、標識化を必要としない。一つのナノスケールセンサで複数のナノスケールワイヤを含ませることができる能力によって、単一サンプル中に存在すると考えられる種々の検体の同時検出が可能になる。たとえば、ナノスケールpHセンサは、それぞれが種々のpHレベルを検出する多数のナノスケールワイヤを含むことができ、また多数のナノスケールワイヤのついたナノスケールオリゴセンサは、複数の配列若しくは、配列の組合せを検出するのに使用することができる。
【０１９６】
本発明のこれら及び他の態様の機能及び好都合な点は、以下の実施例により詳細に理解することができるだろう。これらの実施例は、本発明の本質の例示的なものであって、本発明の範囲を限定するものではない。
【実施例】
【０１９７】
実施例１
単結晶ｎ−型及びｐ−型シリコンナノワイヤ（ＳｉＮＷ）を調製し、電気輸送特性によりキャラクタライズした。本明細書で使用される通り、「単結晶」体は、その物体にわたり共有結合、イオン結合、又はそれらの組み合わせを有する物体である。そのような単結晶体は結晶内に欠陥を含む場合があるが、イオン結合又は共有結合性ではなく互いが近接するにすぎない１以上の結晶を含む物体から区別される。レーザ結晶成長は、ＳｉＮＷの気相成長の間にホウ素又はリンドーパントの何れかを制御して導入するために使用された。ゲートに依存した輸送測定によるキャリア移動度の見積もりは、拡散輸送と矛盾しない。それに加え、これらの研究は、ＳｉＮＷを高濃度でドープすることができ金属領域に近づきうることを示す。高濃度でドープしたＳｉＮＷについて行われた温度に依存した測定は、４．２Ｋまでクーロンブロッケードの証拠を示さず、ＳｉＮＷが構造的及び電子的に均一性であることを立証する。
【０１９８】
現在、ナノスケールのワイヤ（“１Ｄ”構造）には大きな興味が持たれている理由は、次元とサイズが物性にどの様な影響を与えるかについて基礎的な概念を試験できる可能性があり、新たに広がりつつあるナノテクノロジーの重要なビルディングブロックとして機能する可能性があるからである。１Ｄナノ構造に特に重要なことは、ワイヤを通した電気輸送であり、その理由は、多くのナノスケールエレクトロニクス用途にとって、予測可能で制御可能なコンダクタンスが重要だからである。
【０１９９】
ＳｉＮＷの制御されたドーピング、及び、これらドープされたナノスケールワイヤの電気特性の輸送測定を用いたキャラクタリゼーションが報告されている。ゲートに依存した２端子測定は、ボロンドープ（Ｂ−ドープ）及びリンドープ（Ｐ−ドープ）ＳｉＮＷがそれぞれｐ−型及びｎ−型材料として振る舞うことを実証し、キャリ移動度の見積もりは、これらのナノスケールワイヤにおける拡散輸送を示唆する。
【０２００】
ＳｉＮＷはレーザ支援触媒成長（ＬＣＧ）を用いて合成された。簡潔に説明すると、Ｎｄ−ＹＡＧレーザ（532 nm; パルス幅 8ns、300 mJ/パルス、10Hz）を金ターゲットのアブレーションに用い、それによりリアクター内に金ナノクラスター触媒粒子を生成させる。ＳｉＮＷは、反応体としてのＳｉＨ４のフロー中で成長させることができる。その様なＳｉＮＷは反応体フロー中にＢ２Ｈ６を組み込むことによりホウ素でドープすることができ、Ａｕ−Ｐターゲット（９９．５：０．５ｗｔ％、Alfa Aesar）及び反応体ガス入り口における追加の赤リン（99% Alfa Aesar）を用いてリンでドープすることができる。透過電子顕微鏡（ＴＥＭ）測定は、この技術を用いて成長させたドープＳｉＮＷが、以前に記載された通り、密なＳｉＯｘ又はＳＯ２シース（sheath）で覆われた単結晶シリコンコアを有することを実証する。
【０２０１】
個々のＳｉＮＷの電気的なコンタクトは、JEOL 6400ライターを用いて標準的な電子ビームリソグラフィーを用い行われた。ナノスケールワイヤは、バックゲートとして使用される導電性Ｓｉを下部に有する酸化されたＳｉ基板（抵抗1-10Ωcm、600nm SiO2、Silicon Sense Inc.）上に担持された。ＳｉＮＷへのコンタクトは、加熱により気化されたＡｌ（５０ｎｍ）及びＡｕ（１５０ｎｍ）を用いて行われた。電気輸送測定は、コンピュータ制御下でノイズが1pA以下である手製システムを用いて行われた。温度依存測定は、Quantum Design 磁気特性測定システムで行われた。
【０２０２】
TEMの研究は、ホウ素及びリンドープされたＳｉＮＷが単結晶であることを示す。電気輸送スペクトロスコピーにより、ｐ−型（ホウ素）又はｎ−型（リン）ドーパントの存在及び相対的なドーピングレベルがはっきりと実証された。これらの測定では、ナノスケールワイヤの電流対電圧の測定をする間、ＳｉＮＷの静電ポテンシャルを変動させるためゲート電極が使用された。ＳｉＮＷのコンダクタンスは正（負）のゲート電圧を増加させると逆向きに変動するため、ゲート電圧の関数としてのコンダクタンスの変化は、所定のナノスケールワイヤがｐ−型であるかｎ−型であるかを区別するために用いることができる。
【０２０３】
真性及びＢ−ドープＳｉＮＷについて記録された、ゲートに依存した典型的な電流対バイアス電圧（Ｉ−Ｖ）曲線を、図８Ａ−８Ｃに示す。図８Ｂ及び８Ｃに示す２つのＢ−ドープワイヤは、ＳｉＨ４：Ｂ２Ｈ６比をそれぞれ１０００：１及び２：１として合成された。一般的に、２端子Ｉ−Ｖ曲線は直線であり、金属電極がＳｉＮＷとオーミックコンタクトを生じていることを示唆する。真性ナノスケールワイヤで観測された小さな非線形性は、このコンタクトがやや非オーミックであることを示す。ゲート電圧が０で記録されたＩ−Ｖデータの解析は、接触抵抗及びＳｉＮＷの酸化物被膜からの寄与を説明し、３．９ｘ１０２Ωｃｍの抵抗をもたらす。注目すべきことに、Ｖｇを負（正）方向に増加させた場合、コンダクタンスが増加（減少）する。このゲート依存性は、ＳｉＮＷがｐ−型半導体であることを示す。低濃度のＢ−ドープＳｉＮＷについて記録された同様のＩ−Ｖ対Ｖｇ曲線は、ｐ−型であることを示す。さらに、このＢ−ドープＳｉＮＷ（１Ωcm）のＶｇ＝０での抵抗は、真性ＳｉＮＷより２桁以上小さく、化学的に伝導性を制御できることを明確に実証する。後者の点は、図８Ｃに示す高濃度のＢ−ドープＳｉＮＷについてのＩ−Ｖカーブ測定により、さらに裏付けられる。このワイヤは６．９ｘ１０−３Ωcmという非常に低い抵抗を有し、Ｖｇに依存しない；つまり、Ｖｇが０Ｖ及び２０Ｖで記録されたＩ−Ｖデータは、重なる。これらの結果は、金属限界に近い高キャリア濃度と矛盾しない。
【０２０４】
低濃度及び高濃度のＰ−ドープＳｉＮＷのＶｇに依存した輸送を測定した。低濃度ドープナノスケールワイヤについて記録したＩ−Ｖ（図９Ａ）は幾分非線形であり、電極とナノスケールワイヤ間の接触が理想的でないことを示し、Ｖｇ依存性はＢ−ドープＳｉＮＷについて観測されたものと反対である。注目すべきことに、この観測されたゲート依存性は、Ｐ−ドーピングについて予想されるｎ−型材料と矛盾しない。このワイヤについて見積もられたＶｇ＝０での抵抗は２．６ｘ１０２Ωcmであった。この比較的高い抵抗は、低いドーピングレベル及び／又は低い移動度を示唆している。それに加え、高濃度のＰ−ドープＳｉＮＷも作成され研究された。典型的な高濃度Ｐ−ドープワイヤについて記録されたＩ−Ｖデータは直線であり、２．３ｘ１０−２Ωcmの抵抗を有し、Ｖｇに依存しないことを示す。この低抵抗（低密度Ｐ−ドープ試料より４桁小さい）及びＶｇへの非依存性は、高キャリア濃度がＳｉＮＷのＰ−ドープによっても生成できることを実証する。
【０２０５】
上記の結果は、多くの桁にわたってＳｉＮＷの伝導性を変化させるためにホウ素及びリンを用いることができることを示し、ドープされたＳｉＮＷの伝電性がホウ素及びリンドーパントについて正（負）のＶｇに対し逆に応答することを示す。事実、Ｖｇ依存性は、ＳｉＮＷにおけるホウ素によるｐ−型（ホール）ドーピングとリンによるｎ−型（電子）ドーピングについての強い証拠を提供する。観測されたゲート依存性は、図１０Ａ及びＢに示した概略図を参照して理解することができ、これらの図は静電ポテンシャルがＳｉＮＷバンドにもたらす効果を示す。これらのダイアグラムでは、ｐ−型ナノスケールワイヤ（図１０Ａ）及びｎ−型ナノスケールワイヤ（図１０Ｂ）は両端で金属電極と接触している。従来の金属−半導体界面のように、ＳｉＮＷバンドはベンディングし（ｐ−型については上向き、ｎ−型については下向き）、金属接点のフェルミレベルに沿ってナノスケールのフェルミレベルを移動させる。Ｖｇ＞０では、バンドが低下し、Ｂ−ドープＳｉＮＷにおけるホールを欠乏させ、伝導性を押し下げる。反対に、Ｖｇ＜０ではバンドを上昇させ、Ｂ−ドープ（ｐ−型）ＳｉＮＷの伝電性を増加させ、Ｐ−ドープ（ｎ−型）ＳｉＮＷの導電性を低下させる。
【０２０６】
それに加え、トランスコンダクタンス、dI/dVg=μC/L2 )V（式中、μはキャリア移動度であり、Ｃはキャパシタンスであり、ＬはＳｉＮＷの長さである）からキャリア移動度を見積もることができる。ＳｉＮＷのキャパシタンスはＣで与えられ、2πεε0Ｌ/ln(2h/r)（式中、εは誘電率であり、hはシリコンオキサイド層の厚さであり、rはSiNWの半径である）にほぼ等しい。このモデルから予想される通り、dI/dVg対Vのプロットは真性（図８Ａ）及び低濃度Ｂ−ドープ（図８Ｂ）ＳｉＮＷでは直線である。真性ＳｉＮＷのdI/dVgの傾き（２．１３ｘ１０−１１）及びＢ−ドープＳｉＮＷの傾き（９．５４ｘ１０−９）は、それぞれ５．９ｘ１０−３ｃｍ２／Ｖ／ｓ及び３．１７ｘ１０２ｃｍ２／Ｖ／ｓをもたらす。Ｂドープナノスケールワイヤの移動度は、ドーピング濃度１０２０ｃｍ−３でのバルクＳｉで予想される移動度に匹敵する。
【０２０７】
高濃度Ｂ−ドープＳｉＮＷの温度依存性の研究が行われた。温度依存のＩ−Ｖ曲線は、ドープされた半導体について予測される通り、温度を下げるにつれてコンダクタンスが低下することを示す（図１１Ａ及び１１Ｂ）。より重要なことには、達成可能な最低温度までクーロンブロッケードの証拠がない（図１１Ｂ）。高分解能Ｉ−Ｖ対Ｖｇ測定はクーロンブロッケードの痕跡を示さないため、Ｖ＝０付近での小さな非線形性はコンタクト効果による。電極間のこの均一なワイヤ（厚さ１５０ｎｍ、長さ２．３μｍのワイヤ）内のクーロン荷電効果には、ｋＴ＝ｅ２／２Ｃから見積もられる約２６ｍＫ未満の温度を要する。これは、ＳｉＮＷの直径の変化及び欠陥は充分に小さく、これらの温度でクーロンブロッケードを示す小さいアイランドにＳｉＮＷを効果的に「分断（break up）」できないことを強く示している。これらの結果は、リソグラフィーでパターンを施されたＳｉＮＷがクーロンブロッケードを示すという研究と対照的であり、これらの自立型ナノスケールワイヤの高い品質を立証する。
【０２０８】
単結晶ｎ−型及びｐ−型シリコンナノスケールワイヤ（ＳｉＮＷ）を調製し、電気輸送測定によりキャラクタリゼーションを行った。レーザ触媒成長を用いて、ＳｉＮＷの気相成長の間、ホウ素又はリンドーパントを制御して導入した。個々のホウ素ドープ及びリンドープＳｉＮＷについて行われた２端子のゲート依存測定は、これらの材料がそれぞれｐ−型及びｎ−型材料であることを示す。ゲート依存輸送測定からのキャリア移動度の見積もりは、拡散輸送と矛盾せず、ワイヤの直径が小さくなると移動度が減少する兆候を示す。それ加え、これらの研究は、ＳｉＮＷに高ドーパント濃度を組み込むことができること、そして金属領域に近づきうることを示す。高濃度のドープＳｉＮＷで行われた温度依存測定は、４．２Ｋまでの温度で単一電子荷電の証拠を示さず、ＳｉＮＷが構造及びドーピングの点で高い程度に均一性を有することを示す。
【０２０９】
具体的には、ｐ−型（ｎ−型）ＳｉＮＷをｎ−型（ｐ−型）ＳｉＮＷの上に直接アセンブリーすることにより、交差ＳｉＮＷｐ−ｎ接合を形成した。輸送測定は、逆バイアスで整流作用を示し、順バイアスでは急峻な電流の立ち上がりを示す。接合を形成するｐ−型及びｎ−型ＳｉＮＷについて行われた同時測定は、これらのナノスケールワイヤへのコンタクトがオーミック（非整流）であり、整流的な挙動が二つのＳｉＮＷ間のｐ−ｎ接合によることを実証する。
【０２１０】
図８Ａは、直径７０ｎｍの真性ＳｉＮＷについて異なるゲート電圧（Ｖｇ）で記録された電流（Ｉ）対バイアス電圧（Ｖ）曲線を示す。曲線１，２，３，４，５，６，及び７は、それぞれＶｇ＝−３０、−２０、−１０、０Ｖ、１０，２０、３０Ｖに対応する。挿入図は、金属と接触したＳｉＮＷの典型的な走査電子顕微鏡像である（スケールバー＝１０μｍ）。図８Ｂは、直径１５０ｎｍのＢ−ドープＳｉＮＷで記録されたＩ−Ｖデータを示す；曲線１−８はＶｇ＝−２０、−１０、−５、０、５，１０、１５，２０Ｖにそれぞれ対応する。図８Ｃは、直径１５０ｎｍの高濃度Ｂ−ドープＳｉＮＷについて記録されたＩ−Ｖ曲線を示す；Ｖｇ＝２０Ｖ（実線）及び０Ｖ（破線）。
【０２１１】
図９Ａは、直径６０ｎｍのＰ−ドープＳｉＮＷについて記録されたＩ−Ｖデータを示す。曲線１，２，３，４，５，及び６は、それぞれＶｇ＝２０，５，１，０，−２０，−３０Ｖに対応する。図９Ｂは、直径９０ｎｍであり高濃度でＰ−ドープされたＳｉＮＷについて記録されたＩ−Ｖ曲線を示す；Ｖｇ＝０Ｖ（実線）、及び−２０Ｖ（破線）。
【０２１２】
図１０Ａは、ｐ−型ＳｉＮＷデバイスのエネルギーバンドダイアグラムを示す。図１０Ｂは、ｎ−型ＳｉＮＷデバイスのエネルギーバンドダイアグラムを示す。ダイアグラムは、ナノスケールワイヤの両方の型についてＶｇが静電ポテンシャルに与える影響を概略的に示す。
【０２１３】
図１１Ａ及びＢは、高濃度でＢ−ドープされたＳｉＮＷについて記録された温度依存のＩ−Ｖ曲線を示す。図１１Ａでは、曲線１，２，３，４，５，及び６がそれぞれ温度２９５，２５０，２００，１５０，１００，５０Ｋに対応する。図１１Ｂは、４．２Ｋでナノスケールワイヤについて記録されたＩ−Ｖデータを示す。
【０２１４】
実施例２
このレーザ触媒成長（ＬＣＧ）法で触媒としてよく規定された（well-defined）金コロイドを使用することにより、単結晶性ＧａＰナノワイヤのほぼ単分散の試料を、直径１０，２０、３０ｎｍで長さが１０μｍ以上として合成した。この方法では、Ｇａ及びＰの反応体は固体ＧａＰのレーザブレーションで生成され、続いて金ナノクラスター触媒によりナノワイヤ構造体へ導かれる。この方法で調製されたナノワイヤの透過電子顕微鏡（ＴＥＭ）による研究は、ナノワイヤの直径の分布がナノクラスター触媒により規定されることを実証する。高分解能ＴＥＭは、ワイヤが［１１１］の成長方向を有する単結晶閃亜鉛構造であることを示し、エネルギー分散型Ｘ線分析により、ナノワイヤ組成が定比のＧａＰであることが確認される。単分散ナノクラスター触媒をＬＣＧ法と組み合わせて用いることにより、よく規定されて制御された直径を有する幅広い半導体ナノスケールワイヤの成長が確立され、一次元（１Ｄ）系の基礎的な特性から機能性ナノデバイスのアセンブリーまでの機会が提供される。
【０２１５】
この実施例は、ＬＣＧ法による自立型単結晶半導体ナノスケールワイヤへの一般的な合成アプローチの発展も実証する。ＬＣＧでは、固体ターゲットのレーザブレーションを使用して、金属ナノスケール触媒クラスターと、気相−液相−固相成長メカニズムによりナノスケールワイヤを生成する反応性半導体原子とを同時に発生させる。この方法は、幅広い範囲のＩＩＩ−ＩＶ−ＩＶ族及びＩＩ−ＶＩ族ナノスケールワイヤの生成に用いられた。ナノクラスター触媒のサイズは、成長の間、ワイヤのサイズを決定し、そのため単分散ナノクラスター触媒を用いることにより、狭いサイズ分布のワイヤを生成することができる。ナノメータの直径の金コロイドがこの技術に使用された。
【０２１６】
直径８．４，１８．５、及び２８．２ｎｍの金コロイドを用いてＬＣＧによりＧａＰナノスケールワイヤを成長させた。これらの実験では、ナノクラスター触媒はＳｉＯ２基板上に担持され、レーザブレーションを使用してＧａＰの固体ターゲットからＧａ及びＰ反応体を発生させる。電界放出走査電子顕微鏡（ＦＥＳＥＭ）は、３つのサイズの触媒全てを用いて、１０μｍを超える長さのナノスケールワイヤ（図１３Ａ）が得られたことを実証する。ナノスケールワイヤの末端の調査も、ナノクラスター触媒の存在を示す。Ａｕコロイドなしで行われた対照実験では、ナノスケールワイヤが生成しなかった。ＦＥＳＥＭ像は、ナノスケールワイヤの直径分布がコロイド触媒なしの実験で得られたものより狭い分布であることを示す。
【０２１７】
これらの実験で用いられた成長装置を以下に記載する。基板は、６００ｎｍの熱酸化オキサイド（Silicon Sense）を有するシリコンウエハを０．４％Ｎ−［３−（トリメトキシシリル）プロピル］−エチレンジアミンを有する９５：５ ＥｔＯＨ：Ｈ２Ｏ溶液に入れ、１００−１１０℃で１０分間硬化させることにより作成した。Ａｕコロイド溶液を１０９−１０１１粒子／ｍＬで希釈して凝集を最小化し、基板上に堆積した。基板を石英管の炉の下流端に置き、炉の上流端の３−４ｃｍ外側にＧａＰの固体ターゲットを置いた。チャンバーを１００ｍＴｏｒｒ未満に排気し、１００ｓｃｃｍのエアフローにより２５０Ｔｏｒｒに保持した。炉を７００℃に加熱し、ターゲットをＡｒＦエキシマレーザ（波長１９３ｎｍ、１００ｍＪ／パルス、１０Ｈｚ）で１０分間アブレーションした。冷却後、基板をＦＥＳＥＭ（ＬＥＯ９８２）で調べた。ＴＥＭ（ＪＥＯＬ ２００ＣＸ及び２０１０）及びＥＤＡＸ分析のため、ナノスケールワイヤをエタノール中で超音波処理して基板から除去した後、銅グリッドに堆積した。
【０２１８】
金コロイドを用いて生成されたナノスケールワイヤの直径分布の定量的な測定を行い、それらの構造と組成をよりよくキャラクタライズするため、ＴＥＭを使用した。高分解能ＴＥＭは、ワイヤが単結晶であり（図１３Ｂ）、［１１１］方向に成長していることを示し、ＥＤＡＸは、組成が定比のＧａＰ（Ｇａ：Ｐ＝１．００：０．９４）であり、この技術の限界内であることを確認する。注目すべきは、ナノスケールワイヤの直径の詳細なＴＥＭ分析が、コロイド触媒の直径及び分散と非常に良い相関を示すことである（図１４Ａ及びＢ）；つまり、２８．２±２．６、１８．５±０．９、及び８．４±０．９ｎｍコロイドから成長したワイヤについて、平均直径が３０．２±２．３、２０．０±１．０、及び１１．４±０．９ｎｍであることが観測された。ナノスケールワイヤの平均直径は、一般にコロイドの直径より１−２ｎｍ大きい。この増加は、Ｇａ及びＰ反応体の合金が、ナノスケールワイヤの核生成が起きる前にコロイドと反応するためである。３０ｎｍ及び２０ｎｍワイヤ（それぞれ図１４Ａ及びＢ）について、ナノスケールワイヤ分布の幅はコロイドの分布幅を反映し、ワイヤの単分散性がコロイドの分散のみに制限されることを示唆している。直径１０ｎｍのワイヤ（図１４Ｃ）について、ワイヤ分布が少しブロード化（１ｎｍ）していることは、コロイドの凝集に起因する可能性がある。基板に堆積するコロイド溶液の濃度が増加するにつれて、平均直径及び分布幅が増加した。分布が約２．５ｎｍ離れたピークを有するという事実は、２つのコロイドの凝集物から成長したワイヤがあることを示唆する。全ての場合において、ワイヤの直径の分布は、コロイド触媒を使用せずに成長させた分布より一桁以上狭いものであった（図１４Ｄ）：４３±２４ｎｍ。
【０２１９】
この研究は、様々なコロイドについて半導体ナノスケールワイヤの直径を系統的に制御できることを示す。要約すると、単分散の直径分布を有する半導体ワイヤの制御された合成の実証が実現された。
【０２２０】
具体的には、図１２は、よく規定されたＧａＰ半導体ナノスケールワイヤの成長のため触媒として単分散金コロイドを使用することを示す概略である。
具体的には、図１２は、よく規定されたＧａＰ半導体ナノスケールワイヤの成長のための単分散金コロイドの使用を示す概略である。
【０２２１】
図１３Ａは、２８．２ｎｍコロイドから合成されたナノスケールワイヤのＦＥＳＥＭ像を示す（スケールバーは５μｍである）。挿入図は、これらのワイヤのひとつの末端のＴＥＭ像である（スケールバーは５０ｎｍである）。高いコントラストの特徴は、ワイヤの末端のコロイド触媒に対応する。図１３Ｂは、この試料の別のワイヤのＴＥＭ像を示す（スケールバーは１０ｎｍである）。［１１１］格子面が解像され、初期の研究と一致して、この軸に沿ってワイヤ成長がおきることを示す。面間間隔の測定は、ワイヤについて格子間隔が０．５４ｎｍ（±０．０５ｎｍ）を与え、この値はＧａＰのバルクの値と一致する。
【０２２２】
図１４Ａ−Ｃは、２８．２ｎｍ（図１４Ａ）、１８．５ｎｍ（図１４Ｂ）、及び８．４ｎｍ（図１４Ｃ）コロイドから成長したワイヤについて測定された直径のヒストグラムを示す。実線は、ワイヤの分布を示す。図１４Ｄは、コロイドなしで従来の方法を用いて成長させたワイヤの直径のヒストグラムを示し、ＡｕナノクラスターとＧａＰ反応体との両者の発生にレーザが用いられる。分布は非常のブロードであり（標準偏差＝２３．９ｎｍ）、平均直径（４２．７ｎｍ）は、予め規定されたコロイド触媒を用いて合成されたものよりずっと大きい。全ての場合において、報告されたナノスケールワイヤは結晶性コアに対応する。全てのナノスケールワイヤの表面上のアモルファス酸化物層は、同じ実験内ではワイヤ間で比較的均一であるが、合成ごとに厚みが２−６ｎｍ変動する。
【０２２３】
実施例３
多成分半導体ナノスケールの広い範囲の合成が、レーザ支援触媒成長を用いて実現された。２成分のＩＩＩ−Ｖ材料（ＧａＡｓ、ＧａＰ，ＩｎＡｓ、及びＩｎＰ）、３成分のＩＩＩ−Ｖ材料（ＧａＡｓ／Ｐ、ＩｎＡｓ／Ｐ）、２成分のＩＩ−ＶＩ化合物（ＺｎＳ，ＺｎＳｅ，ＣｄＳ，及びＣｄＳｅ）、及び２成分のＳｉＧｅ合金のナノスケールワイヤは、高純度（＞９０％）単結晶と同様のバルク純度で調製された。ナノスケールワイヤは３から数十ナノメートルの範囲で変動する直径を有し、数十マイクロメートルに及ぶ長さを有する。技術的に重要な半導体ナノスケールワイヤのこの広い範囲の合成は、多くの他の材料の拡張できる。
【０２２４】
本技術は、ＬＣＧ法を用いた単体のＳｉ及びＧｅナノスケールワイヤの成長を包含し、ＬＣＧ法は、レーザブレーションを用いて、サイズを規定するナノメートルの直径を有する触媒クラスターを発生させ、気相−液相−固相（ＶＬＳ）メカニズムによる結晶性ナノスケールワイヤの成長を方向づける。ＶＬＳ成長過程及びＬＣＧ法はレーザブレーション法の鍵となる特徴は、平衡相図を用いて触媒及び成長条件を選択できることであり、それにより新たなナノスケールワイヤ材料の合理的な合成が可能になることである。注目すべきことに、本試料はＩＩＩ−Ｖ材料ＧａＡｓ，ＧａＰ，ＧａＡｓＰ、ＩｎＡｓ，ＩｎＰ及びＩｎＡｓＰ；ＩＩ−ＶＩ材料ＺｎＳ、ＺｎＳｅ、ＣｄＳ、及びＣｄＳｅ；並びに、ＩＶ−ＩＶ合金であるＳｉＧｅ；の半導体ナノスケールワイヤを高収率かつ高純度でこのアプローチを用いて合成できる。化合物半導体、例えばＧａＡｓ及びＣｄＳｅは、その直接バンドギャップが魅力的な光学及び電子光学特性をもたらすため、特に興味深いターゲットである。ナノスケールワイヤは、強い放射量子閉じ込めをもたらす３ｎｍ未満の直径と、１０μｍを上回る長さとを有する単結晶として調製された。
【０２２５】
２成分以上の複合ナノスケールワイヤのためのＬＣＧ法を用いた成長条件の選択及び制御は、触媒と当該化合物半導体の擬２成分相図を考慮することにより充実させることができる。例えば、Ａｕ−ＧａＡｓの擬２成分相図は、６３０℃以上でＧａＡｓの多い領域では、Ａｕ−Ｇａ／Ａｓ液体及びＧａＡｓ固体が基本的な相であることを示す（図１５）。このことは、ターゲットの組成及び成長温度を相図のこの領域に設定する場合、ＬＣＧ法によりＧａＡｓナノスケールワイヤを成長させる触媒としてＡｕが作用しうるということを示す。実際、（ＧａＡｓ）０．９５Ａｕ０．０５ターゲットを用いるＬＣＧは、主にナノスケールワイヤからなる試料を生成する。８９０℃で調製された材料の典型的な電界放出走査顕微鏡（ＦＥ−ＳＥＭ）像は、生成物がワイヤ状であり、長さが１０μｍ以上に伸長することを示す。これらの高分解能ＳＥＭ像の解析は、ＬＣＧ法で生成された生成物の少なくとも９０％が、少量の粒子材料のみを有するナノスケールワイヤであることを示す。バルク試料のＸ線回折データは、閃亜鉛（ＺＢ）構造で指数付けされ、格子定数がバルクＧａＡｓと矛盾しないことを示し、この材料が１％のレベルまで純粋なＧａＡｓであることを示す。最後に、Ａｇ及びＣｕ触媒を用いて高収率でＧａＡｓナノスケールワイヤが得られることに注意すべきである。これらのデータは、これらの金属（Ｍ＝Ａｇ及びＣｕ）が擬２成分相図のＧａＡｓの多い領域でＭ−Ｇａ／Ａｓ液相及びＧａＡｓ固相を示すという事実と矛盾せず、さらに、ＬＣＧアプローチのナノスケールワイヤ成長への予測可能性を示す。
【０２２６】
ＧａＡｓナノスケールワイヤの構造及び組成を、走査電子顕微鏡（ＴＥＭ）、収束ビーム電子回折（ＥＤ）、及びエネルギー分散型Ｘ線蛍光分析（ＥＤＸ）を用いて詳細にキャラクタライズした。ＴＥＭの研究は、ナノスケールワイヤの直径が約３ｎｍから約３０ｎｍの範囲にあることを示す。直径２０ｎｍの単一のワイヤの典型的な回折コントラスト像（図１７Ａ）は、ワイヤが単結晶であり（均一なコントラスト）、直径が均一であることを示す。ＥＤＸで決定されたＧａ：Ａｓ組成、５１．４：４８．６は、装置感度の限界内にあり、ＧａＡｓ結晶標準品の分析で得られた組成と同じである。さらに、このナノスケールワイヤの長軸と垂直に記録されたＥＤパターン（挿入図、図１７Ａ）は、ＺＢ ＧａＡｓ構造の＜１１２＞晶帯軸に指数付けすることができ、＜１１１＞方向に成長が起きていることを示す。個々のＧａＡｓワイヤの詳細な測定は、全ての場合に［１１１］方向に成長が起きることを示す。この方向と単結晶構造は、ワイヤ軸に垂直な（１１１）格子面（間隔０．３２±０．０１ｎｍ；バルクＧａＡｓ ０．３２６ｎｍ）を明確に示す格子分解能のＴＥＭ像（例えば、図１７Ｂ）により確認される。最後に、ＴＥＭの研究は、大半のナノスケールワイヤはナノ粒子の一端で終端することを明らかにする。ＥＤＸ分析は、ナノ粒子は主にＡｕで構成されることを示す。ナノスケールワイヤの末端におけるＡｕナノ粒子の存在は、擬２成分相図と矛盾せず、ＬＣＧについて提案されるＶＬＳ成長メカニズムの強い証拠を表す。
【０２２７】
ＬＣＧによる２成分ＧａＡｓナノスケールワイヤの合成の成功は孤立したものではなく、広い範囲の２成分以上の複合ナノスケールワイヤ材料（表１）に一般的である。この合成アプローチを広い範囲のナノスケールワイヤに拡張するため、ナノスケールワイヤ成分元素を液相で溶解するが、ナノスケールワイヤ相より安定な固体化合物を形成しない金属を同定することにより、ＬＣＧの触媒を詳細な相図なしに選択することができる；つまり、理想的な金属触媒は物理的には活性でなければならず、化学的には安定でなければならない。この概念から、貴金属Ａｕが多くの材料にとって優れた出発点である。このＬＣＧ法は、単に当該材料の固体ターゲット及び触媒を生成することにより、多くの異なる材料（例えば、表１）に容易に拡張することができる。
【０２２８】
ＧａＡｓの研究は、ＧａＰ及び３成分合金ＧａＡｓ１−ｘＰｘを含むよう拡張された。ＬＣＧにより（ＧａＰ）０．９５Ａｕ０．０５ターゲットから得られた生成物のＦＥＳＥＭ像は、１０μｍを超える長さを有する高純度のナノスケールワイヤを示す（図１６Ｂ）。詳細なＴＥＭキャラクタリゼーションは、これらのナノスケールワイヤが；（ｉ）単結晶ＧａＰであり；（ｉｉ）＜１１１＞方向に成長し；（ｉｉｉ）ＬＣＧメカニズムについて予測される通り、Ａｕナノ粒子で終端する（挿入図、図１６Ｂ）；ことを示す。ＬＣＧの限界は、３成分ＧａＡｓＰナノスケールワイヤの研究を通じて試験された。３成分ＩＩＩ−Ｖ合金の合成は、電子及び光学デバイスにとって重要なバンドギャップエンジニアリングにおいて特に興味が持たれている。ＧａＡｓ０．６Ｐ０．４ターゲットとＡｕ触媒を用いたＧａＡｓＰナノスケールワイヤのＬＣＧは、ほぼ純粋なナノスケールワイヤをもたらした（図１６Ｃ）。ＴＥＭ像、ＥＤ、及びＥＤＸは、これらのナノスケールワイヤが単結晶であり、＜１１１＞方向に成長し、Ｇａ：Ａｓ：Ｐ比が１．０：０．５８：０．４１であり（本質的に出発ターゲット材料と同じである）、主にＡｕで構成されるナノクラスターで終端する（挿入図、図１６Ｃ）。約１０から６ｎｍの直径を有するナノスケールワイヤについて記録された高分解能ＴＥＭ像は、よく整列した（１１１）格子面を示し、組成の変調についての証拠を示さない。
【０２２９】
ＬＣＧはＩＩＩ−Ｖの２成分及び３成分材料（Ｉｎ−Ａｓ−Ｐを含む）（表１）を調製するため使用され成功した。この合成アプローチは、多くの他のクラスのナノスケールワイヤ（ＩＩ−ＶＩ材料であるＺｎＳ，ＺｎＳｅ，ＣｄＳ，及びＣｄＳｅ（表１）、ＩＶ−ＩＶのＳｉＧｅ合金が含まれる）の調製に容易に拡張できる。ＩＩ−ＶＩナノスケールワイヤＣｄＳ及びＣｄＳｅの場合、これらの材料の安定な構造相、ウルツ鉱が、上記のＩＩＩ−Ｖ材料のＺＢ構造及びＺｎＳ及びＺｎＳｅのＺＢ構造と区別されるため、特に重要である。注目すべきことに、ＣｄＳ及びＣｄＳｅのナノスケールワイヤがＬＣＧアプローチでＡｕ触媒を用いて高純度で構成できることが見出された（図１８Ａ）。それぞれのＣｄＳｅナノスケールワイヤのＴＥＭ及びＥＤデータ（例えば、図１８Ｂ及び１８Ｃ）は、これらの材料が単結晶であり、Ｗ−型構造を有し、ＺＢ構造の＜１１１＞構造と明確に区別される＜１１０＞成長方向を有することを実証する。
【０２３０】
ＬＣＧは、ＩＶ−ＩＶ２成分Ｓｉ−Ｇｅ合金（表１）のナノスケールワイヤを調製するためにも使用された。Ａｕ触媒を用い、Ｓｉ１−ｘＧｅｘ組成範囲全体にわたって、単結晶ナノスケールワイヤを合成することができた。上記のＧａＡｓＰと異なり、Ｓｉ−Ｇｅ合金は出発ターゲットと同じ組成を示さない。むしろ、成長リアクター内で組成が連続的に変化し、中央の温度の高い領域でＳｉの多い材料が製造され、温度の低い領域でＧｅの多い材料が製造される。具体的には、（Ｓｉ０．７０Ｇｅ０．３０）０．９５Ａｕ０．０５ターゲットからの１１５０℃でのＬＣＧ成長は、炉の中央から末端にかけてそれぞれＳｉ：Ｇｅ比が９５：５，８１：１９，７４：２６、３４：６６、及び１３：８７であるナノスケールワイヤを生成した。この組成変動は、２つのそれぞれのナノスケールワイヤ材料の最適な成長温度が大きく異なるという事実による。そのような違いは、単一の成長実験で、幅のある合金組成を調製するために用いることができる。
【０２３１】
結論として、幅広い単結晶２成分及び３成分化合物半導体ナノスケールワイヤがこのＬＣＧ技術を用いて合成され、このアプローチが合理的なナノスケールワイヤ合成に有用であることを実証する。これらのナノスケールワイヤは、１Ｄにおけるエキシトンの閉じ込め、ダイナミクス、及び輸送を確かめるために用いることができ、ナノ構造材料の光学活性なビルディングブロックとして作用しうる。さらに、ＬＣＧアプローチは、より複雑なワイヤ構造体（シングルワイヤのホモー及びヘテロ接合、及び超格子が含まれる）の合成に用いることができ、ナノスケールの発光ダイオード及びレーザデバイスを可能にする。
【０２３２】
ナノスケールワイヤのＬＣＧ成長のための装置及び一般的手順が、具体的に記載される。合成で用いられるターゲットは、（材料）０．９５Ａｕ０．０５からなる。合成に使用される典型的な条件は：（ｉ）１００−５００Ｔｏｒｒ Ａｒ：Ｈ２（９５：５）、（ｉｉ）５０−１５０ｓｓｃｍガスフロー、及び（ｉｉｉ）パルスＮｄ：ＹＡＧレーザによるアブレーション（波長＝１０６４ｎｍ；１０Ｈｚパルスレーザ；平均パワー２．５Ｗ）。様々なナノスケールワイヤ材料の成長に用いられる具体的な温度は、表１に与えられる。ナノスケールワイヤ製品は、炉の下流の冷却端で集められた。
【０２３３】
ナノスケールワイヤ試料は、Ｘ線回折（ＳＣＩＮＴＡＧ ＸＤＳ ２０００）、ＦＥ−ＳＥＭ（ＬＥＯ ９８２）、及びＴＥＭ（フィリップス ４２０及びＪＥＯＬ２０１０）を用いてキャラクタライズされた。電子回折及び組成分析（ＥＤＸ）測定は、ＴＥＭについても行われた。ＴＥＭ分析の試料は、以下の通り調製された；試料はエタノールで短時間、超音波処理され、それによりナノスケールワイヤ材料を懸濁させ、そして懸濁液を一滴ＴＥＭグリッドに置き、乾燥させた。
【０２３４】
表１は、合成された単結晶ナノスケールワイヤをまとめたものである。成長温度はこれらの検討でなされた範囲に対応する。最小（Ｍｉｎ．）及び平均（Ａｖｅ．）のナノスケールワイヤ直径（Ｄｉａｍ）は、ＴＥＭ及びＦＥ−ＳＥＭ像から決定された。構造は電子回折及び格子分解能ＴＥＭイメージングを用いて決定された；ＺＢ、閃亜鉛；Ｗ、ウルツ鉱；Ｄ，ダイアモンド構造型。
【０２３５】
組成は、個々のナノスケールワイヤについて行われたＥＤＸ測定から決定された。ナノスケールワイヤの全ては、Ａｕを触媒として合成され、ただしＧａＡｓについてはＡｇ及びＣｕも用いられた。Ａｇｕ及びＣｕ触媒により得られたＧａＡｓナノスケールワイヤは、Ａｕ触媒により得られたものと同じサイズ、構造、及び組成を有する。
【０２３６】
【表１】
Figure 2004535066
【０２３７】
実施例４
単結晶性ＧａＮナノスケールワイヤが、レーザ支援触媒成長（ＬＣＧ）を用いてバルク量で合成された。（ＧａＮ，Ｆｅ）複合ターゲットのレーザブレーションにより、結晶性ナノスケールワイヤの成長の制限と方向付けをする触媒サイトとして機能する液体ナノクラスターを発生させる。電界放出走査電子顕微鏡は、生成物が主にワイヤ状構造体からなり、直径が１０ｎｍのオーダーであり、長さが１μｍを大きく超えることを示す。バルクナノスケールワイヤ試料の粉体Ｘ線回折は、ＧａＮウルツ構造に指数付けすることができ、９５％を上回る相純度を示す。個々のナノスケールワイヤの透過電子顕微鏡、収束ビーム電子回折、エネルギー分散型Ｘ線蛍光分析は、それらが［１００］の成長方向を有するＧａＮ単結晶であることを示す。
【０２３８】
ナノ構造のＧａＮ材料は、以下の様に形成された。触媒は、成長方法に基づき選択された。具体的には、触媒は、ＧａＮと混和性の液相を形成するがナノスケールワイヤ成長条件下でより安定な固相を形成しないよう選択された。Ｆｅは、Ｇａ及びＮの両方を溶解し、ＧａＮより安定な化合物を形成せず、ＬＣＧによるＧａＮナノスケールワイヤの良い触媒であると決定された。そレーザブレーションによる触媒ナノクラスターの発生に続くナノスケールワイヤ成長の全体の進展を、図１９に示す。
【０２３９】
注目すべきことに、ＧａＮ／Ｆｅターゲットを使用するＬＣＧは、直径がナノメートルのワイヤ状構造体を高収率で生成することが見出された。ＬＣＧにより生成された生成物の典型的なＦＥ−ＳＥＭ像（図２０Ａ）は、生成物が、直径が１０ｎｍのオーダーにあり長さが１μｍを大きく上回る１Ｄ構造体（つまり、高アスペクト比のナノスケールワイヤ）から主としてなることを示す。ＦＥ−ＳＥＭデータは、生成物の約９０％がナノスケールワイヤであり、残りはナノ粒子であることを示す。バルクナノスケールワイヤ試料の全体の結晶構造及び相純度も、ＰＸＲＤを用いて評価される（図２０Ｂ）。ＰＸＲＤにおける比較的鋭い回折ピークの全てが、格子定数ａ＝３．１８７Å及びｃ＝５．１７８Åとしウルツ構造に指数付けできる。これらの値は、バルクＧａＮの文献値：ａ＝３．１８９，ｃ＝５．１８２Åとよく一致する。それに加え、バックグラウンドシグナルと観測ピークを比較すると、ＧａＮウルツ鉱相は、合成により生成した結晶性材料の＞９５％を表す。
【０２４０】
ＬＣＧ実験装置は以下の通りであった：ＧａＮ／Ｆｅ（原子比（ＧａＮ）：Ｆｅ＝０．９５：０．０５））複合ターゲットを石英管とともに炉の中央に位置決めした。実験系を３０ｍＴｏｒｒに排気し、乾燥アンモニアガスで再充填した。圧力及びフロー速度を約２５０Ｔｏｒｒ及び８０ｓｃｃｍに保ちつつ、炉の温度を９００℃まで３０℃／ｍｉｎで上昇させた。次にパルスＮｄ−ＹＡＧレーザ（１０６４ｎｍ，パルス幅８ｎｓ、繰り返し１０Ｈｚ、平均パワー２．５Ｗ）を用いてターゲットをアブレーションさせ、典型的なアブレーション持続時間は５ｍｉｎであった。アブレーションの後、炉をオフにして室温まで冷却した。系をベントし、薄黄色の粉末を石英内壁の末端から集めた。生成物を、ＦＥ−ＳＥＭ及びＰＸＲＤの検討に直接用いた。生成物をエタノールに懸濁させ、ＴＥＭ、ＣＢＥＤ、及びＥＤＸ測定のためＴＥＭグリッドに移した。
【０２４１】
ＧａＮナノスケールワイヤのモルフォロジー、構造、及び組成をＴＥＭ、ＣＢＥＤ、及びＥＤＸを用いてさらに詳細にキャラクタライズした。ＴＥＭの研究は、ナノスケールワイヤが均一な直径でまっすぐであり、典型的には一方の端でナノ粒子で終端することを示した。図２０Ａは、ナノスケールワイヤの代表的な回折コントラスト像を示す。ワイヤ軸に沿った均一なコントラストは、ナノスケールワイヤが単結晶であることを示す。ナノスケールワイヤの終端で観測されるナノ粒子（暗く、高いコントラストの特徴）は、液体ナノクラスターについて引き続いて起こると予測される結晶化によりファセット化されている。また、ＥＤＸもナノスケールワイヤ及び終端のナノ粒子の組成を定めるために用いられる。ナノスケールワイヤについて記録されたデータは、Ｇａ及びＮがＧａＮ標準品とほぼ同じであることを示し、ナノ粒子はＧａ，Ｎ、及びＦｅを含有する。Ｆｅ（Ｇａ及びＮとともに）が末端のナノ粒子にのみ存在することは、合成におけるＦｅの触媒の性質を確認する。
【０２４２】
触媒の重要性をさらに検証するため、Ａｕ触媒を用いるＧａＮナノスケールワイヤ成長を調べた。近年、金は、数多くのＩＩＩ−Ｖ及びＩＩ−ＶＩ材料のナノスケールワイヤの成長に触媒として用いられており、ＧａＮナノスケールワイヤの成長にも有効に機能することが予測される。しかし、ＡｕはＮの溶解性に乏しく、Ｎを液／固成長界面に有効に輸送しない場合がある。この解析と一致して、ＧａＮナノワイヤは、Ａｕ触媒を用いては得られない。このことは、触媒の重要な役割と、どのようにして触媒が合理的に選択されうることを強調する。
【０２４３】
ＧａＮナノスケールワイヤの構造は、ＣＢＥＤ及び高分解能ＴＥＭ（ＨＲＴＥＭ）を用いて非常に詳細にキャラクタライズされた。ナノスケールワイヤの典型的なＣＢＥＤパターンは（挿入図、図２１Ａ）、回折コントラスト像から推察される単結晶構造と矛盾しない明瞭な回折パターンを示す。このパターンの指数付けは、ワイヤ軸に沿って［１００］方向が並んでいることをさらに示す。さらに、図２１Ｂは、直径が約１０ｎｍであるＧａＮナノスケールワイヤの格子分解能ＨＲＴＥＭ像を示す。この像は、＜００１＞晶帯軸方向に沿って記録されたが、ナノスケールワイヤの単結晶構造と［１００］、［０１０］、［−１１０］方向の格子面とを明確に示す。この像は、［１００］方向がワイヤ軸と平行にあり、ＧａＮナノスケールワイヤにおける［１００］成長方向を確証する。
【０２４４】
結論として、ＧａＮナノスケールワイヤの合理的な合成のためのＬＣＧ法が用いられた。非常に純度が高く、ユニークな［１００］成長方向を有するＧａＮナノスケールワイヤが得られた。このアプローチは、ＩｎＮ、（ＧａＩｎ）Ｎ合金及び関連する窒化物ナノスケールワイヤに容易に拡張することができる。
【０２４５】
図１５は、Ａｕ及びＧａＡｓの擬２成分相図を示す。液体Ａｕ−Ｇａ−Ａｓ成分がＬによって表示される。
図１６Ａ−Ｃは、ＬＣＧにより調整されたＧａＡｓ（図１６Ａ）、ＧａＰ（図１６Ｂ）、及びＧａＡｓ０．６Ｐ０．４ナノスケールワイヤのＦＥ−ＳＥＭ像を示す。図１６Ａ−１６Ｃのスケールバーは２μｍである。図１６Ａ−１６Ｃの挿入図は、それぞれＧａＡｓ、ＧａＰ、及びＧａＡｓ０．６Ｐ０．４ナノスケールワイヤのＴＥＭ像を示す。スケールバーは全て５０ｎｍである。高いコントラスト（濃）の特徴は、固化したナノクラスター触媒に対応する。
【０２４６】
図１７Ａは、直径約２０ｎｍのＧａＡｓナノスケールワイヤの回折コントラストＴＥＭ像を示す。挿入図は、＜１１２＞晶帯軸に沿って記録された収束ビーム電子回折パターンを示す。ＥＤパターンの［１１１］方向はワイヤ軸に平行であり、［１１１］方向に沿って成長が起きることを示す。スケールバーは２０ｎｍに対応する。図１７Ｂは直径約２０ｎｍのＧａＡｓナノスケールワイヤの高分解能ＴＥＭ像を示す。ナノスケールワイヤに垂直な格子間隔、０．３２±０．０１ｎｍは、バルクＧａＡｓの（１１１）面の間隔０．３２６ｎｍとよく一致する。スケールバーは１０ｎｍである。図１７Ｃ及び１７Ｄは、それぞれ直径１０及び６ｎｍのＧａＡｓ０．６Ｐ０．４ナノスケールワイヤの高分解能ＴＥＭ像を示す。（１１１）格子面（ワイヤ軸に垂直）は、３つのナノスケールワイヤ全てで明確に解像される。図１７Ｃ及び１７Ｄのスケールバーは５ｎｍである。
【０２４７】
図１８Ａは、ＬＣＧにより調製されたＣｄＳｅナノスケールワイヤのＦＥ−ＳＥＭ像を示す。スケールバーは２μｍに対応する。図１８Ａの挿入図は、ワイヤ端でナノクラスター（暗いコントラスト）を示す個々のＣｄＳｅナノスケールワイヤのＴＥＭ像である。スケールバーは５０ｎｍである。図１８Ｂは、直径１８ｎｍＣｄＳｅナノスケールワイヤの回折コントラストＴＥＭ像を示す。均一なコントラストは、ナノスケールワイヤが単結晶であることを示す。図１８Ｂの挿入図は＜００１＞晶帯軸に沿って記録されたＥＤパターンであり、ウルツ構造に指数付けされた。ＥＤパターンの［１１０］方向はワイヤ軸に平行であり、［１１０］方向に沿って成長がおきることを示す。スケールバーは５０ｎｍである。図１８Ｃは、よく解像された（１００）格子面を示す直径約１３ｎｍのＣｄＳｅナノスケールワイヤの高分解能ＴＥＭ像を示す。実験的な格子間隔０．３６±０．０１ｎｍは、バルク結晶の０．３７２ｎｍ間隔と矛盾しない。ナノスケールワイヤ軸に対して３０°の方向にある（１００）格子面は、ＥＤにより決定された［１１０］成長方向と矛盾しない。スケールバーは５ｎｍに対応する。
【０２４８】
実施例５
この実施例は、電気特性がドーピングにより制御された化合物半導体ＮＷビルディングブロックによる機能性ナノスケールデバイスの合理的なアセンブリーを示す。ゲートに依存した輸送測定は、制御されたｎ−型及びｐ−型ドーピングを有するインジウムリン（ＩｎＰ）ＮＷを合成することができ、ナノスケールＦＥＴとして機能できることを実証した。それに加え、充分に規定されたｎ−及びｐ−型材料が入手可能であるため、交差ＮＷアレイの形成によりｐ−ｎ接合が可能となった。輸送測定は、ナノスケールｐ−ｎ接合がよく規定された電流の整流作用を示すことを明らかにした。注目すべきことに、順バイアスされたＩｎＰ ｐ−ｎ接合は、強い量子閉じ込め発光を示し、これらの構造が非常に有効で非常に小さい発光ダイオードとなる。電場の向けられたアセンブリーは、これらの新しいナノスケールビルディングブロックから非常に集積された機能デバイスを作り出すことを可能にするストラテジーの一つとなることが示される。
【０２４９】
単結晶ＩｎＰ ＮＷは、レーザ支援触媒成長（ＬＣＧ）により調製された。ｎ−型及びｐ−型ＩｎＰ ＮＷは、テルル（Ｔｅ）及び亜鉛（Ｚｎ）をそれぞれドーパントとして用いて調製され、ドーパントを添加しない場合に生成されるＮＷと同様に高い品質であることがわかった。合成されたＺｎ−ドープＩｎＰ ＮＷの電界放出走査電子顕微鏡（ＦＥ−ＳＥＭ）像（図２２Ａ）は、ワイヤが数十μｍの長さまで伸長し、直径が１０ｎｍのオーダーであることを実証する。高分解能透過電子顕微鏡（ＴＥＭ）像（挿入図、図２２Ａ）はさらに、ドープＮＷが＜１１１＞を成長方向とする単結晶であることを示す。一般に、ＮＷの上のアモルファスの１−２ｎｍの被覆層は、ＴＥＭ像で識別することができる。この薄い層は、ＮＷを合成の後に空気に露出する際に形成される酸化物による。個々のＮＷの全体組成は、エネルギー分散型Ｘ線分析（ＥＤＸ）により決定され、Ｉｎ：Ｐ＝１：１であることがわかり、ＮＷの量論組成が確証された。しかし、ＥＤＸ及び他の元素分析法は、個々のＮＷのドーピングレベルを決定するには感度が不十分である。
【０２５０】
ＮＷ中のドーパントの存在と型を確かめるため、ゲートに依存した２端子の輸送測定を個々のＮＷについて行った。これらの測定では、ＮＷのコンダクタンスは、ｎ−型及びｐ−型ＮＷについてゲート電圧（Ｖｇ）の変化に対する応答が逆である。具体的には、Ｖｇ＞０において、ｎ−型ＮＷでは電子が蓄積しコンダクタンスが増加するが、同じ印加ゲート電圧において、ｐ−型ＮＷではホールが欠乏してコンダクタンスが減少する。図２２Ｂ及び２２Ｃは、個々のＴｅ−及びＺｎ−ドープＮＷから得られる典型的なゲート依存Ｉ−Ｖ曲線をしめす。Ｖｇ＝０において、Ｉ−Ｖ曲線は両方のＮＷの型についてほぼ直線であり、金属電極がＮＷとオーミックコンタクトを形成することを示す。Ｔｅ−ドープＮＷについて記録された輸送データ（図２２Ｂ）は、Ｖｇ＞０でコンダクタンスの増加を示すが、Ｖｇ＜０ではコンダクタンスが減少する。これらのデータは、Ｔｅ−ドープＩｎＰ ＮＷがｎ−型であることを明確に示す。Ｚｎ−ドープＮＷについて記録されたゲート依存の輸送データは、ｎ−型のＴｅ−ドープＩｎＰ ＮＷと比較して、Ｖｇの変動によるコンダクタンスの変化が逆であることを示す。具体的には、Ｖｇ＞０でコンダクタンスが増加し、Ｖｇ＜０でコンダクタンスが減少する（図２２Ｃ）。これらの結果は、Ｚｎ−ドープＩｎＰ ＮＷがｐ−型であることを示す。
【０２５１】
２０の個々のＮＷ（直径が２０ｎｍから１００ｎｍの範囲にある）から得られた測定は、それぞれの場合のゲート効果を示し、ＩｎＰ ＮＷ合成中に使用されたドーパントと矛盾しない。それに加え、ゲート電圧を用いてｎ−及びｐ−型ＮＷの電子及びホールを欠乏させ、コンダクタンスが測定不能となる程小さくすることができる。例えば、図２２ＢのＮＷのコンダクタンスは、Ｖｇを−２０Ｖ以下にすると、伝導性（オン）から絶縁性（オフ）状態に切り替えることができ、ＦＥＴとして機能する。コンダクタンスの変調は、一部のＮＷについて４−５桁まで大きくなることがある。比較的大きい切り替え電圧（switching voltage）は、これらの測定に用いられる厚い（600 nm）酸化物バリアに関係する。このゲート依存の挙動は、金属−酸化物−半導体（ＭＯＳ）ＦＥＴ及び半導体ＮＴ ＦＥＴの最近の研究と同様である。これらの結果を合わせると、単結晶ＩｎＰ ＮＷをキャリア型を制御して合成することができる。これらのＮＷがバルク量で生成されるため、デバイス及びデバイスアレイをアセンブリーするための容易に入手可能な材料を提供する。
【０２５２】
２つのｎ−型、２つのｐ−型、及び１つのｎ−型と１つのｐ−型の交差により形成されるｎ−ｎ、ｐ−ｐ、及びｐ−ｎ接合の輸送挙動がそれぞれ研究された。図２３Ａは、直径２９ｎｍ及び４０ｎｍのＮＷにより形成される交差ＮＷデバイスの代表的な例を示す。４つのアームは、以下の考察を簡略にするためＡ，Ｂ，Ｃ、Ｄと呼ばれる。注目すべきことに、アセンブリーの前に交差接合を生成するため使用されるＮＷの型を選択できるため、検討される接合の型はそれぞれの実験において制御可能である。
【０２５３】
図２３Ｂ及び２３Ｃは、ｎ−ｎ及びｐ−ｐ接合についてそれぞれ記録された電流−電圧（Ｉ−Ｖ）データを示す。両方の型の接合について、個々のＮＷ（ＡＣ，ＢＤ）について記録された輸送データは直線又はほぼ直線のＩ−Ｖ曲線を示す（曲線８０，図２３Ｂ及び曲線８２、図２３Ｃ）。これらの結果は、実験で使用される金属電極が、ＮＷにオーミック又はほぼオーミックコンタクトし、接合を通じたＩ−Ｖ測定に非線形の寄与を生じないことを示す。一般に、ｎ−ｎ及びｐ−ｐ接合を通じた輸送測定は直線又はほぼ直線の挙動を示し、この方法で作成された接合について二つの重要な点が推察される。第１に、個々のＮＷ間の界面酸化物は重大なトンネル障壁とはならない。その理由は、そのような障壁は非常に非線形のＩ−Ｖ挙動につながるからである。第２に、隣接するアームのそれぞれの対（ＡＢ、ＡＤ、ＣＢ、ＣＤ）を通じて記録されたＩ−Ｖ曲線は同様の電流レベルを示し、その電流レベルは個々のＮＷ自体のものより小さい。これらの結果は、接合が輸送挙動を支配していることを実証する。これらのデータは、小さい接触面積（１０−１２−１０−１０ｃｍ２）であり接合作製が簡便な方法であるにもかかわらず、個々のＮＷが互いに良い電気接触をすることを示す。
【０２５４】
個々のＮＷ間の良い接触は、機能デバイスの基礎を提供する。例えば、ｐ−ｎ接合が、交差されたｐ−及びｎ−型ＮＷから作成された。これらの接合は、ｎ−及びｐ−型ＮＷの希釈溶液を逐次堆積し、その中間で乾燥することにより、再現性よく作成できる。図２３Ｄは、交差ＮＷｐ−ｎ接合の典型的なＩ−Ｖ挙動を示す。個々のｎ−及びｐ−型ＮＷ要素の直線的なＩ−Ｖ（曲線８４及び８６）は、ＮＷと金属電極間のオーミックコンタクトを示す。ｐ−ｎを通じた輸送挙動（曲線８８）は、明確な電流の整流を示す（つまり、逆バイアスでは電流の流れが小さく、順バイアスでは急峻な電流の立ち上がりが生じる）。注目すべきことに、この挙動は、多くの重要なエレクトロニクス及びオプトエレクトロニクスデバイスの基礎を形成するバルク半導体のｐ−ｎ接合と同様である。標準的なｐ−ｎ接合では、ｐ−及びｎ−型材料の界面で形成されるポテンシャル障壁から整流作用が生じる。接合に順バイアスがかかる（ｐ−型が正にバイアスされる）場合、バリアは減少し比較的大きな電流が接合を通って流れうる；その一方、逆バイアスではバリアがさらに増大するため、小さい電流しか流れない。
【０２５５】
観測された整流作用がｐ−及びｎ−型ＩｎＰ ＮＷ間の交差点で形成されるｐ−ｎ接合に起因するという幾つかの理由がある。第１に、接合を形成するため使用された個々のｐ−及びｎ−型ＮＷの直線又はほぼ直線のＩ−Ｖ挙動は、ＮＷ及び金属電極間にオーミックコンタクトが作成されることを示す。このことは、金属−半導体ショットキーダイオードから整流作用が生じるという可能性を排除する。第２に、隣接する電極のそれぞれの対（ＡＢ、ＡＤ、ＣＤ、ＣＤ）を通じて決定される接合のＩ−Ｖ曲線の挙動（図２３Ｄの曲線８８）は、同様の整流効果及び電流レベルを示し、その電流レベルは個々のＮＷを通じた電流レベルよりもずっと小さい。これらの結果は、接合がＩ−Ｖ挙動を支配することを示す。第３に、４端子測定（電流は２つの隣接する電極（例えばＡ−Ｂ）を通過し、接合電圧低下は２つの独立した電極（例えばＣ−Ｄ）で測定される）は、同様のＩ−Ｖ及び整流作用を示し、同じ電流レベルの２端子測定と比較して電圧低下がわずかに小さい（０．１−０．２Ｖ）のみである。最後に、１０個の独立したｐ−ｎ接合について行われた測定は、Ｉ−Ｖデータに同様の整流作用を示した（つまり、ｐ−型ＮＷが正にバイアスされる場合、ｐ−ｎ接合を通じて有意な電流が流れる）。
【０２５６】
上記のデータは、ナノスケールｐ−ｎ接合の合理的な作製を明瞭に示す。ＩｎＰの様な直接バンドギャップ半導体では、ｐ−ｎ接合が重要なオプトエレクトロニクスデバイス（発光ダイオード（ＬＥＤ）及びレーザが含まれる）の基礎を形成する。これらのナノスケールデバイスが同様に挙動しうるかどうかを評価するため、交差ＮＷｐ−ｎ接合からのフォトルミネセンス（ＰＬ）及びエレクトロルミネセンス（ＥＬ）が研究された。注目すべきことに、順バイアスでこれらナノスケール接合からＥＬを容易に観測することができる。図２４Ａは、順バイアスで典型的なＮＷｐ−ｎ接合から得られるＥＬ像を示し、挿入図は交差ＮＷ接合のＰＬ像を示す。ＰＬ像は、２つの細長いワイヤ状の構造を明確に示し、ＥＬ像は、点状の源から光が来ることを示す。ＥＬ及びＰＬ像を比較すると、ＰＬ像の交点がＥＬの最大に対応することがわかり、光が確かにＮＷ ｐ−ｎ接合から生じることを示す。
【０２５７】
接合のＩ−Ｖ特性（挿入図、図２４Ｂ）は、約１．５Ｖで急峻な電流の立ち上がりを有する明確な整流作用を示す。接合のＥＬ強度対電圧曲線は、１．７Ｖの低い電圧でも系で有意な光が検出できることを示す。ＥＬ強度はバイアス電圧とともに急速に増加し、Ｉ−Ｖ曲線と類似する。ＥＬスペクトル（図２４Ｃ）は、８２０ｎｍ付近で最大強度を示し、ＩｎＰのバルクのバンドギャップ（９２５ｎｍ）と比較して有意にブルーシフトしている。ブルーシフトは、１つには励起子の量子閉じ込めよるものであるが、他の要素も寄与しうる。量子閉じ込めの重要性は、より小さい（又はより大きい）直径のＮＷからアセンブリーされたｐ−ｎ接合で記録された、より大きい（又はより小さい）ブルーシフトを示すＥＬの結果において、明確に理解される（図２４Ｄ）。これらのナノＬＥＤにおいてサイズにより色を調節できることは、特に有用である。
【０２５８】
ＧａＮは直接ワイドバンドギャップ半導体材料であり、短波（ＵＶ又は青）領域の光を室温で発光する。強くエネルギー効率が高く信頼性が高い光源が必要とされる場合、青色ＬＥＤは発光源として重要である。また、青色は３原色（赤、緑、及び青）の一つであるため、フルカラーＬＥＤディスプレイ及びＬＥＤ白色ランプの生産を可能にするために重要である。本明細書で、ｐ−型Ｓｉ及びｎ−型（意図せずにドープされた）ＧａＮナノワイヤで構築される青色／ＵＶナノＬＥＤを（１０ｎｍのオーダーの発光領域）を記載する。
【０２５９】
図２５Ａは、２つのｐ−型Ｓｉ及びｎ−型ＧａＮ交差ナノ接合から得られたＥＬ像を示す。ｐ−Ｓｉはホウ素でドープされる。図２５Ｂは、様々なゲート電圧について電流対電圧を示す。ナノ接合は、異なるゲート電圧で良い整流作用を示す。図２５Ｃに示すＥＬスペクトルは、発光が約３８０ｎｍ及び４７０ｎｍであることを示す。ｎ−ＩｎＰ及びｐ−Ｓｉナノ接合は良い整流作用を示す。
【０２６０】
高度に集積されたＮＷ−ベースのデバイスを作成するには、これらのビルディングブロックをよく規定されたアレイに並べアセンブリーする必要がある。このことを実証するため、電場（Ｅ−場）を使用して、個々のＮＷを平行及び交差アレイ−集積のための２つの基本的なジオメトリー−に並べ位置決めした。Ｅ−場の向けられたアセンブリーは、ＮＷ溶液を電極間に置き（図２６Ａ）、続いて５０−１００Ｖのバイアスを印加することによって行われた。このアプローチの有用性は、平行電極間のクロロベンゼンに懸濁されたＮＷの整列の場合に容易に理解される（図２６Ｂ）。ＦＥ−ＳＥＭ像は、ほぼ全てのＮＷが平行電極と垂直に、そしてＥ場に沿って整列していることを示す。電極アレイは、個々のＮＷを特定の位置に位置決めするためにも用いられた。例えば、電極アレイ間のＮＷのＥ−場アセンブリー（図２６Ｃ）は、個々のＮＷがまさに対向する電極の対を橋渡ししするよう位置決めされ、平行アレイを形成できることを実証する。それに加え、場の向きを変えることにより、交差ＮＷ接合（図２６Ｄ）を生成するレイヤー・バイ・レイヤーの方式で整列させることができる。これらのデータは、Ｅ−場アセンブリーが個々のＮＷを制御して堆積するために有用であることを示す。
【０２６１】
具体的には、ＩｎＰ ＮＷがＬＣＧを用いて合成された。典型的には、ＬＣＧターゲットは９４％（原子比）ＩｎＰ、触媒としての５％Ａｕ、ドーピング元素としての１％のＴｅ又はＺｎからなった。成長の間、炉温（中央）は８００℃に設定され、ターゲットは炉の中央ではなく上流端に置かれた。パルスＮｄ−ＹＡＧレーザ（８ｎｓ、１０Ｈｚ、１０６４ｎｍ）を用いて、ターゲットを気化した。典型的には、成長は１０分間行い、ＮＷを下流の炉の冷却端に集めた。
【０２６２】
個々のＮＷの輸送測定は、以下のようにして行った。簡単に説明すると、ＮＷは初めエタノールに分散され、バックゲートとして用いられる導電性シリコンを有する酸化されたシリコン基板（６００ｎｍ、抵抗 １−１０Ωｃｍ）上に堆積された。ＮＷへの電気コンタクトは、電子ビームリソグラフィー（ＪＥＯＬ ６４００）を用いて規定された。Ｎｉ／Ｉｎ／Ａｕ接触電極を加熱して気化した。電気輸送測定は、コンピュータ制御下でノイズがＴ１／ｐＡ未満である手製のシステムを用いて行われた。
【０２６３】
ｎ−ｎ及びｐ−ｐ接合は、ランダム堆積によって得られた。ＮＷは、酸化されたシリコン基板上に比較的高い濃度を用いて置かれ、交差ＮＷの位置が決定され、電子ビームリソグラフィーにより交差の４つのアーム全てに電極が規定された。ＮＷへのコンタクトのため、Ｎｉ／Ｉｎ／Ａｕ電極が使用された。
【０２６４】
ｐ−ｎ接合は、レイヤー・バイ・レイヤー堆積により得られた。第１に、１つの型（例えばｎ−型）のＮＷの希釈溶液を基板に堆積し、個々のＮＷの位置を記録した。第２の工程で、別の型（ｐ−型）のＮＷの希釈溶液を堆積し、交差したｎ−及びｐ−型ＮＷの位置を記録した。次いで金属電極を規定し、輸送挙動を測定した。
【０２６５】
ＥＬは手製のマイクロルミネセンス装置により検討した。ＰＬ又は散乱光（５１４ｎｍ、Ａｒ−イオンレーザ）を使用して、接合の位置を決めた。接合の位置が決まると、レーザを止め、接合に順バイアスをかけた。ＥＬ像を液体窒素で冷却したＣＣＤカメラで得て、ＥＬスペクトルを、３００ｍｍスペクトロメータにおける１５０ライン／ｍｍグレーティングの分散ＥＬにより得た。
【０２６６】
図２２Ａ−２２Ｃは、ＩｎＰ ＮＷのドーピングと電気輸送を説明する。図２２Ａは、ＺｎドープＩｎＰ ＮＷの典型的なＦＥ−ＳＥＭ像を示す。スケールバーは１０μｍである。（１１１）格子面はワイヤ軸に垂直であると識別できる。図２２Ｂ及びＣは、Ｔｅ−及びＺｎドープＮＷのゲートに依存したＩ−Ｖ挙動をそれぞれ示す。図２２Ｂ及び２２Ｃの挿入図は、２端子Ｎｉ／Ｉｎ／Ａｕコンタクト電極により測定されたＮＷを示す。スケールバーは１μｍに対応する。図２２ＢのＮＷの直径は４７ｎｍであり、図２２Ｃの直径は４５ｎｍである。測定で用いられた具体的なゲート電圧は、Ｉ−Ｖ曲線と対応し図２２Ｂ−２２Ｃの右側に示す。データは室温で測定された。
【０２６７】
図２３Ａ−２３Ｄは、交差ＮＷ接及び電気特性を示す。図２３Ａは、Ｎｉ／Ｉｎ／Ａｕ電極を有する典型的なＮＷデバイスのＦＥ−ＳＥＭ像を示す。スケールバーは２μｍに対応する。ＮＷの直径は２９ｎｍ（Ａ−Ｃ）及び４０ｎｍ（Ｂ−Ｄ）である；デバイスを作成するために使用されるＮＷの直径は、２０−７５ｎｍの範囲にあった。図２３Ｂ−２３Ｄは、それぞれｎ−ｎ、ｐ−ｐ、及びｐ−ｎ接合のＩ−Ｖ挙動を示す。曲線８０及び８２は、それぞれ、接合中の個々のｎ−及びｐ−ＮＷのＩ−Ｖ挙動に対応する。曲線８８は、接合通じたＩ−Ｖ挙動を表す。図２３Ｄのｐ−及びｎ−型ＮＷについて記録された電圧は、よく見えるように１０で割ってある。実線は、隣接するアームの１つの対を通じた輸送挙動を表し、破線は、隣接するアームのその他３つの対の輸送挙動を表す。データは室温で記録された。
【０２６８】
図２４Ａ−２４Ｄは、ＮＷ ｐ−ｎ接合の光電子的なキャラクタリゼーションを説明する。図２４Ａは、２．５Ｖで順バイアスされたＮＷ ｐ−ｎ接合からの発光のＥＬ像である。図２４Ａの挿入図は、接合のＰＬ像を示す。スケールバーは両方とも５μｍに対応する。図２４ＢはＥＬ強度対電圧を示す。図２４Ｂの挿入図はＩ−Ｖの特徴を示し、挿入図中の挿入図は接合自体のＦＥ−ＳＥＭ像を示す。スケールバーは５μｍに対応する。この接合を形成するｎ−型及びｐ−型ＮＷの直径は、それぞれ６５ｎｍ及び６８ｎｍである。図２４Ｃは、図２４Ａに示す接合のＥＬスペクトルを示す。スペクトルのピークは８２０ｎｍである。図２４Ｄは、順バイアスされた第２の交差ＮＷ ｐ−ｎ接合から記録されたＥＬスペクトルを示す。ＥＬの最大は６８０ｎｍで起きる。図２４Ｄの挿入図はＥＬ像を示し、ＥＬが接合領域から生じることを実証する。スケールバーは５μｍである。この接合を形成するｎ−型及びｐ−型ＮＷの直径は、それぞれ３９ｎｍ及び４９ｎｍである。
【０２６９】
図２６Ａ−２６Ｄは、電場を用いたＮＷの平行及び直交アセンブリ−を説明する。図２６Ａは、Ｅ−場整列の概略図である。電極（オレンジ）には、一滴のＮＷ溶液を基板（青）上に堆積した後、５０−１００Ｖのバイアスをかける。図２６Ｂは、２つの平行電極間に整列されたＮＷの平行アレイを示す。ＮＷはクロロベンゼン中に懸濁され、１００Ｖの印加電圧を用いて整列させた。図２６Ｃは、８０Ｖのバイアスを用いてＥ−場アセンブリーして得られた、空間的に位置決めされたＮＷ平行アレイを示す。図２６Ｃの上部の挿入図は、個々のＮＷを有する平行電極の１５の対を示し、そのＮＷは、まさに対向する電極対を橋渡しする。図２６Ｄは、Ｅ−場により２つのアセンブリー工程で直交する向きにレイヤー・バイ・レイヤー整列させて得られた交差ＮＷ接合を示す。両方の工程での印加電圧は８０Ｖであった。図２６Ｂ−２６Ｄのスケールバーは１０μｍに対応する。
【０２７０】
実施例６
よく制御されたドーパント型及びレベルを有するｐ−及びｎ−型シリコンナノワイヤ（ＳｉＮＷ）からの合理的なボトムアップアセンブリ−によって、４つの型の重要な機能ナノデバイスが作り出された。これらのデバイス全てにおいて、個々のｐ−及びｎ−型ＳｉＮＷについての電気輸送測定は、ＳｉＮＷ及びリード間のコンタクトがオーミック又はほぼオーミックであることを示した。注目すべきことに、交差ｐ−型及びｎ−型ＳｉＮＷからなるｐｎ接合を通じた４プローブ測定は、ｐｎダイオードの挙動について予測される通り電流整流挙動を示した。また、バイポーラトランジスタを作り出すためｎ＋ｐｎ交差接合がアセンブリーされ、０．９４／１６という大きさの共通ベース／エミッタ電流利得が得られた。低濃度でドープされたｐｎ接合で作られた相補型インバータは、入力電圧の出力電圧への明確な反転を示し、利得は０．１３であった。高濃度でドープされたＳｉＮＷ ｐｎ交差の形態にあるトンネルダイオードは、順バイアスで負の微分抵抗（ＮＤＲ）挙動を示し、ピーク：谷比（peak-to-valley ratio）は５：１であった。
【０２７１】
ｐｎダイオード、バイポーラトランジスタ、相補型インバータ、及びトンネルダイオードを含む４つの型の重要な機能構造は、ＳｉＮＷをｐ及びｎ型ドーピングレベルの変動と制御して組み合わせることにより作り出された。ナノスケールｐｎ接合は、交差ＳｉＮＷ接合の形態で作られた。これらのｐｎ接合についての電気輸送測定は、電流整流を示した。ｎ＋ｐＮ交差ＳＩＮＷ接合構造をバイポーラトランジスタに採用できることが実証され、共通ベース／エミッタ電流利得は０．９４／１６であった。低濃度でドープされたｐｎ交差で作られたインバータは、電圧利得０．１３で入力電圧の出力電圧への反転を明確に示した。高濃度でドープされたｐｎ交差で作られたトンネルダイオードの結果は、順バイアスでＮＤＲ挙動を示し、ＰＶＲは５：１であった。ｐ−型及びｎ−型ＳｉＮＷは、ＳｉＮＷのレーザ支援触媒成長の間ドーピング源としてジボラン及びリンをそれぞれ用いることによって合成した。６００ｎｍの熱酸化オキサイドを有するドープシリコン基板上のＳｉＮＷとの金属リードコンタクトは、電子ビームリソグラフィーにより規定された。ｐｎ，ｐｐ、及びｎｎ接合は、１つのｐ−型及び１つのｎ−型、２つのｐ−型、２つのｎ−型ＳｉＮＷをそれぞれ交差させることにより形成された。接合の型は、所定の接合を作り出すため用いられるＳｉＮＷの型を選択することによって制御された。交差接合の典型的な電界放出走査電子顕微鏡（ＦＥ−ＳＥＭ）像を図２７Ａに示し、ここでは、４つのコンタクトリードに、考察の便宜のため１，２，３，及び４とラベルされている。図２７Ｂは、ｐ−及びｎ−型ＳｉＮＷの直径がそれぞれ２０．３ｎｍ及び２２．５ｎｍであるｐｎ交差接合についての電流対電圧（Ｉ−Ｖ）データを示す。接合を通じた４端子測定は、２つの隣接するリード（例えば、リード１−２又はリード１−４、正の電流方向はｐからｎ−ＳｉＮＷ）間に電流を流し、他の２つのリード（例えば、リード３−４及びリード３−２）の電圧降下を測定することにより行われた。接合を通じたＩ−Ｖ曲線（図２７Ｂ 曲線１３０）は、逆バイアス（このセットアップで負のバイアス）で電流が小さく、順バイアス（正のバイアス）で非常に急峻な電流の立ち上がりを示す。対照的に、単独のｐ（リード１−３間）及びｎ（リード２−４間）ＳｉＮＷは、直線的なＩ−Ｖ挙動（それぞれ図２７Ｂの曲線１１０及び１２０）を示し、ＳｉＮＷ及びリード間のオーミックコンタクトを示唆する。この整流挙動は接合自体により引き起こされたはずであり、ｐｎ接合ダイオードのエネルギーバンドダイアグラムにより説明できる。ｐ及びｎ−型ＳｉＮＷが互いに接触する場合、ビルトインされたポテンシャル障壁が接合界面に形成される。電子は、接合界面に形成される広い空間電荷領域をトンネルすることができないが、熱励起により輸送することができる。順バイアスではビルトインポテンシャル障壁が減少し、大量の電流が流れうるが（図２７Ｅ）、逆バイアスでは障壁が増大し、電流レベルが低い（図２７Ｆ）。
【０２７２】
ｐ及びｎ−型ＳｉＮＷは、別々にアセトンに分散された。ｐ−ｎ接合は逐次的な堆積によって得られた。１つの型のＳｉＮＷ（例えば、ｎ−型）の溶液を最初に基板上に堆積し、ＳｉＮＷの位置を整列マークと関連させて記録した。次に、もう一方の型のＳｉＮＷ（例えば、ｐ−型）溶液を堆積し、交差ｐｎ接合の位置を記録した。ｐｐ又はｎｎ接合は、１つの型のＳｉＮＷ（ｐ−型又はｎ−型）のみを堆積することによって得られた。そして接合の位置を記録した。
【０２７３】
ＳｉＮＷの固有の酸化物層は充分薄く、電子は容易に酸化物層をトンネルすることができ、接合においてｐ及びｎ−型ワイヤ間の適度なカップリングが存在し、ビルトインのポテンシャル障壁を形成しうる。これは、ｐｐ及びｎｎ接合における輸送測定により確認される。ｐｐ（図２７Ｃ、曲線１１０）及びｎｎ接合（図２７Ｄ、曲線１２０）の単一のワイヤ（１−３、２−４リード間）は、直線又は殆ど直線のＩ−Ｖ挙動を示し、良好なコンタクトを示唆する。ｐｐ（図２７Ｃ、曲線１３０）及びｎｎ（図２７Ｄ、曲線１３０）接合の２端子測定（リード１−２，１−４，２−３、又は３−４）は、直線又は殆ど直線のＩ−Ｖ曲線を示す。接合を通じた２端子測定の抵抗と単一のＳｉＮＷの固有の抵抗とを比較すると、接合抵抗の大きさはワイヤの抵抗と同様であり、酸化物は有意な電子トンネル障壁をもたらさないことが示唆される。２０個の独立のｐｎ接合についての測定は、一貫した電流整流挙動を示した。
【０２７４】
バイポーラトランジスタはｎ＋ｐｎ（図２８Ａ、左）又はｐ＋ｎｐ接合デバイスであり、エミッタでは高いドーピングレベル、ベース及びコレクタでは低いドーピングレベルが求められる。ＳｉＮＷのドーピングの良好な制御は、この複雑なデバイスを作成する能力をもたらす。ｎ＋ｐｎバイポーラトランジスタは、１つの低濃度でドープされたｐ−型ワイヤ上で２つのｎ−型ＳｉＮＷ（一つは高濃度でドープされ、もう一方は低濃度でドープされる）を機械的に操作することにより構成され、共通ベース構成で作動させた（図２８Ａ、右）。図２８Ｂは、バイポーラトランジスタの典型的なＳＥＭ像である。トランジスタのＳｉＮＷ及び接合は、まずそれぞれにキャラクタライズされた。３つの個々のＳｉＮＷのＩ−Ｖ曲線は直線であり、２つの個々の接合は電流整流挙動を有する。ｎ＋−型ＳｉＮＷはエミッタとして用いられ、ｎ−型をコレクタとして、バイポーラトランジスタ測定を行った。エミッタ−ベース（Ｅ−Ｂ）は通例、電子をベース領域に注入するため、順バイアスされる。コレクタ−ベース（Ｃ−Ｂ）電圧はゼロより大きく、トランジスタは能動モードで作動させ、Ｃ−Ｂ接合は逆バイアスされて僅かな漏れ電流のみが接合を通じて流れる。しかし、エミッタから注入された電子はベースを通って拡散し、Ｃ−Ｂ接合の空間電荷領域に達し、コレクターに集められる。実際のコレクタ電流はエミッタからの注入電子にのみ依存し、Ｅ−Ｂ電圧にのみ依存する。このことは、図２８Ｃの領域ＩＩから明らかに理解され、ここではコレクタ電流が順Ｅ−Ｂ電圧とともに高くなるが、Early効果と逆バイアスでゆっくり増加する漏れ電流の存在とから生じるＣ−Ｂ電圧についてはゆっくり変化する。トランジスタの作用は、逆バイアスされたコレクタ接合での大きな電流の流れにより実証され、近くのエミッタ接合から注入されるキャリアにより生じうる。（Ｃ−Ｂ）電圧がゼロ未満の場合、バイポーラトランジスタは飽和モードで働き（図２８Ｃ 領域Ｉ）、ここではＥ−Ｂ及びＣ−Ｂ接合の両方で順バイアスされる。エミッタ注入からのコレクタ電流は、順バイアスされたＣ−Ｂ電流により補償される。従って、コレクタ電流は順Ｃ−Ｂ電圧ともに低下する。Ｅ−Ｂの順バイアスが高くなるほど、電流をゼロに補償するのに必要なＣ−Ｂの順バイアスも高くなる（図２８Ｃ 曲線１−４）
ｎ＋ｐｎバイポーラトランジスタは、堆積及び機械的な操作により作製された。最初に、ｐ−型ＳｉＮＷが基板上に溶液から堆積された。第２の工程で、ｎ＋及びｎ型ＳｉＮＷを鋭利なＳＴＭ探針に付着させ、光学顕微鏡の下、ｐ−型ＳｉＮＷ上で放出した。
【０２７５】
能動モードでのバイポーラトランジスタの共通ベース電流利得は０．９４であり（図２８Ｄ）、共通エミッタ電流利得は１６である。の大きな電流利得から、３つの重要な点が示唆される。エミッタからベースの電流注入の効率は極めて高く、ベースよりも高いエミッタのドーピング濃度に起因する。ベース領域は広いが（１５μｍ）、エミッタ及びコレクタ間のアクティブな相互作用は依然として存在する。エミッタから注入された電子の大半はベースを通過してコレクタに達し、ベース中の電子の移動度が極めて高いことを示唆する。ベース及びコレクタ間の空間電荷領域は、電子を集めコレクタへ掃引する高い効率を有し、界面の酸化物障壁が大きくは寄与しないことを示唆し、単一のｐｎ接合についての解析をさらに確証するものである。バイポーラトランジスタは、例えばベース幅を低減することにより改善することができ、典型的な共通ベース電流利得が０．９９より大きい市販のトランジスタの性能に近づけることができる。
【０２７６】
低濃度のｐドープ及低濃度のｎドープＳｉＮＷ交差の形態にある相補型インバータは、ロジック回路においてボトムアップビルディングブロックの用途に利用するため、そしてＳｉＮＷの制御されたドーピングの能力を実証するために用いられた。交差ＳｉＮＷのインバータ構造の概略は、図２９Ａ（下部）に示されており、半導体物理におけるインバータ構造は図２９Ａに示される。インバータにおいて低濃度でドープされたｐ及びｎ−型ＳｉＮＷは非常に大きなゲート効果を示し、図２９Ｂの挿入図でｐ−型ＳｉＮＷについて示した通り、完全に抑制される。図２９Ｂからわかる通り、正（負）の入力電圧で出力電圧は負（正）であり、典型的なインバータの挙動である。ｎ−型（ｐ−型）ワイヤの負（正）の入力による抑制により、出力はグラウンド（バイアス）となる。電圧利得、つまり電圧変換の傾きは、０．１３と計算される。利得は、市販のインバータのもの（１より大きい）と比較すると低いが、ゲート酸化物相を６００ｎｍの酸化物に代えて薄くし、ＳｉＮＷのゲート応答を低減することにより改善することができ、より低濃度でドープされたＳｉＮＷを使用することにより改善することができる。なお、低濃度でドープされたＳｉＮＷにオーミックコンタクトを作成するためにはさらに努力が必要であり、さらに検討が必要である。
【０２７７】
低濃度でドープされｐ−型及びｎ−型である２つの交差ＳｉＮＷはインバータを形成するが、縮重してドープされたｐ−型及びｎ−型の２つの交差ＳｉＮＷはトンネルダイオードを形成しうる。ｐｎ接合と対照的に、トンネルダイオードは整流挙動を示さず、むしろ順バイアスでＮＤＲ挙動を示し、図２９Ｃに示す通りＰＶＲは５：１である。この違いは、江崎ダイオードのメカニズムにより説明できる。ｐ＋及びｎ＋型が互いに接触する場合、ビルトインポテンシャルが形成されるが、空間電荷領域の幅は充分薄く、電子のトンネリングが可能である。電子は、逆バイアスの下で（図２９Ｄ 左）及び低い順バイアス（図２９Ｄ 中央）この薄い空間電荷領域をトンネルすることができ、電流の流れを起こす。一定の点を超えると、順バイアスを更に増加すると、ｎ側の伝導帯がｐ側のバンドギャップに移動し、電子のトンネリングを抑制して電流を低減する。順バイアスをさらに増加すると、ビルトインポテンシャル障壁が低下し、熱励起メカニズムが伝導を支配して電流が増加する。
【０２７８】
具体的には、図２７Ａ−２７Ｆは、交差ＳｉＮＷ接合を説明する。図２７Ａは、Ａｌ／Ａｕをコンタクトリードとして有する交差ＮＷ接合の典型的なＦＥ−ＳＥＭ像を示す。スケールバーは２μｍである。ＮＷの直径は２０から５０ｎｍの範囲にある。図２７Ｂ−２７Ｄは、それぞれｐｎ、ｐｐ、及びｎｎ接合のＩ−Ｖ挙動を示す。曲線１１０及び１２０は、接合中の個々のｐ及びｎ−型ＳｉＮＷのＩ−Ｖ挙動にそれぞれ対応する。曲線１３０は、図２７Ｂでｐｎ接合を通じた４端子Ｉ−Ｖを表し、図２７Ｃ及び２７Ｄでｐｐ及びｎｎ接合を通じた２端子Ｉ−Ｖを表す。図２７Ｂでは、実線は、リード１及び２の間の電流を追跡し、同時にリード３及び４の間の電圧を測定することによるＩ−Ｖであり；破線は、１及び４の間の電流を追跡し、３及び２の間の電圧を測定することによるＩ−Ｖである。図２７Ｃ及び２７Ｄは、隣接するリード（１−２）の１つの対を通じたＩ−Ｖであり、破線は、その他の３つの対（１−４、２−３、３−４）を通じたＩ−Ｖである。図２７Ｅ及び２７Ｆは、それぞれ順バイアス及び逆バイアス下でのｐｎ接合のエネルギーバンドダイアグラムを示す。
【０２７９】
図２８Ａ−２８Ｄは、ｎ＋ｐｎ交差ＳｉＮＷバイポーラトランジスタを説明する。図２８Ａは、半導体物理（左）及び交差ＳｉＮＷ構造（右）のｎ＋ｐｎバイポーラトランジスタの共通ベース構成の概略を示す。ｎ＋、ｐ、及びｎ−型ＳｉＮＷは、それぞれエミッタ、ベース、コレクタとして機能する。ベースはグラウンドとされる。エミッタは特定の値で負にバイアスされる。コレクタ電流は正から負に走査される。図２８Ｂは、ＳｉＮＷバイポーラトランジスタの典型的なＦＥ−ＳＥＭ像を示す。スケールバーは５μｍである。図２８Ｃは、エミッタ及びベースが１５μｍ離れたＳｉＮＷであるｎ＋ｐｎトランジスタのコレクタ電流対コレクター−ベース電圧挙動を示す。曲線１−４は、−１、−２、−３、−４Ｖのエミッタ−ベース電圧での挙動に対応する。領域Ｉ及びＩＩは破線で分離され、飽和モードと能動モードにそれぞれ対応する。図２８Ｄは、共通ベース電流利得 対 コレクター−ベース電圧を示す。
【０２８０】
図２９Ａ−２９Ｄは、相補型インバータ及びトンネルダイオードを説明する。図２９Ａは、半導体物理の相補型インバータ構造の概略（上）と、低濃度でドープされたｐｎ交差により形成されたもの（下）とを説明する。下の概略図では、ｎ−型ＮＷの一方の末端が−５Ｖにバイアスされ、ｐ−型ＮＷの一方の末端はグラウンドにされる。入力電圧はバックゲート電圧であり、ｐ−及びｎ−型ＮＷのもう一方の端は出力端子に短絡される。図２９Ｂは、ｐｎ交差インバータの出力電圧対入力電圧を示す。図２９Ｂの挿入図は、インバータのｐ−型ＮＷのＩ−Ｖ曲線を示す。曲線１−５は、それぞれバックゲート電圧＝−５０、−３０、−１０、０及び１０ＶでのＩ−Ｖ曲線に対応する。このインバータのｎ−型ＮＷは同様のＩ−Ｖ挙動を有し、ゲート電圧が−３０Ｖにおいて完全に抑制される。図２９Ｃは、高濃度でドープされたｐｎ交差から作成されたトンネルダイオードの２端子測定のデータを示す。試験の結果、個々のｐ−及びｎ−型ＳｉＮＷのＩ−Ｖ挙動は直線であった。図２９Ｃの挿入図は、ＮＤＲを示すＩ−Ｖ曲線の一部を拡大したものである。図２９Ｄは、交差ＳｉＮＷトンネルダイオードのエネルギーバンドダイアグラムを示す。逆バイアスでは（例えば、図２９Ｃの位置１）、電子は接合をトンネルできる（左のダイアグラム）。小さい順バイアスでは（例えば、図２９Ｃの位置２）、電子のトンネリングも許される（中央のダイアグラム）。さらに順バイアスを増加させると、電子トンネリングは禁じられる（右のダイアグラム）。
【０２８１】
実施例７
この実施例は、本発明の実施態様の準備を説明する。ナノワイヤ（ＮＷ）の安定なエタノール懸濁液は、超音波浴中で約３分間、ＮＷをエタノール中で音波処理することによって調製される。基板（シリコンウエハ）は、ＮＨ２末端を有する自己組織化単層膜（ＳＡＭ）によって覆われる。そしてＰＤＭＳのミクロ流体モールドが作成される。基板がＰＤＭＳモールドと接触すると形成されるマイクロチャネルは、モールド中の型取りされた形状に対応するコーディットの３つの壁を有し、４つ目は、既に述べた通り化学的に修飾された基板表面に対応する。
【０２８２】
ＮＷ懸濁液は、基板に＋１００Ｖのバイアスを印加しながら、作成されたままのマイクロチャネルを通じて流通させる。フロー時間約１０分の後、チャネルをエタノールで洗浄し、自然乾燥する。ＰＤＭＳスタンプを除去し、ＮＷアレイが基板表面の流通方向に整列するのが観測された。
【０２８３】
流通方向を改変し、レイヤー・バイ・レイヤーのスキームを適用することによって、ＮＷアレイから多重交差バーが形成された。
表面にパターンを施すことにより、ＮＷはある所定の場所に整列又は位置決めされた。
【０２８４】
パターニングプロセスは、以下の通りであった。ＰＭＭＡの層を基板表面にスピンコートし、ＥＢＬ（電子ビームリソグラフィー）を用いてパターン（例えば、後で化学的に官能基化される、選択的に露出したＳｉ表面）を書き込む。ＰＭＭＡトレンチの底を、ＮＨ２−ＳＡＭで覆われたＳｉ表面に露出する。ＮＷ懸濁液のフローがこれらのパターン（上記の通り、表面のパターンを施された場所）を移動すると、ＮＷはＰＭＭＡトレンチに配向される。そして、ＰＭＭＡを持ち上げる。ＮＷはＰＭＭＡ表面に固着し、正常なアレイのデバイスが形成される。
【０２８５】
実施例８
これらの研究で使用されるガリウムリン（ＧａＰ）、インジウムリン（ＩｎＰ）、及びシリコン（Ｓｉ）ナノワイヤは、レーザ支援触媒成長により合成され、続いてエタノール溶液に懸濁された。一般にＮＷアレイは、ポリ（ジメチルシロキサン）（ＰＤＭＳ）モールドと平坦な表面との間に形成されるフローチャネル構造にＮＷ懸濁液を通すことによってアセンブリーされる（図３０Ａ及び３０Ｂ）。ＮＷの平行及び交差アレイは、それぞれ単一（図３０Ａ）及び逐次的な交差フロー（図３０Ｂ）を用いて容易に実現され、アセンブリープロセスは以下の通りである。
【０２８６】
ＮＷの平行アセンブリーの典型的な例では、ほぼ全てのＮＷが１つの方向（例えば、フロー方向）に整列する。フロー方向から少しの小さいずれもある。より大きな長さのスケールでアセンブリーされたＮＷの調査（図３１Ｂ）では、整列が容易に数百μｍを超えることが分かる。実際に、幅が５０から５００μｍで長さが６−２０ｍｍの範囲にあるチャネルを用いて行った実験に基づくと、ＮＷの整列はミリメートルの長さのスケールまで伸び、フローチャネルのサイズに制限されているようである。
【０２８７】
ＮＷの整列と平均間隔を制御する要因を理解するため、幾つかの種類の実験を行った。第１に、整列の程度はフロー速度により制御できる。フロー速度を増加させると、フロー方向に対するＮＷの角度分布の幅が有意に狭くなる（図３１Ｃの挿入図）。広い条件にわたって測定された幅の分布の比較から、最低フロー速度、約４ｍｍ／ｓから幅は急速に低下し、約１０ｍｍ／ｓでほぼ一定の値に近づく（図３１Ｃ）。この研究で調べられた最大フロー速度では、ＮＷの８０％以上が、フロー方向の±５度内に整列した（挿入図、図３１Ｃ）。観測された結果は、シアーフロ−（剪断フロー；shear flow）の枠組みで説明できる。具体的には、基板表面付近のチャネルフローは、シアーフローに類似しており、基板に固定される前に流動方向にＮＷを整列させる。フロー速度が大きくなるほど、剪断力は大きくなり、整列が改善される。
【０２８８】
それに加え、平均ＮＷ表面被覆率は、フロー持続時間により制御できる（図３１Ｄ）。一定のフロー速度で行われた実験は、ＮＷ密度が、フローの持続に応じて系統的に増加することを示す。これらの実験によると、フロー持続が３０分では約２５０ＮＷ／１００μｍの密度となり、又はＮＷ／ＮＷの間隔が４００ｎｍとなる。堆積時間を延長すると、ＮＷアレイの間隔を１００ｎｍ以下のオーダーにすることができる。堆積速度及び平均間隔 対 時間は、表面の化学的官能基に強く依存する。具体的には、部分的に正の電荷を有するアミノ末端単層膜上では、メチル末端単層膜又は素のＳｉＯ２表面のいずれと比較しても、急速にＧａＰ、ＩｎＰ、及びＳｉＮＷが堆積される。ＮＷ−ＮＷを接触させずに実現できる整列ＮＷの最小間隔は、アセンブリープロセスに用いられるＮＷの長さに依存するということを認識することが重要である。ＮＷの長さを１００ナノメートルから数十マイクロメートルスケールの範囲で制御することを実証する最近の進展によれば、接触することなく実現できる間隔の範囲を広げられるはずである。
【０２８９】
これらの結果は、複数の長さのスケールにわたってＮＷ構造を秩序化すること − １００ｎｍからμｍスケールの間隔で、ｍｍスケールの範囲にわたり、ｎｍの直径のワイヤを組織化すること − を実証する。非常に制御されたアセンブリーを可能にするためには空間的な位置を規定することも求められるが、この階層的な秩序は、微視的な世界と巨視的な世界とを橋渡しする。この重要な目的は、化学的にパターンを施された基板とＮＷとの相補的な化学的相互作用を用いることにより、達成される。代表的な実験のＳＥＭ像（図３２Ｂ−３２Ｄ）は、表面パターンと同じ横の周期を有する平行なＮＷアレイを示す。これらのデータは、ＮＷが化学パターンによって規定される位置で優先的にアセンブリーされることを実証し、さらに、周期パターンがＮＷを規則的な超構造に組織化することを示す。パターンを施された表面のみが１Ｄナノ構造組織化の良好な制御をもたらすわけではないことを認識することは重要である。パターンを施された表面上でのＮＴ及びＮＷのアセンブリーは、１Ｄナノ構造が、あまり方向的な制御をされることなく、パターンを施された領域で整列し、橋渡しし、その周囲を取り巻くことを示す。これらの重大な問題を避けるため、そして１以上の方向でアセンブリーを制御できるようにするため、流体のフローが用いられる。このアプローチを他の表面パターニング法（例えばジブロックコポリマー中のナノスケールドメイン形成及び分子の自発的な秩序化）と組み合わせることにより、従来のリソグラフィーの限界を超えてよく秩序化されたＮＷアレイを発生させることができる。
【０２９０】
この一般的なアプローチを用い、図３１Ｂに説明するレイヤー・バイ・レイヤースキームにより、ＮＷを組織化して、密度の高いナノデバイスアレイを構築するために重要な、より複雑で交差した構造にすることができる。より複雑で交差した構造の形成には、ナノ構造−基板相互作用が充分強く、逐次的なフロー工程が先行するフロー工程に影響しないことが求められる。例えば、２工程のアセンブリー法において直交する方向にフローを交替することにより、交差バー構造がえられる（図３３Ａ及び３３Ｂ）。図３３Ａ−Ｂは、非常に簡単で低コストで迅速で拡張性のある方法により、個々の交差点間が僅か数百ナノメートル間隔である複数の交差バーが得られることを示す。個々のＮＷ間の間隔は完全に均一という訳ではないが、上記のパターンを施された表面を用いることにより、周期アレイを容易に描くことができる。注目すべきことに、これらの交差バー構造は機能デバイスをもたらしうる。
【０２９１】
この流体アプローチは、本質的に非常に並列的で拡張性があり、その上、逐次的なアセンブリー工程において単にフロー方向間の角度を制御することにより、幾何学的に複雑な構造の方向性のあるアセンブリーを可能にする。例えば、３つのフロー方向間を６０°とする３層堆積の手順により、正三角形（図３３Ｃ）がアセンブリーされた。この様に、フロー整列の方法は、多くのデバイス構成の要求（ＮＷの複数「層」のアセンブリーを必要とするものも含まれる）を充たす柔軟性のある方法を提供する。
【０２９２】
電場を用いて半導体ＮＷの懸濁液を整列させ、平行ＮＷアレイ及び単一ＮＷ交差にすることができ、パターン化の施されたマイクロ電極アレイが電場の発生に用いられる。しかし、フリンジの場及び荷電は、サブミクロンスケールで複数の交差のアセンブリーに重大な複雑性をもたらしうる。
【０２９３】
このレイヤー・バイ・レイヤーセンブリースキームの重要な特徴は、それぞれの層が互いに独立であり、各々の工程で用いられるＮＷ懸濁液の組成を単に変更することにより、ホモ及びヘテロ接合構成が各々の交差点で得られることである。例えば、ｎ−型及びｐ−型ＮＷ及びＮＴにこのアプローチを用いることにより、個々のナノスケールデバイスを直接アセンブリし、続いてアドレスすることができ、ＮＷ／ＮＴは配線及び能動デバイス素子の両者として作用する。ＮＷの８個の末端全てで金属電極に接続されたｎ−型ＩｎＰ ＮＷでできた典型的な２ｘ２交差バーアレイは、この点を実証する（図３３Ｄ）。輸送測定（図３３Ｅ）は、電流が８つの末端の任意の２点を通って流れること、個々のＮＷ及びＮＷ−ＮＷ接合の特徴を評価できることを示す。４つの交差点の各々について記録された電流−電圧（Ｉ−Ｖ）データは、直線又はほぼ直線を示し（曲線２００）、ｎ−ｎ型の接合の予想と矛盾しない。ランダムな堆積によって形成された単一のＮＷ／ＮＷ ｐ−ｎ接合が発光ダイオード（ＬＥＤ）に特徴的な挙動を示すため、このアプローチを用いて、高密度でありそれぞれアドレス可能なナノＬＥＤ及び電子的に更に複雑なナノデバイスをアセンブリーできる。
【０２９４】
追加的な検討は、単層カーボンナノチューブ及び二重ＤＮＡの懸濁液を流体アプローチを用いて平行なアレイに整列できることを示す。
具体的には、図３０Ａ及び３０Ｂは、フローアセンブリーの為の流体チャネル構造の概略である。図３０Ａは、ＰＤＭＳモールドを平坦な基板と接触させる場合に形成されるチャネルを示す。ＮＷアセンブリーは、設定した持続時間の間、制御されたフロー速度で、チャネル内にＮＷ懸濁液を流通させることによって行われた。ＰＤＭＳモールドを除去すると、基板上にフロー方向にＮＷの平行アレイが観察された。図３０Ｂは、レイヤー・バイ・レイヤー法でフロー方向を逐次的に変えることにより、複数の交差ＮＷアレイが得られることを説明する。
【０２９５】
図３１Ａ−３１Ｄは、ＮＷアレイの平行アセンブリーを説明する。図３１Ａ及び３１Ｂは、チャネルフロー中に整列したＩｎＰ ＮＷの平行アレイのＳＥＭ像である。スケールバーは、図３１Ａ及び３１Ｂにおいて、２μｍ及び５０μｍにそれぞれ対応する。フローアセンブリーに用いられるシリコン（ＳｉＯ２／Ｓｉ）基板は、１ｍＭの３−アミノプロピルトリエトキシシラン（ＳＡＭ）のクロロホルム溶液に３０分間浸漬し、続いて１１０℃で１０分間加熱することにより、アミノ末端自己組織化単層膜により官能基化される。以下の実験で用いられる基板のほとんどは、特に記載しない限り同様の方法で官能基化された。図３１Ｃは、フロー方向からのＮＷ角度の広がり対フロー速度を示す。図３１Ｅのそれぞれのデータ点は、約２００ＮＷの角度分布の統計的な解析により得られたものであり、フロー速度９．４０ｍｍ／ｓでのＮＷの角度分布のヒストグラムを示す。図３１Ｄは、ＮＷアレイ対フロー時間の平均密度を示す。平均密度は、任意のチャネル交差点で平均ＮＷ数をチャネル幅で割ることにより計算した。実験のほとんどは、フロー速度６．４０ｍｍ／ｓで行われた。
【０２９６】
図３２Ａ−Ｄは、周期ＮＷアレイのアセンブリーを説明する。図３２Ａは、化学的にパターンの施された基板上のＮＷアセンブリーの概略図である。薄いグレーの領域はアミノ末端表面に対応し、濃いグレーの領域はメチル末端又は素の表面の何れかに対応する。ＮＷは、表面のアミノ末端領域に優先的に引き寄せられる。図３２Ｂ及び３２Ｃは、５μｍ及び２μｍの間隔でポリ（メチルメタクリレート）（ＰＭＭＡ）でパターンの施された表面上に整列したＧａＰ ＮＷの平行アレイを示す。像の濃い領域は残存したＰＭＭＡに対応し、明るい領域はアミノ末端ＳｉＯ２／Ｓｉ表面に対応する。ＮＷは、アミノ末端領域に優先的に引き寄せられる。ＰＭＭＡは標準的な電子ビーム（Ｅ−ビーム）リソグラフィーでパターンを施され、生じたＳｉＯ２表面は、０．５％ＡＰＴＥＳのエタノール溶液に１０分間浸漬し、続いて１００℃において１０分で官能基化された。図３２Ｂ及び３２Ｃにおいて、スケールバーはそれぞれ５μｍ及び２μｍに対応する。図３２Ｄは、パターンの施されたＳＡＭ表面を用いて得られた５００ｎｍ間隔のＧａＰ ＮＷ平行アレイを示す。ＳｉＯ２／Ｓｉ表面を、純粋なヘキサメチルジシラザン（ＨＭＤＳ）に５０℃で１５分間浸漬し、続いて１１０℃１０分間により、先ずメチル末端ＳＭＡで官能基化した。この表面を、Ｅ−ビームリソグラフィーでパターンを施し、５００ｎｍの周期で平行な形状のアレイを形成し、続いてＡＰＴＥＳを用いて官能基化した。スケールバーは５００ｎｍに対応する。
【０２９７】
図３３Ａ−３３Ｅは、交差ＮＷアレイのレイヤー・バイ・レイヤーセンブリー及び輸送測定を説明する。図３３Ａ及び３３Ｂは、逐次工程でフロー方向を直交させる２工程のアセンブリー法において得られたＩｎＰ ＮＷ交差アレイの典型的なＳＥＭ像を示す。フロー方向は、像中の矢印で表示される。図３３Ｃは、数字を付けた矢印で示されるフロー方向間の角度を６０°とする３工程のアセンブリー法において得られた正三角形のＧａＰ ＮＷを示す。３つの像でスケールバーは５００ｎｍに対応する。図３３Ｄは、直交するフローを用いてｎ−型のＩｎＰ ＮＷの逐次アセンブリーにより作成された典型的な２ｘ２交差アレイのＳＥＭ像を示す。Ｎｉ／ＩＮ／Ａｕコンタクト電極は、熱気化により堆積され、Ｅ−ビームリソグラフィーによりパターンを施された。ＮＷは、電極蒸着の前にアモルファス酸化物外層を取り除くため、６％ＨＦ溶液で短く（３−５ｓ）エッチングされた。スケールバーは２μｍに対応した。図３３Ｅは、２ｘ２交差アレイの２端子測定からの代表的なＩ−Ｖ曲線を示す。曲線２１０は４つの個々のＮＷ（ａｄ，ｂｇ、ｃｆ，ｅｈ）のＩ−Ｖを表し、曲線２００は４つのｎ−ｎ交差接合（ａｂ，ｃｄ，ｅｆ，ｇｈ）を通じたＩ−Ｖを表す。
【０２９８】
電界効果トランジスタ、ｐｎ接合、発光ダイオード、バイポーラトランジスタ、相補型インバータ、トンネルダイオードが実証された。半導体デバイスの既存の型をナノスケールワイヤを用いて作成することができる。以下は、用途の例の一部である：化学及び生物センサ；メモリ及びコンピューティング；フォトディテクタ及び偏光ディテクタ；フォトルミネセンス特性を用いる表示タグ；単一電子トランジスタ；光起電力太陽電池；走査プローブ顕微鏡及び近接場イメージングのための超尖化探針；電気化学及び生物用とための超微少電極；ナノエレクトロニクス及びオプトエレクトロニクスのための配線；温度センサ；圧力センサ；フローセンサ；質量センサ；単一光子エミッタ及びディテクタ；量子コンピューティングのためのバリスティック輸送及びコヒーレント輸送；スピントロニクスデバイス；２Ｄ及び３Ｄフォトニックバンドギャップ材料のためのナノスケールワイヤのアセンブリー。
【０２９９】
以下は、ナノスケールワイヤをアセンブリーしてデバイスを形成するための代替技術の記載である。
【０３００】
ナノスケールワイヤ（又は任意のその他の細長い構造体）は、表面上でのナノスケールワイヤ溶液のフローを生じさせることにより整列させることができ、ここでフローはチャネルフローであっても任意のその他の方法によるフローであってもよい。制御された位置と周期性とを有するナノスケールワイヤアレイは、基板表面にパターンを施すことにより、及び／又はナノスケールワイヤの表面を異なる官能基でコンディショニングすることにより生成することができ、位置及び周期性の制御は、パターンを施された表面とワイヤとの間の特定の相補的な力（化学的、生物学的、静電的、磁気的、又は光学的な力）を設計することにより、実現される。例えば、ＡワイヤがＡ’パターン化領域へ行き、ＢワイヤがＢ’パターン化領域へ行き、ＣワイヤがＣ’パターン化領域へ行き、すべての他のワイヤがそれぞれのパターン化領域へ行く。基板表面及び／又はナノスケールワイヤは異なる分子／材料、異なる電荷、異なる磁子、異なる光強度（例えば、光ビームからの干渉／回折パターン）、又は任意のこれらの組み合わせによりコンディショニングすることができる。アセンブリーされたままのワイヤアレイは、別の基板に（例えば、スタンピングにより）移すこともできる。ナノスケールワイヤは、相補的な相互作用によりアセンブリーすることができる。フローは上記の方法においてナノスケールワイヤのアセンブリーに用いることができるが、フローのみに限られるものではない。相補的な化学的、生物学的、静電的、磁気的、又は光学的相互作用のみを用いてナノスケールワイヤのアセンブリーを行うこともできる（ただし、あまり制御されない）。ナノスケールワイヤは、表面ステップの角に沿って、又はトレンチに沿って整列しうる。ナノスケールワイヤは、物理的なパターンを用いてアセンブリーすることができる。ナノスケールワイヤは、物理的パターン（例えば、表面ステップ、トレンチ、その他）により溶液を用いて基板に堆積される。物理的パターンは、加工していない結晶格子のステップ、自己組織化されたジブロックコポリマーストライプ、インプリントされたパターン、又は任意のその他のパターンにより形成することができる。ナノスケールワイヤは、ナノスケールワイヤ間の静電的又は磁気的な力によりアセンブリーしてもよい。ナノスケールワイヤ表面に電荷を導入することにより、ナノスケールワイヤ間の静電力がナノスケールワイヤを一定のパターン、例えば平行アレイに整列させることができる。ナノスケールワイヤは、ラングミュア−ブロジェット（ＬＢ）フィルムを用いてアセンブリーすることができる。ナノスケールワイヤは、先ず表面コンディショニングされ、液相の表面に分散されて、ラングミュア−ブロジェット（ＬＢ）フィルムを形成する。ナノスケールワイヤは、表面を圧縮することにより、異なるパターン（例えば、平行アレイ）に整列させることができる。そして、ナノスケールワイヤパターンは、所望の基板に移すことができる。
【０３０１】
ナノスケールワイヤは、柔軟なマトリックス（例えばポリマー）中にナノスケールワイヤを分散させて剪断伸長し、続いてマトリックスを１の方向に伸長することによりアセンブリーすることができ、ナノスケールワイヤを、導入した剪断力により伸長方向に整列させることができる。そしてマトリックスを取り除き、整列したナノスケールワイヤアレイを所望の表面に移すことができる。マトリックスの伸長は、機械的、電気的、光学的、磁気的な力により引き起こされる。伸長方向は、基板面内にあってもよく、そうでなくてもよい。
【０３０２】
実施例９
この実施例は、組成が変調されたナノスケールワイヤ超格子の合成とキャラクタリゼーションを説明する。この実施例では、ＧａＡｓ及びＧａＰから形成されたナノスケールワイヤが研究された。ＧａＡｓは直接バンドギャップ半導体として知られており、ＧａＰは間接ギャップ半導体である。
【０３０３】
ガリウムヒ素（ＧａＡｓ）／ガリウムリン（ＧａＰ）超格子は、ＧａＡｓ及びＧａＰターゲットを用いてレーザ支援触媒成長（ＬＣＧ）により成長させた。合成法の概略を図６７に示す。ナノクラスター触媒２１１を使用して、１次元半導体ナノスケールワイヤ２１２の成長について核を生成し方向付け（図６７Ａ）、触媒をナノスケールワイヤの末端に保持した。第１の成長工程が完了すると、別の材料２１３をナノスケールワイヤの末端から成長させた（図６７Ｂ）。これらの工程の繰り返しにより、単一ナノスケールワイヤの中で組成的な超格子を生成した（図６７Ｃ）。
【０３０４】
ナノスケールワイヤは、ＬＣＧ（ＧａＡｓ、ＧａＰ、及びＩｎＰ）又はＣＶＤ（Ｓｉ）の何れかを用い、成長を方向づけるため金のナノクラスターを用いて合成した。金のナノクラスターは酸化されたシリコン基板上に堆積され、反応器炉中に置かれた。ＬＣＧ法はレーザブレーション成長ナノスケールワイヤについて、パルスＡｒＦエキシマ又はＮｄ−ＹＡＧレーザを用いてＧａＡｓ，ＧａＰ、及びＩｎＰの固体ターゲットをアブレーションし、７００−８５０°で１００Ｔｏｒｒで１００標準立方ｃｍ／分（ｓｃｃｍ）のアルゴンフロー中で成長を行った。所定の超格子の各々の層の間で、アブレーション中に約４５秒の休止を入れた。シリコンナノスケールワイヤは、シラン（３ｓｃｃｍ）とヘリウム（１８ｓｃｃｍ）中の１００ｐｐｍジボラン（ｐ−型）又はリン（ｎ−型）とを用い、４５０°でＣＶＤにより成長させた。炉はドーパントを切り替える前に排気した。
【０３０５】
生成したナノスケールワイヤは、エタノール中で短時間超音波処理を行い、ＴＥＭ解析のため銅グリッドに堆積した。ナノスケールワイヤ超格子からのＨＲＴＥＭ像及びＥＤＳスペクトルは、ＪＥＯＬ２０１０Ｆマイクロスコープで取られた。単一の接合の元素マッピングは、ＶＧ ＨＢ６０３ ＳＴＥＭで行われた。
【０３０６】
エタノール中に分散されたナノスケールワイヤはシリコン基板（６００ｎｍオキサイド）上に堆積され、電気的コンタクトは電子ビームリソグラフィーを用いて規定された。Ｔｉ／ＡｕコンタクトはＳｉナノスケールワイヤのため用いられ、堆積に続き４００℃でアニールされた。ＩｎＰ ＬＥＤ接触は２工程の方法で加工され、第１のコンタクト（ｎ−型）はＧｅ／Ａｕ又はＮｉ／Ｉｎ／Ａｕを用いて作成され、第２のコンタクト（ｐ−型）はＺｎ／Ａｕを用いて作成された。接触は、堆積に続き３００−３５０℃でアニールされた。
【０３０７】
拡張モジュールを有するDigital Instruments Nanoscope IIIをEFM及びSGM測定に用いた。５ｎｍのＣｒ／４５ｍｍＡｕで被覆されたFESP探針を画像化のために用いた。ＥＦＭについて、NanoscopeをLiftModeでリフト高さを60nmとしスキャン速度を０．５Ｈｚとして作動させた。
【０３０８】
単一ナノスケールワイヤフォトルミネセンス像及びスペクトルは、手製の遠距離場エピ蛍光顕微鏡を用いて得られた。励起光（４８８ｎｍ）を、レンズ（ＮＡ＝０．７）により、ナノスケールワイヤを堆積した石英の基板に直径約３０μｍのスポットに焦点を合わせた。典型的な励起エネルギー密度は約１．０ｋＷ／ｃｍ２であった。λ／２の波長板を用いて、励起光の偏光を変えた。試料を大気中で室温において（つまり約２５℃）装着するか、又はクライオスタットのコールドフィンガーに装着して７Ｋに冷却した。生じたフォトルミネセンス像及びスペクトルは、同じレンズにより集められ、フィルターを通して励起光を除去し、収束し、画像化するか又は液体窒素で冷却した電荷結合デバイスに分散させた。発光の偏光は、スペクトロメーターの前においたGlan-Thompson偏光子により解析した。
【０３０９】
この合成の生成物の透過電子顕微鏡（ＴＥＭ）像を図６８に示す。ナノスケールワイヤ超は成長時間により直接制御できるため、ＴＥＭは接合領域に焦点を合わせることができる。ＧａＡｓ／ＧａＰ接合領域の光分解能ＴＥＭ（ＨＲＴＥＭ）像は、図６８Ａに示す通り、明瞭な欠陥を有しない結晶性のナノスケールワイヤコアを示し、ナノスケールワイヤ軸は＜１１１＞方向に沿うことを示す。試料は、２０ｎｍの金ナノクラスター触媒から成長された。スケールバーは１０ｎｍである。接合領域を含有する高分解能像から計算される２次元フーリエ変換（２ＤＦＴ）は、図６８Ａの挿入図に示す通り、異なる格子方向に沿って逆格子ピークの対を示し、接合の上及び下の領域から計算された２ＤＦＴは単一の逆格子ピークのみを示す（図に示していない）。これらのピークデータ解析から格子定数０．５４７４±０．００７３ｎｍ及び０．５６６８±０．００８５ｎｍがわかり、ＧａＰ及びＧａＡｓの閃亜鉛構造に指数付けされ、それぞれＧａＰ（０．５４５１ｎｍ）及びＧａＡｓ（０．５６３３ｎｍ）の値と一致する。２ＤＦＴは、［０−２２］晶帯軸の＜１１１＞、＜−１１１＞、及び＜−２００＞格子方向にそった逆格子ピークの分裂も明らかにし、ＧａＡｓ及びＧａＰの格子定数に対応する。
【０３１０】
エネルギー分散型Ｘ線分光（ＥＤＳ）によるヘテロ接合の局所元素マッピングを用いて、接合を横切る組成変動を調べた。走査ＴＥＭ像から生成された元素マップは、ガリウムがナノスケールワイヤの長さに沿って均一に分散したことを示し（図６８ｃ）、リン（図６８ｄ）及びヒ素（図６８ｅ）は、それぞれナノスケールワイヤヘテロ構造のＧａＰ及びＧａＡｓの部分に局在しているようであった。図６８ｆに説明するリン／ヒ素組成変動の定量的解析は、この特定のナノスケールワイヤの遷移が原子レベルで急激に起きているのではなく、１５−２０ｎｍの長さのスケールに渡りＧａＰ及びＧａＡｓ相間を遷移していることを示す。このナノスケールワイヤの直径は約２０ｎｍであった。
【０３１１】
この様に、この実施例は、組成が変調されたナノスケールワイヤの合成とキャラクタリゼーションを説明する。
【０３１２】
実施例１０
この実施例は、周期の数及び繰り返し間隔が成長の間変動された、組成の変調されたナノスケールワイヤ超格子の合成及びキャラクタリゼーションを説明する。
【０３１３】
ガリウムヒ素（ＧａＡｓ）／ガリウムリン（ＧａＰ）の調製及び合成は、実施例１に記載された手順を用いて行われた。ＬＣＧ工程の繰り返しを用いて、単一ナノスケールワイヤの組成超格子を生成した。
【０３１４】
これらの技術を用いて調製したナノスケールワイヤのＴＥＭ像は、６周期構造を示し、（ＧａＰ／ＧａＡｓ）３超格子に対応する。これらの像を図６９ａに示す。ナノスケールワイヤは直径が約２０ｎｍであり、３μｍの長さにわたり均一な特徴を有した。図６９ａのバックグラウンドメッシュは、画像化のためにナノ堆積されたカーボンフィルムからである。スケールバーは３００ｎｍを表す。
【０３１５】
ナノスケールワイヤの空間分解ＥＤＳ測定（図６９ｂに示す）は、リン及びヒ素領域が互いに区別されており、２つの型の領域間で交互の重複又は重なりが最小であることをさらに実証する。その上、これらのデータは、ＧａＰ及びＧａＡｓナノスケールワイヤセグメントの各々が約５００ｎｍの長さを有し、それぞれのセグメントについて用いられた等しい成長時間と矛盾しないことを示す。これらのデータはまた、成長時間はナノスケールワイヤ合成全体の間に比較的一定であることを示す。図６９ｂ中の記号は、超格子の元素分析が行われた、図６９ａ中に示すナノスケールワイヤの位置を示す。Ｐ Ｋαピークは約２．０１５ｋｅＶであり、Ａｓ Ｋαピークは約１０．５４３ｋｅＶであることが分かった。スペクトルは、ナノスケールワイヤ組成の周期的変調と、３つの均一なＧａＡｓスペクトルの周期により隔てられた３つの均一なＧａＰスペクトルを示す。
【０３１６】
上記の（ＧａＰ／ＧａＡｓ）３超格子試料からの個々のナノスケールワイヤのフォトルミネセンス像は、図６９ｃに示す通り、これらのナノスケールワイヤが、暗い領域で隔てられた３つのスポットの発光パターンを呈することを示す。このパターンは、光学的な「スペーサ」として作用する暗いＧａＰ領域により隔てられた３つのＧａＡｓ領域から生じる発光と矛盾しない。純粋なＧａＡｓ及びＧａＰナノスケールワイヤの個々の例の対照実験は、ＧａＰからではなくＧａＡｓから強いルミネセンスが得られることを示す。
【０３１７】
ＧａＡｓ領域も強い偏光依存性を示し、図６９ｃに示す通り、励起がナノスケールワイヤ軸に平行に偏光されている（||）場合に発光し、偏光がナノスケールワイヤ軸に垂直である（⊥）場合に暗くなる。超格子からの発光は、ワイヤ軸に沿って非常に偏光されていることも見出された。
【０３１８】
図６９ｃは、平行励起下（||）及び垂直励起下（⊥）でのフォトルミネセンス性のナノスケールワイヤを説明する（挿入図）。平行励起下での３つの明るい領域は３つのＧａＡｓ（直接バンドギャップ）領域に対応し、暗いセグメントはＧａＰ（間接バンドギャップ）領域に対応する。ナノスケールワイヤ及びその周囲の間の誘電コントラスト（dielectric contrast）のため、垂直励起についてバックグラウンドを超えるフォトルミネセンスは観測されなかった。スケールバーの長さは５μｍである。
【０３１９】
成長時間の系統的な変動により、周期性についてよく規定された変化を有するナノスケールワイヤ超格子が生成した。例えば、図６９ｄに示す通り、ＧａＰ領域の長さが層毎に２倍にされＧａＡｓ周期は一定に保った１１層の超格子のフォトルミネセンス像では、発光ＧａＡｓ領域間の間隔がナノスケールワイヤの長さに沿って２倍にされることを示す。図６９ｄ中に示すナノスケールワイヤの直径は約４０ｎｍであり、超格子は以下の構造を有した：ＧａＰ（５ｎｍ）／ＧａＡｓ（５ｎｍ）／ＧａＰ（５ｎｍ）／ＧａＡｓ（５ｎｍ）／ＧａＰ（１０ｎｍ）／ＧａＡｓ（５ｎｍ）／ＧａＰ（２０ｎｍ）／ＧａＡｓ（５ｎｍ）／ＧａＰ（４０ｎｍ）／ＧａＡｓ（５ｎｍ）／ＧａＰ（１０ｎｍ）。挿入図は、この構造を説明する。スケールバーは５μｍである。
【０３２０】
それに加え、短い４周期（ＧａＰ／ＧａＡｓ）の繰り返しと、それに続く３つの長いＧａＰスペーサの繰り返しと、最後に比較的短い４周期（ＧａＡｓ／ＧａＰ）の繰り返しとからなる２１層のＧａＰ／ＧａＡｓ超格子のフォトルミネセンススペクトルを図６９ｅに説明し、このスペクトルは２つの領域の間によく規定された間隔を示す。図６９ｅに示すナノスケールワイヤの構造は（ＧａＰ／ＧａＡｓ）１０ＧａＰであり、ナノスケールワイヤは左に等間隔の４つのスポットのグループ、中央により大きなギャップを有する２つ、最後に等間隔の４つの別のセットを有する。ナノスケールワイヤは約２５μｍの長さである。
【０３２１】
このように、この実施例は、周期の数及び繰り返し間隔が成長の間に変動された、組成の変調されたナノスケールワイヤ超格子の合成及びキャラクタリゼーションを説明する。
【０３２２】
実施例１１
この実施例は、ダイオードとしての特徴を有するナノスケールワイヤの例を説明する。
ｐ／ｎ接合を有する個々のシリコンナノスケールワイヤは、金ナノクラスターで触媒される化学気相成長及びドーパント変調により作成された。ＥＤＳではドーパントのプロファイルをキャラクタライズするには感度が不十分であるため、これらのナノスケールワイヤｐ／ｎ接合は、図７０に示す通り、様々な電気的測定により単一ナノワイヤレベルでキャラクタライズされた。図７０のスケールバーは５００ｎｍである。
【０３２３】
図７０ａに示す通り、電流（Ｉ）対電圧（Ｖｓｄ）のシリコンナノスケールワイヤ測定は、ナノワイヤ内のｐ／ｎ接合の存在と矛盾しない整流挙動を示す。挿入図は、記載の通りソース（Ｓ）及びドレイン（Ｄ）電極を有するシリコンナノスケールワイヤデバイスの輸送及びプローブ顕微鏡による単一ナノスケールワイヤの電気的キャラクタリゼーション、並びに走査電子顕微鏡像を説明する。
【０３２４】
局所的なナノスケールワイヤのポテンシャル及びゲート応答は、それぞれ静電力顕微鏡（ＥＦＭ）及び走査ゲート顕微鏡（ＳＧＭ）でキャラクタライズされ、ナノスケールワイヤ内ｐ／ｎ接合による電流整流を決定した。逆バイアスにおける典型的なｐ／ｎ接合のＥＦＭ像（例えば、図７０ｂに示す）は、電圧降下全体がｐ／ｎ接合自体で起きることを示した；ＥＦＭ測定は、順又は逆バイアス（示していない）下でのコンタクト領域においてポテンシャル降下が起きていないことを示し、Ｉ対Ｖｓｄ挙動における整流源としてのコンタクト／ナノスケールワイヤ界面を排除する。図７０ｂでは、ナノスケールワイヤダイオードのＥＦＭ相像が、探針を＋３Ｖとしドレイン（右）を＋２Ｖとする逆バイアス下で得られた。シグナルは、探針−表面ポテンシャル差の平方根に比例し、接合におけるワイヤの中央で急激な降下を示す。
【０３２５】
図７０ｃでは、順バイアスで走査探針−ゲートを正にした条件下でのナノスケールワイヤデバイスについて記録されたＳＧＭ像が、接合の右で伝導性が高まる（ｎ−型領域であることを示す）ことを示し、接合の左側で導電性が低下する（ｐ−型領域の欠乏を示す）ことを示す。像は、プローブの探針（＋１０Ｖ）をデバイスにわたってスキャンするにつれて記録されたソース−ドレイン電流を示す。ドレインを−２Ｖ（Ｖｓｄ＝２Ｖ）でバイアスした場合、明るい領域は正の量のＩＳＤの増加に対応し、暗い領域はＩＳＤの低下に対応する。垂直の白の断続線は図７０ｂ及び７０ｃにも示されている接合を示す。
【０３２６】
図７０ｄは、ＩｎＰナノスケールワイヤＬＥＤの概略を説明し、図７０ｅは、ナノスケールワイヤ軸に沿ったＬＥＤからの偏光された発光を説明する。図７０ｅで、白の破線は電極の縁を示し、白の光の像から決定された。垂直偏光では、エレクトロルミネセンスでは検出されなかった。図７０ｅのスケールバーは３μｍを示す。
【０３２７】
結論として、主要なキャリア型の急激な変化は、ＥＦＭで決定されるナノスケールワイヤ内接合の位置と一致する。この様に、このドープされたナノスケールワイヤはダイオードの挙動を示す。
【０３２８】
実施例１２
この実施例では、本発明の一定の実施態様のフォトルミネセンスを説明するために構築された量子閉じ込めモデルが説明される。
【０３２９】
電子及びホールについて円柱内電子（particle-in-a cylinder）波動関数を用い、有効質量モデル（ＥＭＭ）が構築された。このモデルでは、ナノスケールワイヤ半径Ｒの関数として、バルクバンドギャップに対するエネルギーシフトΔＥが
【０３３０】
【数４】
Figure 2004535066
【０３３１】
（式中、ｍ＊は減少した有効励起子質量(me mh/(me+mh)）、
【０３３２】
【数５】
Figure 2004535066
【０３３３】
はプランク定数であり、α01（≒2.405）は０次ベッセル関数の最初のゼロ次項であり、Ｌは有効なナノスケールワイヤの長さであり、ｅは電子の電荷であり、εはＩｎＰの誘電定数である。
【０３３４】
式（１）のエキシトン波動関数は、円柱座標での単一粒子電子及びホールの波動関数の単純な積から取られた：
【０３３５】
【数６】
Figure 2004535066
【０３３６】
（式中、Ｊ０（α01 ｒｅ，ｈ））は０次ベッセル関数であり、Ｌは円柱の長さであり、Ｎは規格化定数である。）
で与えられた。式（１）の第１の項は、ナノスケールワイヤ円柱の壁により課せられるサイズに依存した運動エネルギーの閉じ込めを表す。第２の項は、摂動論における一次の電子及びホール間のクーロン引力相互作用であり、ベッセル関数に関しては１／｜ｘｅ−ｘｈ｜についてのグリーン関数の展開を用いて数値解が得られた。
【０３３７】
減少した有効質量ｍ＊を主要なフィッティングパラメータとして用いて、このモデルで実験データをフィッティングし、このモデルがこのシステムの本質的な物理を捉えていることが示された。フィッティングから決定された室温における減少した有効質量０．０５２ｍ０（ｍ０は自由電子質量である）は、バルクのＩｎＰについて以前報告された値０．０６５ｍ０と一致する。より小さい有効質量は、ナノスケールワイヤの結晶性の方向に起因した；つまり、ナノスケールワイヤ成長軸は、ＩｎＰの重いホールの向きに対応した。より小さい観測された有効質量は、ホールの質量が減少する結晶成長に垂直な閉じ込めと矛盾しなかった。７Ｋで決定された減少した質量の値、０．０８２ｍ０は、温度を下げるにつれてＩｎＰでの有効キャリア質量が増加するという観測と矛盾しなかった。
【０３３８】
従って、この実施例は、本発明の一定の実施態様のフォトルミネセンスを説明するために構築された量子閉じ込めモデルを説明する。
【０３３９】
実施例１３
この実施例は、インジウムリンナノスケールワイヤ中の理論的な偏光比の計算を説明する。
自立型材料に固有である、ナノスケールワイヤ／空気の誘電性の大きな差異の点から、必然的に説明できる。
【０３４０】
ナノスケールワイヤの大きな偏光応答は、励起光の波長がワイヤの直径よりもずっと大きいため、真空中で無限の誘電性円柱としてナノスケールワイヤを定量的にモデル化することによって得られる。入射場が円柱に平行に偏光した場合、円柱内で電場は低下せず、円柱に垂直に偏光した場合、強度は以下の式に従い減衰した：
【０３４１】
【数７】
Figure 2004535066
【０３４２】
（式中、Ｅｉは円柱内の電場であり、Ｅｅは励起場であり、εは円柱の誘電定数であり、ε０はは真空の誘電定数である。）バルクＩｎＰの誘電定数１２．４を用い、理論的な偏光比は０．９６と計算された。
【０３４３】
このように、この実施例は、インジウムリンナノスケールワイヤの理論的な偏光比の計算を説明する。
【０３４４】
実施例１４
この実施例は、本発明の１つの実施態様に従い、ナノスケールワイヤの形成とキャラクタリゼーションを説明する。
【０３４５】
単分散の単結晶ＩｎＰナノスケールワイヤビルディングブロックは、コロイドを介したレーザ支援触媒成長により合成され、溶液懸濁液（solution suspension）から石英基板の上にフォトルミネセンス測定のために堆積された。図６３ａに示す原子間力顕微鏡測定は、この方法で堆積された個々のナノスケールワイヤは単分散であり、よく分離しており、集合測定で特有の平均化なしに、固有のフォトルミネセンス特性を調べることができることを示す。スケールバーは５μｍである。
【０３４６】
図６３ｂでは、個々のワイヤについて記録された全フォトルミネセンス強度の室温像が、ナノスケールワイヤの長さ全体にわたり、これらの実験の約１μｍという空間分解能内で、均一な発光強度を示す。この図のスケールバーは５μｍを表す。フォトルミネセンス像は約２ｓの露出時間で室温において取られた。
【０３４７】
それに加え、図６３ｃに示す通り、ナノスケールワイヤ軸に沿って異なる位置で記録されたルミネセンススペクトルは、ほぼ同じ線の形状及び発光エネルギーを示す。フォトルミネセンススペクトルは、図６３ｂに示す通り、ナノスケールワイヤに沿って異なる位置で集められた。明確にするために、異なる位置からのスペクトルは共通の最大に対し規格化し、上にシフトさせた。均一なフォトルミネセンスは、低温（例えば７Ｋ）で記録された測定でも観測され、ナノスケールワイヤが充分規則的な構造であり、このエネルギースケール７−３００ｋＢにおいて強く局在することを防ぐ示唆した。フォトルミネセンス像は、約１０ｓの露出時間で室温において取られた。
【０３４８】
１次元半導体の光学的及び電子的特性は、量子閉じ込め効果のためサイズに依存性した。これらの効果は、直径５０，２０，１５，及び１０ｎｍである個々の分離したＩｎＰナノスケールワイヤのフォトルミネセンスの研究から直接的に調査された。室温（図６４ａ）及び７Ｋ（図６４ｂ）で記録されたスペクトルは、ナノスケールワイヤの直径が減少するにつれてエネルギーが高い方へ系統的にシフトすることを示した。図６４ａ及び６４ｂでの典型的な線幅は、それぞれ９０−１５０及び５０−６０ｍｅＶであることが分かった。それに加え、これらの実験は、７Ｋで記録された直径依存スペクトルの全てが高エネルギーシフトし、温度が室温から７Ｋに低下するにつれてバルクバンドギャップが１．３５から１．４２ｅＶにシフトとすることと矛盾しない。
【０３４９】
単分散の試料を用い、各々の直径を有する多くの自立型ワイヤから記録されたデータも、それぞれの直径及び温度について、同じルミネセンスの最大と線形状とを示す。室温（図６４ｃ）及び７Ｋ（図６４ｄ）で決定された、直径に依存するフォトルミネセンスの最大をまとめたプロットは、値の不確定性がサイズ依存の変化と比べて小さいことを実証する。ワイヤの直径はＴＥＭを用いて測定され、最大強度の発光エネルギーは、単一ナノスケールワイヤのフォトルミネセンススペクトルから得られた。試料あたり２０から５０のワイヤが測定された。これらの結果は、ナノスケールワイヤの均一性を説明する。
【０３５０】
直径に依存したフォトルミネセンスのデータへのデータフィッティングは、Ｌの値に比較的鈍感であり、Ｌ＞１０ｎｍで合理的なフィッティングが得られた。真のナノスケールワイヤ長より小さいＬの値は、５０ｎｍナノスケールワイヤで存在するわずかなブルーシフト（バルクのＩｎＰと同様であると期待された）を現象論的に説明する。
【０３５１】
線幅も、これらの単一ワイヤフォトルミネセンス測定では一貫して広がった。ブロードニングは非局在化を意味する場合があるが、表面状態による不均一なブロードニング及び直径の小さい揺らぎもブロードニングに寄与しうる。空間分解スペクトルが非常に均一であり、局在の証拠が像中に観測されないため、後者の寄与はあまり重要でないという可能性がある。このように、これらのデータは非局在化した１次元系を示し、強く局在していない量子ドット状の発光を示す。
【０３５２】
図６５ａは、単一ＩｎＰのナノスケールワイヤのフォトルミネセンス偏光異方性を説明する。これらのスペクトルは、ワイヤ軸に対して平行（実線）及び垂直（破線）に揃えられたレーザの偏光で記録された。偏光比、ρ（ρ）は、０．９６であることがわかった。挿入図は、ワイヤ軸に対するレーザ偏光角の関数としての強度の変化を説明する。
【０３５３】
図６５ｂでは、図６５ａのワイヤの発光スペクトルを示す。これらのスペクトルは、ワイヤに平行な励起で取られ、偏光子が検出光学系に置かれた。平行（実線）の垂直（破線）発光に対する偏光比は、０．９２であることが分かった。図６５ａ及び６５ｂのスペクトルは室温で取られたが、７Ｋで記録されたスペクトルはほぼ同じ挙動を示した。
【０３５４】
図６５ｃは、偏光異方性の誘電差異モデルを説明する。ナノスケールワイヤは真空中の無限誘電性円柱として扱われ、レーザ偏光は記載の向きの電場として考えられた。マクスウェル方程式から計算される場の強度（｜Ｅ｜２）は、垂直偏光Ｅ⊥ではナノスケールワイヤの内部で場が大きく減衰し、平行偏光Ｅ||ではナノスケールワイヤ内部の場が影響を受けないことを示す。
【０３５５】
図６６は、様々なＩｎＰナノスケールワイヤフォトディテクタを説明する。図６６ａは、入射光強度及び偏光の関数として光導電性の変化を測定することにより、フォトディテクタとしてのナノスケールワイヤの使用を示す。挿入図は、コンタクト電極を有する直径２０ｎｍのナノスケールワイヤのＦＥ−ＳＥＭ像を説明する。スケールバーは２μｍである。ナノスケールワイヤへの電気的コンタクトは、電子ビームリソグラフィーにより規定され、Ｎｉ／Ｉｎ／Ａｕコンタクト電極は熱的に気化される。
【０３５６】
図６６ｂはコンダクタンスＧ対励起エネルギー密度のグラフである。照射がワイヤに対して平行（○）及び垂直（□）である場合の光伝導性応答が示される。挿入図は、図６６ｂのグラフから計算された光伝導異方性σ（σ）対励起エネルギーを説明する。示したデバイスについて測定された異方性は、０．９６であることが決定された。
【０３５７】
図６６ｃは、コンダクタンス対偏光角のグラフである。全ての光伝導性測定は室温で測定された。ドレイン電極で集められた電流は、励起電圧を３１Ｈｚで５０ｍＶとし、標準のロックイン技術を用いて測定された。ゲート電圧は印加しなかった。励起波長５１４．５ｎｍがこれらの測定に用いられた。
【０３５８】
このように、この実施例は、本発明の１つの実施態様によるナノスケールワイヤの形成及びキャラクタリゼーションを説明する。
【０３５９】
実施例１５
この実施例は、交差ナノスケールｐ−ｎ接合及び接合アレイを形成するｐ−型シリコン（ｐ−Ｓｉ）及びｎ−型ガリウムヒ素（ｎ−ＧａＮ）ＮＷのアセンブリーを実証し、ｐ−ｎ接合及び接合アレイでは、電子的特性及び機能を制御して高収率でダイオード及びＦＥＴ素子が提供される。注目すべきことに、ナノスケールｐ−ｎ接合及びＦＥＴアレイは相当な利得のあるＯＲ，ＡＮＤ、及びＮＯＲ論理ゲートとして構成され、これらのゲートは半加算器による計算を実証するために相互接続された。このアプローチは、ボトムアップパラダイムを通ってナノスケールの統合に必然的につながり、洗練されたナノエレクトロニクスの生成に向かったステップを表す。
【０３６０】
使用される単結晶ｐ−Ｓｉ及びｎ−ＧａＮ ＮＷはナノクラスターに触媒される方法により合成され、それぞれ１０−２５及び１０−３０ｎｍの直径を有する。２ｎｍの小ささのＮＷが調製できる。これらのＮＷは、表面上の酸化物コーティングを独立に変化させて接合電子特性を良好に制御できるため、選択される。より複雑な集積デバイスのアセンブリーに重要なこの点を実証するため、多数の交差ｐ−Ｓｉ／ｎ−ＧａＮ接合の電子特性が提供される（図６０）。電流−電圧（Ｉ−Ｖ）測定は、ｐ−Ｓｉ／ｎ−ＧａＮ交差ＮＷデバイスがｐ−ｎダイオードの電流整流という特徴を示し、典型的なターンオン電圧が約１．０Ｖであることを示す（図６０ａ）。これらの結果は、非常に再現性が高い。７０より多くの検討された交差ｐ−ｎＮＷデバイスの９５％以上で、明確な電流整流作用が観測され、さらに、デバイスの８５％において０．６−１．３Ｖという低いターンオン電圧を示した（図６０ａの左上の挿入図）。再現性のある電気特性を有する交差ＮＷ構造の再現性のあるアセンブリーは、ＮＴベースのデバイスからの結果と鮮やかな対照を示す。注目すべきことに、典型的な４ｘ１交差ｐ−Ｓｉ／ｎ−ＧａＮ接合アレイ（図６０ｂ）について行われた電気輸送特性は、４つのナノスケール交点が独立にアドレス可能なｐ−ｎ接合を形成し、明確な電流整流作用及び同様のターンオン電圧を有することを示す。これらのデータは、交差ＮＷ ｐ−ｎデバイスが高収率で再現性があることを明確に実証し、論理ゲートといった更に複雑なデバイスの合理的なアセンブリーにとって重要で必要なステップを表す。
【０３６１】
これらの低いターンオン電圧ダイオードに加え、高いターンオン電圧のｐ−ｎ接合も、ナノスケールＦＥＴとして用いることができる（図６０ｃ）。具体的には、ナノスケール伝導性チャネル及びナノスケールゲートを有するｐ−チャネルＦＥＴが、ｎ−ＧａＮ／ｐ−Ｓｉ交差ＮＷ構造から形成され、交差ＮＷ ＦＥＴ（ｃＮＷ−ＦＥＴ）と呼ばれる。ＳｉＮＷを加熱酸化することによって、又は空気中で接合に高電流を流すことによって接合における酸化物層の厚みを増加させることによって、ｃＮＷ−ＦＥＴのアセンブリーに求められる高いターンオン電圧が再現性よく形成された。この方法で調製された５０のｐ−ｎ接合について記録された輸送データ（図６０Ａ）は、５Ｖを超えるターンオン電圧がほぼ定量的な収率で実現でき、個々のＮＷの良好な伝電性も維持されることを示す。典型的なｃＮＷ−ＦＥＴについて記録された対応するＩ−Ｖデータは（ｎ−ＧａＮ ＮＷはナノゲートとして用いることができる）、ゲート電圧を増すにつれてコンダクタンスが大きく減少することを示す（図６０ｃ）。具体的には、僅か１−２Ｖの変動でコンダクタンスが１０５倍以上変化し、その一方、グローバルバックゲートを用いる場合、コンダクタンスは僅か１０倍しか変化しない（図６０ｃの左上の挿入図）。ｃＮＷ−ＦＥＴの高い感度は、交差ＮＷの本質的に薄いゲート誘電体による。再現性、大きなゲート応答、及びナノスケール集積のポテンシャルのため、ＦＥＴが重要な素子である複雑なエレクトロニクスデバイスのアセンブリーにとってｃＮＷ−ＦＥＴが魅力的なものとなる。その上、これらの特徴は、グローバルバックゲート、又はリソグラフィーにより規定されるローカルゲートの何れかを用いるＮＴの最近の研究と対照的であり、グローバルバックゲートは独立のデバイス機能と両立せず、リソグラフィーによるローカルゲートはナノスケール構造を得るための慣用のリソグラフィーによりその使用が制約される。
【０３６２】
具体的には、図６０は交差ナノスケールワイヤのナノデバイス素子を説明する。図６０ａは、交差ＮＷ接合のターンオン電圧分布を説明する。緑の斜線領域は、アセンブリーされたままのＮＷ接合から形成された低いターンオン電圧接合の領域を示し、赤の斜線領域は、接合の局所酸化の後の高いターンオン電圧デバイスを示す。左上の挿入図は、７０をこえるアセンブリーされたままの接合についてターンオン電圧のヒストグラムを示し、１Ｖ付近に狭い分布であることを示す。高いターンオン電圧デバイスは広い分布を有するが、概ね５−１０Ｖの範囲に入る。右上の挿入図は、低（緑）及び高（赤）ターンオン電圧素子のＩ−Ｖ応答の例を示す。見やすいよう、赤の曲線は１０００倍していることに注意すべきである。右上の挿入図は、交差ＮＷデバイスの典型的なＳＥＭ像を示す。スケールバーは１マイクロメートルである。図６０ｂは、４（ｐ）ｘ１（ｎ）複数接合アレイのＩ−Ｖ挙動を説明する。４つの曲線は、４つの接合の各々のＩ−Ｖを表し、アセンブリーされたデバイス素子の再現性を強調する。挿入図は、複数交差ＮＷデバイスの例を示す。スケールバーは２マイクロメートルである。図６０ｃは、交差ＮＷ−ＦＥＴのゲート依存Ｉ−Ｖの特長を説明する。各々のＩ−Ｖ曲線のＮＷゲート電圧を示す（０，１，２，３Ｖ）。左上の挿入図の赤及び緑の曲線は、バイアスを１Ｖに設定した場合のｎ−ＮＷ（赤）及びグローバルバックゲート（青）についてＩ対Ｖｇａｔｅを示す。このデバイスのトランスコンダクタンスは、グローバルバックゲート及びＮＷゲートを用いてそれぞれ８０及び２８０ｎＳ（Ｖｓｄ＝１Ｖ）である。右下の挿入図は、測定の構成を示す。
【０３６３】
交差ＮＷ ｐ−ｎ接合及びｃＮＷ−ＦＥＴの高収率アセンブリーは、論理ゲートといった更に複雑な機能エレクトロニクスデバイスの形成に用いられるボトムアップアプローチを可能にする。これらのＮＷデバイス素子の柔軟性を実証するため、ダイオード及びＦＥＴベースのロジックの両者を検討した。初めに、入力として２つのｐ−Ｓｉ ＮＷを、出力としてｎ−ＧａＮ ＮＷを有する２（ｐ）−１（ｎ）交差ｐ−ｎ接合アレイを用い、２入力ＯＲゲートを実現した（図６１ａ）。このデバイスでは、両方の入力電圧が低い（０Ｖ）場合には出力が低く（ロジック ０）、入力電圧の一方又は両方の電圧が高い（５Ｖ）場合には出力が高く（ロジック ０）（図６１Ｂ）、高入力は対応するｐ−ｎ接合の順バイアスに対応する。出力−入力（Ｖｏ−Ｖｉ）電圧応答（挿入図、図６１ｂ）は、０Ｖ付近の領域をのぞき、一つの入力が低く（０Ｖ）設定されるとＶｉに比例してＶｏが増加することを示す。この低応答領域は、ｐ−ｎ接合の有限のターンオン電圧に起因し、入力電圧より典型的に０．４−０．２Ｖ低いロジック出力をもたらす。低いターンオン電圧の寄与は再現性があり、０及び１の状態の定義において容易に説明できるため、Ｖｏの小さな減少は、論理ゲートの作動に影響しない。Ｖｏ−Ｖｉデータは、第二の入力を高く（例えば５Ｖ）に設定した場合、ほぼ一定の高い出力を示す。１ｘ２交差ＮＷデバイスの実験的な真偽表（図６１ｃ）は入力−出力応答をまとめ、ＮＷデバイスがロジックＯＲゲートとして振る舞うことを確証する。さらなるｐ−ｎ接合のアセンブリーにより、複数入力ＯＲゲート；つまり、ｎ−入力ＯＲゲートのための１ｘｎ接合アレイを生成することができる。
【０３６４】
１（ｐ−Ｓｉ）ｘ３（ｎ−ＧａＮ）複数接合アレイからＡＮＤゲートも加工された。この構造では、ｐ−Ｓｉ ＮＷは５Ｖにバイアスされた。２つのＧｎＡ ＮＷが入力として使用され、３番目は一定電圧のゲートとして使用され、ｐ−ＮＷの一部を欠乏化することにより抵抗を発生させた。Ｖｉ＝０は順バイアスされた低抵抗ｐ−ｎ接合に対応し、出力を下げるため（ロジック“０”）、入力の一方又は両方が低い場合に、このデバイスからロジック０が観測される（図６１ｅ）。両方の入力が高い場合のみロジック１が観測される。その理由は、この条件は、一定の抵抗よりずっと大きい抵抗を有する逆バイアスされたｐ−ｎダイオードに対応するからである；つまり、一定の抵抗を横切る電圧効果は小さく、出力で大きな電圧がもたらされる。Ｖｏ−Ｖｉデータは（挿入図、図６１ｅ）、他方の入力が低い場合に一定の低いＶ０を示し、他の入力が高く設定された場合にはほぼ直線の挙動であることを示す。ＮＷデバイスの真偽表（図６１ｆ）は入力−出力応答をまとめたものであり、このデバイスがロジックＡＮＤゲートとして機能することを確証する。
【０３６５】
それに加え、１（ｐ−ＳＩ）ｘ３（ｎ−ＧａＮ）ｃＮＷ−ＦＥＴアレイ（図６１ｇ）を用いてロジックＮＯＲゲートがアセンブリーされた。ＮＯＲゲートは、約１００Ｍオームの抵抗を発生させるため１つのｃＮＷ−ＦＥＴアレイに２．５Ｖを印加して構成され、ｐ−ＳｉＮＷチャネルは５Ｖにバイアスされた。残る２つのｎ−ＧａＮ ＮＷ入力は、一連の２つのｃＮＷ−ＦＥＴのゲートとして作用する。この方法で、出力は、２つのｃＮＷ−ＦＥＴ及び一定の抵抗の抵抗比に依存する。一方又は両方の入力が高い場合、ロジック０が観測された（図６１ｈ）。この場合、トランジスタはオフであり、一定の抵抗よりもずっと高い抵抗を有し、電圧降下の大半はトランジスタを通る際に生ずる。ロジック１の状態は、両方のトランジスタがオンである場合；つまり、両方の入力が低い場合にのみ実現する。Ｖｏ−Ｖｉの関係（挿入図、図６１ｈ）は、他方の入力が高い場合には一定の低いＶｏを示し、他方の入力を低く設定した場合には、Ｖｏに大きな変化が生じる非線形の挙動を示す。このデータの解析及び同様の構造の解析は、これら２入力ＮＯＲゲートは通常５を上回る利得を示すことを実証し、この利得はＳｉＮＷ及びカーボンＮＴに基づく相補型インバータについて報告された利得よりもずっと大きい。高い利得は、それぞれの段階でシグナルを保存することなく論理ゲートのアレイの相互接続を可能にするため、ゲートの重要な特長である。このＮＷデバイスの真偽表（図６１Ｉ）はＶｏ−Ｖｉの応答をまとめ、デバイスがロジックＮＯＲゲートとして振る舞うことを実証する。最後に、複数入力ロジックＮＯＲゲートは、入力の１つを削除することにより、ＮＯＴゲート（単なる反転）として機能しうる。
【０３６６】
具体的には、図６１はこれらのナノスコピックなナノ論理ゲートを説明する。図６１ａは、２ｘ１交差ＮＷ ｐ−ｎ接合から構成された論理ＯＲゲートの概略を説明する。挿入図は、アセンブリーされた“ＯＲ”ゲートのＳＥＭ像の例（スケールバー：１マイクロメートル）と、記号で表した電子回路とを示す。図６１ｂは、出力電圧対４つの可能なロジックアドレスレベル入力：（０，０）；（０，１）；（１，０）；（１，１）を説明し、ここでロジック０入力は０Ｖであり、ロジック１入力は５Ｖであり、以下でも同じである。挿入図は、出力−入力（Ｖｏ−Ｖｉ）関係を示す。赤（青）の実線及び波線は、他方の入力が０（１）である場合のＶｏ−Ｖｉ１及びＶｏ−Ｖｉ２を示す。図６１ｃはＯＲゲートの実験的な真偽表を説明する。図６１ｄは、１ｘ３交差ＮＷ接合アレイから構築されたロジックＡＮＤゲートの概略を説明する。挿入図は、アセンブリーされたＡＮＤゲートの典型的なＳＥＭ像（バーは１マイクロメートル）と、記号で表された電子回路とを示す。図６１ｅは、出力電圧対４つの可能なロジックアドレスレベル入力を説明する。挿入図はＶｏ−Ｖｉを示し、ここで赤（青）の実線及び波線は、他方の入力が０（１）である場合のＶｏ−Ｖｉ１及びＶｏ−Ｖｉ２を示す。図６１ｆは、ＡＮＤゲートの実験的な真偽表を説明する。図６１ｇは、１ｘ３交差ＮＷ接合アレイから構築されたロジックＮＯＲゲートの概略を説明する。挿入図は、ＳＥＭ像（バーは１マイクロメートルである）の例と、記号で表された電子回路とを示す。図６１ｇは出力電圧対４つの可能なロジックアドレスレベルを説明する。挿入図はＶｏ−Ｖｉ関係を示し、ここで赤（青）の実線及び波線は、他方の入力が０（１）である場合のＶｏ−Ｖｉ１及びＶｏ−Ｖｉ２を示す。データの傾きは、デバイスの電圧利得が５より大きいことを示す。図６１ｉは、測定されたＮＯＲゲートの真偽表を説明する。
【０３６７】
ロジックＯＲ、ＡＮＤ、及びＮＯＲ（ＮＯＴ）ゲートの制御可能なアセンブリーは、事実上任意のロジック回路の組織化を可能とし、重要な進歩を示す。
相互接続された複数のＡＮＤ及びＮＯＲゲートは、バイナリ論理関数ＳＵＭに対応するＸＯＲゲートの形態（図６２ａ）、及び、２つのバイナリビットの加算に対応する半加算器の形態（図６２ｂ）における基本的な計算を実行する。ＸＯＲゲートは、ＡＮＤ及びＮＯＲゲートからの出力を２番目のＮＯＲゲートへの入力として用いることによって構成され、ロジック半加算器は、追加のロジックＡＮＤゲートをＣＡＲＲＹ（キャリ、桁上げ）として用いる。提案したロジックＸＯＲの真偽表を、図６２ｃにまとめる。具体的には、ＸＯＲデバイスの実験的なＶｏ−Ｖｉ輸送データ（図６２ｄ及び６２ｅ）は、（１）入力が両方とも低いか、又は両方とも高い場合、出力は論理状態０であるか又は低く；一方の入力が低く他方が高い場合には、出力の論理状態１であるか又は高く、その上（２）応答は非常に非線形である。線形応答領域は、５を越える電圧利得に対応し、これまで測定したデバイスに典型的である。この大きな利得は、低い利得のダイオードＡＮＤゲートから構成されたＸＯＲで実現され、ｃＮＴ−ＦＥＴ ＮＯＲゲートの高い利得に起因する。全てのロジック素子についてｃＮＴ−ＦＥＴを用いることによって、デバイスの性能における更なる改良を得ることができた。注目すべきことに、実験的な真偽表（図６２ｆ）にまとめたデータは、応答がバイナリロジックＳＵＭのものであり、ＮＷロジックデバイスにより基本的な計算が実行できることを実証する。
【０３６８】
具体的には、図６２はこれらの計算デバイスを説明する。図６２ａは、ＡＮＤ及びＮＯＲからの出力を第二のＮＯＲゲートへの入力として用いて構築された論理ＸＯＲゲートの概略を説明する。図６２ｂは、ロジック半加算器の概略を説明する。図６２ｃは、ロジックＸＯＲゲートの真偽表を説明する。図６２ｄはＸＯＲ出力電圧対入力電圧を説明する。赤（青）の実線及び破線は、他方の入力が０（１）である場合のＶｏ−Ｖｉ１及びＶｏ−Ｖｉ２を示す。Ｖｏ−Ｖｉ１データの傾きは、利得が１０を超えることを示す。ＸＯＲゲートは、ＡＮＤ及びＮＯＲゲートの出力電極を、別のＮＯＲゲートの２つの入力に接続することにより実現された。図６２ｅは、ＸＯＲゲートについて出力電圧対４つの可能なロジックアドレスレベル入力を説明する。図６２ｆは、ロジック半加算器の実験的な真偽表を説明する。ロジック半加算器は、ＸＯＲゲートをＳＵＭとして、ＡＮＤゲートをＣＡＲＹＹとして用いることにより得られた。
【０３６９】
全体として、ナノスケールの交差ｐ−ｎダイオード及びｃＮＷ−ＦＥＴ素子及びアレイの制御可能で再現性のあるベンチトップアセンブリーは、全ての重要な論理ゲート及び基本的な計算の実証を可能にし、主にボトムアップ対トップダウンアプローチから尽くされる集積ナノエレクトロニクスへ向けた重要なステップを表す。更なるステップには、ＮＷをあらかじめ規定された電極アレイ上に直接アセンブリーすること、及び、ＮＷからの出力をＮＷへフィードすることによって更に高度に集積された回路素子を作り出すことが含まれる。これらのアプローチを実行することにより、この研究でワイヤ−アップデバイスに用いられた従来のリソグラフィーを取り除くことができる。さらに、直径５ｎｍのＮＷを用いたクロスバーアレイでは、デバイス密度を１０１２／ｃｍ２に近づけることができ、この密度は、トップダウン製造のための現在の半導体ロードマップから外れたところにある。
【０３７０】
本明細書において、本発明の幾つかの実施態様を記載し説明したが、当業者は、これらの機能を発揮するため、及び／又は、本明細書に記載した結果又は利点を得るため、様々な他の手段や構造を容易に発案することができ、その様な変更や改変の各々は、本発明の範囲内にあると見なされる。より一般的には、当業者は、本明細書に記載した全てのパラメータ、寸法、材料、及び構成が例示的であるとされていることを理解し、そして、実際のパラメータ、寸法、材料、及び構造は本発明の開示が用いられる特定の用途に依存することを理解する。当業者は、本明細書に記載した発明の特定の実施態様について多くの均等物を認識し、又は通常の実験の範囲を使用して確かめることができる。従って、前述の実施態様が単なる例示として表されており、添付の請求項及びその均等物の範囲内で、特定的に記載されたのとは異なる方法で本発明を実施できるということが理解されるべきである。本発明は、本明細書に記載された各々の特徴、システム、材料、及び／又は方法に向けられている。それに加え、その様な特徴、システム、材料、及び／又は方法の２以上の任意の組み合わせも、その様な特徴、システム、材料、及び／又は方法が互いに矛盾しない限り、本発明の範囲内に含まれる。請求項で、「含む」「包含する」「保持する」「有する」「含有する」等の移行句又は包含句は、開かれている、つまり、含むがそれらに限定されない、ということを意味していると理解されるべきである。「からなる」「から本質的になる」という移行句のみが、それぞれ閉じた句、閉じた句に準ずるとして解釈されるべきである。
【図面の簡単な説明】
【０３７１】
【図１】図１は、本発明の態様に従った半導体物品の一例の斜視図である。
【図２】図２は、半導体を製造するためのレーザ支援触媒成長プロセスの一例の単純化した略図である。
【図３】図３は、ナノスコピックワイヤ成長を説明する略図である。
【図４】ナノスコピックワイヤの直径を制御するための方法の一例を説明する略図である。
【図５】表面のステップのエッジ上に配置することによるナノスコピックワイヤ製造を説明する略図である。
【図６】細長いテンプレートの中またはその上に蒸着させることによるナノスケールワイヤ成長を説明する略図である。
【図７−Ａ】図７Ａは、デバイスを形成するための半導体ナノスケールワイヤの直交アセンブリを説明する。
【図７−Ｂ】図７Ｂは、デバイスを形成するための半導体ナノスケールワイヤの直交アセンブリを説明する。
【図７−Ｃ】図７Ｃは、デバイスを形成するための半導体ナノスケールワイヤの直交アセンブリを説明する。
【図７−Ｄ】図７Ｄは、デバイスを形成するための半導体ナノスケールワイヤの直交アセンブリを説明する。
【図７−Ｅ】図７Ｅは、デバイスを形成するための半導体ナノスケールワイヤの直交アセンブリを説明する。
【図８−Ａ】図８Ａは、種々のドーピングレベルとゲート電圧に関するバイアス電圧の関数としてのシリコンナノスケール電流を示す。
【図８−Ｂ】図８Ｂは、種々のドーピングレベルとゲート電圧に関するバイアス電圧の関数としてのシリコンナノスケール電流を示す。
【図８−Ｃ】図８Ｃは、種々のドーピングレベルとゲート電圧に関するバイアス電圧の関数としてのシリコンナノスケール電流を示す。
【図９−Ａ】図９Ａは、種々のリンドーピングレベルとゲート電圧に関するバイアスの関数としてのシリコンナノスケール電流を示す。
【図９−Ｂ】図９Ｂは、種々のリンドーピングレベルとゲート電圧に関するバイアスの関数としてのシリコンナノスケール電流を示す
【図１０−Ａ】図１０Ａは、ｐ−型シリコンナノスケールデバイスのエネルギーバンド図を示す。
【図１０−Ｂ】図１０Ｂは、ｎ−型シリコンナノスケールデバイスのエネルギーバンド図を示す。
【図１１−Ａ】図１１Ａは、高濃度ホウ素ドープ・シリコン・ナノスケールワイヤ上に記録された温度依存性の電流−電圧曲線を示す。
【図１１−Ｂ】図１１Ｂは、高濃度ホウ素ドープ・シリコン・ナノスケールワイヤ上に記録された温度依存性の電流−電圧曲線を示す。
【図１２】図１２は、よく規定されたGaP半導体ナノスケールワイヤの成長用触媒として単分散させた金コロイドの使用を示す略図である。
【図１３−Ａ】図１３Ａは、28.2ナノメートルのコロイドから合成したナノスケールワイヤのFE-SEM画像を示す。
【図１３−Ｂ】図１３Ｂは、サンプル中のもう一つのワイヤのTEM画像を示す。
【図１４−Ａ】図１４Ａは、種々の直径のコロイドから成長させたワイヤを測定した直径のヒストグラムを示す。
【図１４−Ｂ】図１４Ｂは、種々の直径のコロイドから成長させたワイヤを測定した直径のヒストグラムを示す。
【図１４−Ｃ】図１４Ｃは、種々の直径のコロイドから成長させたワイヤを測定した直径のヒストグラムを示す。
【図１４−Ｄ】図１４Ｄは、レーザを使用して金ナノクラスターとGaP反応体の両方を発生させる、コロイドを使用せずに前記方法を利用して成長させたワイヤの直径のヒストグラムを示す。
【図１５】図１５は、ヒ化金とヒ化ガリウムに関する疑２成分(pseudobinary)相図を示す。
【図１６−Ａ】図１６Ａは、レーザ支援触媒成長により製造した種々のナノスケールワイヤのFE-SEM画像を示す。
【図１６−Ｂ】図１６Ｂは、レーザ支援触媒成長により製造した種々のナノスケールワイヤのFE-SEM画像を示す。
【図１６−Ｃ】図１６Ｃは、レーザ支援触媒成長により製造した種々のナノスケールワイヤのFE-SEM画像を示す。
【図１７−Ａ】図１７Ａは、約２０ナノメートルの直径のヒ化ガリウムナノスケールワイヤの回折コントラストTEM画像を示す。
【図１７−Ｂ】図１７Ｂは、種々の直径のナノスケールワイヤの高解像度TEM画像を示す。
【図１７−Ｃ】図１７Ｃは、種々の直径のナノスケールワイヤの高解像度TEM画像を示す。
【図１７−Ｄ】図１７Ｄは、種々の直径のナノスケールワイヤの高解像度TEM画像を示す。
【図１８−Ａ】図１８Ａは、レーザ支援触媒成長により製造したCdSeナノスケールワイヤのFE-SEM画像を示す。
【図１８−Ｂ】図１８Ｂは、１８ナノメートル直径のCdSeナノスケールワイヤの回折コントラストTEM画像を示す。
【図１８−Ｃ】図１８Ｃは、約１３ナノメートル直径のCdSeナノスケールワイヤの高解像度TEM画像を示す。
【図１９】図１９は、レーザ支援触媒成長によるGaNナノスケールワイヤの成長を示す略図である。
【図２０−Ａ】図２０Ａは、レーザ支援触媒成長により合成したバルクGaNナノスケールワイヤのFE-SEM画像を示す。
【図２０−Ｂ】図２０Ｂは、バルクGaNナノスケールワイヤ上に記録されたPXRDパターンを示す。
【図２１−Ａ】図２１Ａは、コントラストの高いファセット化ナノ粒子中で終端したGaNナノスケールワイヤの回折コントラストTEM画像を示す。
【図２１−Ｂ】図２１Ｂは、約１０ナノメートルの直径をもつもう一つのGaNナノスケールワイヤのHRTEM画像を示す。
【図２２−Ａ】図２２Ａは、InPナノスケールワイヤのドーピングと電気輸送(electrical transport)を説明する。
【図２２−Ｂ】図２２Ｂは、InPナノスケールワイヤのドーピングと電気輸送(electrical transport)を説明する。
【図２２−Ｃ】図２２Ｃは、InPナノスケールワイヤのドーピングと電気輸送(electrical transport)を説明する。
【図２３−Ａ】図２３Ａは、交差ナノスケールワイヤ接合と電気的特性を説明する。
【図２３−Ｂ】図２３Ｂは、交差ナノスケールワイヤ接合と電気的特性を説明する。
【図２３−Ｃ】図２３Ｃは、交差ナノスケールワイヤ接合と電気的特性を説明する。
【図２３−Ｄ】図２３Ｄは、交差ナノスケールワイヤ接合と電気的特性を説明する。
【図２４−Ａ】図２４Ａは、ナノスケールワイヤＰ−Ｎ接合の光電気的(optoelectrical)特性を説明する。
【図２４−Ｂ】図２４Ｂは、ナノスケールワイヤＰ−Ｎ接合の光電気的(optoelectrical)特性を説明する。
【図２４−Ｃ】図２４Ｃは、ナノスケールワイヤＰ−Ｎ接合の光電気的(optoelectrical)特性を説明する。
【図２４−Ｄ】図２４Ｄは、ナノスケールワイヤＰ−Ｎ接合の光電気的(optoelectrical)特性を説明する。
【図２５−Ａ】図２５Ａは、ｐ−型Siとｎ−型GaNナノ接合(nanojunction)からとったEL画像を示す。
【図２５−Ｂ】図２５Ｂは、種々のゲート電圧に関する電圧の関数としての電流を示す。
【図２５−Ｃ】図２５Ｃは、図２５Ａのナノ接合のELスペクトルを示す。
【図２６−Ａ】図２６Ａは、電界をもつナノスケールワイヤの平行または直交アセンブリを説明する。
【図２６−Ｂ】図２６Ｂは、電界をもつナノスケールワイヤの平行または直交アセンブリを説明する。
【図２６−Ｃ】図２６Ｃは、電界をもつナノスケールワイヤの平行または直交アセンブリを説明する。
【図２６−Ｄ】図２６Ｄは、電界をもつナノスケールワイヤの平行または直交アセンブリを説明する。
【図２７−Ａ】図２７Ａは、交差シリコンナノスケールワイヤ接合を説明する。
【図２７−Ｂ】図２７Ｂは、交差シリコンナノスケールワイヤ接合を説明する。
【図２７−Ｃ】図２７Ｃは、交差シリコンナノスケールワイヤ接合を説明する。
【図２７−Ｄ】図２７Ｄは、交差シリコンナノスケールワイヤ接合を説明する。
【図２７−Ｅ】図２７Ｅは、交差シリコンナノスケールワイヤ接合を説明する。
【図２７−Ｆ】図２７Ｆは、交差シリコンナノスケールワイヤ接合を説明する。
【図２８−Ａ】図２８Ａは、n＋pn交差シリコンナノスケールワイヤバイポーラトランジスタを説明する。
【図２８−Ａ】図２８Ａは、n＋pn交差シリコンナノスケールワイヤバイポーラトランジスタを説明する。
【図２８−Ｂ】図２８Ｂは、n＋pn交差シリコンナノスケールワイヤバイポーラトランジスタを説明する。
【図２８−Ｃ】図２８Ｃは、n＋pn交差シリコンナノスケールワイヤバイポーラトランジスタを説明する。
【図２８−Ｄ】図２８Ｄは、n＋pn交差シリコンナノスケールワイヤバイポーラトランジスタを説明する。
【図２９−Ａ】図２９Ａは、相補型インバータとトンネルダイオードを説明する。
【図２９−Ｂ】図２９Ｂは、相補型インバータとトンネルダイオードを説明する。
【図２９−Ｃ】図２９Ｃは、相補型インバータとトンネルダイオードを説明する。
【図２９−Ｄ】図２９Ｄは、相補型インバータとトンネルダイオードを説明する。
【図３０−Ａ】図３０Ａは、フローアセンブリの流体チャネル構造体の略図である。
【図３０−Ｂ】図３０Ｂは、フローアセンブリの流体チャネル構造体の略図である。
【図３１−Ａ】図３１Ａは、ナノスケールワイヤアレイの平行アセンブリを説明する。
【図３１−Ｂ】図３１Ｂは、ナノスケールワイヤアレイの平行アセンブリを説明する。
【図３１−Ｃ】図３１Ｃは、ナノスケールワイヤアレイの平行アセンブリを説明する。
【図３１−Ｄ】図３１Ｄは、ナノスケールワイヤアレイの平行アセンブリを説明する。
【図３２−Ａ】図３２Ａは、周期的なナノスケールワイヤアレイのアセンブリを説明する。
【図３２−Ｂ】図３２Ｂは、周期的なナノスケールワイヤアレイのアセンブリを説明する。
【図３２−Ｃ】図３２Ｃは、周期的なナノスケールワイヤアレイのアセンブリを説明する。
【図３２−Ｄ】図３２Ｄは、周期的なナノスケールワイヤアレイのアセンブリを説明する。
【図３３−Ａ】図３３Ａは、交差ナノスケールワイヤアレイのレイヤー・バイ・レイヤーアセンブリと輸送測定を説明する。
【図３３−Ｂ】図３３Ｂは、交差ナノスケールワイヤアレイのレイヤー・バイ・レイヤーアセンブリと輸送測定を説明する。
【図３３−Ｃ】図３３Ｃは、交差ナノスケールワイヤアレイのレイヤー・バイ・レイヤーアセンブリと輸送測定を説明する。
【図３３−Ｄ】図３３Ｄは、交差ナノスケールワイヤアレイのレイヤー・バイ・レイヤーアセンブリと輸送測定を説明する。
【図３３−Ｅ】図３３Ｅは、交差ナノスケールワイヤアレイのレイヤー・バイ・レイヤーアセンブリと輸送測定を説明する。
【図３４】図３４は、本発明の一態様のメモリセル(memory cell)の略図である。
【図３５−Ａ】図３５Ａは、ヒステリシスを説明する。
【図３５−Ｂ】図３５Ｂは、ヒステリシスを説明する。
【図３５−Ｃ】図３５Ｃは、ヒステリシスを説明する。
【図３６−Ａ】図３６Ａは、ナノスケールメモリ切替デバイスを説明する。
【図３６−Ｂ】図３６Ｂは、ナノスケールメモリ切替デバイスを説明する。
【図３６−Ｃ】図３６Ｃは、ナノスケールメモリ切替デバイスを説明する。
【図３７−Ａ】図３７Ａは、ナノスケールメモリセルを説明する。
【図３７−Ｂ】図３７Ｂは、ナノスケールメモリセルを説明する。
【図３７−Ｃ】図３７Ｃは、ナノスケールメモリセルを説明する。
【図３８】図３８は、多様な状態のデバイスを説明する。
【図３９−Ａ】図３９Ａは、ＡＮＤ論理ゲートを説明する。
【図３９−Ｂ】図３９Ｂは、ＡＮＤ論理ゲートを説明する。
【図３９−Ｃ】図３９Ｃは、ＡＮＤ論理ゲートを説明する。
【図３９−Ｄ】図３９Ｄは、ＡＮＤ論理ゲートを説明する。
【図３９−Ｅ】図３９Ｅは、ＡＮＤ論理ゲートを説明する。
【図４０−Ａ】図４０Ａは、ＯＲ論理ゲートを説明する。
【図４０−Ｂ】図４０Ｂは、ＯＲ論理ゲートを説明する。
【図４０−Ｃ】図４０Ｃは、ＯＲ論理ゲートを説明する。
【図４０−Ｄ】図４０Ｄは、ＯＲ論理ゲートを説明する。
【図４０−Ｅ】図４０Ｅは、ＯＲ論理ゲートを説明する。
【図４１−Ａ】図４１Ａは、ＮＯＴ論理ゲートを説明する。
【図４１−Ｂ】図４１Ｂは、ＮＯＴ論理ゲートを説明する。
【図４１−Ｃ】図４１Ｃは、ＮＯＴ論理ゲートを説明する。
【図４１−Ｄ】図４１Ｄは、ＮＯＴ論理ゲートを説明する。
【図４１−Ｅ】図４１Ｅは、ＮＯＴ論理ゲートを説明する。
【図４２−Ａ】図４２Ａは、ＮＯＲ論理ゲートを説明する。
【図４２−Ｂ】図４２Ｂは、ＮＯＲ論理ゲートを説明する。
【図４３−Ａ】図４３Ａは、XOR論理ゲートを説明する。
【図４３−Ｂ】図４３Ｂは、XOR論理ゲートを説明する。
【図４４−Ａ】図４４Ａはナノスケール検出器を略図的に説明する。
【図４４−Ｂ】図４４Ｂは、ナノスケールワイヤの平行アレイをもつナノスケール検出器を略図的に説明する。
【図４５−Ａ】図４５Ａは、ナノスケールワイヤをコンプリメンタリ結合パートナーの検出用結合剤で変性させた、ナノスケール検出器を略図的に説明する。
【図４５−Ｂ】図４５Ｂは、相補型結合パートナーを結合剤に固定した、図２ａのナノスケール検出器を略図的に説明する。
【図４６−Ａ】図４６Ａは、二つの金属電極に接続した単一シリコンナノスケールワイヤの低解像度走査電子顕微鏡写真である。
【図４６−Ｂ】図４６Ｂは、二つの金属電極に接続した単一シリコンナノスケールワイヤデバイスの高解像度走査電子顕微鏡写真である。
【図４７−Ａ】図４７Ａは、バックゲート(backgate)をもつナノスケールセンサのもう一つの態様を略図的に説明する。
【図４７−Ｂ】図４７Ｂは、コンダクタンス対種々のバックゲート電圧での時間を示す。
【図４７−Ｃ】図４７Ｃは、コンダクタンス対バックゲート電圧を示す。
【図４８−Ａ】図４８Ａは、pHの関数としての単一シリコンナノスケールワイヤのコンダクタンスを示す。
【図４８−Ｂ】図４８Ｂは、表面でアミン基を露出するように変性された単一シリコンナノスケールワイヤのコンダクタンス対pHを示す。
【図４９】図４９は、オリゴヌクレオチド試薬で変性させた表面をもつシリコンナノスケールワイヤに関するコンダクタンス対時間を示す。
【図５０】図５０は、典型的な単層ナノチューブ検出器の原子間力顕微鏡画像である。
【図５１−Ａ】図５１Ａは、空気中における単層カーボンナノチューブデバイスの電流−電圧（Ｉ−Ｖ）測定を示す。
【図５１−Ｂ】図５１Ｂは、NaCl中の図８ａの単層カーボンナノチューブデバイスの電流−電圧（Ｉ−Ｖ）測定を示す。
【図５１−Ｃ】図５１Ｃは、CrClx中の図５１Ｂの単層カーボンナノチューブデバイスの電流−電圧（Ｉ−Ｖ）測定を示す。
【図５２−Ａ】図５２Ａは、pHレベル２〜９に露出したときにヒドロキシル表面基をもつナノセンサのコンダクタンスを示す。
【図５２−Ｂ】図５２Ｂは、pHレベル２〜９に露出したときにアミン表面基をもつナノセンサのコンダクタンスを示す。
【図５２−Ｃ】図５２Ｃは、pHレベルが変化したナノセンサの相対コンダクタンスを示す。
【図５３−Ａ】図５３Ａは、ブランク緩衝液に最初に露出し、次いで250nMストレプトアビジンを含む溶液に露出したときの、BSAビオチンで変性したSiNWのコンダクタンスを示す。
【図５３−Ｂ】図５３Ｂは、ブランク緩衝液に最初に露出し、次いで25pMストレプトアビジンを含む溶液に露出したときの、BSAビオチンで変性したSiNWのコンダクタンスを示す。
【図５３−Ｃ】図５３Ｃは、ブランク緩衝液に最初に露出し、次いでストレプトアビジンを含む溶液に露出したときの、裸のSiNWのコンダクタンスを示す。
【図５３−Ｄ】図５３Ｄは、ブランク緩衝液に露出し、次いでd-ビオチンストレプトアビジンを含む溶液に露出したときの、BSAビオチンで変性したSiNWのコンダクタンスを示す。
【図５３−Ｅ】図５３Ｅは、ブランク緩衝液に露出し、次いでストレプトアビジンを含む溶液に露出し、次いでブランク緩衝液に再び露出したときの、ビオチンで変性したナノセンサのコンダクタンスを示す。
【図５３−Ｆ】図５３Ｆは、ブランク緩衝液とストレプトアビジンを含む溶液に交互に露出したときの、裸のSiNWのコンダクタンスを示す。
【図５４−Ａ】図５４Ａは、ブランク緩衝液に最初に露出し、次いでストレプトアビジンを含む溶液に露出したときの、BSAビオチンで変性したSiNWのコンダクタンスを示す。
【図５４−Ｂ】図５４Ｂは、緩衝液に露出し、次いで抗ビオチンを含む溶液に露出する間の、裸のSiNWのコンダクタンスを示す。
【図５４−Ｃ】図５４Ｃは、緩衝液、他のIgG型抗体、次いで抗ビオチンに露出する間のBSA−ビオチン変性SiNWのコンダクタンスを示す。
【図５５−Ａ】図５５Ａは、ブランク緩衝液と１mMのCu(II)を含有する溶液とに交互に露出したときの、アミン変性SiNWのコンダクタンスを示す。
【図５５−Ｂ】図５５Ｂは、0.1mM〜１mMのCu(II)の濃度に露出したときのアミン変性SiNWのコンダクタンスを示す。
【図５５−Ｃ】図５５Ｃは、コンダクタンス対Cu(II)濃度を示す。
【図５５−Ｄ】図５５Ｄは、最初にブランク緩衝液、次いで１mMCu(II)に露出したときの、未変性SiNWのコンダクタンスを示す。
【図５５−Ｅ】図５５Ｅは、最初にブランク緩衝液、次いで１mMCu(II)-EDTAに露出したときの、アミン−変性SiNWのコンダクタンスを示す。
【図５６−Ａ】図５６Ａは、緩衝液、次いでカルシウムイオンを含有する溶液に露出した、カルモジュリン−変性シリコンナノスケールワイヤのコンダクタンスを示す。
【図５６−Ｂ】図５６Ｂは、緩衝液、次いでカルシウムイオンを含有する溶液に露出した、裸のシリコンナノスケールワイヤのコンダクタンスを示す。
【図５７−Ａ】図５７Ａは、ドーピング濃度とナノスケールワイヤ直径と比較した、５個以下の電荷を検出する感度の計算を示す。
【図５７−Ｂ】図５７Ｂは、単一電荷を検出するためのナノスケールワイヤ直径と比較した閾値ドーピング濃度の計算を示す。
【図５８−Ａ】図５８Ａは、InPナノスケールワイヤの略図である。
【図５８−Ｂ】図５８Ｂは、pHが変動するにつれて経時での図５８Ａのナノスケールワイヤのルミネセンスにおける変化を示す。
【図５９−Ａ】図５９Ａは、ナノスケールワイヤセンサの一態様、具体的には化学的またはリガンド−ゲート電界効果トランジスタ(FET)を表す。
【図５９−Ｂ】図５９Ｂは、図５９Ａのナノスケールワイヤのもう一つの図である。
【図５９−Ｃ】図５９Ｃは、表面に成分がある図５９Ａのナノスケールワイヤを説明する。
【図５９−Ｄ】図５９Ｄは、空乏領域をもつ図５９Ｃのナノスケールワイヤを説明する。
【図６０−Ａ】図６０Ａは、種々の交差ナノスケールワイヤ・ナノデバイス・エレメントを説明する。
【図６０−Ｂ】図６０Ｂは、種々の交差ナノスケールワイヤ・ナノデバイス・エレメントを説明する。
【図６０−Ｃ】図６０Ｃは、種々の交差ナノスケールワイヤ・ナノデバイス・エレメントを説明する。
【図６１−Ａ】図６１Ａは、種々のナノ−論理ゲートを説明する。
【図６１−Ｂ】図６１Ｂは、種々のナノ−論理ゲートを説明する。
【図６１−Ｃ】図６１Ｃは、種々のナノ−論理ゲートを説明する。
【図６１−Ｄ】図６１Ｄは、種々のナノ−論理ゲートを説明する。
【図６１−Ｅ】図６１Ｅは、種々のナノ−論理ゲートを説明する。
【図６１−Ｆ】図６１Ｆは、種々のナノ−論理ゲートを説明する。
【図６１−Ｇ】図６１Ｇは、種々のナノ−論理ゲートを説明する。
【図６１−Ｈ】図６１Ｈは、種々のナノ−論理ゲートを説明する。
【図６１−Ｉ】図６１Ｉは、種々のナノ−論理ゲートを説明する。
【図６２−Ａ】図６２Ａは、種々のナノ計算(nanocomputation)デバイスを説明する。
【図６２−Ｂ】図６２Ｂは、種々のナノ計算(nanocomputation)デバイスを説明する。
【図６２−Ｃ】図６２Ｃは、種々のナノ計算(nanocomputation)デバイスを説明する。
【図６２−Ｄ】図６２Ｄは、種々のナノ計算(nanocomputation)デバイスを説明する。
【図６２−Ｅ】図６２Ｅは、種々のナノ計算(nanocomputation)デバイスを説明する。
【図６２−Ｆ】図６２Ｆは、種々のナノ計算(nanocomputation)デバイスを説明する。
【図６３−Ａ】図６３Ａは、本発明の一態様のデータを説明する。
【図６３−Ｂ】図６３Ｂは、本発明の一態様のデータを説明する。
【図６３−Ｃ】図６３Ｃは、本発明の一態様のデータを説明する。
【図６３−Ｄ】図６３Ｄは、本発明の一態様のデータを説明する。
【図６４−Ａ】図６４Ａは、本発明の一態様のデータを説明する。
【図６４−Ｂ】図６４Ｂは、本発明の一態様のデータを説明する。
【図６４−Ｃ】図６４Ｃは、本発明の一態様のデータを説明する。
【図６５−Ａ】図６５Ａは、本発明の一態様を説明する。
【図６５−Ｂ】図６５Ｂは、本発明の一態様を説明する。
【図６５−Ｃ】図６５Ｃは、本発明の一態様を説明する。
【図６６−Ａ】図６６Ａは、本発明の一態様のデータを説明する。
【図６６−Ｂ】図６６Ｂは、本発明の一態様のデータを説明する。
【図６６−Ｃ】図６６Ｃは、本発明の一態様のデータを説明する。
【図６７−Ａ】図６７Ａは、本発明の一態様の略図である。
【図６７−Ｂ】図６７Ｂは、本発明の一態様の略図である。
【図６７−Ｃ】図６７Ｃは、本発明の一態様の略図である。
【図６８−Ａ】図６８Ａは、本発明の一態様のデータを説明する。
【図６８−Ｂ】図６８Ｂは、本発明の一態様のデータを説明する。
【図６８−Ｃ】図６８Ｃは、本発明の一態様のデータを説明する。
【図６８−Ｄ】図６８Ｄは、本発明の一態様のデータを説明する。
【図６８−Ｅ】図６８Ｅは、本発明の一態様のデータを説明する。
【図６８−Ｆ】図６８Ｆは、本発明の一態様のデータを説明する。
【図６９−Ａ】図６９Ａは、本発明の一態様のデータを説明する。
【図６９−Ｂ】図６９Ｂは、本発明の一態様のデータを説明する。
【図６９−Ｃ】図６９Ｃは、本発明の一態様のデータを説明する。
【図６９−Ｄ】図６９Ｄは、本発明の一態様のデータを説明する。
【図６９−Ｅ】図６９Ｅは、本発明の一態様のデータを説明する。
【図７０−Ａ】図７０Ａは、本発明の一態様のデータを説明する。
【図７０−Ｂ】図７０Ｂは、本発明の一態様のデータを説明する。
【図７０−Ｃ】図７０Ｃは、本発明の一態様のデータを説明する。
【図７０−Ｄ】図７０Ｄは、本発明の一態様のデータを説明する。
【図７０−Ｅ】図７０Ｅは、本発明の一態様のデータを説明する。
【図７１】図７１は、製造法を説明する。
【図７２−Ａ】図７２Ａは、本発明の一態様のデータを説明する。
【図７２−Ｂ】図７２Ｂは、本発明の一態様のデータを説明する。
【図７２−Ｃ】図７２Ｃは、本発明の一態様のデータを説明する。
【図７３−Ａ】図７３Ａは、本発明の一態様のデータを説明する。
【図７３−Ｂ】図７３Ｂは、本発明の一態様のデータを説明する。
【図７３−Ｃ】図７３Ｃは、本発明の一態様のデータを説明する。
【図７３−Ｄ】図７３Ｄは、本発明の一態様のデータを説明する。【Technical field】
[0001]
Priority application
No. 60 / 292,045, filed May 18, 2001, entitled "Nanowire Electronic Devices Including Memory and Switching Devices" by Lieber et al., Based on USC 119 (e). US Provisional Application No. 60 / 291,896, filed May 18, 2001, entitled Devices Including Emissive Elements and Sensors, and February 6, 2002, entitled "Nanowire Devices Including Emissive Elements and Sensors" by Lieber et al. US Provisional Application No. 60 / 354,642, which is incorporated herein by reference, for all purposes, each of which is incorporated herein by reference in its entirety.
[0002]
Field of the invention
The present invention relates to nanotechnology, especially nanoelectronics, ie nanoscale semiconductors and other articles, and related methods and devices. Articles and devices sized above this nanoscale are also included.
[Background Art]
[0003]
The interest in nanotechnology, especially in sub-microelectronics technologies such as semiconductor quantum dots and nanowires, is challenging chemistry and physics at the nanoscale, and these structures are not available in electronics and related devices The expectation was motivated. While nanoscopic articles are well-suited for transporting charge carriers and excitons (e.g., electrons, electron pairs, etc.), they are useful as building blocks in nanoscale electronics applications, whereas standard small-scale lithography With the exception of technology, nanoelectronics is an underdeveloped field. Accordingly, there is a need in the art for new and improved articles and methods that include nanoelectronics.
DISCLOSURE OF THE INVENTION
[0004]
Summary of the Invention
The present invention relates to articles and devices, their manufacture and use, and related systems. Most aspects and embodiments of the present invention include nanometer-scale articles and devices, but also include larger articles and devices.
[0005]
In one aspect, the invention includes methods of growing, assembling, or manufacturing articles and devices. In one aspect, the method of the invention includes doping the semiconductor while the semiconductor is growing. In another aspect, the method includes growing a nanoscale semiconductor having a plurality of regions that can emit light.
[0006]
In another embodiment, a series of methods comprising assembling one or more articles that are elongate structures, or semiconductors (which may be elongate structures) on a surface, wherein at least one of the articles comprises One having, at any point along its longitudinal axis, a single crystal elongated bulk-doped semiconductor having a maximum cross-sectional dimension of less than 500 nanometers; and at least one portion having a minimum width of less than 500 nanometers Self-supporting bulk-doped semiconductor. One method involves contacting one or more articles with a surface. Another method is to condition the surface with one or more functionalities that attract one or more of the articles to a particular location on the surface, and then use the one or more functional groups to form the surface. Aligning the one or more articles by attracting the one or more articles to the particular location. Another method involves depositing a plurality of articles on the surface and then electrically charging the surface to create an electrostatic force between two or more of the articles. Another method involves dispersing one or more of the articles on a surface of a liquid phase to form a Langmuir-Blodgett film, compressing the Langmuir-Blodgett film, and then compressing the compressed Langmuir-Blodgett film. Transfer to the surface. Another method involves dispersing one or more of the articles in a soft matrix, stretching the soft matrix in a direction that creates a shearing force in the article such that at least one article is aligned in the direction, wherein the soft matrix And then transferring at least one aligned elongate structure onto the surface.
[0007]
In another set of aspects, the invention includes a system for growing, assembling, or manufacturing articles and / or devices. One system of the present invention for growing doped semiconductors comprises a means for preparing semiconductor molecules and dopant molecules, and the step of growing the semiconductor with the dopant molecules during the growth of the semiconductor to produce the doped semiconductor. Means for doping the molecule.
[0008]
Another set of systems for assembling one or more elongated structures onto a surface is provided. In one embodiment, the system comprises means for flowing a fluid comprising one or more elongated structures over the surface, and aligning the one or more elongated structures with the surface to form an array of elongated structures. Means for forming In some embodiments, one or more of the elongated structures comprises: a single-crystal elongated bulk-doped semiconductor having a maximum cross-sectional dimension of less than 500 nanometers at any point along its longitudinal axis; A free-standing bulk-doped semiconductor having at least one portion having a minimum width of less than nanometers. In one of these embodiments, the system comprises a means for conditioning a surface having one or more functional groups that attracts the one or more elongate structures to a particular location on the surface; Means for aligning said one or more elongate structures by using said functional groups to attract said one or more elongate structures to a particular location. In another of these embodiments, the system comprises means for depositing a plurality of elongated structures on a surface, and electrically charging the surface to create an electrostatic force between two or more of the elongated structures. Means for producing. In another of these embodiments, the system comprises means for dispersing the one or more elongated structures on a surface of a liquid phase to form a Langmuir-Blodgett membrane, and the Langmuir-Blodgett film. Means for compressing the jet membrane and means for transferring the compressed Langmuir-Blodgett membrane to the surface. In another of these embodiments, the system comprises a means for dispersing the one or more elongate structures in a soft matrix, and stretching the soft matrix in one direction, wherein at least one Means for generating a shear force on one or more of the elongate structures to align the elongate structures, means for removing the soft matrix, and for transferring at least one aligned elongate structure to a surface. Means.
[0009]
In another aspect, the invention includes a series of devices. In one aspect, a device includes a semiconductor having a longitudinal axis, at least two regions of different compositions along the longitudinal axis, and a boundary between the regions. This semiconductor has a maximum dimension at the boundary of about 100 nm or less.
[0010]
In another aspect, a device of the present invention includes a free-standing wire that includes a first region and a second region having a different composition than the first region. The first region has a minimum dimension of less than about 100 nm, and the second region has a minimum dimension of less than about 100 nm.
[0011]
In another embodiment, a device of the present invention comprises a free-standing bulk-doped nanoscopic material having a first region having a composition and a second region having a composition different from that of the first region. . At least one of the first region and the second region has an aspect ratio of at least about 100: 1.
[0012]
In another embodiment, a device of the present invention includes a free-standing bulk-doped semiconductor that includes a first region having a composition and a second region having a composition different from the composition of the first region. . At least one of the first and second regions has a largest dimension of less than about 100 nm.
[0013]
In one set of embodiments, the invention provides a series of devices, each including a free standing wire. In each embodiment, the free standing wire may or may not be a nanoscopic wire. In one aspect, the free-standing wire includes a first region having a dopant and a second region having a dopant different from the dopant of the first region. The first region and the second region overlap to form an overlap region having a composition that is a mixture of the dopants of the first region and the second region. The composition of the overlap region includes about 10% to about 90% by volume of the first region dopant and a complementary amount of the second region dopant. This overlap region has a maximum dimension of less than about 100 nm. In another aspect, the free-standing wire is nanoscopic and includes a first region containing a dopant at a first concentration and a second region containing a dopant at a second concentration. This second concentration is different from the first concentration. In another aspect, the free-standing wire is nanoscopic and includes a first semiconductor and a second semiconductor. At least one of the first semiconductor and the second semiconductor is a doped semiconductor. The composition of the first semiconductor is different from the composition of the second semiconductor. In another embodiment, the free-standing wire is nanoscopic and includes a first region having a first concentration of semiconductor material and a second region having a second concentration of semiconductor material. The first concentration and the second concentration are different. In another aspect, the free-standing nanoscopic wire includes a first region having a first resistivity and a second region having a second resistivity different from the first resistivity. In another embodiment, a free-standing nanoscopic wire includes a first region having a first bandgap and a second region having a second bandgap different from the first bandgap.
[0014]
In another embodiment, the device includes a free standing photoluminescent nanoscopic wire. In another embodiment, the device includes a free standing nanoscopic wire capable of producing polarized light. In another embodiment, the device includes a free-standing nanoscopic wire that includes a plurality of light emitting regions. In another embodiment, the device includes a nanoscopic wire capable of generating light having a polarization ratio of at least about 0.60.
[0015]
In another embodiment, the device includes a photodetector having a response of at least about 3000 A / W. In another embodiment, the device includes an optical sensor having a detection speed of less than about 100 fs.
[0016]
In another embodiment, the device includes a nanoscopic wire having a first region and a second region having a different composition than the first region. The first region and the second region overlap to form an overlap region having a composition that is a mixture of the compositions of the first region and the second region. The composition of the overlapping region includes from about 10% to about 90% by volume of the composition of the first region and a complementary amount of the composition of the second region. This overlapping area can emit light.
[0017]
In another embodiment, the device includes a light emitting diode that includes a nanoscale wire including a first region having a dopant and a second region having a dopant different from the dopant of the first region. The first region and the second region overlap to form an overlap region having a composition that is a mixture of the dopants of the first region and the second region. The composition of the overlapping region includes from about 10% to about 90% by volume of the first region dopant and a complementary amount of the second region dopant. The light emitting diode has an emission wavelength determined by the size of the overlap region.
[0018]
In another embodiment, the device includes a nanoscale wire that includes a first region having a dopant and a second region having a dopant different from the dopant of the first region. The first region and the second region overlap to form an overlap region having a composition that is a mixture of the dopants of the first region and the second region. The composition of the overlapping region includes from about 10% to about 90% by volume of the first region dopant and a complementary amount of the second region dopant.
[0019]
In another embodiment, the device includes a wire that includes the semiconductor, and the wire may emit at a higher frequency in the bulk state than the semiconductor. In another embodiment, the device includes a nanoscopic wire having uniform photoluminescence.
[0020]
In another embodiment, the device includes a semiconductor located in close proximity to an inducing material capable of establishing a field in the semiconductor. The inductive material has at least two different electronic or mechanical states that can specifically affect the properties of the semiconductor. In another embodiment, the device includes a semiconductor located in close proximity to an inductive material capable of establishing a field in the semiconductor. The inductive material has at least two different states that can specifically affect the properties of the semiconductor.
[0021]
In another embodiment, the device has a doped channel and at least two electronic or mechanical states, and is proximate to the doped channel to induce a field within the doped channel to affect carrier flow. And a guide material arranged in the same direction. In another aspect, the device includes a doped semiconductor and a guiding material having at least two different states, wherein the guiding material is disposed proximate the doped semiconductor.
[0022]
In another embodiment, the device includes an article formed of a bulk doped semiconductor material. The article can emit at a wavelength lower than the emission wavelength inherent in the bulk doped semiconductor material.
[0023]
In another embodiment, the device is 314 μmThreeMemory devices including memory active devices having a volume less than. The active element is electronically switchable between the first readable state and a second readable state where the first readable state is electronically identifiable.
[0024]
In another embodiment, the device includes a transistor having a minimum dimension of less than about 100 nm.
In another embodiment, the device comprises at least one doped semiconductor, wherein the at least one doped semiconductor has the following: at any point along its longitudinal axis, a maximum cross-sectional dimension of less than 500 nanometers At least one of: a single crystal elongated bulk-doped semiconductor having: and a free-standing bulk-doped semiconductor having at least one portion having a minimum width of less than 500 nanometers.
[0025]
In another embodiment, the device has a doped channel and at least two different electronic or mechanical states, and is adjacent to the doped channel to induce an electric field in the doped channel to affect carrier flow. And a guiding material disposed in a semiconductor device.
[0026]
In another aspect, a device of the present invention includes a doped semiconductor and an inductive material having at least two different states, wherein the inductive material is capable of affecting carrier flow within the doped semiconductor. Are located.
[0027]
In another set of embodiments, the invention includes a sensor. In one aspect, the sensor includes at least one nanoscale wire and at least one means for measuring a change in a property of the nanoscale wire. In another embodiment, a first end in electrical contact with the conductor to form a source electrode; and a second end in electrical contact with the conductor to form a drain electrode. A semiconductor having an outer surface having an oxide formed thereon to form a gate electrode; and a binder having specificity for a selected site and bound to the outer surface. The voltage at the gate electrode varies in response to binding of the moiety to the binder to provide a chemically gated field effect sensor device.
[0028]
In another aspect, the invention includes a series of articles. In one embodiment, an article of the present invention comprises a free-standing bulk-doped semiconductor including at least one portion having a minimum width of less than 500 nanometers. In another embodiment, an article of the present invention comprises an elongated bulk-doped semiconductor having a maximum cross-sectional dimension of less than 500 nanometers at any point along its longitudinal axis.
[0029]
In another embodiment, an article of the invention is positioned with respect to the nanoscopic wire such that an interaction with the nanoscopic wire; wherein the interaction comprising the functional moiety results in a detectable change in the properties of the nanoscopic wire. Functional moiety. In another embodiment, the article includes a sample exposed area and a nanoscopic wire, at least a portion of which is addressable by a sample of the sample exposed area.
[0030]
In another embodiment, an article of the present invention comprises a doped semiconductor. At least a portion of the semiconductor is manufactured by doping the semiconductor during the growth of the semiconductor.
In another embodiment, an article of the present invention includes a sample cassette that includes a sample exposed region and a nanoscale wire, at least a portion of the nanoscale wire being addressable by a sample in the sample exposed region. The sample cassette can be operably connected to a detection device that can measure properties associated with the nanoscale wire.
[0031]
In another aspect, the invention includes an analyte-gate field effect transistor having predetermined current-voltage characteristics and adapted for use as a chemical or biological sensor. This transistor includes a substrate formed of a first insulating material, a source electrode disposed on the substrate, a drain electrode disposed on the substrate, and a field-effect transistor having predetermined current-voltage characteristics. Including a semiconductor disposed between the source electrode and the drain electrode to form and an analyte-specific binder disposed on a surface of the semiconductor, wherein a semiconductor is formed between the target analyte and the binder. The resulting coupling causes a detectable change in the current-voltage characteristics of the field effect transistor.
[0032]
In another aspect, the invention includes a field effect transistor. The transistor includes a conductive channel including a doped semiconductor having at least one portion having a minimum width of less than 500 nanometers, and a gate electrode including an elongated material having at least one portion having a minimum width of less than 500 nanometers. Is included.
[0033]
In another embodiment, the invention is a logic gate. The logic gate includes a doped semiconductor having a minimum width of less than 500 nanometers.
In another embodiment, the invention is directed to a single crystal elongated bulk-doped semiconductor having a maximum cross-sectional dimension of less than 500 nanometers at any point along its longitudinal axis; and a minimum width of less than 500 nanometers A free-standing bulk-doped semiconductor having at least one portion having the formula: The phenomenon caused by this section of the bulk-doped semiconductor indicates quantum confinement caused by the dimensions of this section.
[0034]
In another aspect, the invention includes a bulk doped semiconductor that exhibits coherent transport. In another embodiment, the invention includes a bulk doped semiconductor that exhibits ballistic transport. In another embodiment, the invention includes a bulk-doped semiconductor that exhibits Luttinger liquid behavior. In another embodiment, the invention includes a doped semiconductor that includes a single crystal.
[0035]
In another embodiment, the invention includes a solution comprising one or more doped semiconductors, wherein at least one of the semiconductors is less than 500 nanometers at any point along its longitudinal axis: At least one of: a single crystal elongated bulk-doped semiconductor having a maximum cross-sectional dimension of at least one;
[0036]
In another embodiment, the invention is directed to a single crystal elongated bulk-doped semiconductor having a maximum cross-sectional dimension of less than 500 nanometers at any point along its longitudinal axis; and a minimum width of less than 500 nanometers A free-standing bulk-doped semiconductor having at least one portion having a minimum width of less than 500 nanometers, including at least one portion having; a collection of reagents for growing the doped semiconductor being at least one of the following: . This assembly includes a semiconductor reagent and a dopant reagent.
[0037]
In another aspect, the invention includes uses of the articles and devices. One set of aspects includes the use of conductors and / or semiconductors. One method includes providing a free-standing nanoscale semiconductor, and then passing a current through the semiconductor, wherein the free-standing nanoscale semiconductor has a first region and a composition that is different from the composition of the first region. Having a second region.
[0038]
In another embodiment, the invention provides for exposing a conductor to a source of electromagnetic radiation and changing the polarity of the electromagnetic radiation in the absence of a grating between the source and the conductor, The method includes changing the conductivity of the conductor.
[0039]
In another embodiment, the method of the invention comprises emitting light from a semiconductor wire at a frequency of less than 700 nm. In another aspect, the invention includes applying energy to one or more semiconductors to cause the one or more semiconductors to emit light. At least one of the semiconductors is: a single crystal elongated bulk-doped semiconductor having a maximum cross-sectional dimension of less than 500 nanometers at any point along its longitudinal axis; and having a minimum width of less than 500 nanometers At least one of a free-standing bulk doped semiconductor having at least one portion.
[0040]
In another set of embodiments, the present invention provides a method for detecting or measuring species. In one aspect, the nanoscopic wire is contacted with the sample; a property associated with the nanoscopic wire, wherein when the nanoscopic wire contacts the sample, a change in the property indicates the presence and / or amount of an analyte in the sample. Is measured. In another embodiment, the method includes contacting the sample with a conductor or nanoscopic wire; measuring the change in the properties of the conductor resulting from the contact to determine the presence and / or amount of the analyte in the sample. Is measured, wherein less than 10 molecules of the analyte contribute to a change in the property.
[0041]
In another embodiment, the method of the invention comprises contacting a sample suspected of containing an analyte with a nanoscopic wire; and measuring a change in a property of said nanoscopic wire. In another embodiment, the method includes contacting the nanoscopic wire with a sample having a volume of less than about 10 microliters; and measuring a change in a property of the nanoscopic wire resulting from the contacting.
[0042]
Other advantages, novel features and objects of the present invention, when considered in conjunction with the accompanying drawings, which are schematic and not intended to scale, include: It will be clear from the simple explanation. In the drawings, each identical or substantially similar element that has been described in various figures is represented by a single numeral or symbol. For the sake of clarity, not every component is numbered in every drawing, and unless illustrated by a person skilled in the art to provide an understanding of the invention, each aspect of the invention may be represented by a numeral. Not all of the elements are shown.
[0043]
Detailed description
The following US Provisional Patent Application and Utility Model documents are incorporated herein by reference in their entirety for all purposes: Application No. 0 / 226,835, filed Aug. 22, 2000, “Semiconductor Nanowires”. Application No. 60 / 254,745 filed on Dec. 11, 2000, “Nanowire and Nanotube Nanosensors”; Application No. 60 / 292,035, filed on May 18, 2001; Application No. 60 / 292,121 "Semiconductor Nanowires" filed on May 18, 2001; Application No. 60 / 292,045 "Nanowire Electronic Devices Including Memory and Switching Devices" filed on May 18, 2001; Application filed on May 18, 2001 No. 60 / 291,896 “Nanowire Devices Including Emissive Elements and Sensors”; Application No. 09 / 935,776 filed on Aug. 22, 2001, “Doped Elongated Semiconductors, Growing Such Semiconductors, Devices Including Such Semiconductors, and Fa” Application No. 10 / 020,004 "Nanosensors" filed on December 11, 2001; Application No. 60 / 348,313 filed on November 9, 2001, "Transistors, Diodes, Logic Gates and Other Devices Assembled." No. 60 / 354,642 filed Feb. 6, 2002, entitled "Nanowire Devices Including Emissive Elements and Sensors." The following international patent applications are incorporated herein by reference in their entirety for all purposes: International Patent Application Publication No. WO 02/17362 published Feb. 28, 2002, "Doped Elongated Semiconductors, Growig Such. Semiconductors, Devices Including Such Semiconductors, and Fabricating Such Devices ”.
[0044]
The present invention relates generally to sub-microelectronic circuits and devices, particularly to nanometer-scale articles, such as nanoscale wires that can be selectively doped at various locations. In some cases, the article is a single crystal. The nanoscale wire can be doped along its length or radially, for example, in terms of dopant identity, dopant concentration, or both. This can be used to provide both n-type and p-type conductivity in various items or a single object in close proximity to each other, for example in a crossbar array. The making and growth of such articles and the arranging of such articles to produce electronic, optronic or spintronic devices are described. For example, doping semiconductor materials to form n-type and p-type semiconductor regions for manufacturing various devices such as field effect transistors, bipolar transistors, complementary inverters, tunnel diodes, light emitting diodes, sensors, etc. Can be.
[0045]
In preferred embodiments, the devices of the present invention can include wires or other components on a scale comparable to nanometer-scale wires, including nanotubes and nanowires. However, in certain embodiments, the invention includes articles that may be larger than nanometer size (eg, micrometer size).
[0046]
All definitions used herein are for the purposes of this application only. These definitions, whether or not related to the present application, should not necessarily be attributed to applicant's other applications.
[0047]
As used herein, the term "family" is given in its ordinary definition understood by those skilled in the art. For example, Group II elements include Zn, Cd and Hg; Group III elements include B, Al, Ga, In and Tl; Group IV elements include C, Group V elements include N, P, As, Sb, and Bi; and Group VI elements include O, S, Se, Te, and Po. Is mentioned. Combinations comprising two or more elements from each group are also possible. For example, a Group II-VI material can include at least one member from Group II and at least one member from Group VI, for example, ZnS, ZnSe, ZnSSe, ZnCdS, CdS, or CdSe. is there. Similarly, a group III-V element can include at least one member from group III and at least one member from group V, for example, GaAs, GaP, GaAsP, InAs, InP, AlGaAs or InAsP. is there. Other dopants can also be included with these materials and combinations thereof, for example, transition metals such as Fe, Co, Te, Au.
[0048]
As used herein, "nanoscopic-scale", "nanoscopic", "nanometer-scale", "nanoscale", "nano" prefixes and the like are typically about Refers to an element or article having a width or diameter less than 1 μm, and preferably less than about 100 nm. In all embodiments, the specified width is the minimum width (i.e., the width specified where the article may be a larger width at another location) or the maximum width (i.e., the location at that location). , The width of the article is not wider than the specified width, but may be longer).
[0049]
"Wire" generally refers to any material having the conductivity of any semiconductor or any metal, and in some embodiments, is used to connect two electronic components such that they are in electronic communication with each other. be able to. As used in reference to a "conductive" wire or a nanoscale wire, for example, the term "electronically conductive" or "conductor" or "conductor" refers to the ability of the wire to conduct charge. Point to. A preferred conductive material is about 10-3Less than Ω, more preferably about 10-FourLess than Ω, most preferably about 10-6Or 10-7Has a resistivity less than Ω.
[0050]
The term "nanoscopic wire" (also referred to herein as "nanoscopic-scale wire" or "nanoscale wire") generally defines at least one cross-sectional dimension at any point along its length. In some embodiments, less than 1 μm, preferably less than about 500 nm, preferably less than about 200 nm, more preferably less than about 150 nm, even more preferably less than about 100 nm, even more preferably less than about 70 nm, more preferably less than about 50 nm, More preferably, the wire has two orthogonal corss-sectional dimensions less than about 20 nm, more preferably less than about 10 nm, and even more preferably less than about 5 nm. In other embodiments, this cross-sectional dimension may be less than 2 nm or 1 nm. In one set of embodiments, the nanoscale wire has at least one cross-sectional dimension ranging from 0.5 nm to 200 nm. For example, where a nanoscale wire is described having a core and an outer region, the dimensions generally relate to the dimensions of the core. The cross-section of the elongated semiconductor may be of any shape, including but not limited to circular, square, rectangular, tubular, or elliptical, and may be regular or irregular. The nanoscale wire may be solid or hollow. Unless stated otherwise, any nanoscale wire such as carbon nanotubes, nanorods, nanowires, organic and inorganic conductive and semiconductive polymers can be used. It need not be a molecular wire, but it is also possible to use a variety of other conductive or semiconducting elements with small nanoscopic scale dimensions, for example main group and metal atom based wire-like silicon, containing transition metals It is an inorganic structure such as a wire, gallium arsenide, gallium nitride, indium phosphide, germanium, or cadmium selenide structure. A number of these and other nanoscale wires are grown on surfaces in patterns useful for electronic devices in a manner similar to that described herein involving nanoscale wires without undue experimentation. And / or applied to surfaces. The nanoscale wire is at least 1 μm, preferably at least 3 μm, more preferably at least 5 μm, more preferably at least 10-20 μm long, preferably less than about 100 nm, more preferably less than about 75 nm, more preferably about 50 nm It should be able to be formed with a thickness (height and width) of less than about 25 nm, more preferably less than about 25 nm. The wire must have an aspect ratio (length to thickness) of at least about 2: 1, preferably greater than about 10: 1, and more preferably greater than about 1000: 1.
[0051]
As used herein, a “nanotube” (eg, a carbon nanotube) is generally a nanoscopic wire having a hollow, cut-out core, for example, nanotubes known to those of skill in the art. “Nanotube” is abbreviated as “NT” in this specification. Nanotubes are used as an example of a small wire for use herein, and in a preferred embodiment, the devices of the present invention include wires of comparable scale to nanotubes.
[0052]
"Nanowires" (including, for example, silicon or other semiconductor materials) are nanoscopic wires, which are generally solid wires, and may optionally be elongated. Preferably, the nanowires (abbreviated herein as "NW") are elongated semiconductors, ie, nanoscale semiconductors. A “non-nanotube nanowire” is any nanowire that is not a nanotube. In one set of embodiments of the invention, non-nanotube nanowires with unmodified surfaces are used in any of the configurations of the invention described herein where nanowires or nanotubes can be used.
[0053]
Many nanoscopic wires used according to the present invention are individual nanoscopic wires. As used herein, an "individual nanoscopic wire" means a nanoscopic wire that is not in contact with another nanoscopic wire (but individual nanoscopic wires of a crossbar array). Except for the desired type of contact between nanoscopic wires). For example, an "individual" or "free-standing" article may itself not in some respects be attached to another article, e.g., another nanoscopic wire, or may be free-standing. The molded article may be in a solution. As an example, typical individual nanotubes may have a thickness as small as about 0.5 nm. This is in contrast to nanotubes that are primarily produced by laser deposition, which produces high quality materials, which include many individual nanotubes and have dimensions of about 2 to about 50 nm or more. (Eg, Thess et al., “Crystalline Ropes of Metallic Carbon Nanotubes”, Science 273: 483-486 (1996), incorporated herein by reference in its entirety for all purposes). ).
[0054]
As used herein, an "elongated" article (e.g., a semiconductor or portion thereof) may have, at any point along the article's longitudinal axis, a ratio of the article's length to maximum width at that point of greater than 2: 1. Goods. This ratio is called the "aspect ratio".
[0055]
In some embodiments, at least a portion of the nanoscopic wire may be a bulk doped semiconductor. As used herein, a "bulk-doped" article (i.e., an article or a portion or region of an article) is one in which the dopant is a specific region of the crystal lattice at the atomic scale, e.g., only at the surface or outside. Are articles in which the dopant is contained substantially all throughout the crystal lattice of the article. For example, some articles, such as carbon nanotubes, are usually doped after the base material has been grown, so that the dopant is located within the crystalline line lattice at a finite distance from its surface or outside. ). It should be understood that the term "bulk doping" does not define or indicate the concentration or amount of doping in the semiconductor, nor does it indicate that the doping is necessarily uniform. In particular embodiments, the bulk doped semiconductor may have more than one bulk doped region. Thus, as used herein to describe nanoscopic wires, the term `` doped '' refers to bulk-doped nanoscopic wires, and thus `` doped nanoscopic (or nanoscale) wires '' The term refers to a bulk-doped nanoscopic wire. The terms "heavily doped" or "lightly doped" have the meanings that are clearly understood by a person skilled in the art.
[0056]
As used herein, the "width" of an article is the linear distance from one point around the article, through the center of the article, to another point around the article. As used herein, the term "width" or "cross-sectional dimension" at a point along the longitudinal axis of an article refers to two points around the cross-section through the center of the cross-section of the article at that point. Is the distance along the straight line connecting. A “cross-section” at a point along the longitudinal axis of the article is a plane at a point that crosses the article and is orthogonal to the longitudinal axis of the article. The "vertical axis" of an article is the axis along the maximum dimension of the article. Similarly, a `` longitudinal section '' of an article is the portion of the article along the longitudinal axis of the article that can have any length greater than zero and equal to or less than the length of the article. . The "length" of a more elongated article is the distance along the vertical axis from end to end of the article. FIG. 1 is a perspective view showing an example of a columnar semiconductor L1, for example, a wire-like semiconductor such as a nanowire. The columnar semiconductor L1 has a length L2 and a vertical axis L3. At a point L5 along the vertical axis L3, the columnar semiconductor L1 has a plurality of widths L4 crossing the cross section L6, and one of the widths L4 is the minimum width at the point L5.
[0057]
As used herein, a "cylindrical" article is an article that has the appearance of a cylinder, but does not define or reflect any properties with respect to the interior of the article. In other words, the columnar article may be a solid interior or a hollow interior. In general, the cross-section of a columnar article appears to be circular or nearly circular, but other cross-sectional shapes, such as hexagonal, are also possible. The cross section can take any shape, including but not limited to square, rectangular or oval. Regular or irregular shapes are also included.
[0058]
As used herein, a first article (e.g., a nanoscopic wire or a large sized structure) that is "coupled" to a second article is a property of the second article (e.g., (E.g., electrical, optical or magnetic properties) is located close enough to the second article to affect the first article, or the first article is placed in physical contact with the second article. . The term "electrically coupled" when used in reference to a nanoscopic wire with another part, such as an analyte or a reactant, means that the electrons can move with respect to each other or that a change in one electrical property is measured by the other To the extent possible, it refers to the association between any of the analyte, other parts and the nanoscopic wire. This may include the flow of electrons between them or changes in states such as charge state, oxidation state, redox potential, and the like. By way of example, electrical coupling can be direct covalent linkage between the analyte or other site and the nanoscopic wire, indirect covalent coupling (e.g., via the binding site), direct or indirect. Ionic bonds or other types of bonds (eg, hydrophobic bonds). Actual binding may not be required, and the analyte or other site may simply be in contact with the nanoscopic wire surface. In embodiments where the nanoscopic wire is sufficiently close to the analyte to cause electron tunneling or other electric field effects between the analyte and the nanoscopic wire, the distance between the nanoscopic wire and the analyte or other portion is Not all contact is necessary.
[0059]
As used herein, an array of articles (eg, nanoscopic wires) includes a plurality of articles. As used herein, a "crossed array" is an array in which at least one article contacts either another article or a single node (eg, an electrode).
[0060]
As used herein, a "single crystal" object (eg, a semiconductor) is an item that has covalent, ionic, or any combination within the object. Such single-crystal objects may contain defects within the crystal, but are not ionically or covalently bonded, and contain one or more crystals that are merely in close proximity to each other. Is distinguished from
[0061]
In some embodiments, the invention may be part of a system constructed and arranged for measuring an analyte in a sample to which the nanoscopic wire is exposed. "Measure" and like terms in this context refer to measuring the amount and / or presence of an entity, such as an analyte, in a sample. The measuring step includes, for example, electronic measurement, piezoelectric measurement, electrochemical measurement, electromagnetic measurement, photodetection, mechanical measurement, acoustic measurement, weight measurement, and the like. The presence of an analyte can be determined by measuring a change in a property of the nanoscopic wire, for example, an electrical or optical property, and the change is detectable. "Measure" refers to detecting or quantifying an interaction between species, such as detecting binding between two species.
[0062]
The term "reaction entity" refers to another substance, such as an analyte (such as a chemical or biological species), in a manner that results in a detectable change in the properties of the nanoscopic wire. Refers to any substance that can interact with a substance. This reactant promotes the interaction between the nanoscopic wire and the analyte, creates new species with high or low affinity for the nanoscopic wire, or reacts around the nanoscopic wire. The sample can be enriched. The reactant can include a binding partner to which the analyte binds. The reactants when including a binding partner can include the specific binding partner of the analyte. For example, the reactants can be nucleic acids, antibodies, sugars, carbohydrates or proteins. In other embodiments, the reactants can be polymers, catalysts or quantum dots. The reactants, including the catalyst, catalyze the reaction involving the analyte and are detectable on the nanoscopic wire, for example, by binding to an auxiliary binding partner of the product electrically coupled to the nanoscopic wire. Gives a product that makes a difference. Another example reactant is a reactant that reacts with an analyte, providing a product that can cause a detectable change in the nanoscopic wire. The reactant may define at least a portion of a shell or coating on or surrounding at least a portion of the nanoscopic wire. As an example, the shell can include a polymer that distinguishes molecules, for example, in a gas or liquid sample, causing a change in the conductivity of the polymer and a detectable change in the nanoscopic wire. Optionally, the reactant may include nanoparticles, for example, nanoparticles having a binding partner immobilized thereon.
[0063]
The term `` quantum dot '' has its ordinary meaning in the art and generally refers to semiconductor or metal nanoparticles (e.g., cadmium selenide nanoparticles) that absorb light and re-emit light of a different color. Point. The wavelength of the emitted light depends on the size of the quantum dot. For example, a 2 nm quantum dot can emit green light and a 5 nm quantum dot can emit red light.
[0064]
The term `` attached to '' as used herein with respect to another species or species to the surface of an article refers to a species wherein the species is a covalent bond, a specific biological bond (e.g., biotin / streptavidin), It means that they are chemically or biochemically linked via a bond via a coordination bond such as a chelate / metal bond. For example, "attached" in this context includes multiple chemical bonds, multiple chemical / biological bonds.
[0065]
The term "binding partner" refers to a chemical or biological substance, such as a protein, antigen, antibody, small molecule, that can be bound to another substance (a component), for example, an analyte or its individual "binding partner". Refers to a biological species. The term includes specific, semi-specific and non-specific binding partners, as known to those skilled in the art. As an example, protein A is commonly considered a "non-specific" or "semi-specific" binder. When referring to a binding partner (e.g., a protein, nucleic acid, antibody, etc.), the term "specifically binds" refers to one of the binding pairs in a mixture of heterologous molecules (e.g., including proteins and other biologics). A reaction may be a determinant of the presence and / or identification of one or more members. Thus, for example, in the case of a receptor / ligand binding pair, a ligand specifically and / or preferentially selects its receptor from a complex mixture of molecules, and vice versa. Other examples include enzymes that specifically bind to its substrate, nucleic acids that specifically bind to its complement, or antibodies that specifically bind to its antigen. Other examples include a nucleic acid that specifically binds or hybridizes to its complement, an antibody that specifically binds to its antigen, and the like. This binding may be one or more of a variety of mechanisms including, but not limited to, ionic, covalent, hydrophobic, van der Waals interactions, and the like.
[0066]
The term "fluid" generally refers to a substance that tends to flow and conform to the contours of the container. Typically, fluids are substances that cannot withstand static shear stress. When a shear stress is applied to a fluid, the fluid experiences a permanent set. Typical fluids include liquids and gases, but also free flowing solid particles, viscoelastic fluids, and the like.
[0067]
The term "sample" refers to a biological source ("biological sample"), or other similar, biological or non-biological medium that can be derived or derived from, , Water, or any cell, tissue, or fluid that can be evaluated in accordance with the present invention. The sample may be a biological sample selected from living organisms (eg, humans, non-human mammals, invertebrates, plants, fungi, algae, bacteria, viruses, etc.); foods designed for human consumption A sample containing foods designed to be consumed by animals, such as livestock feed, milk, etc .; an organ donation sample; a blood sample to be used as blood for transfusion; a sample derived from water supply, and the like. Not limited. One example of a sample is a sample selected from humans or animals to detect the presence or absence of a specific nucleic acid sequence.
[0068]
The term "sample suspected of containing" a particular component refers to a sample whose component amounts are unknown. For example, a fluid sample from a human that is thought to have a disease such as a neurodegenerative or non-neurodegenerative disease but is not known to Define. A "sample" in this context includes a natural sample, such as a physiological sample from a human or other animal, a sample from food, livestock feed, and the like. Typical samples taken from humans or other animals include tissue biopsies, cells, whole blood, serum or other blood fractions, urine, ocular fluid, saliva, cerebrospinal fluid, tonsils, Fluids or other samples from lymph nodes, needle biopsies.
[0069]
The terms "polypeptide", "peptide" and "protein" can be used interchangeably herein and refer to a polymer of amino acid residues. The term generally applies to amino acid polymers in which one or more amino acid residue is a natural or artificial amino acid. The term also includes variants of traditional peptide bonds, eg, ester bonds, that combine with amino acids to form a polypeptide.
[0070]
As used herein, the terms "nucleic acid", "oligonucleotide" and grammatical equivalents refer to at least two nucleotides covalently linked together. The nucleic acids of the present invention are preferably single-stranded or double-stranded and usually contain a phosphodiester bond, but optionally, as outlined below, for example, phosphoramides (Beaucage et al. (1993), Tetrahedron 49 (10): 1925 and references therein; Letsinger (1970) J. Org. Chem. 35: 3800; Spinzl et al. (1977) Eur. J. Biochem. 81: 579; Letsinger et al. (1986) Nucl. Acids Res. 14: 3487; Sawai et al. (1984) Chem. Lett. 805, Letsinger et al. (1988) J. Am. Chem. Soc. 110: 4470; and Pauwels (1986) Chemica Scripta 26: 1419], phosphorothioate (Mag et al. (1991) Nucleic Acids Res. 19: 1437 and US Pat. No. 5,644,048), phosphorodithioate [Briu (1989) J. Am. Chem. Soc. 111: 2321], O-methyl phosphoramidite linkage [see Eckstein, Oligonucleotides and Analogues: A Practical Approach, Oxford University Press] and Pide nucleic acid backbone and linkage [Egholm (1992) J. Am. Chem. Soc. 114: 1895; Meier et al. (1992) Chem. Int. Ed. Engl. 31: 1008; Nielsen (1993) Nature, 365: 566; see Carlsson et al. (1996) Nature 380: 207]. Other similar nucleic acids include positive backbones (Denpcy et al. (1995) Proc. Natl. Acad. Sci. USA, 92: 6097); non-ionic backbones [US Pat. No. 5,386,023. 5,637,684, 5,602,240, 5,216,141 and 4,469,863; Angew (1991) Chem. Intl. Ed. English, 30: 423; Letsinger et al. (1988) J. Am. Chem. Soc. 110: 4470; Letsinger et al. (1994) Nucleoside & Nucleotide, 13: 1597; Chapters 2 and 3, ASC Symposium Series 580 "Carbohydrate Modifications in Antisense Research", Ed. YSSanghui and P. Dan. Cook; Mesmaeker et al. (1994) Bioorganic & Medical Chem. Lett. 4: 395; Jeffs et al. (1994) J. Biomolecular NMR, 34:17; Tetrahedron Lett. 37: 743 (1996)] and U.S. Pat.Nos. 5,235,033 and 5,034,506, and non-liables including those described in Chapters 6 and 7, ASC Symposium Series 580, Carbohydrate Modifications in Antisense Research, Ed. Include those with over scan skeleton. Nucleic acids containing one or more carbocyclic sugars are also included in the definition of nucleic acid [see Jenkins et al. (1995) Chem. Soc. Rev. pp. 169-176]. Rawls, C & E News, June 2, 1997, p. 35, describes several nucleic acid analogs. Modifications of these ribose-phosphate backbones can be performed to facilitate the addition of additional moieties, such as labels, or to increase the stability and half-life of such molecules in a physiological environment. Similarly, "polynucleotide" or "oligonucleotide" generally refers to a polymer of nucleotides, which are naturally occurring nucleosides such as adenosine, thymidine, guanosine, cytidine, uridine, deoxyadenosine, deoxythymidine, deoxyguanosine, and deoxycytidine. ), Nucleoside analogs (e.g., 2-aminoadenosine, 2-thiothymidine, inosine, pyrrolopyrimidine, 3-methyladenosine, C5-bromouridine, C5-fluorouridine, C5-iodouridine, C5-propyluridine, C5-propynyl Cytidine, C5-methylcytidine, 7-deazaadenosine, 7-deazaguanosine, 8-oxoadenosine, 8-oxoguanosine, O6-methylguanosine or 2-thiocytidine), chemically or biologically modified bases ( (For example, methylated base) , An intercalated base, a modified sugar (2'-fluororibose, arabinose or hexose), or a modified phosphate group (eg, a phosphorothioate or 5'-N-phosphoramidite linkage).
[0071]
As used herein, the term "antibody" refers to a protein or glycoprotein consisting of a fragment of an immunoglobulin gene or one or more polypeptides substantially encoded by an immunoglobulin gene. Recognized immunoglobulin genes include, for example, kappa, lambda, alpha, gamma, delta, epsilon and mu constant region genes, as well as other immunoglobulin variable region genes. Light chains (Light chains) can be classified as kappa or lambda. Heavy chains can be classified as gamma, mu, alpha, delta, or epsilon, which can define, for example, the immunoglobulin classes of IgG, IgM, IgA, IgD, and IgE, respectively. A typical immunoglobulin (antibody) structural unit is a tetramer. Each tetramer is composed of two identical or similar pairs of polypeptide chains, each pair having one "light" (about 25 kD) and one "heavy" (about 50-70 kD) chains . The N-terminus of each chain can define a variable region of about 100-110 or more amino acids that is primarily responsible for antibody recognition. The terms variable light chain (VL) and variable heavy chain (VH) refer to these light and heavy chains, respectively, and are known to those skilled in the art.
[0072]
Antibodies can exist as intact immunoglobulins or as some well-characterized fragments produced by digestion with various peptidases. Thus, as an example understood by those skilled in the art, pepsin digests antibodies downstream of the disulfide bond in the hinge region (i.e., toward the Fc domain) to form a dimer of F (ab) '2, Fab. Which itself forms a VH-CHIs the L chain linked to This F (ab) '2 is reduced under mild conditions, breaking the disulfide bond at the hinge region and converting the F (ab)' 2 dimer into Fab 'monomer. This Fab ′ monomer can be a Fab together with part of the hinge region. [Paul (1993), Fundamental Immunology, Raven Press, N.Y., for a detailed description of other antibody fragments]. Although various antibody fragments can be defined in terms of intact antibody digestion, those skilled in the art will recognize that such fragments can be obtained using recombinant DNA techniques, including the use of `` phage display '' methods (e.g., Vaughan et al., 1996, Nature Biotechnology, 14 (3), 309-314 and PCT / US96 / 10287), or understand that they can be synthesized de novo by other similar methods. right. Antibodies also include single chain antibodies, e.g., single chain Fv (scFv) antibodies, wherein the variable heavy and light chains are joined together (directly or via peptide bonds) to form a continuous polypeptide. .
[0073]
As used herein, the term "plurality" means two or more.
As used herein, the term "set" of items may include one or more of such objects.
As used herein, terms such as "include", "include", "retain", "have", "contain", "include", etc., are intended to include, but are not limited to, but not limited to Should be understood.
[0074]
The present invention, in many embodiments, includes nanoscopic wires, each of which includes nanorods, nanowires, organic and inorganic conductive and semiconductive polymers, nanotubes, semiconductor components or pathways. It may be a wire. Other nanoscale conductive or semiconductive elements that may be used in some cases include, for example, the following Group IV, III / V, II / VI elements, transitions: Examples include inorganic structures such as metal elements. For example, nanoscale wires can be made of semiconductive materials such as silicon, indium, phosphide, gallium nitride, and the like. Nanoscale wires can also include any organic or inorganic molecule that can be polarized or assume multiple charge states. For example, nanoscopic scale structures may include main group and metal atom based wire-like silicon, transition metal containing wires, gallium arsenide, gallium nitride, indium phosphide, germanium or cadmium selenide structures.
[0075]
Nanoscale wires can include various combinations of materials, including semiconductors and dopants. The following are non-exhaustive examples of materials that can be used as dopants. For example, the dopant may be a simple semiconductor such as silicon, germanium, tin, selenium, tellurium, boron, diamond or phosphorus. The dopant may be a solid solution of various elementary semiconductors. For example, a mixture of boron and carbon, boron and P (BP6), A mixture of boron and silicon (silicon), a mixture of silicon and carbon, a mixture of silicon and germanium, a mixture of silicon and tin, or a mixture of germanium and tin.
[0076]
In some embodiments, the dopant or semiconductor can include a mixture of Group IV elements, such as a mixture of silicon and carbon or a mixture of silicon and germanium. In another embodiment, the dopant or semiconductor is a mixture of Group III and Group V elements, such as BN, BP, BAs, AlN, AlP, AlAs, AlSb, GaN, GaP, GaAs, GaSb, InN, InP, InAs, or InSb. Mixtures of these, for example, BN / BP / BAs or BN / AlP, may also be used. In other aspects, the dopant can also include an alloy of a Group III and Group V element. For example, the alloy includes a mixture of AlGaN, GaPAs, InPAs, GaInN, AlGaInN, GaInAsP, and the like. In other embodiments, the dopant can also include a mixture of Group II and Group VI semiconductors. For example, semiconductors include ZnO, ZnS, ZnSe, ZnTe, CdS, CdSe, CdTe, HgS, HgSe, HgTe, BeS, BeSe, BeTe, MgS, MgSe and the like. Alloys or mixtures of these dopants are also possible, such as (ZnCd) Se or Zn (SSe). In addition, alloys of different groups of semiconductors are possible, combinations of II-VI and III-V semiconductors, for example (GaAs)x(ZnS)1-xIs also possible. Other examples of dopants include combinations of Group IV and Group VI elements, such as GeS, GeSe, GeTe, SnS, SnSe, SnTe, PbO, PbS, PbSe or PbTe. Other semiconductor mixtures include combinations of Group I and Group VII, such as CuF, CuCl, CuBr, CuI, AgF, AgCl, AgBr, AgI, and the like. Other dopant compounds include various mixtures of these elements, for example, BeSiNTwo, CaCNTwo, ZnGePTwo, CdSnAsTwo, ZnSnSbTwo, CuGePThree, CuSiTwoPThree, SiThreeNFour, GeThreeNFour, AlTwoOThree, (Al, Ga, In)Two(S, Se, Te)Three, AlTwoCO, (Cu, Ag) (Al, Ga, In, Tl, Fe) (S, Se, Te)TwoAnd the like.
[0077]
For Group IV dopant materials, the p-type dopant can be selected from Group III and the n-type dopant can be selected, for example, from Group V. For a silicon semiconductor material, the p-type dopant can be selected from the group consisting of B, Al, and In, and the n-type dopant can be selected from the group consisting of P, As, and Sb. For Group III-V semiconductor materials, the p-type dopant can be selected from Group II, including Mg, Zn, Cd, and Hg, or from Group IV, including C and Si. The n-type dopant can be selected from the group consisting of Si, Ge, Sn, S, Se and Te. It will be understood that the invention is not limited to these dopants, but may include other elements, alloys or materials as well.
[0078]
Controlled doping of nanoscale wires can be performed to form n-type or p-type semiconductors. One set of semiconductors involves the use of at least one semiconductor controllably doped with a dopant (eg, boron, aluminum, phosphorus, arsenic, etc.) selected depending on whether an n-type or p-type semiconductor is desired. Bulk doped semiconductors can include various combinations of other semiconductors and dopant-containing materials. For example, the nanoscopic wire may be a semiconductor that can be doped with an appropriate dopant, if desired, to form an n-type or p-type semiconductor. As an example, silicon can be doped with boron, aluminum, phosphorus or arsenic. In various aspects, the present invention involves the controlled doping of a semiconductor selected from phosphide, gallium arsenide, gallium nitride, cadmium selenide. A dopant such as, but not limited to, zinc, cadmium or magnesium can be used to form a p-type semiconductor in this set of embodiments, such as, but not limited to, tellurium, sulfur, selenium or germanium. N-type semiconductors can be formed from these materials using dopants. These materials directly define the bandgap semiconductor material, and these and doped silicon are known to those skilled in the art. The present invention contemplates the use of any doped silicon or direct bandgap semiconductor material for various applications.
[0079]
Nanotubes that can be used in the present invention include single-walled nanotubes (SWNTs) that exhibit characteristic electronic and chemical properties that are particularly suitable for molecular electronics. Structurally, SWNTs are a single graphene sheet wrapped in a seamless tube having a diameter that can be, for example, on the order of about 0.5 nm to about 5 nm, and a length that can be about 10 μm, about 20 μm, or even more. Can be formed. Depending on the diameter and helicity, SWNTs can behave as one-dimensional metal or semiconductor materials, and can also be formed as a mixture of metal and semiconductive regions. Methods for producing and characterizing nanotubes such as SWNTs are known. Methods for the selective functionalization of the ends and / or sides of nanotubes are also known, and the present invention takes advantage of these capabilities for use in molecular electronics. This basic structure and the electronic properties of the nanotubes can be used to create connection or entry / exit signals, where the nanotubes are sized to match the molecular or nanoscopic scale structure.
[0080]
The present invention contemplates, in one aspect, a nanoscale wire, for example, a nanoscale wire having a minimum width of less than 500 nm and having two or more regions having different compositions. The regions can be arranged radially, as in a core / shell arrangement, or vertically with respect to one another. Combinations of these arrangements are also possible. Each region may be of any shape or dimension as long as at least one of the regions is nanoscopic in size. For example, this region can have a minimum dimension of less than 1 μm, less than 100 nm, less than 10 nm, or less than 1 nm. Optionally, one or more regions may include one monolayer (delta-doping). In certain cases, this region may be less than the thickness of a single monolayer (eg, if some atoms are not present in the monolayer).
[0081]
As used herein, regions of different compositions can include different materials or elements, or can include the same materials or elements in different proportions or concentrations. Each region can take any size or shape within the wire, for example, the regions can be located adjacent along the longitudinal axis of the nanoscale wire. Examples of the junction include a p / n junction, a p / p junction, an n / n junction, a p / i junction (where i indicates an intrinsic semiconductor), an n / i junction, an i / i junction, and the like. . The joint may be a Schottky joint. The junction may be a semiconductor / semiconductor junction, a semiconductor / metal junction, a semiconductor / nonconductor junction, a metal / metal junction, a metal / nonconductor junction, a nonconductor / nonconductor junction, and the like. The junction may be a junction between two materials, a doped semiconductor and a doped or undoped semiconductor, or a junction between regions having different dopant concentrations. This junction may be a defect region and a perfect single crystal, an amorphous region and a crystal, a crystal and another crystal, an amorphous region and another amorphous region, a defect region and another defect region, an amorphous region and a defect region, etc. May be.
[0082]
There may be more than two regions, and these regions may be of a unique composition or may contain the same composition. As an example, the wire comprises a first region having a first composition, a second region having a second composition, and a third region having a third composition or the same composition as the first composition. May be included. Non-limiting examples include gallium arsenide / gallium phosphide compositionally modulated superlattices comprising 2 to 21 layers or n-silicon / p-silicon and n-indium phosphide / p-phosphide. Indium modulation doped nanoscale wires.
[0083]
The regions of the nanoscale wire may be distinct from each other with negligible cross-contamination, or the composition of the nanoscale wire may gradually vary from one region to the next. The regions may be arranged vertically on each other, both on the nanoscale wire, or radially (e.g., core / shell arrangement). As an example, a nanoscale wire can have a plurality of alternating regions of vertically arranged semiconductor material, each region having a segment length of about 500 nm. In another example, a nanoscale wire has two regions of different composition arranged vertically, surrounded by a third or more region having a composition different from that of the other regions. Can be. As a specific example, this region may be disposed in a layered structure within the nanoscale wire, and one or more regions may be delta-doped or partially delta-doped.
[0084]
In some embodiments, the junction between two different regions can be `` atomically-abrupt, '' where an abrupt atomic scale break between two adjacent regions of different composition. There is a sharp transition. However, in other embodiments, the junction between the two different regions may be more loose. For example, the `` overlap region '' between adjacent regions may be several nanometers wide, for example, less than about 10 nm, less than about 20 nm, less than about 40 nm, less than about 50 nm, less than about 100 nm, or less than about 500 nm. . In certain embodiments, the overlap region between a first region having a composition and a second region having a different composition (i.e., a different concentration or a different species) from the first region is the overlap region. The composition of a region can be defined as the distance between varying about 10% to about 90% by volume of the first region dopant and a complementary amount of the second region dopant. In certain aspects of the invention, nanoscale wires having two or more junctions between two regions having different compositions are also contemplated. For example, a nanoscale wire can have 2, 3, 4, or more overlapping regions. The number of cycles and their repetition intervals may be constant or change during growth.
[0085]
In some embodiments, a gradual change in composition between two adjacent regions can reduce strain and allow for defect-free junctions and superlattices. However, in other embodiments, for example in certain optical and electronic applications, an atomically steep interface may be desirable. The nature of the interface between the two adjacent regions can be determined by any suitable method, for example, by replacing the reactants during the synthesis, by changing the growth temperature, or by using various nanocluster catalysts. Can be controlled. Nanoscale wires with atomically steep regions control the exposure of the growing wire to dopant gas, for example, by reducing the diameter of the nanoscale wire, for example, by reducing the starting nanocluster size. This can be done, for example, by selectively purging or depressurizing the area surrounding the wire during various gas exposures or reaction conditions. All of these embodiments can provide one or more shells. These shells may be of the same or different composition from one another, and any shell may be of the same composition or different composition as the segments of the core, including the same or different composition as the dopant provided in the portion of the core. You may go out.
[0086]
Certain devices of the present invention make particular use of adjacent regions having different compositions in nanoscale wires, such as, for example, p-type and n-type semiconductor regions. The p / n junction is defined by at least one n-type semiconductor and at least one p-type semiconductor disposed adjacent to each other within the nanoscale wire, wherein at least a portion of each region is the other. The semiconductor includes a portion that is in contact with at least a portion of the region and is not in contact with the other component.
[0087]
In various aspects, the invention also includes controlling and altering the doping of the semiconductor with the nanoscale wire. In certain embodiments, nanoscale wires can be manufactured using methods that allow for direct and controlled growth of nanoscale wires. The direct growth of doped nanoscale wires eliminates the need to utilize a lithographic step during nanoscale wire fabrication, resulting in a "bottom-up" assembly of complex functional structures. It will be easier.
[0088]
As illustrated in FIG. 71, the fabrication paradigms for single nanoscale wire devices contemplated by the present invention include direct fabrication of nanoscale wire junctions during synthesis or post-synthesis technique ( For example, doping of a nanoscale wire by a method of annealing a dopant derived from a contact or performing solution processing is included, but is not limited thereto. This dopant can be changed at any point during the growth of the nanoscale wire.
[0089]
In one set of embodiments, the region of the nanoscopic wire (e.g., the shell of the nanoscopic wire) has an alkoxysilane group [e.g., one end that can react with the surface of another region, such as an inner core region [ -Si (OCHThree)], The other end of which may be -CHThree, -COOH, -NHTwo, -SH, -OH, hydrazide or aldehyde groups. In another embodiment, the end can include a photoactivatable moiety such as an aryl azide, fluorinated aryl azide, benzophenone, and the like. Modification of the external substrate and electrodes with specific functional groups, based on the interaction between the nanoscopic wire and the surface, to specifically bind or not bind the nanoscopic wire to the substrate / electrode surface Can be.
[0090]
Surface-functionalized nanoscopic wires (e.g., wires with shells containing functional sites) can be used, e.g., homobifunctional NHS esters, homobifunctional imide esters, homobifunctional sulfhydryl-reactive linkers, Homobifunctional crosslinkers including difluorobenzene derivatives, homobifunctional photoactive linkers, homobifunctional aldehydes, bisepoxides, homobifunctional hydrazides; heterobifunctional crosslinkers; or trifunctional A functional crosslinking agent, such as a crosslinking agent, can be attached to the substrate surface. In another embodiment, the region can include an amorphous oxide, which allows other molecules to attach to the surface of the region. This facilitates attachment or denaturation in certain cases.
[0091]
This functional moiety may be a simple functional group, such as, but not limited to, -OH, -CHO, -COOH, -SOThreeH, -CN, -NHTwo, -SH, -COSH, COOR, or halide; biomolecular entity, but not limited to, amino acids, proteins, sugars, DNA, antibodies, antigens and enzymes; shorter than the diameter of the nanoscale wire core Grafted polymer chains with chain lengths, including but not limited to polyamides, polyesters, polyimides, polyacrylic acids; thin coatings (eg, shells) over the surface of the nanoscale wire core, including but not limited to the following groups of substances: Metals, semiconductors, and non-conductors, oxides, sulfides, nitrides, selenides, polymers and polymer gels which may be metal elements are also included. In another aspect, the invention relates to a reactant with which an analyte interacts, disposed in association with a nanoscale wire, such that the analyte can be determined by measuring a change in a property of the nanoscale wire. And a nanoscale wire.
[0092]
Emission sources that emit light in combination with electrons and holes are also provided according to the present invention. One embodiment of the light emitting source of the present invention includes at least one p / n junction, particularly a p / n junction in a single free-standing nanoscale wire. When forward biased (eg, a positive charge is applied to the p-type region and a negative charge is applied to the n-type region), electrons flow to the junction of the n-type region and holes flow to the p-type region. Flow to the junction. At the p / n junction, holes and electrons can combine to emit light. Other methods can be used to cause one or more nanoscale wires or other semiconductors to emit light, as described in more detail below.
[0093]
In the size scale (nanoscale) of the present invention, the emission wavelength is controlled by controlling the size of the p / n junction, e.g., the overlap region between the p-type and n-type regions, the diameter of the nanoscale wire. Alternatively, it can be controlled by controlling the size of at least one, and preferably both, components in an arrangement having crossed wires. If nanowires are used, the larger nanowires with the smallest dimensions will emit light at lower frequencies. For example, for a doped indium phosphide wire, on a size scale in a typical manufacturing process, the material can emit at 920 nm depending on the dopant. In the size scale of the present invention, the emission wavelength can be controlled at a wavelength shorter than 920 nm, for example, 920 to 580 nm. Depending on the wire size, wavelengths can be selected within this range, such as 900, 850, 800, 750, 700 nm.
[0094]
Accordingly, one aspect of the present invention includes a doped semiconductor light emitting source that emits electromagnetic radiation at a higher frequency than is emitted by the doped semiconductor in its bulk state, referred to herein as quantum confinement. In this regard, the term "bulk state" generally refers to a state that exists as part of, or as an element having a minimum dimension of 500 nm or more. A `` bulk state '' may be defined as a state that results in a characteristic wavelength or frequency of light emission of the material, i.e., a state in which the growth in the mass of the material no longer causes a change in the emission frequency of electromagnetic radiation. it can. The present invention also provides such control over the emission frequency of essentially any semiconductor or doped semiconductor material.
[0095]
In certain embodiments, the nanoscale wire can be photoluminescent, for example, in a nanoscale wire comprising indium phosphide. In these embodiments, due to quantum confinement, the emission maxima systematically blue shifts as the nanoscale wire diameter decreases. This excitation can remain delocalized at low experimental temperatures due to quantum effects. The nanoscopic wire of the present invention has such a size that the optical and electronic properties of the nanoscopic wire strongly depend on the size due to the quantum confinement effect.
[0096]
The photoluminescence of a nanoscale wire can show a uniform emission intensity over the entire length of the nanoscopic wire. In addition, the luminescence spectra at various locations along the nanoscopic wire axis can have nearly identical line shapes or emission energies. The uniformity of the photoluminescence of the nanoscopic wire depends on the structural regularity of the nanoscopic wire. Due to this uniformity, multiple nanoscopic wires, each having the same diameter and composition, but different lengths, can all exhibit almost the same luminescence maxima and linearity. This line width may be widened due to delocalization from Heisenberg's uncertainty principle. Furthermore, as expected for quantum confinement, as the diameter of the nanoscopic wire decreases, the photoluminescence spectrum shows a systematic shift toward higher energies.
[0097]
The nanoscale wire may also exhibit polarization anisotropy in some embodiments. This polarization anisotropy may result from the large dielectric constant inherent in nanoscale wires having two or more regions with different compositions. In contrast, valence band mixing due to quantum confinement produces a small polarization ratio (ie, less than about 0.60) in single-domain nanoscale wires. Thus, the nanoscale wires of the present invention can be used to construct polarization-sensitive nanoscale photodetectors, which can be used in integrated optical circuits, near-field imaging, or other high-resolution or high-speed detectors. Can be used.
[0098]
Excitation and emission spectra of nanoscale wires can exhibit strong linearized polarization parallel to the wire axis, which essentially turns "on" and "off" as the polarization angle is rotated. The ratio of parallel-to-vertical emission can be large in some embodiments. Quantitatively, the intensity parallel to the wire axis I||And vertical strength I⊥Excitation and emission polarization ratios measured for:
[0099]
(Equation 1)
Figure 2004535066
[0100]
Is 0.91 ± 0.07, and some nanoscopic wires show a theoretical maximum polarization of 0.96 for certain indium phosphide wires of the present invention.
The conductance (G) of an individual nanoscale wire can increase by about 2-3 orders, possibly as the excitation energy density increases. In some embodiments, a polarization-sensitive photodetector can be constructed in which individual nanoscale wires function as detection elements. These photodetectors have an almost instantaneous response time (ie, less than about 1 second, preferably less than about 1 ms, more preferably less than about 1 μs, even more preferably less than about 1 ns, more preferably less than about 1 ps, and even more preferably It has photoconductivity reproducible in less than about 1 fs). Preferably, this photoconductivity may also exhibit polarization anisotropy, with parallel excitation being an order of magnitude greater than vertical excitation. Quantitatively, the photoconductivity anisotropy ratio:
[0101]
(Equation 2)
Figure 2004535066
[0102]
G where G||Is the conductance for parallel excitation and G⊥Is the conductance for vertical excitation,｝ is 0.91 ± 0.07, and some nanodetectors show a theoretical maximum polarization value of 0.96 for a particular indium phosphide. The active device nanoscale wire elements of the present invention may also be sensitive to multiple wavelengths of light.
[0103]
The present invention also provides an information recording device based on a semiconductor nanoscale wire. In certain embodiments, switching memory means that when the surface of the nanoscale wires is appropriately modified, for example, by molecules, functional groups, or nanocrystals, the conductance of these semiconductor nanoscale wires is reduced by the gate or This can be achieved based on observations that can change significantly in the bias voltage pulse. Other properties of this nanoscale wire can also be used to record memory, such as, but not limited to, the redox state of the nanoscale wire, mechanical changes, magnetic changes, induction from near-field sources, etc. it can.
[0104]
Specifically, with respect to changes in conductance, a positive or negative gate or bias voltage pulse causes a change in the charge state of the molecule or nanocrystal, causing the device to be fully reversible between a high and a low resistance state. You can guide them to make transitions. Even after the voltage supply is turned off, this different state can remain in the set state. This feature (change in electrical properties when a voltage pulse is applied) makes it possible to fabricate an electrically erasable and rewritable memory switching device whose reversible state is represented by the conductance of a nanoscale wire. Further, the memory switching device can be specifically assembled from nanoscale material building blocks and cannot be made into lithographic planar material.
[0105]
FIG. 34 is a schematic diagram of a memory cell including a single semiconductor nanoscale wire. The memory device 410 may include a single n-InP nanoscale wire 412 on a silicon substrate 414 that includes silicon oxide 416 and a gate dielectric. Two metal electrodes 418 are placed at the two ends of the nanoscale wire to electrically address the nanoscale wire. This silicon substrate can also function as a gate electrode. Measuring the conductance versus gate voltage of the nanoscale wire shows a small hysteresis in the source-drain current with respect to the gate voltage at a constant bias of 1 volt (FIG. 35a). This hysteresis is effected by certain organic molecules, such as cobalt (II) phthalocyanine, cobalt (II) 2,3-naphthalocyanine and cobalt (II) 1,2,3,4,8,9,10,11,15, Addition of 16,17,18,22,23,24,25-hexadecafluoro-29H, 31H-phthalocyanine on the nanoscale wire is greatly facilitated (FIG. 35b). Without being bound by any particular theory or mechanism, a positive gate voltage charges the absorbed molecules, thereby altering the conductance of the nanoscale wire, and a negative gate voltage discharges the absorbed molecules. It is thought to cause. This large hysteresis allows a specific memory switching device to be manufactured. With particular reference to FIG. 35b, a “1” or “0” can be written with a negative or positive 10 V gate pulse, and a “1” or “0” read can be performed by measuring the conductance of the nanoscale wire near the zero gate voltage region. it can. This memory device can be reversibly written and read thousands of times or more in certain embodiments. In addition, nanoscale memory devices are stable in air at room temperature for up to several weeks. Retention times on the order of hours are possible. In some embodiments, the device may be storable even after the device has been powered down. The device is capable of on-off ratios up to 2-4 orders of magnitude. Similar devices made with p-Si n-GaN nanoscale wires showed similar behavior.
[0106]
One method of making nanoscale wire bonds directly during synthesis is commonly referred to as laser catalytic growth (LCG). By this method, adjacent regions having different compositions and / or adjacent regions having different concentrations or compositions of specific elements can be directly formed in nanoscale wires such as p / n junctions. LCG also allows the creation of semiconductor superlattices for growing multilayers of various compositions, and can produce one-dimensional analogs of multiple quantum states known from thin film studies. LCG can use nanoparticle catalysts during nanoscale wire growth and further expose the nanoscale wire to various semiconductor reagents during growth. By changing the semiconductor reagent, the composition of the growth semiconductor material can be changed rapidly or gently to synthesize a heterostructure material. FIG. 72 shows an example of a semiconductor grown by LCG. Here, a GaP / GaAs heterojunction within a single 20 nm nanowire is shown. When GaAs is grown first, followed by GaP, a sharp junction can be formed in a single nanowire, as shown by transmission electron microscopy (TEM) elemental mapping.
[0107]
A post-synthetic doping method for nanoscale wires is illustrated in FIG. In this figure, nanoscale wires with a substantially homogeneous composition are first synthesized and then post-synthesized with various dopants, as described below. For example, in FIG. 73, a p / n junction is created by introducing p-type and n-type dopants into one nanoscale wire. The p / n junction is then further annealed to further move the dopants into the nanoscale wire, producing a bulk doped nanoscale wire.
[0108]
As an example, the nanoscale wire can be doped during nanoscale wire growth. Doping the nanoscale wire during growth results in bulk doped properties of the doped nanoscale wire. Moreover, such doped nanoscale wires can be controllably doped to control and consistently reproduce the dopant concentration in the doped nanoscale wires, and the commercial production of such nanoscale wires Becomes possible. The final nanoscale wire has a first doped region containing a first dopant and a second doped region having a different composition than the first region (e.g., having a different concentration by including a second dopant). The dopant can be systematically changed during the growth of the nanoscale wire to include one dopant (or obtained by omitting the first dopant).
[0109]
In some embodiments, laser catalyzed growth (LCG) can be used to controllably guide dopants during vapor phase growth of nanoscale wires. As shown in FIGS. 2 and 3, a composite target composed of a desired material (for example, silicon or indium phosphide) and a catalyst material (for example, gold) is heated to produce a hot, dense vapor by laser vaporization. Can be. This vapor can be condensed into liquid nanoclusters by collision using a buffer gas. Growth begins when the liquid nanoclusters are supersaturated to the desired phase and the reactants are available as long as available. Growth stops when the nanoscale wire exits the thermal reaction zone or cools.
[0110]
In LCG, gas-phase semiconductor reactants required for nanoscale wire growth can be produced by laser ablation of solid targets, gas-phase molecular species, and the like. To create one bond in the nanoscale wire, the addition of the first reactant can be stopped during growth, and then the second reactant can be introduced for the remaining synthesis. It is also conceivable to tune the reactants repeatedly during growth, which can produce nanoscale wire superlattices. LCG also requires nanocluster catalysts suitable for growing various superlattice compositions, for example gold nanocluster catalysts can be used with a wide range of III-V and IV materials. Almost monodisperse metal nanoclusters can be used to control the diameter, growth time and length of semiconductor nanoscale wires.
[0111]
Any catalyst that can catalyze the production of nanoscale wires can be used. In certain embodiments, gold is preferred. A wide variety of other materials are also contemplated, such as transition metals such as silver, copper, zinc, cadmium, iron, nickel, cobalt, and the like. Generally, any metal that can form an alloy with the desired semiconductor material, but does not form a compound that is more stable than the element of the desired semiconductor material, can be used as a catalyst.
[0112]
The buffer gas can be any inert gas, such as NTwoAlternatively, an inert gas such as argon may be used. In some embodiments, to reduce undesired oxidation by residual oxygen gas, HTwoA mixture of and buffer gas can be used.
[0113]
If desired, reactive gases used during the synthesis of the nanoscale wires, such as for example nitrogen-containing semiconductors such as gallium nitride, can also be introduced with ammonia. By introducing a germanium alloy into the composite target during the n-type doping of one or more dopants, such as InP, the nanoscale wire can be flexibly doped. The doping concentration can be controlled by adjusting the relative amount of doping element introduced into the composite target, for example, from 0 to about 10% or about 20%.
[0114]
Laser ablation can generate liquid nanoclusters that define the size of the nanoscale wires and direct the growth direction. The diameter of the resulting nanoscale wire is determined by the size of the catalyst cluster, which can be varied by controlling growth conditions such as pressure, temperature, flow rate and the like. For example, in certain cases, lower pressures result in smaller diameter nanoscale wires. By using catalyst clusters of uniform diameter, the diameter can be further controlled.
[0115]
Using the same basic principles as LCG, using nanoclusters of uniform diameter (less than 10-20% variation depending on how uniform the nanoclusters are) as catalyst clusters, Nanoscale wires with a size (diameter) distribution can be produced, where the diameter of the nanoscale wires is determined by the size of the catalyst cluster, as illustrated in FIG. By adjusting the growth time, nanoscale wires of various lengths can be grown.
[0116]
Nanoscale wires having a uniform diameter or size distribution can be manufactured in such a way that the diameter of the nanoscale wire is determined by the size of the catalyst cluster. For example, nanoclusters of uniform diameter (eg, having a deviation of about 10% to less than about 20% in average diameter) can be used as a starting catalyst cluster. By adjusting the growth time, nanoscale wires of various lengths can be grown.
[0117]
The catalyst cluster or gas phase reactant can be made by any suitable method. For example, laser ablation methods can be used to produce catalyst clusters or gas phase reactants that can be used during LCG. It is also conceivable to use other methods, for example a thermal evaporation technique.
[0118]
Laser ablation can generate liquid nanoclusters that can define the size of the nanoscopic wires and direct the growth direction. The diameter of the resulting nanoscale wire is determined by the size of the catalyst cluster, which can be determined using routine experimentation to vary growth conditions such as back pressure, temperature, reactant flow rates, and the like. In general, for example, at low pressures, small diameter nanoscale wires are produced. By using catalyst clusters of uniform diameter, the diameter can be further controlled.
[0119]
In certain aspects of the invention, metal catalyzed CVD (chemical vapor deposition) can be used to synthesize individual nanoscopic scale wires, such as nanotubes for molecular electronics. The CVD synthesis methods required to produce individual wires directly on a surface in bulk form are generally known and can be readily implemented by those skilled in the art. For example, Kong et al., "Synthesis of Individual Single-Walled Carbon Nanotubes on Patterned Silicon Wafers", Nature, 395: 878-881 (1998), which is hereby incorporated by reference in its entirety for all purposes. ); Or Kong et al., "Chemical Vapor Deposition of Methane for Single-Walled Carbon Nanotubes", Chem. Phys. Lett., 292: 567-574 (1998). Nanoscopic wires can also be grown by laser catalyzed growth. See, for example, Morales et al., "A Laser Ablation Method for the Synthesis of Crystalline Semiconductor Nanowires," Science, 279: 208-211 (1998), incorporated herein by reference in its entirety for all purposes. Please refer to. Using the same basic principles as LCG, if nanoclusters of uniform diameter (with a deviation of less than 10-20% depending on how uniform the nanoclusters are) are used as catalyst clusters, uniform size ( A diameter) nanoscale wire can be produced, wherein the diameter of the nanoscale wire is determined by the size of the catalyst cluster, as illustrated in FIG. By adjusting the growth time, nanoscale wires of various lengths can be grown.
[0120]
One method that can be used to grow nanoscale wires is catalytic chemical vapor deposition (C-CVD). In the C-CVD method, reactant molecules (eg, silane and dopant) are formed from a gas phase, as opposed to a laser deposition method. In C-CVD, nanoscale wires can be doped by introducing doping elements (eg, diborane and phosphane for p-type and n-type doped regions) into the gas phase reactant. This doping concentration can be controlled by adjusting the relative amount of the doping compound introduced into the composite target. The final doping concentration or ratio is not always the same as the gas phase concentration or ratio. By controlling growth conditions such as temperature and pressure, nanoscale wires having the same doping concentration can be manufactured.
[0121]
By simply varying the ratio of gaseous reactants (e.g., from about 1 ppm to about 10%, from about 10 ppm to about 20%, to produce nanoscale wires with adjacent regions of various compositions within the nanoscale wire, (E.g., about 100 ppm to about 50%), and the type of gaseous reactant used may be changed during nanoscale wire growth. The ratio of gaseous reactants or type of gaseous reactant used can be varied several times during the growth of the nanoscale wire, which may or may not all be characteristic, Nanoscale wires with many compositional regions can be produced.
[0122]
Other methods of making nanoscale semiconductors, such as nanoscale wires, are also within the scope of the invention. For example, any nanoscale wire of various materials can be grown directly from the gas phase by a vapor-solid process. Also, as shown in FIG. 5, nanoscale wires can be produced by vapor deposition on the edges of surface steps, or on other types of patterned surfaces. In addition, nanoscale wires can be grown by vapor deposition in or on any elongated template, for example, as shown in FIG. The porous membrane may be porous silicon, anodic alumina, diblock copolymer or any other similar structure. Natural fibers can be DNA molecules, protein molecules, carbon nanotubes, and any other elongated structures. For all of the above methods, the source material may be a solution or a vapor. In some embodiments, in addition to the above template, cylindrical micelles formed by surfactant molecules in the solution phase can also be included.
[0123]
For doped semiconductors, the semiconductor can be doped during semiconductor growth. Doping the semiconductor during growth can provide bulk doped properties of the doped semiconductor. Further, such doped semiconductors can controllably dope the dopant concentration in the doped reactor and can be controllably doped to be consistently reproducible, allowing for commercial production of such reactants.
[0124]
After growth, the nanoscopic wires can be grown in place or attached. By aligning nanoscopic wires using an electric field, assembly or controlled placement of the nanoscopic wires on the surface after growth is possible. An electric field can be generated between the electrodes. The nanoscopic wires can be placed between the electrodes (optionally flowing in the area between the electrodes in the suspended fluid) and can be lined up in an electric field, whereby the gap between each electrode Buried contact can be made.
[0125]
In another aspect, the individual points of contact can be located opposite each other. The individual points of contact can taper to form points that point towards each other. An electric field can be generated between the points that attract the single nanoscopic wire to fill the distance between the contact points, forming an electrical communication path between the contact points. Thus, individual nanoscopic wires can be assembled between individual pairs of electrical contacts. A crossed wire arrangement that includes many crossings (many parallel wires in the first direction crossed by many parallel wires, perpendicular or almost perpendicular to the second direction), is to have the opposite end of the crossed wire It can be easily formed by first arranging the contact points (electrodes) in a place where is desired. The electrodes, or points of contact, can be manufactured by any suitable micromachining method, as described herein.
[0126]
These assembly methods include placing a fluid flow directing apparatus in a fluid that may have suspended nanoscopic wires in a direction of placement where the nanoscale wires are preferably placed. , Can be replaced or supplemented with a positioning procedure. The nanoscopic wire solution can be manufactured as follows. After synthesizing the nanoscopic wires, they can be transferred to a solution (eg, ethanol) and then sonicated for a few seconds to a few minutes to obtain a stable suspension.
[0127]
Another procedure involves forming a surface that includes regions that selectively attract nanoscale wires surrounded by regions that do not selectively attract nanoscale wires. For example, -NHTwoCan be present in a particular pattern on the surface, which attracts nanoscale wires or nanotubes with surface functional groups that attract amines. U.S. Patent No. 5,512,131, published on July 26, 1996 or promulgated on April 30, 1996, International Patent Application Publication No. WO 96/29629, which is hereby incorporated by reference in its entirety for all purposes. The surface can be patterned using known methods such as electron beam patterning, "soft-lithography", etc. as described in US Pat. Additional methods are described herein in U.S. Patent Application No. 60 / 142,216, filed July 2, 1999, to Lieber et al., Which is incorporated by reference in its entirety for all purposes. Fluid flow channels are described in various ways as described in International Patent Application WO 97/33737, published September 18, 1997, which is hereby incorporated by reference in its entirety for all purposes. It can be used to create a size scale that is convenient for placing nanoscale wires on a surface. Other methods include those described in US patent application Ser. No. 09 / 578,589, filed May 25, 2000, which is hereby incorporated by reference in its entirety for all purposes.
[0128]
FIG. 7 illustrates one such method for creating a fluid flow channel using a polydimethylsiloxane (PDMS) mold. Channels can be created and applied to the surface, removed from the mold and reapplied in another direction to provide a cross-flow arrangement or a different arrangement. This flow channel arrangement may include channels having a minimum width of less than about 1 mm, preferably less than 0.5 mm, more preferably less than about 200 μm. Such channels are easily manufactured by forming a master using photolithography and then casting PDMS onto the master, as described in the above-mentioned patent applications and international patent applications. Large scale assemblies are possible as well. The area that can be patterned with a nanoscale wire array is limited only by the characteristics of the channel that can be as large as desired.
[0129]
Assembly of the nanoscale wire on the substrate and the electrode uses bimolecular recognition in certain embodiments, for example, with one biological binding partner on the nanoscale wire surface and on the substrate or electrode. This can be assisted by immobilizing the other binding partner using physical adsorption or covalent bonding. Suitable biorecognition methods for use in the present invention include DNA hybridization, antibody-antigen binding, biotin-avidin, biotin-streptavidin binding, and the like.
[0130]
Another method that can be used to guide the assembly of nanoscopic wires into a device is to use a SAM, or self-assembled monolayer. The SAM can be chemically patterned in certain embodiments. In one example of SAM patterning for the assembly of a nanoscopic scale circuit using the nanoscopic wires of the present invention, use atomic force microscopy (AFM) to write a pattern on the SAM at high resolution and then remove the SAM can do. This pattern may be, for example, a linear or parallel array, or an intersecting array of lines.
[0131]
In another embodiment, microcontact printing can be used to create a patterned SAM on a substrate. Open regions of the patterned surface (i.e., linear regions that do not contain SAMs between linear SAMs) are amino-interactable in a very specific manner using nanoscopic wires, such as nanotubes. The terminated SAM can be filled. A patterned SAM on a substrate can be obtained that includes a linear SAM portion separated by a line of amino-terminated SAM material. Any suitable pattern can be formed, where the areas of amino-terminated SAM material correspond to areas where wire attachment is desired. The patterned surface can then be dipped into a suspension of nanoscopic wires, eg, nanotubes, and then rinsed to create an array of nanoscale wires. When using nanotubes, an organic solvent such as dimethylformamide can be used to form a suspension of nanotubes. Suspension and deposition of other nanoscopic scale wires can be performed using solvents known to those skilled in the art.
[0132]
All of the various substrates and SAM-forming materials are incorporated herein by reference in their entirety for all purposes and are incorporated by reference in their entirety in Whitesides et al., International Patent Application Publication No. It can be used with a microcontact printing method, as described in 26929. Various nanoscopic wires or nanoscopic-scale electronic elements can be assigned using the patterned SAM surface. SAM-forming materials with suitable exposed chemical functional groups can be selected and assigned to various electronic device assemblies. Electronic devices including nanotubes can be chemically tuned to be specifically attracted to specific, predetermined areas of the patterned SAM surface. Examples of suitable functional groups include SH, NHThreeAnd the like, but are not limited thereto. As is known, nanotubes are particularly suitable for chemical functional group formation on their outer surface.
[0133]
Chemically patterned surfaces other than SAM-derivatized surfaces can be used, and many methods for chemically patterning surfaces are known. Suitable exemplary chemical reactions and methods for chemically patterning surfaces are described, inter alia, in Hidber et al., International Patent Application Publication No.WO 97, incorporated herein by reference in its entirety for all purposes. / 34025 "Microcontact Printing of Catalytic Colloids" and Lando U.S. Patent Nos. 3,873,359, 3,873,360 and 3,900,614. Another example of a chemically patterned surface may be a micro-phase separated block copolymer. These structures provide a dense lamellar phase stack. Opening these phases reveals a series of "lanes", each representing a monolayer. Typically, block copolymers are alternating blocks, which can provide different domains for the growth and assembly of nanoscopic wires. Further methods are described in Lieber et al., International Patent Application No. PCT / US00 / 18138, filed June 30, 2000, which is hereby incorporated by reference in its entirety for all purposes.
[0134]
The invention also includes a wide variety of devices. Such devices include electrical, optical, optronic, spintronic, mechanical, or any combination thereof, such as optoelectronic and electromechanical devices. A variety of computers or device structures can be manufactured using the functional devices assembled from the nanoscale wires of the present invention. For example, the nanoscale wires of the present invention can be assembled into nanoscale versions of conventional semiconductor devices such as diodes, light emitting diodes (LEDs), inverters, sensors and bipolar transistors. These inventions include a single freestanding nanoscale wire, a crossed nanoscale wire, or a combination of a single nanoscale wire with other components. Nanoscale wires with different dopants, doping levels, or combinations of dopants can also be used in the particular case of manufacturing these devices. In special cases, the nanoscale wire may have multiple regions, each of which may have a different composition. Some embodiments include the fabrication of these structures within the nanoscale wire itself in a further step, where a single nanoscale wire can function as a functional device. In other embodiments, nanoscale wires can be used as an internal connection between two devices or between a device and an external circuit or system.
[0135]
One aspect of the invention involves the ability to fabricate essentially any electronic device from adjacent n-type and p-type semiconductor elements. This includes any device made by one of skill in the art in combination with n-type and p-type reactants and manufactured according to this aspect of the invention. Examples of such devices include field effect transistors (FETs), bipolar junction transistors (BJTs), tunnel diodes, modulation-doped superlattices, complementary inverters, light emitting devices, photodetectors, biological imagers, biological and chemical Detectors or sensors, heat or temperature detectors, Josephine junctions, nanoscale light sources, optical sensors such as polarization-sensitive optical sensors, gates, inverters, AND gates, NAND gates, NOT gates, OR gates, TOR gates and NOR gates Latches, flip-flops, resistors, switches, clock circuits, static or dynamic memory devices and arrays, state machines, gate arrays, and any other dynamic or sequential logic or other digital devices, such as programmable Circuit It is below, but are not limited to these. Analog devices and circuits include, but are not limited to, other analog circuits using amplifiers, switches and active transistor devices, as well as mixed signal devices and signal processing circuits. Also included are low turn-on voltage p / n junction devices; high turn-on voltage p / n junctions; and computing devices such as half adders. In addition, a junction with a high dielectric contrast between the two regions can be used to produce a cavity or a built-in optical bandgap 1D waveguide for a nanoscale wire laser. In some embodiments, the nanoscale wires of the present invention can be made during a device manufacturing process. In another aspect, the nanoscale wires of the present invention can be made first and then assembled into a device.
[0136]
One aspect of the invention includes any electronic device that can be formed from adjacent n-type and p-type semiconductor elements, wherein the components are pre-processed (when doped, using different components from one another). In a separate process, doping) and then contacting after doping. This is because a single semiconductor is n-doped in one region and p-doped in an adjacent region, but the n-type semiconductor region and the p-type semiconductor region are initially adjacent before doping, In contrast to typical conventional arrangements, which do not move relative to each other even before and after. That is, n-type and p-type semiconductors initially placed in non-contact can be brought into contact with each other to form a useful electronic device. According to this aspect of the invention, n-type and p-type semiconductors can be combined to produce essentially any device that one of skill in the art would manufacture as desired.
[0137]
Many devices of the present invention are particularly useful for crossed nanoscale wires. In these cases, the crossed nanoscale wires can include p / n junctions that can form at the junction of crossed n-type and p-type nanoscale wires. A crossed p / n junction is defined by at least one n-type semiconductor and at least one p-type semiconductor, wherein at least a portion of each material is in contact with at least a portion of the other material and each semiconductor is connected to the other. Contains parts that do not come into contact with components. These can be placed by pre-doping the nanoscale wires and then bringing them into close proximity using the techniques described below.
[0138]
In one set of embodiments, the invention includes a nanoscale inverter. Any nanoscale inverter constructed using adjacent regions with different compositions, such as p-type and n-type semiconductor regions, can be considered. For example, in one aspect, the present invention provides a lightly-doped complementary inverter (complementary metal oxide semiconductor) disposed by contacting a p-type semiconductor region and an n-type semiconductor region. I will provide a. The present invention is based on the simple contact of a p-type semiconductor with an n-type semiconductor, for example by placing crossed n-type and p-type semiconductor nanoscale wires, or by placing two adjacent regions. An arranged, lightly doped complementary inverter (complementary metal oxide semiconductor) is also provided.
[0139]
In another set of embodiments, the invention includes a nanoscale diode. Any nanoscale diode, such as a zener diode, a tunnel diode, a light emitting diode, etc., constructed using different compositions, eg, adjacent regions with p-type and n-type semiconductor regions, can be considered. For example, the diode may be a heavily-doped tunnel diode with semiconductor components. The tunnel diode can be arranged in the same or exactly the same way as the complementary inverter, the semiconductor being more heavily doped than lightly doped.
[0140]
In another set of embodiments, the invention includes a nanoscale transistor, such as a field effect transistor (FET), or a bipolar junction transistor (BJT). The transistor may have a minimum width of less than 500 nm, less than 100 nm, or a width as described above. Any transistor constructed using adjacent regions of various compositions, such as p-type and n-type semiconductor regions, can be considered, e.g., vertically arranged in a single wire, radially arranged in a wire Or between adjacent crossing wires. In some embodiments, the transistor can include a doped semiconductor, such as a p-type or n-type semiconductor, as is known to those skilled in transistor fabrication. It is known to those skilled in the art that FETs use nanotubes, but conventional arrangements randomly selected nanotubes, whether metallic or semiconducting. In such cases, only a very low percentage, perhaps less than one in twenty, or one in fifty, or approximately one in 100 devices will work. The present invention contemplates the controlled doping of nanoscale wires so that the manufacturing process involves producing a functional FET with a technology in which more than two of the 50 devices function. For example, the present invention involves fabricating a doped nanoscale wire and then fabricating a FET.
[0141]
In one embodiment, a FET including a nanoscale wire can function as a conductive channel, and an elongated material having a minimum width of less than 500 nm (eg, a nanoscale wire) functions as a gate electrode. For such FETs, the width of the nanoscale wires and elongate material can define the width of the FET. In another embodiment, a field effect transistor comprises a conductive channel comprising a doped semiconductor having at least a portion having a minimum width of less than 500 nm; and a gate electrode comprising an elongate material having at least a portion having a minimum width of less than 500 nm; including. Further, the nanoscale wire includes a semiconductor or includes a core / shell arrangement, such a shell can function as a gate dielectric of a FET. In another embodiment, the two regions may be arranged vertically. In yet another embodiment, the interaction of the nanoscale wire with the elongated material can define the length of the FET.
[0142]
Such well-defined nanometer-scale metrics can characterize very good devices, such as high gain, high speed and low power dissipation. Further, such FETs can be easily integrated, and the assembly of such FETs can be shrunk to nanometer scale in a simple manner. Such a bottom-up approach can be reduced to a size much greater than expected for conventional top-down methods commonly used in the semiconductor industry today. Further, such a raised assembly will prove to be much less expensive than a conventional lowered approach.
[0143]
Electronic devices, including semiconductor nanoscale wires, can be controlled using any input signal, such as, for example, electrical, optical, or magnetic signals. Controlling may include switching between two or more separate states, or may include continuous control of nanoscale wire current, ie, analog control. In addition to electrical, optical and magnetic signals, the device can also be controlled in certain ways in response to biological and chemical species such as, for example, DNA, proteins, metal ions, and the like. In a more general sense, these species may be charged or have a dipole moment. In other aspects, the device may be switchable in response to mechanical stimuli such as, for example, mechanical stretching, vibration and bending. In yet other aspects, the device may be switchable in response to fluid movement, such as temperature, pressure or movement of ambient gas or liquid.
[0144]
As illustrated in FIG. 71, as an example, a nanoscale wire including a p / n junction can be used as a nanoscale LED. In the case of forward bias, individual nanoscale wire devices can emit light from the p / n junction, and are highly polarized and blue-shifted, respectively, due to the one-dimensional structure and radial quantum confinement. The efficiency is at least about 0.1%, preferably at least about 0.5%, more preferably at least about 1%, and even more preferably about 5% or more. Fabricating electrically driven single photon sources with well-defined polarization by defining quantum dot heterostructures in p / n junctions during nanoscale wire synthesis Can be. Other nanoscale optical and electronic devices that can be manufactured include, but are not limited to, nanoscale emitters and complementary logic, which can be obtained from a series of nanoscale wire p / n junctions. In addition, the present invention contemplates a complex periodic superlattice that can be used in a nanoscale wire-bonded laser or "engineered" 1D electronic waveguide.
[0145]
Another type of luminescence source of the present invention includes at least one crossed p / n junction, especially crossed p- and n-type nanoscale wires. In this and other arrangements of the present invention that use crossed nanoscale wires, the wires need not be vertical, but may be. When forward biased (positive charge applied to p-type wire and negative charge applied to n-type wire), electrons flow to the n-type wire junction and holes flow to the p-type wire junction . At the junction, holes and electrons combine to emit light.
[0146]
In certain embodiments, consider a nanoscale wire with two or more regions that can emit light. For example, nanoscale wires with many p-type and n-type regions can be manufactured, where each p / n junction can emit light. The nanoscale wire may have 2, 3, 4, or more p / n junctions. The repeat spacing and the number of periods between each p / n junction may be constant or variable during growth. Thus, a nanoscale wire having a plurality of light emitting regions and a non-light emitting region may use various arrangements, patterns, and / or frequencies of the light emitting region and the non-light emitting region to form an article where the nanoscale wire is used. Can be used as a "nano-barcode" that can be uniquely "tagged" or labeled. Changing the composition of each p / n junction (for example, by using different dopants) can change the frequency of the emitted light, so using a multi-component superlattice to change the color of the emitting region Can further encode the information.
[0147]
In some embodiments, the responsiveness of the nanophotodetector is greater than about 1000 A / W, more preferably greater than about 3000 A / W, even more preferably greater than about 5000 A / W, and more preferably greater than about 10,000 A / W. In certain embodiments, the response time of the semiconductor photodetector is less than 1 ps, preferably less than about 100 fs, because the capacitance of the nanoscale wire is small, sometimes less than about 100 aF or about 10 aF, and more Preferably less than about 10 fs, more preferably less than about 1 fs.
[0148]
Electrically erasable, rewritable memory structures and devices with reversible states and excellent retention times can be constructed from building blocks such as nanoscale wires, nanotubes, nanocrystals, and molecules. The memory structure can be based on individual semiconductor nanoscale wires or crossed nanoscale wire p / n junctions. If the surface of these devices is appropriately modified with molecules or nanocrystals, reversible memory switching behavior can be observed when an electric pulse of opposite polarity is applied. Specifically, applying a positive or negative voltage pulse at either the gate voltage or the bias voltage allows the device to create a sufficiently reversible transition between a low resistance state and a high resistance state. In some cases, transitions between the states are made directly by the flow of electrons through the device or component. In other cases, transitions between the states are made indirectly, such as by field effects, electron tunneling, and the like.
[0149]
Nanoscale memory switching devices can be assembled from nanoscale building blocks, including nanowires, nanotubes, nanocrystals, and molecules that may have more than one region of different composition. The memory switching device may have multiple states, a non-volatile reversible state, or a large on / off ratio. This nanoscale memory switching device is highly parallel, can be scaled with a simple chemical assembly process, and may be useful in some chemically assembled computer configurations.
[0150]
In one aspect, a memory switching device is a three-terminal based individual nanoscale wire that uses a gate pulse to induce switching between two states, for example, between a high resistance state and a low resistance state. Device. In another embodiment, the memory switching device is an individual nanoscale wire-based two-terminal device that uses a bias pulse to induce switching between a high resistance state and a low resistance state. In another embodiment, the memory switching device may include two cores having different compositions, e.g., in a core / shell configuration, a configuration in which two regions are arranged vertically with respect to each other, or a configuration having crossed nanoscale wire pn junctions. Based on junctions between regions. A bias or gate pulse is used to induce switching between a high and a low resistance state, for example, by supplying charge or current through the nanoscale wire or the area, through the core region, or the like. be able to. In other aspects, the memory switching device may be in 3, 4, 6, 8, or many other states or configurations.
[0151]
Memory systems using these nanomaterials include, for example, two-dimensional parallel, crossed or three-dimensional stacked memory arrays for performing ultra-high-density data storage, and non-volatile state switches for computer systems made by chemical assemblies. And other novel structures.
[0152]
In another embodiment, a nanoscale memory switching device includes a two terminal memory cell fabricated with individual semiconductor nanoscale wires. In particular, large bias voltages have a similar effect on nanoscale wire conductance. Referring to FIG. 36a, a large hysteresis can be observed in the current-voltage curve of the p-Si nanoscale wire, which uses a bias pulse, as could be used in a two-terminal memory device. This shows that the nanoscale wire can be switched between a high conductance state and a low conductance state. This nanoscale memory device can be reversibly switched on and off in sizes up to a few orders of magnitude (FIG. 36b). Similar behavior can be observed with n-InP nanoscale wires. The two terminal features of these devices allow them to be highly parallel and scaled up to produce highly integrated device arrays (FIG. 36c).
[0153]
In another embodiment, a nanoscale memory device can include a memory cell fabricated from a crossed p / n junction. Similarly, these p / n junctions can be switched between a high conductance state and a low conductance state by a gate voltage or a bias pulse. Referring to FIG. 37a, crossed nanoscale wire p / n junctions can exhibit a distinct rectification and large hysteresis in current-voltage behavior. Writing can be performed with negative or positive voltage pulses, depending on the application, and reading can be performed around the hysteresis region. In some cases, these nanoscale memory devices can be switched on and off reversibly as many as hundreds of times at room temperature. This on / off ratio can vary up to four orders of magnitude (FIG. 37b). Two-terminal memory cells fabricated from crossed p / n junctions can enable ultra-high density integration of memory cells in two dimensions (FIG. 37c) and also in three dimensions.
[0154]
Therefore, at least 1011Memory element / cmTwo, Preferably at least about 1012Memory element / cmTwoActive element two-dimensional density can be achieved. This is easy when the arrays of molecular wires 42 are arranged at 20 nm intervals (FIG. 37b). This density is achieved if the wires 46 are similarly arranged. Using nanotubes of 10 μm length and memory elements every 20 nm along each nanotube, an array of 500 parallel wires can be formed in each direction, and each wire has 500 crossbars. Contains array junctions (memory elements). 250,000 memory elements are formed in such an array. Three-dimensional arrays can be created as well. If a 1 μm spacing is created between the two-dimensional array planes, the present invention should be at least about 10 μm.14Memory element / cmThree, Preferably at least about 1015Memory element / cmThreeI will provide a.
[0155]
In another embodiment, the nanoscale memory device can include a memory having more than two states. By varying the write time and voltage, the device can switch to a specified state with a specified conductance. FIG. 38 shows such a device with many states depending on the write time.
[0156]
FIG. 39a schematically illustrates an AND logic gate according to the present invention. FIG.i1, Vi2FIG. 39c shows the output voltage as a function of voltage in FIG.i1Is shown. FIG. 39d shows the output voltage versus the input voltage Vi2Is shown. FIG. 39e tabulates the voltage results of FIG. 39b. FIG. 40a schematically illustrates an OR logic gate. FIG. 40b shows (Vi1, Vi2) Shows the output voltage as a function of the voltage in FIG.i1Is shown. FIG. 40d shows the output voltage versus the input voltage Vi2Is shown. FIG. 40e tabulates the voltage results of FIG. 40b. FIG. 41a shows a NOT logic gate, where Vcc1= 5V, Vcc2= 2V, Vi= 0.5V. FIG. 41b shows the current as a function of the bias voltage. FIG. 41c shows the output voltage versus the input voltage ViIs shown. FIG. 8d shows the output voltage versus the input voltage Vi2Is shown. FIG. 41e tabulates the voltage results of FIG. 41b. Figures 42a and 42b show NOR logic gates. Figures 43a and 43b show XOR logic gates.
[0157]
The invention also provides a detection element, which is capable of detecting the presence, absence and / or amount (concentration) of a species, such as an analyte, in a sample containing or suspected of containing the species (e.g., a fluid sample). It may be a sensing element and a nanoscale wire. The nanoscale sensors of the present invention have chemical applications to detect the presence or pH of metal ions; proteins, nucleic acids (eg, DNA, RNA, etc.), sugars or carbohydrates, and / or organisms to detect metal ions. In environmental applications; as well as in environmental applications for detecting pH, metal ions or other such analytes. Also provided is an article comprising a nanoscale wire and a detector constructed and arranged to detect a change in an electrical property of the nanoscale wire. At least a portion of the nanoscale wire is addressable by a sample containing or suspected of containing the analyte. The term "addressable" is defined as the ability of a fluid to be placed on a nanoscale wire such that an analyte suspected of being in the fluid can interact with the nanoscale wire. The fluid may be close to or in contact with the nanoscale wire.
[0158]
Regardless of whether nanotubes or nanowires are selected, the criteria for selecting nanoscale wires and other conductors or semiconductors for use in the present invention are, in some cases, primarily that the nanoscale wires themselves are primarily analytes. Whether it can interact, or whether a suitable reactant (e.g., a binding partner) can easily attach to the surface of the nanoscale wire, or whether a suitable reactant (e.g., a binding partner) is near the surface of the nanoscale wire Based on whether The selection of a suitable conductor or semiconductor, including nanotubes or nanoscale wires, will be apparent and readily reproducible to those skilled in the art from this disclosure.
[0159]
The chemical changes associated with the nanoscale wires used in the present invention can modulate the properties of the wires and create various types of electronic devices. The presence of the analyte can change the electrical properties of the nanoscale wire by electrically binding with the binder of the nanoscale wire. If desired, the nanoscale wire may be coated with a unique reactant, binding partner or unique binding partner, selected for its chemical or biological specificity for a particular analyte.
[0160]
A reactant is positioned on the nanoscale wire to effect a detectable change in the nanoscale wire. The reactant can be located within 100 nm of the nanoscale wire, preferably within 50 nm of the nanoscale wire, more preferably within 10 nm of the nanoscale wire, the proximity of which can be determined by one skilled in the art. In one embodiment, the reactants are located within less than 5 nm of the nanoscale wire. In another embodiment, the reactants are located within 4 nm, 3 nm, 2 nm and 1 nm of the nanoscale wire. In one aspect, the reactant is attached to the nanoscale wire via a linker.
[0161]
The invention also provides an article comprising a nanoscale wire capable of detecting the presence or absence of an analyte and a sample exposed region. The sample exposed area may be any area adjacent to the nanoscale wire, where the sample in the sample exposed area addresses at least a portion of the nanoscale wire. Examples of sample exposed areas include, but are not limited to, wells, channels, microchannels, and gels. In a preferred embodiment, the sample exposed region can hold the sample near the nanoscale wire or direct the sample toward the nanoscale wire to detect an analyte in the sample. The nanoscale wire can be located adjacent to or within the sample exposure area. Alternatively, the nanoscale wire may be a probe inserted into a fluid or fluid flow path. Nanoscale wire probes also include microneedles and may be addressable by a biological sample. In this arrangement, the device constructed and arranged for inserting a microneedle probe into a biological sample includes an area surrounding the microneedles defining a sample exposure area, wherein the sample in the sample exposure area is a nanoscale wire. And vice versa. The fluid flow channel uses various methods disclosed in International Patent Application Publication No. WO 97/33737, issued September 18, 1997, which is hereby incorporated by reference in its entirety for all purposes. Thus, it can be made in a size and scale convenient for use in the present invention (microchannel).
[0162]
In another aspect of the invention, an article can include multiple nanoscopic wires (2) that can detect the presence or absence of one or more multiple analytes. Since individual nanoscale wires can be differentially doped as described above, individual nanoscale wire sensitivity can be varied for an analyte. Alternatively, individual nanoscale wires can be selected based on their ability to interact with a particular analyte, thus allowing for the detection of various analytes. Multiple nanoscale wires can be randomly oriented or parallel to one another. Alternatively, a plurality of nanoscale wires can be oriented in an array on a substrate.
[0163]
FIG. 44a shows an example of the article of the present invention. In FIG. 44a, nanoscale detection device 510 is comprised of a single nanoscale wire 538 disposed on top surface 518 of substrate 516. Chip carrier 512 has a top surface 514 for supporting substrate 516 and electrical connection 522. Chip carrier 512 may be any insulating material that connects electrical connection 522 to electrode 536. In a preferred embodiment, the chip carrier is an epoxy. The top surface 514 of the chip carrier may be of any shape, such as, for example, a plane, a jagged shape, and a cone shape. In a preferred embodiment, the top surface 514 of the chip carrier is planar.
[0164]
As shown in FIG. 44 a, the lower surface of 520 of substrate 516 is located adjacent to the upper surface 514 of the chip carrier and supports electrical connections 522. Substrate 516 is typically made of a polymer, silicon, quartz or glass or the like. In a preferred embodiment, the substrate 516 is made of silicon coated with 600 nm of silicon oxide. The upper surface 518 and the lower surface 520 of the substrate 516 may be of any shape, such as a flat surface, an oblong shape, and a convex shape. In a preferred embodiment, the lower surface 520 of the substrate 516 follows the contour of the upper surface 514 of the chip carrier 512. Similarly, mold 524 has an upper surface 526 and a lower surface 528, both of which may be of any shape. In a preferred embodiment, the lower surface 526 of the mold 524 follows the contour of the upper surface 518 of the substrate 516.
[0165]
The mold 524 has a sample exposure area 530, shown as a microchannel, which has a fluid inlet 532 and a fluid outlet 534 on the upper surface 526 of the mold 524, shown in FIG. Nanoscale wire 538 is positioned such that at least a portion of the nanoscale wire is positioned within sample exposed region 530. Electrode 536 connects nanoscale wire 538 to electrical connection 522. Optionally, electrical connection 522 connects to a detector (not shown) that measures changes in electrical or other properties of the nanoscale wire. 46a and 46b are low-resolution and high-resolution scanning electron micrographs of one embodiment of the present invention, respectively. A single silicon nanoscale wire 538 is connected to the two metal electrodes 536. FIG. 50 shows an atomic force microscopy image of a typical SWNT placed against two electrodes. As shown in FIG. 50, the distance between the electrodes 536 is about 50 nm. In certain preferred embodiments, the electrode distance ranges from 50 nm to about 20,000 nm, more preferably ranges from about 100 nm to about 10,000 nm, and most preferably ranges from about 50 nm to about 5000 nm.
[0166]
If a detector is present, any detector that can detect the properties associated with the nanoscale wire can be used. This property may be electrical, optical, etc. The electrical properties of the nanoscale wire include, for example, its conductivity and resistivity. The optical properties associated with the nanoscale wire include, when the nanoscale wire is a luminescent nanoscale wire in which light emission occurs at a p / n junction, its emission intensity or emission wavelength. For example, the detector can be constructed to measure changes in electronic or magnetic properties (eg, voltage, current, conductivity, resistance, impedance, inductance, charge, etc.). The detector typically includes a power supply and a voltmeter or ammeter. In one embodiment, a conductance of less than 1 nS can be detected. In a preferred embodiment, conductances in the range of thousands of nS can be detected. The concentration of the species, or analyte, can be detected from micromolar to molar or higher. By using nanoscale wires with known detectors, the sensitivity can be extended to less than 10 or even 1 molecule. In one aspect, an article of the invention is capable of transporting a stimulus to a nanoscale wire, and a detector is constructed and arranged to detect a signal from the stimulus. For example, a stimulus (electron current) is transported to a nanoscale wire containing a p / n junction, where a detector is constructed and arranged to detect the signal (electromagnetic radiation) from this stimulus. In such an arrangement, the interaction of the analyte with the nanoscale wire, or a reactant located in close proximity to the nanoscale wire, can detectably affect the signal. In another example, where the reactant is a quantum dot, the quantum dot can be constructed to receive an electromagnetic wavelength of one wavelength and emit electromagnetic radiation of various wavelengths. When the stimulus is electromagnetic radiation, the stimulus is affected by interaction with the analyte and the detector can detect changes in the signal therefrom. Examples of stimulants include constant current / voltage, alternating voltage, and electromagnetic radiation such as light.
[0167]
In one example, a sample, such as a fluid, suspected of containing an analyte to be detected and / or quantified, such as a specific chemical, contacts a nanoscale wire with a corresponding reactant at or near the nanoscopic wire 538 ( Alternatively, at least the fluid sample is in contact with the reactants). An analyte present in the fluid will bind to the corresponding reactant and cause a change in at least one property of the nanoscale wire, for example, a change in the electrical properties of the nanoscale wire detected using conventional electronics. That is, the interaction between the reactant and the analyte induces a change in the nanoscale wire that causes a change in the electrical sense. If the analyte is not present in the fluid, the electrical properties of the nanoscale wire remain unchanged and the detector measures zero change. The presence or absence of a particular chemical can be measured by monitoring a change or no change in the electrical properties of the nanoscale wire. The term "determine" refers to a quantitative or qualitative analysis of a species by piezo, electrochemical, electromagnetic, optical, mechanical, acoustic, gravimetric, etc. . The term "measuring, detecting" also refers to detecting or quantifying an interaction between species, such as detecting binding between two species.
[0168]
A particularly preferred flow channel 530 for use with the present invention is a "microchannel." The term "microchannel" is used herein as a channel with dimensions that provide low Reynolds number operation, where fluid dynamics are determined by viscous rather than inertial forces. The Reynolds number, sometimes referred to as the ratio of inertial force to viscous force, is given below:
[0169]
(Equation 3)
Figure 2004535066
[0170]
Where u is the velocity vector, ρ is the fluid density, η is the viscosity of the fluid, d is the characteristic dimension of the channel, and τ is the time scale over which the velocity changes (where u / τ = δu / dt)｝. The term "characteristic dimension" is used herein with respect to dimensions that determine the Reynolds number, as is known to those skilled in the art. For a cylindrical channel, it is the diameter. For rectangular channels, it is primarily determined by the smaller of the width and depth. In the case of a V-shaped channel, it is determined by the width of the top of the "V", and so on. Re calculations for various morphological channels can be found in standard texts on fluid mechanics [eg Granger (1995) Fluid Mechanics, Dover, NY; Meyer (1982) Introduction to Mathematical Fluid Dynamics, Dover, NY].
[0171]
Fluid flow behavior at steady state (τ-> infinity) is characterized by the Reynolds number, Re = ρud / η. Due to their small size and slow speed, microfabricated fluid systems are often of low Reynolds number type (Re less than about 1). In this region, turbulence and secondary flows occur, the inertial effects mixing in the flow are small, and the viscous effects determine the dynamics. Under these conditions, the flow through the channel is usually laminar. In a particularly preferred embodiment, the channel containing the fluid containing the typical analyte provides a Reynolds number of less than about 0.001, more preferably less than about 0.0001.
[0172]
Since the Reynolds number depends not only on the channel diameter but also on the fluid density, fluid viscosity, fluid velocity and the time scale over which the velocity changes, the absolute upper bound on the channel diameter is not well defined. In fact, with well-designed channel configurations, turbulence can be avoided even at R <100 and / or R <1000, so high throughput systems with relatively large channel sizes are possible. A preferred channel characteristic dimension range is less than about 1 millimeter, preferably less than about 0.5 mm, and more preferably less than about 200 microns.
[0173]
In one embodiment, the sample exposed area, such as the fluid flow channel 30, can be formed using a polydimethylsiloxane (PDMS) mold. Channels can be created, applied to the surface, and the mold removed. In certain aspects, as described in the above referenced patent applications and publications, the channel can be easily manufactured by manufacturing the master using photolithography and then casting PDMS onto the master. Large scale assemblies are possible as well.
[0174]
FIG. 44b illustrates another embodiment of the present invention, wherein the nanoscale detection device 510 of FIG. 44a includes a greater number of nanoscale wires 538a-h (not shown). In FIG. 44b, wire interconnects 540a-h connect corresponding nanoscale wires 538a-h to electrical connections 522a-h, respectively (not shown). In a preferred embodiment, each nanoscale wire 538a-h has a characteristic reactant selected to detect various analytes in the fluid. In this way, the presence or absence of several analytes can be determined using one sample while performing one test.
[0175]
FIG. 45a schematically illustrates a portion of a nanoscale detection device in which the nanoscale wire 538 has been modified with a reactant that is a binding partner 542 for detecting an analyte 544. FIG. 45b schematically illustrates a portion of the nanoscale detection device of FIG. 45a with analyte 544 attached to specific binding partner 542. Selectively functionalizing the surface of the nanoscale wire can be performed, for example, by functionalizing the nanoscale wire with a siloxane derivative. For example, nanoscale wires can be denatured after constructing a nanoscale detection device by immersing the device in a solution containing the denaturing chemical to be coated. Alternatively, microfluidic channels can be used to transport chemicals to nanoscale wires. For example, amino groups can be attached by first rendering the nanoscale detection device hydrophilic with oxygen plasma or an acid and / or oxidizing agent, and then immersing the nanoscale detection device in a solution containing aminosilane. For example, first attach the amino group as described above, then immerse the denatured nanoscale detection device in a solution containing a bifunctional crosslinker as needed, and then immerse the denatured nanoscale detection device in a solution containing a DNA probe. By immersion, a DNA probe can be attached. This process can be accelerated and accelerated by applying a bias voltage to the nanoscale wire, which can be either positive or negative depending on the nature of the reactive species, for example, a positive bias voltage It carries the negatively charged DNA probe species near the nanoscale wire surface and helps increase its chances of its reaction with surface amino groups.
[0176]
FIG. 47 a shows another embodiment of a nanoscale sensor having a backgate 546. FIG. 47b shows conductance versus time at a back gate voltage in the range of -10V to + 10V. FIG. 47c shows conductance versus backgate voltage. This back gate voltage can be used to inject or extract charge carriers from the nanoscale wire. Thus, it controls the sensitivity and dynamic range of the nanoscale wire sensor and can be used to pull analytes to the nanoscale wire.
[0177]
48a and 48b show the conductance of the original and coated single silicon nanoscale wires, respectively, as a function of pH. As shown in FIG. 47, as the sample changes, the conductance of the silicon nanoscale wire changes from 7 to 2.5. The silicon nanoscale wire of FIG. 48 has been modified so as to be exposed to amine groups on the surface of the nanoscale wire. FIG. 48 shows the change in response to pH as compared to the response of FIG. The modified nanoscale wire of FIG. 48 shows a response to mild conditions as present in physiological conditions in blood.
[0178]
FIG. 49 shows the conductance of a silicon nanoscale wire having a surface modified with an oligonucleotide reagent reactant. This conductance changes dramatically when the complementary oligonucleotide analyte binds to the attached oligonucleotide reagent.
[0179]
FIG. 51a shows the change in electrostatic environment with changing gate voltage for single-walled nanotubes. FIGS. 51b and 51c show NaCl and CrCl of single-wall carbon nanotubes.xShows the change in conductance induced by the presence of.
[0180]
FIG. 9a shows the change in conductance when a nanosensor with hydroxyl surface groups is exposed from pH levels 2 to 9. FIG. 52b shows the change in conductance when exposing amine-modified nanosensors to pH levels 2-9. FIG. 52c shows the relative conductance of the nanosensor with varying pH levels. The results show a linear response over a wide range of pH, clearly indicating that the device is suitable for monitoring or measuring the pH conditions of physiological fluids.
[0181]
FIG. 53a shows the increase in conductance of silicon nanowires (SiNW) modified with the reactant BSA biotin when first exposed to a blank buffer solution and then to a solution containing the analyte, 250 nM streptavidin. FIG. 53b shows the increase in conductance of BSA biotin-modified SiNW when first exposed to a blank buffer solution and then to a solution containing the analyte, 25 pM streptavidin. FIG. 53c shows that there is no change in the conductance of bare SiNW when first exposed to a blank buffer solution and then to a solution containing streptavidin. FIG. 53d shows the conductance of SiNW modified with BSA biotin when first exposed to a blank buffer solution and then to a solution containing d-biotin streptavidin. FIG. 53e shows the change in conductance of the biotin-modified nanosensor when first exposed to a blank buffer solution, then to a solution containing streptavidin, and then again to the blank buffer solution. Replacing streptavidin with blank buffer did not change the conductance, indicating that streptavidin bound irreversibly to the BSA biotin-modified nanosensor. FIG. 53f shows that there is no change in the conductance of bare SiNW when exposed alternately to a buffer solution and a solution containing streptavidin. These results indicate that this nanoscale wire sensor is very sensitive and suitable for specific detection of bio-markers.
[0182]
FIG. 54a shows the decrease in conductance of BSA-biotin denatured SiNW when first exposed to a blank buffer solution and then to a solution containing anti-biotin. The conductance increases when the solution containing anti-biotin is replaced with a blank buffer solution, and decreases when the nanosensor is exposed again to the solution containing anti-biotin. FIG. 54a shows the reversible binding between biotin and anti-biotin. FIG. 54b shows the conductance of bare SiNW during contact with a buffer solution followed by a solution containing anti-biotin. FIG. 54c shows the change in conductance of BSA-biotin modified SiNW during exposure to buffer, another IgG-type antibody, then anti-biotin, an IgG1-type antibody to biotin. FIG. 54c shows that this BSA biotin-modified SiNW detects the presence of anti-biotin without being interrupted by the presence of other IgG-type antibodies. These results demonstrate the importance of this nanoscale wire sensor for dynamic biomarker monitoring under real physiological conditions.
[0183]
Amine-modified SiNW can also detect the presence of metal ions. FIG. 55a shows the change in conductance of amine-modified SiNW when alternately exposed to a blank buffer solution and a solution containing 1 mM Cu (II). FIG. 55b shows the increase in conductance when the amine-modified SiNW is exposed to concentrations of Cu (II) between 0.1 mM and 1 mM. FIG. 55c shows the increase in conductance versus Cu (II) concentration. FIG. 55d shows that there is no change in the conductance of native SiNW when first exposed to a blank buffer solution and then to 1 mM Cu (II). FIG. 55e shows that there is no change in the conductance of the amine-modified SiNW when first exposed to a blank buffer solution and then to 1 mM Cu (II) -EDTA. Here, EDTA prevents the ability of Cu (II) to bind to the modified SiNW. These results demonstrate the importance of the present nanoscale wire sensors for use in the analysis of inorganic chemicals.
[0184]
FIG. 56 a shows the conductance of a silicon nanoscale wire denatured with calmodulin, a calcium binding protein. In FIG. 56a, region 1 shows the conductance of calmodulin-modified silicon when exposed to a blank buffer solution. Region 2 shows a decrease in conductance of the same nanoscale wire when exposed to a solution containing calcium ions as shown in FIG. 46, indicated by a downward arrow. Region 3 shows the increase in conductance when the same nanoscale wire is again contacted with the blank buffer solution, indicated by the upward arrow. Subsequent return of the conductance to the original level indicates that the calcium ion binds reversibly to the calmodulin-modified nanoscale wire. FIG. 56b shows that there is no change in the conductance of the native nanoscale wire when first exposed to a blank buffer solution and then to a solution containing calcium ions.
[0185]
As mentioned above, in one aspect, the invention provides an electricity-based nanoscale sensor for measuring the presence or absence of an analyte that is likely to be present in a sample. This nanoscale sensor can provide much higher detection sensitivity than that provided by a macroscale sensor. Further, the sample size used in a nanoscale sensor is no more than about 10 microliters, preferably no more than about 1 microliter, and more preferably no more than about 0.1 microliter. The sample size may be as small as less than about 10 nl. This nanoscale sensor can also have characteristic access to biological species and can be used in both in-vivo and in-vitro applications. When used in-vivo, this nanoscale sensor and corresponding method can minimize invasive procedures.
[0186]
FIG. 57a shows a calculation of sensitivity for detecting up to 5 charges compared to doping concentration and nanoscale wire diameter. As shown, the sensitivity of the nanoscale wire can be controlled by changing the doping concentration and by adjusting the diameter of the nanoscale wire. For example, increasing the doping concentration of the nanoscale wire increases the charge that the nanoscale wire can detect. Also, a 20 nm wire may have less doping than a 5 nm nanoscale wire for detecting the same number of charges. FIG. 57b shows the calculation of the threshold doping density for detecting a single charge compared to the nanoscale wire diameter. The 20 nm nanoscale wire may be less doped for detecting a single charge than the 5 nm nanoscale wire.
[0187]
FIG. 58a shows a schematic of an InP nanoscale wire. The nanoscale wire may be homogenous or may include discrete regions of the dopant. FIG. 58b shows the change in luminescence of the nanoscale wire of FIG. 58a over time when the pH is varied. As shown, the emission intensity of the nanoscale wire can change in proportion to the coupling level. As the pH increases, the light intensity decreases, and as the pH decreases, the light intensity increases. In one aspect of the invention, individually addressed optical signal detection is also contemplated by sweeping through each electrode of the microarray. Another aspect of the invention contemplates two signal detectors, such as an optical sensor in combination with an electrical detector.
[0188]
FIG. 59a illustrates one embodiment of a nanoscale wire sensor. As shown in FIG. 59a, the nanoscale wire sensor of the present invention includes a single molecule of doped silicon 550. The doped silicon is in the form of a tube and the doping is n-doped or p-doped. In any case, the doped silicon nanoscale wires can form a high electrical resistance semiconductor material to which a voltage is applied. The outer and inner surfaces may be oxides or other coatings. The surface functions as the gate 552 of the FET device, and electrical contact at either end allows the nanoscale wire to function as the drain 556 and the source 558. In the embodiment shown, the device is symmetric, and either end of the device can be considered as a drain or source. For illustrative purposes, the nanoscale wire of FIG. 59a defines a left side as a source and a right side as a drain. FIG. 59a also shows that the nanoscale wire device is located on two conductive elements 554 and is electrically connected.
[0189]
59a and 59b show an example of a chemical and / or ligand-gate field effect transistor (FET). FETs are well known in the electronics industry. Briefly, a FET is a three-terminal device in which the conductor between two electrodes, one to the drain and one to the source, depends on the charge availability of the channel between the source and the drain. FETs are described in detail herein, for example, in The Art of Electronics, Second Edition, Paul Horowitz and Winfiled Hill, Cambridge University Press, 1989, pp. 113-174, which is incorporated by reference in its entirety for all purposes. Is described. The availability of charge carriers can be controlled by a voltage applied to a third "control electrode", also known as a gate electrode. The electrical conductivity of the channel is controlled by the voltage applied to the gate electrode creating an electric field across the channel. The device of FIGS. 59a and 59b can be considered a chemical-FET or ligand FET because the chemical or ligand brings a voltage to the gate, which creates an electric field and changes the conductivity of the channel. This change in conductivity in the channel affects the flow of current through the channel. For this reason, FETs are also referred to as transconductant devices where the voltage at the gate controls the current in the channel through the source and drain. The gate of the FET is isolated from the electrically conductive channel, for example, by using a semiconductor junction in a junction FET (JFET) or an oxide nonconductor in a metal oxide semiconductor FET (MOFET). Therefore, in FIGS. 59a and 59b, the nanoscale wire sensor SiOTwoThe outer surface can function as a gate insulator for the gate.
[0190]
In application, the nanoscale wire device described in FIG. 59b provides an FET device, which can be placed in the sample flow path or contact the sample. The element in the sample contacts the nanoscale wire device surface under certain conditions and binds or adheres to the surface.
[0191]
For this purpose, the outer surface of the device can have a reactant, such as a binding partner, that is specific for the site. The binding partner can bind to or attract the site so that the moiety in the sample adheres and binds to the outer surface. An example of this is shown in FIG. 59c, where there are 560 sites (not drawn to scale) that are attached to the surface of the nanoscale wire device.
[0192]
Referring to FIG. 59c, as shown, as this site forms, a depletion region 562 is created in the nanoscale wire device to limit the current through the wire. This depletion region may reduce holes or electrons, depending on the type of channel. This is shown schematically in FIG. 59d. This site has a charge that can cause a voltage change across the gate / drain junction.
[0193]
The nanoscale sensor of the present invention can collect real-time data in some embodiments. This real-time data can be used to monitor the kinetics of a specific chemical or biological reaction. Physiological conditions or drug concentrations present in-vivo can also generate real-time signals that can be used to control drug delivery systems. For example, the invention in one aspect encompasses an integrated system that includes a nanoscale wire detector, a reader, and a computer-controlled response system. In this example, the nanoscale wire detector detects a change in the equilibrium of the analyte in the sample and provides a signal to a computer-controlled response system to trap or release the chemical or agent. It is particularly useful as an implantable drug or chemical delivery system due to its small size and low energy requirements. Those skilled in the art will be aware of the parameters and requirements for constructing an implantable device, reader, and computer controlled response system suitable for use in connection with the present invention. That is, combining the knowledge of those skilled in the art with the present disclosure of nanoscale wires as sensors allows for implantable devices, real-time measurement devices, integrated systems, and the like. Such systems can be manufactured to monitor one or more physiological characteristics individually or simultaneously. Such physiological characteristics include oxygen concentration, carbon dioxide concentration, glucose level, concentration of a particular drug, concentration of a particular drug by-product, and the like. Integrated physiological devices can be constructed to perform functions that depend on the conditions sensed by the sensors of the present invention. For example, the nanoscale wire sensors of the present invention can be constructed and arranged to detect glucose, and can release insulin to a subject by a suitable control mechanism based on the measured glucose level.
[0194]
In another embodiment, the article can include a cassette that includes a sample exposure area and a nanoscale wire. Detection of a sample in a sample in the sample-exposed region can be performed while disconnecting the cassette from the detection device, collecting the sample on one side, and detecting on the other side. The cassette is operably connectable to a detection device for measuring a property associated with the nanoscale wire. As used herein, a device is "operably connectable" if it has the ability to attach to and interact with another device.
[0195]
In another embodiment, one or more nanoscale wires can be placed in a microfluidic channel. One or more nanoscale wires can cross the same microchannel at different locations to detect different analytes, or to measure the flow rate of the same analyte. In another embodiment, one or more nanoscale wires can be placed in a microfluidic channel, which can be used for multiple analytes in a microneedle probe or dip-and-read probe. One can be formed. This microneedle probe is optionally implantable and can detect several types of specimens simultaneously in real time. In another embodiment, one or more nanoscale wires can be placed in a microfluidic channel and one of the analytical elements can be formed in a cassette on a chip device or a microarray for a lab. One skilled in the art will appreciate that such a cassette or lab on a chip device is particularly suitable for chemical analysis or combinatorial drug discovery. Related methods using the nanoscale sensors of the present invention do not require labeling, as do other specific detection methods. The ability to include multiple nanoscale wires with a single nanoscale sensor allows for the simultaneous detection of various analytes that may be present in a single sample. For example, a nanoscale pH sensor can include multiple nanoscale wires, each detecting a different pH level, and a nanoscale oligosensor with multiple nanoscale wires can have multiple arrays or arrays of arrays. Can be used to detect combinations.
[0196]
The function and advantages of these and other aspects of the present invention may be better understood with reference to the following examples. These examples are illustrative of the nature of the present invention and do not limit the scope of the invention.
【Example】
[0197]
Example 1
Single crystal n-type and p-type silicon nanowires (SiNW) were prepared and characterized by their electrical transport properties. As used herein, a "single crystal" entity is an entity that has covalent bonds, ionic bonds, or a combination thereof over the entity. Such single crystal bodies may contain defects in the crystals, but are distinguished from objects that include one or more crystals that are not ionic or covalent but are only in close proximity to one another. Laser crystal growth was used to controllably introduce either boron or phosphorus dopants during the vapor phase growth of SiNW. Estimating carrier mobility from gate-dependent transport measurements is consistent with diffusion transport. In addition, these studies show that SiNWs can be heavily doped and approach metal areas. Temperature-dependent measurements performed on heavily doped SiNW show no evidence of Coulomb blockade up to 4.2K, demonstrating that the SiNW is structurally and electronically homogeneous.
[0198]
At present, nanoscale wires ("1D" structures) are so interesting that one could test the basic concepts of how dimensions and size affect physical properties, It may function as an important building block of the emerging nanotechnology. Of particular importance for 1D nanostructures is electrical transport through wires, because for many nanoscale electronics applications, predictable and controllable conductance is important.
[0199]
Controlled doping of SiNW and characterization of these doped nanoscale wires using transport measurements of electrical properties have been reported. Gate-dependent two-terminal measurements demonstrate that boron-doped (B-doped) and phosphorus-doped (P-doped) SiNW behave as p-type and n-type materials, respectively, and carrier mobility estimates indicate that Suggests diffusion transport in the scale wire.
[0200]
SiNW was synthesized using laser-assisted catalytic growth (LCG). Briefly, an Nd-YAG laser (532 nm; pulse width 8 ns, 300 mJ / pulse, 10 Hz) is used for ablation of a gold target, thereby generating gold nanocluster catalyst particles in the reactor. SiNW uses SiH as a reactant.4Can be grown in the flow. Such SiNWs may cause B during the reactant flow.2H6Can be doped with boron by using an Au-P target (99.5: 0.5 wt%, Alfa Aesar) and additional red phosphorus (99% Alfa Aesar) at the reactant gas inlet. Can be doped. Transmission electron microscopy (TEM) measurements show that doped SiNW grown using this technique can be dense SiOx or SO2, as previously described.2Demonstrate having a single crystal silicon core covered with a sheath.
[0201]
Electrical contact of individual SiNWs was made using standard electron beam lithography using a JEOL 6400 writer. The nanoscale wire is an oxidized Si substrate (resistive 1-10 Ωcm, 600 nm SiOTwo, Silicon Sense Inc.). The contact with the SiNW was performed using Al (50 nm) and Au (150 nm) vaporized by heating. Electrical transport measurements were performed under computer control using a hand-made system with less than 1 pA noise. Temperature-dependent measurements were performed on a Quantum Design magnetic property measurement system.
[0202]
TEM studies show that boron and phosphorus doped SiNW are single crystals. Electrotransport spectroscopy clearly demonstrated the presence and relative doping levels of p-type (boron) or n-type (phosphorus) dopants. In these measurements, a gate electrode was used to vary the electrostatic potential of the SiNW while measuring the current versus voltage of the nanoscale wire. Since the conductance of SiNW fluctuates in the opposite direction with increasing positive (negative) gate voltage, the change in conductance as a function of gate voltage is either p-type or n-type for a given nanoscale wire. Can be used to distinguish between
[0203]
Typical gate dependent current versus bias voltage (IV) curves recorded for intrinsic and B-doped SiNW are shown in FIGS. 8A-8C. The two B-doped wires shown in FIGS. 8B and 8C are SiH4: B2H6The ratios were synthesized at 1000: 1 and 2: 1 respectively. Generally, the two-terminal IV curve is a straight line, suggesting that the metal electrode is in ohmic contact with the SiNW. Small non-linearities observed in intrinsic nanoscale wires indicate that this contact is somewhat non-ohmic. Analysis of the IV data recorded at a gate voltage of 0 explained the contact resistance and the contribution from the oxide film of SiNW, 3.9 × 102This results in a resistance of Ωcm. Notably, when Vg is increased in the negative (positive) direction, the conductance increases (decreases). This gate dependence indicates that SiNW is a p-type semiconductor. A similar IV vs. Vg curve recorded for a lightly B-doped SiNW indicates that it is p-type. Furthermore, the resistance of this B-doped SiNW (1 Ωcm) at Vg = 0 is two orders of magnitude less than intrinsic SiNW, clearly demonstrating that the conductivity can be controlled chemically. The latter point is further supported by IV curve measurements on the heavily B-doped SiNW shown in FIG. 8C. This wire is 6.9x10-3It has a very low resistance of Ωcm and is independent of Vg; that is, IV data recorded at Vg of 0V and 20V overlap. These results are consistent with high carrier concentrations near the metal limit.
[0204]
Vg-dependent transport of low and high concentrations of P-doped SiNW was measured. The IV recorded for the lightly doped nanoscale wire (FIG. 9A) is somewhat non-linear, indicating that the contact between the electrode and the nanoscale wire is not ideal, and Vg dependence is observed for B-doped SiNW. The opposite is true. Notably, this observed gate dependence is consistent with the expected n-type material for P-doping. The estimated resistance at Vg = 0 for this wire is 2.6 × 102Ωcm. This relatively high resistance indicates a low doping level and / or low mobility. In addition, heavily P-doped SiNWs have been created and studied. The IV data recorded for a typical heavily P-doped wire is linear, 2.3 × 10-2It has a resistance of Ωcm and does not depend on Vg. This low resistance (four orders of magnitude smaller than the low density P-doped sample) and independence on Vg demonstrate that high carrier concentrations can also be produced by SiNW P-doping.
[0205]
The above results show that boron and phosphorus can be used to alter the conductivity of SiNW over many orders of magnitude, with the conductivity of doped SiNW increasing to a positive (negative) Vg for boron and phosphorus dopants. Indicates that the response is reversed. In fact, the Vg dependence provides strong evidence for p-type (hole) doping with boron and n-type (electron) doping with phosphorus in SiNW. The observed gate dependence can be understood with reference to the schematic diagrams shown in FIGS. 10A and 10B, which show the effect of electrostatic potential on the SiNW band. In these diagrams, the p-type nanoscale wire (FIG. 10A) and the n-type nanoscale wire (FIG. 10B) are in contact with metal electrodes at both ends. Like a conventional metal-semiconductor interface, the SiNW band bends (up for p-type and down for n-type) and shifts the nanoscale Fermi level along the Fermi level of the metal contact. At Vg> 0, the band drops, depleting holes in the B-doped SiNW and depressing conductivity. Conversely, when Vg <0, the band is increased, the conductivity of B-doped (p-type) SiNW is increased, and the conductivity of P-doped (n-type) SiNW is reduced.
[0206]
In addition, transconductance, dI / dVg = μC / LTwo) V (where μ is the carrier mobility, C is the capacitance, and L is the length of the SiNW), the carrier mobility can be estimated. The capacitance of the SiNW is given by C, and 2πεε0L / ln (2h / r), where ε is the dielectric constant, h is the thickness of the silicon oxide layer, and r is the radius of the SiNW. As expected from this model, the plot of dI / dVg versus V is linear for intrinsic (FIG. 8A) and lightly B-doped (FIG. 8B) SiNW. Slope of dI / dVg of intrinsic SiNW (2.13 × 10-11) And the slope of B-doped SiNW (9.54 × 10-9) Is 5.9 × 10-3cm2/ V / s and 3.17 × 102cm2/ V / s. The mobility of a B-doped nanoscale wire has a doping concentration of 1020cm-3Comparable to the mobility expected for bulk Si at
[0207]
A study of the temperature dependence of heavily B-doped SiNW was performed. Temperature-dependent IV curves show that conductance decreases with decreasing temperature, as expected for doped semiconductors (FIGS. 11A and 11B). More importantly, there is no evidence of Coulomb blockade down to the lowest achievable temperature (FIG. 11B). Since high resolution IV vs. Vg measurements show no trace of Coulomb blockade, small non-linearities near V = 0 are due to contact effects. The Coulomb charging effect in this uniform wire (150 nm thick, 2.3 μm long wire) between the electrodes is given by kT = e2Requires a temperature of less than about 26 mK, estimated from / 2C. This strongly indicates that the diameter changes and defects of the SiNW are small enough that the SiNW cannot effectively "break up" into small islands exhibiting Coulomb blockade at these temperatures. These results contrast with studies where lithographically patterned SiNWs exhibit Coulomb blockade, demonstrating the high quality of these free-standing nanoscale wires.
[0208]
Single crystal n-type and p-type silicon nanoscale wires (SiNW) were prepared and characterized by electrical transport measurements. Laser-catalyzed growth was used to controllably introduce boron or phosphorus dopants during the vapor phase growth of SiNW. Two-terminal gate-dependent measurements performed on individual boron-doped and phosphorus-doped SiNWs indicate that these materials are p-type and n-type materials, respectively. Estimation of carrier mobility from gate dependent transport measurements is consistent with diffuse transport and shows signs of decreasing mobility as wire diameter decreases. In addition, these studies show that high dopant concentrations can be incorporated into SiNWs and that they can approach metal areas. Temperature dependent measurements performed on heavily doped SiNW show no evidence of single electron charging at temperatures up to 4.2K, indicating that SiNW has a high degree of homogeneity in structure and doping.
[0209]
Specifically, a cross-SiNW pn junction was formed by directly assembling a p-type (n-type) SiNW on an n-type (p-type) SiNW. Transport measurements show rectification at reverse bias and a steep rise of current at forward bias. Simultaneous measurements performed on the p-type and n-type SiNWs forming the junction show that the contacts to these nanoscale wires are ohmic (non-rectifying) and the rectifying behavior is a pn between the two SiNWs. Demonstrate that it is by joining.
[0210]
FIG. 8A shows current (I) vs. bias voltage (V) curves recorded at different gate voltages (Vg) for 70 nm diameter intrinsic SiNW. Curves 1, 2, 3, 4, 5, 6, and 7 correspond to Vg = -30, -20, -10, 0V, 10, 20, 30V, respectively. Inset is a typical scanning electron microscope image of a SiNW in contact with metal (scale bar = 10 μm). FIG. 8B shows IV data recorded on a 150 nm diameter B-doped SiNW; curves 1-8 correspond to Vg = −20, −10, −5, 0, 5, 10, 15, 20V respectively. I do. FIG. 8C shows the IV curves recorded for 150 nm diameter heavily B-doped SiNW; Vg = 20 V (solid line) and 0 V (dashed line).
[0211]
FIG. 9A shows IV data recorded for a 60 nm diameter P-doped SiNW. Curves 1, 2, 3, 4, 5, and 6 correspond to Vg = 20, 5, 1, 0, -20, -30V, respectively. FIG. 9B shows the IV curve recorded for a 90 nm diameter, heavily P-doped SiNW; Vg = 0 V (solid line), and −20 V (dashed line).
[0212]
FIG. 10A shows an energy band diagram of a p-type SiNW device. FIG. 10B shows an energy band diagram of the n-type SiNW device. The diagram schematically shows the effect of Vg on the electrostatic potential for both types of nanoscale wires.
[0213]
FIGS. 11A and 11B show temperature-dependent IV curves recorded for heavily B-doped SiNW. In FIG. 11A, curves 1, 2, 3, 4, 5, and 6 correspond to temperatures 295, 250, 200, 150, 100, and 50K, respectively. FIG. 11B shows IV data recorded for the nanoscale wire at 4.2K.
[0214]
Example 2
By using a well-defined gold colloid as a catalyst in this laser catalyzed growth (LCG) method, a nearly monodisperse sample of single crystalline GaP nanowires was prepared with diameters of 10, 20, and 30 nm in length. Was 10 μm or more. In this method, Ga and P reactants are generated by laser ablation of solid GaP and subsequently directed to a nanowire structure by a gold nanocluster catalyst. Transmission electron microscopy (TEM) studies of nanowires prepared in this way demonstrate that the nanowire diameter distribution is defined by the nanocluster catalyst. High-resolution TEM shows that the wire has a single crystal zinc blend structure with a [111] growth direction, and energy dispersive X-ray analysis confirms that the nanowire composition is a stoichiometric GaP. The use of monodisperse nanocluster catalysts in combination with the LCG method has established the growth of a wide range of semiconductor nanoscale wires with well-defined and controlled diameters, and has demonstrated functionality from the basic properties of one-dimensional (1D) systems Opportunities up to the assembly of nanodevices are provided.
[0215]
This example also demonstrates the development of a general synthetic approach to free-standing single crystal semiconductor nanoscale wires by the LCG method. In LCG, laser ablation of a solid target is used to simultaneously generate metal nanoscale catalyst clusters and reactive semiconductor atoms that generate nanoscale wires by a gas-liquid-solid growth mechanism. This method has been used to produce a wide range of III-IV-IV and II-VI nanoscale wires. The size of the nanocluster catalyst determines the size of the wire during growth, so using a monodisperse nanocluster catalyst can produce wires with a narrow size distribution. Nanometer diameter gold colloids have been used in this technique.
[0216]
GaP nanoscale wires were grown by LCG using colloidal gold with diameters of 8.4, 18.5, and 28.2 nm. In these experiments, the nanocluster catalyst was SiO 22The Ga and P reactants are supported on a substrate and generated from a GaP solid target using laser ablation. Field emission scanning electron microscopy (FESEM) demonstrates that nanoscale wires (FIG. 13A) with a length greater than 10 μm were obtained using all three size catalysts. Examination of the end of the nanoscale wire also indicates the presence of a nanocluster catalyst. Control experiments performed without Au colloid did not produce nanoscale wires. The FESEM images show that the nanoscale wire diameter distribution is narrower than that obtained in the experiment without colloid catalyst.
[0217]
The growth apparatus used in these experiments is described below. The substrate was a silicon wafer with 600 nm thermal oxide (Silicon Sense) and 95: 5 EtOH: H with 0.4% N- [3- (trimethoxysilyl) propyl] -ethylenediamine.2It was prepared by placing in an O solution and curing at 100-110 ° C for 10 minutes. Au colloid solution9-1011Dilution with particles / mL minimized aggregation and deposited on the substrate. The substrate was placed at the downstream end of the furnace in a quartz tube, and a solid target of GaP was placed 3-4 cm outside the upstream end of the furnace. The chamber was evacuated to less than 100 mTorr and maintained at 250 Torr with an air flow of 100 sccm. The furnace was heated to 700 ° C., and the target was ablated with an ArF excimer laser (wavelength 193 nm, 100 mJ / pulse, 10 Hz) for 10 minutes. After cooling, the substrate was examined by FESEM (LEO982). For TEM (JEOL 200CX and 2010) and EDAX analysis, nanoscale wires were sonicated from ethanol and removed from the substrate before being deposited on a copper grid.
[0218]
TEM was used to make quantitative measurements of the diameter distribution of nanoscale wires generated using gold colloids and to better characterize their structure and composition. High resolution TEM indicates that the wire is single crystal (FIG. 13B) and grows in the [111] direction, and EDAX indicates that the composition is GaP (Ga: P = 1.00: 0.94) with a stoichiometric ratio. ) And confirm that it is within the limits of this technology. Notably, a detailed TEM analysis of the diameter of the nanoscale wire shows a very good correlation with the diameter and dispersion of the colloidal catalyst (FIGS. 14A and B); ie, 28.2 ± 2.6, For wires grown from 18.5 ± 0.9, and 8.4 ± 0.9 nm colloids, the average diameter was 30.2 ± 2.3, 20.0 ± 1.0, and 11.4 ± 0.9 nm. Was observed. The average diameter of the nanoscale wire is generally 1-2 nm larger than the diameter of the colloid. This increase is due to the alloy of the Ga and P reactants reacting with the colloid before nucleation of the nanoscale wire occurs. For the 30 nm and 20 nm wires (FIGS. 14A and B, respectively), the width of the nanoscale wire distribution reflects the distribution width of the colloid, suggesting that the monodispersity of the wire is limited only to the dispersion of the colloid. For the 10 nm diameter wire (FIG. 14C), a slight broadening (1 nm) of the wire distribution may be due to colloid aggregation. As the concentration of the colloid solution deposited on the substrate increased, the average diameter and distribution width increased. The fact that the distribution has peaks about 2.5 nm apart suggests that there are wires grown from aggregates of the two colloids. In all cases, the distribution of wire diameters was more than an order of magnitude narrower than the distribution grown without colloidal catalyst (FIG. 14D): 43 ± 24 nm.
[0219]
This study shows that the diameter of semiconductor nanoscale wires can be systematically controlled for various colloids. In summary, a demonstration of controlled synthesis of semiconductor wires with a monodisperse diameter distribution has been realized.
[0220]
Specifically, FIG. 12 is a schematic showing the use of monodisperse gold colloid as a catalyst for the growth of well-defined GaP semiconductor nanoscale wires.
Specifically, FIG. 12 is a schematic illustrating the use of monodispersed gold colloids for the growth of well-defined GaP semiconductor nanoscale wires.
[0221]
FIG. 13A shows a FESEM image of a nanoscale wire synthesized from a 28.2 nm colloid (scale bar is 5 μm). The inset is a TEM image of one end of these wires (scale bar is 50 nm). The high contrast feature corresponds to the colloidal catalyst at the end of the wire. FIG. 13B shows a TEM image of another wire of this sample (scale bar is 10 nm). The [111] lattice plane is resolved, indicating that wire growth occurs along this axis, consistent with earlier studies. Measurement of the spacing between planes gives a lattice spacing of 0.54 nm (± 0.05 nm) for the wire, which is consistent with the bulk value of GaP.
[0222]
Figures 14A-C show histograms of diameters measured for wires grown from 28.2 nm (Figure 14A), 18.5 nm (Figure 14B), and 8.4 nm (Figure 14C) colloids. The solid line shows the distribution of the wires. FIG. 14D shows a histogram of the diameter of wires grown using conventional methods without colloids, and lasers are used to generate both Au nanoclusters and GaP reactants. The distribution is very broad (standard deviation = 23.9 nm) and the average diameter (42.7 nm) is much larger than that synthesized with a predefined colloid catalyst. In all cases, the reported nanoscale wires correspond to crystalline cores. The amorphous oxide layer on the surface of all nanoscale wires is relatively uniform between wires within the same experiment, but varies in thickness from 2 to 6 nm from synthesis to synthesis.
[0223]
Example 3
A wide range of multi-component semiconductor nanoscale synthesis has been achieved using laser-assisted catalytic growth. Binary III-V materials (GaAs, GaP, InAs, and InP), Binary III-V materials (GaAs / P, InAs / P), Binary II-VI compounds (ZnS, ZnSe, CdS, and Nanoscale wires of CdSe) and binary SiGe alloys were prepared with bulk purity similar to high purity (> 90%) single crystals. Nanoscale wires have diameters ranging from 3 to tens of nanometers and have lengths ranging up to tens of micrometers. This widespread synthesis of technically important semiconductor nanoscale wires is an extension of many other materials.
[0224]
The technology involves the growth of single Si and Ge nanoscale wires using the LCG method, which uses laser ablation to generate catalyst clusters having a nanometer diameter defining the size, Direct the growth of crystalline nanoscale wires by a vapor-liquid-solid (VLS) mechanism. VLS growth process and LCG method are the key features of laser ablation method, the ability to select catalyst and growth conditions using equilibrium phase diagram, which enables rational synthesis of new nanoscale wire materials It is becoming. Notably, this sample is a semiconductor of the III-V materials GaAs, GaP, GaAsP, InAs, InP and InAsP; II-VI materials ZnS, ZnSe, CdS, and CdSe; and SiGe, an IV-IV alloy. Nanoscale wires can be synthesized using this approach in high yield and purity. Compound semiconductors such as GaAs and CdSe are particularly interesting targets because their direct band gaps provide attractive optical and electro-optical properties. Nanoscale wires were prepared as single crystals with diameters of less than 3 nm providing strong radiative quantum confinement and lengths greater than 10 μm.
[0225]
The selection and control of growth conditions using the LCG method for a composite nanoscale wire of two or more components can be enhanced by considering the quasi-two component phase diagram of the catalyst and the compound semiconductor. For example, the quasi-binary phase diagram of Au-GaAs shows that the Au-Ga / As liquid and the GaAs solid are the basic phases in the region where the amount of GaAs is higher than 630 ° C (FIG. 15). This indicates that when the target composition and growth temperature are set in this region of the phase diagram, Au can act as a catalyst for growing GaAs nanoscale wires by the LCG method. In fact, (GaAs)0.95Au0.05LCG using a target produces a sample consisting primarily of nanoscale wires. A typical field emission scanning microscopy (FE-SEM) image of the material prepared at 890 ° C. shows that the product is wire-like and extends over 10 μm in length. Analysis of these high-resolution SEM images shows that at least 90% of the products generated by the LCG method are nanoscale wires with only a small amount of particulate material. X-ray diffraction data of the bulk sample, indexed by zinc blend (ZB) structure, shows that the lattice constant is consistent with bulk GaAs, indicating that the material is pure GaAs to the 1% level. Finally, it should be noted that GaAs nanoscale wires can be obtained with high yields using Ag and Cu catalysts. These data are consistent with the fact that these metals (M = Ag and Cu) exhibit a M-Ga / As liquid phase and a GaAs solid phase in the GaAs-rich region of the quasi-binary phase diagram, and furthermore, the LCG The predictability of the approach to nanoscale wire growth is shown.
[0226]
The structure and composition of the GaAs nanoscale wires were characterized in detail using scanning electron microscopy (TEM), convergent beam electron diffraction (ED), and energy dispersive X-ray fluorescence (EDX). TEM studies indicate that nanoscale wire diameters range from about 3 nm to about 30 nm. A typical diffraction contrast image of a single 20 nm diameter wire (FIG. 17A) shows that the wire is single crystal (uniform contrast) and uniform in diameter. The Ga: As composition determined by EDX, 51.4: 48.6, is within the limits of the instrument sensitivity and is the same as the composition obtained in the analysis of the GaAs crystal standard. Further, the ED pattern (inset, FIG. 17A) recorded perpendicular to the long axis of this nanoscale wire can be indexed to the <112> zone axis of the ZBGaAs structure and grow in the <111> direction. Indicates that the event is occurring. Detailed measurements of individual GaAs wires show that growth occurs in the [111] direction in all cases. This direction and the single crystal structure are shown by a TEM image (for example, FIG. 17B) with a lattice resolution clearly showing a (111) lattice plane (interval 0.32 ± 0.01 nm; bulk GaAs 0.326 nm) perpendicular to the wire axis. It is confirmed. Finally, TEM studies reveal that most nanoscale wires terminate at one end of the nanoparticle. EDX analysis shows that the nanoparticles are mainly composed of Au. The presence of Au nanoparticles at the ends of the nanoscale wires is consistent with the pseudo-binary phase diagram and represents strong evidence of the proposed VLS growth mechanism for LCG.
[0227]
Successful synthesis of binary GaAs nanoscale wires by LCG is not isolated and is common to a wide range of composite nanoscale wire materials with more than two components (Table 1). To extend this synthetic approach to a wide range of nanoscale wires, LCG catalysts can be identified by identifying metals that dissolve the nanoscale wire components in the liquid phase but do not form solid compounds that are more stable than the nanoscale wire phase. Can be selected without a detailed phase diagram; that is, an ideal metal catalyst must be physically active and chemically stable. From this concept, the noble metal Au is an excellent starting point for many materials. This LCG method can be easily extended to many different materials (eg, Table 1) simply by producing a solid target and catalyst for that material.
[0228]
GaAs research has focused on GaP and the ternary alloy GaAs.1-xPxExtended to include By LCG (GaP)0.95Au0.05A FESEM image of the product obtained from the target shows a high-purity nanoscale wire with a length greater than 10 μm (FIG. 16B). Detailed TEM characterization shows that these nanoscale wires are; (i) single crystal GaP; (ii) grown in <111> direction; (iii) terminated with Au nanoparticles as expected for the LCG mechanism. (Inset, FIG. 16B). The limitations of LCG were tested through the study of ternary GaAsP nanoscale wires. The synthesis of ternary III-V alloys is of particular interest in bandgap engineering, which is important for electronic and optical devices. GaAs0.6P0.4LCG of GaAsP nanoscale wires with target and Au catalyst yielded nearly pure nanoscale wires (FIG. 16C). The TEM image, ED, and EDX show that these nanoscale wires are single crystals, grow in the <111> direction, and have a Ga: As: P ratio of 1.0: 0.58: 0.41 (essentially (Which is the same as the starting target material), and terminates with a nanocluster mainly composed of Au (inset, FIG. 16C). High-resolution TEM images recorded for nanoscale wires with diameters of about 10 to 6 nm show well-aligned (111) lattice planes and no evidence for modulation of composition.
[0229]
LCG was successfully used to prepare III-V binary and ternary materials (including In-As-P) (Table 1). This synthetic approach is readily extended to the preparation of many other classes of nanoscale wires, including the II-VI materials ZnS, ZnSe, CdS, and CdSe (Table 1), and the IV-IV SiGe alloy. it can. In the case of II-VI nanoscale wires CdS and CdSe, this is particularly important because the stable structural phase of these materials, wurtzite, is distinguished from the ZB structure of the III-V material and the ZB structure of ZnS and ZnSe described above. is there. Notably, it was found that CdS and CdSe nanoscale wires could be constructed in high purity using an Au catalyst in an LCG approach (FIG. 18A). TEM and ED data for each CdSe nanoscale wire (eg, FIGS. 18B and 18C) show that these materials are single crystal, have a W-type structure, and are clearly distinguished from the <111> structure of the ZB structure. <110> growth direction.
[0230]
LCG was also used to prepare nanoscale wires of IV-IV binary Si-Ge alloys (Table 1). Using Au catalyst, Si1-xGexA single-crystal nanoscale wire could be synthesized over the entire composition range. Unlike the above GaAsP, the Si-Ge alloy does not show the same composition as the starting target. Rather, the composition changes continuously in the growth reactor, producing a Si-rich material in a high temperature region at the center and a Ge-rich material in a low temperature region. Specifically, (Si0.70Ge0.30)0.95Au0.05LCG growth from the target at 1150 ° C. produces nanoscale wires with Si: Ge ratios of 95: 5, 81:19, 74:26, 34:66, and 13:87 from the center to the end of the furnace, respectively. did. This composition variation is due to the fact that the optimal growth temperatures for the two respective nanoscale wire materials are very different. Such differences can be used in a single growth experiment to prepare a wide variety of alloy compositions.
[0231]
In conclusion, a wide range of single crystal binary and ternary compound semiconductor nanoscale wires have been synthesized using this LCG technique, demonstrating that this approach is useful for rational nanoscale wire synthesis. These nanoscale wires can be used to confirm exciton confinement, dynamics, and transport in 1D, and can act as optically active building blocks for nanostructured materials. Further, the LCG approach can be used for the synthesis of more complex wire structures, including single-wire homo- and heterojunctions, and superlattices, enabling nanoscale light emitting diodes and laser devices.
[0232]
Equipment and general procedures for LCG growth of nanoscale wires are specifically described. The target used in the synthesis is (material)0.95Au0.05Consists of Typical conditions used for the synthesis are: (i) 100-500 Torr Ar: H2(95: 5), (ii) 50-150 sscm gas flow, and (iii) ablation with pulsed Nd: YAG laser (wavelength = 1064 nm; 10 Hz pulsed laser; average power 2.5 W). Specific temperatures used for growing various nanoscale wire materials are given in Table 1. Nanoscale wire products were collected at the cooling end downstream of the furnace.
[0233]
Nanoscale wire samples were characterized using X-ray diffraction (SCINTAG XDS 2000), FE-SEM (LEO 982), and TEM (Philips 420 and JEOL 2010). Electron diffraction and composition analysis (EDX) measurements were also performed on TEM. Samples for TEM analysis were prepared as follows; samples were sonicated briefly with ethanol, thereby suspending the nanoscale wire material, and dropping the suspension onto a TEM grid and allowed to dry .
[0234]
Table 1 summarizes the synthesized single crystal nanoscale wires. The growth temperature corresponds to the range made in these studies. The minimum (Min.) And average (Ave.) nanoscale wire diameter (Diam) was determined from TEM and FE-SEM images. Structure determined using electron diffraction and grating resolution TEM imaging; ZB, zinc blende; W, wurtzite; D, diamond structure type.
[0235]
Composition was determined from EDX measurements performed on individual nanoscale wires. All of the nanoscale wires were synthesized using Au as a catalyst, except that GaAs also used Ag and Cu. GaAs nanoscale wires obtained with Agu and Cu catalysts have the same size, structure, and composition as those obtained with Au catalysts.
[0236]
[Table 1]
Figure 2004535066
[0237]
Example 4
Single crystalline GaN nanoscale wires were synthesized in bulk using laser-assisted catalytic growth (LCG). Laser ablation of the (GaN, Fe) composite target generates liquid nanoclusters that function as catalyst sites to limit and direct the growth of crystalline nanoscale wires. Field emission scanning electron microscopy shows that the product consists mainly of wire-like structures, with a diameter on the order of 10 nm and a length significantly exceeding 1 μm. Powder X-ray diffraction of bulk nanoscale wire samples can be indexed to GaN wurtz structure and show phase purity greater than 95%. Transmission electron microscopy, focused beam electron diffraction, and energy dispersive X-ray fluorescence analysis of the individual nanoscale wires show that they are GaN single crystals with a [100] growth direction.
[0238]
The nanostructured GaN material was formed as follows. The catalyst was selected based on the growth method. Specifically, the catalyst was chosen to form a liquid phase that is miscible with GaN, but not a more stable solid phase under nanoscale wire growth conditions. Fe dissolved both Ga and N and did not form a more stable compound than GaN, and was determined to be a good catalyst for GaN nanoscale wires by LCG. FIG. 19 shows the overall progress of nanoscale wire growth following the generation of catalytic nanoclusters by laser ablation.
[0239]
Notably, LCG using a GaN / Fe target was found to produce nanometer diameter wire-like structures in high yield. A typical FE-SEM image of the product produced by LCG (FIG. 20A) shows that the product is a 1D structure with a diameter on the order of 10 nm and a length much greater than 1 μm (ie, high aspect ratio nanostructures). Scale wire). FE-SEM data show that about 90% of the product is nanoscale wires and the rest are nanoparticles. The overall crystal structure and phase purity of the bulk nanoscale wire sample is also evaluated using PXRD (FIG. 20B). All of the relatively sharp diffraction peaks in PXRD can be indexed to the wurtz structure with lattice constants a = 3.187 ° and c = 5.178 °. These values are in good agreement with the literature values of bulk GaN: a = 3.189, c = 5.182. In addition, comparing the background signal with the observed peaks, the GaN wurtzite phase represents> 95% of the crystalline material produced by the synthesis.
[0240]
The LCG experimental apparatus was as follows: a GaN / Fe (atomic ratio (GaN): Fe = 0.95: 0.05) composite target was positioned with the quartz tube in the center of the furnace. The experimental system was evacuated to 30 mTorr and refilled with dry ammonia gas. While maintaining the pressure and flow rate at about 250 Torr and 80 sccm, the furnace temperature was increased to 900 ° C at 30 ° C / min. The target was then ablated using a pulsed Nd-YAG laser (1064 nm, pulse width 8 ns, repetition 10 Hz, average power 2.5 W), with a typical ablation duration of 5 min. After ablation, the furnace was turned off and cooled to room temperature. The system was vented and a light yellow powder was collected from the end of the quartz inner wall. The product was used directly for FE-SEM and PXRD studies. The product was suspended in ethanol and transferred to a TEM grid for TEM, CBED, and EDX measurements.
[0241]
The morphology, structure, and composition of the GaN nanoscale wires were further characterized using TEM, CBED, and EDX. TEM studies have shown that the nanoscale wires are straight with a uniform diameter and are typically terminated with nanoparticles at one end. FIG. 20A shows a representative diffraction contrast image of a nanoscale wire. Uniform contrast along the wire axis indicates that the nanoscale wire is a single crystal. The nanoparticles (dark, high-contrast features) observed at the end of the nanoscale wire are faceted by the expected crystallization that follows for liquid nanoclusters. EDX is also used to define the composition of nanoscale wires and terminal nanoparticles. Data recorded for the nanoscale wires indicate that Ga and N are about the same as the GaN standard, and the nanoparticles contain Ga, N, and Fe. The presence of Fe (along with Ga and N) only in the terminal nanoparticles confirms the catalytic nature of Fe in the synthesis.
[0242]
To further validate the importance of the catalyst, GaN nanoscale wire growth using Au catalyst was investigated. In recent years, gold has been used as a catalyst for the growth of nanoscale wires of many III-V and II-VI materials, and is expected to function effectively for the growth of GaN nanoscale wires. However, Au has poor solubility of N and may not effectively transport N to the liquid / solid growth interface. Consistent with this analysis, GaN nanowires cannot be obtained using an Au catalyst. This emphasizes the important role of the catalyst and how it can be rationally selected.
[0243]
The structure of the GaN nanoscale wire has been characterized in great detail using CBED and high resolution TEM (HRTEM). A typical CBED pattern of a nanoscale wire (inset, FIG. 21A) shows a clear diffraction pattern consistent with the single crystal structure deduced from the diffraction contrast image. The indexing of this pattern further indicates that the [100] directions are aligned along the wire axis. Further, FIG. 21B shows a lattice resolution HRTEM image of a GaN nanoscale wire having a diameter of about 10 nm. This image was recorded along the <001> zone direction, but clearly shows the single crystal structure of the nanoscale wire and the lattice planes in the [100], [010], and [-110] directions. This image confirms the [100] growth direction in the GaN nanoscale wire with the [100] direction parallel to the wire axis.
[0244]
In conclusion, the LCG method for rational synthesis of GaN nanoscale wires was used. Very pure GaN nanoscale wires with unique [100] growth direction were obtained. This approach can be easily extended to InN, (GaIn) N alloys and related nitride nanoscale wires.
[0245]
FIG. 15 shows a quasi-binary phase diagram of Au and GaAs. The liquid Au-Ga-As component is indicated by L.
FIGS. 16A-C show GaAs (FIG. 16A), GaP (FIG. 16B), and GaAs conditioned by LCG.0.6P0.43 shows an FE-SEM image of a nanoscale wire. The scale bar in FIGS. 16A-16C is 2 μm. 16A-16C show GaAs, GaP, and GaAs, respectively.0.6P0.43 shows a TEM image of a nanoscale wire. All scale bars are 50 nm. The high contrast feature corresponds to the solidified nanocluster catalyst.
[0246]
FIG. 17A shows a diffraction contrast TEM image of a GaAs nanoscale wire having a diameter of about 20 nm. The inset shows a focused beam electron diffraction pattern recorded along the <112> zone axis. The [111] direction of the ED pattern is parallel to the wire axis, indicating that growth occurs along the [111] direction. The scale bar corresponds to 20 nm. FIG. 17B shows a high-resolution TEM image of a GaAs nanoscale wire having a diameter of about 20 nm. The lattice spacing perpendicular to the nanoscale wires, 0.32 ± 0.01 nm, matches well the bulk GaAs (111) plane spacing of 0.326 nm. The scale bar is 10 nm. FIGS. 17C and 17D show 10 and 6 nm diameter GaAs, respectively.0.6P0.43 shows a high-resolution TEM image of a nanoscale wire. The (111) lattice plane (perpendicular to the wire axis) is clearly resolved by all three nanoscale wires. The scale bar in FIGS. 17C and 17D is 5 nm.
[0247]
FIG. 18A shows a FE-SEM image of a CdSe nanoscale wire prepared by LCG. The scale bar corresponds to 2 μm. The inset in FIG. 18A is a TEM image of an individual CdSe nanoscale wire showing nanoclusters (dark contrast) at the wire end. The scale bar is 50 nm. FIG. 18B shows a diffraction contrast TEM image of an 18 nm diameter CdSe nanoscale wire. Uniform contrast indicates that the nanoscale wire is a single crystal. The inset in FIG. 18B is an ED pattern recorded along the <001> zone axis, indexed to a wurtzian structure. The [110] direction of the ED pattern is parallel to the wire axis, indicating that growth occurs along the [110] direction. The scale bar is 50 nm. FIG. 18C shows a high resolution TEM image of a CdSe nanoscale wire of about 13 nm in diameter showing a well resolved (100) lattice plane. The experimental lattice spacing of 0.36 ± 0.01 nm is consistent with the 0.372 nm spacing of bulk crystals. A (100) lattice plane oriented at 30 ° to the nanoscale wire axis is consistent with the [110] growth direction determined by ED. The scale bar corresponds to 5 nm.
[0248]
Example 5
This example shows the rational assembly of functional nanoscale devices with compound semiconductor NW building blocks whose electrical properties are controlled by doping. Gate-dependent transport measurements have demonstrated that indium phosphide (InP) NW with controlled n-type and p-type doping can be synthesized and function as a nanoscale FET. In addition, the availability of well-defined n- and p-type materials has allowed the formation of crossed NW arrays to allow pn junctions. Transport measurements revealed that the nanoscale pn junction exhibits well-defined current rectification. Notably, forward-biased InP pn junctions exhibit strong quantum confinement emission, making these structures very efficient and very small light emitting diodes. Electric field directed assembly has been shown to be one of the strategies that allows to create highly integrated functional devices from these new nanoscale building blocks.
[0249]
Single crystal InP NW was prepared by laser assisted catalytic growth (LCG). The n-type and p-type InP NWs were prepared using tellurium (Te) and zinc (Zn) as dopants, respectively, and were found to be as high in quality as NWs produced without the addition of dopants. . Field emission scanning electron microscopy (FE-SEM) images of the synthesized Zn-doped InP NW (FIG. 22A) demonstrate that the wire extends to a length of tens of μm and has a diameter on the order of 10 nm. A high-resolution transmission electron microscope (TEM) image (inset, FIG. 22A) further shows that the doped NW is a single crystal with <111> as the growth direction. In general, the amorphous 1-2 nm coating over the NW can be identified in the TEM image. This thin layer is due to the oxide formed when exposing the NW to air after synthesis. The overall composition of the individual NWs was determined by energy dispersive X-ray analysis (EDX) and found to be In: P = 1: 1, confirming the stoichiometric composition of the NWs. However, EDX and other elemental analysis methods are not sensitive enough to determine individual NW doping levels.
[0250]
To confirm the presence and type of dopant in the NW, gate dependent two terminal transport measurements were performed on each NW. In these measurements, the conductance of the NW has an inverse response to changes in gate voltage (Vg) for n-type and p-type NWs. Specifically, when Vg> 0, electrons accumulate and conductance increases in the n-type NW, but conductance decreases in the p-type NW due to lack of holes at the same applied gate voltage. FIGS. 22B and 22C show typical gate-dependent IV curves obtained from individual Te- and Zn-doped NWs. At Vg = 0, the IV curve is nearly linear for both NW types, indicating that the metal electrode forms an ohmic contact with the NW. Transport data recorded for Te-doped NW (FIG. 22B) shows an increase in conductance at Vg> 0, but a decrease in conductance at Vg <0. These data clearly show that the Te-doped InP NW is n-type. Gate-dependent transport data recorded for Zn-doped NWs show that the conductance changes due to Vg variations are reversed compared to n-type Te-doped InP NWs. Specifically, when Vg> 0, the conductance increases, and when Vg <0, the conductance decreases (FIG. 22C). These results indicate that the Zn-doped InP NW is p-type.
[0251]
Measurements taken from 20 individual NWs (with diameters ranging from 20 nm to 100 nm) show the gate effect in each case and are consistent with the dopants used during the InP NW synthesis. In addition, the gate voltage can be used to deplete electrons and holes in the n- and p-type NWs, so that the conductance can be so small that it cannot be measured. For example, the conductance of the NW in FIG. 22B can be switched from the conductive (ON) state to the insulating (OFF) state by setting Vg to −20 V or less, and functions as an FET. The conductance modulation can be as large as 4-5 orders of magnitude for some NWs. The relatively large switching voltage is associated with the thick (600 nm) oxide barrier used for these measurements. This gate dependent behavior is similar to recent work on metal-oxide-semiconductor (MOS) FETs and semiconductor NT FETs. When these results are combined, a single crystal InP NW can be synthesized by controlling the carrier type. Because these NWs are produced in bulk quantities, they provide readily available materials for assembling devices and device arrays.
[0252]
The transport behavior of nn, pp, and pn junctions formed by the intersection of two n-types, two p-types, and one n-type and one p-type, respectively, has been studied. Was. FIG. 23A shows a representative example of a crossed NW device formed by NWs having a diameter of 29 nm and 40 nm. The four arms are referred to as A, B, C, D to simplify the following discussion. Notably, the type of NW used to create the cross-junction prior to assembly can be selected so that the type of junction considered is controllable in each experiment.
[0253]
Figures 23B and 23C show current-voltage (IV) data recorded for nn and pp junctions, respectively. For both types of conjugation, the transport data recorded for individual NWs (AC, BD) show a linear or nearly linear IV curve (curves 80, FIG. 23B and curve 82, FIG. 23C). These results indicate that the metal electrodes used in the experiments make ohmic or near ohmic contact to the NW and do not make a non-linear contribution to IV measurements through the junction. In general, transport measurements through nn and pp junctions show linear or near-linear behavior, and two important points are inferred for junctions made in this way. First, the interfacial oxide between individual NWs is not a significant tunnel barrier. The reason is that such barriers lead to very non-linear IV behavior. Second, the IV curves recorded through each pair of adjacent arms (AB, AD, CB, CD) show similar current levels, which are lower than those of the individual NWs themselves. These results demonstrate that the junction dominates the transport behavior. These data indicate a small contact area (10-12-10-10cm2) Indicates that the individual NWs make good electrical contact with each other, despite the fact that the joining is a simple method.
[0254]
Good contact between individual NWs provides the basis for functional devices. For example, pn junctions were created from crossed p- and n-type NWs. These junctions can be made with good reproducibility by successively depositing dilute solutions of n- and p-type NWs and drying in between. FIG. 23D shows a typical IV behavior of a crossed NW pn junction. The linear IV (curves 84 and 86) of the individual n- and p-type NW elements indicate an ohmic contact between the NW and the metal electrode. The transport behavior through pn (curve 88) shows a distinct current rectification (ie, a small current flow in reverse bias and a sharp current rise in forward bias). Notably, this behavior is similar to the pn junction of bulk semiconductors that form the basis of many important electronics and optoelectronic devices. In a standard pn junction, rectification occurs from a potential barrier formed at the interface of the p- and n-type materials. When the junction is forward-biased (p-type is positively biased), the barrier decreases and relatively large currents can flow through the junction; while reverse bias increases the barrier further and thus reduces the current Only flows.
[0255]
There are several reasons that the observed rectification effect is due to the pn junction formed at the intersection between the p- and n-type InP NWs. First, the linear or near-linear IV behavior of the individual p- and n-type NWs used to form the junction indicates that an ohmic contact is created between the NW and the metal electrode. This eliminates the possibility of rectification from metal-semiconductor Schottky diodes. Second, the behavior of the IV curve of the junction determined through each pair of adjacent electrodes (AB, AD, CD, CD) (curve 88 in FIG. 23D) shows similar rectifying effects and current levels. , Its current level is much smaller than the current level through the individual NWs. These results indicate that the junction dominates the IV behavior. Third, a four-terminal measurement (current passes through two adjacent electrodes (e.g., AB) and junction voltage drop is measured at two independent electrodes (e.g., CD)) has a similar I It exhibits -V and rectification, with only a slightly lower voltage drop (0.1-0.2V) compared to a two-terminal measurement of the same current level. Finally, measurements made on 10 independent pn junctions showed a similar rectification effect on the IV data (ie, when the p-type NW was positively biased, the pn junction Through which significant current flows).
[0256]
The above data clearly shows the rational fabrication of nanoscale pn junctions. In direct bandgap semiconductors, such as InP, pn junctions form the basis for important optoelectronic devices, including light emitting diodes (LEDs) and lasers. To evaluate whether these nanoscale devices could behave similarly, photoluminescence (PL) and electroluminescence (EL) from crossed NW pn junctions were studied. Notably, EL can be easily observed from these nanoscale junctions with forward bias. FIG. 24A shows the EL image obtained from a typical NWpn junction with forward bias, and the inset shows the PL image of the crossed NW junction. The PL image clearly shows the two elongated wire-like structures, and the EL image shows that light comes from a point source. Comparing the EL and PL images, it can be seen that the intersection of the PL images corresponds to the maximum of EL, indicating that light does indeed originate from the NW pn junction.
[0257]
The IV characteristics of the junction (inset, FIG. 24B) show a clear rectification with a sharp current rise at about 1.5V. The EL intensity versus voltage curve of the junction shows that significant light can be detected in the system at voltages as low as 1.7V. EL intensity increases rapidly with bias voltage and is similar to the IV curve. The EL spectrum (FIG. 24C) shows a maximum intensity around 820 nm, and has a significant blue shift as compared with the bulk band gap of InP (925 nm). The blue shift is due in part to quantum confinement of excitons, but other factors can also contribute. The importance of quantum confinement is clearly understood in EL results showing larger (or smaller) blue shifts recorded in pn junctions assembled from smaller (or larger) diameter NWs. (FIG. 24D). The ability to adjust color by size in these nanoLEDs is particularly useful.
[0258]
GaN is a direct wide bandgap semiconductor material that emits light in the shortwave (UV or blue) region at room temperature. Blue LEDs are important light sources when a strong, energy efficient and reliable light source is required. Also, blue is one of the three primary colors (red, green and blue) and is therefore important to enable the production of full color LED displays and LED white lamps. Described herein is a blue / UV nanoLED (emission region on the order of 10 nm) constructed of p-type Si and n-type (intentionally doped) GaN nanowires.
[0259]
FIG. 25A shows an EL image obtained from two p-type Si and n-type GaN crossed nanojunctions. p-Si is doped with boron. FIG. 25B shows current versus voltage for various gate voltages. Nanojunctions show good rectification at different gate voltages. The EL spectrum shown in FIG. 25C shows that the emission is at about 380 nm and 470 nm. n-InP and p-Si nanojunctions show good rectification.
[0260]
Creating a highly integrated NW-based device requires that these building blocks be arranged and assembled in a well-defined array. To demonstrate this, an electric field (E-field) was used to align and position individual NWs in parallel and crossed arrays-two basic geometries for integration. The E-field oriented assembly was performed by placing the NW solution between the electrodes (FIG. 26A), followed by applying a 50-100V bias. The utility of this approach is easily understood in the case of alignment of NW suspended in chlorobenzene between parallel electrodes (FIG. 26B). The FE-SEM images show that almost all NWs are aligned perpendicular to the parallel electrodes and along the E field. Electrode arrays were also used to position individual NWs to specific locations. For example, an E-field assembly of NWs between electrode arrays (FIG. 26C) demonstrates that individual NWs can be positioned to bridge just opposite pairs of electrodes, forming a parallel array. In addition, by changing the orientation of the field, it can be aligned in a layer-by-layer fashion creating a crossed NW junction (FIG. 26D). These data indicate that the E-field assembly is useful for controlling and depositing individual NWs.
[0261]
Specifically, InP NW was synthesized using LCG. Typically, the LCG target consisted of 94% (atomic ratio) InP, 5% Au as a catalyst, and 1% Te or Zn as a doping element. During growth, the furnace temperature (middle) was set at 800 ° C. and the target was placed at the upstream end of the furnace instead of the center. The target was vaporized using a pulsed Nd-YAG laser (8 ns, 10 Hz, 1064 nm). Typically, the growth was for 10 minutes and the NW was collected at the cooling end of the downstream furnace.
[0262]
The transport measurement of each NW was performed as follows. Briefly, NW was initially dispersed in ethanol and deposited on an oxidized silicon substrate (600 nm, resistance 1-10 Ωcm) with conductive silicon used as a back gate. Electrical contact to the NW was defined using electron beam lithography (JEOL 6400). The Ni / In / Au contact electrode was heated and vaporized. Electrotransport measurements were performed under computer control using a homemade system with less than T1 / pA noise.
[0263]
The nn and pp junctions were obtained by random deposition. The NW was placed using a relatively high concentration on an oxidized silicon substrate, the location of the intersection NW was determined, and electrodes were defined on all four arms of the intersection by electron beam lithography. Ni / In / Au electrodes were used for contacting the NW.
[0264]
The pn junction was obtained by layer-by-layer deposition. First, a dilute solution of one type (eg, n-type) of NW was deposited on the substrate and the location of each individual NW was recorded. In a second step, a dilute solution of another type (p-type) of NW was deposited and the location of the crossed n- and p-type NWs was recorded. Next, a metal electrode was defined and the transport behavior was measured.
[0265]
EL was examined using a handmade microluminescence device. The position of the junction was determined using PL or scattered light (514 nm, Ar-ion laser). Once the junction location was determined, the laser was turned off and the junction was forward biased. EL images were obtained with a CCD camera cooled with liquid nitrogen and EL spectra were obtained with a dispersion EL of 150 lines / mm grating in a 300 mm spectrometer.
[0266]
22A-22C illustrate doping and electrical transport of InP NW. FIG. 22A shows a typical FE-SEM image of Zn-doped InP NW. The scale bar is 10 μm. The (111) lattice plane can be identified as being perpendicular to the wire axis. Figures 22B and C show the gate dependent IV behavior of Te- and Zn-doped NW, respectively. The insets in FIGS. 22B and 22C show the NW measured with a two-terminal Ni / In / Au contact electrode. The scale bar corresponds to 1 μm. The diameter of the NW in FIG. 22B is 47 nm, and the diameter in FIG. 22C is 45 nm. The specific gate voltages used in the measurements correspond to the IV curves and are shown on the right side of FIGS. 22B-22C. Data was measured at room temperature.
[0267]
23A-23D show cross NW contact and electrical characteristics. FIG. 23A shows an FE-SEM image of a typical NW device having Ni / In / Au electrodes. The scale bar corresponds to 2 μm. The diameters of the NWs are 29 nm (AC) and 40 nm (BD); the diameters of the NWs used to make the devices ranged from 20-75 nm. Figures 23B-23D show the IV behavior of the nn, pp, and pn junctions, respectively. Curves 80 and 82 correspond to the individual n- and p-NW IV behavior during bonding, respectively. Curve 88 represents IV behavior through the junction. The voltages recorded for the p- and n-type NWs of FIG. 23D are divided by 10 for better viewing. The solid line represents the transport behavior through one pair of adjacent arms, and the dashed line represents the transport behavior of the other three pairs of adjacent arms. Data was recorded at room temperature.
[0268]
Figures 24A-24D illustrate the optoelectronic characterization of NW pn junctions. FIG. 24A is an EL image of light emission from an NW pn junction forward biased at 2.5V. The inset in FIG. 24A shows a PL image of the junction. Both scale bars correspond to 5 μm. FIG. 24B shows EL intensity versus voltage. The inset in FIG. 24B shows the characteristics of IV, and the inset in the inset shows the FE-SEM image of the joint itself. The scale bar corresponds to 5 μm. The diameters of the n-type and p-type NWs forming this junction are 65 nm and 68 nm, respectively. FIG. 24C shows the EL spectrum of the junction shown in FIG. 24A. The peak of the spectrum is at 820 nm. FIG. 24D shows an EL spectrum recorded from the second forward-biased crossed NW pn junction. The EL maximum occurs at 680 nm. The inset in FIG. 24D shows an EL image, demonstrating that EL originates from the junction region. The scale bar is 5 μm. The diameters of the n-type and p-type NWs forming this junction are 39 nm and 49 nm, respectively.
[0269]
26A-26D illustrate parallel and orthogonal assemblies of NWs using electric fields. FIG. 26A is a schematic diagram of the E-field alignment. The electrode (orange) is biased at 50-100V after a drop of NW solution is deposited on the substrate (blue). FIG. 26B shows a parallel array of NWs aligned between two parallel electrodes. NW was suspended in chlorobenzene and aligned using an applied voltage of 100V. FIG. 26C shows a spatially positioned NW parallel array obtained with E-field assembly using a bias of 80V. The inset at the top of FIG. 26C shows fifteen pairs of parallel electrodes with individual NWs, which bridges the very opposite pair of electrodes. FIG. 26D shows a crossed NW junction obtained by layer-by-layer alignment in orthogonal directions in two assembly steps by an E-field. The applied voltage in both steps was 80V. The scale bar in FIGS. 26B-26D corresponds to 10 μm.
[0270]
Example 6
Rational bottom-up assembly from p- and n-type silicon nanowires (SiNW) with well-controlled dopant types and levels has created four types of critical functional nanodevices. In all of these devices, electrotransport measurements on individual p- and n-type SiNWs showed that the contacts between the SiNW and the leads were ohmic or nearly ohmic. Notably, four-probe measurements through a pn junction consisting of crossed p- and n-type SiNWs showed current rectification behavior as expected for pn diode behavior. Also, to create a bipolar transistor, n+A pn cross-junction was assembled, resulting in a common base / emitter current gain of magnitude 0.94 / 16. The complementary inverter made with the lightly doped pn junction showed a clear inversion of the input voltage to the output voltage with a gain of 0.13. Tunneling diodes in the form of heavily doped SiNW pn crossings exhibited negative differential resistance (NDR) behavior at forward bias with a 5: 1 peak-to-valley ratio. .
[0271]
Four types of important functional structures, including pn diodes, bipolar transistors, complementary inverters, and tunnel diodes, have been created by controlling and combining SiNW with variations in p and n-type doping levels. Nanoscale pn junctions were made in the form of crossed SiNW junctions. Electrotransport measurements on these pn junctions showed current rectification. n+It has been demonstrated that a pN crossed SINW junction structure can be employed in a bipolar transistor, with a common base / emitter current gain of 0.94 / 16. Inverters made with lightly doped pn crossings clearly showed an inversion of the input voltage to the output voltage with a voltage gain of 0.13. The result of the tunnel diode made with heavily doped pn crossing showed NDR behavior at forward bias with a PVR of 5: 1. The p-type and n-type SiNWs were synthesized by using diborane and phosphorus as doping sources during laser-assisted catalytic growth of SiNWs, respectively. Metal lead contact with SiNW on doped silicon substrate with 600 nm thermal oxide was defined by electron beam lithography. The pn, pp, and nn junctions were formed by crossing one p-type and one n-type, two p-types, and two n-type SiNWs, respectively. The type of junction was controlled by choosing the type of SiNW used to create a given junction. A typical field emission scanning electron microscope (FE-SEM) image of a cross-junction is shown in FIG. 27A, where four contact leads are labeled 1, 2, 3, and 4 for convenience of discussion. . FIG. 27B shows current versus voltage (IV) data for pn cross junctions where the diameters of the p- and n-type SiNWs are 20.3 nm and 22.5 nm, respectively. A four-terminal measurement through a junction involves passing a current between two adjacent leads (e.g., lead 1-2 or lead 1-4, positive current direction from p to n-SiNW), and the other two leads (e.g., , Lead 3-4 and lead 3-2). The IV curve through the junction (curve 130 in FIG. 27B) shows a small current at reverse bias (negative bias in this setup) and a very steep rise of current at forward bias (positive bias). In contrast, single p (between leads 1-3) and n (between leads 2-4) SiNWs show a linear IV behavior (curves 110 and 120, respectively, in FIG. 27B), and Implies ohmic contact. This rectification behavior must have been caused by the junction itself and can be explained by the energy band diagram of a pn junction diode. When the p and n-type SiNWs come into contact with each other, a built-in potential barrier is formed at the junction interface. Electrons cannot tunnel through a large space charge region formed at the junction interface, but can be transported by thermal excitation. The forward bias reduces the built-in potential barrier and allows a large amount of current to flow (FIG. 27E), while the reverse bias increases the barrier and lowers the current level (FIG. 27F).
[0272]
The p and n-type SiNW were separately dispersed in acetone. The pn junction was obtained by sequential deposition. A solution of one type of SiNW (e.g., n-type) was first deposited on the substrate and the position of the SiNW was recorded relative to the alignment marks. Next, another type of SiNW (eg, p-type) solution was deposited and the location of the crossed pn junction was recorded. The pp or nn junction was obtained by depositing only one type of SiNW (p-type or n-type). The position of the joint was recorded.
[0273]
The intrinsic oxide layer of the SiNW is thin enough that electrons can easily tunnel through the oxide layer, there is a modest coupling between the p and n-type wires at the junction, forming a built-in potential barrier. sell. This is confirmed by transport measurements at the pp and nn junctions. A single wire (between the 1-3, 2-4 leads) of the pp (FIG. 27C, curve 110) and nn junction (FIG. 27D, curve 120) shows a linear or almost linear IV behavior and good Suggest a contact. Two-terminal measurements (leads 1-2, 1-4, 2-3, or 3-4) of the pp (FIG. 27C, curve 130) and nn (FIG. 27D, curve 130) junctions are linear or almost linear I- 5 shows a V curve. Comparison of the resistance of the two-terminal measurement through the junction with the intrinsic resistance of a single SiNW suggests that the magnitude of the junction resistance is similar to the resistance of the wire, and that the oxide does not provide a significant electron tunneling barrier. Is done. Measurements on 20 independent pn junctions showed consistent current rectification behavior.
[0274]
Bipolar transistor is n+pn (FIG. 28A, left) or p+It is an np junction device, requiring a high doping level at the emitter and a low doping level at the base and collector. Good control of SiNW doping provides the ability to create this complex device. n+A pn bipolar transistor mechanically manipulates two n-type SiNWs (one heavily doped and the other lightly doped) on one lightly doped p-type wire. And operated in a common base configuration (FIG. 28A, right). FIG. 28B is a typical SEM image of a bipolar transistor. The SiNW and junction of the transistor were first characterized respectively. The IV curves of the three individual SiNWs are linear and the two individual junctions have current rectification behavior. n+The -type SiNW was used as an emitter, and the bipolar transistor was measured using the n-type as a collector. The emitter-base (EB) is typically forward biased to inject electrons into the base region. The collector-base (CB) voltage is greater than zero, the transistor is operated in active mode, the CB junction is reverse biased and only a small leakage current flows through the junction. However, the electrons injected from the emitter diffuse through the base, reach the space charge region of the CB junction, and are collected by the collector. The actual collector current depends only on the electrons injected from the emitter and only on the EB voltage. This can be clearly seen from region II of FIG. 28C, where the collector current increases with forward EB voltage, but the CB voltage resulting from the Early effect and the presence of a slowly increasing leakage current with reverse bias. About change slowly. The effect of the transistor is demonstrated by the large current flow at the reverse-biased collector junction and can be caused by carriers injected from nearby emitter junctions. When the (CB) voltage is less than zero, the bipolar transistor operates in a saturation mode (FIG. 28C, region I), where it is forward biased at both the EB and CB junctions. The collector current from the emitter injection is compensated by the forward biased CB current. Therefore, the collector current decreases both in forward C-B voltage. The higher the forward bias of EB, the higher the forward bias of CB required to compensate the current to zero (FIG. 28C, curves 1-4).
n+A pn bipolar transistor was made by deposition and mechanical manipulation. First, a p-type SiNW was deposited from a solution on a substrate. In the second step, n+And n-type SiNW were attached to a sharp STM tip and released on a p-type SiNW under an optical microscope.
[0275]
The common base current gain of the bipolar transistor in active mode is 0.94 (FIG. 28D) and the common emitter current gain is 16. The large current gain suggests three important points. The efficiency of current injection from the emitter to the base is very high, due to the higher emitter doping concentration than the base. Although the base region is large (15 μm), there is still active interaction between the emitter and collector. Most of the electrons injected from the emitter pass through the base to the collector, indicating that the mobility of the electrons in the base is extremely high. The space charge region between the base and collector has a high efficiency of collecting and sweeping electrons to the collector, suggesting that the oxide barrier at the interface does not contribute significantly, further confirming the analysis for a single pn junction Things. Bipolar transistors can be improved, for example, by reducing the base width, and can approach the performance of commercially available transistors with typical common base current gains greater than 0.99.
[0276]
Complementary inverters in the form of lightly p-doped and lightly n-doped SiNW crossings are for use in bottom-up building block applications in logic circuits, and to demonstrate the controlled doping capability of SiNWs Used. An outline of the cross SiNW inverter structure is shown in FIG. 29A (lower part), and the inverter structure in semiconductor physics is shown in FIG. 29A. The lightly doped p and n-type SiNWs in the inverter show a very large gate effect and are completely suppressed as shown for the p-type SiNW in the inset of FIG. 29B. As can be seen from FIG. 29B, the output voltage is negative (positive) at a positive (negative) input voltage, which is a typical inverter behavior. The output is grounded (biased) due to the suppression of the n-type (p-) wire by the negative (positive) input. The voltage gain, ie, the slope of the voltage conversion, is calculated to be 0.13. The gain is low compared to that of commercial inverters (greater than 1) but can be improved by thinning the gate oxide phase instead of 600 nm oxide and reducing the gate response of the SiNW, This can be improved by using lightly doped SiNW. It should be noted that more effort is required to form an ohmic contact to a lightly doped SiNW, and further investigation is required.
[0277]
The two lightly doped p-type and n-type crossed SiNWs form an inverter, while the degenerately doped two p-type and n-type crossed SiNWs form a tunnel diode. sell. In contrast to a pn junction, a tunnel diode does not exhibit rectifying behavior, but rather exhibits NDR behavior at forward bias, with a PVR of 5: 1 as shown in FIG. 29C. This difference can be explained by the mechanism of the Ezaki diode. p+And n+When the molds come into contact with each other, a built-in potential is formed, but the width of the space charge region is sufficiently small to allow electron tunneling. Electrons can tunnel through this thin space charge region under reverse bias (FIG. 29D left) and low forward bias (FIG. 29D center), causing current flow. Beyond a certain point, when the forward bias is further increased, the n-side conduction band moves to the p-side band gap, suppressing electron tunneling and reducing the current. As the forward bias is further increased, the built-in potential barrier decreases, and the thermal excitation mechanism dictates conduction and increases current.
[0278]
Specifically, FIGS. 27A-27F illustrate crossed SiNW junctions. FIG. 27A shows a typical FE-SEM image of a crossed NW junction having Al / Au as a contact lead. The scale bar is 2 μm. The diameter of the NW is in the range of 20 to 50 nm. Figures 27B-27D show the IV behavior of pn, pp, and nn junctions, respectively. Curves 110 and 120 correspond to the IV behavior of the individual p and n-type SiNW during bonding, respectively. Curve 130 represents a four terminal IV through a pn junction in FIG. 27B and a two terminal IV through a pp and nn junction in FIGS. 27C and 27D. In FIG. 27B, the solid line is the IV by tracking the current between leads 1 and 2 and simultaneously measuring the voltage between leads 3 and 4; the dashed line is the current between 1 and 4 It is an IV by tracking and measuring the voltage between 3 and 2. FIGS. 27C and 27D show IV through one pair of adjacent leads (1-2), and the dashed line shows I-V through the other three pairs (1-4, 2-3, 3-4). −V. 27E and 27F show the energy band diagrams of the pn junction under forward and reverse bias, respectively.
[0279]
28A-28D show n+A pn crossed SiNW bipolar transistor will be described. FIG. 28A shows n of semiconductor physics (left) and crossed SiNW structure (right).+1 shows an outline of a common base configuration of a pn bipolar transistor. n+, P, and n-type SiNW function as an emitter, a base, and a collector, respectively. The base is ground. The emitter is negatively biased at a certain value. The collector current is scanned from positive to negative. FIG. 28B shows a typical FE-SEM image of a SiNW bipolar transistor. The scale bar is 5 μm. FIG. 28C shows a case where the emitter and the base are SiNWs 15 μm apart from each other.+4 shows the collector current versus collector-base voltage behavior of a pn transistor. Curves 1-4 correspond to behavior at emitter-base voltages of -1, -2, -3, -4V. Regions I and II are separated by dashed lines and correspond to saturation mode and active mode, respectively. FIG. 28D shows common base current gain vs. collector-base voltage.
[0280]
29A-29D illustrate a complementary inverter and a tunnel diode. FIG. 29A illustrates a schematic diagram of a complementary inverter structure of semiconductor physics (top) and one formed by a lightly doped pn intersection (bottom). In the schematic below, one end of the n-type NW is biased to -5V and one end of the p-type NW is grounded. The input voltage is the back gate voltage, and the other ends of the p- and n-type NWs are short-circuited to the output terminal. FIG. 29B shows the output voltage versus input voltage of the pn-crossing inverter. The inset in FIG. 29B shows the IV curve of the p-type NW of the inverter. Curves 1-5 correspond to IV curves at back gate voltages = -50, -30, -10, 0 and 10V, respectively. The n-type NW of this inverter has a similar IV behavior and the gate voltage is completely suppressed at -30V. FIG. 29C shows data from a two-terminal measurement of a tunnel diode made from a heavily doped pn intersection. As a result of the test, the IV behavior of each p- and n-type SiNW was linear. The inset in FIG. 29C is an enlargement of a portion of the IV curve showing NDR. FIG. 29D shows an energy band diagram of a crossed SiNW tunnel diode. With reverse bias (eg, position 1 in FIG. 29C), electrons can tunnel through the junction (left diagram). At low forward bias (eg, position 2 in FIG. 29C), electron tunneling is also allowed (middle diagram). Increasing the forward bias further inhibits electron tunneling (right diagram).
[0281]
Example 7
This example illustrates the preparation of an embodiment of the present invention. A stable ethanol suspension of nanowires (NW) is prepared by sonicating the NW in ethanol for about 3 minutes in an ultrasonic bath. The substrate (silicon wafer) is NH2It is covered by a self-assembled monolayer (SAM) having ends. Then, a microfluidic mold of PDMS is created. The microchannel formed when the substrate contacts the PDMS mold has three walls of code corresponding to the stamped shape in the mold, and the fourth is a chemically modified substrate as already described. Corresponds to the surface.
[0282]
The NW suspension is passed through the as-created microchannel while applying a bias of +100 V to the substrate. After a flow time of about 10 minutes, the channels are washed with ethanol and air dried. The PDMS stamp was removed, and the NW array was observed to align with the flow direction on the substrate surface.
[0283]
By changing the flow direction and applying a layer-by-layer scheme, multiple crossbars were formed from the NW array.
By applying a pattern to the surface, the NW was aligned or positioned at a certain place.
[0284]
The patterning process was as follows. A layer of PMMA is spin-coated on the substrate surface and a pattern (eg, a selectively exposed Si surface that is subsequently chemically functionalized) is written using EBL (Electron Beam Lithography). Fill the bottom of the PMMA trench with NH2-Exposed on the SAM-covered Si surface. As the flow of the NW suspension moves through these patterns (where the surface is patterned as described above), the NWs are oriented into the PMMA trench. Then, lift PMMA. The NW sticks to the PMMA surface, forming a normal array of devices.
[0285]
Example 8
The gallium phosphide (GaP), indium phosphide (InP), and silicon (Si) nanowires used in these studies were synthesized by laser-assisted catalytic growth and subsequently suspended in an ethanol solution. Generally, NW arrays are assembled by passing the NW suspension through a flow channel structure formed between a poly (dimethylsiloxane) (PDMS) mold and a flat surface (FIGS. 30A and 30B). The parallel and crossed arrays of NWs are easily implemented using single (FIG. 30A) and sequential cross flow (FIG. 30B), respectively, and the assembly process is as follows.
[0286]
In a typical example of a parallel assembly of NWs, nearly all NWs are aligned in one direction (eg, flow direction). There is a little small from the flow direction. Examination of the assembled NW on a larger length scale (FIG. 31B) shows that the alignment easily exceeds a few hundred μm. Indeed, based on experiments performed with channels ranging in width from 50 to 500 μm and lengths ranging from 6 to 20 mm, the alignment of the NWs extends to the millimeter length scale and is limited by the size of the flow channel. It seems to be.
[0287]
Several types of experiments were performed to understand the factors controlling NW alignment and average spacing. First, the degree of alignment can be controlled by the flow rate. Increasing the flow velocity significantly narrows the width of the angular distribution of the NW with respect to the flow direction (inset in FIG. 31C). From a comparison of the distribution of widths measured over a wide range of conditions, the width decreases rapidly from the lowest flow velocity, about 4 mm / s, and approaches a nearly constant value at about 10 mm / s (FIG. 31C). At the maximum flow rates examined in this study, over 80% of the NWs were aligned within ± 5 degrees of the flow direction (inset, FIG. 31C). The observed results can be explained in the framework of shear flow (shear flow). Specifically, the channel flow near the substrate surface is similar to the shear flow, and aligns the NW in the flow direction before being fixed to the substrate. The higher the flow rate, the higher the shear force and the better the alignment.
[0288]
In addition, the average NW surface coverage can be controlled by the flow duration (FIG. 31D). Experiments performed at constant flow rates show that the NW density increases systematically with the duration of the flow. According to these experiments, a flow duration of 30 minutes results in a density of about 250 NW / 100 μm, or an NW / NW spacing of 400 nm. By extending the deposition time, the spacing between the NW arrays can be on the order of 100 nm or less. Deposition rates and average intervals versus time are strongly dependent on surface chemical functionality. Specifically, on a partially positively charged amino-terminated monolayer, a methyl-terminated monolayer or elementary SiO 22GaP, InP, and SiNW are deposited faster than any of the surfaces. It is important to recognize that the minimum spacing of alignment NWs that can be achieved without contacting the NWs-NWs depends on the length of the NWs used in the assembly process. Recent developments demonstrating control of the length of the NW in the 100 nanometer to tens of micrometer scale should extend the range of spacing that can be achieved without contact.
[0289]
These results demonstrate the ordering of the NW structure over multiple length scales-organizing nm diameter wires over the range of 100 mm to μm scale and mm scale. This hierarchical order bridges the microscopic and macroscopic worlds, although it is also necessary to define their spatial position to enable highly controlled assembly. This important goal is achieved by using complementary chemical interactions between the chemically patterned substrate and the NW. SEM images of representative experiments (FIGS. 32B-32D) show a parallel NW array with the same lateral period as the surface pattern. These data demonstrate that NWs are preferentially assembled at locations defined by chemical patterns, and further indicate that periodic patterns organize the NWs into a regular superstructure. It is important to recognize that only patterned surfaces do not provide good control of 1D nanostructure organization. The assembly of NT and NW on patterned surfaces is where 1D nanostructures align, bridge and surround the patterned area without much directional control Is shown. Fluid flows are used to avoid these significant problems and to allow control of the assembly in one or more directions. Combining this approach with other surface patterning methods (eg, nanoscale domain formation and spontaneous ordering of molecules in diblock copolymers) produces well-ordered NW arrays that go beyond the limits of conventional lithography Can be done.
[0290]
Using this general approach, the NW can be organized into more complex, crossed structures that are important for building dense nanodevice arrays by the layer-by-layer scheme described in FIG. 31B. Can be. The formation of more complex, crossed structures requires that the nanostructure-substrate interaction be sufficiently strong that the sequential flow steps do not affect the preceding flow steps. For example, by interchanging flows in orthogonal directions in a two-step assembly method, an intersecting bar structure is obtained (FIGS. 33A and 33B). Figures 33A-B show that a very simple, low cost, fast and scalable method results in multiple intersection bars with only a few hundred nanometer spacing between individual intersections. Although the spacing between the individual NWs is not completely uniform, the periodic array can be easily drawn using the patterned surface. Notably, these cross bar structures can provide functional devices.
[0291]
This fluid approach is inherently very parallel and scalable, plus the directivity of geometrically complex structures is controlled by simply controlling the angle between flow directions in sequential assembly steps. Enable some assembly. For example, an equilateral triangle (FIG. 33C) was assembled by a three layer deposition procedure with 60 ° between the three flow directions. Thus, the method of flow alignment provides a flexible way to meet the needs of many device configurations, including those that require multiple "layers" of NWs.
[0292]
An electric field can be used to align the suspension of semiconductor NWs into a parallel NW array and a single NW intersection, and a patterned microelectrode array is used to generate the electric field. However, fringe fields and charges can introduce significant complexity into the assembly of multiple intersections on a submicron scale.
[0293]
An important feature of this layer-by-layer assembly scheme is that each layer is independent of the other, and by simply changing the composition of the NW suspension used in each step, the homo- and heterojunction configurations are each At the intersection. For example, using this approach for n-type and p-type NWs and NTs, individual nanoscale devices can be directly assembled and subsequently addressed, with NW / NT as both interconnect and active device elements. Works. A typical 2x2 crossed bar array of n-type InP NWs connected to metal electrodes at all eight ends of the NW demonstrates this point (Figure 33D). Transport measurements (FIG. 33E) show that current flows through any two of the eight termini and that the characteristics of individual NWs and NW-NW junctions can be evaluated. The current-voltage (IV) data recorded for each of the four intersections shows a straight or nearly straight line (curve 200), consistent with expectations for nn type junctions. Using this approach, dense and individually addressable nanoLEDs and electrons can be used because a single NW / NW pn junction formed by random deposition exhibits characteristic behavior in light emitting diodes (LEDs). More complex nanodevices can be assembled.
[0294]
Additional studies indicate that single-walled carbon nanotube and double DNA suspensions can be aligned in a parallel array using a fluid approach.
Specifically, FIGS. 30A and 30B are schematics of a fluid channel structure for a flow assembly. FIG. 30A shows channels formed when the PDMS mold is brought into contact with a flat substrate. The NW assembly was performed by flowing the NW suspension through the channel at a controlled flow rate for a set duration. Upon removal of the PDMS mold, a parallel array of NWs was observed on the substrate in the flow direction. FIG. 30B illustrates that multiple crossed NW arrays can be obtained by sequentially changing the flow direction in a layer-by-layer manner.
[0295]
31A-31D illustrate a parallel assembly of a NW array. 31A and 31B are SEM images of a parallel array of InP NWs aligned during the channel flow. The scale bar corresponds to 2 μm and 50 μm in FIGS. 31A and 31B, respectively. Silicon used for flow assembly (SiO2/ Si) Substrate is immersed in a chloroform solution of 1 mM 3-aminopropyltriethoxysilane (SAM) for 30 minutes, and then heated at 110 ° C. for 10 minutes to form a functional group by an amino-terminal self-assembled monolayer film. Be transformed into Most of the substrates used in the following experiments were functionalized in a similar manner unless otherwise noted. FIG. 31C shows the spread of the NW angle from the flow direction versus flow velocity. Each data point in FIG. 31E was obtained by statistical analysis of an angular distribution of about 200 NW and shows a histogram of the NW angular distribution at a flow rate of 9.40 mm / s. FIG. 31D shows the average density of NW array versus flow time. The average density was calculated by dividing the average number of NWs at any channel intersection by the channel width. Most of the experiments were performed at a flow rate of 6.40 mm / s.
[0296]
32A-D illustrate the assembly of a periodic NW array. FIG. 32A is a schematic diagram of an NW assembly on a chemically patterned substrate. Light gray areas correspond to amino-terminated surfaces, dark gray areas correspond to either methyl-terminated or bare surfaces. NW is preferentially attracted to the amino-terminal region of the surface. FIGS. 32B and 32C show parallel arrays of GaP NWs aligned on a poly (methyl methacrylate) (PMMA) patterned surface at 5 μm and 2 μm intervals. The dark areas correspond to the remaining PMMA, and the light areas are amino-terminated SiOMA.2/ Si surface. NWs are preferentially attracted to the amino-terminal region. PMMA is patterned with standard electron beam (E-beam) lithography and the resulting SiO2The surface was immersed in a 0.5% APTES in ethanol solution for 10 minutes, followed by functionalization at 100 ° C. for 10 minutes. 32B and 32C, the scale bars correspond to 5 μm and 2 μm, respectively. FIG. 32D shows a 500 nm-spaced GaP NW parallel array obtained using a patterned SAM surface. SiO2/ Si surfaces were first functionalized with methyl-terminated SMA by immersion in pure hexamethyldisilazane (HMDS) at 50 ° C for 15 minutes followed by 110 ° C for 10 minutes. This surface was patterned by E-beam lithography to form an array of parallel features with a period of 500 nm and subsequently functionalized with APTES. Scale bar corresponds to 500 nm.
[0297]
33A-33E illustrate layer-by-layer assembly and transport measurements for crossed NW arrays. 33A and 33B show typical SEM images of InP NW crossed arrays obtained in a two-step assembly method with orthogonal flow directions in sequential steps. The flow direction is indicated by the arrow in the image. FIG. 33C shows an equilateral triangular GaP NW obtained in a three-step assembly method with an angle between the flow directions indicated by the numbered arrows of 60 °. In the three images, the scale bar corresponds to 500 nm. FIG. 33D shows a SEM image of a typical 2 × 2 intersection array created by sequential assembly of n-type InP NWs using orthogonal flows. Ni / IN / Au contact electrodes were deposited by thermal evaporation and patterned by E-beam lithography. The NW was briefly (3-5 s) etched in a 6% HF solution to remove the amorphous oxide outer layer before electrode deposition. The scale bar corresponds to 2 μm. FIG. 33E shows a representative IV curve from a two terminal measurement of a 2 × 2 crossed array. Curve 210 represents the IV of the four individual NWs (ad, bg, cf, eh) and curve 200 represents the IV through four nn cross junctions (ab, cd, ef, gh). .
[0298]
Field effect transistors, pn junctions, light emitting diodes, bipolar transistors, complementary inverters, and tunnel diodes have been demonstrated. Existing molds for semiconductor devices can be created using nanoscale wires. The following are some examples of applications: chemical and biological sensors; memory and computing; photo and polarization detectors; display tags with photoluminescent properties; single electron transistors; photovoltaic solar cells; Ultra-tip probe for and near-field imaging; Microelectrodes for electrochemical and biological applications; Wiring for nanoelectronics and optoelectronics; Temperature sensors; Pressure sensors; Flow sensors; Mass sensors; Photon emitters and detectors; ballistic and coherent transport for quantum computing; spintronic devices; assembly of nanoscale wires for 2D and 3D photonic bandgap materials.
[0299]
The following is a description of alternative techniques for assembling nanoscale wires to form devices.
[0300]
Nanoscale wires (or any other elongated structures) can be aligned by creating a flow of a nanoscale wire solution over a surface, where the flow is a channel flow or any other It may be a flow by a method. Nanoscale wire arrays with controlled location and periodicity can be created by patterning the substrate surface and / or by conditioning the surface of the nanoscale wire with different functional groups, Control of periodicity is achieved by designing specific complementary forces (chemical, biological, electrostatic, magnetic, or optical forces) between the patterned surface and the wire. Is realized. For example, the A wire goes to the A 'patterned area, the B wire goes to the B' patterned area, the C wire goes to the C 'patterned area, and all other wires go to their respective patterned areas. The substrate surface and / or the nanoscale wires can be conditioned by different molecules / materials, different charges, different magnetons, different light intensities (eg, interference / diffraction patterns from light beams), or any combination thereof. The assembled wire array can also be transferred (eg, by stamping) to another substrate. Nanoscale wires can be assembled by complementary interactions. Flow can be used to assemble nanoscale wires in the methods described above, but is not limited to flow alone. The assembly of nanoscale wires can be performed using only complementary chemical, biological, electrostatic, magnetic, or optical interactions (although less controlled). Nanoscale wires may be aligned along the corners of surface steps or along trenches. Nanoscale wires can be assembled using physical patterns. Nanoscale wires are deposited on a substrate using a solution in a physical pattern (eg, surface steps, trenches, etc.). The physical pattern can be formed by unprocessed crystal lattice steps, self-assembled diblock copolymer stripes, imprinted patterns, or any other pattern. Nanoscale wires may be assembled by electrostatic or magnetic forces between the nanoscale wires. By introducing a charge on the surface of the nanoscale wires, the electrostatic forces between the nanoscale wires can align the nanoscale wires in a certain pattern, for example, a parallel array. Nanoscale wires can be assembled using Langmuir-Blodgett (LB) films. The nanoscale wire is first surface conditioned and dispersed on the surface of the liquid phase to form a Langmuir-Blodgett (LB) film. Nanoscale wires can be aligned in different patterns (eg, parallel arrays) by compressing the surface. Then, the nanoscale wire pattern can be transferred to a desired substrate.
[0301]
Nanoscale wires can be assembled by dispersing the nanoscale wires in a flexible matrix (eg, a polymer) and shear-stretching, followed by stretching the matrix in one direction. It can be aligned in the direction of elongation by the shearing force. The matrix can then be removed and the aligned nanoscale wire array can be transferred to the desired surface. Matrix elongation is caused by mechanical, electrical, optical, and magnetic forces. The extension direction may or may not be in the plane of the substrate.
[0302]
Example 9
This example illustrates the synthesis and characterization of a compositionally modulated nanoscale wire superlattice. In this example, nanoscale wires formed from GaAs and GaP were studied. GaAs is known as a direct bandgap semiconductor, and GaP is an indirect gap semiconductor.
[0303]
Gallium arsenide (GaAs) / gallium phosphide (GaP) superlattices were grown by laser-assisted catalytic growth (LCG) using GaAs and GaP targets. FIG. 67 shows an outline of the synthesis method. The nanocluster catalyst 211 was used to nucleate and direct the growth of the one-dimensional semiconductor nanoscale wire 212 (FIG. 67A), retaining the catalyst at the end of the nanoscale wire. Upon completion of the first growth step, another material 213 was grown from the end of the nanoscale wire (FIG. 67B). By repeating these steps, a compositional superlattice was created in a single nanoscale wire (FIG. 67C).
[0304]
Nanoscale wires were synthesized using either LCG (GaAs, GaP, and InP) or CVD (Si) using gold nanoclusters to direct growth. Gold nanoclusters were deposited on an oxidized silicon substrate and placed in a reactor furnace. The LCG method uses a pulsed ArF excimer or Nd-YAG laser to ablate solid targets of GaAs, GaP, and InP for laser-blanch grown nanoscale wires, 700-850 ° at 100 Torr and 100 standard cubic cm / min ( Growth was performed in an argon flow of (sccm). Between each layer of a given superlattice, there was a pause of approximately 45 seconds during ablation. Silicon nanoscale wires were grown by CVD at 450 ° using silane (3 sccm) and 100 ppm diborane (p-type) or phosphorus (n-type) in helium (18 sccm). The furnace was evacuated before switching the dopant.
[0305]
The resulting nanoscale wires were subjected to a short sonication in ethanol and deposited on a copper grid for TEM analysis. HRTEM images and EDS spectra from the nanoscale wire superlattices were taken on a JEOL 2010F microscope. Single junction element mapping was performed on a VG HB603 STEM.
[0306]
Nanoscale wires dispersed in ethanol were deposited on silicon substrates (600 nm oxide) and electrical contacts were defined using electron beam lithography. Ti / Au contacts were used for Si nanoscale wires and were annealed at 400 ° C. following deposition. InP LED contacts are processed in a two-step process, the first contact (n-type) is made using Ge / Au or Ni / In / Au, and the second contact (p-type) is Zn / Au. Created using The contacts were annealed at 300-350 ° C. following the deposition.
[0307]
Digital Instruments Nanoscope III with extension module was used for EFM and SGM measurements. A 5 nm Cr / 45 mm Au coated FESP tip was used for imaging. For the EFM, the Nanoscope was operated in LiftMode with a lift height of 60 nm and a scan speed of 0.5 Hz.
[0308]
Single nanoscale wire photoluminescence images and spectra were obtained using a homemade far-field epi-fluorescence microscope. The excitation light (488 nm) was focused by a lens (NA = 0.7) on a spot of about 30 μm diameter on a quartz substrate on which nanoscale wires had been deposited. A typical excitation energy density is about 1.0 kW / cm2Met. The polarization of the excitation light was changed using a λ / 2 wavelength plate. Samples were mounted in air at room temperature (ie, about 25 ° C.) or mounted on a cryostat cold finger and cooled to 7K. The resulting photoluminescent image and spectrum were collected by the same lens and the excitation light was removed through a filter, focused, imaged, or dispersed in a liquid nitrogen cooled charge coupled device. Emission polarization was analyzed with a Glan-Thompson polarizer in front of a spectrometer.
[0309]
A transmission electron microscope (TEM) image of the product of this synthesis is shown in FIG. The TEM can focus on the junction area because the nanoscale wires can be controlled directly by the growth time. An optical resolution TEM (HRTEM) image of the GaAs / GaP junction region shows a crystalline nanoscale wire core without distinct defects, as shown in FIG. 68A, with the nanoscale wire axis along the <111> direction. Show. Samples were grown from 20 nm gold nanocluster catalyst. The scale bar is 10 nm. The two-dimensional Fourier transform (2DFT) calculated from the high-resolution image containing the junction region shows a pair of reciprocal lattice peaks along different lattice directions, as shown in the inset of FIG. The 2DFT calculated from the region shows only a single reciprocal lattice peak (not shown). From the analysis of these peak data, the lattice constants of 0.5474 ± 0.0073 nm and 0.5668 ± 0.0085 nm were found, indexed to the zincblende structure of GaP and GaAs, and GaP (0.5451 nm) and GaAs (0. 5633 nm). 2DFT also reveals splitting of reciprocal lattice peaks along <111>, <-111>, and <-200> lattice directions of the [0-22] zone axis, corresponding to the lattice constants of GaAs and GaP.
[0310]
Compositional variation across the junction was investigated using local element mapping of the heterojunction by energy dispersive X-ray spectroscopy (EDS). Elemental maps generated from the scanning TEM images show that gallium was uniformly distributed along the length of the nanoscale wire (FIG. 68c), and that phosphorus (FIG. 68d) and arsenic (FIG. It appeared to be localized in the GaP and GaAs portions of the wire heterostructure. The quantitative analysis of phosphorus / arsenic composition variation illustrated in FIG. 68f shows that the transition of this particular nanoscale wire is not abrupt at the atomic level, but rather GaP and GaAs over a 15-20 nm length scale. Indicates a transition between phases. The diameter of this nanoscale wire was about 20 nm.
[0311]
Thus, this example illustrates the synthesis and characterization of compositionally modulated nanoscale wires.
[0312]
Example 10
This example illustrates the synthesis and characterization of a compositionally modulated nanoscale wire superlattice in which the number of periods and the repetition interval were varied during growth.
[0313]
The preparation and synthesis of gallium arsenide (GaAs) / gallium phosphide (GaP) was performed using the procedure described in Example 1. The composition superlattice of a single nanoscale wire was generated using a repetition of the LCG process.
[0314]
TEM images of nanoscale wires prepared using these techniques show a six-period structure and (GaP / GaAs)3Corresponds to superlattice. These images are shown in FIG. 69a. The nanoscale wire was about 20 nm in diameter and had uniform features over a length of 3 μm. The background mesh in FIG. 69a is from a carbon film that has been nano-deposited for imaging. The scale bar represents 300 nm.
[0315]
Spatially resolved EDS measurements of the nanoscale wire (shown in FIG. 69b) further demonstrate that the phosphorus and arsenic regions are distinct from each other and that there is minimal alternating overlap or overlap between the two types of regions. Moreover, these data show that each of the GaP and GaAs nanoscale wire segments has a length of about 500 nm, consistent with the equal growth times used for each segment. These data also show that the growth time is relatively constant during the entire nanoscale wire synthesis. The symbols in FIG. 69b indicate the positions of the nanoscale wires shown in FIG. 69a where the elemental analysis of the superlattice was performed. The P Kα peak was found to be about 2.015 keV and the As Kα peak was found to be about 10.543 keV. The spectrum shows a periodic modulation of the nanoscale wire composition and three uniform GaP spectra separated by three uniform GaAs spectral periods.
[0316]
The above (GaP / GaAs)3Photoluminescence images of individual nanoscale wires from the superlattice sample show that these nanoscale wires exhibit an emission pattern of three spots separated by dark areas, as shown in FIG. 69c. This pattern is consistent with the emission resulting from three GaAs regions separated by a dark GaP region that acts as an optical "spacer". Control experiments of individual examples of pure GaAs and GaP nanoscale wires show that strong luminescence is obtained from GaAs but not from GaP.
[0317]
The GaAs region also exhibits strong polarization dependence, emitting light when the excitation is polarized parallel to the nanoscale wire axis (||), as shown in FIG. 69c, and the polarization is perpendicular to the nanoscale wire axis (⊥ ) If it gets dark. The emission from the superlattice was also found to be highly polarized along the wire axis.
[0318]
FIG. 69c illustrates photoluminescent nanoscale wires under parallel excitation (||) and vertical excitation (⊥) (inset). The three bright regions under parallel excitation correspond to the three GaAs (direct band gap) regions and the dark segments correspond to the GaP (indirect band gap) region. No photoluminescence above background was observed for vertical excitation due to the dielectric contrast between the nanoscale wire and its surroundings. The length of the scale bar is 5 μm.
[0319]
Systematic variations in growth time have produced nanoscale wire superlattices with well-defined changes in periodicity. For example, as shown in FIG. 69d, in a photoluminescence image of an eleven-layer superlattice in which the length of the GaP region is doubled for each layer and the GaAs period is kept constant, the distance between the light-emitting GaAs regions is a nanoscale wire. To be doubled along the length of. The diameter of the nanoscale wire shown in FIG. 69d was about 40 nm and the superlattice had the following structure: GaP (5 nm) / GaAs (5 nm) / GaP (5 nm) / GaAs (5 nm) / GaP (10 nm) / GaAs (5 nm) / GaP (20 nm) / GaAs (5 nm) / GaP (40 nm) / GaAs (5 nm) / GaP (10 nm). The inset illustrates this structure. The scale bar is 5 μm.
[0320]
In addition, a 21-layer GaP / GaAs layer consisting of four short cycles (GaP / GaAs), followed by three long GaP spacers, and finally four relatively short cycles (GaAs / GaP) is repeated. The photoluminescence spectrum of the grating is illustrated in FIG. 69e, which shows a well-defined spacing between the two regions. The structure of the nanoscale wire shown in FIG. 69e is (GaP / GaAs)10GaP, the nanoscale wire has a group of four equally spaced spots on the left, two with a larger gap in the center, and finally another set of four equally spaced. Nanoscale wires are about 25 μm long.
[0321]
Thus, this example illustrates the synthesis and characterization of a compositionally modulated nanoscale wire superlattice in which the number of periods and the repetition interval were varied during growth.
[0322]
Example 11
This example illustrates an example of a nanoscale wire that has the characteristics of a diode.
Individual silicon nanoscale wires with p / n junctions were created by chemical vapor deposition and dopant modulation catalyzed by gold nanoclusters. Due to the insufficient sensitivity of EDS to characterize the dopant profile, these nanoscale wire p / n junctions are characterized at the single nanowire level by various electrical measurements, as shown in FIG. Was. The scale bar in FIG. 70 is 500 nm.
[0323]
As shown in FIG. 70a, current (I) versus voltage (Vsd) Silicon nanoscale wire measurements show rectification behavior consistent with the presence of a p / n junction in the nanowire. The inset illustrates the transport of silicon nanoscale wire devices with source (S) and drain (D) electrodes as described and the electrical characterization of single nanoscale wires by probe microscopy, as well as scanning electron microscopy images.
[0324]
The local nanoscale wire potential and gate response were characterized by electrostatic force microscopy (EFM) and scanning gate microscopy (SGM), respectively, to determine current rectification by p / n junctions within the nanoscale wire. EFM images of a typical p / n junction at reverse bias (eg, shown in FIG. 70b) showed that the entire voltage drop occurred at the p / n junction itself; EFM measurements showed forward or reverse bias (shown No) indicates that no potential drop has occurred in the contact region below,sdEliminate the contact / nanoscale wire interface as a rectifier in behavior. In FIG. 70b, an EFM phase image of the nanoscale wire diode was obtained under reverse bias with the probe at + 3V and the drain (right) at + 2V. The signal is proportional to the square root of the tip-surface potential difference and shows a sharp drop at the center of the wire at the junction.
[0325]
In Figure 70c, the SGM image recorded for the nanoscale wire device under forward biased scanning tip-gate conditions shows that conductivity increases to the right of the junction (n-type region). ), Indicating that the conductivity is reduced on the left side of the junction (indicating a lack of p-type region). The image shows the source-drain current recorded as the probe tip (+ 10V) was scanned across the device. Drain to -2V (Vsd= 2V), light areas correspond to a positive amount of increase in ISD and dark areas correspond to a decrease in ISD. A vertical white dashed line indicates the junction also shown in FIGS. 70b and 70c.
[0326]
FIG. 70d illustrates the schematic of an InP nanoscale wire LED, and FIG. 70e illustrates the polarized emission from the LED along the nanoscale wire axis. In FIG. 70e, the white dashed line indicates the edge of the electrode and was determined from the white light image. With vertical polarization, it was not detected by electroluminescence. The scale bar in FIG. 70e indicates 3 μm.
[0327]
In conclusion, the abrupt change of the main carrier type is consistent with the position of the junction in the nanoscale wire as determined by EFM. Thus, the doped nanoscale wire exhibits diode behavior.
[0328]
Example 12
In this example, a quantum confinement model constructed to describe the photoluminescence of certain embodiments of the present invention is described.
[0329]
An effective mass model (EMM) was built using the particle-in-a cylinder wavefunction for electrons and holes. In this model, the energy shift ΔE with respect to the bulk band gap as a function of the nanoscale wire radius R is
[0330]
(Equation 4)
Figure 2004535066
[0331]
(Where m*Is the reduced effective exciton mass (me mh / (me + mh)),
[0332]
(Equation 5)
Figure 2004535066
[0333]
Is Planck's constant, α01(≒ 2.405) is the first zero-order term of the zero-order Bessel function, L is the effective nanoscale wire length, e is the electron charge, and ε is the dielectric constant of InP.
[0334]
The exciton wave function of equation (1) was taken from the simple product of the single particle electron and hole wave functions in cylindrical coordinates:
[0335]
(Equation 6)
Figure 2004535066
[0336]
(Where J0(Α01 re, h)) Is the 0th order Bessel function, L is the length of the cylinder, and N is the normalized constant. )
Given in. The first term in equation (1) describes the size dependent kinetic energy confinement imposed by the walls of the nanoscale wire cylinder. The second term is the Coulomb attractive interaction between the first order electron and hole in perturbation theory, 1 / | xe-XhNumerical solutions were obtained using the expansion of the Green function for |.
[0337]
Reduced effective mass m*Using as a key fitting parameter, fitting the experimental data with this model showed that the model captured the essential physics of the system. 0.052 m reduced effective mass at room temperature determined from fitting0(M0Is the free electron mass) is the previously reported value of 0.065 m for bulk InP.0Matches. The smaller effective mass was attributed to the crystalline orientation of the nanoscale wire; that is, the nanoscale wire growth axis corresponded to the orientation of the heavy holes in InP. The smaller observed effective mass was consistent with confinement perpendicular to crystal growth where the hole mass was reduced. Reduced mass value determined at 7K, 0.082 m0Was consistent with the observation that the effective carrier mass in InP increased with decreasing temperature.
[0338]
Thus, this example illustrates a quantum confinement model built to illustrate the photoluminescence of certain embodiments of the present invention.
[0339]
Example 13
This example illustrates the calculation of the theoretical polarization ratio in indium phosphide nanoscale wires.
This can inevitably be explained in terms of the large differences in nanoscale wire / air dielectric properties inherent in free-standing materials.
[0340]
The large polarization response of a nanoscale wire is obtained by quantitatively modeling the nanoscale wire as an infinite dielectric cylinder in vacuum, since the wavelength of the excitation light is much larger than the diameter of the wire. When the incident field is polarized parallel to the cylinder, the electric field does not decrease within the cylinder, and when polarized perpendicular to the cylinder, the intensity attenuates according to the following equation:
[0341]
(Equation 7)
Figure 2004535066
[0342]
(Where EiIs the electric field in the cylinder and EeIs the excitation field, ε is the dielectric constant of the cylinder, ε0Is the vacuum dielectric constant. ) Using the dielectric constant of bulk InP of 12.4, the theoretical polarization ratio was calculated to be 0.96.
[0343]
Thus, this example illustrates the calculation of the theoretical polarization ratio of an indium phosphide nanoscale wire.
[0344]
Example 14
This example illustrates the formation and characterization of a nanoscale wire, according to one embodiment of the present invention.
[0345]
Monodisperse single-crystal InP nanoscale wire building blocks were synthesized by laser-assisted catalytic growth via colloids and deposited from solution suspensions on quartz substrates for photoluminescence measurements. Atomic force microscopy measurements shown in FIG. 63a show that the individual nanoscale wires deposited in this way are monodisperse, well-separated, and have unique photoluminescence properties without specific averaging in collective measurements. Indicates that can be examined. The scale bar is 5 μm.
[0346]
In FIG. 63b, room temperature images of the total photoluminescence intensity recorded for individual wires show uniform emission intensity over the entire length of the nanoscale wire within the spatial resolution of about 1 μm of these experiments. The scale bar in this figure represents 5 μm. Photoluminescence images were taken at room temperature with an exposure time of about 2 s.
[0347]
In addition, as shown in FIG. 63c, the luminescence spectra recorded at different locations along the nanoscale wire axis show approximately the same line shape and emission energy. Photoluminescence spectra were collected at different locations along the nanoscale wire, as shown in FIG. 63b. For clarity, spectra from different locations were normalized to a common maximum and shifted up. Uniform photoluminescence is also observed in measurements recorded at low temperatures (eg, 7K), where the nanoscale wire has a sufficiently regular structure and this energy scale, 7-300kBSuggested to prevent strong localization. Photoluminescence images were taken at room temperature with an exposure time of about 10 s.
[0348]
Optical and electronic properties of one-dimensional semiconductors depended on size due to quantum confinement effects. These effects were investigated directly from photoluminescence studies of individual, isolated InP nanoscale wires 50, 20, 15, and 10 nm in diameter. The spectra recorded at room temperature (FIG. 64a) and at 7K (FIG. 64b) showed a systematic shift in energy toward higher as the nanoscale wire diameter decreased. Typical line widths in FIGS. 64a and 64b were found to be 90-150 and 50-60 meV, respectively. In addition, these experiments show that all of the diameter-dependent spectra recorded at 7K have a high energy shift, with the bulk bandgap shifting from 1.35 to 1.42 eV as the temperature decreases from room temperature to 7K. No contradiction.
[0349]
Using monodispersed samples, data recorded from a number of freestanding wires of each diameter also show the same luminescence maximum and linear shape for each diameter and temperature. The plot summarizing the diameter-dependent photoluminescence maxima determined at room temperature (FIG. 64c) and at 7K (FIG. 64d) demonstrates that the value uncertainty is small compared to the size-dependent change. The diameter of the wire was measured using a TEM, and the highest intensity emission energy was obtained from the photoluminescence spectrum of a single nanoscale wire. Twenty to fifty wires were measured per sample. These results explain the uniformity of the nanoscale wire.
[0350]
Data fitting to photoluminescence data depending on the diameter was relatively insensitive to the value of L, and reasonable fitting was obtained at L> 10 nm. Values of L that are smaller than the true nanoscale wire length phenomenologically account for the slight blue shift (expected to be similar to bulk InP) present in 50 nm nanoscale wires.
[0351]
Line widths were also consistently broadened in these single wire photoluminescence measurements. Broadening may mean delocalization, but uneven broadening and small diameter fluctuations due to surface conditions may also contribute to broadening. It is possible that the latter contribution is less important, since the spatially resolved spectrum is very uniform and no evidence of localization is observed in the image. Thus, these data indicate a one-dimensional system delocalized, indicating a quantum dot-like emission that is not strongly localized.
[0352]
FIG. 65a illustrates the photoluminescence polarization anisotropy of a single InP nanoscale wire. These spectra were recorded with the polarization of the laser aligned parallel (solid line) and perpendicular (dashed line) to the wire axis. The polarization ratio, ρ (ρ), was found to be 0.96. The inset illustrates the change in intensity as a function of laser polarization angle with respect to the wire axis.
[0353]
FIG. 65b shows the emission spectrum of the wire of FIG. 65a. These spectra were taken with excitation parallel to the wire and a polarizer was placed in the detection optics. The polarization ratio for parallel (solid line) to vertical (dashed line) emission was found to be 0.92. While the spectra in FIGS. 65a and 65b were taken at room temperature, the spectra recorded at 7K showed almost the same behavior.
[0354]
FIG. 65c illustrates a dielectric difference model for polarization anisotropy. Nanoscale wires were treated as infinite dielectric cylinders in a vacuum, and laser polarization was considered as an electric field in the indicated orientation. Field strength calculated from Maxwell's equation (| E |2) Is the vertical polarization E⊥, The field is greatly attenuated inside the nanoscale wire and the parallel polarization E||Shows that the field inside the nanoscale wire is not affected.
[0355]
FIG. 66 illustrates various InP nanoscale wire photodetectors. FIG. 66a illustrates the use of nanoscale wires as photodetectors by measuring the change in photoconductivity as a function of incident light intensity and polarization. The inset illustrates a FE-SEM image of a 20 nm diameter nanoscale wire with a contact electrode. The scale bar is 2 μm. Electrical contacts to the nanoscale wires are defined by electron beam lithography, and the Ni / In / Au contact electrodes are thermally vaporized.
[0356]
FIG. 66b is a graph of conductance G versus excitation energy density. The photoconductive response is shown when the illumination is parallel (○) and perpendicular (□) to the wire. The inset illustrates the photoconductive anisotropy σ (σ) versus excitation energy calculated from the graph of FIG. 66b. The measured anisotropy for the device shown was determined to be 0.96.
[0357]
FIG. 66c is a graph of conductance versus polarization angle. All photoconductivity measurements were taken at room temperature. The current collected at the drain electrode was measured using a standard lock-in technique with an excitation voltage of 50 mV at 31 Hz. No gate voltage was applied. An excitation wavelength of 514.5 nm was used for these measurements.
[0358]
Thus, this example illustrates the formation and characterization of a nanoscale wire according to one embodiment of the present invention.
[0359]
Example 15
This example demonstrates the assembly of p-type silicon (p-Si) and n-type gallium arsenide (n-GaN) NWs to form crossed nanoscale pn junctions and junction arrays, Junction arrays provide high yields of diode and FET devices with controlled electronic properties and functions. Notably, the nanoscale pn junction and FET arrays are configured as OR, AND, and NOR logic gates with considerable gain, which are interconnected to demonstrate half adder calculations. Was. This approach necessarily leads to nanoscale integration through a bottom-up paradigm and represents a step towards the generation of sophisticated nanoelectronics.
[0360]
The single crystal p-Si and n-GaN NWs used are synthesized by a method catalyzed by nanoclusters and have diameters of 10-25 and 10-30 nm, respectively. NWs as small as 2 nm can be prepared. These NWs are chosen because the oxide coating on the surface can be independently varied to better control the junction electronic properties. To demonstrate this point, which is important for the assembly of more complex integrated devices, the electronic properties of a large number of crossed p-Si / n-GaN junctions are provided (FIG. 60). Current-voltage (IV) measurements show that the p-Si / n-GaN cross-NW device is characterized by the current rectification of a pn diode, with a typical turn-on voltage of about 1.0V ( Figure 60a). These results are very reproducible. Distinct current rectification was observed in over 95% of more than 70 crossed p-n NW devices studied, and also showed a low turn-on voltage of 0.6-1.3V in 85% of the devices (FIG. 60a, upper left inset). The reproducible assembly of crossed NW structures with reproducible electrical properties shows a sharp contrast to the results from NT-based devices. Notably, the electrical transport properties performed on a typical 4x1 crossed pn-Si / n-GaN junction array (Figure 60b) show that the four nanoscale intersections form an independently addressable pn junction. And has a clear current rectification effect and a similar turn-on voltage. These data clearly demonstrate the high yield and reproducibility of crossed NW pn devices and represent important and necessary steps for the rational assembly of more complex devices such as logic gates.
[0361]
In addition to these low turn-on voltage diodes, high turn-on voltage pn junctions can also be used as nanoscale FETs (FIG. 60c). Specifically, a p-channel FET having a nanoscale conductive channel and a nanoscale gate is formed from an n-GaN / p-Si crossed NW structure and is referred to as a crossed NW FET (cNW-FET). By increasing the thickness of the oxide layer at the junction by heating and oxidizing the SiNW or by passing a high current through the junction in air, the high turn-on voltage required for cNW-FET assembly is reproducibly formed. Was. The transport data recorded for 50 pn junctions prepared in this way (FIG. 60A) show that turn-on voltages above 5 V can be achieved in almost quantitative yields and also good conductivity of individual NWs. Indicates that it will be maintained. The corresponding IV data recorded for a typical cNW-FET (n-GaN NW can be used as a nanogate) shows that conductance decreases significantly with increasing gate voltage (FIG. 60c). Specifically, a conductance of 10 is obtained with a fluctuation of only 1-2 V.5When using a global back gate, the conductance changes by only a factor of 10 (upper left inset of FIG. 60c). The high sensitivity of cNW-FETs is due to the essentially thin gate dielectric with crossed NWs. Reproducibility, large gate response, and the potential for nanoscale integration make cNW-FETs attractive for assembly of complex electronic devices where FETs are an important element. Moreover, these features are in contrast to recent work by NT using either a global back gate, or a lithographically defined local gate, which is incompatible with independent device functioning and requires lithography. Is limited in its use by conventional lithography to obtain nanoscale structures.
[0362]
Specifically, FIG. 60 illustrates a nanodevice element of a crossed nanoscale wire. FIG. 60a illustrates the turn-on voltage distribution of a crossed NW junction. The shaded green area indicates the area of the low turn-on voltage junction formed from the assembled NW junction, and the shaded red area indicates the high turn-on voltage device after local oxidation of the junction. The top left inset shows a histogram of turn-on voltage for more than 70 as-assembled junctions, showing a narrow distribution around 1V. High turn-on voltage devices have a broad distribution, but generally fall in the range of 5-10V. The top right inset shows examples of the IV response of the low (green) and high (red) turn-on voltage devices. Note that the red curve is multiplied by 1000 for clarity. The upper right inset shows a typical SEM image of a crossed NW device. The scale bar is 1 micrometer. FIG. 60b illustrates the IV behavior of a 4 (p) × 1 (n) multiple junction array. The four curves represent the IV of each of the four junctions, highlighting the reproducibility of the assembled device elements. The inset shows an example of a multiple crossing NW device. The scale bar is 2 micrometers. FIG. 60c illustrates the features of the gate dependent IV of a crossed NW-FET. The NW gate voltage of each IV curve is shown (0, 1, 2, 3V). The red and green curves in the upper left inset show I vs. V for n-NW (red) and global backgate (blue) with bias set to 1V.gateIs shown. The transconductance of this device is 80 and 280 nS (Vsd= 1 V). The lower right inset shows the configuration of the measurement.
[0363]
High-yield assembly of crossed NW pn junctions and cNW-FETs allows for a bottom-up approach used in forming more complex functional electronic devices such as logic gates. To demonstrate the flexibility of these NW device elements, both diode and FET based logic were considered. First, a 2-input OR gate was realized using a 2 (p) -1 (n) crossed pn junction array with two p-Si NWs as inputs and an n-GaN NW as output (FIG. 61a). . In this device, the output is low (logic 0) when both input voltages are low (0V) and high (logic 0) when one or both of the input voltages are high (5V) (FIG. 61B). ), A high input corresponds to the forward bias of the corresponding pn junction. Output-input (Vo-Vi) The voltage response (inset, FIG. 61b), except for the region near 0V, is V when one input is set low (0V).iV in proportion tooIncrease. This low response region results in a logic output that is typically 0.4-0.2V lower than the input voltage due to the finite turn-on voltage of the pn junction. The low turn-on voltage contribution is reproducible and can be easily explained in the definition of the 0 and 1 states, so that VoA small decrease in does not affect the operation of the logic gate. Vo-ViThe data shows a nearly constant high output when the second input is set high (eg, 5V). The experimental truth table of the 1 × 2 crossed NW device (FIG. 61c) summarizes the input-output response, confirming that the NW device behaves as a logic OR gate. The assembly of additional pn junctions can produce a multiple input OR gate; ie, a 1 × n junction array for an n-input OR gate.
[0364]
An AND gate was also fabricated from a 1 (p-Si) x3 (n-GaN) multi-junction array. In this structure, the p-Si NW was biased at 5V. Two GnA NWs were used as inputs, and the third was used as a constant voltage gate, creating resistance by depleting part of the p-NW. Vi = 0 corresponds to a forward-biased, low-resistance pn junction, and to reduce output (logic "0"), a logic 0 is observed from this device when one or both inputs are low (FIG. 61e). Logic 1 is only observed when both inputs are high. The reason is that this condition corresponds to a reverse-biased pn diode having a resistance much greater than a constant resistance; that is, the voltage effect across the constant resistance is small, resulting in a large voltage at the output. It is. Vo-ViThe data (inset, FIG. 61e) shows a constant low V when the other input is low.0Indicates that when other inputs are set high, the behavior is almost linear. The truth table of the NW device (FIG. 61f) summarizes the input-output response, confirming that the device functions as a logic AND gate.
[0365]
In addition, a logic NOR gate was assembled using a 1 (p-SI) × 3 (n-GaN) cNW-FET array (FIG. 61g). The NOR gate was configured by applying 2.5V to one cNW-FET array to generate a resistance of about 100M ohms, and the p-SiNW channel was biased to 5V. The remaining two n-GaN NW inputs act as the gates of a series of two cNW-FETs. In this way, the output depends on the resistance ratio of the two cNW-FETs and the constant resistance. If one or both inputs were high, a logic 0 was observed (FIG. 61h). In this case, the transistor is off and has a much higher resistance than a constant resistance, and most of the voltage drop occurs as it passes through the transistor. The state of logic 1 is realized only when both transistors are on; that is, when both inputs are low. Vo-Vi(Inset, FIG. 61h) is a constant low V when the other input is high.oWhen the other input is set low, VoShows a non-linear behavior in which a large change occurs. Analysis of this data and analysis of similar structures demonstrate that these two-input NOR gates typically exhibit gains greater than 5, which is much higher than that reported for complementary inverters based on SiNW and carbon NT. large. High gain is an important feature of gates because it allows interconnection of an array of logic gates without preserving the signal at each stage. The truth table of this NW device (FIG. 61I) is Vo-ViTo demonstrate that the device behaves as a logic NOR gate. Finally, a multiple-input logic NOR gate can function as a NOT gate (just an inversion) by removing one of its inputs.
[0366]
Specifically, FIG. 61 illustrates these nanoscopic nanologic gates. FIG. 61a outlines a logical OR gate composed of 2 × 1 crossed NW pn junctions. The inset shows an example (scale bar: 1 micrometer) of an SEM image of the assembled "OR" gate and the electronic circuit symbolized. FIG. 61b illustrates the output voltage versus four possible logic address level inputs: (0,0); (0,1); (1,0); (1,1), where the logic 0 input is 0V. And the logic 1 input is 5V, and so on. The inset shows the output-input (Vo-Vi) Show the relationship. The red (blue) solid line and the wavy line indicate V when the other input is 0 (1).o-Vi1And Vo-Vi2Is shown. FIG. 61c illustrates an experimental truth table for an OR gate. FIG. 61d schematically illustrates a logic AND gate constructed from a 1 × 3 crossed NW junction array. The inset shows a typical SEM image of the assembled AND gate (bars are 1 micrometer) and the electronics represented by the symbols. FIG. 61e illustrates the output voltage versus four possible logic address level inputs. Inset is Vo-ViWhere red (blue) solid lines and wavy lines indicate V when the other input is 0 (1).o-Vi1And Vo-Vi2Is shown. FIG. 61f illustrates an experimental truth table for an AND gate. FIG. 61g outlines a logic NOR gate constructed from a 1 × 3 crossed NW junction array. The inset shows an example of a SEM image (bars are 1 micrometer) and the electronic circuits symbolized. FIG. 61g illustrates the output voltage versus four possible logic address levels. Inset is Vo-ViWhere the red (blue) solid and dashed lines represent the V when the other input is 0 (1).o-Vi1And Vo-Vi2Is shown. The slope of the data indicates that the voltage gain of the device is greater than 5. FIG. 61i illustrates the truth table of the measured NOR gate.
[0367]
The controllable assembly of logic OR, AND, and NOR (NOT) gates allows the organization of virtually any logic circuit and represents a significant advance.
The plurality of interconnected AND and NOR gates are in the form of an XOR gate corresponding to the binary logic function SUM (FIG. 62a) and a half adder corresponding to the addition of two binary bits (FIG. 62b). Perform a typical calculation. The XOR gate is configured by using the outputs from the AND and NOR gates as inputs to the second NOR gate, and the logic half adder uses the additional logic AND gate as CARRY. The truth table of the proposed logic XOR is summarized in FIG. 62c. Specifically, the experimental VOR of the XOR deviceo-ViThe transport data (FIGS. 62d and 62e) indicates that (1) if the inputs are both low or both high, the output is logic state 0 or low; if one input is low and the other is high, the output Is logic state 1 or high, and (2) the response is very nonlinear. The linear response region corresponds to a voltage gain of more than 5, and is typical of devices measured so far. This large gain is realized with an XOR composed of a low gain diode AND gate and is due to the high gain of the cNT-FET NOR gate. Further improvements in device performance could be obtained by using cNT-FETs for all logic elements. Notably, the data summarized in the experimental truth table (FIG. 62f) demonstrates that the response is of binary logic SUM and that basic calculations can be performed by the NW logic device.
[0368]
Specifically, FIG. 62 illustrates these computing devices. FIG. 62a outlines a logical XOR gate constructed using the outputs from AND and NOR as inputs to a second NOR gate. FIG. 62b schematically illustrates the logic half adder. FIG. 62c illustrates the truth table of the logic XOR gate. FIG. 62d illustrates the XOR output voltage versus the input voltage. The red (blue) solid and dashed lines indicate the V when the other input is 0 (1).o-Vi1And Vo-Vi2Is shown. Vo-Vi1The slope of the data indicates that the gain exceeds 10. The XOR gate was implemented by connecting the output electrodes of the AND and NOR gates to the two inputs of another NOR gate. FIG. 62e illustrates the output voltage versus four possible logic address level inputs for the XOR gate. FIG. 62f illustrates an experimental truth table for a logic half adder. The logic half adder was obtained by using the XOR gate as SUM and the AND gate as CARYY.
[0369]
Overall, the controllable and reproducible benchtop assembly of nanoscale crossed pn diodes and cNW-FET devices and arrays allows for demonstration of all critical logic gates and basic calculations, Represents an important step towards integrated nanoelectronics that is exhausted from a bottom-up versus top-down approach. Further steps include assembling the NW directly on a predefined electrode array and creating a more highly integrated circuit element by feeding the output from the NW to the NW. Performing these approaches can eliminate the traditional lithography used in this study for wire-up devices. Further, in a crossbar array using an NW having a diameter of 5 nm, a device density of 1012/ Cm2, Which is outside the current semiconductor roadmap for top-down manufacturing.
[0370]
Although several embodiments of the present invention have been described and described herein, those skilled in the art will appreciate that various functions can be performed to perform these functions and / or obtain the results or advantages described herein. Other means and structures may be readily devised, and each such change or modification is considered to be within the scope of the present invention. More generally, those skilled in the art will understand that all parameters, dimensions, materials, and configurations described herein are intended to be exemplary, and that actual parameters, dimensions, materials, And it is understood that the structure depends on the particular application for which the present disclosure is to be used. One skilled in the art will recognize many equivalents for the specific embodiments of the invention described herein, or will be able to ascertain using routine experimentation. It is therefore to be understood that the foregoing embodiments are provided by way of example only and that the invention may be practiced otherwise than as specifically described within the scope of the appended claims and their equivalents. Should be. The present invention is directed to each feature, system, material, and / or method described herein. In addition, any combination of two or more of such features, systems, materials, and / or methods is within the scope of the invention, unless such features, systems, materials, and / or methods conflict with each other. included. In the claims, transitional or inclusive phrases such as "includes," "includes," "holds," "has," and "contains" mean that they are open, i.e., include, but are not limited to. Should be understood. Only the transitional phrases “consisting of” and “consisting essentially of” should be construed as corresponding to closed phrases and closed phrases, respectively.
[Brief description of the drawings]
[0371]
FIG. 1 is a perspective view of an example of a semiconductor article according to an embodiment of the present invention.
FIG. 2 is a simplified schematic diagram of one example of a laser-assisted catalytic growth process for manufacturing semiconductors.
FIG. 3 is a schematic diagram illustrating nanoscopic wire growth.
FIG. 4 is a schematic diagram illustrating an example of a method for controlling the diameter of a nanoscopic wire.
FIG. 5 is a schematic diagram illustrating nanoscopic wire fabrication by placing it on the edge of a surface step.
FIG. 6 is a schematic diagram illustrating nanoscale wire growth by being deposited in or on an elongated template.
FIG. 7A illustrates an orthogonal assembly of semiconductor nanoscale wires to form a device.
FIG. 7B illustrates an orthogonal assembly of semiconductor nanoscale wires to form a device.
FIG. 7C illustrates an orthogonal assembly of semiconductor nanoscale wires to form a device.
FIG. 7D illustrates an orthogonal assembly of semiconductor nanoscale wires to form a device.
FIG. 7E illustrates an orthogonal assembly of semiconductor nanoscale wires to form a device.
FIG. 8A shows silicon nanoscale current as a function of bias voltage for various doping levels and gate voltages.
FIG. 8B shows silicon nanoscale current as a function of bias voltage for various doping levels and gate voltages.
FIG. 8C shows silicon nanoscale current as a function of bias voltage for various doping levels and gate voltages.
FIG. 9A shows silicon nanoscale current as a function of bias for various phosphorus doping levels and gate voltages.
FIG. 9B shows silicon nanoscale current as a function of bias for various phosphorus doping levels and gate voltages.
FIG. 10A shows an energy band diagram of a p-type silicon nanoscale device.
FIG. 10B shows an energy band diagram of an n-type silicon nanoscale device.
FIG. 11A shows temperature-dependent current-voltage curves recorded on heavily boron-doped silicon nanoscale wires.
FIG. 11B shows temperature-dependent current-voltage curves recorded on heavily boron-doped silicon nanoscale wires.
FIG. 12 is a schematic showing the use of monodispersed colloidal gold as a catalyst for the growth of a well-defined GaP semiconductor nanoscale wire.
FIG. 13A shows an FE-SEM image of a nanoscale wire synthesized from a 28.2 nanometer colloid.
FIG. 13B shows a TEM image of another wire in the sample.
FIG. 14A shows diameter histograms of wires grown from colloids of various diameters.
FIG. 14B shows diameter histograms of wires grown from colloids of various diameters.
FIG. 14C shows diameter histograms of wires grown from colloids of various diameters.
FIG. 14D shows a histogram of wire diameters grown using the method without a colloid, using a laser to generate both gold nanoclusters and a GaP reactant. .
FIG. 15 shows a pseudobinary phase diagram for gold arsenide and gallium arsenide.
FIG. 16A shows FE-SEM images of various nanoscale wires produced by laser-assisted catalytic growth.
FIG. 16B shows FE-SEM images of various nanoscale wires produced by laser-assisted catalytic growth.
FIG. 16C shows FE-SEM images of various nanoscale wires produced by laser-assisted catalytic growth.
FIG. 17A shows a diffraction contrast TEM image of a gallium arsenide nanoscale wire with a diameter of about 20 nanometers.
FIG. 17B shows high resolution TEM images of nanoscale wires of various diameters.
FIG. 17C shows high resolution TEM images of nanoscale wires of various diameters.
FIG. 17D shows high resolution TEM images of nanoscale wires of various diameters.
FIG. 18A shows an FE-SEM image of a CdSe nanoscale wire produced by laser-assisted catalytic growth.
FIG. 18B shows a diffraction contrast TEM image of an 18 nanometer diameter CdSe nanoscale wire.
FIG. 18C shows a high resolution TEM image of a CdSe nanoscale wire about 13 nanometers in diameter.
FIG. 19 is a schematic diagram illustrating the growth of GaN nanoscale wires by laser-assisted catalytic growth.
FIG. 20A shows FE-SEM images of bulk GaN nanoscale wires synthesized by laser-assisted catalytic growth.
FIG. 20B shows a PXRD pattern recorded on a bulk GaN nanoscale wire.
FIG. 21A shows a diffraction contrast TEM image of a GaN nanoscale wire terminated in high contrast faceted nanoparticles.
FIG. 21B shows an HRTEM image of another GaN nanoscale wire having a diameter of about 10 nanometers.
FIG. 22A illustrates doping and electrical transport of InP nanoscale wires.
FIG. 22B illustrates doping and electrical transport of InP nanoscale wires.
FIG. 22C illustrates doping and electrical transport of InP nanoscale wires.
FIG. 23A illustrates crossed nanoscale wire junctions and electrical properties.
FIG. 23B illustrates crossed nanoscale wire junctions and electrical properties.
FIG. 23C illustrates crossed nanoscale wire junctions and electrical properties.
FIG. 23D illustrates crossed nanoscale wire junctions and electrical properties.
FIG. 24A illustrates the optoelectrical properties of a nanoscale wire PN junction.
FIG. 24B illustrates the optoelectrical properties of the nanoscale wire PN junction.
FIG. 24C illustrates the optoelectrical properties of the nanoscale wire PN junction.
FIG. 24D illustrates the optoelectrical properties of the nanoscale wire PN junction.
FIG. 25A shows an EL image taken from p-type Si and n-type GaN nanojunction.
FIG. 25B shows current as a function of voltage for various gate voltages.
FIG. 25C shows the EL spectrum of the nanojunction of FIG. 25A.
FIG. 26A illustrates a parallel or orthogonal assembly of nanoscale wires with an electric field.
FIG. 26B illustrates a parallel or orthogonal assembly of nanoscale wires with an electric field.
FIG. 26C illustrates a parallel or orthogonal assembly of nanoscale wires with an electric field.
FIG. 26D illustrates a parallel or orthogonal assembly of nanoscale wires with an electric field.
FIG. 27A illustrates crossed silicon nanoscale wire bonding.
FIG. 27B illustrates crossed silicon nanoscale wire bonding.
FIG. 27C illustrates crossed silicon nanoscale wire bonding.
FIG. 27D illustrates crossed silicon nanoscale wire bonding.
FIG. 27E illustrates crossed silicon nanoscale wire bonding.
FIG. 27F illustrates crossed silicon nanoscale wire bonding.
FIG. 28A shows n+A pn crossed silicon nanoscale wire bipolar transistor is described.
FIG. 28A shows n+A pn crossed silicon nanoscale wire bipolar transistor is described.
FIG. 28B shows n+A pn crossed silicon nanoscale wire bipolar transistor is described.
FIG. 28C shows n+A pn crossed silicon nanoscale wire bipolar transistor is described.
FIG. 28D shows n+A pn crossed silicon nanoscale wire bipolar transistor is described.
FIG. 29A illustrates a complementary inverter and a tunnel diode.
FIG. 29B illustrates a complementary inverter and a tunnel diode.
FIG. 29C illustrates a complementary inverter and a tunnel diode.
FIG. 29D illustrates a complementary inverter and a tunnel diode.
FIG. 30A is a schematic illustration of a fluid channel structure of a flow assembly.
FIG. 30B is a schematic illustration of a fluid channel structure of a flow assembly.
FIG. 31A illustrates a parallel assembly of a nanoscale wire array.
FIG. 31B illustrates a parallel assembly of a nanoscale wire array.
FIG. 31C illustrates a parallel assembly of a nanoscale wire array.
FIG. 31D illustrates a parallel assembly of a nanoscale wire array.
FIG. 32A illustrates the assembly of a periodic nanoscale wire array.
FIG. 32B illustrates the assembly of a periodic nanoscale wire array.
FIG. 32C illustrates the assembly of a periodic nanoscale wire array.
FIG. 32D illustrates the assembly of a periodic nanoscale wire array.
FIG. 33A illustrates layer-by-layer assembly and transport measurements of an intersecting nanoscale wire array.
FIG. 33B illustrates layer-by-layer assembly and transport measurements of an intersecting nanoscale wire array.
FIG. 33C illustrates layer-by-layer assembly and transport measurements of a crossed nanoscale wire array.
FIG. 33D illustrates layer-by-layer assembly and transport measurements of an intersecting nanoscale wire array.
FIG. 33E illustrates layer-by-layer assembly and transport measurements of an intersecting nanoscale wire array.
FIG. 34 is a schematic diagram of a memory cell of one embodiment of the present invention.
FIG. 35A illustrates hysteresis.
FIG. 35B illustrates hysteresis.
FIG. 35C illustrates hysteresis.
FIG. 36A illustrates a nanoscale memory switching device.
FIG. 36B illustrates a nanoscale memory switching device.
FIG. 36C illustrates a nanoscale memory switching device.
FIG. 37A illustrates a nanoscale memory cell.
FIG. 37B illustrates a nanoscale memory cell.
FIG. 37C illustrates a nanoscale memory cell.
FIG. 38 illustrates a device in various states.
FIG. 39A illustrates an AND logic gate.
FIG. 39B illustrates an AND logic gate.
FIG. 39C illustrates an AND logic gate.
FIG. 39D illustrates an AND logic gate.
FIG. 39E illustrates an AND logic gate.
FIG. 40A illustrates an OR logic gate.
FIG. 40B illustrates an OR logic gate.
FIG. 40C illustrates an OR logic gate.
FIG. 40D illustrates an OR logic gate.
FIG. 40E illustrates an OR logic gate.
FIG. 41A illustrates a NOT logic gate.
FIG. 41B illustrates a NOT logic gate.
FIG. 41C illustrates a NOT logic gate.
FIG. 41D illustrates a NOT logic gate.
FIG. 41E illustrates a NOT logic gate.
FIG. 42A illustrates a NOR logic gate.
FIG. 42B illustrates a NOR logic gate.
FIG. 43A illustrates an XOR logic gate.
FIG. 43B illustrates an XOR logic gate.
FIG. 44A schematically illustrates a nanoscale detector.
FIG. 44B schematically illustrates a nanoscale detector with a parallel array of nanoscale wires.
FIG. 45A schematically illustrates a nanoscale detector in which a nanoscale wire has been modified with a complementary binding partner detection binder.
FIG. 45B schematically illustrates the nanoscale detector of FIG. 2a with a complementary binding partner immobilized on a binding agent.
FIG. 46A is a low resolution scanning electron micrograph of a single silicon nanoscale wire connected to two metal electrodes.
FIG. 46B is a high resolution scanning electron micrograph of a single silicon nanoscale wire device connected to two metal electrodes.
FIG. 47A schematically illustrates another embodiment of a nanoscale sensor having a backgate.
FIG. 47B shows conductance versus time at various backgate voltages.
FIG. 47C shows conductance versus backgate voltage.
FIG. 48A shows the conductance of a single silicon nanoscale wire as a function of pH.
FIG. 48B shows the conductance versus pH of a single silicon nanoscale wire modified to expose amine groups at the surface.
FIG. 49 shows conductance versus time for a silicon nanoscale wire with a surface modified with an oligonucleotide reagent.
FIG. 50 is an atomic force microscope image of a typical single-walled nanotube detector.
FIG. 51A shows current-voltage (IV) measurements of single-walled carbon nanotube devices in air.
FIG. 51B shows current-voltage (IV) measurements of the single-walled carbon nanotube device of FIG. 8a in NaCl.
FIG. 51C is a diagram showing CrClx51B shows current-voltage (IV) measurements of the single-walled carbon nanotube device of FIG. 51B therein.
FIG. 52A shows the conductance of nanosensors with hydroxyl surface groups when exposed to pH levels 2-9.
FIG. 52B shows the conductance of nanosensors with amine surface groups when exposed to pH levels 2-9.
FIG. 52C shows the relative conductance of the nanosensor with varying pH levels.
FIG. 53A shows the conductance of SiNWs modified with BSA biotin when first exposed to a blank buffer and then exposed to a solution containing 250 nM streptavidin.
FIG. 53B shows the conductance of SiNWs modified with BSA biotin when first exposed to a blank buffer and then exposed to a solution containing 25 pM streptavidin.
FIG. 53C shows the conductance of bare SiNW when first exposed to a blank buffer and then exposed to a solution containing streptavidin.
FIG. 53D shows the conductance of BSA biotin-modified SiNW when exposed to a blank buffer and then exposed to a solution containing d-biotin streptavidin.
FIG. 53E shows the conductance of a biotin-modified nanosensor when exposed to a blank buffer, then exposed to a solution containing streptavidin, and then re-exposed to a blank buffer.
FIG. 53F shows the conductance of bare SiNW when alternately exposed to a solution containing a blank buffer and streptavidin.
FIG. 54A shows the conductance of SiNWs modified with BSA biotin when first exposed to blank buffer and then exposed to a solution containing streptavidin.
FIG. 54B shows the conductance of bare SiNW during exposure to a buffer and then to a solution containing anti-biotin.
FIG. 54C shows the conductance of BSA-biotin modified SiNW during exposure to buffer, other IgG-type antibodies, and then anti-biotin.
FIG. 55A shows the conductance of amine-modified SiNW when exposed alternately to a blank buffer and a solution containing 1 mM Cu (II).
FIG. 55B shows the conductance of amine-modified SiNW when exposed to Cu (II) concentrations of 0.1 mM to 1 mM.
FIG. 55C shows conductance versus Cu (II) concentration.
FIG. 55D shows the conductance of native SiNW when first exposed to blank buffer and then to 1 mM Cu (II).
FIG. 55E shows the conductance of amine-modified SiNW when first exposed to blank buffer and then to 1 mM Cu (II) -EDTA.
FIG. 56A shows the conductance of calmodulin-modified silicon nanoscale wires exposed to a buffer and then to a solution containing calcium ions.
FIG. 56B shows the conductance of bare silicon nanoscale wires exposed to a buffer and then a solution containing calcium ions.
FIG. 57A shows a calculation of the sensitivity to detect no more than 5 charges compared to doping concentration and nanoscale wire diameter.
FIG. 57B shows the calculation of the threshold doping concentration compared to the nanoscale wire diameter for detecting a single charge.
FIG. 58A is a schematic of an InP nanoscale wire.
FIG. 58B shows the change in luminescence of the nanoscale wire of FIG. 58A over time as the pH is varied.
FIG. 59A depicts one embodiment of a nanoscale wire sensor, specifically, a chemical or ligand-gate field effect transistor (FET).
FIG. 59B is another view of the nanoscale wire of FIG. 59A.
FIG. 59C illustrates the nanoscale wire of FIG. 59A with components on the surface.
FIG. 59D illustrates the nanoscale wire of FIG. 59C with a depletion region.
FIG. 60A illustrates various crossed nanoscale wire nanodevice elements.
FIG. 60B illustrates various crossed nanoscale wire nanodevice elements.
FIG. 60C illustrates various crossed nanoscale wire nanodevice elements.
FIG. 61A illustrates various nano-logic gates.
FIG. 61B illustrates various nano-logic gates.
FIG. 61C illustrates various nano-logic gates.
FIG. 61D illustrates various nano-logic gates.
FIG. 61E illustrates various nano-logic gates.
FIG. 61F illustrates various nano-logic gates.
FIG. 61G illustrates various nano-logic gates.
FIG. 61H illustrates various nano-logic gates.
FIG. 61I illustrates various nano-logic gates.
FIG. 62A illustrates various nanocomputation devices.
FIG. 62B illustrates various nanocomputation devices.
FIG. 62C illustrates various nanocomputation devices.
FIG. 62D illustrates various nanocomputation devices.
FIG. 62E illustrates various nanocomputation devices.
FIG. 62F illustrates various nanocomputation devices.
FIG. 63A illustrates data of one embodiment of the present invention.
FIG. 63B illustrates data of one embodiment of the present invention.
FIG. 63C illustrates data for one embodiment of the present invention.
FIG. 63D illustrates data of one embodiment of the present invention.
FIG. 64A illustrates data of one embodiment of the present invention.
FIG. 64B illustrates data of one embodiment of the present invention.
FIG. 64-C illustrates data of one embodiment of the present invention.
FIG. 65A illustrates one embodiment of the present invention.
FIG. 65B illustrates one embodiment of the present invention.
FIG. 65C illustrates one embodiment of the present invention.
FIG. 66A illustrates data of one embodiment of the present invention.
FIG. 66B illustrates data of one embodiment of the present invention.
FIG. 66C illustrates data of one embodiment of the present invention.
FIG. 67A is a schematic of one embodiment of the present invention.
FIG. 67B is a schematic diagram of one embodiment of the present invention.
FIG. 67C is a schematic diagram of one embodiment of the present invention.
FIG. 68A illustrates data of one embodiment of the present invention.
FIG. 68B illustrates data of one embodiment of the present invention.
FIG. 68C illustrates data of one embodiment of the present invention.
FIG. 68D illustrates data of one embodiment of the present invention.
FIG. 68E illustrates data of one embodiment of the present invention.
FIG. 68F illustrates data of one embodiment of the present invention.
FIG. 69A illustrates data for one embodiment of the present invention.
FIG. 69B illustrates data of one embodiment of the present invention.
FIG. 69C illustrates data for one embodiment of the present invention.
FIG. 69D illustrates data of one embodiment of the present invention.
FIG. 69E illustrates data for one embodiment of the present invention.
FIG. 70A illustrates data of one embodiment of the present invention.
FIG. 70B illustrates data of one embodiment of the present invention.
FIG. 70C illustrates data of one embodiment of the present invention.
FIG. 70D illustrates data of one embodiment of the present invention.
FIG. 70E illustrates data in one embodiment of the present invention.
FIG. 71 illustrates a manufacturing method.
FIG. 72A illustrates data of one embodiment of the present invention.
FIG. 72B illustrates data of one embodiment of the present invention.
FIG. 72C illustrates data of one embodiment of the present invention.
FIG. 73A illustrates data of one embodiment of the present invention.
FIG. 73B illustrates data of one embodiment of the present invention.
FIG. 73C illustrates data of one embodiment of the present invention.
FIG. 73-D illustrates data of one embodiment of the present invention.

Claims (684)

500ナノメートル未満の最小幅をもつ少なくとも一つの部分を含む、自立型バルク-ドープ半導体を含む物品。An article comprising a free-standing bulk-doped semiconductor, comprising at least one portion having a minimum width of less than 500 nanometers. 前記少なくとも一つの部分が500nm未満の最大幅をもつ、請求項１に記載の物品。The article of claim 1, wherein the at least one portion has a maximum width of less than 500 nm. 第一の半導体を含むコアと、前記コアの少なくとも一部を取り囲む少なくとも一つのシェルとを含み、前記少なくとも一つのシェルは前記第一の半導体とは異なる物質を含む、請求項１に記載の物品。The article of claim 1, comprising: a core including a first semiconductor; and at least one shell surrounding at least a portion of the core, wherein the at least one shell comprises a different material than the first semiconductor. . 前記シェルが半導体を含む、請求項３に記載の物品。4. The article of claim 3, wherein the shell comprises a semiconductor. 前記少なくとも一つのシェルが機能性部位を含む、請求項３に記載の物品。4. The article of claim 3, wherein the at least one shell includes a functional site. 前記少なくとも一つのシェルが酸化物を含む、請求項３に記載の物品。4. The article of claim 3, wherein said at least one shell comprises an oxide. 前記酸化物がアモルファスである、請求項６に記載の物品。7. The article of claim 6, wherein said oxide is amorphous. 前記機能性部位が光-活性化可能である、請求項３に記載の物品。4. The article of claim 3, wherein the functional moiety is light-activatable. 前記少なくとも一つのシェルが本質的に機能性部位からなる、請求項３に記載の物品。4. The article of claim 3, wherein said at least one shell consists essentially of functional sites. 前記少なくとも一つのシェルが反応物質を含む、請求項３に記載の物品。4. The article of claim 3, wherein the at least one shell comprises a reactant. 前記少なくとも一つのシェルが単原子層である、請求項３に記載の物品。4. The article of claim 3, wherein said at least one shell is a monoatomic layer. 前記少なくとも一つのシェルがデルタ-ドープされている、請求項３に記載の物品。4. The article of claim 3, wherein said at least one shell is delta-doped. 前記少なくとも一つのシェルが第一のシェルと、異なる組成の第二のシェルとを含む、請求項３に記載の物品。4. The article of claim 3, wherein said at least one shell comprises a first shell and a second shell of a different composition. 前記第一のシェルが、前記第二のシェルの少なくとも一部を取り囲む、請求項１３に記載の物品。14. The article of claim 13, wherein the first shell surrounds at least a portion of the second shell. 前記第一のシェルの少なくとも一部と、前記第二のシェルの少なくとも一部とが同一半径方向である、請求項１３に記載の物品。14. The article of claim 13, wherein at least a portion of the first shell and at least a portion of the second shell are in the same radial direction. 前記物品が縦軸をもち、前記第一のシェルが第二のシェルの縦方向に配置されている、請求項１３に記載の物品。14. The article of claim 13, wherein the article has a longitudinal axis, and wherein the first shell is disposed longitudinally of a second shell. 前記少なくとも一つのシェルが誘導シェルである、請求項３に記載の物品。4. The article of claim 3, wherein said at least one shell is an induction shell. 前記コアが少なくとも一つのシェルの中に変化を誘導することができる、請求項３に記載の物品。4. The article of claim 3, wherein the core is capable of inducing a change in at least one shell. 少なくとも一つのシェルが分極可能である、請求項３に記載の物品。4. The article of claim 3, wherein at least one shell is polarizable. 前記少なくとも一つのシェルが強磁性である、請求項３に記載の物品。4. The article of claim 3, wherein said at least one shell is ferromagnetic. 前記少なくとも一つのシェルが機械的に誘導可能である、請求項３に記載の物品。4. The article of claim 3, wherein the at least one shell is mechanically navigable. 前記少なくとも一つのシェルが酸化可能である、請求項３に記載の物品。4. The article of claim 3, wherein said at least one shell is oxidizable. 前記少なくとも一つのシェルが還元可能である、請求項３に記載の物品。4. The article of claim 3, wherein said at least one shell is reducible. 少なくとも一つのシェルが光活性化可能である、請求項３に記載の物品。4. The article of claim 3, wherein at least one shell is photoactivatable. 前記少なくとも一つのシェルが約５nm未満の厚さである、請求項３に記載の物品。4. The article of claim 3, wherein said at least one shell is less than about 5 nm thick. 前記少なくとも一つのシェルが約３nm未満の厚さである、請求項３に記載の物品。4. The article of claim 3, wherein said at least one shell is less than about 3 nm thick. 前記少なくとも一つのシェルが約１nm未満の厚さである、請求項３に記載の物品。4. The article of claim 3, wherein said at least one shell is less than about 1 nm thick. 前記物品が検体と結合可能である、請求項１に記載の物品。The article of claim 1, wherein the article is capable of binding an analyte. 前記物品が反応物質を含む、請求項１に記載の物品。The article of claim 1, wherein the article comprises a reactant. 前記シェルが反応物質を含む、請求項１に記載の物品。The article of claim 1, wherein the shell comprises a reactant. 前記反応物質が、核酸、抗体、糖、炭水化物及びタンパク質からなる群から選択される、請求項２９に記載の物品。30. The article of claim 29, wherein the reactants are selected from the group consisting of nucleic acids, antibodies, sugars, carbohydrates and proteins. 前記反応物質が触媒を含む、請求項２９に記載の物品。30. The article of claim 29, wherein the reactants include a catalyst. 前記半導体が単体半導体を含む、請求項１に記載の物品。The article of claim 1, wherein the semiconductor comprises a single semiconductor. 前記単体半導体が、Si、Ge、Sn、Se、Te、B、ダイアモンド及びPからなる群から選択される、請求項３３に記載の物品。34. The article of claim 33, wherein said elementary semiconductor is selected from the group consisting of Si, Ge, Sn, Se, Te, B, diamond, and P. 前記半導体が単体半導体の固溶体を含む、請求項１に記載の物品。The article of claim 1, wherein the semiconductor comprises a solid solution of a simple semiconductor. 前記固溶体が、B-C、B-P(BP6)、B-Si、Si-C、Si-Ge、Si-Sn及びGe-Snからなる群から選択される、請求項３５に記載の物品。The solid solution, BC, BP (BP 6) , B-Si, Si-C, Si-Ge, is selected from the group consisting of Si-Sn and Ge-Sn, article of claim 35. 前記半導体が第IV族−第IV族の半導体を含む、請求項１に記載の物品。The article of claim 1, wherein the semiconductor comprises a Group IV-Group IV semiconductor. 前記第IV族−第IV族の半導体がSiCである、請求項３７に記載の物品。38. The article of claim 37, wherein said Group IV-Group IV semiconductor is SiC. 前記半導体が第III族−第V族の半導体を含む、請求項１に記載の物品。The article of claim 1, wherein the semiconductor comprises a Group III-V semiconductor. 前記第III族−第V族の半導体が、BN/BP/BAs、AlN/AlP/AlAs/AlSb、GaN/GaP/GaAs/GaSb、InN/InP/InAs/InSbからなる群から選択される、請求項３９に記載の物品。The group III-V semiconductor is selected from the group consisting of BN / BP / BAs, AlN / AlP / AlAs / AlSb, GaN / GaP / GaAs / GaSb, InN / InP / InAs / InSb. Item 40. The article according to Item 39. 前記半導体が、BN/BP/BAs、AlN/AlP/AlAs/AlSb、GaN/GaP/GaAs/GaSb、InN/InP/InAs/InSbからなる群から選択される二種以上の第III族−第V族の半導体の組合せを含む合金を含む、請求項１に記載の物品。The semiconductor is BN / BP / BAs, AlN / AlP / AlAs / AlSb, GaN / GaP / GaAs / GaSb, two or more Group III-V members selected from the group consisting of InN / InP / InAs / InSb. The article of claim 1, comprising an alloy comprising a combination of group III semiconductors. 前記半導体が第II族−第VI族の半導体を含む、請求項１に記載の物品。The article of claim 1, wherein the semiconductor comprises a Group II-VI semiconductor. 前記半導体が、ZnO/ZnS/ZnSe/ZnTe、CdS/CdSe/CdTe、HgS/HgSe/HgTe、BeS/BeSe/BeTe/MgS/MgSeからなる群から選択される、請求項４２に記載の物品。43. The article of claim 42, wherein said semiconductor is selected from the group consisting of ZnO / ZnS / ZnSe / ZnTe, CdS / CdSe / CdTe, HgS / HgSe / HgTe, BeS / BeSe / BeTe / MgS / MgSe. 前記半導体が、ZnO/ZnS/ZnSe/ZnTe、CdS/CdSe/CdTe、HgS/HgSe/HgTe、BeS/BeSe/BeTe/MgS/MgSeからなる群から選択される二種以上の第II族−第VI族の半導体の組合せを含む合金を含む、請求項１に記載の物品。The semiconductor is ZnO / ZnS / ZnSe / ZnTe, CdS / CdSe / CdTe, HgS / HgSe / HgTe, two or more Group II-Group VI selected from the group consisting of BeS / BeSe / BeTe / MgS / MgSe. The article of claim 1, comprising an alloy comprising a combination of group III semiconductors. 前記半導体が、ZnO/ZnS/ZnSe/ZnTe、CdS/CdSe/CdTe、HgS/HgSe/HgTe、BeS/BeSe/BeTe/MgS/MgSeからなる群から選択される第II族−第VI族の半導体と、BN/BP/BAs、AlN/AlP/AlAs/AlSb、GaN/GaP/GaAs/GaSb、InN/InP/InAs/InSbからなる群から選択される第III族−第V族の半導体との組合せを含む合金を含む、請求項１に記載の物品。The semiconductor is a Group II-Group VI semiconductor selected from the group consisting of ZnO / ZnS / ZnSe / ZnTe, CdS / CdSe / CdTe, HgS / HgSe / HgTe, BeS / BeSe / BeTe / MgS / MgSe. , BN / BP / BAs, AlN / AlP / AlAs / AlSb, GaN / GaP / GaAs / GaSb, a combination with a Group III-V semiconductor selected from the group consisting of InN / InP / InAs / InSb. The article of claim 1, comprising an alloy comprising: 前記半導体が第IV族−第VI族の半導体を含む、請求項１に記載の物品。The article of claim 1, wherein the semiconductor comprises a Group IV-VI semiconductor. 前記半導体が、GeS、GeSe、GeTe、SnS、SnSe、SnTe、PbO、PbS、PbSe、PbTeからなる群から選択される、請求項４６に記載の物品。47. The article of claim 46, wherein the semiconductor is selected from the group consisting of GeS, GeSe, GeTe, SnS, SnSe, SnTe, PbO, PbS, PbSe, PbTe. 前記半導体が第I族−第VII族の半導体を含む、請求項１に記載の物品。The article of claim 1, wherein the semiconductor comprises a Group I-Group VII semiconductor. 前記半導体が、CuF、CuCl、CuBr、CuI、AgF、AgCl、AgBr、AgIからなる群から選択される、請求項４８に記載の物品。49. The article of claim 48, wherein said semiconductor is selected from the group consisting of CuF, CuCl, CuBr, CuI, AgF, AgCl, AgBr, AgI. 前記半導体が、BeSiN2、CaCN2、ZnGeP2、CdSnAs2、ZnSnSb2、CuGeP3、CuSi2P3、(Cu、Ag)(Al、Ga、In、Tl、Fe)(S、Se、Te)2、Si3N4、Ge3N4、Al2O3、(Al、Ga、In)2(S、Se、Te)3及びAl2COからなる群から選択される半導体を含む、請求項１に記載の物品。Said semiconductor, BeSiN 2, CaCN 2, ZnGeP 2, CdSnAs 2, ZnSnSb 2, CuGeP 3, CuSi 2 P 3, (Cu, Ag) (Al, Ga, In, Tl, Fe) (S, Se, Te) 2 , comprising a semiconductor selected from the group consisting of Si 3 N 4 , Ge 3 N 4 , Al 2 O 3 , (Al, Ga, In) 2 (S, Se, Te) 3 and Al 2 CO. 2. The article according to 1. 前記半導体がp-型ドーパントを含む、請求項１に記載の物品。The article of claim 1, wherein the semiconductor comprises a p-type dopant. 前記半導体がn-型ドーパントを含む、請求項１に記載の物品。The article of claim 1, wherein the semiconductor comprises an n-type dopant. 前記半導体が周期律表の第III族のp-型ドーパントを含む、請求項１に記載の物品。The article of claim 1, wherein the semiconductor comprises a p-type dopant of Group III of the periodic table. 前記半導体が周期律表の第V族のn-型ドーパントを含む、請求項１に記載の物品。The article of claim 1, wherein the semiconductor comprises an n-type dopant of Group V of the periodic table. 前記半導体が、B、Al及びInからなる群から選択されるp-型ドーパントを含む、請求項１に記載の物品。The article of claim 1, wherein the semiconductor comprises a p-type dopant selected from the group consisting of B, Al, and In. 前記半導体が、P、As及びSbからなる群から選択されるn-型ドーパントを含む、請求項１に記載の物品。The article of claim 1, wherein the semiconductor comprises an n-type dopant selected from the group consisting of P, As, and Sb. 前記半導体が、周期律表の第II族のp-型ドーパントを含む、請求項１に記載の物品。The article of claim 1, wherein the semiconductor comprises a p-type dopant of Group II of the periodic table. 前記p-型半導体が、Mg、Zn、Cd及びHgからなる群から選択される、請求項５１に記載の物品。52. The article of claim 51, wherein the p-type semiconductor is selected from the group consisting of Mg, Zn, Cd, and Hg. 前記半導体が周期律表の第IV族のp-型ドーパントを含む、請求項１に記載の物品。The article of claim 1, wherein the semiconductor comprises a p-type dopant of Group IV of the periodic table. 前記p-型ドーパントがC及びSiからなる群から選択される、請求項５１に記載の物品。52. The article of claim 51, wherein said p-type dopant is selected from the group consisting of C and Si. 前記n-型が、Si、Ge、Sn、S、Se及びTeからなる群から選択される、請求項５２に記載の物品。53. The article of claim 52, wherein the n-type is selected from the group consisting of Si, Ge, Sn, S, Se, and Te. 前記最小幅が200ナノメートル未満である、請求項１に記載の物品。The article of claim 1, wherein the minimum width is less than 200 nanometers. 前記最小幅が150ナノメートル未満である、請求項１に記載の物品。The article of claim 1, wherein the minimum width is less than 150 nanometers. 前記最小幅が100ナノメートル未満である、請求項１に記載の物品。The article of claim 1, wherein the minimum width is less than 100 nanometers. 前記最小幅が80ナノメートル未満である、請求項１に記載の物品。The article of claim 1, wherein the minimum width is less than 80 nanometers. 前記最小幅が70ナノメートル未満である、請求項１に記載の物品。The article of claim 1, wherein the minimum width is less than 70 nanometers. 前記最小幅が60ナノメートル未満である、請求項１に記載の物品。The article of claim 1, wherein the minimum width is less than 60 nanometers. 前記最小幅が40ナノメートル未満である、請求項１に記載の物品。The article of claim 1, wherein the minimum width is less than 40 nanometers. 前記最小幅が20ナノメートル未満である、請求項１に記載の物品。The article of claim 1, wherein the minimum width is less than 20 nanometers. 前記最小幅が10ナノメートル未満である、請求項１に記載の物品。The article of claim 1, wherein the minimum width is less than 10 nanometers. 前記最小幅が5ナノメートル未満である、請求項１に記載の物品。The article of claim 1, wherein the minimum width is less than 5 nanometers. 前記半導体が細長く、少なくとも一部が縦部分である、請求項１に記載の物品。The article of claim 1, wherein the semiconductor is elongated and at least a portion is a vertical portion. 前記縦部分の長さ対最長幅の比が４：１を超える、請求項７２に記載の物品。73. The article of claim 72, wherein the ratio of the length to the longest width of the longitudinal portion is greater than 4: 1. 前記縦部分の長さ対最長幅の比が10：１を超える、請求項７２に記載の物品。73. The article of claim 72, wherein the length to length ratio of the longitudinal portion is greater than 10: 1. 前記縦部分の長さ対最長幅の比が100：１を超える、請求項７２に記載の物品。73. The article of claim 72, wherein the ratio of the length to the longest width of the longitudinal portion is greater than 100: 1. 前記縦部分の長さ対最長幅の比が1000：１を超える、請求項７２に記載の物品。73. The article of claim 72, wherein the ratio of the length to the longest width of the longitudinal portion is greater than 1000: 1. 前記半導体が単結晶を含む、請求項１に記載の物品。The article of claim 1, wherein the semiconductor comprises a single crystal. 前記半導体がデバイスの一部である、請求項１に記載の物品。The article of claim 1, wherein the semiconductor is part of a device. 前記半導体がn-ドープされている、請求項１に記載の物品。The article of claim 1, wherein the semiconductor is n-doped. 前記半導体がp-ドープされている、請求項１に記載の物品。The article of claim 1, wherein the semiconductor is p-doped. 前記半導体が磁性である、請求項１に記載の物品。The article of claim 1, wherein the semiconductor is magnetic. 前記半導体が半導体を磁性にするドーパントを含む、請求項８１に記載の物品。83. The article of claim 81, wherein the semiconductor comprises a dopant that renders the semiconductor magnetic. 前記半導体が強磁性である、請求項８１に記載の物品。82. The article of claim 81, wherein said semiconductor is ferromagnetic. 前記半導体が半導体を強磁性にするドーパントを含む、請求項８３に記載の物品。84. The article of claim 83, wherein the semiconductor comprises a dopant that makes the semiconductor ferromagnetic. 前記半導体がマンガンを含む、請求項８４に記載の物品。85. The article of claim 84, wherein said semiconductor comprises manganese. 少なくとも1012バイト/cm2の密度をもつメモリ素子のアレイを含み、少なくともひとつのメモリ素子は請求項１に記載の物品を含む、デバイス。A device comprising an array of memory elements having a density of at least 10 12 bytes / cm 2 , wherein at least one memory element comprises the article of claim 1. 前記アレイが少なくとも５×1012バイト/cm2の密度をもつ、請求項８６に記載のデバイス。It said array has a density of at least 5 × 10 12 bytes / cm 2, the device according to claim 86. ナノ粒子が前記半導体に対して固定されている、請求項１に記載の物品。The article of claim 1, wherein nanoparticles are immobilized with respect to the semiconductor. 前記ナノ粒子が金を含む、請求項８８に記載の物品。89. The article of claim 88, wherein said nanoparticles comprise gold. 前記ナノ粒子がガリウムを含む、請求項８８に記載の物品。89. The article of claim 88, wherein said nanoparticles comprise gallium. 前記ナノ粒子が窒素を含む、請求項８８に記載の物品。89. The article of claim 88, wherein said nanoparticles comprise nitrogen. 前記ナノ粒子が鉄を含む、請求項８８に記載の物品。89. The article of claim 88, wherein said nanoparticles comprise iron. 前記ナノ粒子が触媒作用性である、請求項８８に記載の物品。90. The article of claim 88, wherein said nanoparticles are catalytic. 前記ナノ粒子がファセット化されている、請求項８８に記載の物品。90. The article of claim 88, wherein said nanoparticles are faceted. 請求項１に記載の物品を含むメモリ素子を含むデバイス。A device comprising a memory element comprising the article of claim 1. 前記メモリ素子が314μm3未満の容積をもつ、請求項９５に記載のデバイス。Wherein the memory device has a volume of less than 314μm 3, according to claim 95 device. 前記メモリ素子が、第一の読み出し可能な状態と、前記第一の読み出し可能な状態とは電子的に区別可能な第二の読み出し可能な状態との間を電子的に切替可能である、請求項９５に記載のデバイス。The memory element is electronically switchable between a first readable state and a second readable state that is electronically distinguishable from the first readable state. Item 90. The device according to Item 95. ドープ半導体のアレイを含み、少なくとも一つの半導体が請求項１に記載の半導体であるデバイス。A device comprising an array of doped semiconductors, wherein at least one semiconductor is a semiconductor of claim 1. 前記アレイが交差アレイである、請求項９８に記載のデバイス。100. The device of claim 98, wherein said array is a crossed array. 少なくとも一つの半導体が、異なる伝導型のもう一つの半導体と接触している、請求項９９に記載のデバイス。100. The device of claim 99, wherein at least one semiconductor is in contact with another semiconductor of a different conductivity type. 少なくとも一つの半導体が、同一伝導型のもう一つの半導体と接触している、請求項９９に記載のデバイス。100. The device of claim 99, wherein at least one semiconductor is in contact with another semiconductor of the same conductivity type. 上記のデバイスが低いターンオン電圧をもつように構成されている、請求項９９に記載のデバイス。100. The device of claim 99, wherein said device is configured to have a low turn-on voltage. 上記のデバイスがメモリ素子である、請求項９８に記載のデバイス。100. The device of claim 98, wherein said device is a memory element. 上記のデバイスが論理ゲートである、請求項９８に記載のデバイス。100. The device of claim 98, wherein said device is a logic gate. 上記のデバイスが電界効果トランジスタである、請求項９８に記載のデバイス。100. The device of claim 98, wherein said device is a field effect transistor. 上記のデバイスがコンピュータデバイスである、請求項９８に記載のデバイス。100. The device of claim 98, wherein said device is a computing device. 前記ドープ半導体の少なくとも一つが単結晶を含む、請求項９８に記載のデバイス。100. The device of claim 98, wherein at least one of said doped semiconductors comprises a single crystal. 前記ドープ半導体の少なくとも一つが、その縦軸に沿った任意の点で、500ナノメートル未満の最大断面寸法をもつ細長いバルクドープ半導体である、請求項９８に記載のデバイス。100. The device of claim 98, wherein at least one of the doped semiconductors is an elongated bulk doped semiconductor having a maximum cross-sectional dimension of less than 500 nanometers at any point along its longitudinal axis. 上記のデバイスが高いターンオン電圧をもつように構成されている、請求項９８に記載のデバイス。100. The device of claim 98, wherein said device is configured to have a high turn-on voltage. 請求項１に記載の物品を含むコンピュータデバイス。A computing device comprising the article of claim 1. 前記物品が単結晶を含む半導体を含む、請求項１１０に記載のコンピュータデバイス。1 1. The computing device of claim 1 10, wherein the article comprises a semiconductor comprising a single crystal. 前記半導体が、その縦軸に沿った任意の点で、500ナノメートル未満の最大断面寸法をもつ細長いバルクドープ半導体である、請求項１１０に記載のコンピュータデバイス。112. The computer device of claim 110, wherein the semiconductor is an elongated bulk-doped semiconductor having a maximum cross-sectional dimension of less than 500 nanometers at any point along its longitudinal axis. 前記コンピュータデバイスが半加算器である、請求項１１０に記載のコンピュータデバイス。112. The computing device of claim 110, wherein said computing device is a half adder. 前記半導体が、ある組成を含む第一の領域と、前記第一の領域の組成とは異なる組成をもつ第二の領域とを含む、請求項１に記載の物品。The article of claim 1, wherein the semiconductor includes a first region having a composition and a second region having a composition different from the composition of the first region. 前記第一の領域が、前記第二の領域の少なくとも一部を取り囲む、請求項１に記載の物品。The article of claim 1, wherein the first region surrounds at least a portion of the second region. 前記半導体が縦軸を含み、前記第一の領域は前記第二の領域の縦方向に配置されている、請求項１に記載の物品。The article of claim 1, wherein the semiconductor includes a vertical axis, and wherein the first region is disposed longitudinally of the second region. 自立型ナノスコピックワイヤがn-型半導体とp-型半導体とを含む、請求項１に記載の物品。The article of claim 1, wherein the free-standing nanoscopic wire comprises an n-type semiconductor and a p-type semiconductor. 請求項１に記載の電気部品であって、前記電気部品は、ショットキーダイオード、光ダイオード、発光源、単光子エミッタ、フォトルミネセンスデバイス、エレクトロルミネセンスデバイス、電界効果トランジスタ、バイポーラ接合トランジスタ、単一電子トランジスタ、整流器、変換器、相補型インバータ、光検出器、p-n太陽電池、単光子ディテクタ、トンネルダイオード、光センシングデバイス、ゲート、ANDゲート、NANDゲート、ORゲート、XORゲート、NORゲート、ラッチ、フリップフロップ、抵抗器、スイッチ、クロック回路、スタティックメモリデバイス、ダイナミックメモリデバイス、プログラマブル回路、増幅器、アナログ回路、アクティブトランジスタ、混合シグナルデバイス、及びシグナルプロセシング回路からなる群から選択される、前記電気部品。The electrical component according to claim 1, wherein the electrical component is a Schottky diode, a photodiode, a light emitting source, a single photon emitter, a photoluminescent device, an electroluminescent device, a field effect transistor, a bipolar junction transistor, One-electron transistor, rectifier, converter, complementary inverter, photodetector, pn solar cell, single-photon detector, tunnel diode, light sensing device, gate, AND gate, NAND gate, OR gate, XOR gate, NOR gate, latch , Flip-flops, resistors, switches, clock circuits, static memory devices, dynamic memory devices, programmable circuits, amplifiers, analog circuits, active transistors, mixed signal devices, and signal processing circuits It is, the electrical component. 請求項１に記載の物品を有するダイオード。A diode comprising the article of claim 1. 前記ダイオードが発光ダイオードである、請求項１１９に記載のデバイス。120. The device of claim 119, wherein said diode is a light emitting diode. 前記物品が二つ以上の発光領域を含む、請求項１２０に記載のデバイス。121. The device of claim 120, wherein said article comprises two or more light emitting areas. 前記物品が二つ以上の波長で発光できる、請求項１２０に記載のデバイス。The device of claim 120, wherein the article is capable of emitting light at more than one wavelength. 前記ダイオードが、二つのドープナノワイヤの間のp/n接合の寸法によって決定される発光波長をもつ、請求項１２０に記載のダイオード。121. The diode of claim 120, wherein said diode has an emission wavelength determined by the size of a p / n junction between two doped nanowires. 前記半導体が、縦軸と、前記縦軸に沿って組成が異なる少なくとも二つの領域とを含む、請求項１に記載の物品。The article of claim 1, wherein the semiconductor includes a vertical axis and at least two regions having different compositions along the vertical axis. 前記少なくとも二つの領域は濃度が異なる、請求項１に記載の物品。The article of claim 1, wherein the at least two regions have different densities. 前記少なくとも二つの領域のドーパントが異なる、請求項１に記載の物品。The article of claim 1, wherein the at least two regions have different dopants. 前記半導体が少なくとも100：１のアスペクト比をもつ、請求項１に記載の物品。The article of claim 1, wherein the semiconductor has an aspect ratio of at least 100: 1. 前記半導体がナノスコピックワイヤである、請求項１に記載の物品。The article of claim 1, wherein the semiconductor is a nanoscopic wire. 前記半導体がナノワイヤである、請求項１に記載の物品。The article of claim 1, wherein the semiconductor is a nanowire. 前記半導体がナノチューブである、請求項１に記載の物品。The article according to claim 1, wherein the semiconductor is a nanotube. その長さ方向に沿った任意の点で、500ナノメートル未満の最大断面寸法をもつ、細長いバルクドープ半導体。An elongated bulk-doped semiconductor having a maximum cross-sectional dimension of less than 500 nanometers at any point along its length. （Ａ）半導体の成長時に半導体をドープする工程を含む方法。(A) A method including a step of doping a semiconductor during the growth of the semiconductor. 少なくとも一つの他の部品に前記半導体を取り付ける工程を含む半導体と少なくとも一つの他の部品とを含むデバイスを製造する工程を包含する請求項１３２に記載の方法。137. The method of claim 132, comprising fabricating a device comprising a semiconductor and at least one other component comprising attaching the semiconductor to at least one other component. 前記半導体が：その縦軸に沿った任意の点で500ナノメートル未満の最大断面寸法をもつ、単結晶の細長いバルクドープ半導体；及び、500ナノメートル未満の最小幅をもつ少なくとも一つの部分をもつ自立型バルクドープ半導体；の少なくとも一つである、請求項１３２に記載の方法。The semiconductor is: a single crystal elongated bulk-doped semiconductor having a maximum cross-sectional dimension of less than 500 nanometers at any point along its longitudinal axis; and a free-standing having at least one portion having a minimum width of less than 500 nanometers 136. The method of claim 132, wherein the method is at least one of a type bulk doped semiconductor. （Ｂ）前記ドープ半導体の表面に一種以上の他の物質を加える工程をさらに含む、請求項１３２に記載の方法。133. The method of claim 132, further comprising: (B) adding one or more other materials to the surface of the doped semiconductor. 前記操作（Ｂ）が、前記ドープ半導体の周囲にシェルを形成することを含む、請求項１３５に記載の方法。136. The method of claim 135, wherein operation (B) comprises forming a shell around the doped semiconductor. 操作（Ａ）がドープの程度を制御することを含む、請求項１３２に記載の方法。133. The method of claim 132, wherein operation (A) comprises controlling the degree of doping. 操作（Ａ）が、分子の集合にエネルギーを加えることによってドープ半導体を成長させることを含み、前記分子の集合は、半導体の分子とドーパントの分子とを含む、請求項１３２に記載の方法。136. The method of claim 132, wherein operation (A) comprises growing a doped semiconductor by applying energy to the collection of molecules, wherein the collection of molecules includes semiconductor molecules and dopant molecules. 操作（Ａ）が、ドープ範囲を制御することを含む、請求項１３８に記載の方法。139. The method of claim 138, wherein operation (A) comprises controlling the doping range. ドーピングを制御する操作が、前記半導体分子の量：前記ドーパント分子の量の比を制御することを含む、請求項１３９に記載の方法。140. The method of claim 139, wherein controlling doping comprises controlling a ratio of the amount of the semiconductor molecule to the amount of the dopant molecule. 操作（Ａ）が、さらにレーザを使用して分子を気化させて気化分子を形成することを含む、請求項１３９に記載の方法。140. The method of claim 139, wherein operation (A) further comprises vaporizing the molecules using a laser to form vaporized molecules. 操作（Ａ）が、さらに前記気化分子から半導体を成長させることを含む、請求項１４１に記載の方法。142. The method of claim 141, wherein operation (A) further comprises growing a semiconductor from the vaporized molecule. 操作（Ａ）が、さらに前記気化分子を液体クラスターに凝縮することを含む、請求項１４１に記載の方法。142. The method of claim 141, wherein operation (A) further comprises condensing the vaporized molecules into a liquid cluster. 操作（Ａ）が、さらに前記液体クラスターから半導体を成長させることを含む、請求項１４２に記載の方法。144. The method of claim 142, wherein operation (A) further comprises growing a semiconductor from the liquid cluster. 操作（Ａ）をレーザ支援触媒成長を用いて実施する、請求項１４１に記載の方法。142. The method of claim 141, wherein operation (A) is performed using laser assisted catalytic growth. 前記分子の集合が触媒材料の分子のクラスターを含む、請求項１３８に記載の方法。139. The method of claim 138, wherein the collection of molecules comprises a cluster of molecules of a catalytic material. 操作（Ａ）が前記半導体の幅を制御することを含む、請求項１４６に記載の方法。147. The method of claim 146, wherein operation (A) comprises controlling a width of the semiconductor. 前記半導体の幅の制御が、前記触媒クラスターの幅を制御することを含む、請求項１４７に記載の方法。148. The method of claim 147, wherein controlling the width of the semiconductor comprises controlling the width of the catalyst cluster. 操作（Ａ）が、さらに少なくとも前記分子上で化学気相成長を実施することを含む、請求項１３２に記載の方法。133. The method of claim 132, wherein operation (A) further comprises performing chemical vapor deposition on at least the molecule. 前記成長半導体が、20ナノメートル未満の最小幅の少なくとも一つの部分をもつ、請求項１３２に記載の方法。133. The method of claim 132, wherein the growing semiconductor has at least one portion with a minimum width of less than 20 nanometers. 前記成長半導体が、10ナノメートル未満の最小幅の少なくとも一つの部分をもつ、請求項１５０に記載の方法。The method of claim 150, wherein the growing semiconductor has at least one portion with a minimum width of less than 10 nanometers. 前記成長半導体が、５ナノメートル未満の最小幅の少なくとも一つの部分をもつ、請求項１５０に記載の方法。153. The method of claim 150, wherein the growing semiconductor has at least one portion with a minimum width of less than 5 nanometers. 前記成長半導体が磁性である、請求項１３２に記載の方法。133. The method of claim 132, wherein said growing semiconductor is magnetic. 操作（Ａ）が、前記成長半導体を磁性にする材料を半導体にドープすることを含む、請求項１５３に記載の方法。153. The method of claim 153, wherein operation (A) comprises doping a semiconductor with a material that makes the growing semiconductor magnetic. 前記成長半導体が強磁性である、請求項１３２に記載の方法。133. The method of claim 132, wherein said growing semiconductor is ferromagnetic. 操作（Ａ）が、前記成長半導体を強磁性にする材料を半導体にドープすることを含む、請求項１５５に記載の方法。155. The method of claim 155, wherein operation (A) comprises doping a semiconductor with a material that renders the grown semiconductor ferromagnetic. 操作（Ａ）が、前記半導体にマンガンをドープすることを含む、請求項１５６に記載の方法。157. The method of claim 156, wherein operation (A) comprises doping the semiconductor with manganese. 前記半導体を成長させる際に、前記半導体に第一のドーパントをドープし；次いで
その後前記第一のドーパントとは異なる第二のドーパントを前記半導体にドープすることを含む、請求項１３２に記載の方法。135. The method of claim 132, wherein growing the semiconductor comprises doping the semiconductor with a first dopant; and then subsequently doping the semiconductor with a second dopant different from the first dopant. . 前記半導体を少なくとも一つの他の部品に取り付けることをさらに含む、請求項１５８に記載の方法。159. The method of claim 158, further comprising attaching the semiconductor to at least one other component. 前記第一のドーパントとは異なる第二のドーパントを前記半導体にドープすることをさらに含む、請求項１５８に記載の方法。159. The method of claim 158, further comprising doping the semiconductor with a second dopant different from the first dopant. 操作（Ａ）が、第一の濃度でドーパントを半導体にドープすることを含む、請求項１３２に記載の方法。135. The method of claim 132, wherein operation (A) comprises doping the semiconductor with a dopant at a first concentration. 前記半導体を少なくとも一つの他の部品に取り付けることをさらに含む、請求項１６１に記載の方法。163. The method of claim 161, further comprising attaching the semiconductor to at least one other component. 前記第一の濃度とは異なる第二の濃度で前記半導体にドープすることをさらに含む、請求項１６１に記載の方法。163. The method of claim 161, further comprising doping the semiconductor with a second concentration different from the first concentration. 操作（Ａ）が、前記半導体にドープして、ある組成をもつ第一の領域と、前記第一の組成とは異なる組成をもつ第二の領域とをもつナノスケールワイヤを形成することを含む、請求項１３２に記載の方法。Operation (A) includes doping the semiconductor to form a nanoscale wire having a first region having a composition and a second region having a composition different from the first composition. 134. The method of claim 132. 操作（Ａ）が、前記半導体を成長させて、ある組成をもつ第一のバルクドープ領域と、前記第一の領域の組成とは異なる組成をもつ第二のバルクドープ領域とを含む成長半導体を形成する工程を含む、請求項１３２に記載の方法。Operation (A) grows the semiconductor to form a grown semiconductor including a first bulk doped region having a composition and a second bulk doped region having a composition different from the composition of the first region. 133. The method of claim 132, comprising the step of: 縦軸、前記縦軸に沿って組成が異なる少なくとも二つの領域、及び、この領域の間の境界とを含む半導体を含み、前記半導体が前記境界において約100nm以下の最大寸法をもつ、デバイス。A device comprising a semiconductor comprising a vertical axis, at least two regions of different composition along the vertical axis, and a boundary between the regions, wherein the semiconductor has a maximum dimension at the boundary of about 100 nm or less. 前記境界における最大寸法が約20nm以下である、請求項１６６に記載のデバイス。166. The device of claim 166, wherein a maximum dimension at the boundary is no greater than about 20 nm. 前記境界における最大寸法が約10nmである、請求項１６７に記載のデバイス。168. The device of claim 167, wherein the largest dimension at the boundary is about 10 nm. 前記半導体がナノスコピックである、請求項１６６に記載のデバイス。167. The device of claim 166, wherein said semiconductor is nanoscopic. 前記半導体がナノスコピックワイヤである、請求項１６６に記載のデバイス。170. The device of claim 166, wherein said semiconductor is a nanoscopic wire. 前記半導体がナノワイヤである、請求項１６６に記載のデバイス。167. The device of claim 166, wherein said semiconductor is a nanowire. 前記半導体がナノチューブである、請求項１６６に記載のデバイス。167. The device of claim 166, wherein said semiconductor is a nanotube. 前記少なくとも二つの領域の少なくとも一つがバルクドープされている、請求項１６６に記載のデバイス。169. The device of claim 166, wherein at least one of the at least two regions is bulk doped. 前記少なくとも二つの領域の少なくとも一つがp-型ドーパントを含む、請求項１６６に記載のデバイス。169. The device of claim 166, wherein at least one of the at least two regions includes a p-type dopant. 前記少なくとも二つの領域の少なくとも一つがn-型ドーパントを含む、請求項１６６に記載のデバイス。167. The device of claim 166, wherein at least one of the at least two regions includes an n-type dopant. 前記半導体が自立型である、請求項１６６に記載のデバイス。169. The device of claim 166, wherein the semiconductor is free standing. 前記半導体が少なくとも一つのシェルを含む、請求項１６６に記載のデバイス。169. The device of claim 166, wherein the semiconductor comprises at least one shell. 前記半導体が機能性部位を含む、請求項１６６に記載のデバイス。169. The device of claim 166, wherein the semiconductor comprises a functional site. 前記半導体が反応物質を含む、請求項１６６に記載のデバイス。167. The device of claim 166, wherein the semiconductor comprises a reactant. 前記半導体が少なくとも約100：１のアスペクト比である、請求項１６６に記載のデバイス。169. The device of claim 166, wherein the semiconductor has an aspect ratio of at least about 100: 1. 上記のデバイスが前記半導体に固定化されたナノ粒子をさらに含む、請求項１６６に記載のデバイス。167. The device of claim 166, wherein said device further comprises nanoparticles immobilized on said semiconductor. 上記のデバイスがダイオードである、請求項１６６に記載のデバイス。167. The device of claim 166, wherein said device is a diode. 上記のデバイスがトランジスタである、請求項１６６に記載のデバイス。167. The device of claim 166, wherein said device is a transistor. 上記のデバイスがメモリ素子である、請求項１６６に記載のデバイス。169. The device of claim 166, wherein said device is a memory element. 上記のデバイスが発光することができる、請求項１６６に記載のデバイス。169. The device of claim 166, wherein the device is capable of emitting light. 前記境界が発光することができる、請求項１６６に記載のデバイス。169. The device of claim 166, wherein the boundary is capable of emitting light. 上記のデバイスが二つ以上の波長で発光することができる、請求項１６６に記載のデバイス。169. The device of claim 166, wherein the device is capable of emitting light at more than one wavelength. 少なくとも二つの領域が異なるドーパントを含む、請求項１６６に記載のデバイス。169. The device of claim 166, wherein at least two regions include different dopants. 前記少なくとも二つの領域が、第一の濃度と、前記第一の濃度とは異なる第二の濃度でドーパントを含む、請求項１６６に記載のデバイス。169. The device of claim 166, wherein the at least two regions include a dopant at a first concentration and a second concentration different than the first concentration. 前記半導体が検体と結合することができる、請求項１６６に記載のデバイス。169. The device of claim 166, wherein the semiconductor is capable of binding an analyte. 前記半導体が三つ以上の境界を含み、それぞれの境界は、縦軸に沿って組成が異なる二つの領域の間である、請求項１６６に記載のデバイス。166. The device of claim 166, wherein the semiconductor includes three or more boundaries, each boundary being between two regions of different composition along a vertical axis. 前記三つ以上の境界の少なくとも一つは発光することができる、請求項１９１に記載のデバイス。192. The device of claim 191, wherein at least one of the three or more boundaries is capable of emitting light. ある組成をもつ第一の領域と、前記第一の領域の組成とは異なる組成をもつ第二の領域とを含む自立型ワイヤを含むデバイスであって、前記第一の領域は約100nm未満の最小寸法をもち、前記第二の領域は約100nm未満の最小寸法をもつ、上記のデバイス。A device comprising a free-standing wire comprising a first region having a composition and a second region having a composition different from the composition of the first region, wherein the first region is less than about 100 nm. The device as described above, having a minimum dimension, wherein the second region has a minimum dimension of less than about 100 nm. 前記第一の領域と第二の領域の少なくとも一つがバルクドープされている、請求項１９３に記載のデバイス。200. The device of claim 193, wherein at least one of the first region and the second region is bulk doped. 前記ワイヤが半導体である、請求項１９３に記載のデバイス。200. The device of claim 193, wherein said wire is a semiconductor. 前記ワイヤがナノワイヤである、請求項１９３に記載のデバイス。200. The device of claim 193, wherein said wire is a nanowire. 上記のデバイスがナノチューブである、請求項１９３に記載のデバイス。200. The device of claim 193, wherein said device is a nanotube. ある組成をもつ第一の領域と、前記第一の領域の組成とは異なる組成をもつ第二の領域とをもつ自立型バルクドープナノスコピック物質を含むデバイスであって、前記第一の領域と前記第二の領域の少なくとも一つは少なくとも約100：１のアスペクト比をもつ、上記のデバイス。A device comprising a free-standing bulk-doped nanoscopic material having a first region having a composition and a second region having a composition different from the composition of the first region, the device comprising: The device as described above, wherein at least one of the second regions has an aspect ratio of at least about 100: 1. ある組成をもつ第一の領域と、前記第一の領域の組成とは異なる組成をもつ第二の領域とを含む自立型バルクドープ半導体を含むデバイスであって、前記第一の領域と前記第二の領域の少なくとも一つは約100nm未満の最大寸法をもつ、上記のデバイス。A device including a free-standing bulk-doped semiconductor including a first region having a certain composition and a second region having a composition different from the composition of the first region, wherein the first region and the second region The device as described above, wherein at least one of the regions has a largest dimension of less than about 100 nm. あるドーパントをもつ第一の領域と、前記第一の領域のドーパントとは異なるドーパントをもつ第二の領域とを含む自立型ワイヤを含むデバイスであって、
前記第一の領域と前記第二の領域は重複して、前記第一の領域及び前記第二の領域のドーパントの混合物である組成をもつ重複領域を形成し、前記重複領域の組成物は、約10容積%〜約90容積%の前記第一の領域のドーパントと、相補的な量の前記第二の領域のドーパントとを含み、前記重複領域は約100nm未満の最大寸法をもつ、上記のデバイス。A device comprising a free-standing wire comprising a first region having a dopant and a second region having a dopant different from the dopant of the first region,
The first region and the second region overlap to form an overlap region having a composition that is a mixture of the dopants of the first region and the second region, wherein the composition of the overlap region is: Wherein said overlap region has a maximum dimension of less than about 100 nm, comprising about 10% to about 90% by volume of said first region dopant and a complementary amount of said second region dopant. device. 第一の濃度のドーパントを含む第一の領域と、第二の濃度の前記ドーパントを含む第二の領域とを含む自立型ナノスコピックワイヤを含むデバイスであって、前記第二の濃度は前記第一の濃度と異なる、上記のデバイス。A device comprising a free-standing nanoscopic wire comprising a first region containing a first concentration of a dopant and a second region containing a second concentration of the dopant, wherein the second concentration is the second concentration. A device as described above, wherein the concentration differs from one. 第一の半導体と第二の半導体とを含む自立型ナノスコピックワイヤを含むデバイスであって、前記第一の半導体と前記第二の半導体の少なくとも一つはドープ半導体であり、ここで前記第一の半導体の組成と前記第二の半導体の組成とが異なる、上記のデバイス。A device including a free-standing nanoscopic wire including a first semiconductor and a second semiconductor, wherein at least one of the first semiconductor and the second semiconductor is a doped semiconductor, wherein the first semiconductor and the second semiconductor are doped semiconductors. The device according to the above, wherein the composition of the semiconductor is different from the composition of the second semiconductor. 第一の濃度の半導体材料をもつ第一の領域と、第二の濃度の前記半導体材料をもつ第二の領域とを含む自立型ナノスコピックワイヤを含むデバイスであって、前記第一の濃度と前記第二の濃度とが異なる、上記のデバイス。A device comprising a free-standing nanoscopic wire including a first region having a first concentration of semiconductor material and a second region having a second concentration of the semiconductor material, the device comprising: The device as described above, wherein the second concentration is different. 第一の抵抗率をもつ第一の領域と、前記第一の抵抗率と異なる第二の抵抗率をもつ第二の領域とを含む自立型ナノスコピックワイヤを含むデバイス。A device comprising a free-standing nanoscopic wire including a first region having a first resistivity and a second region having a second resistivity different from the first resistivity. 第一のバンドギャップをもつ第一の領域と、前記第一のバンドギャップと異なる第二のバンドギャップをもつ第二の領域とを含む自立型ナノスコピックワイヤを含む、デバイス。A device comprising a free-standing nanoscopic wire including a first region having a first band gap and a second region having a second band gap different from the first band gap. 自立型フォトルミネセンスのナノスコピックワイヤを含むデバイス。Devices containing self-supporting photoluminescent nanoscopic wires. 偏光を発生し得る自立型ナノスコピックワイヤを含むデバイス。A device that includes free-standing nanoscopic wires that can generate polarized light. 少なくとも約0.60の偏光比をもつ光を発生し得るナノスコピックワイヤを含むデバイス。A device comprising a nanoscopic wire capable of generating light having a polarization ratio of at least about 0.60. 前記偏光比が少なくとも約0.84である、請求項２０８に記載のデバイス。210. The device of claim 208, wherein said polarization ratio is at least about 0.84. 前記偏光比が少なくとも約0.91である、請求項２０８に記載のデバイス。210. The device of claim 208, wherein said polarization ratio is at least about 0.91. 前記偏光比が約0.96である、請求項２０８に記載のデバイス。210. The device of claim 208, wherein said polarization ratio is about 0.96. 少なくとも約3000A/Wの応答性をもつ光検出器を含むデバイス。A device comprising a photodetector having a response of at least about 3000 A / W. 約100fs未満の検出速度をもつ光検出器を含むデバイス。A device that includes a photodetector with a detection speed of less than about 100 fs. 前記検出速度が約10fs未満である、請求項２１３に記載のデバイス。213. The device of Claim 213, wherein said detection speed is less than about 10 fs. ある組成をもつ第一の領域と、前記第一の領域とは異なる組成をもつ第二の領域とを含むナノスコピックワイヤを含むデバイスであって、前記第一の領域と第二の領域は重複して、前記第一の領域と前記第二の領域の組成物の混合物である組成をもつ重複領域を形成し、前記重複領域の組成物は、約10容積%〜約90容積%の前記第一の領域の組成物と、相補的な量の前記第二の領域の組成物とを含み、ここで前記重複領域は発光することができる、上記のデバイス。A device including a nanoscopic wire including a first region having a certain composition and a second region having a different composition from the first region, wherein the first region and the second region overlap. Forming an overlapping region having a composition that is a mixture of the composition of the first region and the second region, wherein the composition of the overlapping region is from about 10% by volume to about 90% by volume of the second region. The device as described above, comprising a composition of one region and a complementary amount of the composition of the second region, wherein the overlapping region is capable of emitting light. 上記のデバイスが二つ以上の重複領域を含む、請求項２１５に記載のデバイス。220. The device of claim 215, wherein said device includes two or more overlapping regions. 複数の発光領域を含む自立型ナノスコピックワイヤを含むデバイス。A device that includes a free-standing nanoscopic wire that includes a plurality of light emitting regions. 発光し得る複数の領域を含むナノスケール半導体を成長させる工程を含む方法。A method comprising growing a nanoscale semiconductor including a plurality of regions that can emit light. あるドーパントをもつ第一の領域と、前記第一の領域のドーパントとは異なるドーパントをもつ第二の領域とを含むナノスケールワイヤを含む発光ダイオードを含むデバイスであって、前記第一の領域と前記第二の領域は重複して、前記第一の領域及び前記第二の領域のドーパントの混合物である組成をもつ重複領域を形成し、前記重複領域の組成物は、約10容積%〜約90容積%の前記第一の領域のドーパントと、相補的な量の前記第二の領域のドーパントとを含み、ここで前記発光ダイオードは前記重複領域の寸法によって決定される発光波長をもつ、上記のデバイス。A device including a light emitting diode including a nanoscale wire including a first region having a dopant and a second region having a dopant different from the dopant of the first region, the device including: The second region overlaps to form an overlap region having a composition that is a mixture of the dopants of the first region and the second region, wherein the composition of the overlap region is from about 10% to about 10% by volume. 90% by volume of the first region dopant and a complementary amount of the second region dopant, wherein the light emitting diode has an emission wavelength determined by the size of the overlap region. Devices. あるドーパントをもつ第一の領域と、前記第一の領域のドーパントとは異なるドーパントをもつ第二の領域とを含むナノスケールワイヤを含むデバイスであって、前記第一の領域と前記第二の領域は重複して、前記第一の領域及び前記第二の領域のドーパントの混合物である組成をもつ重複領域を形成し、前記重複領域の組成物は、約10容積%〜約90容積%の前記第一の領域のドーパントと、相補的な量の前記第二の領域のドーパントとを含む、上記のデバイス。A device comprising a nanoscale wire comprising a first region having a dopant and a second region having a dopant different from the dopant of the first region, wherein the device comprises a first region and a second region. The regions overlap to form an overlap region having a composition that is a mixture of the dopants of the first region and the second region, wherein the composition of the overlap region comprises about 10% to about 90% by volume. The device as described above, comprising the first region dopant and a complementary amount of the second region dopant. 半導体を含むワイヤを含むデバイスであって、ここで前記ワイヤはバルク状態の半導体よりも高い周波数で発光し得る、上記のデバイス。A device comprising a wire comprising a semiconductor, wherein the wire may emit at a higher frequency than the semiconductor in bulk. 均一なフォトルミネセンスのナノスコピックワイヤを含むデバイス。A device containing a uniform photoluminescent nanoscopic wire. ナノスコピックワイヤと機能性部位とを含み、
機能性部位が関係する相互作用によって前記ナノスコピックワイヤの特性において検出可能な変化をもたらすよう、機能性部位がナノスコピックワイヤに対して配置される物品。Including a nanoscopic wire and a functional part,
An article wherein the functional site is disposed relative to the nanoscopic wire such that the interaction involving the functional site results in a detectable change in the properties of the nanoscopic wire. 前記機能性部位が検体と結合し得る、請求項２２３に記載の物品。223. The article of claim 223, wherein the functional moiety is capable of binding an analyte. 前記ナノスコピックワイヤが、Si、GaN、AlN、InN、GaAs、AlAs、InAs、InP、GaP、SiC、CdSe、ZnSe、ZnTe、ZnO、SnO2及びTiO2からなる群から選択される物質を含む、請求項２２３に記載の物品。The nanoscopic wire comprises Si, GaN, AlN, InN, GaAs, AlAs, InAs, InP, GaP, SiC, CdSe, ZnSe, ZnTe, ZnO, a material selected from the group consisting of SnO 2 and TiO 2, 223. The article of claim 223. 前記ナノスコピックワイヤが、0.5nm〜200nmの範囲の直径である、請求項２２３に記載の物品。223. The article of claim 223, wherein the nanoscopic wires have a diameter in the range of 0.5nm to 200nm. 前記ナノスコピックワイヤが、２を超えるアスペクト比である、請求項２２３に記載の物品。223. The article of claim 223, wherein the nanoscopic wire has an aspect ratio greater than 2. 前記機能性部位が、-OH、-CHO、-COOH、-SO3H、-CN、-NH2、-SH、-COSH、COOR及びハロゲン化物、並びにその組合せからなる群から選択される、請求項２２３に記載の物品。The functional site, -OH, -CHO, -COOH, -SO 3 H, -CN, -NH 2, -SH, -COSH, COOR , and halide, and is selected from the group consisting of a combination thereof, wherein Item 223. The article according to Item 223. 前記機能性部位が、-CH3、ヒドラジド及びアルデヒドからなる群から選択される、請求項２２３に記載の物品。The functional site, -CH 3, is selected from the group consisting of hydrazides and aldehydes article of claim 223. 前記機能性部位が光活性化可能である、請求項２２３に記載の物品。223. The article of claim 223, wherein the functional moiety is photoactivatable. 前記機能性部位がアリールアジド、フッ素化アリールアジド及びベノフェノンからなる群から選択される、請求項２２３に記載の物品。223. The article of claim 223, wherein said functional moiety is selected from the group consisting of aryl azides, fluorinated aryl azides, and benophenone. 前記機能性部位が、アミノ酸、タンパク質、核酸、抗体、抗原及び酵素からなる群から選択される、請求項２２３に記載の物品。223. The article of claim 223, wherein said functional site is selected from the group consisting of amino acids, proteins, nucleic acids, antibodies, antigens and enzymes. 前記機能性部位が、ナノスコピックワイヤの直径よりも小さい鎖長をもつポリマー鎖を含む、請求項２２３に記載の物品。223. The article of claim 223, wherein the functional site comprises a polymer chain having a chain length less than the diameter of the nanoscopic wire. 前記ポリマーが、ポリアミド、ポリエステル、ポリイミド、ポリアクリル酸及びそれらの組合せからなる群から選択される、請求項２３３に記載の物品。233. The article of claim 233, wherein said polymer is selected from the group consisting of polyamide, polyester, polyimide, polyacrylic acid, and combinations thereof. 前記機能性部位が、ナノスコピックワイヤの表面を覆う薄いコーティングを含み、前記コーティングは金属、半導体及び絶縁体からなる群から選択される、請求項２２３に記載の物品。223. The article of claim 223, wherein the functional site includes a thin coating over a surface of the nanoscopic wire, wherein the coating is selected from the group consisting of a metal, a semiconductor, and an insulator. 前記コーティングが、金属元素、酸化物、硫化物、窒化物、セレン化物、ポリマー及びポリマーゲルからなる群から選択される、請求項２３５に記載の物品。235. The article of claim 235, wherein said coating is selected from the group consisting of metal elements, oxides, sulfides, nitrides, selenides, polymers and polymer gels. 前記ナノスコピックワイヤがナノワイヤである、請求項２２３に記載の物品。223. The article of claim 223, wherein said nanoscopic wire is a nanowire. 前記ナノスコピックワイヤがナノチューブである、請求項２２３に記載の物品。223. The article of claim 223, wherein the nanoscopic wire is a nanotube. 前記ナノスコピックワイヤが自立型である、請求項２２３に記載の物品。223. The article of claim 223, wherein the nanoscopic wire is free standing. 前記ナノスコピックワイヤがバルクドープされる、請求項２２３に記載の物品。223. The article of claim 223, wherein the nanoscopic wire is bulk doped. 前記ナノスコピックワイヤがコアとシェルとを含む、請求項２２３に記載の物品。223. The article of claim 223, wherein the nanoscopic wire includes a core and a shell. 前記ナノスコピックワイヤが縦軸と、前記縦軸に沿って組成が異なる二つの領域とを含む、請求項２２３に記載の物品。223. The article of claim 223, wherein the nanoscopic wire includes a vertical axis and two regions with different compositions along the vertical axis. 前記物品がさらに、前記ナノスコピックワイヤに対して固定されたナノ粒子を含む、請求項２２３に記載の物品。223. The article of claim 223, wherein the article further comprises nanoparticles immobilized on the nanoscopic wire. 前記特性が発光を包含する、請求項２２３に記載の物品。223. The article of claim 223, wherein said properties include luminescence. サンプル露出領域と、ナノスコピック領域とを含む物品であって、ナノスコピックワイヤの少なくとも一部分が前記露出領域でサンプルによりアドレス可能である、前記物品。An article comprising a sample exposed region and a nanoscopic region, wherein at least a portion of the nanoscopic wire is addressable by the sample at the exposed region. 前記ナノスコピックワイヤと結びついた特性を検出するために構築且つ配置された検出器をさらに含む、請求項２４５に記載の物品。245. The article of claim 245, further comprising a detector constructed and arranged to detect a property associated with the nanoscopic wire. 前記サンプル露出領域がマイクロチャネルを含む、請求項２４５に記載の物品。245. The article of claim 245, wherein said sample exposed area comprises a microchannel. 前記サンプル露出領域がウェルを含む、請求項２４５に記載の物品。245. The article of claim 245, wherein said sample exposed area comprises a well. 前記ナノスコピックワイヤが半導体である、請求項２４５に記載の物品。248. The article of claim 245, wherein said nanoscopic wire is a semiconductor. 前記ナノスコピックワイヤがシリコンを含む、請求項２４５に記載の物品。245. The article of claim 245, wherein said nanoscopic wire comprises silicon. 前記ナノスコピックワイヤが少なくとも一つのp/n接合を含む、請求項２４５に記載の物品。245. The article of claim 245, wherein said nanoscopic wire comprises at least one p / n junction. 前記ナノスコピックワイヤが複数のナノスコピックワイヤの一つであり、ここで複数のナノスコピックワイヤはそれぞれ異なる濃度のドーパントでドープされている、請求項２４５に記載の物品。245. The article of claim 245, wherein the nanoscopic wire is one of a plurality of nanoscopic wires, wherein the plurality of nanoscopic wires are each doped with a different concentration of a dopant. 前記ナノスコピックワイヤがカーボンナノチューブである、請求項２４５に記載の物品。245. The article of claim 245, wherein said nanoscopic wires are carbon nanotubes. 前記ナノスコピックワイヤがナノチューブである、請求項２４５に記載の物品。245. The article of claim 245, wherein said nanoscopic wires are nanotubes. 前記ナノスコピックワイヤがナノワイヤである、請求項２４５に記載の物品。245. The article of claim 245, wherein said nanoscopic wire is a nanowire. 前記ナノスコピックワイヤが単層である、請求項２４５に記載の物品。245. The article of claim 245, wherein said nanoscopic wire is a single layer. 前記ナノスコピックワイヤが多層である、請求項２４５に記載の物品。245. The article of claim 245, wherein said nanoscopic wire is multilayer. 前記ナノスコピックワイヤが変性されていない、請求項２４５に記載の物品。245. The article of claim 245, wherein said nanoscopic wire is unmodified. サンプル中の検体と反応物質との相互作用によって、ナノスコピックワイヤの特性に検出可能な変化がもたらされるように、ナノスコピックワイヤに対して配置した反応物質をさらに含む、請求項２４５に記載の物品。245. The article of claim 245, further comprising a reactant positioned relative to the nanoscopic wire such that interaction of the analyte with the reactant in the sample results in a detectable change in the properties of the nanoscopic wire. . 前記反応物質が、前記検体の結合相手を含む、請求項２４に記載の物品。27. The article of claim 24, wherein the reactant comprises a binding partner for the analyte. 前記結合相手が非特異的である、請求項２６０に記載の物品。260. The article of claim 260, wherein said binding partner is non-specific. 前記結合相手が特異的である、請求項２６０に記載の物品。260. The article of claim 260, wherein said binding partner is specific. 前記結合相手が、前記ナノスコピックワイヤ表面上に、-OH、-CHO、-COOH、-SO3H、-CN、-NH2、-SH、-COSH、COOR及びハロゲン化物、並びにその組合せからなる群から選択される化学基を含む、請求項２６０に記載の物品。Said binding partner, comprising on the nanoscopic wire surface, -OH, -CHO, -COOH, -SO 3 H, -CN, -NH 2, -SH, -COSH, COOR , and halide, and combinations thereof 260. The article of claim 260, wherein the article comprises a chemical group selected from the group. 前記結合相手が、DNA、DNAフラグメント、抗体、抗原、タンパク質及び酵素からなる群から選択される特異的生体高分子レセプターを含む、請求項２６０に記載の物品。260. The article of claim 260, wherein said binding partner comprises a specific biopolymer receptor selected from the group consisting of DNA, DNA fragments, antibodies, antigens, proteins and enzymes. 前記結合相手が、前記ナノスコピックワイヤ表面上にグラフトされた短いポリマー鎖を含み、ここで前記鎖は、ポリアミド、ポリエステル、ポリアクリル酸、及びポリイミドからなる群から選択される、請求項２６０に記載の物品。260. The binding partner of claim 260, wherein the binding partner comprises a short polymer chain grafted onto the nanoscopic wire surface, wherein the chain is selected from the group consisting of polyamide, polyester, polyacrylic acid, and polyimide. Goods. 前記結合相手が、前記ナノスコピックワイヤ表面上にコーティングされた薄いヒドロゲル層を含む、請求項２６０に記載の物品。260. The article of claim 260, wherein the binding partner comprises a thin hydrogel layer coated on the nanoscopic wire surface. 前記結合相手が、ナノスコピックワイヤ表面上に薄いコーティングを含み、ここで前記コーティングは酸化物、硫化物及びセレン化物からなる群から選択される、請求項２６０に記載の物品。260. The article of claim 260, wherein said binding partner comprises a thin coating on a nanoscopic wire surface, wherein said coating is selected from the group consisting of oxides, sulfides, and selenides. 前記ナノスコピックワイヤが、ケミカルゲート・ナノスコピック電界効果トランジスタを含み、ここで前記ナノスコピックワイヤの電気的特徴は、前記ナノスコピックワイヤ表面上の化学的変化に感受性である、請求項２４５に記載の物品。245. The nanoscopic wire of claim 245, wherein the nanoscopic wire comprises a chemical gate nanoscopic field effect transistor, wherein the electrical characteristics of the nanoscopic wire are sensitive to chemical changes on the nanoscopic wire surface. Goods. 前記ナノスコピックワイヤがエレクトロルミネセンス材料、フォトルミネセンス材料、及びダイオードからなる群から選択される材料を含み、ここで前記ナノスコピックワイヤの発光特性は前記ナノスコピックワイヤ表面上の化学変化に感受性である、請求項２４５に記載の物品。The nanoscopic wire includes a material selected from the group consisting of an electroluminescent material, a photoluminescent material, and a diode, wherein the emission properties of the nanoscopic wire are sensitive to chemical changes on the nanoscopic wire surface. 245. The article of claim 245. 前記反応物質は、核酸、抗体、糖、炭化水素及びタンパク質からなる群から選択される、請求項２５９に記載の物品。260. The article of claim 259, wherein said reactant is selected from the group consisting of nucleic acids, antibodies, sugars, hydrocarbons and proteins. 前記反応物質が触媒を含む、請求項２５９に記載の物品。260. The article of claim 259, wherein the reactants include a catalyst. 前記反応物質が量子ドットを含む、請求項２５９に記載の物品。260. The article of claim 259, wherein said reactant comprises a quantum dot. 前記反応物質がポリマーを含む、請求項２５９に記載の物品。260. The article of claim 259, wherein said reactant comprises a polymer. 前記反応物質が前記ナノスコピックワイヤに固定されている、請求項２５９に記載の物品。260. The article of claim 259, wherein the reactant is affixed to the nanoscopic wire. 前記反応物質が前記ナノスコピックワイヤの５ナノメートル以内に配置されている、請求項２５９に記載の物品。260. The article of claim 259, wherein the reactant is located within 5 nanometers of the nanoscopic wire. 前記反応物質が前記ナノスコピックワイヤの３ナノメートル以内に配置されている、請求項２５９に記載の物品。260. The article of claim 259, wherein the reactant is located within 3 nanometers of the nanoscopic wire. 前記反応物質が前記ナノスコピックワイヤの１ナノメートル以内に配置されている、請求項２５９に記載の物品。260. The article of claim 259, wherein the reactant is located within one nanometer of the nanoscopic wire. 前記反応物質がリンカーを介して前記ナノスコピックワイヤに取り付けられている、請求項２５９に記載の物品。260. The article of claim 259, wherein the reactant is attached to the nanoscopic wire via a linker. 前記反応物質が前記ナノスコピックワイヤに直接取り付けられている、請求項２５９に記載の物品。260. The article of claim 259, wherein the reactant is directly attached to the nanoscopic wire. 前記反応物質が、前記ナノスコピックワイヤに電気的に結合しているように、前記ナノスコピックワイヤに対して配置され、
ここでサンプル中の検体と前記反応物質との間の検出可能な相互作用によって、前記ナノスコピックワイヤの電気的特性に検出可能な変化が生じる、請求項２５９に記載の物品。The reactant is disposed relative to the nanoscopic wire such that the reactant is electrically coupled to the nanoscopic wire;
260. The article of claim 259, wherein a detectable interaction between the analyte in the sample and the reactant causes a detectable change in the electrical properties of the nanoscopic wire. 前記マイクロチャネルが１mm未満の最小横寸法をもつ、請求項２４７に記載の物品。248. The article of claim 247, wherein said microchannel has a minimum lateral dimension of less than 1 mm. 前記マイクロチャネルが0.5mm未満の最小横寸法をもつ、請求項２４７に記載の物品。248. The article of claim 247, wherein said microchannels have a minimum lateral dimension of less than 0.5mm. 前記マイクロチャネルは200ミクロン未満の最小横寸法をもつ、請求項２４７に記載の物品。250. The article of claim 247, wherein the microchannel has a minimum lateral dimension of less than 200 microns. 前記ナノスコピックワイヤは、センサを含む複数のナノスコピックワイヤの一つである、請求項２４５に記載の物品。245. The article of claim 245, wherein the nanoscopic wire is one of a plurality of nanoscopic wires including a sensor. 前記複数のナノスコピックワイヤの各々が、サンプル露出領域に配置された少なくとも一部分を包含する、請求項２８４に記載の物品。293. The article of claim 284, wherein each of the plurality of nanoscopic wires includes at least a portion disposed in a sample exposed area. 前記複数のナノスコピックワイヤは少なくとも10個のナノスコピックワイヤを含む、請求項２８４に記載の物品。285. The article of claim 284, wherein the plurality of nanoscopic wires comprises at least 10 nanoscopic wires. 前記複数のナノスコピックワイヤは、平行に配置され、単一の対の電極によってアドレスされる、請求項２４５に記載の物品。245. The article of claim 245, wherein the plurality of nanoscopic wires are arranged in parallel and are addressed by a single pair of electrodes. 前記複数のナノスコピックワイヤは互いに平行に配置され、複数の対の電極によって個別にアドレスされる、請求項２４５に記載の物品。245. The article of claim 245, wherein the plurality of nanoscopic wires are arranged parallel to one another and are individually addressed by a plurality of pairs of electrodes. 前記複数のナノスコピックワイヤは異なり、それぞれが異なる検体を検出することができる、請求項２４５に記載の物品。245. The article of claim 245, wherein the plurality of nanoscopic wires are different, each capable of detecting a different analyte. 前記複数のナノスコピックワイヤがランダムに配向している、請求項２４５に記載の物品。245. The article of claim 245, wherein the plurality of nanoscopic wires are randomly oriented. 前記ナノスコピックワイヤが基板表面上に配置されている、請求項２４５に記載の物品。245. The article of claim 245, wherein said nanoscopic wires are disposed on a substrate surface. 前記サンプル露出領域がマイクロチャネルを含み、前記ナノスコピックワイヤが前記マイクロチャネル中に懸濁されている、請求項２４５に記載の物品。245. The article of claim 245, wherein said sample-exposed region comprises a microchannel, and wherein said nanoscopic wire is suspended in said microchannel. 前記物品が、基板表面上に形成されたセンサ内の前記複数のナノスコピックワイヤセンサの一つである、請求項２４５に記載の物品。245. The article of claim 245, wherein the article is one of the plurality of nanoscopic wire sensors in a sensor formed on a substrate surface. 前記基板がガラス、二酸化ケイ素−コーティング化シリコン及びポリマーからなる群から選択される、請求項２９３に記載の物品。294. The article of claim 293, wherein the substrate is selected from the group consisting of glass, silicon dioxide-coated silicon, and a polymer. 前記マイクロチャネルが、サンプルを含む流体に関して約１未満のレイノルズ数を出すような寸法にされている、請求項２４７に記載の物品。247. The article of claim 247, wherein the microchannel is dimensioned to produce a Reynolds number of less than about 1 for a fluid containing a sample. 前記レイノルズ数が約0.01未満である、請求項２９５に記載の物品。295. The article of claim 295, wherein said Reynolds number is less than about 0.01. 前記サンプル露出領域中で流体サンプルを受容するために構築及び配置された、請求項２４５に記載の物品。245. The article of claim 245, wherein the article is constructed and arranged to receive a fluid sample in the sample exposed area. 前記サンプルがガスストリームを含む、請求項２４５に記載の物品。245. The article of claim 245, wherein said sample comprises a gas stream. 前記サンプルが液体を含む、請求項２４５に記載の物品。245. The article of claim 245, wherein said sample comprises a liquid. 前記物品が複数のナノスコピックワイヤと複数の反応物質とを含み、その少なくとも一部は、反応物質と検体との間の相互作用によってナノスコピックワイヤの特性に検出可能な変化が生じるように前記ナノスコピックワイヤに対して配置される、請求項２４５に記載の物品。The article includes a plurality of nanoscopic wires and a plurality of reactants, at least a portion of which is such that an interaction between the reactants and the analyte causes a detectable change in the properties of the nanoscopic wires. 245. The article of claim 245, wherein the article is positioned relative to a copic wire. 少なくとも一つの反応物質が、ナノスコピックワイヤの100ナノメートル以内に配置される、請求項３００に記載の物品。The article of claim 300, wherein the at least one reactant is located within 100 nanometers of the nanoscopic wire. 少なくとも一つの反応物質が、ナノスコピックワイヤの50ナノメートル以内に配置される、請求項３００に記載の物品。The article of claim 300, wherein the at least one reactant is located within 50 nanometers of the nanoscopic wire. 少なくとも一つの反応物質が、ナノスコピックワイヤの10ナノメートル以内に配置される、請求項３００に記載の物品。300. The article of claim 300, wherein the at least one reactant is located within 10 nanometers of the nanoscopic wire. 前記サンプル露出領域が生物学的サンプルによってアドレス可能である、請求項２４５に記載の物品。245. The article of claim 245, wherein said sample exposed area is addressable by a biological sample. 前記物品が、マイクロニードルプローブ用のセンサエレメントを形成する、請求項２４５に記載の物品。245. The article of claim 245, wherein said article forms a sensor element for a microneedle probe. 前記マイクロニードルが生体被験者に埋め込み可能である、請求項３０５に記載の物品。305. The article of claim 305, wherein the microneedle is implantable in a living subject. 前記物品が生理学的特徴をモニターし得るセンサである、請求項３０５に記載の物品。305. The article of claim 305, wherein said article is a sensor capable of monitoring a physiological characteristic. 前記物品が複数の生理学的特徴をモニターし得る、請求項３０５に記載の物品。305. The article of claim 305, wherein the article can monitor a plurality of physiological characteristics. 前記物品が複数の生理学的特徴を同時にモニターし得る、請求項３０５に記載の物品。305. The article of claim 305, wherein the article is capable of monitoring multiple physiological characteristics simultaneously. 前記物品が、被験者の酸素濃度、二酸化濃度及びグルコースレベルの少なくとも一つを検出し得る、請求項３０５に記載の物品。305. The article of claim 305, wherein the article is capable of detecting at least one of a subject's oxygen concentration, dioxide concentration, and glucose level. 前記物品が、集積ディップ-プローブ(dip-probe)センサの検出部を形成する、請求項２４５に記載の物品。248. The article of claim 245, wherein said article forms a detector of an integrated dip-probe sensor. 前記物品が、プラグ・アンド・プレイセンサアレイ用の検出部を形成する、請求項２４５に記載の物品。245. The article of claim 245, wherein the article forms a detector for a plug and play sensor array. 前記物品が、前記ナノスコピックワイヤに刺激物質を輸送することができ、前記検出器が、前記刺激物質からのシグナルを検出するために構築され配置されている、請求項２４６に記載の物品。246. The article of claim 246, wherein the article is capable of transporting a stimulus to the nanoscopic wire, and wherein the detector is constructed and arranged to detect a signal from the stimulus. 前記刺激物質が、一定の電流/電圧、交流電圧、及び電磁放射からなる群から選択される、請求項３１３に記載の物品。314. The article of claim 313, wherein the stimulant is selected from the group consisting of a constant current / voltage, an alternating voltage, and electromagnetic radiation. 前記検出器が、前記ナノスコピックワイヤに関連する電気的特性を検出するために構築され配置される、請求項２４６に記載の物品。246. The article of claim 246, wherein the detector is constructed and arranged to detect an electrical property associated with the nanoscopic wire. 前記検出器が、ナノスコピックワイヤに関連する電磁的特性における変化を検出するために構築され配置される、請求項２４６に記載の物品。246. The article of claim 246, wherein the detector is constructed and arranged to detect a change in an electromagnetic property associated with the nanoscopic wire. 前記検出器が、前記ナノスコピックワイヤに関連する発光特性における変化を検出するために構築され配置される、請求項２４６に記載の物品。246. The article of claim 246, wherein the detector is constructed and arranged to detect a change in a luminescent property associated with the nanoscopic wire. 第二のナノスコピックワイヤをさらに含み、その少なくとも一部が前記サンプル露出領域のサンプルによってアドレス可能である、請求項２４５に記載の物品。245. The article of claim 245, further comprising a second nanoscopic wire, at least a portion of which is addressable by a sample of said sample exposed area. 前記ナノスコピックワイヤが機能性部位を含む、請求項２４５に記載の物品。245. The article of claim 245, wherein the nanoscopic wire includes a functional site. 前記ナノスコピックワイヤが少なくとも一つのシェルを含む、請求項２４５に記載の物品。245. The article of claim 245, wherein said nanoscopic wire includes at least one shell. 前記ナノスコピックワイヤが発光することができる、請求項２４５に記載の物品。249. The article of claim 245, wherein said nanoscopic wire is capable of emitting light. 前記ナノスコピックワイヤが縦軸と、前記縦軸に沿って組成が異なる二つの領域とを含む、請求項２４５に記載の物品。245. The article of claim 245, wherein the nanoscopic wire includes a vertical axis and two regions with different compositions along the vertical axis. 検体を含むと思われるサンプルとナノスコピックワイヤとを接触させ；
前記ナノスコピックワイヤの特性における変化を検出する、各工程を含む方法。Contacting a sample suspected of containing the analyte with the nanoscopic wire;
Detecting a change in a property of the nanoscopic wire. 前記ナノスコピックワイヤの特性を測定し；
前記ナノスコピックワイヤと前記サンプルとを接触させ；
前記ナノスコピックワイヤの特性における変化を測定する；
各工程を含む請求項３２３に記載の方法。Measuring properties of the nanoscopic wire;
Contacting the nanoscopic wire with the sample;
Measuring changes in the properties of the nanoscopic wire;
324. The method of claim 323, comprising steps. 前記検体と前記ナノスコピックワイヤとの間の特異的結合相互作用が、前記ナノスコピックワイヤの特性に検出可能な変化を生じさせるように、前記ナノスコピックワイヤに対して検体を配置する工程をさらに含む、請求項３２３に記載の方法。Locating an analyte relative to the nanoscopic wire such that a specific binding interaction between the analyte and the nanoscopic wire causes a detectable change in a property of the nanoscopic wire. 323. The method of claim 323. 前記ナノスコピックワイヤが機能性部位を含む、請求項３２３に記載の方法。324. The method of claim 323, wherein the nanoscopic wire includes a functional site. 前記検体が前記ナノスコピックワイヤの５ナノメートル以内に配置される、請求項３２５に記載の方法。325. The method of claim 325, wherein the analyte is located within 5 nanometers of the nanoscopic wire. 前記検体が前記ナノスコピックワイヤの２ナノメートル以内に配置される、請求項３２５に記載の方法。325. The method of claim 325, wherein the analyte is located within 2 nanometers of the nanoscopic wire. 前記検体が前記ナノスコピックワイヤに対して固定される、請求項３２５に記載の方法。325. The method of claim 325, wherein the analyte is immobilized on the nanoscopic wire. 前記ナノスコピックワイヤの表面の少なくとも一部を官能基化する工程をさらに含む、請求項３２３に記載の方法。334. The method of claim 323, further comprising functionalizing at least a portion of the surface of the nanoscopic wire. 前記ナノスコピックワイヤと前記サンプルとを接触させるための流体チャネルを提供する工程をさらに含む、請求項３２３に記載の方法。334. The method of claim 323, further comprising providing a fluid channel for contacting the nanoscopic wire with the sample. 前記結合相手に前記検体を結合させることによって前記ナノスコピックワイヤの特性に検出可能な変化を生じるように、前記ナノスコピックワイヤに対して配置した前記検体の結合相手を提供する工程をさらに含む、請求項３２３に記載の方法。Providing a binding partner for the analyte disposed relative to the nanoscopic wire such that binding the analyte to the binding partner causes a detectable change in the properties of the nanoscopic wire. Item 323. The method according to Item 323. 前記検体が前記ナノスコピックワイヤの５nm以内に配置される、請求項３３２に記載の方法。335. The method of claim 332, wherein the analyte is located within 5nm of the nanoscopic wire. 前記検体が前記ナノスコピックワイヤが単層である、請求項３２３に記載の方法。324. The method of claim 323, wherein the analyte is a single layer of the nanoscopic wire. 前記ナノスコピックワイヤが炭素を含む、請求項３２３に記載の方法。324. The method of claim 323, wherein the nanoscopic wire comprises carbon. 前記ナノスコピックワイヤがシリコンを含む、請求項３２３に記載の方法。324. The method of claim 323, wherein the nanoscopic wire comprises silicon. 前記ナノスコピックワイヤがナノワイヤである、請求項３２３に記載の方法。324. The method of claim 323, wherein the nanoscopic wire is a nanowire. 前記ナノスコピックワイヤがナノチューブである、請求項３２３に記載の方法。324. The method of claim 323, wherein the nanoscopic wire is a nanotube. 前記ナノスコピックワイヤが機能性部位を含む、請求項３２３に記載の方法。324. The method of claim 323, wherein the nanoscopic wire includes a functional site. 前記ナノスコピックワイヤが少なくとも一つのシェルを含む、請求項３２３に記載の方法。324. The method of claim 323, wherein the nanoscopic wire includes at least one shell. 前記ナノスコピックワイヤが発光し得る、請求項３２３に記載の方法。334. The method of claim 323, wherein the nanoscopic wire can emit light. 前記ナノスコピックワイヤが縦軸と、前記縦軸に沿って組成が異なる二つの領域とを含む、請求項３２３に記載の方法。324. The method of claim 323, wherein the nanoscopic wire includes a vertical axis and two regions with different compositions along the vertical axis. 前記特性が発光を包含する、請求項３２３に記載の方法。324. The method of claim 323, wherein the property comprises luminescence. 前記サンプルが第二の検体を含むと思われる請求項３２３に記載の方法であって、さらに
第二のナノスコピックワイヤを提供し；
前記第二のナノスコピックワイヤの特性を測定し；
前記第二のナノスコピックワイヤと前記第二の検体とを接触させ；
前記第二のナノスコピックワイヤの特性における変化を測定する；各工程を含む前記方法。324. The method of claim 323, wherein the sample is suspected of containing a second analyte, further providing a second nanoscopic wire;
Measuring properties of the second nanoscopic wire;
Contacting the second nanoscopic wire with the second analyte;
Measuring a change in a property of the second nanoscopic wire; the method comprising the steps of: 前記ナノスコピックワイヤの特性を最初に測定し、次いで前記ナノスコピックワイヤと前記サンプルとを接触させ；
前記ナノスコピックワイヤに関連する特性における変化を検出する；各工程を含む、請求項３２３に記載の方法。First measuring the properties of the nanoscopic wire, then contacting the nanoscopic wire with the sample;
324. The method of claim 323, comprising detecting a change in a property associated with the nanoscopic wire; 約10マイクロリットル未満の容積をもつサンプルとナノスコピックワイヤとを接触させ；次いで
この接触により得られたナノスコピックの特性における変化を測定することを含む方法。A method comprising contacting a sample having a volume of less than about 10 microliters with a nanoscopic wire; and then measuring a change in the nanoscopic properties resulting from the contacting. 検体を含む可能性のあるサンプルとナノスコピックワイヤとを接触させ；
この接触により得られたナノスコピックワイヤの特性における変化を測定することにより、検体の存在または量を検出し、ここで前記検体の１０個未満の分子が検出される特性変化に寄与する；各工程を含む方法。Bringing a sample, which may contain an analyte, into contact with the nanoscopic wire;
Measuring the change in the properties of the nanoscopic wire obtained by this contacting to detect the presence or amount of the analyte, wherein less than 10 molecules of the analyte contribute to the detected property change; A method that includes 前記種の５個未満の分子が電気的特性における変化に寄与する、請求項３４７に記載の方法。347. The method of claim 347, wherein less than five molecules of the species contribute to a change in electrical properties. 前記種の１個の分子が検出される電気的特性における変化に寄与する、請求項３４７に記載の方法。347. The method of claim 347, wherein one molecule of the species contributes to a change in the detected electrical property. ナノスコピックワイヤとサンプルとを接触させ；
前記ナノスコピックワイヤに関連する特性を測定し、ここでナノスコピックワイヤと前記サンプルとを接触させると、前記特性における変化は、前記サンプル中の検体の存在または量を示す；工程を含む検体の検出方法。Contacting the nanoscopic wire with the sample;
Measuring a property associated with the nanoscopic wire, wherein contacting the sample with the nanoscopic wire causes a change in the property to indicate the presence or amount of an analyte in the sample; Method. 伝導体とサンプルとを接触させ；
前記接触から得られた伝導体の特性変化を測定することによって、前記サンプル中の検体の存在または量を測定し、ここで前記検体の１０個未満の分子が前記特性変化に寄与する；工程を含む方法。Contacting the conductor with the sample;
Determining the presence or amount of an analyte in the sample by measuring a change in a property of the conductor resulting from the contacting, wherein less than 10 molecules of the analyte contribute to the change in the property; Including methods. バルクドープ半導体材料で形成した物品を含むデバイスであって、前記物品は、前記バルクドープ半導体材料に固有の発光周波数未満の周波数で発光することができる、上記のデバイス。A device comprising an article formed of a bulk-doped semiconductor material, wherein the article is capable of emitting light at a frequency less than an emission frequency inherent in the bulk-doped semiconductor material. 前記半導体材料がナノスコピックである、請求項３５２に記載のデバイス。352. The device of Claim 352, wherein said semiconductor material is nanoscopic. 前記半導体材料がナノスコピックワイヤである、請求項３５２に記載のデバイス。352. The device of Claim 352, wherein said semiconductor material is a nanoscopic wire. 前記半導体材料が少なくとも一つのシェルを含む、請求項３５２に記載のデバイス。352. The device of Claim 352, wherein said semiconductor material comprises at least one shell. 前記半導体材料がナノチューブである、請求項３５２に記載のデバイス。352. The device of Claim 352, wherein said semiconductor material is a nanotube. 前記半導体材料がナノワイヤである、請求項３５２に記載のデバイス。352. The device of Claim 352, wherein said semiconductor material is a nanowire. 前記半導体材料が少なくとも約100：１のアスペクト比をもつ、請求項３５２に記載のデバイス。352. The device of claim 352, wherein the semiconductor material has an aspect ratio of at least about 100: 1. 前記半導体材料が約200nm未満の最小寸法をもつ、請求項３５２に記載のデバイス。352. The device of claim 352, wherein the semiconductor material has a minimum dimension of less than about 200nm. 前記半導体材料が約100nm未満の最小寸法をもつ、請求項３５２に記載のデバイス。352. The device of Claim 352, wherein said semiconductor material has a minimum dimension of less than about 100 nm. 前記半導体材料が約20nm未満の最小寸法をもつ、請求項３５２に記載のデバイス。352. The device of claim 352, wherein the semiconductor material has a minimum dimension of less than about 20nm. 前記半導体材料が約５nm未満の最小寸法をもつ、請求項３５２に記載のデバイス。352. The device of claim 352, wherein the semiconductor material has a minimum dimension of less than about 5 nm. 前記半導体材料がn-ドープされている、請求項３５２に記載のデバイス。352. The device of Claim 352, wherein said semiconductor material is n-doped. 前記半導体材料がp-ドープされている、請求項３５２に記載のデバイス。352. The device of Claim 352, wherein said semiconductor material is p-doped. 前記物品が自立型である、請求項３５２に記載のデバイス。352. The device of claim 352, wherein the article is free standing. 前記半導体材料が機能性部位を含む、請求項３５２に記載のデバイス。352. The device of Claim 352, wherein the semiconductor material comprises a functional site. 前記半導体材料が反応物質体を含む、請求項３５２に記載のデバイス。352. The device of claim 352, wherein the semiconductor material comprises a reactant body. 上記のデバイスがダイオードである、請求項３５２に記載のデバイス。352. The device of claim 352, wherein said device is a diode. 上記のデバイスがトランジスタである、請求項３５２に記載のデバイス。352. The device of claim 352, wherein said device is a transistor. 上記のデバイスがメモリ素子である、請求項３５２に記載のデバイス。352. The device of Claim 352, wherein said device is a memory element. 上記のデバイスが二つ以上の波長で発光することができる、請求項３５２に記載のデバイス。352. The device of claim 352, wherein the device is capable of emitting light at more than one wavelength. 前記ナノスコピックワイヤが縦軸と、前記縦軸方向に沿って組成が異なる少なくとも二つの領域とをもつ、請求項３５２に記載のデバイス。352. The device of claim 352, wherein the nanoscopic wire has a longitudinal axis and at least two regions of different composition along the longitudinal direction. 前記少なくとも二つの領域が異なるドーパントを含む、請求項３７２に記載のデバイス。379. The device of claim 372, wherein the at least two regions include different dopants. 前記少なくとも二つの領域が第一の濃度と、前記第一の濃度とは異なる第二の濃度でドーパントを含む、請求項３７２に記載のデバイス。373. The device of claim 372, wherein the at least two regions include a dopant at a first concentration and a second concentration different than the first concentration. 700nm未満の周波数で半導体から発光させることを含む方法。A method comprising causing a semiconductor to emit light at a frequency less than 700 nm. 前記周波数が650nm未満である、請求項３７５に記載の方法。375. The method of claim 375, wherein said frequency is less than 650 nm. 前記周波数が600nm未満である、請求項３７５に記載の方法。375. The method of claim 375, wherein the frequency is less than 600nm. 前記周波数が550nm未満である、請求項３７５に記載の方法。375. The method of claim 375, wherein said frequency is less than 550nm. 前記周波数が530nm未満である、請求項３７５に記載の方法。375. The method of claim 375, wherein the frequency is less than 530nm. p/n接合から発光させることを含む、請求項３７５に記載の方法。375. The method of claim 375, comprising emitting light from a p / n junction. 前記半導体がp/n接合を形成するコアとシェルとを含む、請求項３８０に記載の方法。380. The method of claim 380, wherein the semiconductor comprises a core and a shell forming a p / n junction. 前記半導体が縦軸と、前記縦軸に沿って組成が異なる少なくとも二つの領域を含み、前記二つの領域の間の境界がp/n接合を画定する、請求項３８０に記載の方法。380. The method of claim 380, wherein the semiconductor comprises a vertical axis and at least two regions that differ in composition along the vertical axis, wherein a boundary between the two regions defines ap / n junction. 前記半導体ワイヤがナノスコピックである、請求項３７５に記載の方法。375. The method of claim 375, wherein the semiconductor wire is nanoscopic. 前記半導体ワイヤがナノワイヤである、請求項３７５に記載の方法。375. The method of claim 375, wherein said semiconductor wire is a nanowire. 前記半導体ワイヤがナノチューブである、請求項３７５に記載の方法。375. The method of claim 375, wherein said semiconductor wire is a nanotube. 前記半導体ワイヤの少なくとも一部がバルクドープされている、請求項３７５に記載の方法。375. The method of claim 375, wherein at least a portion of the semiconductor wire is bulk doped. 前記半導体ワイヤが自立型である、請求項３７５に記載の方法。375. The method of claim 375, wherein the semiconductor wire is free standing. 前記半導体ワイヤが少なくとも一つのシェルを含む、請求項３７５に記載の方法。375. The method of claim 375, wherein the semiconductor wire includes at least one shell. 前記半導体ワイヤが機能性部位を含む、請求項３７５に記載の方法。375. The method of claim 375, wherein the semiconductor wires include functional sites. 前記半導体ワイヤが反応物質を含む、請求項３７５に記載の方法。375. The method of claim 375, wherein the semiconductor wire comprises a reactant. 前記半導体が二つ以上の波長で発光することができる、請求項３７５に記載の方法。375. The method of claim 375, wherein the semiconductor is capable of emitting at more than one wavelength. 314μm3未満の容積をもつメモリアクティブエレメントを含むメモリ素子を含むデバイスであって、前記アクティブエレメントは、前記第一の読み出し可能な状態と、前記第一の読み出し可能な状態とは電子的に識別可能な第二の読み出し可能な状態との間で電子的に切り替え可能である、上記のデバイス。A device including a memory device including a memory active elements with 314Myuemu 3 volume less than, the active element, the a first readable state, electronically distinguished from the first readable state The device as described above, which is electronically switchable between a possible second readable state. 約10nm未満の最小寸法をもつトランジスタを含むデバイス。A device that includes a transistor having a minimum dimension of less than about 10 nm. 前記トランジスタがバイポーラ接合トランジスタである、請求項３９３に記載のデバイス。403. The device of claim 393, wherein said transistor is a bipolar junction transistor. 前記トランジスタが電界効果トランジスタである、請求項３９３に記載のデバイス。403. The device of Claim 393, wherein said transistor is a field effect transistor. 前記最小寸法が約20nm未満である、請求項３９３に記載のデバイス。403. The device of claim 393, wherein the smallest dimension is less than about 20 nm. 前記最小寸法が約10nm未満である、請求項３９３に記載のデバイス。403. The device of claim 393, wherein the minimum dimension is less than about 10 nm. 前記トランジスタの少なくとも一部が半導体を含む、請求項３９３に記載のデバイス。403. The device of claim 393, wherein at least a portion of the transistor comprises a semiconductor. 前記トランジスタの少なくとも一部がバルクドープされる、請求項３９３に記載のデバイス。403. The device of claim 393, wherein at least a portion of the transistor is bulk doped. 前記トランジスタがナノスコピックワイヤを含む、請求項３９３に記載のデバイス。403. The device of Claim 393, wherein the transistor comprises a nanoscopic wire. 前記ナノスコピックワイヤが少なくとも一つのシェルを含む、請求項４００に記載のデバイス。The device of claim 400, wherein the nanoscopic wire includes at least one shell. 前記ナノスコピックワイヤが縦軸と、前記縦軸に沿って組成の異なる二つの領域とをもつ、請求項４００に記載のデバイス。405. The device of claim 400, wherein the nanoscopic wire has a vertical axis and two regions of different compositions along the vertical axis. 前記トランジスタがナノチューブを含む、請求項３９３に記載のデバイス。403. The device of claim 393, wherein the transistor comprises a nanotube. 前記トランジスタがナノワイヤを含む、請求項３９３に記載のデバイス。403. The device of claim 393, wherein the transistor comprises a nanowire. 前記トランジスタが自立型である、請求項３９３に記載のデバイス。403. The device of claim 393, wherein the transistor is free standing. 前記トランジスタが少なくとも約100：１のアスペクト比をもつ、請求項３９３に記載のデバイス。403. The device of claim 393, wherein the transistor has an aspect ratio of at least about 100: 1. 前記トランジスタが一対の交差ワイヤを含む、請求項３９３に記載のデバイス。403. The device of claim 393, wherein the transistor comprises a pair of crossed wires. 単結晶を含むドープトランジスタ。Doped transistors containing single crystals. 前記半導体が、第一の半導体を含むコアと；
前記コアの少なくとも一部を取り囲む少なくとも一つのシェルと；を含み、
前記少なくとも一つのシェルは前記第一の半導体以外の物質を含む、請求項４０８に記載の半導体。A core comprising the first semiconductor;
At least one shell surrounding at least a portion of the core;
405. The semiconductor of claim 408, wherein the at least one shell includes a material other than the first semiconductor. 前記半導体がバルクドープされている、請求項４０８に記載の半導体。410. The semiconductor of claim 408, wherein the semiconductor is bulk doped. 前記半導体が自立型である、請求項４０８に記載の半導体。408. The semiconductor of claim 408, wherein the semiconductor is free standing. 前記半導体が500ナノメートル未満の幅をもつ部分を含む、請求項４０８に記載の半導体。405. The semiconductor of claim 408, wherein the semiconductor comprises a portion having a width of less than 500 nanometers. 前記半導体が細長い、請求項４０８に記載の半導体。410. The semiconductor of claim 408, wherein the semiconductor is elongated. 前記半導体がデバイスの一部である、請求項４０８に記載の半導体。410. The semiconductor of claim 408, wherein the semiconductor is part of a device. 前記半導体がn-ドープされている、請求項４０８に記載の半導体。405. The semiconductor of claim 408, wherein the semiconductor is n-doped. 前記半導体がp-ドープされている、請求項４０８に記載の半導体。407. The semiconductor of claim 408, wherein the semiconductor is p-doped. ドープ半導体を含む物品であって、その少なくとも一部が前記半導体の成長の間に半導体にドープする方法によって製造される、前記物品。An article comprising a doped semiconductor, at least a portion of which is manufactured by a method of doping a semiconductor during growth of the semiconductor. 前記ドープ半導体が、前記半導体の一つ以上の分子にエネルギーを加えることによって成長する、請求項４１７に記載の半導体。418. The semiconductor of claim 417, wherein the doped semiconductor is grown by applying energy to one or more molecules of the semiconductor. 前記ドープ半導体が、ドーパントの一つ以上の分子にエネルギーを加えることによって成長する、請求項４１７に記載の半導体。418. The semiconductor of claim 417, wherein the doped semiconductor is grown by applying energy to one or more molecules of the dopant. 前記ドープ半導体が、前記半導体の一つ以上の分子と、ドーパントの一つ以上の分子にエネルギーを加えることによって成長する、請求項４１７に記載の半導体。418. The semiconductor of claim 417, wherein the doped semiconductor is grown by applying energy to one or more molecules of the semiconductor and one or more molecules of a dopant. 前記半導体の少なくとも一部がバルクドープされる、請求項４１７に記載の半導体。418. The semiconductor of claim 417, wherein at least a portion of the semiconductor is bulk doped. 前記半導体が単結晶を含む、請求項４１７に記載の半導体。The semiconductor of claim 417, wherein the semiconductor comprises a single crystal. 前記半導体の少なくとも一部が自立型である、請求項４１７に記載の半導体。418. The semiconductor of claim 417, wherein at least a portion of the semiconductor is free standing. 前記半導体の少なくとも一部が500ナノメートル未満の幅をもつ部分を含む、請求項４１７に記載の半導体。418. The semiconductor of claim 417, wherein at least a portion of the semiconductor includes a portion having a width less than 500 nanometers. 前記半導体が細長い、請求項４１７に記載の半導体。418. The semiconductor of claim 417, wherein the semiconductor is elongated. 前記半導体の少なくとも一部がn-ドープされている、請求項４１７に記載の半導体。418. The semiconductor of claim 417, wherein at least a portion of the semiconductor is n-doped. 前記半導体の少なくとも一部がp-ドープされている、請求項４１７に記載の半導体。418. The semiconductor of claim 417, wherein at least a portion of the semiconductor is p-doped. 前記半導体がナノスコピックである、請求項４１７に記載の半導体。418. The semiconductor of claim 417, wherein the semiconductor is nanoscopic. 前記半導体がナノスコピックワイヤである、請求項４１７に記載の半導体。The semiconductor of claim 417, wherein the semiconductor is a nanoscopic wire. 前記半導体がナノワイヤである、請求項４１７に記載の半導体。The semiconductor of claim 417, wherein the semiconductor is a nanowire. 前記半導体がナノチューブである、請求項４１７に記載の半導体。418. The semiconductor of claim 417, wherein said semiconductor is a nanotube. 少なくとも一つのナノスケールワイヤと；前記少なくとも一つのナノスケールワイヤの特性変化を測定するための手段とを含むセンサ。A sensor comprising: at least one nanoscale wire; and means for measuring a change in a property of the at least one nanoscale wire. 前記特性が電気的特性である、請求項４３２に記載のセンサ。The sensor of claim 432, wherein the characteristic is an electrical characteristic. 化学薬品または生物学的薬品とその結合相手との間の特異的な結合相互作用が、前記ナノスコピックワイヤの電気的特性に検出可能な変化をもたらすように、前記ナノスコピックワイヤに対して配置された化学薬品または生物学的薬品をさらに含む、請求項４３２に記載のセンサ。The nanowire is positioned relative to the nanoscopic wire such that a specific binding interaction between the chemical or biological agent and its binding partner results in a detectable change in the electrical properties of the nanoscopic wire. 443. The sensor of claim 432, further comprising a chemical or biological agent. 前記化学薬品または生物学的薬品が前記ナノスコピックワイヤに固定されている、請求項４３４に記載のセンサ。435. The sensor of claim 434, wherein the chemical or biological agent is fixed to the nanoscopic wire. 前記ナノスコピックワイヤが化学的薬品または生物学的薬品でコーティングされている、請求項４３４に記載のセンサ。435. The sensor of claim 434, wherein the nanoscopic wire is coated with a chemical or biological agent. 前記化学薬品または生物学的薬品が前記ナノスコピックワイヤの５ナノメートル以内に配置されている、請求項４３４に記載のセンサ。435. The sensor of claim 434, wherein the chemical or biological agent is located within 5 nanometers of the nanoscopic wire. 前記化学薬品または生物学的薬品が前記ナノスコピックワイヤの３ナノメートル以内に配置されている、請求項４３４に記載のセンサ。435. The sensor of claim 434, wherein the chemical or biological agent is located within 3 nanometers of the nanoscopic wire. 前記化学薬品または生物学的薬品が前記ナノスコピックワイヤの１ナノメートル以内に配置されている、請求項４３４に記載のセンサ。435. The sensor of claim 434, wherein the chemical or biological agent is located within one nanometer of the nanoscopic wire. 前記ナノスコピックワイヤが単層である、請求項４３２に記載のセンサ。443. The sensor of claim 432, wherein the nanoscopic wire is a single layer. 前記ナノスコピックがカーボンナノチューブである、請求項４３２に記載のセンサ。443. The sensor of claim 432, wherein the nanoscopic is a carbon nanotube. 前記ナノスコピックワイヤがナノチューブである、請求項４３２に記載のセンサ。443. The sensor of claim 432, wherein the nanoscopic wire is a nanotube. 前記ナノスコピックがシリコンナノワイヤである、請求項４３２に記載のセンサ。443. The sensor of claim 432, wherein the nanoscopic is a silicon nanowire. 前記ナノスコピックワイヤがナノワイヤである、請求項４３２に記載のセンサ。The sensor of claim 432, wherein the nanoscopic wire is a nanowire. 前記流体チャネルがマイクロチャネルである、請求項４３２に記載のセンサ。430. The sensor of claim 432, wherein the fluid channel is a microchannel. 前記マイクロチャネルが１mm未満の最小横寸法をもつ、請求項４４５に記載のセンサ。445. The sensor of claim 445, wherein the microchannel has a minimum lateral dimension of less than 1 mm. 前記マイクロチャネルが0.5mm未満の最小横寸法をもつ、請求項４４５に記載のセンサ。445. The sensor of claim 445, wherein the microchannel has a minimum lateral dimension of less than 0.5mm. 前記マイクロチャネルが200ミクロン未満の最小横寸法をもつ、請求項４３２に記載のセンサ。443. The sensor of claim 432, wherein the microchannel has a minimum lateral dimension of less than 200 microns. 第二のナノスコピックワイヤと；
第二の化学薬品または生物学的薬品と、その第二の結合相手との間の特異的結合相互作用によって前記ナノスコピックワイヤの電気的特性に検出可能な変化がもたらされるように、前記ナノスコピックワイヤに対して配置した第二の化学薬品または生物学的薬品とをさらに含む、請求項４３２に記載のセンサ。A second nanoscopic wire;
The nanoscopic wire such that a specific binding interaction between a second chemical or biological agent and its second binding partner results in a detectable change in the electrical properties of the nanoscopic wire. 443. The sensor of claim 432, further comprising a second chemical or biological agent disposed on the wire. その縦軸に沿った任意の点で、500ナノメートル未満の最大断面寸法をもつ単結晶の細長いバルクドープ半導体；及び、500ナノメートル未満の最小幅をもつ少なくとも一つの部分をもつ自立型バルクドープ半導体；の少なくとも一つであるバルクドープ半導体であって、
前記バルクドープ半導体の部分によって生じた現象により、前記部分の寸法によって量子閉じ込めを示す、上記のバルクドープ半導体。A single crystal elongated bulk-doped semiconductor having a maximum cross-sectional dimension of less than 500 nanometers at any point along its longitudinal axis; and a free-standing bulk-doped semiconductor having at least one portion having a minimum width of less than 500 nanometers; A bulk-doped semiconductor that is at least one of the following,
The above-described bulk-doped semiconductor, wherein the phenomenon caused by the portion of the bulk-doped semiconductor shows quantum confinement depending on the size of the portion. 前記半導体が細長く、その寸法は、前記半導体の縦方向の部分に沿った任意の点における幅である、請求項４５０に記載の半導体。471. The semiconductor of claim 450, wherein the semiconductor is elongate and its dimensions are a width at any point along a vertical portion of the semiconductor. 前記縦方向の部分が、散乱させずに電気的キャリヤを輸送することができる、請求項４５１に記載の半導体。451. The semiconductor of claim 451, wherein the longitudinal portion is capable of transporting electrical carriers without scattering. 前記電気的キャリヤが前記縦方向の部分をバリスティックに通過するように、前記縦方向の部分は電気的キャリヤを輸送することができる、請求項４５１に記載の半導体。471. The semiconductor of claim 451, wherein the vertical portion is capable of transporting an electrical carrier such that the electrical carrier passes ballistically through the vertical portion. 前記電気的キャリヤが前記縦方向の部分をコヒーレントに通過するように、前記縦方向の部分が電気的キャリヤを輸送することができる、請求項４５１に記載の半導体。471. The semiconductor of claim 451, wherein the vertical portion is capable of transporting an electrical carrier such that the electrical carrier passes coherently through the vertical portion. 前記電気的キャリヤがスピン分極されるように、前記縦方向の部分が電気的キャリヤを輸送することができる、請求項４５１に記載の半導体。451. The semiconductor of claim 451, wherein the longitudinal portion is capable of transporting an electrical carrier such that the electrical carrier is spin-polarized. 前記スピン分極化された電気的キャリヤがスピン情報を失わずに前記縦方向の部分を通過するように、前記縦方向の部分が電気的キャリヤを輸送することができる、請求項４５５に記載の半導体。455. The semiconductor of claim 455, wherein the longitudinal portion is capable of transporting an electrical carrier such that the spin-polarized electrical carrier passes through the longitudinal portion without losing spin information. . 前記縦方向の部分が励起に応答して発光することができ、ここで前記発光波長は前記幅に関連する、請求項４５１に記載の半導体。471. The semiconductor of claim 451, wherein the longitudinal portion is capable of emitting light in response to excitation, wherein the emission wavelength is related to the width. 前記発光波長が前記幅に比例する、請求項４５７に記載の半導体。457. The semiconductor of claim 457, wherein said emission wavelength is proportional to said width. コヒーレント輸送を示す、バルクドープ半導体。Bulk-doped semiconductor showing coherent transport. バリスティック輸送を示す、バルクドープ半導体。Bulk doped semiconductor showing ballistic transport. ラッティンジャー流体挙動を示す、バルクドープ半導体。Bulk-doped semiconductors exhibiting Luttinger fluid behavior. 前記半導体の少なくとも一つが：その縦軸に沿った任意の点で、500ナノメートル未満の最大断面寸法をもつ単結晶の細長いバルクドープ半導体；及び、500ナノメートル未満の最小幅をもつ少なくとも一つの部分をもつ自立型バルクドープ半導体；の少なくとも一つである、一つ以上のドープ半導体を含む溶液。At least one of the semiconductors is: a single crystal elongated bulk-doped semiconductor having a maximum cross-sectional dimension of less than 500 nanometers at any point along its longitudinal axis; and at least one portion having a minimum width of less than 500 nanometers A solution comprising one or more doped semiconductors, which is at least one of the following: 少なくとも一つの前記半導体が：その縦軸に沿った任意の点で、500ナノメートル未満の最大断面寸法をもつ単結晶の細長いバルクドープ半導体；及び、500ナノメートル未満の最小幅をもつ少なくとも一つの部分をもつ自立型バルクドープ半導体；の少なくとも一つである、一つ以上のドープ半導体を含むデバイス。At least one said semiconductor: a single crystal elongated bulk-doped semiconductor having a maximum cross-sectional dimension of less than 500 nanometers at any point along its longitudinal axis; and at least one portion having a minimum width of less than 500 nanometers A device comprising one or more doped semiconductors, wherein the device is at least one of the following: 上記のデバイスが少なくとも二つのドープ半導体を含み、
前記少なくとも二つの半導体はいずれも、その縦軸に沿った任意の点で、500ナノメートル未満の最大断面寸法をもつ単結晶の細長いバルクドープ半導体；及び、500ナノメートル未満の最小幅をもつ少なくとも一つの部分をもつ自立型バルクドープ半導体；の少なくとも一つであり、
前記少なくとも二つのドープ半導体の第一の半導体は量子閉じ込めを示し、前記少なくとも二つのドープ半導体の第二の半導体は、その第一の半導体の量子閉じ込めを操作する、請求項４６３に記載のデバイス。Wherein the device comprises at least two doped semiconductors;
Each of the at least two semiconductors is, at any point along its longitudinal axis, a single crystal elongated bulk-doped semiconductor having a maximum cross-sectional dimension of less than 500 nanometers; and at least one semiconductor having a minimum width of less than 500 nanometers. A self-supporting bulk-doped semiconductor having two parts;
465. The device of claim 463, wherein the first semiconductor of the at least two doped semiconductors exhibits quantum confinement and the second semiconductor of the at least two doped semiconductors manipulates quantum confinement of the first semiconductor. 上記のデバイスが少なくとも二つのドープ半導体を含み、
前記少なくとも二つのドープ半導体はいずれも、その縦軸に沿った任意の点で、500ナノメートル未満の最大断面寸法をもつ単結晶の細長いバルクドープ半導体；及び、500ナノメートル未満の最小幅をもつ少なくとも一つの部分をもつ自立型バルクドープ半導体；の少なくとも一つである、請求項４６３に記載のデバイス。Wherein the device comprises at least two doped semiconductors;
Each of the at least two doped semiconductors is a single crystal elongated bulk doped semiconductor having a maximum cross-sectional dimension of less than 500 nanometers at any point along its longitudinal axis; and at least a minimum width of less than 500 nanometers. 465. The device of claim 463, wherein the device is at least one of a free-standing bulk doped semiconductor having one portion. 前記少なくとも二つのバルクドープ半導体が互いに物理的に接触している、請求項４６４に記載のデバイス。The device of claim 464, wherein the at least two bulk-doped semiconductors are in physical contact with each other. 前記少なくとも二つのバルクドープ半導体の第一の半導体が第一の伝導性型であり、前記少なくとも二つのバルクドープ半導体の第二の半導体が第二の伝導性型である、請求項４６６に記載のデバイス。466. The device of claim 466, wherein a first semiconductor of the at least two bulk-doped semiconductors is of a first conductivity type and a second semiconductor of the at least two bulk-doped semiconductors is of a second conductivity type. 前記第一の半導体の伝導率型がn-型であり、前記第二の半導体の伝導率型がp-型である、請求項４６７に記載のデバイス。467. The device of claim 467, wherein the conductivity type of the first semiconductor is n-type and the conductivity type of the second semiconductor is p-type. 前記少なくとも二つのバルクドープ半導体がp/n接合を形成する、請求項４６８に記載のデバイス。468. The device of Claim 468, wherein said at least two bulk doped semiconductors form ap / n junction. 少なくとも一つの半導体が自立型である、請求項４６３に記載のデバイス。The device of claim 463, wherein the at least one semiconductor is free standing. 前記少なくとも一つの半導体が細長い、請求項４６３に記載のデバイス。465. The device of Claim 463, wherein the at least one semiconductor is elongated. 前記少なくとも一つの半導体が単結晶を含む、請求項４６３に記載のデバイス。The device of claim 463, wherein the at least one semiconductor comprises a single crystal. 前記少なくとも一つの半導体が、第一の半導体を含むコアと、前記第一の半導体と異なる物質を含む外部シェルとを含む、請求項４６３に記載のデバイス。465. The device of Claim 463, wherein the at least one semiconductor includes a core including a first semiconductor, and an outer shell including a different material than the first semiconductor. 上記のデバイスがスイッチを含む、請求項４６３に記載のデバイス。The device of claim 463, wherein the device comprises a switch. 上記のデバイスがダイオードを含む、請求項４６３に記載のデバイス。The device of claim 463, wherein the device comprises a diode. 上記のデバイスが発光ダイオードを含む、請求項４６３に記載のデバイス。The device of claim 463, wherein the device comprises a light emitting diode. 上記のデバイスがトンネルダイオードを含む、請求項４６３に記載のデバイス。The device of claim 463, wherein the device comprises a tunnel diode. 上記のデバイスがショットキーダイオードを含む、請求項４６３に記載のデバイス。The device of claim 463, wherein the device comprises a Schottky diode. 前記トランジスタがバイポーラ接合トランジスタを含む、請求項４６３に記載のデバイス。The device of claim 463, wherein the transistor comprises a bipolar junction transistor. 前記トランジスタが電界効果トランジスタを含む、請求項４６３に記載のデバイス。The device of claim 463, wherein the transistor comprises a field effect transistor. 上記のデバイスがインバータを含む、請求項４６３に記載のデバイス。The device of claim 463, wherein the device comprises an inverter. 前記デバイスが相補型インバータを含む、請求項４８１に記載のデバイス。481. The device of claim 481, wherein the device comprises a complementary inverter. 上記のデバイスが光学センサを含む、請求項４６３に記載のデバイス。The device of claim 463, wherein the device comprises an optical sensor. 上記のデバイスが検体用のセンサを含む、請求項４６３に記載のデバイス。The device of claim 463, wherein the device comprises a sensor for the analyte. 前記検体がDNAである、請求項４６３に記載のデバイス。The device of claim 463, wherein the analyte is DNA. 上記のデバイスがメモリデバイスを含む、請求項４６３に記載のデバイス。The device of claim 463, wherein the device comprises a memory device. 前記メモリデバイスがダイナミックメモリデバイスを含む、請求項４８６に記載のデバイス。498. The device of claim 486, wherein the memory device comprises a dynamic memory device. 前記メモリデバイスがスタティックメモリデバイスである、請求項４８６に記載のデバイス。498. The device of claim 486, wherein the memory device is a static memory device. 上記のデバイスがレーザを含む、請求項４６３に記載のデバイス。The device of claim 463, wherein the device comprises a laser. 上記のデバイスが論理ゲートを含む、請求項４６３に記載のデバイス。The device of claim 463, wherein the device comprises a logic gate. 前記論理ゲートがANDゲートである、請求項４９０に記載のデバイス。490. The device of Claim 490, wherein said logic gate is an AND gate. 前記論理ゲートがNANDゲートである、請求項４９２に記載のデバイス。498. The device of Claim 492, wherein said logic gate is a NAND gate. 前記論理ゲートがEXCLUSIVE-ANDゲートである、請求項４９０に記載のデバイス。490. The device of Claim 490, wherein said logic gate is an EXCLUSIVE-AND gate. 前記論理ゲートがORゲートである、請求項４９０に記載のデバイス。490. The device of Claim 490, wherein said logic gate is an OR gate. 前記論理ゲートがNORゲートである、請求項４９０に記載のデバイス。490. The device of Claim 490, wherein said logic gate is a NOR gate. 前記論理ゲートがEXCLUSIVE-ORゲートである、請求項４９０に記載のデバイス。490. The device of Claim 490, wherein said logic gate is an EXCLUSIVE-OR gate. 上記のデバイスがラッチを含む、請求項４６３に記載のデバイス。The device of claim 463, wherein the device comprises a latch. 上記のデバイスが抵抗器を含む、請求項４６３に記載のデバイス。The device of claim 463, wherein the device comprises a resistor. 上記のデバイスがクロック回路を含む、請求項４６３に記載のデバイス。The device of claim 463, wherein the device comprises a clock circuit. 上記のデバイスが論理アレイを含む、請求項４６３に記載のデバイス。The device of claim 463, wherein the device comprises a logical array. 上記のデバイスがステートマシーンを含む、請求項４６３に記載のデバイス。The device of claim 463, wherein the device comprises a state machine. 上記のデバイスがプログラマブル回路を含む、請求項４６３に記載のデバイス。The device of claim 463, wherein the device comprises a programmable circuit. 上記のデバイスが増幅器を含む、請求項４６３に記載のデバイス。The device of claim 463, wherein the device comprises an amplifier. 上記のデバイスが変圧器を含む、請求項４６３に記載のデバイス。The device of claim 463, wherein the device comprises a transformer. 上記のデバイスがシグナルプロセッサを含む、請求項４６３に記載のデバイス。The device of claim 463, wherein the device comprises a signal processor. 上記のデバイスがデジタル回路を含む、請求項４６３に記載のデバイス。The device of claim 463, wherein the device comprises a digital circuit. 上記のデバイスがアナログ回路を含む、請求項４６３に記載のデバイス。The device of claim 463, wherein the device comprises an analog circuit. 上記のデバイスが発光源を含む、請求項４６３に記載のデバイス。469. The device of claim 463, wherein the device comprises a light emitting source. 前記半導体が、そのどの地点においても最小幅よりも大きい最小幅をもつ場合、前記発光源がその半導体よりも高い周波数で発光する、請求項５０８に記載のデバイス。509. The device of claim 508, wherein the light emitting source emits light at a higher frequency than the semiconductor if the semiconductor has a minimum width greater than the minimum width at any point. 上記のデバイスがフォトルミネセンスデバイスを含む、請求項４６３に記載のデバイス。The device of claim 463, wherein the device comprises a photoluminescent device. 上記のデバイスがエレクトロルミネセンスデバイスを含む、請求項４６３に記載のデバイス。The device of claim 463, wherein the device comprises an electroluminescent device. 上記のデバイスが整流器を含む、請求項４６３に記載のデバイス。The device of claim 463, wherein the device comprises a rectifier. 上記のデバイスがフォトダイオードを含む、請求項４６３に記載のデバイス。The device of claim 463, wherein the device comprises a photodiode. 上記のデバイスがp-n太陽電池を含む、請求項４６３に記載のデバイス。The device of claim 463, wherein the device comprises a pn solar cell. 上記のデバイスが光トランジスタを含む、請求項４６３に記載のデバイス。The device of claim 463, wherein the device comprises a phototransistor. 上記のデバイスが単一電子トランジスタを含む、請求項４６３に記載のデバイス。The device of claim 463, wherein the device comprises a single electron transistor. 上記のデバイスが単光子エミッタを含む、請求項４６３に記載のデバイス。The device of claim 463, wherein the device comprises a single photon emitter. 上記のデバイスが単光子ディテクタを含む、請求項４６３に記載のデバイス。The device of claim 463, wherein the device comprises a single photon detector. 上記のデバイスがスピントロニクスデバイスを含む、請求項４６３に記載のデバイス。The device of claim 463, wherein the device comprises a spintronics device. 上記のデバイスが原子間力顕微鏡用の超鋭利な探針を含む、請求項４６３に記載のデバイス。465. The device of claim 463, wherein the device comprises a super sharp tip for an atomic force microscope. 上記のデバイスが走査型トンネル顕微鏡を含む、請求項４６３に記載のデバイス。The device of claim 463, wherein the device comprises a scanning tunneling microscope. 上記のデバイスが電界放出デバイスを含む、請求項４６３に記載のデバイス。The device of claim 463, wherein the device comprises a field emission device. 上記のデバイスがフォトルミネセンスタグを含む、請求項４６３に記載のデバイス。The device of claim 463, wherein the device comprises a photoluminescent tag. 上記のデバイスが光起電性デバイスを含む、請求項４６３に記載のデバイス。The device of claim 463, wherein the device comprises a photovoltaic device. 上記のデバイスがフォトバンドギャップ材料を含む、請求項４６３に記載のデバイス。The device of claim 463, wherein the device comprises a photo bandgap material. 上記のデバイスが走査近接場光学顕微鏡チップを含む、請求項４６３に記載のデバイス。The device of claim 463, wherein the device comprises a scanning near-field optical microscope chip. 上記のデバイスが、デジタル部品とアナログ部品とをもつ回路を含む、請求項４６３に記載のデバイス。465. The device of Claim 463, wherein the device comprises a circuit having digital and analog components. 上記のデバイスが、少なくとも一つのバルクドープ半導体に電気的に結合したもう一つの半導体を含む、請求項４６３に記載のデバイス。465. The device of claim 463, wherein the device comprises another semiconductor electrically coupled to at least one bulk doped semiconductor. 前記もう一つの半導体が、500ナノメートル未満の最小幅をもつ少なくとも一つの部分を含むバルクドープ半導体である、請求項５２８に記載のデバイス。528. The device of claim 528, wherein said another semiconductor is a bulk-doped semiconductor including at least one portion having a minimum width of less than 500 nanometers. 上記のデバイスが、少なくとも一つのバルクドープ半導体に光学的に結合したもう一つの半導体を含む、請求項４６３に記載のデバイス。465. The device of claim 463, wherein the device comprises another semiconductor optically coupled to at least one bulk doped semiconductor. 前記もう一つの半導体が、500ナノメートル未満の最小幅をもつ少なくとも一つの部分を含むバルクドープ半導体である、請求項５３０に記載のデバイス。530. The device of Claim 530, wherein said another semiconductor is a bulk doped semiconductor including at least one portion having a minimum width of less than 500 nanometers. 上記のデバイスが、少なくとも一つのバルクドープ半導体に磁気的に結合したもう一つの半導体を含む、請求項４６３に記載のデバイス。465. The device of claim 463, wherein the device comprises another semiconductor magnetically coupled to at least one bulk doped semiconductor. 前記もう一つの半導体が、500ナノメートル未満の最小幅をもつ少なくとも一つの部分を含むバルクドープ半導体である、請求項５３２に記載のデバイス。533. The device of claim 532, wherein the another semiconductor is a bulk-doped semiconductor including at least one portion having a minimum width of less than 500 nanometers. 上記のデバイスが、少なくとも一つのバルクドープ半導体に物理的に接触するもう一つの半導体を含む、請求項４６３に記載のデバイス。465. The device of claim 463, wherein the device comprises another semiconductor that is in physical contact with at least one bulk doped semiconductor. 前記もう一方の半導体が：その縦軸に沿った任意の点で、500ナノメートル未満の最大断面寸法をもつ単結晶の細長いバルクドープ半導体；及び、500ナノメートル未満の最小幅をもつ少なくとも一つの部分をもつ自立型バルクドープ半導体；の少なくとも一つである、請求項５３４に記載のデバイス。The other semiconductor is: a single crystal elongated bulk-doped semiconductor having a maximum cross-sectional dimension of less than 500 nanometers at any point along its longitudinal axis; and at least one portion having a minimum width of less than 500 nanometers The device of claim 534, wherein the device is at least one of the following: a free-standing bulk-doped semiconductor having: 前記少なくとも一つの半導体が電気コンタクトに結合している、請求項４６３に記載のデバイス。465. The device of claim 463, wherein the at least one semiconductor is coupled to an electrical contact. 前記少なくとも一つの半導体が光学コンタクトに結合している、請求項４６３に記載のデバイス。465. The device of Claim 463, wherein the at least one semiconductor is coupled to an optical contact. 前記少なくとも一つの半導体が電磁コンタクトに結合している、請求項４６３に記載のデバイス。465. The device of Claim 463, wherein the at least one semiconductor is coupled to an electromagnetic contact. 前記少なくとも一つの半導体の伝導率がシグナルに対する応答において制御可能である、請求項４６３に記載のデバイス。465. The device of claim 463, wherein the conductivity of the at least one semiconductor is controllable in response to a signal. 前記少なくとも一つの半導体の伝導率が、広範な範囲内の任意の値をもつように制御可能である、請求項５３９に記載のデバイス。The device of claim 539, wherein the conductivity of the at least one semiconductor is controllable to have any value within a wide range. 前記少なくとも一つの半導体が、二つ以上の状態の間を切替可能である、請求項５３９に記載のデバイス。The device of claim 539, wherein the at least one semiconductor is switchable between two or more states. 前記少なくとも一つの半導体がシグナルによって伝導状態と絶縁状態との間を切り替え可能である、請求項５４１に記載のデバイス。541. The device of claim 541, wherein the at least one semiconductor is switchable between a conductive state and an isolated state by a signal. 前記少なくとも一つの半導体の二つ以上の状態が、印加シグナルなしで保持可能である、請求項５４１に記載のデバイス。541. The device of claim 541, wherein two or more states of the at least one semiconductor are maintainable without an applied signal. 前記少なくとも一つの半導体の伝導率が、電気的シグナルに対する応答において制御可能である、請求項５３９に記載のデバイス。The device of claim 539, wherein the conductivity of the at least one semiconductor is controllable in response to an electrical signal. 前記少なくとも一つの半導体の伝導率が、光学的シグナルに対する応答において制御可能である、請求項５３９に記載のデバイス。The device of claim 539, wherein the conductivity of the at least one semiconductor is controllable in response to an optical signal. 前記少なくとも一つの半導体の伝導率が、磁気的シグナルに対する応答において制御可能である、請求項５３９に記載のデバイス。The device of claim 539, wherein the conductivity of the at least one semiconductor is controllable in response to a magnetic signal. 前記少なくとも一つの半導体の伝導率が、ゲート端子のシグナルに対する応答において制御可能である、請求項５３９に記載のデバイス。The device of claim 539, wherein the conductivity of the at least one semiconductor is controllable in response to a signal at a gate terminal. 前記ゲート端子が、前記少なくとも一つの半導体と物理的に接触していない、請求項５４７に記載のデバイス。The device of claim 547, wherein the gate terminal is not in physical contact with the at least one semiconductor. 前記半導体の少なくとも二つがアレイを形成し、
前記アレイ中の前記半導体の少なくとも一つは：その縦軸に沿った任意の点で、500ナノメートル未満の最大断面寸法をもつ単結晶の細長いバルクドープ半導体；及び、500ナノメートル未満の最小幅をもつ少なくとも一つの部分をもつ自立型バルクドープ半導体；の少なくとも一つである、請求項４６３に記載のデバイス。At least two of the semiconductors form an array;
At least one of the semiconductors in the array is: a single crystal elongated bulk-doped semiconductor having a maximum cross-sectional dimension of less than 500 nanometers at any point along its longitudinal axis; and a minimum width of less than 500 nanometers. 463. The device of claim 463, wherein the device is at least one of: a free-standing bulk-doped semiconductor having at least one portion thereof. 前記アレイが配列アレイである、請求項５７９に記載のデバイス。The device of claim 579, wherein the array is a sequenced array. 前記アレイが配列アレイではない、請求項５７９に記載のデバイス。The device of claim 579, wherein the array is not an array. 上記のデバイスが二つ以上の別個で相互に連結した回路を含み、
前記回路の少なくとも一つは：その縦軸に沿った任意の点で、500ナノメートル未満の最大断面寸法をもつ単結晶の細長いバルクドープ半導体；及び、500ナノメートル未満の最小幅をもつ少なくとも一つの部分をもつ自立型バルクドープ半導体；の少なくとも一つであるドープ半導体を含まない、請求項４６３に記載のデバイス。Said device comprises two or more separate and interconnected circuits,
At least one of the circuits includes: at any point along its longitudinal axis, a single crystal elongated bulk-doped semiconductor having a maximum cross-sectional dimension of less than 500 nanometers; and at least one having a minimum width of less than 500 nanometers 465. The device of claim 463, wherein the device does not include a doped semiconductor that is at least one of: a free standing bulk doped semiconductor having a portion. 上記のデバイスが、二つ以上のピン配列をもつチップに組み込まれている、請求項４６３に記載のデバイス。465. The device of claim 463, wherein the device is incorporated into a chip having more than one pinout. 前記チップが別個で相互に連結した回路を含み、
前記回路の少なくとも一つは：その縦軸に沿った任意の点で、500ナノメートル未満の最大断面寸法をもつ単結晶の細長いバルクドープ半導体；及び、500ナノメートル未満の最小幅をもつ少なくとも一つの部分をもつ自立型バルクドープ半導体；の少なくとも一つであるドープ半導体を含まない、請求項５５３に記載のデバイス。The chip includes separate and interconnected circuits,
At least one of the circuits includes: at any point along its longitudinal axis, a single crystal elongated bulk-doped semiconductor having a maximum cross-sectional dimension of less than 500 nanometers; and at least one having a minimum width of less than 500 nanometers 553. The device of claim 553, wherein the device does not include a doped semiconductor that is at least one of a free-standing bulk doped semiconductor having a portion. その縦軸に沿った任意の点で、500ナノメートル未満の最大断面寸法をもつ単結晶の細長いバルクドープ半導体；及び、500ナノメートル未満の最小幅をもつ少なくとも一つの部分をもつ自立型バルクドープ半導体；の少なくとも一つであるドープ半導体を成長させるための試薬のコレクションであって、前記コレクションは半導体試薬とドーパント試薬とを含む、前記コレクション。A single crystal elongated bulk-doped semiconductor having a maximum cross-sectional dimension of less than 500 nanometers at any point along its longitudinal axis; and a free-standing bulk-doped semiconductor having at least one portion having a minimum width of less than 500 nanometers; A collection of reagents for growing a doped semiconductor, wherein the collection comprises a semiconductor reagent and a dopant reagent. （Ａ） 一つ以上の半導体を表面に接触させる工程を含み、
前記半導体の少なくとも一つは：その縦軸に沿った任意の点で、500ナノメートル未満の最大断面寸法をもつ単結晶の細長いバルクドープ半導体；及び、500ナノメートル未満の最小幅をもつ少なくとも一つの部分をもつ自立型バルクドープ半導体；少なくとも一つである、デバイスの製造方法。(A) contacting one or more semiconductors with a surface,
At least one of the semiconductors is: at any point along its longitudinal axis, a single crystal elongated bulk-doped semiconductor having a maximum cross-sectional dimension of less than 500 nanometers; and at least one having a minimum width of less than 500 nanometers Free-standing bulk-doped semiconductor having a portion; at least one method of manufacturing a device. 前記表面が基板である、請求項５５６に記載の方法。The method of claim 556, wherein the surface is a substrate. （B） 操作（Ａ）の前に、半導体の分子とドーパントの分子とにエネルギーを加えることによって前記半導体の少なくとも一つを成長させる工程をさらに含む、請求項５５６に記載の方法。556. The method of claim 556, further comprising: (B) growing at least one of the semiconductors by applying energy to molecules of the semiconductor and molecules of the dopant before operation (A). 操作（Ａ）が、一つ以上の半導体を含む溶液を前記表面に接触させる工程を含む、請求項５５６に記載の方法。The method of claim 556, wherein operation (A) comprises contacting a solution comprising one or more semiconductors with the surface. （Ｂ） 電場を使用して、前記表面に前記半導体の一つ以上を整列させる工程をさらに含む、請求項５５９に記載の方法。559. The method of claim 559, further comprising: (B) aligning one or more of the semiconductors on the surface using an electric field. 操作（Ｂ）が、少なくとも二つの電極の間に電界を作り；前記電極の間に一つ以上の半導体を配置する；工程を含む、請求項５６０に記載の方法。560. The method of claim 560, wherein operation (B) comprises creating an electric field between at least two electrodes; placing one or more semiconductors between the electrodes. （Ｂ）一つ以上の他の半導体を含むもう一つの溶液を使用して操作（Ａ）を繰り返す工程をさらに含む請求項５５９に記載の方法であって、
前記他の半導体の少なくとも一つは：その縦軸に沿った任意の点で、500ナノメートル未満の最大断面寸法をもつ単結晶の細長いバルクドープ半導体；及び、500ナノメートル未満の最小幅をもつ少なくとも一つの部分をもつ自立型バルクドープ半導体；の少なくとも一つである、上記の方法。The method of claim 559, further comprising: (B) repeating step (A) using another solution containing one or more other semiconductors.
At least one of the other semiconductors is: a single crystal elongated bulk-doped semiconductor having a maximum cross-sectional dimension of less than 500 nanometers at any point along its longitudinal axis; and at least a minimum width of less than 500 nanometers. A method as described above, which is at least one of a free-standing bulk-doped semiconductor having one part. （Ｂ）前記表面をコンディショニングして、前記表面に接触させた一つ以上の半導体を取り付ける工程をさらに含む、請求項５５６に記載の方法。556. The method of claim 556, further comprising: (B) conditioning the surface to attach one or more semiconductors in contact with the surface. 操作（Ｂ）が、前記表面にチャネルを形成する工程を含む、請求項５６３に記載の方法。566. The method of claim 563, wherein operation (B) comprises forming a channel in the surface. 操作（Ｂ）が前記表面にパターンを施す工程を含む、請求項５６３に記載の方法。566. The method of claim 563, wherein operation (B) comprises applying a pattern to the surface. （Ｂ） 電場を使用して前記表面に一つ以上の半導体を配列する工程をさらに含む、請求項５５６に記載の方法。556. The method of claim 556, further comprising: (B) aligning one or more semiconductors on the surface using an electric field. 操作（Ｂ）が、前記少なくとも二つの電極の間に電場を形成し；
前記電極の間に一つ以上の半導体を配置する；工程を含む、請求項５５６に記載の方法。【請求項５６８】光を発生させる方法であって、
（Ａ）一つ以上の半導体にエネルギーを適用して前記一つ以上の半導体を発光させる工程を含み、
ここで前記半導体の少なくとも一つは：その縦軸に沿った任意の点で、500ナノメートル未満の最大断面寸法をもつ単結晶の細長いバルクドープ半導体；及び、500ナノメートル未満の最小幅をもつ少なくとも一つの部分をもつ自立型バルクドープ半導体；の少なくとも一つである、上記の方法。Operation (B) forms an electric field between said at least two electrodes;
556. The method of claim 556, comprising: disposing one or more semiconductors between the electrodes. 568. A method for generating light, comprising:
(A) applying energy to one or more semiconductors to cause the one or more semiconductors to emit light,
Wherein at least one of said semiconductors is: at any point along its longitudinal axis, a single crystal elongated bulk-doped semiconductor having a maximum cross-sectional dimension of less than 500 nanometers; and at least a minimum width of less than 500 nanometers A method as described above, which is at least one of a free-standing bulk-doped semiconductor having one part. 前記半導体が直接バンドギャップ半導体を含む、請求項５６８に記載の方法。568. The method of claim 568, wherein said semiconductor comprises a direct bandgap semiconductor. 操作（Ａ）が、二つの交差半導体の接合を横切って電圧を印加することを含み、それぞれの半導体は500ナノメートル未満の最小幅をもつ、前記方法。The method, wherein operation (A) comprises applying a voltage across a junction of two crossed semiconductors, each semiconductor having a minimum width of less than 500 nanometers. それぞれの半導体が100ナノメートル未満の最小幅をもつ、請求項５７０に記載の方法。570. The method of claim 570, wherein each semiconductor has a minimum width of less than 100 nanometers. （Ｂ） 100ナノメートル未満の最小幅をもつ少なくとも一つの半導体の寸法を制御することによって、発光波長を制御する工程をさらに含む、請求項５６８に記載の方法。568. The method of claim 568, further comprising: (B) controlling emission wavelength by controlling a dimension of at least one semiconductor having a minimum width of less than 100 nanometers. 前記半導体が細長く、操作（Ｂ）が前記細長い半導体の幅を制御する工程を含む、請求項５７２に記載の方法。572. The method of claim 572, wherein the semiconductor is elongated, and operation (B) includes controlling a width of the elongated semiconductor. 半導体が最小寸法をもつ場合、その半導体の大部分が第一の波長で発光する特性をもち、その半導体の制御された寸法が最小寸法未満である、請求項５７２に記載の方法。572. The method of claim 572, wherein if the semiconductor has a minimum dimension, a majority of the semiconductor has the property of emitting at the first wavelength, and the controlled dimension of the semiconductor is less than the minimum dimension. 表面上で一つ以上の細長い構造体をアセンブリーする方法であって、
前記細長い構造体の一つ以上は：その縦軸に沿った任意の点で、500ナノメートル未満の最大断面寸法をもつ単結晶の細長いバルクドープ半導体；及び、500ナノメートル未満の最小幅をもつ少なくとも一つの部分をもつ自立型バルクドープ半導体；の少なくとも一つであり、ここで、
（Ａ）前記表面の特定の位置に対して前記一つ以上の細長い構造体を引きつける一つ以上の官能基で前記表面をコンディショニングし、次いで
（Ｂ）前記一つ以上の官能基を使用して、前記特定の位置に前記一つ以上の細長い構造体を引きつけることによって、前記一つ以上の細長い構造体を配列させる各工程を含む、前記方法。A method of assembling one or more elongated structures on a surface, comprising:
One or more of the elongate structures are: a single crystal elongate bulk-doped semiconductor having a maximum cross-sectional dimension of less than 500 nanometers at any point along its longitudinal axis; and at least a minimum width of less than 500 nanometers. At least one of a free-standing bulk-doped semiconductor having one part;
(A) conditioning the surface with one or more functional groups that attract the one or more elongate structures to a particular location on the surface, and then (B) using the one or more functional groups. Arranging said one or more elongate structures by attracting said one or more elongate structures to said particular location. 操作（Ａ）が、前記表面を一つ以上の分子でコンディショニングする工程を含む、請求項５７５に記載の方法。575. The method of claim 575, wherein operation (A) comprises conditioning the surface with one or more molecules. 操作（Ａ）が、前記表面を一つ以上の電荷でコンディショニングする工程を含む、請求項５７５に記載の方法。575. The method of claim 575, wherein operation (A) comprises conditioning the surface with one or more charges. 操作（Ａ）は、前記表面を一つ以上の磁子でコンディショニングする工程を含む、請求項５７５に記載の方法。575. The method of claim 575, wherein operation (A) comprises conditioning the surface with one or more magnetons. 操作（Ａ）は、前記表面を一つ以上の光度でコンディショニングする工程を含む、請求項５７５に記載の方法。575. The method of claim 575, wherein operation (A) comprises conditioning the surface with one or more light intensities. 操作（Ａ）は、化学的な力を使用して前記表面上の特定の位置に前記一つ以上の細長い構造体を引きつける１つ以上の官能基で前記表面をコンディショニングする工程を含む、請求項５７５に記載の方法。The operation (A) comprises conditioning the surface with one or more functional groups that attract the one or more elongate structures to specific locations on the surface using chemical forces. 575. The method of claim 575. 操作（Ａ）は、光学的な力を使用して前記表面上の特定の位置に前記一つ以上の細長い構造体を引きつける一つ以上の官能基で前記表面をコンディショニングする工程を含む、請求項５７５に記載の方法。The operation (A) comprises conditioning the surface with one or more functional groups that use optical force to attract the one or more elongated structures to specific locations on the surface. 575. The method of claim 575. 操作（Ａ）は、静電気力を使用して前記表面上の特定の位置に前記一つ以上の細長い構造体を引きつける一つ以上の官能基で前記表面をコンディショニングする工程を含む、請求項５７５に記載の方法。575. The method of claim 575, wherein operation (A) comprises conditioning the surface with one or more functional groups that use electrostatic forces to attract the one or more elongated structures to specific locations on the surface. The described method. 操作（Ａ）は、磁気力を使用して、前記表面上の特定の位置に前記一つ以上の細長い構造体を引きつける一つ以上の官能基で前記表面をコンディショニングする工程を含む、請求項５７５に記載の方法。575. The operation (A) includes using magnetic force to condition the surface with one or more functional groups that attract the one or more elongate structures to specific locations on the surface. The method described in. 表面に複数の細長い構造体を組み立てる方法であって、
前記細長い構造体の一つ以上は：その縦軸に沿った任意の点で、500ナノメートル未満の最大断面寸法をもつ単結晶の細長いバルクドープ半導体；及び、500ナノメートル未満の最小幅をもつ少なくとも一つの部分をもつ自立型バルクドープ半導体；の少なくとも一つであり、ここで
（Ａ）前記表面上に複数の細長い構造体を堆積させ；
（Ｂ）前記表面を電気的に帯電させて、前記複数の細長い構造体の二つ以上の間に静電気的な力を引き起こす；工程を含む、上記の方法。A method of assembling a plurality of elongated structures on a surface,
One or more of the elongate structures are: a single crystal elongate bulk-doped semiconductor having a maximum cross-sectional dimension of less than 500 nanometers at any point along its longitudinal axis; and at least a minimum width of less than 500 nanometers. At least one of a free-standing bulk-doped semiconductor having one portion, wherein (A) depositing a plurality of elongated structures on said surface;
(B) electrically charging the surface to create an electrostatic force between two or more of the plurality of elongate structures; 前記静電気力によって前記二つ以上の細長い構造体を整列させる、請求項５８４に記載の方法。590. The method of claim 584, wherein the electrostatic force aligns the two or more elongated structures. 前記静電気力によって前記二つ以上の細長い構造体を一つ以上のパターンに整列させる、請求項５８５に記載の方法。585. The method of claim 585, wherein the electrostatic force aligns the two or more elongated structures in one or more patterns. 前記一つ以上のパターンが、平行アレイを含む、請求項５８６に記載の方法。The method of claim 586, wherein the one or more patterns comprises a parallel array. 表面上に複数の細長い構造体を組み立てる方法であって、
前記細長い構造体の一つ以上は：その縦軸に沿った任意の点で、500ナノメートル未満の最大断面寸法をもつ単結晶の細長いバルクドープ半導体；及び、500ナノメートル未満の最小幅をもつ少なくとも一つの部分をもつ自立型バルクドープ半導体；の少なくとも一つであり、ここで
（Ａ）液相表面に前記一つ以上の細長い構造体を分散させて、ラングミュアー−ブロジェット膜を形成し；
（Ｂ）このラングミュアー−ブロジェット膜を圧縮し；
（Ｃ）圧縮化ラングミュアー−ブロジェット膜を表面に移す；工程を含む前記方法。A method of assembling a plurality of elongated structures on a surface,
One or more of the elongate structures are: a single crystal elongate bulk-doped semiconductor having a maximum cross-sectional dimension of less than 500 nanometers at any point along its longitudinal axis; and at least a minimum width of less than 500 nanometers. At least one of a free-standing bulk-doped semiconductor having one portion, wherein (A) dispersing the one or more elongated structures on a liquid phase surface to form a Langmuir-Blodgett film;
(B) compressing the Langmuir-Blodgett membrane;
(C) transferring the compressed Langmuir-Blodgett membrane to a surface; 前記表面が基板表面である、請求項５８８に記載の方法。589. The method of claim 588, wherein said surface is a substrate surface. 表面に複数の一つ以上の細長い構造体をアセンブリーする方法であって、
前記細長い構造体の少なくとも一つは：その縦軸に沿った任意の点で、500ナノメートル未満の最大断面寸法をもつ単結晶の細長いバルクドープ半導体；及び、500ナノメートル未満の最小幅をもつ少なくとも一つの部分をもつ自立型バルクドープ半導体；の少なくとも一つであり、ここで
（Ａ）前記一つ以上の細長い構造体を軟質マトリックスに分散し；
（Ｂ）前記軟質マトリックスをある方向に引き延ばして、前記少なくとも一つの細長い構造体がその方向に整列する剪断力を前記一つ以上の細長い構造体に生じさせて；
（Ｃ）前記軟質マトリックスを除去し；
（Ｄ）少なくとも一つの整列した細長い構造体を表面に移す；工程を含む前記方法。A method of assembling a plurality of one or more elongated structures on a surface, comprising:
At least one of the elongate structures is: a single crystal elongate bulk-doped semiconductor having a maximum cross-sectional dimension of less than 500 nanometers at any point along its longitudinal axis; and at least a minimum width of less than 500 nanometers. At least one of a free-standing bulk doped semiconductor having one portion, wherein (A) dispersing the one or more elongated structures in a soft matrix;
(B) stretching the soft matrix in a direction to cause a shear force on the one or more elongated structures such that the at least one elongated structure aligns in the direction;
(C) removing the soft matrix;
(D) transferring at least one aligned elongated structure to a surface; 前記方向が前記表面の平面に対して平行である、請求項５９０に記載の方法。590. The method of claim 590, wherein the direction is parallel to a plane of the surface. 操作（Ｂ）が、前記軟質マトリックスを電気的に誘導した力で引き延ばす工程を含む、請求項５９０に記載の方法。590. The method of claim 590, wherein operation (B) comprises stretching the soft matrix with an electrically induced force. 操作（Ｂ）が、前記軟質マトリックスを光学的に誘導した力で引き延ばす工程を含む、請求項５９０に記載の方法。590. The method of claim 590, wherein operation (B) comprises stretching the soft matrix with an optically induced force. 操作（Ｂ）が、前記軟質マトリックスを機械的に誘導した力で引き延ばす工程を含む、請求項５９０に記載の方法。590. The method of claim 590, wherein operation (B) comprises stretching the soft matrix with a mechanically induced force. 操作（Ｂ）が、前記軟質マトリックスを磁気的に誘導した力で引き延ばす工程を含む、請求項５９０に記載の方法。590. The method of claim 590, wherein operation (B) comprises stretching the soft matrix with a magnetically induced force. 前記表面が基板表面である、請求項５９０に記載の方法。590. The method of claim 590, wherein said surface is a substrate surface. 前記軟質マトリックスがポリマーである、請求項５９０に記載の方法。590. The method of claim 590, wherein said soft matrix is a polymer. 前記半導体の分子とドーパントの分子とを提供する手段と；
前記半導体が成長する間に、前記半導体の分子に前記ドーパントの分子でドーピングして、ドープ半導体を製造する手段と；を含む、ドープ半導体を成長させるシステム。Means for providing said semiconductor molecules and dopant molecules;
Means for doping the molecules of the semiconductor with the molecules of the dopant during the growth of the semiconductor to produce a doped semiconductor. 前記表面上に前記一つ以上の細長い構造体を含む流体を流すための手段と；
前記表面上に前記一つ以上の細長い構造体を整列させて、細長い構造体のアレイを形成するための手段と；を含む、表面上に一つ以上の細長い構造体を組み立てるシステム。Means for flowing a fluid comprising the one or more elongate structures over the surface;
Means for aligning the one or more elongate structures on the surface to form an array of elongate structures; and a system for assembling the one or more elongate structures on the surface. 表面上に一つ以上の細長い構造体をアセンブリーする系であって、
前記細長い構造体の一つ以上は：その縦軸に沿った任意の点で、500ナノメートル未満の最大断面寸法をもつ単結晶の細長いバルクドープ半導体；及び、500ナノメートル未満の最小幅をもつ少なくとも一つの部分をもつ自立型バルクドープ半導体；の少なくとも一つであり、
前記表面の特定の位置に前記一つ以上の細長い構造体を引きつける一つ以上の官能基で前記表面をコンディショニングするための手段と；
前記一つ以上の官能基を使用して前記特定の位置に前記一つ以上の細長い構造体を引きつけることによって、一つ以上の細長い構造体を整列させるための手段と；を含む、上記のシステム。A system for assembling one or more elongated structures on a surface,
One or more of the elongate structures are: a single crystal elongate bulk-doped semiconductor having a maximum cross-sectional dimension of less than 500 nanometers at any point along its longitudinal axis; and at least a minimum width of less than 500 nanometers. At least one of a free-standing bulk-doped semiconductor having one part;
Means for conditioning the surface with one or more functional groups that attract the one or more elongated structures to specific locations on the surface;
Means for aligning one or more elongated structures by attracting the one or more elongated structures to the particular location using the one or more functional groups. . 表面上に複数の細長い構造体をアセンブリーする系であって、
前記細長い構造体の一つ以上は：その縦軸に沿った任意の点で、500ナノメートル未満の最大断面寸法をもつ単結晶の細長いバルクドープ半導体；及び、500ナノメートル未満の最小幅をもつ少なくとも一つの部分をもつ自立型バルクドープ半導体；の少なくとも一つであり、
前記表面に複数の細長い構造体を堆積させるための手段と；
前記表面を電気的に帯電させて、前記複数の細長い構造体の二つ以上の間に静電気力を生じさせるための手段と；を含む、上記のシステム。A system for assembling a plurality of elongated structures on a surface,
One or more of the elongate structures are: a single crystal elongate bulk-doped semiconductor having a maximum cross-sectional dimension of less than 500 nanometers at any point along its longitudinal axis; and at least a minimum width of less than 500 nanometers. At least one of a free-standing bulk-doped semiconductor having one part;
Means for depositing a plurality of elongated structures on said surface;
Means for electrically charging said surface to create an electrostatic force between two or more of said plurality of elongate structures. 表面に複数の細長い構造体をアセンブリーするシステムであって、
前記細長い構造体の一つ以上は：その縦軸に沿った任意の点で、500ナノメートル未満の最大断面寸法をもつ単結晶の細長いバルクドープ半導体；及び、500ナノメートル未満の最小幅をもつ少なくとも一つの部分をもつ自立型バルクドープ半導体；の少なくとも一つであり、
液相表面に前記一つ以上の細長い構造体を分散させて、ラングミュアー−ブロジェット膜を形成するための手段；
前記ラングミュアー−ブロジェット膜を圧縮するための手段；及び
圧縮化ラングミュアー−ブロジェット膜を表面に移すための手段；を含む、上記のシステム。A system for assembling a plurality of elongated structures on a surface, comprising:
One or more of the elongate structures are: a single crystal elongate bulk-doped semiconductor having a maximum cross-sectional dimension of less than 500 nanometers at any point along its longitudinal axis; and at least a minimum width of less than 500 nanometers. At least one of a free-standing bulk-doped semiconductor having one part;
Means for dispersing said one or more elongated structures on a liquid phase surface to form a Langmuir-Blodgett film;
The system as described above, comprising: means for compressing the Langmuir-Blodgett membrane; and means for transferring the compressed Langmuir-Blodgett membrane to a surface. 表面に複数の一種以上の細長い構造体をアセンブリーするシステムであって、
前記細長い構造体の少なくとも一つは：その縦軸に沿った任意の点で、500ナノメートル未満の最大断面寸法をもつ単結晶の細長いバルクドープ半導体；及び、500ナノメートル未満の最小幅をもつ少なくとも一つの部分をもつ自立型バルクドープ半導体；の少なくとも一つであり、
軟質マトリックスに前記一つ以上の細長い構造体を分散させるための手段；
前記軟質マトリックスをある方向に引き延ばして、前記少なくとも一つの細長い構造体を前記方向に整列させる剪断力を前記一つ以上の細長い構造体に生じさせるための手段；
前記軟質マトリックスを取り除くための手段；及び、
前記少なくとも一つの整列した細長い構造体を表面に移すための手段；を含む、上記のシステム。A system for assembling a plurality of one or more elongated structures on a surface,
At least one of the elongate structures is: a single crystal elongate bulk-doped semiconductor having a maximum cross-sectional dimension of less than 500 nanometers at any point along its longitudinal axis; and at least a minimum width of less than 500 nanometers. At least one of a free-standing bulk-doped semiconductor having one part;
Means for dispersing said one or more elongated structures in a soft matrix;
Means for stretching the soft matrix in a direction to cause a shear force on the one or more elongate structures to align the at least one elongate structure in the direction;
Means for removing said soft matrix; and
Means for transferring said at least one aligned elongate structure to a surface. サンプル露出領域とナノワイヤとを含むサンプルカセットを含む物品であって、その少なくとも一部は前記サンプル露出領域中のサンプルによってアドレス可能であり、ここで前記サンプルカセットは、前記ナノワイヤに関連する特性を測定することができる検出装置に動作可能なように接続可能である、上記の物品。An article comprising a sample cassette comprising a sample exposure region and a nanowire, at least a portion of which is addressable by a sample in the sample exposure region, wherein the sample cassette measures a property associated with the nanowire. An article as described above, which is operably connectable to a detection device capable of doing so. ナノワイヤセンサデバイスであって、
ソース電極を形成するために導体と電気的に接触している第一の端部と、ドレイン電極を形成するために導体と電気的に接触している第二の端部と、ゲート電極を形成するためにその上に形成されている酸化物を含む外部表面とをもつ半導体ナノワイヤと、選択された部位に対して特異性を持ち、前記外部表面に結合されている結合剤とを含み、
これによって前記ゲート電極での電圧が、前記部分と前記結合剤との結合に応答して変動して、化学的にゲートされる電界効果センサデバイスを提供する、上記のデバイス。A nanowire sensor device,
Forming a first end in electrical contact with the conductor to form a source electrode; a second end in electrical contact with the conductor to form a drain electrode; and forming a gate electrode A semiconductor nanowire having an external surface comprising an oxide formed thereon to have a specificity for a selected site, and a binding agent bound to said external surface,
Such a device, wherein the voltage at the gate electrode varies in response to the binding of the portion to the binder to provide a chemically gated field effect sensor device. 予定された電流−電圧特性を持ち、化学的または生物学的センサとして使用するために適合させた検体でゲートされる電界効果トランジスタであって、
（ａ）第一の絶縁物質でできた基板；
（ｂ）前記基板上に配置されたソース電極；
（ｃ）前記基板上に配置されたドレイン電極；
（ｄ）前記ソース電極とドレイン電極との間に配置されて、所定の電流−電圧特性を持つ電界効果トランジスタを形成する半導体ナノワイヤと；
（ｅ）前記ナノワイヤの表面に配置された検体−特異性結合剤とを含み、
標的検体と前記結合剤との間に生じた結合イベントによって、前記電界効果トランジスタの電流−電圧特性に検出可能な変化が生じる、前記トランジスタ。A field-effect transistor having a predetermined current-voltage characteristic and gated with an analyte adapted for use as a chemical or biological sensor,
(A) a substrate made of a first insulating material;
(B) a source electrode disposed on the substrate;
(C) a drain electrode disposed on the substrate;
(D) a semiconductor nanowire disposed between the source electrode and the drain electrode to form a field effect transistor having predetermined current-voltage characteristics;
(E) an analyte-specific binding agent disposed on the surface of the nanowire;
The transistor wherein a binding event between a target analyte and the binding agent causes a detectable change in a current-voltage characteristic of the field effect transistor. 前記検体が化学的部位である、請求項６０６に記載の検体でゲートされる電界効果トランジスタ。607. The analyte-gated field effect transistor of claim 606, wherein the analyte is a chemical moiety. 前記化学的部位が小さな有機化合物である、請求項６０７に記載の検体でゲートされる電界効果トランジスタ。607. The analyte-gated field effect transistor of claim 607, wherein the chemical moiety is a small organic compound. 前記化学的部位がイオンである、請求項６０７に記載の検体でゲートされる電界効果トランジスタ。607. The analyte-gated field effect transistor of claim 607, wherein the chemical moiety is an ion. 前記検体が生物学的成分である、請求項６０７に記載の検体でゲートされる電界効果トランジスタ。607. The analyte-gated field effect transistor of claim 607, wherein the analyte is a biological component. 前記検体が、タンパク質、核酸、炭水化物、脂質及びステロイド類からなる群から選択される、請求項６１０に記載の検体でゲートされる電界効果トランジスタ。710. The analyte-gated field effect transistor of claim 610, wherein the analyte is selected from the group consisting of proteins, nucleic acids, carbohydrates, lipids, and steroids. 請求項６０６に記載の前記検体でゲートされる電界効果トランジスタ少なくとも１００個のアレイを含む物品。609. An article comprising an array of at least 100 analyte-gated field effect transistors according to claim 606. 前記物品に関連する検体−特異的結合剤の集団に対して均質な請求項６１２に記載の物品。612. The article of claim 612, wherein the article is homogenous to a population of analyte-specific binding agents associated with the article. 前記物品に関連する検体−特異的結合剤の集団に対して均質でない請求項６１２に記載の物品。612. The article of claim 612, wherein the article is not homogeneous with respect to a population of analyte-specific binding agents associated with the article. 500ナノメートル未満の最小幅をもつ少なくとも一つの部分をもつドープ半導体を含む伝導性チャネルと；
500ナノメートル未満の最小幅をもつ少なくとも一つの部位をもつ細長い物質を含むゲート電極とを含む、電界効果トランジスタ。A conductive channel comprising a doped semiconductor having at least one portion having a minimum width of less than 500 nanometers;
A gate electrode comprising an elongated material having at least one portion having a minimum width of less than 500 nanometers. 前記細長い物質が、500ナノメートル未満の最小幅をもつドープ半導体である、請求項６１５に記載の電界効果トランジスタ。615. The field effect transistor of claim 615, wherein the elongate material is a doped semiconductor having a minimum width of less than 500 nanometers. 前記ドープ半導体が自立型バルクドープ半導体である、請求項６１５に記載の電界効果トランジスタ。615. The field effect transistor of claim 615, wherein the doped semiconductor is a free standing bulk doped semiconductor. 前記ドープ半導体が単結晶を含む、請求項６１５に記載の電界効果トランジスタ。615. The field effect transistor of claim 615, wherein the doped semiconductor comprises a single crystal. 前記ドープ半導体が、その縦軸に沿った任意の点で、500ナノメートル未満の最大断面寸法をもつ単結晶の細長いバルクドープ半導体である、請求項６１５に記載の電界効果トランジスタ。615. The field effect transistor of claim 615, wherein the doped semiconductor is a single crystal elongated bulk doped semiconductor having a maximum cross-sectional dimension of less than 500 nanometers at any point along its longitudinal axis. 前記ドープ半導体と前記細長い物質とが交差する、請求項６１５に記載の電界効果トランジスタ。615. The field effect transistor of claim 615, wherein the doped semiconductor and the elongated material intersect. 前記電界効果トランジスタの幅が、前記ドープ半導体の幅と等しい、請求項６１５に記載の電界効果トランジスタ。615. The field effect transistor of claim 615, wherein the width of the field effect transistor is equal to the width of the doped semiconductor. 前記ドープトランジスタが、電界効果トランジスタ用のゲート誘電体として機能する酸化物層を包含する、請求項６１５に記載の電界効果トランジスタ。615. The field effect transistor of claim 615, wherein the doped transistor includes an oxide layer that functions as a gate dielectric for the field effect transistor. 前記ドープ半導体と細長い物質との交差部分が前記電界効果トランジスタの長さを画定する、請求項６１５に記載の電界効果トランジスタ。615. The field effect transistor of claim 615, wherein the intersection of the doped semiconductor and the elongated material defines a length of the field effect transistor. 500ナノメートル未満の最小幅をもつドープ半導体を含む、論理ゲート。A logic gate comprising a doped semiconductor having a minimum width of less than 500 nanometers. 前記論理ゲートが５以上の電圧利得を生じるように構成されている、請求項６２４に記載の論理ゲート。The logic gate of claim 624, wherein the logic gate is configured to produce a voltage gain of 5 or greater. 前記論理ゲートがORゲートである、請求項６２４に記載の論理ゲート。The logic gate of claim 624, wherein the logic gate is an OR gate. 前記論理ゲートがANDゲートである、請求項６２４に記載の論理ゲート。The logic gate of claim 624, wherein the logic gate is an AND gate. 前記論理ゲートがNORゲートである、請求項６２４に記載の論理ゲート。The logic gate of claim 624, wherein the logic gate is a NOR gate. 前記論理ゲートがNOTゲートである、請求項６２４に記載の論理ゲート。The logic gate of claim 624, wherein the logic gate is a NOT gate. 前記論理ゲートがExclusive ORゲートである、請求項６２４に記載の論理ゲート。The logic gate of claim 624, wherein the logic gate is an exclusive OR gate. 前記ドープ半導体が自立型バルクドープ半導体である、請求項６２４に記載の論理ゲート。The logic gate of claim 624, wherein the doped semiconductor is a free-standing bulk doped semiconductor. 前記ドープ半導体が単結晶を含む、請求項６２４に記載の論理ゲート。The logic gate of claim 624, wherein the doped semiconductor comprises a single crystal. 前記ドープ半導体が、その縦軸に沿った任意の点で、500ナノメートル未満の最大断面寸法をもつ単結晶の細長いバルクドープ半導体である、請求項６２４に記載の論理ゲート。665. The logic gate of claim 624, wherein the doped semiconductor is a single crystal elongated bulk doped semiconductor having a maximum cross-sectional dimension of less than 500 nanometers at any point along its longitudinal axis. ある組成をもつ第一の領域と、前記第一の領域の組成とは異なる組成をもつ第二の領域とを含む自立型ナノスケール半導体を提供し；
前記ドープ半導体の中に電流を流す；工程を含む、半導体の使用法。Providing a free-standing nanoscale semiconductor including a first region having a composition and a second region having a composition different from the composition of the first region;
Flowing a current through the doped semiconductor; 電磁放射のソースに導体を露出し；
ソースと導体との間にゲートの非存在下で、電磁放射の極性を変えることによって、導体の伝導性を変動させる；工程を含む方法。Exposing the conductor to a source of electromagnetic radiation;
Varying the conductivity of the conductor by changing the polarity of the electromagnetic radiation in the absence of a gate between the source and the conductor; ナノワイヤに電界を確立し得る誘導性物質に近接して配置した半導体ナノワイヤを含むナノワイヤデバイスであって、前記誘導性物質は、前記ナノワイヤの特性に特異的に作用することができる少なくとも二種類の電子的または機械的状態をもつ、前記ナノワイヤデバイス。A nanowire device comprising a semiconductor nanowire disposed in proximity to an inductive material capable of establishing an electric field in the nanowire, wherein the inductive material comprises at least two types of electrons capable of specifically acting on the properties of the nanowire. Said nanowire device having a mechanical or mechanical state. 前記半導体に電場を与えうる誘導性物質に近接して配置した半導体を含むデバイスであって、
前記誘導性物質は、前記半導体の特性に特異的に作用することができる少なくとも二種類の異なる状態をもつ、上記のデバイス。A device comprising a semiconductor disposed in proximity to an inductive substance capable of providing an electric field to the semiconductor,
The device as described above, wherein the inducible substance has at least two different states that can specifically affect the properties of the semiconductor. 前記少なくとも二種類の異なる状態が電子的状態である、請求項６３７に記載のデバイス。637. The device of claim 637, wherein the at least two different states are electronic states. 前記少なくとも二種類の異なる状態が機械的状態である、請求項６３７に記載のデバイス。637. The device of claim 637, wherein the at least two different states are mechanical states. 前記特性が前記半導体の伝導率である、請求項６３７に記載のデバイス。637. The device of claim 637, wherein the property is a conductivity of the semiconductor. 前記半導体がナノスコピックである、請求項６３７に記載のデバイス。637. The device of claim 637, wherein the semiconductor is nanoscopic. 前記半導体がナノスコピックワイヤである、請求項６３７に記載のデバイス。The device of claim 637, wherein the semiconductor is a nanoscopic wire. 前記半導体がナノチューブである、請求項６３７に記載のデバイス。The device of claim 637, wherein the semiconductor is a nanotube. 前記半導体がナノワイヤである、請求項６３７に記載のデバイス。The device of claim 637, wherein the semiconductor is a nanowire. 前記半導体が前記誘導性物質と接触する、請求項６３７に記載のデバイス。637. The device of claim 637, wherein the semiconductor contacts the inductive material. 前記半導体が、前記誘導性物質の５nm以内に配置される、請求項６３７に記載のデバイス。637. The device of claim 637, wherein the semiconductor is located within 5nm of the inductive material. 前記誘導性物質が機能性部位を含む、請求項６３７に記載のデバイス。637. The device of claim 637, wherein the inducing agent comprises a functional site. 前記誘導性物質が反応性物質を含む、請求項６３７に記載のデバイス。637. The device of claim 637, wherein the inducing agent comprises a reactive agent. 前記半導体が自立型である、請求項６３７に記載のデバイス。637. The device of claim 637, wherein the semiconductor is free standing. 前記半導体がバルクドープされている、請求項６３７に記載のデバイス。637. The device of claim 637, wherein the semiconductor is bulk doped. 前記誘導性物質が第二の半導体を含む、請求項６３７に記載のデバイス。637. The device of claim 637, wherein the inductive material comprises a second semiconductor. 前記誘導性物質がナノ粒子を含む、請求項６３７に記載のデバイス。637. The device of claim 637, wherein the inducing material comprises a nanoparticle. 前記誘導性物質が第二のナノスコピックワイヤを含む、請求項６３７に記載のデバイス。637. The device of claim 637, wherein the inducible material comprises a second nanoscopic wire. 半導体ナノワイヤデバイスであって、
ドープチャネルと；
少なくとも二つの電子的または電気的状態をもち、キャリヤのフローに影響を与えるために前記ドープチャネル内に電界を誘導するためにドープチャネルに近接して配置されている誘導性物質と；を含む、上記の半導体ナノワイヤデバイス。A semiconductor nanowire device,
A doped channel;
An inductive material having at least two electronic or electrical states and disposed in proximity to the doped channel to induce an electric field in the doped channel to affect carrier flow. The semiconductor nanowire device described above. ドープ半導体と；
少なくとも二つの状態をもつ誘導性物質と；を含むデバイスであって、
前記誘導性物質が前記ドープ半導体に近接して配置されている、上記のデバイス。A doped semiconductor;
An inducible material having at least two states;
The device as described above, wherein the inductive material is located proximate to the doped semiconductor. 前記少なくとも二つの異なる状態が電子的状態である、請求項６５５に記載のデバイス。655. The device of claim 655, wherein the at least two different states are electronic states. 前記少なくとも二つの異なる状態が機械的状態である、請求項６５５に記載のデバイス。655. The device of claim 655, wherein the at least two different states are mechanical states. 前記半導体がナノスコピックである、請求項６５５に記載のデバイス。655. The device of claim 655, wherein the semiconductor is nanoscopic. 前記半導体がナノスコピックワイヤである、請求項６５５に記載のデバイス。655. The device of claim 655, wherein the semiconductor is a nanoscopic wire. 前記半導体がナノチューブである、請求項６５５に記載のデバイス。655. The device of claim 655, wherein the semiconductor is a nanotube. 前記半導体がナノワイヤである、請求項６５５に記載のデバイス。655. The device of claim 655, wherein the semiconductor is a nanowire. 前記半導体が前記誘導性物質と接触する、請求項６５５に記載のデバイス。655. The device of claim 655, wherein the semiconductor contacts the inductive material. 前記半導体が前記誘導性物質の５nm以内に配置されている、請求項６５５に記載のデバイス。655. The device of claim 655, wherein the semiconductor is located within 5nm of the inductive material. 前記誘導性物質が機能性部位を含む、請求項６５５に記載のデバイス。655. The device of claim 655, wherein the inducing agent comprises a functional site. 前記誘導性物質が反応物質を含む、請求項６５５に記載のデバイス。655. The device of claim 655, wherein the inducing agent comprises a reactant. 前記半導体が自立型である、請求項６５５に記載のデバイス。655. The device of claim 655, wherein the semiconductor is free standing. 前記半導体がバルクドープされている、請求項６５５に記載のデバイス。655. The device of claim 655, wherein the semiconductor is bulk doped. 前記誘導性物質が第二の半導体を含む、請求項６５５に記載のデバイス。655. The device of claim 655, wherein the inductive material comprises a second semiconductor. 前記誘導性物質がナノ粒子を含む、請求項６５５に記載のデバイス。655. The device of claim 655, wherein the inducing agent comprises a nanoparticle. 前記誘導性物質が第二のナノスコピックワイヤを含む、請求項６５５に記載のデバイス。655. The device of claim 655, wherein the inducible material comprises a second nanoscopic wire. ドープチャネルと；
少なくとも二つの異なる電子的または機械的状態をもち、キャリヤのフローに影響を与えるために前記ドープチャネル内に電界を誘導するためにドープチャネルに近接して配置されている誘導性物質とを含む、半導体ナノワイヤデバイス。A doped channel;
An inductive material having at least two different electronic or mechanical states and located in close proximity to the doped channel to induce an electric field within said doped channel to affect carrier flow. Semiconductor nanowire devices. ドープ半導体と；
少なくとも二つの状態をもつ誘導性物質と；を含むデバイスであって、
前記誘導性物質は、前記ドープ半導体内でキャリヤのフローに影響を与えることができるように配置されている、上記のデバイス。A doped semiconductor;
An inducible material having at least two states;
The device as described above, wherein the inductive material is arranged to be able to influence the flow of carriers within the doped semiconductor. 前記少なくとも二つの異なる状態が電子的状態である、請求項６７２に記載のデバイス。The device of claim 672, wherein the at least two different states are electronic states. 前記少なくとも二つの異なる状態が機械的状態である、請求項６７２に記載のデバイス。The device of claim 672, wherein the at least two different states are mechanical states. 前記半導体がナノスコピックである、請求項６７２に記載のデバイス。The device of claim 672, wherein the semiconductor is nanoscopic. 前記半導体がナノスコピックワイヤである、請求項６７２に記載のデバイス。The device of claim 672, wherein the semiconductor is a nanoscopic wire. 前記半導体がナノチューブである、請求項６７２に記載のデバイス。The device of claim 672, wherein the semiconductor is a nanotube. 前記半導体がナノワイヤである、請求項６７２に記載のデバイス。The device of claim 672, wherein the semiconductor is a nanowire. 前記誘導性物質が機能性部位を含む、請求項６７２に記載のデバイス。The device of claim 672, wherein the inducing agent comprises a functional site. 前記誘導性物質が反応物質を含む、請求項６７２に記載のデバイス。The device of claim 672, wherein the inducing agent comprises a reactant. 前記半導体が自立型である、請求項６７２に記載のデバイス。The device of claim 672, wherein the semiconductor is free standing. 前記半導体がバルクドープされている、請求項６７２に記載のデバイス。The device of claim 672, wherein the semiconductor is bulk doped. 前記誘導性物質が第二の半導体を含む、請求項６７２に記載のデバイス。The device of claim 672, wherein the inductive material comprises a second semiconductor. 前記誘導性物質がナノ粒子を含む、請求項６７２に記載のデバイス。The device of claim 672, wherein the inducing material comprises a nanoparticle. 前記誘導性物質が第二のナノスコピックワイヤを含む、請求項６７２に記載のデバイス。The device of claim 672, wherein the inducing material comprises a second nanoscopic wire.
JP2003511316A 2001-05-18 2002-05-20 Nanoscale wires and related devices Pending JP2004535066A (en)

Applications Claiming Priority (9)

Application Number Priority Date Filing Date Title
US29204501P 2001-05-18 2001-05-18
US29189601P 2001-05-18 2001-05-18
US29212101P 2001-05-18 2001-05-18
US29203501P 2001-05-18 2001-05-18
US09/935,776 US20020130311A1 (en) 2000-08-22 2001-08-22 Doped elongated semiconductors, growing such semiconductors, devices including such semiconductors and fabricating such devices
US34831301P 2001-11-09 2001-11-09
US10/020,004 US7129554B2 (en) 2000-12-11 2001-12-11 Nanosensors
US35464202P 2002-02-06 2002-02-06
PCT/US2002/016133 WO2003005450A2 (en) 2001-05-18 2002-05-20 Nanoscale wires and related devices

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2008156094A Division JP2008300848A (en) 2001-05-18 2008-06-16 Nano scale wires and related devices

Publications (2)

Publication Number Publication Date
JP2004535066A true JP2004535066A (en) 2004-11-18
JP2004535066A5 JP2004535066A5 (en) 2005-12-22

Family

ID=27574044

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2003511316A Pending JP2004535066A (en) 2001-05-18 2002-05-20 Nanoscale wires and related devices
JP2008156094A Pending JP2008300848A (en) 2001-05-18 2008-06-16 Nano scale wires and related devices

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2008156094A Pending JP2008300848A (en) 2001-05-18 2008-06-16 Nano scale wires and related devices

Country Status (4)

Country Link
EP (1) EP1436841A1 (en)
JP (2) JP2004535066A (en)
CA (1) CA2447728A1 (en)
WO (1) WO2003005450A2 (en)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007073556A (en) * 2005-09-02 2007-03-22 National Institute Of Advanced Industrial & Technology Information recording element
WO2008105119A1 (en) * 2007-02-27 2008-09-04 Inter-University Research Institute Corporation, National Institutes Of Natural Sciences Oxygen gas detecting device and nanowire for the same
WO2008149548A1 (en) * 2007-06-06 2008-12-11 Panasonic Corporation Semiconductor nanowire and its manufacturing method
JP2010024081A (en) * 2008-07-17 2010-02-04 Nippon Telegr & Teleph Corp <Ntt> Method for producing nanowire, nanowire element, and nanowire structure
JP2011192787A (en) * 2010-03-15 2011-09-29 Toshiba Corp Semiconductor memory device
US8198622B2 (en) 2006-12-13 2012-06-12 Panasonic Corporation Nanowire, device comprising nanowire, and their production methods
JP2012128401A (en) * 2010-05-28 2012-07-05 Sekisui Chem Co Ltd Polarizing material and coating for producing polarizing film containing the same, as well as polarizing film
KR20130047198A (en) * 2011-10-31 2013-05-08 엘지디스플레이 주식회사 Quantum rod luminescent display device
KR20130047199A (en) * 2011-10-31 2013-05-08 엘지디스플레이 주식회사 Quantum rod luminescent display device
KR20130059223A (en) * 2011-11-28 2013-06-05 엘지디스플레이 주식회사 Decoration member applied to the external surface of home appliances
KR20130059221A (en) * 2011-11-28 2013-06-05 엘지디스플레이 주식회사 Quantum rod luminescent display device
KR20130060473A (en) * 2011-11-30 2013-06-10 엘지디스플레이 주식회사 Quantum rod luminescent display device

Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1314189B1 (en) 2000-08-22 2013-02-27 President and Fellows of Harvard College Electrical device comprising doped semiconductor nanowires and method for its production
KR20080005303A (en) 2000-12-11 2008-01-10 프레지던트 앤드 펠로우즈 오브 하버드 칼리지 Nanosensors
US7335908B2 (en) 2002-07-08 2008-02-26 Qunano Ab Nanostructures and methods for manufacturing the same
AU2003261205A1 (en) * 2002-07-19 2004-02-09 President And Fellows Of Harvard College Nanoscale coherent optical components
AU2003298998A1 (en) 2002-09-05 2004-04-08 Nanosys, Inc. Oriented nanostructures and methods of preparing
US7491428B2 (en) 2002-12-04 2009-02-17 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Controlled deposition and alignment of carbon nanotubes
EP1595123A1 (en) 2003-01-23 2005-11-16 William Marsh Rice University Smart materials: strain sensing and stress determination by means of nanotube sensing systems, composites, and devices
JP4701161B2 (en) 2003-04-04 2011-06-15 キューナノ エービー Precisely positioned nanowhiskers and nanowhisker arrays and methods of making them
WO2004088755A1 (en) 2003-04-04 2004-10-14 Startskottet 22286 Ab Nanowhiskers with pn junctions and methods of fabricating thereof
US7910064B2 (en) 2003-06-03 2011-03-22 Nanosys, Inc. Nanowire-based sensor configurations
KR20060093342A (en) * 2003-11-10 2006-08-24 마츠시타 덴끼 산교 가부시키가이샤 Method for orientation treatment of electronic functional material and thin film transistor
KR20050055456A (en) * 2003-12-08 2005-06-13 학교법인 포항공과대학교 Biosensor using zinc oxide nanorod and preparation thereof
US7354850B2 (en) 2004-02-06 2008-04-08 Qunano Ab Directionally controlled growth of nanowhiskers
AU2005219894A1 (en) * 2004-03-02 2005-09-15 The University Of Melbourne A photon source
KR100584188B1 (en) * 2004-03-08 2006-05-29 한국과학기술연구원 Nanowire light sensor and kit with the same
US7057881B2 (en) * 2004-03-18 2006-06-06 Nanosys, Inc Nanofiber surface based capacitors
KR20070011550A (en) * 2004-04-30 2007-01-24 나노시스, 인크. Systems and methods for nanowire growth and harvesting
WO2006000790A1 (en) 2004-06-25 2006-01-05 Btg International Limited Formation of nanowhiskers on a substrate of dissimilar material
US7194912B2 (en) 2004-07-13 2007-03-27 United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Carbon nanotube-based sensor and method for continually sensing changes in a structure
EP1831973A2 (en) 2004-12-06 2007-09-12 The President and Fellows of Harvard College Nanoscale wire-based data storage
US20100227382A1 (en) 2005-05-25 2010-09-09 President And Fellows Of Harvard College Nanoscale sensors
WO2006132659A2 (en) 2005-06-06 2006-12-14 President And Fellows Of Harvard College Nanowire heterostructures
US7278324B2 (en) 2005-06-15 2007-10-09 United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Carbon nanotube-based sensor and method for detection of crack growth in a structure
US7826336B2 (en) 2006-02-23 2010-11-02 Qunano Ab Data storage nanostructures
CA2655340C (en) 2006-06-12 2016-10-25 President And Fellows Of Harvard College Nanosensors and related technologies
US7718995B2 (en) 2006-06-20 2010-05-18 Panasonic Corporation Nanowire, method for fabricating the same, and device having nanowires
WO2007148653A1 (en) 2006-06-21 2007-12-27 Panasonic Corporation Field effect transistor
WO2008033303A2 (en) 2006-09-11 2008-03-20 President And Fellows Of Harvard College Branched nanoscale wires
EP2095100B1 (en) 2006-11-22 2016-09-21 President and Fellows of Harvard College Method of operating a nanowire field effect transistor sensor
US8183587B2 (en) 2006-12-22 2012-05-22 Qunano Ab LED with upstanding nanowire structure and method of producing such
CN101669219B (en) 2006-12-22 2011-10-05 昆南诺股份有限公司 Led with upstanding nanowire structure and method of producing such
US8049203B2 (en) 2006-12-22 2011-11-01 Qunano Ab Nanoelectronic structure and method of producing such
US8227817B2 (en) 2006-12-22 2012-07-24 Qunano Ab Elevated LED
EP2183789A1 (en) 2007-08-28 2010-05-12 California Institute of Technology Method for reuse of wafers for growth of vertically-aligned wire arrays
JP2008120674A (en) * 2007-10-18 2008-05-29 National Institute For Materials Science Zinc sulfide nano-cable
US7915146B2 (en) 2007-10-23 2011-03-29 International Business Machines Corporation Controlled doping of semiconductor nanowires
US8390005B2 (en) 2008-06-30 2013-03-05 Hewlett-Packard Development Company, L.P. Apparatus and method for nanowire optical emission
US20120135158A1 (en) 2009-05-26 2012-05-31 Sharp Kabushiki Kaisha Methods and systems for electric field deposition of nanowires and other devices
WO2011038228A1 (en) 2009-09-24 2011-03-31 President And Fellows Of Harvard College Bent nanowires and related probing of species
WO2011066570A2 (en) 2009-11-30 2011-06-03 California Institute Of Technology Semiconductor wire array structures, and solar cells and photodetectors based on such structures
WO2011156042A2 (en) 2010-03-23 2011-12-15 California Institute Of Technology Heterojunction wire array solar cells
US8687978B2 (en) * 2011-12-13 2014-04-01 The Boeing Company Optical nanowire antenna with directional transmission
US8774636B2 (en) 2011-12-13 2014-07-08 The Boeing Company Nanowire antenna
US8744272B1 (en) 2011-12-13 2014-06-03 The Boeing Company Scanning optical nanowire antenna
US10026560B2 (en) 2012-01-13 2018-07-17 The California Institute Of Technology Solar fuels generator
US9545612B2 (en) 2012-01-13 2017-01-17 California Institute Of Technology Solar fuel generator
US10090425B2 (en) 2012-02-21 2018-10-02 California Institute Of Technology Axially-integrated epitaxially-grown tandem wire arrays
WO2013152043A1 (en) 2012-04-02 2013-10-10 California Institute Of Technology Solar fuels generator
US9947816B2 (en) 2012-04-03 2018-04-17 California Institute Of Technology Semiconductor structures for fuel generation
US9195787B2 (en) 2012-11-20 2015-11-24 Intel Corporation Methods and apparatus for modeling and simulating spintronic integrated circuits
US9553223B2 (en) 2013-01-24 2017-01-24 California Institute Of Technology Method for alignment of microwires
KR101989414B1 (en) * 2018-01-02 2019-06-14 울산과학기술원 Metal nanowires in micropatterns using block copolymers and preparing method thereof
CN113782674B (en) * 2020-06-09 2024-02-27 北京元芯碳基集成电路研究院 Carbon nanotube radio frequency device, manufacturing method and integrated circuit system

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09191104A (en) * 1996-01-10 1997-07-22 Nec Corp Single electronic element
JP2000223691A (en) * 1999-01-29 2000-08-11 Sharp Corp Production of quantum wire and semiconductor element
WO2000051186A1 (en) * 1999-02-22 2000-08-31 Clawson Joseph E Jr Nanostructure device and apparatus
JP2001102381A (en) * 1999-07-15 2001-04-13 Lucent Technol Inc Manufacturing method of nano-scale conductive connector
JP2004532133A (en) * 2001-03-30 2004-10-21 ザ・リージェンツ・オブ・ザ・ユニバーシティ・オブ・カリフォルニア Method for assembling nanostructures and nanowires and device assembled therefrom

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3243303B2 (en) * 1991-10-28 2002-01-07 ゼロックス・コーポレーション Quantum confined semiconductor light emitting device and method of manufacturing the same
GB2338592A (en) * 1998-06-19 1999-12-22 Secr Defence Single electron transistor
US6128214A (en) * 1999-03-29 2000-10-03 Hewlett-Packard Molecular wire crossbar memory
US6286226B1 (en) * 1999-09-24 2001-09-11 Agere Systems Guardian Corp. Tactile sensor comprising nanowires and method for making the same
ATE377655T1 (en) 2000-06-30 2007-11-15 Alfresa Pharma Corp METHOD FOR MEASURING TOTAL HOMOCYSTONE
EP1314189B1 (en) 2000-08-22 2013-02-27 President and Fellows of Harvard College Electrical device comprising doped semiconductor nanowires and method for its production
US6512119B2 (en) * 2001-01-12 2003-01-28 Hewlett-Packard Company Bistable molecular mechanical devices with an appended rotor activated by an electric field for electronic switching, gating and memory applications

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09191104A (en) * 1996-01-10 1997-07-22 Nec Corp Single electronic element
JP2000223691A (en) * 1999-01-29 2000-08-11 Sharp Corp Production of quantum wire and semiconductor element
WO2000051186A1 (en) * 1999-02-22 2000-08-31 Clawson Joseph E Jr Nanostructure device and apparatus
JP2001102381A (en) * 1999-07-15 2001-04-13 Lucent Technol Inc Manufacturing method of nano-scale conductive connector
JP2004532133A (en) * 2001-03-30 2004-10-21 ザ・リージェンツ・オブ・ザ・ユニバーシティ・オブ・カリフォルニア Method for assembling nanostructures and nanowires and device assembled therefrom

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007073556A (en) * 2005-09-02 2007-03-22 National Institute Of Advanced Industrial & Technology Information recording element
US8198622B2 (en) 2006-12-13 2012-06-12 Panasonic Corporation Nanowire, device comprising nanowire, and their production methods
WO2008105119A1 (en) * 2007-02-27 2008-09-04 Inter-University Research Institute Corporation, National Institutes Of Natural Sciences Oxygen gas detecting device and nanowire for the same
WO2008149548A1 (en) * 2007-06-06 2008-12-11 Panasonic Corporation Semiconductor nanowire and its manufacturing method
US8143144B2 (en) 2007-06-06 2012-03-27 Panasonic Corporation Semiconductor nanowire and its manufacturing method
JP2010024081A (en) * 2008-07-17 2010-02-04 Nippon Telegr & Teleph Corp <Ntt> Method for producing nanowire, nanowire element, and nanowire structure
US8390066B2 (en) 2010-03-15 2013-03-05 Kabushiki Kaisha Toshiba Semiconductor nanowire memory device
JP2011192787A (en) * 2010-03-15 2011-09-29 Toshiba Corp Semiconductor memory device
JP2012128401A (en) * 2010-05-28 2012-07-05 Sekisui Chem Co Ltd Polarizing material and coating for producing polarizing film containing the same, as well as polarizing film
KR20130047198A (en) * 2011-10-31 2013-05-08 엘지디스플레이 주식회사 Quantum rod luminescent display device
KR20130047199A (en) * 2011-10-31 2013-05-08 엘지디스플레이 주식회사 Quantum rod luminescent display device
KR101927115B1 (en) * 2011-10-31 2018-12-11 엘지디스플레이 주식회사 Quantum rod luminescent display device
KR20130059223A (en) * 2011-11-28 2013-06-05 엘지디스플레이 주식회사 Decoration member applied to the external surface of home appliances
KR20130059221A (en) * 2011-11-28 2013-06-05 엘지디스플레이 주식회사 Quantum rod luminescent display device
KR101927206B1 (en) 2011-11-28 2019-03-12 엘지디스플레이 주식회사 Quantum rod luminescent display device
KR102011900B1 (en) * 2011-11-28 2019-08-20 엘지디스플레이 주식회사 Decoration member applied to the external surface of home appliances
KR20130060473A (en) * 2011-11-30 2013-06-10 엘지디스플레이 주식회사 Quantum rod luminescent display device
KR101957270B1 (en) 2011-11-30 2019-03-13 엘지디스플레이 주식회사 Quantum rod luminescent display device

Also Published As

Publication number Publication date
WO2003005450A9 (en) 2003-10-16
EP1436841A1 (en) 2004-07-14
CA2447728A1 (en) 2003-01-16
WO2003005450A2 (en) 2003-01-16
JP2008300848A (en) 2008-12-11

Similar Documents

Publication Publication Date Title
US7301199B2 (en) Nanoscale wires and related devices
JP2004535066A (en) Nanoscale wires and related devices
US20100155698A1 (en) Nanoscale wires and related devices
US7211464B2 (en) Doped elongated semiconductors, growing such semiconductors, devices including such semiconductors and fabricating such devices
AU2007211919B2 (en) Nanoscale wires and related devices
AU2002324426B2 (en) Nanoscale wires and related devices
AU2007202897B2 (en) Doped elongated semiconductors, growing such semiconductors, devices including such semiconductors and fabricating such devices
AU2002324426A1 (en) Nanoscale wires and related devices

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20050624

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20050624

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080207

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20080502

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20080513

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20080609

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080616

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20080616

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20081107

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090309

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090309

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20090407

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20090522