JP2004533018A5 - - Google Patents

Description

表示素子のアレイのアドレッシング

本発明は、電子−光学ディスプレイの分野に関する。特に、本発明は、液晶ディスプレイ（ＬＣＤ）をアドレスすることに関する。

従来のＬＣＤ装置において、表示素子（画素）のマトリクスを行×列アレイにおいて配置することができる。前記ＬＣＤディスプレイに視覚的イメージを表示するために、行ドライバを使用し、特定の行における各々の素子をスイッチオンすることができる。この行におけるスイッチオンされた素子は、複数の列ドライバからユニークな信号を受けることができる。前記アレイの各々の行を、すべての行がアドレスされ、１フレームに関する前記視覚的イメージが表示されるまで、１行ずつのアドレッシング機構において順次にスイッチオンすなわち「イネーブル」する。

１行ずつのアドレッシング機構を使用して前記ＬＣＤ画素を駆動するこの従来のシステムは、より高い解像度を要求するＬＣＤ装置の現代の使用において欠点を有する。より高い解像度を、一定の表示面積内の画素数を増すことによって達成することができる。しかしながら、従来の装置における画素数の単純な増加は、前記ディスプレイの性能を低減させるおそれがある。

１つの理由は、追加する表示素子が、列ドライバによって認識される合計の容量性負荷を増加させることである。トランジスタスイッチを使用する慣例的なＬＣＤマトリックスアレイにおいて、列ドライバは、蓄積キャパシタＣ_ｓと目標画素の画素キャパシタＣ_ｐｉｘとを認識するだけでなく、前記アレイの１列内のすべてのキャパシタＣ_ｓの組み合わせと、隣の列に関する寄生キャパシタンスも認識する。このような容量性負荷の両端間のスイッチング電圧は、前記列ドライバがロバストな電流輸送能力を有することを要求する。前記駆動装置の面積はその電流に正比例するため、慣例的な１行ずつの駆動機構は、一般に、１２０Ｈｚフレームレートにおいて１画素あたり２４ビットの色深さを有する中位の解像度のディスプレイに限定される。

関係する理由は、１行ずつの走査シーケンスにおいて、追加の画素は、前記マトリックス全体を走査するのに必要な時間に対して、１行の素子に関する利用可能な走査移動時間Ｔ_ａを減少させることである。前記ＬＣＤ画素は、完全に充電するのにいくぶんの最短時間を必要とする蓄積キャパシタに接続されるため、十分な走査時間が必要である。追加する画素の行が多くなるにつれ、前記走査時間を、選択されたフレーム時間において前記アレイにおけるすべての行を通じて循環するために、減少させる必要があるかもしれない。画素の追加は、利用可能な走査時間Ｔ_ａを減少させるだけでなく、列によって認識される容量性負荷を増加することによる問題を悪化させる。したがって、１行ずつのアドレッシング機構を使用する慣例的なアーキテクチャは、より高い表示解像度と、より多い画素総数とを有するより高い性能のディスプレイには不適当であるかもしれない。

本発明の目的は、上述した負の影響を軽減し、表示性能を改善することができる改善されたアドレッシング方法を提供することである。本発明は、独立請求項によって規定される。従属請求項は、有利な実施例を規定する。

Ｍ行Ｎ列の表示素子のアレイをアドレスする機構は、「事前書き込み」を使用し、多数行アドレッシングにおけるクロストークアーティファクトを減少させる。本方法は、複数（Ｑ＋１）のイネーブリングスイッチング信号を素子の複数（Ｑ＋１）の行に電気的接続を介して供給するステップを含んでもよい。Ｑは２又はそれ以上の整数であり、（Ｑ＋１）番目の行はＱ番目の行に隣接する。本方法は、イネーブルされた表示素子における光を変調する独立信号を、「事前書き込み」信号を受ける（Ｑ＋１）番目の行におけるイネーブルされた素子を除き、各々のイネーブルされた素子に供給するステップをさらに含んでもよい。これらの上記ステップを、まだイネーブルされていない前記マトリックスにおける素子のすべての行がアドレスされるまで、順次に繰り返してもよい。好適には、前記（Ｑ＋１）番目の行における事前書き込み信号は、前記Ｑ番目の行における独立信号と同じである。本方法は、Ｑ番目、２×Ｑ番目、３×Ｑ番目．．．の行における輝度アーティファクトを減少させる。前記各々のイネーブルされた画素への独立信号の供給ステップを、行ドライバによって成し遂げてもよく、前記イネーブリング信号の供給ステップを、列ドライバによって成し遂げてもよい。行ドライバをＱ本の行のグループに各々接続した場合において、前記（Ｑ＋１）番目の行の事前書き込みを、前記（Ｑ＋１）番目の行を含む行の相互接続されたグループのすべての行を事前書き込みすることによって成し遂げることができる。事前書き込みを行うこの多数行アドレッシング方法は、より高い性能のＬＣＤディスプレイを容易にする。

本発明のこれら及び他の態様は、図面の参照と共に明らかになるであろう。

図１は、慣例的な１行ずつのアドレッシングによって使用することができるＡＭＬＣＤ装置の図式的な図を示す。アレイパネル１０は、Ｍ本の行ＲＷ及びＮ本の列ＣＬの表示素子２０を含む。表示パネル１０の１画素を表す各々の表示素子２０は、スイッチとして作用することができるトランジスタ３０に接続することができる。前記トランジスタを、ソースＳ、ドレインＤ及びゲートＧを有するＩＧＦＥＴＳ形式とすることができる。トランジスタソースＳを、列ドライバ４０の出力部に、前記トランジスタソースＳに接続することができる電極６０を介して電気的に接続する。

１列ドライバは、トランジスタ３０のある列ＣＬにおけるすべてのキャパシタＣ_ｓの並列結合によって表される負荷を認識する。キャパシタＣ_ｓのキャパシタンスと補助（寄生）キャパシタンス（図示せず）とは、目標画素キャパシタＣ_ｐｉｘを充電することができる速度を低下させるおそれがある重大な容量性負荷を与える。

行ドライバ７０を出力電極５０に接続することができ、出力電極５０を特定の行におけるすべてのトランジスタのゲートＧに接続することができる。トランジスタドレインＤを画素キャパシタＣ_ｐｉｘに接続することができる。ＬＣＤ材料とすることができる画素２０は、種々の電圧を画素キャパシタＣ_ｐｉｘの両端間に印加するにつれて、光を変調することができる。

動作において、ビデオ情報の１フレームをビデオソース７５によって発生することができる。アナログビデオ情報のこのフレームをディジタル形式に変換し、ディジタル画像メモリ８０に記憶することができる。メモリ８０における前記ビデオフレーム情報をＬＣＤ画素２０に伝送するために、コントローラ回路９０は、行ＲＷ１に接続された行ドライバＲＤに関するアドレスデコーダ１００をイネーブルする。これは、行ＲＷ１におけるすべてのトランジスタ３０をスイッチオンし、行ＲＷ１における各々のＬＣＤ画素２０がそのそれぞれの列ドライバ４０からの独立電圧信号を受けることができるようにする。行ＲＷ１がイネーブルされた状態で、前記コントローラは、画像メモリ８０に命令し、行ＲＷ１全体に関するビデオデータを、列ドライバ４０のすべてに接続するデータバス１１０を経て伝送させることができる。前記ディジタルデータを、列ＣＬ１〜Ｎに接続した列ドライバに記憶し、アナログデータ電圧に変換することができる。

前記アナログ電圧を、行ＲＷ１内の各々の画素キャパシタＣ_ｐｉｘに供給することができる。次に、コントローラ９０は、行ＲＷ１におけるすべてのトランジスタスイッチ３０をターンオフすることができ、行ＲＷ２におけるスイッチ３０をターンオンすることができる。しかしながら、行ＲＷ１におけるトランジスタ３０をスイッチオフするが、行ＲＷ１における画素２０にすでに印加された電圧信号は、前記電圧は各々の画素キャパシタＣ_ｐｉｘともしあれば補助蓄積キャパシタンス（図示せず）とによって保持されるため、持続する。したがって、トランジスタ３０の行を、行ＲＷ１から行ＲＷＭまで順次にアドレスし、ＬＣＤマトリックスアレイ全体に関して１行ずつの走査を与えることができる。１行ＲＭのみしか一度にスイッチオンすなわちイネーブルされない。このようにＭ×Ｎアレイ全体の完了した走査は、ビデオ情報の１フレームを表すことができる。ビデオ情報のその後のフレームを、前記ＬＣＤアレイによって、行ＲＷ１からＲＷＭを再アドレスすることによって表示することができる。

図２は、本発明の多数行アドレス機構と共に使用してもよい好例のＡＭＬＣＤ装置を示す。Ｑを時間Ｔ_ａにおいて同時にアドレスされた行の数だとすると、この例におけるＱは３である。この例は、Ｑが、Ａ、Ｂ及びＣによって表される列サブドライバの数に等しくてもよい例を示す。この表示装置をアドレスするために、行グループＲＧ１に接続された行ドライバ７０は、同時イネーブリングスイッチング信号を、行ＲＷ１、ＲＷ２及びＲＷ３に接続されたトランジスタ３０のゲートＧに与えることができる。すべての列サブドライバＡ、Ｂ及びＣは、独立信号を、前記イネーブルされた表示素子に伝送することができる。次に、行グループＲＧ２に接続された行ドライバ７０は、行ＲＷ４、ＲＷ５及びＲＷ６をイネーブルすることができ、行ＲＷ１、ＲＷ２及びＲＷ３は、行グループＲＧ２に接続された行ドライバ７０によってディセーブルされる。各々の列サブドライバＡ、Ｂ、Ｃは、独立信号の他のグループを、イネーブルされた行ＲＷに伝送することができる。この処理を、前記マトリックスにおけるすべての行ＲＷがアドレスされるまで、順次に繰り返してもよい。

図３は、図２のＡＭＬＣＤ装置の部分的な図式的な図を示し、望ましくない行アーティファクトを発生するおそれがある多数行アドレス機構の一例を示す。図３において、Ｃｐ_１、Ｃｐ_２及びＣｐ_３は、同じ行グループＲＧに結合された列ＣＬにおける画素２０の組の画素蓄積キャパシタンスを示す。行グループ１に関する行ドライバ７０を、画素２０の組のトランジスタ３０のゲートＧに接続する。列サブドライバＡ、Ｂ、Ｃを、列ＣＬにおけるトランジスタ３０のソースＳに接続する。Ｃｘは、行と交差する寄生キャパシタンスを示す。図３は、行アーティファクトがＡＭＬＣＤ装置を使用してテストこの「フラットフィールド」状況の下でどのように生じうるかを示す。「フラットフィールド」は、前記ディスプレイにおける各々の素子が一様な輝度を有する状況を意味する。このフラットフィールド状況を達成するために、前記列ドライバからのすべての電圧入力信号は、各々の表示素子に同じ電圧を出力すべきである。これは、図２に示すような装置を用いることにおいて、すべての列サブドライバが、すべての表示素子に同じ出力信号を与え、前記ディスプレイ全体を通じて一定の輝度を達成することを意味する。図３に示すように、各々の列サブドライバは、一定電圧＋Ｖｂを出力する。

理想的には、各々の列サブドライバが各々の表示素子に関して同じ電圧を出力する場合、前記ディスプレイは一様な輝度を示すはずである。しかしながら、実際には、この一様な輝度は、クロストーク効果のため、達成されないおそれがある。図３ａは、行グループＲＧ１がイネーブルされた場合の時間Ｔ_ａ中の電圧を示す。前のフレームにおいて、蓄積キャパシタＣ_ｐｉｘによって認識される電圧は−Ｖａであったとする。行グループＲＧ１をイネーブルすることによって、行グループＲＧ１の画素蓄積キャパシタＣｐ_１、Ｃｐ_２、Ｃｐ_３の両端間の電圧は、列サブドライバＡ、Ｂ、Ｃによって与えられる電圧Ｖｂに設定される。行グループＲＧ２の画素蓄積キャパシタＣｐ_１、Ｃｐ_２、Ｃｐ_３の両端間の電圧は、行グループＲＧ２のキャパシタＣｐ_１の両端間の電圧を除いて、−Ｖａのままである。２つの隣接するキャパシタ間の行グループＲＧ１におけるキャパシタＣｐ_３に隣接する寄生キャパシタンスＣｘにより、行グループＲＧ２のキャパシタＣｐ_１の両端間の電圧Ｖｃは、行グループＲＧ１のキャパシタＣｐ_３の両端間の電圧がＶｂに変化するとき、変化する。次の時間Ｔ_ａにおいて、図３（ｂ）に示すように、行グループＲＧ２に関する行ドライバ７０は、行グループＲＧ２の行をイネーブルし、行グループＲＧ１をディセーブルする。上記と同様に、電圧Ｖｂを行グループＲＧ２のキャパシタＣｐ_１に印加した場合、行グループＲＧ１のキャパシタＣｐ_３の両端間の電圧は変化し、電圧Ｖｄによって示される。このように、前記クロストークの影響は、３つのグループの最後の行、この場合において行ＲＷ３、ＲＷ６、ＲＷ９等においてみることができる。これらの行におけるキャパシタＣｐ_３は、所望の＋Ｖｂではなく＋Ｖｄを有する。これは、前記ディスプレイにおいて過度に明るい又は暗いアーティファクト線としてみられる。

図４は、図２のＡＭＬＣＤ装置の部分的な図式的な図であり、本発明による、望ましくない行アーティファクトを減少することができる「事前書き込み」を行う多数行アドレス機構の一実施例を示す。本方法は、クロストークを減少するために、アドレスすべき次の行グループＲＧにおける画素２０の第１行ＲＷを事前書き込みすることを用いる。図４（ａ）は、行グループＲＧ１における素子２０をイネーブルすることを示す。また、行ＲＧ４の素子２０は、行ＲＧ１の素子２０に与えられる電圧信号Ｖｃ１と同じ事前書き込み信号を受けることをイネーブルされる。図４（ｂ）は、行４の素子２０が、行３の素子２０に与えられる電圧信号Ｖｃ３と同じ事前書き込み信号を受ける前記方法の好適実施例を示す。

しかしながら、図２において与えたようなマトリックスにおいて前記多数行アドレス事前書き込み方法を実施することは、いくらかの調節を必要とする。行グループＲＧ１に接続された行ドライバ７０は、３個の接続部５１、５２及び５３を有してもよいことがわかる。同様に、行グループＲＧ２に接続された行ドライバ７０は、３個の接続部を有する。これら３個の接続部を容易に分離することはできず、したがって、行ＲＧ４をそれ自身によってアドレス可能にすることはできない。したがって、図２の装置を用いる場合、行ＲＧ４をそれ自身によってイネーブルすることはできず、行ＲＧ５及びＲＧ６と同時にイネーブルしなければならない。したがって、行ＲＧ５及びＲＧ６を同様に余分に事前書き込みする。各々の行ドライバが１行ＲＧにのみ接続する前記駆動システムの実施例があってもよく、この場合において、行ＲＧ５及びＲＧ６を余分に事前書き込みする必要はない。

事前書き込みを行うこの多数行アドレッシング方法の用途を、図２、３及び４に示す好例の装置に限定する必要はないことは、当業者には明らかであろう。これらの図は、Ｑが３の場合の特別な装置実施例を示す。同時に、Ｑは、図２の装置において示すように、存在する列サブドライバの数も表すことができる。

一般に、Ｑを２又はそれ以上の任意の整数とすることができる。Ｑの選択は、利用可能な集積技術と、所望のＬＣＤ装置のサイズとにのみ依存する。１に等しいＱの例は、慣例的な１行ずつのアドレッシングに単に縮小する。前記クロストークアーティファクトは、この影響はすべての行ＲＷに等しく加わり、したがって、この影響は前記ディスプレイを通じて一様であるため、１行ずつのアドレッシングによって見えなくなる。補償する事前書き込みは、１行ずつのアドレッシングに必要ない。

一般に、ある時間Ｔ_ａ中に同時にアドレスされた任意の数Ｑ本の行ＲＧに関して、（Ｑ＋１）番目の行を、前記行の前のグループのものと同じ信号によって事前書き込みする。このように、１ステップは、複数Ｑ＋１のイネーブリングスイッチング信号を１走査時間Ｔ_ａにおいて複数Ｑ＋１本の行ＲＧに供給するステップを含むことができる。第２ステップは、独立信号を行ＲＧ１からＲＧＱまでにおけるすべてのイネーブルされた素子に供給するステップを含むことができる。しかしながら、（Ｑ＋１）番目の行は、行ＲＧ１からＲＧＱまでのうちのある行に供給されたのと同じ信号である事前書き込み信号を受けることができる。好適には、（Ｑ＋１）番目の行を、図４（ｂ）に示すように、素子２０のＱ番目の行に書き込まれた信号によって事前書き込みする。上記２つのステップを、前記マトリックスにおけるまだイネーブルされていない素子２０のすべての行ＲＧがアドレスされるまで、順次に繰り返すことができる。この事前書き込み機構は、多数行アドレッシングにおけるクロストークの影響を実質的に減少することができ、これによって、より多い画素総数と、より高い表示性能とを可能にする。

上述した実施例は、本発明を制限するのではなく説明することに注意すべきであり、当業者は、添付した請求項の範囲から逸脱することなしに多くの代わりの実施例を設計できるであろう。請求項において、括弧の間においた参照符を、該請求項を限定すると解釈すべきではない。単語「具える（含む）」は、請求項において列記した以外の要素又はステップの存在を除外しない。要素に先行する単語「１つの」は、複数のこのような要素の存在を除外しない。本発明を、いくつかの別個の要素を具えるハードウェアによって実現することができ、適切にプログラムされたコンピュータによって実現することができる。いくつかの手段を列挙する装置の請求項において、これらの手段のいくつかを、１個の同じハードウェアの項目によって具体化することができる。特定の手段を互いに異なる従属請求項において列挙した単なる事実は、これらの手段の組み合わせを有利に使用することができないことを示さない。

１行ずつのアドレッシングを使用することができるアクティブマトリックス液晶ディスプレイ（ＡＭＬＣＤ）の図式的な図である。 本発明の多数行アドレッシング方法によって使用することができるＡＭＬＣＤ装置の一実施例の図式的な図である。 望ましくない行アーティファクトを発生するおそれがある多数行アドレッシング機構の一実施例を説明する、図２のＡＭＬＣＤ装置の部分的な図式的な図である。 本発明による、望ましくない行アーティファクトを減少することができる「事前書き込み」を行う多数行アドレッシング機構の一実施例を説明する、図２のＡＭＬＣＤ装置の部分的な図式的な図である。

Claims (8)

1. Ｍ行Ｎ列の表示素子のアレイをアドレスする方法において、
   （ａ）Ｑは２又はそれ以上の整数であり、（Ｑ＋１）番目の行はＱ番目の行に隣接し、複数（Ｑ＋１）のイネーブリングスイッチング信号を素子の複数（Ｑ＋１）の行に電気的接続を介して供給するステップと、
   （ｂ）イネーブルされた表示素子における光を変調する独立信号を、事前書き込み信号を受ける（Ｑ＋１）番目の行におけるイネーブルされた素子を除き、各々のイネーブルされた素子に供給するステップとを含むことを特徴とする方法。
2. 請求項１に記載の方法において、
   前記ステップ（ａ）及び（ｂ）を、まだイネーブルされていない前記アレイにおける素子のすべての行がアドレスされるまで順次繰り返すステップをさらに含むことを特徴とする方法。
3. 請求項１に記載の方法において、前記（Ｑ＋１）番目の行における事前書き込み信号が、前記Ｑ番目の行における独立信号と同じであることを特徴とする方法。
4. 請求項１に記載の方法において、前記イネーブリングスイッチング信号をトランジスタにトランジスタゲートを経て接続し、前記トランジスタが、スイッチとして作用して前記独立信号を前記表示素子において存在する画素キャパシタに伝送し、前記素子を変調するように作用することを特徴とする方法。
5. Ｍ行Ｎ列の表示素子のアレイをアドレスする表示装置において、
   Ｑは２又はそれ以上の整数であり、（Ｑ＋１）番目の行はＱ番目の行に隣接し、複数（Ｑ＋１）のイネーブリングスイッチング信号を素子の複数（Ｑ＋１）の行に電気的接続を介して供給する手段と、
   イネーブルされた表示素子における光を変調する独立信号を、事前書き込み信号を受ける（Ｑ＋１）番目の行におけるイネーブルされた素子を除き、各々のイネーブルされた素子に供給する手段とを具えることを特徴とする表示装置。
6. 請求項５に記載の表示装置において、前記（Ｑ＋１）番目の行に供給する事前書き込み信号が、前記Ｑ番目の行に供給する独立信号と同じであることを特徴とする表示装置。
7. 請求項５に記載の表示装置において、Ｑ行のグループの接続部を相互接続し、１本の列が、前記Ｑ行のグループの異なった行に各々が結合されたＱ個の列接続部を具えることを特徴とする表示装置。
8. 請求項７に記載の表示装置において、前記Ｑ番目及びＱ＋１番目の行を同じ列接続部に結合したことを特徴とする表示装置。