JP2004533018A5 - - Google Patents
Download PDFInfo
- Publication number
- JP2004533018A5 JP2004533018A5 JP2003504375A JP2003504375A JP2004533018A5 JP 2004533018 A5 JP2004533018 A5 JP 2004533018A5 JP 2003504375 A JP2003504375 A JP 2003504375A JP 2003504375 A JP2003504375 A JP 2003504375A JP 2004533018 A5 JP2004533018 A5 JP 2004533018A5
- Authority
- JP
- Japan
- Prior art keywords
- row
- rows
- enabled
- elements
- display
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Abandoned
Links
- 239000003990 capacitor Substances 0.000 claims description 24
- 238000000034 method Methods 0.000 claims description 17
- 239000011159 matrix material Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 5
- 230000007246 mechanism Effects 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 4
- 230000001419 dependent effect Effects 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 230000000007 visual effect Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Description
本発明は、電子−光学ディスプレイの分野に関する。特に、本発明は、液晶ディスプレイ(LCD)をアドレスすることに関する。
従来のLCD装置において、表示素子(画素)のマトリクスを行×列アレイにおいて配置することができる。前記LCDディスプレイに視覚的イメージを表示するために、行ドライバを使用し、特定の行における各々の素子をスイッチオンすることができる。この行におけるスイッチオンされた素子は、複数の列ドライバからユニークな信号を受けることができる。前記アレイの各々の行を、すべての行がアドレスされ、1フレームに関する前記視覚的イメージが表示されるまで、1行ずつのアドレッシング機構において順次にスイッチオンすなわち「イネーブル」する。
1行ずつのアドレッシング機構を使用して前記LCD画素を駆動するこの従来のシステムは、より高い解像度を要求するLCD装置の現代の使用において欠点を有する。より高い解像度を、一定の表示面積内の画素数を増すことによって達成することができる。しかしながら、従来の装置における画素数の単純な増加は、前記ディスプレイの性能を低減させるおそれがある。
1つの理由は、追加する表示素子が、列ドライバによって認識される合計の容量性負荷を増加させることである。トランジスタスイッチを使用する慣例的なLCDマトリックスアレイにおいて、列ドライバは、蓄積キャパシタCsと目標画素の画素キャパシタCpixとを認識するだけでなく、前記アレイの1列内のすべてのキャパシタCsの組み合わせと、隣の列に関する寄生キャパシタンスも認識する。このような容量性負荷の両端間のスイッチング電圧は、前記列ドライバがロバストな電流輸送能力を有することを要求する。前記駆動装置の面積はその電流に正比例するため、慣例的な1行ずつの駆動機構は、一般に、120Hzフレームレートにおいて1画素あたり24ビットの色深さを有する中位の解像度のディスプレイに限定される。
関係する理由は、1行ずつの走査シーケンスにおいて、追加の画素は、前記マトリックス全体を走査するのに必要な時間に対して、1行の素子に関する利用可能な走査移動時間Taを減少させることである。前記LCD画素は、完全に充電するのにいくぶんの最短時間を必要とする蓄積キャパシタに接続されるため、十分な走査時間が必要である。追加する画素の行が多くなるにつれ、前記走査時間を、選択されたフレーム時間において前記アレイにおけるすべての行を通じて循環するために、減少させる必要があるかもしれない。画素の追加は、利用可能な走査時間Taを減少させるだけでなく、列によって認識される容量性負荷を増加することによる問題を悪化させる。したがって、1行ずつのアドレッシング機構を使用する慣例的なアーキテクチャは、より高い表示解像度と、より多い画素総数とを有するより高い性能のディスプレイには不適当であるかもしれない。
本発明の目的は、上述した負の影響を軽減し、表示性能を改善することができる改善されたアドレッシング方法を提供することである。本発明は、独立請求項によって規定される。従属請求項は、有利な実施例を規定する。
M行N列の表示素子のアレイをアドレスする機構は、「事前書き込み」を使用し、多数行アドレッシングにおけるクロストークアーティファクトを減少させる。本方法は、複数(Q+1)のイネーブリングスイッチング信号を素子の複数(Q+1)の行に電気的接続を介して供給するステップを含んでもよい。Qは2又はそれ以上の整数であり、(Q+1)番目の行はQ番目の行に隣接する。本方法は、イネーブルされた表示素子における光を変調する独立信号を、「事前書き込み」信号を受ける(Q+1)番目の行におけるイネーブルされた素子を除き、各々のイネーブルされた素子に供給するステップをさらに含んでもよい。これらの上記ステップを、まだイネーブルされていない前記マトリックスにおける素子のすべての行がアドレスされるまで、順次に繰り返してもよい。好適には、前記(Q+1)番目の行における事前書き込み信号は、前記Q番目の行における独立信号と同じである。本方法は、Q番目、2×Q番目、3×Q番目...の行における輝度アーティファクトを減少させる。前記各々のイネーブルされた画素への独立信号の供給ステップを、行ドライバによって成し遂げてもよく、前記イネーブリング信号の供給ステップを、列ドライバによって成し遂げてもよい。行ドライバをQ本の行のグループに各々接続した場合において、前記(Q+1)番目の行の事前書き込みを、前記(Q+1)番目の行を含む行の相互接続されたグループのすべての行を事前書き込みすることによって成し遂げることができる。事前書き込みを行うこの多数行アドレッシング方法は、より高い性能のLCDディスプレイを容易にする。
本発明のこれら及び他の態様は、図面の参照と共に明らかになるであろう。
図1は、慣例的な1行ずつのアドレッシングによって使用することができるAMLCD装置の図式的な図を示す。アレイパネル10は、M本の行RW及びN本の列CLの表示素子20を含む。表示パネル10の1画素を表す各々の表示素子20は、スイッチとして作用することができるトランジスタ30に接続することができる。前記トランジスタを、ソースS、ドレインD及びゲートGを有するIGFETS形式とすることができる。トランジスタソースSを、列ドライバ40の出力部に、前記トランジスタソースSに接続することができる電極60を介して電気的に接続する。
1列ドライバは、トランジスタ30のある列CLにおけるすべてのキャパシタCsの並列結合によって表される負荷を認識する。キャパシタCsのキャパシタンスと補助(寄生)キャパシタンス(図示せず)とは、目標画素キャパシタCpixを充電することができる速度を低下させるおそれがある重大な容量性負荷を与える。
行ドライバ70を出力電極50に接続することができ、出力電極50を特定の行におけるすべてのトランジスタのゲートGに接続することができる。トランジスタドレインDを画素キャパシタCpixに接続することができる。LCD材料とすることができる画素20は、種々の電圧を画素キャパシタCpixの両端間に印加するにつれて、光を変調することができる。
動作において、ビデオ情報の1フレームをビデオソース75によって発生することができる。アナログビデオ情報のこのフレームをディジタル形式に変換し、ディジタル画像メモリ80に記憶することができる。メモリ80における前記ビデオフレーム情報をLCD画素20に伝送するために、コントローラ回路90は、行RW1に接続された行ドライバRDに関するアドレスデコーダ100をイネーブルする。これは、行RW1におけるすべてのトランジスタ30をスイッチオンし、行RW1における各々のLCD画素20がそのそれぞれの列ドライバ40からの独立電圧信号を受けることができるようにする。行RW1がイネーブルされた状態で、前記コントローラは、画像メモリ80に命令し、行RW1全体に関するビデオデータを、列ドライバ40のすべてに接続するデータバス110を経て伝送させることができる。前記ディジタルデータを、列CL1〜Nに接続した列ドライバに記憶し、アナログデータ電圧に変換することができる。
前記アナログ電圧を、行RW1内の各々の画素キャパシタCpixに供給することができる。次に、コントローラ90は、行RW1におけるすべてのトランジスタスイッチ30をターンオフすることができ、行RW2におけるスイッチ30をターンオンすることができる。しかしながら、行RW1におけるトランジスタ30をスイッチオフするが、行RW1における画素20にすでに印加された電圧信号は、前記電圧は各々の画素キャパシタCpixともしあれば補助蓄積キャパシタンス(図示せず)とによって保持されるため、持続する。したがって、トランジスタ30の行を、行RW1から行RWMまで順次にアドレスし、LCDマトリックスアレイ全体に関して1行ずつの走査を与えることができる。1行RMのみしか一度にスイッチオンすなわちイネーブルされない。このようにM×Nアレイ全体の完了した走査は、ビデオ情報の1フレームを表すことができる。ビデオ情報のその後のフレームを、前記LCDアレイによって、行RW1からRWMを再アドレスすることによって表示することができる。
図2は、本発明の多数行アドレス機構と共に使用してもよい好例のAMLCD装置を示す。Qを時間Taにおいて同時にアドレスされた行の数だとすると、この例におけるQは3である。この例は、Qが、A、B及びCによって表される列サブドライバの数に等しくてもよい例を示す。この表示装置をアドレスするために、行グループRG1に接続された行ドライバ70は、同時イネーブリングスイッチング信号を、行RW1、RW2及びRW3に接続されたトランジスタ30のゲートGに与えることができる。すべての列サブドライバA、B及びCは、独立信号を、前記イネーブルされた表示素子に伝送することができる。次に、行グループRG2に接続された行ドライバ70は、行RW4、RW5及びRW6をイネーブルすることができ、行RW1、RW2及びRW3は、行グループRG2に接続された行ドライバ70によってディセーブルされる。各々の列サブドライバA、B、Cは、独立信号の他のグループを、イネーブルされた行RWに伝送することができる。この処理を、前記マトリックスにおけるすべての行RWがアドレスされるまで、順次に繰り返してもよい。
図3は、図2のAMLCD装置の部分的な図式的な図を示し、望ましくない行アーティファクトを発生するおそれがある多数行アドレス機構の一例を示す。図3において、Cp1、Cp2及びCp3は、同じ行グループRGに結合された列CLにおける画素20の組の画素蓄積キャパシタンスを示す。行グループ1に関する行ドライバ70を、画素20の組のトランジスタ30のゲートGに接続する。列サブドライバA、B、Cを、列CLにおけるトランジスタ30のソースSに接続する。Cxは、行と交差する寄生キャパシタンスを示す。図3は、行アーティファクトがAMLCD装置を使用してテストこの「フラットフィールド」状況の下でどのように生じうるかを示す。「フラットフィールド」は、前記ディスプレイにおける各々の素子が一様な輝度を有する状況を意味する。このフラットフィールド状況を達成するために、前記列ドライバからのすべての電圧入力信号は、各々の表示素子に同じ電圧を出力すべきである。これは、図2に示すような装置を用いることにおいて、すべての列サブドライバが、すべての表示素子に同じ出力信号を与え、前記ディスプレイ全体を通じて一定の輝度を達成することを意味する。図3に示すように、各々の列サブドライバは、一定電圧+Vbを出力する。
理想的には、各々の列サブドライバが各々の表示素子に関して同じ電圧を出力する場合、前記ディスプレイは一様な輝度を示すはずである。しかしながら、実際には、この一様な輝度は、クロストーク効果のため、達成されないおそれがある。図3aは、行グループRG1がイネーブルされた場合の時間Ta中の電圧を示す。前のフレームにおいて、蓄積キャパシタCpixによって認識される電圧は−Vaであったとする。行グループRG1をイネーブルすることによって、行グループRG1の画素蓄積キャパシタCp1、Cp2、Cp3の両端間の電圧は、列サブドライバA、B、Cによって与えられる電圧Vbに設定される。行グループRG2の画素蓄積キャパシタCp1、Cp2、Cp3の両端間の電圧は、行グループRG2のキャパシタCp1の両端間の電圧を除いて、−Vaのままである。2つの隣接するキャパシタ間の行グループRG1におけるキャパシタCp3に隣接する寄生キャパシタンスCxにより、行グループRG2のキャパシタCp1の両端間の電圧Vcは、行グループRG1のキャパシタCp3の両端間の電圧がVbに変化するとき、変化する。次の時間Taにおいて、図3(b)に示すように、行グループRG2に関する行ドライバ70は、行グループRG2の行をイネーブルし、行グループRG1をディセーブルする。上記と同様に、電圧Vbを行グループRG2のキャパシタCp1に印加した場合、行グループRG1のキャパシタCp3の両端間の電圧は変化し、電圧Vdによって示される。このように、前記クロストークの影響は、3つのグループの最後の行、この場合において行RW3、RW6、RW9等においてみることができる。これらの行におけるキャパシタCp3は、所望の+Vbではなく+Vdを有する。これは、前記ディスプレイにおいて過度に明るい又は暗いアーティファクト線としてみられる。
図4は、図2のAMLCD装置の部分的な図式的な図であり、本発明による、望ましくない行アーティファクトを減少することができる「事前書き込み」を行う多数行アドレス機構の一実施例を示す。本方法は、クロストークを減少するために、アドレスすべき次の行グループRGにおける画素20の第1行RWを事前書き込みすることを用いる。図4(a)は、行グループRG1における素子20をイネーブルすることを示す。また、行RG4の素子20は、行RG1の素子20に与えられる電圧信号Vc1と同じ事前書き込み信号を受けることをイネーブルされる。図4(b)は、行4の素子20が、行3の素子20に与えられる電圧信号Vc3と同じ事前書き込み信号を受ける前記方法の好適実施例を示す。
しかしながら、図2において与えたようなマトリックスにおいて前記多数行アドレス事前書き込み方法を実施することは、いくらかの調節を必要とする。行グループRG1に接続された行ドライバ70は、3個の接続部51、52及び53を有してもよいことがわかる。同様に、行グループRG2に接続された行ドライバ70は、3個の接続部を有する。これら3個の接続部を容易に分離することはできず、したがって、行RG4をそれ自身によってアドレス可能にすることはできない。したがって、図2の装置を用いる場合、行RG4をそれ自身によってイネーブルすることはできず、行RG5及びRG6と同時にイネーブルしなければならない。したがって、行RG5及びRG6を同様に余分に事前書き込みする。各々の行ドライバが1行RGにのみ接続する前記駆動システムの実施例があってもよく、この場合において、行RG5及びRG6を余分に事前書き込みする必要はない。
事前書き込みを行うこの多数行アドレッシング方法の用途を、図2、3及び4に示す好例の装置に限定する必要はないことは、当業者には明らかであろう。これらの図は、Qが3の場合の特別な装置実施例を示す。同時に、Qは、図2の装置において示すように、存在する列サブドライバの数も表すことができる。
一般に、Qを2又はそれ以上の任意の整数とすることができる。Qの選択は、利用可能な集積技術と、所望のLCD装置のサイズとにのみ依存する。1に等しいQの例は、慣例的な1行ずつのアドレッシングに単に縮小する。前記クロストークアーティファクトは、この影響はすべての行RWに等しく加わり、したがって、この影響は前記ディスプレイを通じて一様であるため、1行ずつのアドレッシングによって見えなくなる。補償する事前書き込みは、1行ずつのアドレッシングに必要ない。
一般に、ある時間Ta中に同時にアドレスされた任意の数Q本の行RGに関して、(Q+1)番目の行を、前記行の前のグループのものと同じ信号によって事前書き込みする。このように、1ステップは、複数Q+1のイネーブリングスイッチング信号を1走査時間Taにおいて複数Q+1本の行RGに供給するステップを含むことができる。第2ステップは、独立信号を行RG1からRGQまでにおけるすべてのイネーブルされた素子に供給するステップを含むことができる。しかしながら、(Q+1)番目の行は、行RG1からRGQまでのうちのある行に供給されたのと同じ信号である事前書き込み信号を受けることができる。好適には、(Q+1)番目の行を、図4(b)に示すように、素子20のQ番目の行に書き込まれた信号によって事前書き込みする。上記2つのステップを、前記マトリックスにおけるまだイネーブルされていない素子20のすべての行RGがアドレスされるまで、順次に繰り返すことができる。この事前書き込み機構は、多数行アドレッシングにおけるクロストークの影響を実質的に減少することができ、これによって、より多い画素総数と、より高い表示性能とを可能にする。
上述した実施例は、本発明を制限するのではなく説明することに注意すべきであり、当業者は、添付した請求項の範囲から逸脱することなしに多くの代わりの実施例を設計できるであろう。請求項において、括弧の間においた参照符を、該請求項を限定すると解釈すべきではない。単語「具える(含む)」は、請求項において列記した以外の要素又はステップの存在を除外しない。要素に先行する単語「1つの」は、複数のこのような要素の存在を除外しない。本発明を、いくつかの別個の要素を具えるハードウェアによって実現することができ、適切にプログラムされたコンピュータによって実現することができる。いくつかの手段を列挙する装置の請求項において、これらの手段のいくつかを、1個の同じハードウェアの項目によって具体化することができる。特定の手段を互いに異なる従属請求項において列挙した単なる事実は、これらの手段の組み合わせを有利に使用することができないことを示さない。
Claims (8)
- M行N列の表示素子のアレイをアドレスする方法において、
(a)Qは2又はそれ以上の整数であり、(Q+1)番目の行はQ番目の行に隣接し、複数(Q+1)のイネーブリングスイッチング信号を素子の複数(Q+1)の行に電気的接続を介して供給するステップと、
(b)イネーブルされた表示素子における光を変調する独立信号を、事前書き込み信号を受ける(Q+1)番目の行におけるイネーブルされた素子を除き、各々のイネーブルされた素子に供給するステップとを含むことを特徴とする方法。 - 請求項1に記載の方法において、
前記ステップ(a)及び(b)を、まだイネーブルされていない前記アレイにおける素子のすべての行がアドレスされるまで順次繰り返すステップをさらに含むことを特徴とする方法。 - 請求項1に記載の方法において、前記(Q+1)番目の行における事前書き込み信号が、前記Q番目の行における独立信号と同じであることを特徴とする方法。
- 請求項1に記載の方法において、前記イネーブリングスイッチング信号をトランジスタにトランジスタゲートを経て接続し、前記トランジスタが、スイッチとして作用して前記独立信号を前記表示素子において存在する画素キャパシタに伝送し、前記素子を変調するように作用することを特徴とする方法。
- M行N列の表示素子のアレイをアドレスする表示装置において、
Qは2又はそれ以上の整数であり、(Q+1)番目の行はQ番目の行に隣接し、複数(Q+1)のイネーブリングスイッチング信号を素子の複数(Q+1)の行に電気的接続を介して供給する手段と、
イネーブルされた表示素子における光を変調する独立信号を、事前書き込み信号を受ける(Q+1)番目の行におけるイネーブルされた素子を除き、各々のイネーブルされた素子に供給する手段とを具えることを特徴とする表示装置。 - 請求項5に記載の表示装置において、前記(Q+1)番目の行に供給する事前書き込み信号が、前記Q番目の行に供給する独立信号と同じであることを特徴とする表示装置。
- 請求項5に記載の表示装置において、Q行のグループの接続部を相互接続し、1本の列が、前記Q行のグループの異なった行に各々が結合されたQ個の列接続部を具えることを特徴とする表示装置。
- 請求項7に記載の表示装置において、前記Q番目及びQ+1番目の行を同じ列接続部に結合したことを特徴とする表示装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/877,595 US6636196B2 (en) | 2001-06-08 | 2001-06-08 | Electro-optic display device using a multi-row addressing scheme |
PCT/IB2002/002144 WO2002101709A1 (en) | 2001-06-08 | 2002-06-05 | Addressing an array of display elements |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004533018A JP2004533018A (ja) | 2004-10-28 |
JP2004533018A5 true JP2004533018A5 (ja) | 2006-01-05 |
Family
ID=25370297
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003504375A Abandoned JP2004533018A (ja) | 2001-06-08 | 2002-06-05 | 表示素子のアレイのアドレッシング |
Country Status (6)
Country | Link |
---|---|
US (1) | US6636196B2 (ja) |
EP (1) | EP1402512A1 (ja) |
JP (1) | JP2004533018A (ja) |
KR (1) | KR20030033015A (ja) |
CN (1) | CN1513164A (ja) |
WO (1) | WO2002101709A1 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
ATE335246T1 (de) | 2001-01-22 | 2006-08-15 | Hand Held Prod Inc | Optischer leser mit teilbild-ausschnitt-funktion |
US7268924B2 (en) | 2001-01-22 | 2007-09-11 | Hand Held Products, Inc. | Optical reader having reduced parameter determination delay |
US20030002611A1 (en) * | 2001-05-18 | 2003-01-02 | Wilson Greatbatch | 3He reactor with direct electrical conversion |
JP4187962B2 (ja) * | 2001-11-22 | 2008-11-26 | シャープ株式会社 | マトリクス表示装置 |
JP4285158B2 (ja) * | 2003-08-29 | 2009-06-24 | セイコーエプソン株式会社 | 電気光学装置及び電子機器 |
US20060262082A1 (en) * | 2003-09-11 | 2006-11-23 | Johnson Mark T | Electrophoretic display unit |
CN100375135C (zh) * | 2005-08-04 | 2008-03-12 | 友达光电股份有限公司 | 平面显示器的驱动方法 |
US20100134522A1 (en) * | 2005-08-09 | 2010-06-03 | Koninklijke Philips Electronics, N.V. | Liquid crystal display comprising a scanning backlight |
CN105679228B (zh) * | 2016-04-13 | 2019-05-31 | 上海珏芯光电科技有限公司 | 有源矩阵可视显示器、驱动电路及驱动方法 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4651148A (en) * | 1983-09-08 | 1987-03-17 | Sharp Kabushiki Kaisha | Liquid crystal display driving with switching transistors |
US5172105A (en) * | 1989-12-20 | 1992-12-15 | Canon Kabushiki Kaisha | Display apparatus |
US5206634A (en) * | 1990-10-01 | 1993-04-27 | Sharp Kabushiki Kaisha | Liquid crystal display apparatus |
US5648793A (en) * | 1992-01-08 | 1997-07-15 | Industrial Technology Research Institute | Driving system for active matrix liquid crystal display |
US5742270A (en) | 1996-03-06 | 1998-04-21 | Industrial Technology Research Institute | Over line scan method |
JPH09325741A (ja) * | 1996-05-31 | 1997-12-16 | Sony Corp | 画像表示システム |
JP3513371B2 (ja) * | 1996-10-18 | 2004-03-31 | キヤノン株式会社 | マトリクス基板と液晶装置とこれらを用いた表示装置 |
JP3052873B2 (ja) * | 1997-02-06 | 2000-06-19 | 日本電気株式会社 | 液晶表示装置 |
JPH11126051A (ja) * | 1997-10-24 | 1999-05-11 | Canon Inc | マトリクス基板と液晶表示装置及びこれを用いる投写型液晶表示装置 |
US6067061A (en) * | 1998-01-30 | 2000-05-23 | Candescent Technologies Corporation | Display column driver with chip-to-chip settling time matching means |
CN1287655A (zh) * | 1998-09-08 | 2001-03-14 | Tdk株式会社 | 有机场致发光器件的驱动装置和驱动方法 |
US6507327B1 (en) * | 1999-01-22 | 2003-01-14 | Sarnoff Corporation | Continuous illumination plasma display panel |
US6320565B1 (en) * | 1999-08-17 | 2001-11-20 | Philips Electronics North America Corporation | DAC driver circuit with pixel resetting means and color electro-optic display device and system incorporating same |
TW525127B (en) * | 2000-05-29 | 2003-03-21 | Hannstar Display Corp | Point inversion active matrix type liquid crystal display having pre-write circuit |
US6850218B2 (en) * | 2000-12-18 | 2005-02-01 | Brillian Corporation | Frame prewriting in a liquid crystal display |
-
2001
- 2001-06-08 US US09/877,595 patent/US6636196B2/en not_active Expired - Fee Related
-
2002
- 2002-06-05 KR KR10-2003-7001674A patent/KR20030033015A/ko not_active Application Discontinuation
- 2002-06-05 CN CNA028112245A patent/CN1513164A/zh active Pending
- 2002-06-05 JP JP2003504375A patent/JP2004533018A/ja not_active Abandoned
- 2002-06-05 WO PCT/IB2002/002144 patent/WO2002101709A1/en not_active Application Discontinuation
- 2002-06-05 EP EP02733155A patent/EP1402512A1/en not_active Ceased
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4564222B2 (ja) | 液晶マトリックス表示装置用制御回路 | |
US7126574B2 (en) | Liquid crystal display apparatus, its driving method and liquid crystal display system | |
US6320565B1 (en) | DAC driver circuit with pixel resetting means and color electro-optic display device and system incorporating same | |
US7369124B2 (en) | Display device and method for driving the same | |
JP3039404B2 (ja) | アクティブマトリクス型液晶表示装置 | |
US7623107B2 (en) | Display devices and driving method therefor | |
US20080150852A1 (en) | Active Matrix Display Devices | |
JPH08509818A (ja) | 液晶表示装置における漏話補償方法及び装置 | |
JPH09130708A (ja) | 液晶画像表示装置 | |
KR100549983B1 (ko) | 액정표시장치 및 그 구동방법 | |
CN101093645A (zh) | 驱动液晶显示器件的装置和方法 | |
WO2006095304A1 (en) | Backlighted lcd display devices and driving methods therefor | |
KR20040025599A (ko) | 메모리회로, 표시회로 및 표시장치 | |
JP2004533018A5 (ja) | ||
JP2004533018A (ja) | 表示素子のアレイのアドレッシング | |
US6703996B2 (en) | Device and method for addressing LCD pixels | |
JP3481349B2 (ja) | 画像表示装置 | |
US20060202928A1 (en) | Active matrix display devices | |
KR100627995B1 (ko) | 상이한 비디오 표준들로부터의 비디오 신호들을 표시하도록 적용된 매트릭스 디스플레이 장치 | |
KR20010041428A (ko) | 전기-광학 디스플레이 장치의 샘플링 에러의 보상 | |
US20080062210A1 (en) | Driving device, display apparatus having the same and method of driving the display apparatus | |
JPH0230028B2 (ja) | ||
US20240038194A1 (en) | Drive circuit and display device | |
JP5386441B2 (ja) | 液晶表示装置、液晶表示装置の駆動方法、及び、電子機器 | |
JP3384953B2 (ja) | 液晶表示装置の駆動回路 |