JP2004522360A - 通信システムの符号語シーケンスの再配列方法及び装置 - Google Patents

Abstract

符号化器から出力されるビットの列を２^ｍ−ａｒｙ変調のためのビットの列にマッピングするための方法及び装置を提供する。前記方法及び装置は符号化器からの前記ビットの列を第１区分と第２区分に分割する。前記第１区分は前記符号化記からの前記ビットのうち、重要度が相対的に高いビットを含み、前記第２区分は重要度が相対的に低いビットを含む。前記方法及び装置は前記２^ｍ−ａｒｙ変調のためのビットの各々を示すｍビットの列のうち、信頼度の高いビット位置に前記第１区分に位置されたビットを配列し、前記ｍビットの列のうち、信頼度の低いビット位置には前記第２区分に位置されたビットを配列する。

Description

【０００１】
【発明の属する技術分野】
本発明は多重レベルの変調／復調（ｍｕｌｔｉ−ｌｅｖｅｌ ｍｏｄｕｌａｔｉｏｎ／ｄｅｍｏｄｕｌａｔｉｏｎ）方式を使用する通信システムに係り、特に、符号語シーケンスのビット列を変調器への入力前に再配列し、復調器の出力をもとの符号語シーケンスの形態に配列する方法及び装置に関する。
【０００２】
【従来の技術】
ＩＭＴ−２０００（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｍｏｂｉｌｅ Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓ ２０００）、ＵＭＴＳ（Ｕｎｉｖｅｒｓａｌ Ｍｏｂｉｌｅ Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎ Ｓｙｓｔｅｍｓ）などのようなＣＤＭＡ（Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）方式の移動通信システムでは、スペクトル効率を高めるために多重レベルの変調／復調方式を使用する。ここで、“多重レベルの変調”とはＱＰＳＫ（Ｑｕａｄｒａｔｕｒｅ Ｐｈａｓｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ：直交位相偏移変調）方式より高い変調レベルを有する８ＰＳＫ（８−ａｒｙ Ｐｈａｓｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）、１６ＱＡＭ（１６−ａｒｙ Ｑｕａｄｒａｔｕｒｅ Ａｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎ：直交振幅変調）、６４ＱＡＭなどのような２^ｍ−ａｒｙ変調方式をいう。多重レベルの変調方式を用いて変調ビットを生成する場合、各変調ビットを構成する複数のビットの間には信頼度の差が発生する。このような信頼度の差により、各ビットは相異なる平均ビットエラー率を有する。
【０００３】
一方、ターボ符号器のように複数のシステム符号器からなる符号器をチャンネル符号器として使用する場合、各システム符号器の符号語（ｃｏｄｅｗｏｒｄ）ビットは重要度が相対的に高いビットの列であるシステム部分（ｓｙｓｔｅｍａｔｉｃ ｐａｒｔ）と重要度が相対的に低いビットの列であるパリティ部分（ｐａｒｉｔｙ ｐａｒｔ）とに分けられる。一つの情報語シーケンスを複数の構成符号器の入力として使用する場合、符号語ビットのうち、システム部分に属するビットのビットエラー率を減少させると、チャンネル復号器から得られる情報シーケンスの平均ビットエラー率及び平均パケットエラー率を低めることができる。すなわち、重要度が相対的に高いシステム部分に属する符号語ビットは重要度が相対的に低いパリティ部分に属する符号語ビットより高い信頼度が保障される場合、復号後に生成される情報シーケンスのエラー率の観点から性能向上を期待することができる。
【０００４】
【発明が解決しようとする課題】
したがって、本発明の目的は、多重レベルの変調方式を使用する通信システムで、チャンネル符号器の出力符号語シーケンスのビットのうち、重要度が相対的に高いシステム部分に属するビットを変調ビットのビット位置のうち、高い信頼度を有する位置に配列するように変調器への入力前に再配列する方法及び装置を提供することにある。
【０００５】
本発明の他の目的は、多重レベルの変調方式を使用する通信システムで、チャンネル符号器の出力符号語ビットのうち、重要度が相対的に高いシステム部分に属するビットを変調ビットのビット位置のうち、高い信頼度を有する位置に配列するように変調器への入力前に再配列し、復調ビットをもとの符号語シーケンスの順序に配列する方法及び装置を提供することにある。
【０００６】
さらに、本発明の他の目的は、通信システムで復号後に得られる情報シーケンスの平均ビットエラー率及び平均パケットエラー率を改善させる方法及び装置を提供することにある。
【０００７】
【課題を解決するための手段】
前記目的を達成するための本発明は、符号化器から出力されるビットの列を２^ｍ−ａｒｙ変調のためのビットの列にマッピングするための方法及び装置を提案する。前記装置は前記符号化器からの前記ビットの列を少なくとも第１区分と第２区分に分割する。前記第１区分は前記ビットのうち、重要度が相対的に高いビットを含み、前記第２区分は前記ビットのうち、重要度が相対的に低いビットを含む。前記装置は前記２^ｍ−ａｒｙ変調のためのビットの各々を示すｍビットの列のうち、信頼度の高いビット位置に前記第１区分に位置されたビットを配列し、前記ｍビットの列のうち、信頼度の低いビット位置に前記第２区分に位置されたビットを配列することを特徴とする。
【０００８】
【発明の実施の形態】
以下、本発明の好適な実施例を添付図面に参照して詳細に説明する。下記の説明において、本発明の要旨のみを明確にする目的で、関連した公知機能または構成に関する具体的な説明は省略する。
本発明は、ＱＰＳＫより高い変調レベルを有する８ＰＳＫ、１６ＱＡＭ、６４ＱＡＭなどのような多重レベルの変／復調方式を使用する通信システムでチャンネル符号器から出力される符号語シーケンスのビットのうち、システム部分に属するビットのように重要度が相対的に高いビットを変調器への入力前に各変調ビットを構成するビットの位置のうち、高い信頼度を有する位置に配列するように再配列する方法と、復調器の出力値をもとの符号語シーケンスの位置に配列する方法と、前記方法を行うための装置とを提供する。このような本発明はチャンネル符号器の後続段にチャンネルインターリーバーを使用しないか、チャンネルインターリーバーを使用してもインターリービングされたシーケンスを相対的に重要度の高いシステム部分と相対的に重要度の低いパリティ部分とに分割できる場合、多重レベルの変／復調方式のビット間の信頼度の差を考慮してチャンネル符号器やチャンネルインターリーバーの出力ビットを変調器への入力前に再配列し、復調器の出力値をチャンネル復号器やチャンネルデインターリーバーへの入力前にもとの位置に配列する方法を使用することにより、システムの性能を向上させることができる。
【０００９】
ここでは、まず本発明の実施例による符号語シーケンスの再配列動作のための送信装置と、これに対応する受信装置を説明する。その後、本発明の実施例による符号語シーケンスの再配列動作を説明する。このような符号語シーケンスの再配列動作を二つの観点から説明する。一番目の観点からの実施例Ａ−１、Ａ−２、Ａ−３、Ｂ−１、Ｂ−２及びＢ−３は符号語シーケンスの再配列動作を符号語シーケンスの観点から行う方法を説明するためのものである。二番目の観点からの実施例Ｃ−１、Ｃ−２、Ｃ−３、Ｄ−１、Ｄ−２及びＤ−３は符号語シーケンスの再配列動作を変調ビットの観点から行う方法を説明するためのものである。前記一番目の観点からの実施例は符号語シーケンスのビットがＮ個からなる場合を、前記二番目の観点からの実施例は変調ビットの数がＮ個からなる場合を仮定して説明する。このように本発明の実施例による符号語シーケンスの再配列動作は二つの観点から説明されるが、両動作は実質的には同一であるということに注意すべきである。最終的に、本発明の実施例による符号語シーケンスの再配列動作の性能を分析する。
【００１０】
図１は、本発明の実施例による符号語シーケンスの再配列のためのシーケンスマッパーを含む送信装置の構成を示した図である。図１を参照すれば、チャンネル符号器１１０は入力情報ビット列を符号化し、複数のビット列から構成される符号語シーケンスを出力する。例えば、前記チャンネル符号器１１０としてはターボ符号器を使用することができる。チャンネルインターリーバー１２０は前記チャンネル符号器１１０から出力された符号語シーケンスをインターリービングし、インターリービングされた符号語シーケンスを出力する。本発明による特徴的な構成要素であるシーケンスマッパー（Ｓｅｑｕｅｎｃｅ Ｍａｐｐｅｒ）１３０は次の本発明の各実施例でのように変調のために符号語シーケンスを再配列して出力する。変調器１４０は前記シーケンスマッパー１３０により再配列された符号語シーケンスを該当変調方式に応じて変調して変調ビットを生成して出力する。前記変調器１４０は８ＰＳＫ、１６ＱＡＭ、６４ＱＡＭなどのような多重レベル（２^ｍ−ａｒｙ）の変調方式を使用する多重レベルの変調器である。前記シーケンスマッパー１３０による符号語シーケンスの再配列動作は前記変調器１４０の変調方式に応じて定められる。すなわち、前記シーケンスマッパー１３０は、前記変調器１４０が８ＰＳＫ、１６ＱＡＭ、６４ＱＡＭのうち、いずれか一つの変調方式を使用する場合、該当変調方式による符号語シーケンスの再配列動作を行う。
【００１１】
図２は、本発明の実施例によるシーケンスデマッパー（ｄｅｍａｐｐｅｒ）を含む受信装置の構成を示した図である。図１に示した送信装置に対応するこの受信装置は、前記送信装置の各構成要素に対応し、前記送信装置の各構成要素の逆動作を行う構成要素を含む。
【００１２】
図２を参照すれば、前記変調器１４０に対応する復調器２１０は受信情報を復調し、復調ビットを出力する。前記シーケンスマッパー１３０に対応するシーケンスデマッパー２２０は前記復調器２１０からの復調ビットを前記シーケンスマッパー１３０により再配列される以前のもとの符号語シーケンスの順序に配列する。前記チャンネルインターリーバー１２０に対応するチャンネルデインターリーバー２３０は前記シーケンスデマッパー２２０からの符号語シーケンスをデインターリービングする。チャンネル復号器２４０は前記チャンネルデインターリーバー２３０の出力を復号化して出力する。このようなチャンネル復号器２４０としてはターボ復号器を使用することができる。
【００１３】
本発明を具体的に説明するまえに、本発明の特徴的な構成要素である前記シーケンスマッパー１３０が入力符号語シーケンスを変調方式に応じて配列する方法について説明する。前記符号語シーケンスは図１のチャンネル符号器１１０から直接的に出力される符号語シーケンス、又は図１に示したように前記チャンネル符号器１１０により符号化された後、チャンネルインターリーバー１２０によりインターリービングされた符号語シーケンスとなり得る。したがって、下記の用語“符号語シーケンス”は前記チャンネル符号器１１０から出力される符号語シーケンス又は前記チャンネル符号器１１０により符号化された後、前記チャンネルインターリーバー１２０によりインターリービングされた符号語シーケンスとして使用される。
【００１４】
変調動作時、前記チャンネル符号器１１０の出力符号語シーケンスはｍ個のビット単位で分けられた後、Ｍ＝２^ｍ個の信号点のうち、特定の信号点に例えばグレイコード規則（Ｇｒａｙ ｃｏｄｉｎｇ ｒｕｌｅ）に応じて写像（ｃｏｎｓｔｅｌｌａｔｅ）される。これを数式化すると、次の数１の通りである。
【００１５】
【数３３】

【００１６】
前記数３３において、ｓ_ｉ（ｉ＝０，１，．．，ｍ−１）は一つの変調ビットに写像されるチャンネル符号器の出力符号語シーケンスのうち、（ｉ＋１）番目のビットを示す。さらに、Ｉ及びＱはそれぞれ該当変調ビットの同位相（ｉｎ ｐｈａｓｅ）信号成分と直交位相（ｑｕａｄｒａｔｕｒｅ ｐｈａｓｅ）信号成分を示す。８ＰＳＫ方式の場合はｍ＝３、１６ＱＡＭと６４ＱＡＭ方式の場合はそれぞれｍ＝４、ｍ＝６である。
【００１７】
多重レベルの変調方式で一つの変調ビットを構成するビット間の信頼度は相異なる。これはＩ−Ｑ平面上で一定の位置に写像される変調ビットの各ビットの値が雑音により反転される領域までの距離差によるエラー確率が相異なるからである。このような現象により、各ビットのＬＬＲ（ｌｏｇ ｌｉｋｅｌｉｈｏｏｄ ｒａｔｉｏ）は相異なる値を有するように決定されるので、同じエラー率を有するビットに対する軟性値（ｓｏｆｔ ｖａｌｕｅ）を予想するチャンネル復号器の性能を低下させる原因となる。
【００１８】
８ＰＳＫの場合、一つの変調ビットを構成する３個のビットのうち、２個は同一の信頼度を有するが、残り１個はこれよりは低い信頼度を有する。例えば、図３に示した８ＰＳＫの写像図を適用した場合、３個のビットのうち、２番目のビットｓ_１と３番目のビットｓ_２の信頼度が１番目のビットｓ_０の信頼度より高い。
【００１９】
１６ＱＡＭの場合は一つの変調ビットを構成する４個のビットのうち、２個のビットが残り２個のビットより高い信頼度を有する。例えば、図４に示した１６ＱＡＭの写像図を適用した場合、４個のビットのうち、２番目のビットｓ_１と４番目のビットｓ_３の信頼度が１番目のビットｓ_０と３番目のビットｓ_２の信頼度より高い。６４ＱＡＭの場合は６個のビットが対ずつ相異なる信頼度を有する。例えば、図５に示した６４ＱＡＭの写像図を適用した場合、６個のビットのうち、３番目のビットｓ_２と６番目のビットｓ_５の信頼度が２番目のビットｓ_１と５番目のビットｓ_４の信頼度より高く、１番目のビットｓ_０と４番目のビットｓ_３の信頼度が最も低い。しかし、適用写像図に応じて相異なる信頼度を有するビットの位置は変わることができる。
【００２０】
まず、チャンネル符号器やチャンネルインターリーバーの出力符号語シーケンスのビットを変調器への入力前に再配列する動作について説明する。
【００２１】
発明の原理
本発明による再配列の基本原則は、チャンネル符号器やチャンネルインターリーバーの出力符号語シーケンスのうち、システム部分に属する符号語ビットのように重要度が相対的に高いビットの列を変調ビットを示すビットの列のうち、信頼度の高いビット位置に最大限に多く配置することである。変調ビットの生成前に行われる符号語シーケンスのビット再配列は前記原則を基本的に守りながら、符号語シーケンスに割当てられる電力の形態に応じて異なるように適用される。
【００２２】
第１観点の実施例
本発明の実施例によるビット再配列動作を二種の場合、すなわち、符号語シーケンスに電力が均等に割当てられる場合と符号語シーケンスの前部分及び後部分に相異なる大きさの電力が割当てられる場合とに区分して説明する。さらに、各場合は変調方式が８ＰＳＫ、１６ＱＡＭ及び６４ＱＡＭの場合について説明する。後述するビット再配列動作の説明において、一つの符号語シーケンスはＮ個のビットからなると仮定し、変調方式が８ＰＳＫである場合のＮは３の倍数であり、１６ＱＡＭの場合のＮは４の倍数であり、６４ＱＡＭの場合のＮは６の倍数と仮定する。再配列前の符号語シーケンスは｛ｄ_０，ｄ_１，‥‥，ｄ_ｋ，‥‥，ｄ_Ｎ−２，ｄ_Ｎ−１｝と表示し、再配列後の符号語シーケンスは｛ｂ_０，ｂ_１，‥‥，ｂ_ｋ，‥‥ ，ｂ _Ｎ−２，ｂ_Ｎ−１｝と表示する。さらに、再配列前の符号語シーケンス、すなわち、チャンネル符号器又はチャンネルインターリーバーの出力符号語シーケンスはシステム部分とパリティ部分の順序に配列されていると仮定する。実際に符号語シーケンスがシステム部分とパリティ部分の順序に配列されていない場合はこのための追加処理動作が要求される。
【００２３】
Ａ．符号語シーケンスに電力が均等に割当てられた場合
符号語シーケンスに電力が均等に割当てられた場合、前記再配列原則をそのまま使用することにより、平均パケットエラー率の観点からの性能向上を達成することができる。符号語シーケンスに電力が均等に割当てられた場合を図６に示した。
【００２４】
実施例Ａ−１（８ＰＳＫの場合）
上述したように、一つの８ＰＳＫ変調ビットを構成する３個のビットのうち、２個のビットが残り１個のビットより高い信頼度を有する。図３に示した写像図を使用する場合を仮定すると、２番目のビットｓ_１と３番目のビットｓ_２の信頼度が１番目のビットｓ_０の信頼度より高い。この場合、図１のシーケンスマッパー１３０によるチャンネル符号器やチャンネルインターリーバーの出力符号語シーケンスを変調器への入力前に再配列する動作は次の通りである。
【００２５】
１．第１区間のビット−１番目のビットから｛（２／３）×Ｎ｝番目までのビットを順次に（Ｎ／３）個の各変調ビット内の２番目のビットｓ_１及び３番目のビットｓ_２の位置にマッピングする。
【００２６】
２．第２区間のビット−残り｛（２／３）×Ｎ＋１｝番目からＮ番目までのビットを順次に（Ｎ／３）個の各変調ビット内の１番目のビットｓ_０の位置にマッピングする。
前記過程は下記の数２及び数３のように定理される。再配列以前の符号語シーケンスの各ビットは図９に示したように再配列される。
【００２７】
【数３４】

【００２８】
【数３５】

【００２９】
前記数３４及び数３５において、“Ａ ｍｏｄ Ｂ”はＡをＢで除算した残りを示し、
【００３０】
【数３６】

【００３１】
はＸより小さい最大整数を示す。
【００３２】
図９は、本発明の実施例に応じて符号語シーケンスに電力が均等に割当てられた場合、８ＰＳＫ変調方式のためのビット再配列動作を示した図である。図９を参照すれば、Ｎ個のビット列から構成される符号語シーケンスは第１区間及び第２区間に分割される。第１区間は前記符号語シーケンスの１番目のビットｄ_０から｛（２／３）×Ｎ｝番目のビットｄ_{２Ｎ／３−１}までの区間である。第２区間は前記符号語シーケンスの｛（２／３）×Ｎ＋１｝番目のビットｄ_２Ｎ／３からＮ番目のビットｄ_Ｎ−１までの区間である。この際、変調ビットは３ビットからなり、前記符号語シーケンスに対応する変調ビットの数はＮ／３である。
【００３３】
前記符号語シーケンスの第１区間の１番目のビットｄ_０は１番目の変調ビットの２番目のビット位置ｍ_０，ｓ_１（すなわち、ｂ_１）にマッピングされ、前記第１区間の２番目のビットｄ_１は前記１番目の変調ビットの３番目のビット位置ｍ_０，ｓ_２（すなわち、ｂ_２）にマッピングされる。前記第１区間の３番目のビットｄ_２は２番目の変調ビットの２番目のビット位置ｍ_１，ｓ_１（すなわち、ｂ_４）にマッピングされ、前記第１区間の４番目のビットｄ_３は前記２番目の変調ビットの３番目のビット位置ｍ_１，ｓ_２（すなわち、ｂ_５）にマッピングされる。前記第１区間の｛（２／３）×Ｎ−１｝番目のビットｄ_{２Ｎ／３−２}は最終変調ビットである（Ｎ／３）番目の変調ビットの２番目のビット位置ｍ_{Ｎ／３−１}，ｓ_１（すなわち、ｂ_Ｎ−２）にマッピングされ、前記第１区間の最終ビットである｛（２／３）×Ｎ｝番目のビットｄ_{２Ｎ／３−１}は前記最終変調ビットの３番目のビット位置ｍ_{Ｎ／３−１}，ｓ_２（すなわち、ｂ_Ｎ−１）にマッピングされる。
【００３４】
前記符号語シーケンスの第２区間の１番目のビットである｛（２／３）×Ｎ＋１｝番目のビットｄ_２Ｎ／３は１番目の変調ビットの１番目のビット位置ｍ_０，ｓ_０（すなわち、ｂ_０）にマッピングされ、前記第２区間の２番目のビットである｛（２／３）×Ｎ＋２｝番目のビットｄ_{２Ｎ／３＋１}は２番目の変調ビットの１番目のビット位置ｍ_１，ｓ_０（すなわち、ｂ_３）にマッピングされる。前記第２区間の（Ｎ−１）番目のビットｄ_Ｎ−２は｛Ｎ／３−１｝番目の変調ビットの１番目のビット位置ｍ_{Ｎ／３−２}，ｓ_０（すなわち、ｂ_Ｎ−６）にマッピングされ、前記第２区間の最終ビットであるＮ番目のビットｄ_Ｎ−１は最終変調ビットである（Ｎ／３）番目の変調ビットの１番目のビット位置ｍ_{Ｎ／３−１}，ｓ_０（すなわち、ｂ_Ｎ−３）にマッピングされる。
【００３５】
図１０は、本発明の実施例に応じて符号語シーケンスに電力が均等に割当てられた場合、８ＰＳＫ変調方式のためのビット再配列動作の処理過程を示した図である。このような処理過程は図１のシーケンスマッパー１３０により行われる。
【００３６】
図１０を参照すれば、ステップ３０１で前記シーケンスマッパー１３０はｋを０に設定する。ステップ３０２で前記シーケンスマッパー１３０はｋが｛（２／３）×Ｎ｝より小さいかを判断する。ｋが｛（２／３）×Ｎ｝より小さい場合はステップ３０３の動作を行い、そうでない場合はステップ３０４の動作を行う。ステップ３０３で前記シーケンスマッパー１３０は前記数２に示したような符号語シーケンスのビットマッピング動作を行う。ステップ３０４で前記シーケンスマッパー１３０は前記数３に示したような符号語シーケンスのビットマッピング動作を行う。ステップ３０３及び３０４の動作は符号語シーケンスのすべてのビットに対してマッピング動作が完了されるとステップ３０５で判断されるまで行われる。すなわち、ステップ３０５でｋがＮより小さいと判断される場合、前記シーケンスマッパー１３０はステップ３０６でｋの値を１増加させた後、ステップ３０２に戻る。
【００３７】
実施例Ａ−２（１６ＱＡＭの場合）
上述したように、一つの１６ＱＡＭ変調ビットを構成する４個のビットのうち、２個のビットが残り２個のビットより高い信頼度を有する。図４に示した写像図を使用する場合を仮定すると、２番目のビットｓ_１と４番目のビットｓ_３の信頼度が１番目のビットｓ_０と３番目のビットｓ_２の信頼度より高く、この場合、チャンネル符号器やチャンネルインターリーバーの出力符号語シーケンスを変調器への入力前に再配列する動作は次の通りである。
【００３８】
１．第１区間のビット−１番目のビットから｛（１／２）×Ｎ｝番目までのビットを順次に（Ｎ／４）個の各変調ビット内の２番目のビットｓ_１及び４番目のビットｓ_３の位置にマッピングする。
【００３９】
２．第２区間のビット−残り｛（１／２）×Ｎ＋１｝番目からＮ番目までのビットを順次に（Ｎ／４）個の各変調ビット内の１番目のビットｓ_０及び３番目のビットｓ_２の位置にマッピングする。
【００４０】
前記過程は下記の数３７及び数３８のように定理される。再配列以前の符号語シーケンスの各ビットは図１１に示したように再配列される。
【００４１】
【数３７】

【００４２】
【数３８】

【００４３】
図１１は、本発明の実施例に応じて符号語シーケンスに電力が均等に割当てられた場合、１６ＱＡＭ方式のためのビット再配列動作を示した図である。図１１を参照すれば、Ｎ個のビット列から構成される符号語シーケンスは第１区間及び第２区間に分割される。第１区間は前記符号語シーケンスの１番目のビットｄ_０から｛（１／２）×Ｎ｝番目のビットｄ_{Ｎ／２−１}までの区間である。第２区間は前記符号語シーケンスの｛（１／２）×Ｎ＋１｝番目のビットｄ_Ｎ／２からＮ番目のビットｄ_Ｎ−１までの区間である。この際、変調ビットは４ビットからなり、前記符号語シーケンスに対応する変調ビットの数は（Ｎ／４）である。
【００４４】
前記符号語シーケンスの第１区間の１番目のビットｄ_０は１番目の変調ビットの２番目のビット位置ｍ_０，ｓ_１（すなわち、ｂ_１）にマッピングされ、前記第１区間の２番目のビットｄ_１は前記１番目の変調ビットの４番目のビット位置ｍ_０，ｓ_３（すなわち、ｂ_３）にマッピングされる。前記第１区間の３番目のビットｄ_２は２番目の変調ビットの２番目のビット位置ｍ_１，ｓ_１（すなわち、ｂ_５）にマッピングされ、前記第１区間の４番目のビットｄ_３は前記２番目の変調ビットの４番目のビット位置ｍ_１，ｓ_３（すなわち、ｂ_７）にマッピングされる。前記第１区間の｛（１／２）×Ｎ−１｝番目のビットｄ_{Ｎ／２−２}は最終変調ビットである（Ｎ／４）番目の変調ビットの２番目のビット位置ｍ_{Ｎ／４−１}，ｓ_１（すなわち、ｂ_Ｎ−３）にマッピングされ、前記第１区間の最終ビットである｛（１／２）×Ｎ｝番目のビットｄ_{Ｎ／２−１}は前記最終変調ビットの４番目のビット位置ｍ_{Ｎ／４−１}，ｓ_３（すなわち、ｂ_Ｎ−１）にマッピングされる。
【００４５】
前記符号語シーケンスの第２区間の１番目のビットである｛（１／２）×Ｎ＋１｝番目のビットｄ_Ｎ／２は１番目の変調ビットの１番目のビット位置ｍ_０，ｓ_０（すなわち、ｂ_０）にマッピングされ、前記第２区間の２番目のビットである｛（１／２）×Ｎ＋２｝番目のビットｄ_{Ｎ／２＋１}は１番目の変調ビットの３番目のビット位置ｍ_０，ｓ_２（すなわち、ｂ_２）にマッピングされる。前記第２区間の（Ｎ−１）番目のビットｄ_Ｎ−２は最終変調ビットである（Ｎ／４）番目の変調ビットの１番目のビット位置ｍ_{Ｎ／４−１}，ｓ_０（すなわち、ｂ_Ｎ−４）にマッピングされ、前記第２区間の最終ビットであるＮ番目のビットｄ_Ｎ−１は前記（Ｎ／４）番目の変調ビットの３番目のビット位置ｍ_{Ｎ／４−１}，ｓ_２（すなわち、ｂ_Ｎ−２）にマッピングされる。
【００４６】
図１２は、本発明の実施例に応じて符号語シーケンスに電力が均等に割当てられた場合、１６ＱＡＭ方式のためのビット再配列動作の処理過程を示した図である。このような処理過程は図１のシーケンスマッパー１３０により行われる。
【００４７】
図１２を参照すれば、ステップ４０１で前記シーケンスマッパー１３０はｋを０に設定する。ステップ４０２で前記シーケンスマッパー１３０はｋが｛（１／２）×Ｎ｝より小さいかを判断する。ｋが｛（１／２）×Ｎ｝より小さい場合はステップ４０３の動作を行い、そうでない場合はステップ４０４の動作を行う。ステップ４０３で前記シーケンスマッパー１３０は前記数４に示したような符号語シーケンスのビットマッピング動作を行う。ステップ４０４で前記シーケンスマッパー１３０は前記数５に示したような符号語シーケンスのビットマッピング動作を行う。ステップ４０３及び４０４の動作は符号語シーケンスのすべてのビットに対してマッピング動作が完了されるとステップ４０５で判断されるまで行われる。すなわち、ステップ４０５でｋがＮより小さいと判断される場合、前記シーケンスマッパー１３０はステップ４０６でｋの値を１増加させた後、ステップ４０２に戻る。
【００４８】
実施例Ａ−３（６４ＱＡＭの場合）
上述したように、一つの６４ＱＡＭ変調ビットを構成する６個のビットのうち、２個のビットが残り２対のビットより高い信頼度を有する。図５に示した写像図を使用する場合を仮定すると、３番目のビットｓ_２と６番目のビットｓ_５の信頼度が２番目のビットｓ_１と５番目のビットｓ_４の信頼度より高く、１番目のビットｓ_０と４番目のビットｓ_３の信頼度が最も低い。この場合、チャンネル符号器やチャンネルインターリーバーの出力符号語シーケンスを変調器への入力前に再配列する動作は次の通りである。
【００４９】
１．第１区間のビット−１番目のビットから｛（１／３）×Ｎ｝番目までのビットを順次に（Ｎ／６）個の各変調ビット内の３番目のビットｓ_２及び６番目のビットｓ_５の位置にマッピングする。
【００５０】
２．第２区間のビット−｛（１／３）×Ｎ＋１｝番目から｛（２／３）×Ｎ｝番目までのビットを順次に（Ｎ／６）個の各変調ビット内の２番目のビットｓ_１及び５番目のビットｓ_４の位置にマッピングする。
【００５１】
３．第３区間のビット−残り｛（２／３）×Ｎ＋１｝番目からＮ番目までのビットを順次に（Ｎ／６）個の各変調ビット内の１番目のビットｓ_０及び４番目のビットｓ_３の位置にマッピングする。
【００５２】
前記過程は下記の数３９，４０及び４１のように定理される。再配列以前の符号語シーケンスの各ビットは図１３に示したように再配列される。
【００５３】
【数３９】

【００５４】
【数４０】

【００５５】
【数４１】

【００５６】
図１３は、本発明の実施例に応じて符号語シーケンスに電力が均等に割当てられた場合、６４ＱＡＭ方式のためのビット再配列動作を示した図である。図１３を参照すれば、Ｎ個のビット列から構成される符号語シーケンスは第１区間、第２区間及び第３区間に分割される。第１区間は前記符号語シーケンスの１番目のビットｄ_０から｛（１／３）×Ｎ｝番目のビットｄ_{Ｎ／３−１}までの区間である。第２区間は前記符号語シーケンスの｛（１／３）×Ｎ＋１｝番目のビットｄ_Ｎ／３から｛（２／３）×Ｎ｝番目のビットｄ_{２Ｎ／３−１}までの区間である。第３区間は前記符号語シーケンスの｛（２／３）×Ｎ＋１｝番目のビットｄ_２Ｎ／３からＮ番目のビットｄ_Ｎ−１までの区間である。この際、変調ビットは６ビットからなり、前記符号語シーケンスに対応する変調ビットの数は（Ｎ／６）である。
【００５７】
前記符号語シーケンスの第１区間の１番目のビットｄ_０は１番目の変調ビットの３番目のビット位置ｍ_０，ｓ_２（すなわち、ｂ_２）にマッピングされ、前記第１区間の２番目のビットｄ_１は前記１番目の変調ビットの６番目のビット位置ｍ_０，ｓ_５（すなわち、ｂ_５）にマッピングされる。前記第１区間の３番目のビットｄ_２は２番目の変調ビットの３番目のビット位置ｍ_１，ｓ_２（すなわち、ｂ_８）にマッピングされ、前記第１区間の４番目のビットｄ_３は前記２番目の変調ビットの６番目のビット位置ｍ_１，ｓ_５（すなわち、ｂ_１１）にマッピングされる。前記第１区間の｛（１／３）×Ｎ−１｝番目のビットｄ_{Ｎ／３−２}は最終変調ビットである（Ｎ／６）番目の変調ビットの３番目のビット位置ｍ_{Ｎ／６−１}，ｓ_２（すなわち、ｂ_Ｎ−４）にマッピングされ、前記第１区間の最終ビットである｛（１／３）×Ｎ｝番目のビットｄ_{Ｎ／３−１}は前記最終変調ビットの６番目のビット位置ｍ_{Ｎ／６−１}，ｓ_５（すなわち、ｂ_Ｎ−１）にマッピングされる。
【００５８】
前記符号語シーケンスの第２区間の１番目のビットである｛（１／３）×Ｎ＋１｝番目のビットｄ_Ｎ／３は１番目の変調ビットの２番目のビット位置ｍ_０，ｓ_１（すなわち、ｂ_１）にマッピングされ、前記第２区間の２番目のビットである｛（１／３）×Ｎ＋２｝番目のビットｄ_{Ｎ／３＋１}は１番目の変調ビットの５番目のビット位置ｍ_０，ｓ_４（すなわち、ｂ_４）にマッピングされる。前記第２区間の｛（２／３）×Ｎ−１｝番目のビットｄ_{２Ｎ／３−２}は最終変調ビットである（Ｎ／６）番目の変調ビットの２番目のビット位置ｍ_{Ｎ／６−１}，ｓ_１（すなわち、ｂ_Ｎ−５）にマッピングされ、前記第２区間の最終ビットである｛（２／３）×Ｎ｝番目のビットｄ_{２Ｎ／３−１}は前記最終変調ビットの５番目のビット位置ｍ_{Ｎ／６−１}，ｓ_４（すなわち、ｂ_Ｎ−２）にマッピングされる。
【００５９】
前記符号語シーケンスの第３区間の１番目のビットである｛（２／３）×Ｎ＋１｝番目のビットｄ_２Ｎ／３は１番目の変調ビットの１番目のビット位置ｍ_０，ｓ_０（すなわち、ｂ_０）にマッピングされ、前記第３区間の２番目のビットである｛（２／３）×Ｎ＋２｝番目のビットｄ_{２Ｎ／３＋１}は１番目の変調ビットの４番目のビット位置ｂ_０，ｓ_３にマッピングされる。前記第３区間の（Ｎ−１）番目のビットｄ_Ｎ−２は最終変調ビットである（Ｎ／６）番目の変調ビットの１番目のビット位置ｍ_{Ｎ／６−１}，ｓ_０（すなわち、ｂ_Ｎ−６）にマッピングされ、前記第４区間の最終ビットであるＮ番目のビットｄ_Ｎ−１は前記最終変調ビットの３番目のビット位置ｍ_{Ｎ／６−１}，ｓ_３（すなわち、ｂ_Ｎ−３）にマッピングされる。
【００６０】
図１４は本発明の実施例に応じて符号語シーケンスに電力が均等に割当てられた場合、６４ＱＡＭ方式のためのビット再配列動作の処理過程を示した図である。このような処理過程は図１のシーケンスマッパー１３０により行われる。
【００６１】
図１４を参照すれば、ステップ５０１で前記シーケンスマッパー１３０はｋを０に設定する。ステップ５０２で前記シーケンスマッパー１３０はｋが｛（１／３）×Ｎ｝より小さいかを判断する。ｋが｛（１／３）×Ｎ｝より小さい場合はステップ５０３の動作を行い、そうでない場合はステップ５０４の動作を行う。ステップ５０４で前記シーケンスマッパー１３０はｋが｛（２／３）×Ｎ｝より小さいかを判断する。ここで、ｋが｛（１／３）×Ｎ｝より大きく、｛（２／３）×Ｎ｝よりは小さい場合はステップ５０５の動作を行い、そうでない場合はステップ５０６の動作を行う。ステップ５０３で前記シーケンスマッパー１３０は前記数６に示したような符号語シーケンスのビットマッピング動作を行う。ステップ５０５で前記シーケンスマッパー１３０は前記数７に示したような符号語シーケンスのビットマッピング動作を行う。ステップ５０６で前記シーケンスマッパー１３０は前記数４１に示したような符号語シーケンスのビットマッピング動作を行う。ステップ５０３、５０５及び５０６の動作は符号語シーケンスのすべてのビットに対してマッピング動作が完了されるとステップ５０７で判断されるまで行われる。すなわち、ステップ５０７でｋがＮより小さいと判断される場合、前記シーケンスマッパー１３０はステップ５０８でｋの値を１増加させた後、ステップ５０２に戻る。
【００６２】
Ｂ．符号語シーケンスの前部分と後部分に相異なる大きさの電力が割当てられる場合
符号語シーケンスに電力が不均等に割当てられる場合は次の二種の場合に分けることができる。
第一に、符号語シーケンスの前部分には高い電力が、後部分には低い電力が割当てられる場合である。このような電力割当てを図７に示した。この場合、電力が符号語シーケンスに均等に割当てられる場合でのように同一の方法でチャンネル符号器やチャンネルインターリーバーの出力ビットを再配列する。これは不可避に電力が不均等に割当てられる場合、より良好な性能を確保するためにシステム部分には高い電力を、パリティ部分には低い電力を割当てることが好ましいからである。
【００６３】
第二に、前記場合とは異なり、符号語シーケンスの前部分には低い電力が、後部分には高い電力が割当てられる場合である。このような電力割当てを図８に示した。この場合、システム部分に高い電力を割当てることがその反対の場合より良好な性能を示すので、電力が符号語シーケンスに均等に割当てられる場合に適用されるビット再配列方法を修正して適用する。すなわち、システム部分に高い電力を割当てるためには、符号語シーケンスの一定部分を同一の信頼度を有するビット位置に配列するときに上述した順序の逆順に配列しなければならない。各変調方式にこれを適用すると次の通りである。
【００６４】
実施例Ｂ−１（８ＰＳＫの場合）
１．第１区間のビット−１番目のビットから｛（２／３）×Ｎ｝番目までのビットを逆順に（Ｎ／３）個の各変調ビット内の３番目のビットｓ_２及び２番目のビットｓ_１の位置にマッピングする。
【００６５】
２．第２区間のビット−残り｛（２／３）×Ｎ＋１｝番目からＮ番目までのビットを逆順に（Ｎ／３）個の各変調ビット内の１番目のビットｓ_０の位置にマッピングする。
【００６６】
前記過程は下記の数４２及び数４３のように定理される。再配列以前の符号語シーケンスの各ビットは図１５に示したように再配列される。
【００６７】
【数４２】

【００６８】
【数４３】

【００６９】
図１５は、本発明の実施例に応じて符号語シーケンスの後部分により高い電力が割当てられる場合、８ＰＳＫ変調方式のためのビット再配列動作を示した図である。図１５を参照すれば、Ｎ個のビット列から構成される符号語シーケンスは第１区間及び第２区間に分割される。第１区間は前記符号語シーケンスの１番目のビットｄ_０から｛（２／３）×Ｎ｝番目のビットｄ_{２Ｎ／３−１}までの区間である。第２区間は前記符号語シーケンスの｛（２／３）×Ｎ＋１｝番目のビットｄ_２Ｎ／３からＮ番目のビットｄ_Ｎ−１までの区間である。この際、変調ビットは３ビットからなり、前記符号語シーケンスに対応する変調ビットの数は（Ｎ／３）である。
【００７０】
前記符号語シーケンスの第１区間の１番目のビットｄ_０は最終変調ビットである（Ｎ／３）番目の変調ビットの３番目のビット位置ｍ_{Ｎ／３−１}，ｓ_２（すなわち、ｂ_Ｎ−１）にマッピングされ、前記第１区間の２番目のビットｄ_１は前記最終変調ビットの２番目のビット位置ｍ_{Ｎ／３−１}，ｓ_１（すなわち、ｂ_Ｎ−２）にマッピングされる。前記第１区間の３番目のビットｄ_２は｛（Ｎ／３）−１｝番目の変調ビットの３番目のビット位置ｍ_{Ｎ／３−２}，ｓ_２（すなわち、ｂ_Ｎ−４）にマッピングされ、前記第１区間の４番目のビットｄ_３は｛（Ｎ／３）−１｝番目の変調ビットの２番目のビット位置ｍ_{Ｎ／３−２}，ｓ_１（すなわち、ｂ_Ｎ−５）にマッピングされる。前記第１区間の｛（２／３）×Ｎ−１｝番目のビットｄ_{２Ｎ／３−２}は１番目の変調ビットの３番目のビット位置ｍ_０，ｓ_２（すなわち、ｂ_２）にマッピングされ、前記第１区間の最終ビットである｛（２／３）×Ｎ｝番目のビットｄ_{２Ｎ／３−１}は前記１番目の変調ビットの２番目のビット位置ｍ_０，ｓ_１（すなわち、ｂ_１）にマッピングされる。
【００７１】
前記符号語シーケンスの第２区間の１番目のビットである｛（２／３）×Ｎ＋１｝番目のビットｄ_２Ｎ／３は最終変調ビットである（Ｎ／３）番目の変調ビットの１番目のビット位置ｍ_{Ｎ／３−１}，ｓ_０（すなわち、ｂ_Ｎ−３）にマッピングされ、前記第２区間の２番目のビットである｛（２／３）×Ｎ＋２｝番目のビットｄ_{２Ｎ／３＋１}は｛（Ｎ／３）−１｝番目の変調ビットの１番目のビット位置ｍ_{Ｎ／３−２}，ｓ_０（すなわち、ｂ_Ｎ−６）にマッピングされる。前記第２区間の（Ｎ−１）番目のビットｄ_Ｎ−２は２番目の変調ビットの１番目のビット位置ｍ_１，ｓ_０（すなわち、ｂ_３）にマッピングされ、前記第２区間の最終ビットであるＮ番目のビットｄ_Ｎ−１は１番目の変調ビットの１番目のビット位置ｍ_０，ｓ_０（すなわち、ｂ_０）にマッピングされる。
【００７２】
図１６は、本発明の実施例に応じて符号語シーケンスの後部分により高い電力が割当てられる場合、８ＰＳＫ変調方式のためのビット再配列動作の処理過程を示した図である。このような処理過程は図１のシーケンスマッパー１３０により行われる。
【００７３】
図１６を参照すれば、ステップ６０１で前記シーケンスマッパー１３０はｋを０に設定する。ステップ６０２で前記シーケンスマッパー１３０はｋが｛（２／３）×Ｎ｝より小さいかを判断する。ｋが｛（２／３）×Ｎ｝より小さい場合はステップ６０３の動作を行い、そうでない場合はステップ６０４の動作を行う。ステップ６０３で前記シーケンスマッパー１３０は前記数４２に示したような符号語シーケンスのビットマッピング動作を行う。ステップ６０４で前記シーケンスマッパー１３０は前記数１０に示したような符号語シーケンスのビットマッピング動作を行う。ステップ６０３及び６０４の動作は符号語シーケンスのすべてのビットに対してマッピング動作が完了されるとステップ６０５で判断されるまで行われる。すなわち、ステップ６０５でｋがＮより小さいと判断される場合、前記シーケンスマッパー１３０はステップ６０６でｋの値を１増加させた後、ステップ６０２に戻る。
【００７４】
実施例Ｂ−２（１６ＱＡＭの場合）
１．チャンネル符号器又はチャンネルインターリーバーの出力符号語シーケンスをシステム部分とパリティ部分の順序に配列する。
【００７５】
２．第１区間のビット−１番目のビットから｛（１／２）×Ｎ｝番目までのビットを逆順に（Ｎ／４）個の各変調ビット内の４番目のビットｓ_３及び２番目のビットｓ_１の位置にマッピングする。
【００７６】
３．第２区間のビット−残り｛（１／２）×Ｎ＋１｝番目からＮ番目までのビットを逆順に（Ｎ／４）個の各変調ビット内の３番目のビットｓ_２及び１番目のビットｓ_０の位置にマッピングする。
【００７７】
前記過程は下記の数４４及び数４５のように定理される。再配列以前の符号語シーケンスの各ビットは図１７に示したように再配列される。
【００７８】
【数４４】

【００７９】
【数４５】

【００８０】
図１７は本発明の実施例に応じて符号語シーケンスの後部分により高い電力が割当てられる場合、１６ＱＡＭ方式のためのビット再配列動作を示した図である。図１７を参照すれば、 Ｎ個のビット列から構成される符号語シーケンスは第１区間及び第２区間に分割される。第１区間は前記符号語シーケンスの１番目のビットｄ_０から｛（１／２）×Ｎ｝番目のビットｄ_{Ｎ／２−１}までの区間である。第２区間は前記符号語シーケンスの｛（１／２）×Ｎ＋１｝番目のビットｄ_Ｎ／２からＮ番目のビットｄ_Ｎ−１までの区間である。この際、変調ビットは４ビットからなり、前記符号語シーケンスに対応する変調ビットの数は（Ｎ／４）である。
【００８１】
前記符号語シーケンスの第１区間の１番目のビットｄ_０は最終変調ビットである（Ｎ／４）番目の変調ビットの４番目のビット位置ｍ_{Ｎ／４−１}，ｓ_３（すなわち、ｂ_Ｎ−１）にマッピングされ、前記第１区間の２番目のビットｄ_１は前記最終変調ビットの２番目のビット位置ｍ_{Ｎ／４−１}，ｓ_１（すなわち、ｂ_Ｎ−３）にマッピングされる。前記第１区間の３番目のビットｄ_２は｛（Ｎ／４）−１｝番目の変調ビットの４番目のビット位置ｍ_{Ｎ／４−２}，ｓ_３（すなわち、ｂ_Ｎ−５）にマッピングされ、前記第１区間の４番目のビットｄ_３は｛（Ｎ／４）−１｝番目の変調ビットの２番目のビット位置ｍ_{Ｎ／４−２}，ｓ_１（すなわち、ｂ_Ｎ−７）にマッピングされる。前記第１区間の｛（１／２）×Ｎ−１｝番目のビットｄ_{Ｎ／２−２}は１番目の変調ビットの４番目のビット位置ｍ_０，ｓ_３（すなわち、ｂ_３）にマッピングされ、前記第１区間の最終ビットである｛（１／２）×Ｎ｝番目のビットｄ_{Ｎ／２−１}は前記１番目の変調ビットの２番目のビット位置ｍ_０，ｓ_１（すなわち、ｂ_１）にマッピングされる。
【００８２】
前記符号語シーケンスの第２区間の１番目のビットである｛（１／２）×Ｎ＋１｝番目のビットｄ_Ｎ／２は最終変調ビットである（Ｎ／４）番目の変調ビットの３番目のビット位置ｍ_{Ｎ／４−１}，ｓ_２（すなわち、ｂ_Ｎ−２）にマッピングされ、前記第２区間の２番目のビットである｛（１／２）×Ｎ＋２｝番目のビットｄ_{Ｎ／２＋１}は前記最終変調ビットの１番目のビット位置ｍ_{Ｎ／４−１}，ｓ_０（すなわち、ｂ_Ｎ−４）にマッピングされる。前記第２区間の（Ｎ−１）番目のビットｄ_Ｎ−２は１番目の変調ビットの３番目のビット位置ｍ_０，ｓ_２（すなわち、ｂ_２）にマッピングされ、前記第２区間の最終ビットであるＮ番目のビットｄ_Ｎ−１は前記１番目の変調ビットの１番目のビット位置ｍ_０，ｓ_０（すなわち、ｂ_０）にマッピングされる。
【００８３】
図１８は、本発明の実施例に応じて符号語シーケンスの後部分により高い電力が割当てられる場合、１６ＱＡＭ方式のためのビット再配列動作の処理過程を示した図である。このような処理過程は図１のシーケンスマッパー１３０により行われる。
【００８４】
図１８を参照すれば、ステップ７０１で前記シーケンスマッパー１３０はｋを０に設定する。ステップ７０２で前記シーケンスマッパー１３０はｋが｛（１／２）×Ｎ｝より小さいかを判断する。ｋが｛（１／２）×Ｎ｝より小さい場合はステップ７０３の動作を行い、そうでない場合はステップ７０４の動作を行う。ステップ７０３で前記シーケンスマッパー１３０は前記数４４に示したような符号語シーケンスのビットマッピング動作を行う。ステップ７０４で前記シーケンスマッパー１３０は前記数１２に示したような符号語シーケンスのビットマッピング動作を行う。ステップ７０３及び７０４の動作は符号語シーケンスのすべてのビットに対してマッピング動作が完了されるとステップ７０５で判断されるまで行われる。すなわち、ステップ７０５でｋがＮより小さいと判断される場合、前記シーケンスマッパー１３０はステップ７０６でｋの値を１増加させた後、ステップ７０２に戻る。
【００８５】
実施例Ｂ−３（６４ＱＡＭの場合）
１．第１区間のビット−１番目のビットから｛（１／３）×Ｎ｝番目までのビットを逆順に（Ｎ／６）個の各変調ビット内の６番目のビットｓ_５及び３番目のビットｓ_２の位置にマッピングする。
【００８６】
２．第２区間のビット−｛（１／３）×Ｎ＋１｝番目から｛（２／３）×Ｎ｝番目までのビットを逆順に（Ｎ／６）個の各変調ビット内の５番目のビットｓ_４及び２番目のビットｓ_１の位置にマッピングする。
【００８７】
３．第３区間のビット−残り｛（２／３）×Ｎ＋１｝番目からＮ番目までのビットを逆順に（Ｎ／６）個の各変調ビット内の４番目のビットｓ_３及び１番目のビットｓ_０の位置にマッピングする。
【００８８】
前記過程は下記の数４６、４７及び４８のように定理される。再配列以前の符号語シーケンスの各ビットは図１９に示したように再配列される。
【００８９】
【数４６】

【００９０】
【数４７】

【００９１】
【数４８】

【００９２】
図１９は本発明の実施例に応じて符号語シーケンスの後部分により高い電力が割当てられる場合、６４ＱＡＭ方式のためのビット再配列動作の処理過程を示した図である。図１９を参照すれば、 Ｎ個のビット列から構成される符号語シーケンスは第１区間、第２区間及び第３区間に分割される。第１区間は前記符号語シーケンスの１番目のビットｄ_０から｛（１／３）×Ｎ｝番目のビットｄ_{Ｎ／３−１}までの区間である。第２区間は前記符号語シーケンスの｛（１／３）×Ｎ＋１｝番目のビットｄ_Ｎ／３から｛（２／３）×Ｎ｝番目のビットｄ_{２Ｎ／３−１}までの区間である。第３区間は前記符号語シーケンスの｛（２／３）×Ｎ＋１｝番目のビットｄ_２Ｎ／３からＮ番目のビットｄ_Ｎ−１までの区間である。この際、変調ビットは６ビットからなり、前記符号語シーケンスに対応する変調ビットの数は（Ｎ／６）である。
【００９３】
前記符号語シーケンスの第１区間の１番目のビットｄ_０は最終変調ビットである（Ｎ／６）番目の変調ビットの６番目のビット位置ｍ_{Ｎ／６−１}，ｓ_５（すなわち、ｂ_Ｎ−１）にマッピングされ、前記第１区間の２番目のビットｄ_１は前記最終変調ビットの３番目のビット位置ｍ_{Ｎ／６−１}，ｓ_２（すなわち、ｂ_Ｎ−４）にマッピングされる。前記第１区間の３番目のビットｄ_２は｛（Ｎ／６）−１｝番目の変調ビットの６番目のビット位置ｍ_{Ｎ／６−２}，ｓ_５（すなわち、ｂ_Ｎ−７）にマッピングされ、前記第１区間の４番目のビットｄ_３は｛（Ｎ／６）−１｝番目の変調ビットの３番目のビット位置ｍ_{Ｎ／６−２}，ｓ_２（すなわち、ｂ_Ｎ−１０）にマッピングされる。前記第１区間の｛（１／３）×Ｎ−１｝番目のビットｄ_{Ｎ／３−２}は１番目の変調ビットの６番目のビット位置ｍ_０，ｓ_５（すなわち、ｂ_５）にマッピングされ、前記第１区間の最終ビットである｛（１／３）×Ｎ｝番目のビットｄ_{Ｎ／３−１}は前記１番目の変調ビットの３番目のビット位置ｍ_０，ｓ_２（すなわち、ｂ_２）にマッピングされる。
【００９４】
前記符号語シーケンスの第２区間の１番目のビットである｛（１／３）×Ｎ＋１｝番目のビットｄ_Ｎ／３は最終変調ビットである（Ｎ／６）番目の変調ビットの５番目のビット位置ｍ_{Ｎ／６−１}，ｓ_４（すなわち、ｂ_Ｎ−２）にマッピングされ、前記第２区間の２番目のビットである｛（１／３）×Ｎ＋２｝番目のビットｄ_{Ｎ／３＋１}は前記最終変調ビットの２番目のビット位置ｍ_{Ｎ／６−１}，ｓ_１（すなわち、ｂ_Ｎ−５）にマッピングされる。前記第２区間の｛（２／３）×Ｎ−１｝番目のビットｄ_{２Ｎ／３−２}は１番目の変調ビットの５番目のビット位置ｍ_０，ｓ_４（すなわち、ｂ_４）にマッピングされ、前記第２区間の最終ビットである｛（２／３）×Ｎ｝番目のビットｄ_{２Ｎ／３−１}は前記１番目の変調ビットの２番目のビット位置ｍ_０，ｓ_１（すなわち、ｂ_１）にマッピングされる。
【００９５】
前記符号語シーケンスの第３区間の１番目のビットである｛（２／３）×Ｎ＋１｝番目のビットｄ_２Ｎ／３は最終変調ビットである（Ｎ／６）番目の変調ビットの３番目のビット位置ｍ_{Ｎ／６−１}，ｓ_２（すなわち、ｂ_Ｎ−３）にマッピングされ、前記第３区間の２番目のビットである｛（２／３）×Ｎ＋２｝番目のビットｄ_{２Ｎ／３＋１}は前記最終変調ビットの１番目のビット位置ｍ_{Ｎ／６−１}，ｓ_０（すなわち、ｂ_Ｎ−６）にマッピングされる。前記第３区間の（Ｎ−１）番目のビットｄ_Ｎ−２は１番目の変調ビットの３番目のビット位置ｍ_０，ｓ_２（すなわち、ｂ_３）にマッピングされ、前記第３区間の最終ビットであるＮ番目のビットｄ_Ｎ−１は前記１番目の変調ビットの１番目のビット位置ｍ_０，ｓ_０（すなわち、ｂ_０）にマッピングされる。
【００９６】
図２０は、本発明の実施例に応じて符号語シーケンスの後部分により高い電力が割当てられる場合、６４ＱＡＭ方式のためのビット再配列動作の処理過程を示した図である。このような処理過程は図１のシーケンスマッパー１３０により行われる。
【００９７】
図２０を参照すれば、ステップ８０１で前記シーケンスマッパー１３０はｋを０に設定する。ステップ８０２で前記シーケンスマッパー１３０はｋが｛（１／３）×Ｎ｝より小さいかを判断する。ｋが｛（１／３）×Ｎ｝より小さい場合はステップ８０３の動作を行い、そうでない場合はステップ８０４の動作を行う。ステップ８０４で前記シーケンスマッパー１３０はｋが｛（２／３）×Ｎ｝より小さいかを判断する。ｋが｛（１／３）×Ｎ｝より大きく、ｋが｛（２／３）×Ｎ｝よりは小さい場合はステップ８０５の動作を行い、そうでない場合はステップ８０６の動作を行う。ステップ８０３で前記シーケンスマッパー１３０は前記数４６に示したような符号語シーケンスのビットマッピング動作を行う。ステップ８０５で前記シーケンスマッパー１３０は前記数１４に示したような符号語シーケンスのビットマッピング動作を行う。ステップ８０６で前記シーケンスマッパー１３０は前記数４８に示したような符号語シーケンスのビットマッピング動作を行う。ステップ８０３、８０５及び８０６の動作は符号語シーケンスのすべてのビットに対してマッピング動作が完了されるとステップ８０７で判断されるまで行われる。すなわち、ステップ８０７でｋがＮより小さいと判断される場合、前記シーケンスマッパー１３０はステップ８０８でｋの値を１増加させた後、ステップ８０２に戻る。
【００９８】
以上、本発明の実施例に応じてチャンネル符号器やチャンネルインターリーバーの出力符号語シーケンスのビットを変調器への入力前に再配列する動作を説明した。次には復調器の出力値をチャンネル復号器やチャンネルデインターリーバーへの入力前にもとの符号語シーケンスの順序に配列する動作を説明する。
【００９９】
復調器の出力値をもとの符号語シーケンスの順序に配列する動作は上述した再配列動作を逆に適用すればよい。復調器の出力シーケンスを｛ｑ_０，ｑ_１，‥‥，ｑ_ｋ， ‥‥，ｑ_Ｎ−２，ｑ_Ｎ−１｝と表示し、チャンネル復号器やチャンネルインターリーバーへの入力前にもとの順序に配列したシーケンスを｛ｐ_０，ｐ_１，‥‥，ｐ_ｋ， ‥‥，ｐ_Ｎ−２，ｐ_Ｎ−１｝と表示し、前記数３４乃至数４８の左項のｂの下添字部分をｍ、右項のｄの下添字部分をｎとして表示すると、チャンネル復号化及びチャンネルデインターリービング以前に復調器の出力シーケンスの各値をもとの順序に配列する過程は次の数４９のように表示する。
【０１００】
【数４９】

【０１０１】
第２観点の実施例
本発明の実施例によるビット再配列動作を二種の場合、すなわち、符号語シーケンスに電力が均等に割当てられる場合と符号語シーケンスの前部分及び後部分に相異なる大きさの電力が割当てられる場合とに区分して説明する。さらに、各場合は変調方式が８ＰＳＫ、１６ＱＡＭ及び６４ＱＡＭの場合について説明する。後述するビット再配列動作の説明において、一つの符号語シーケンスはＮ個のビットからなると仮定し、再配列前の符号語シーケンス、すなわち、チャンネル符号器又はチャンネルインターリーバーの出力シーケンスは｛ｘ（０），‥‥，ｘ（ｋ），‥‥，ｘ（Ｎ×ｍ−１）｝と表示し、再配列後の符号語シーケンスは
【０１０２】
【数５０】

【０１０３】
と表示する。さらに、再配列前の符号語シーケンスはシステム部分とパリティ部分の順序に配列されていると仮定する。実際に符号語シーケンスがシステム部分とパリティ部分の順序に配列されていない場合は追加処理動作が要求される。
【０１０４】
Ｃ．符号語シーケンスに電力が均等に割当てられた場合
符号語シーケンスに電力が均等に割当てられた場合、前記再配列原則をそのまま使用することにより、平均パケットエラー率の観点における性能向上を達成することができる。符号語シーケンスに電力が均等に割当てられた場合を図６に示した。
【０１０５】
実施例Ｃ−１（８ＰＳＫの場合）
上述したように、一つの８ＰＳＫ変調ビットを構成する３個のビットのうち、２個のビットが残り１個のビットより高い信頼度を有する。図３に示した写像図を使用する場合を仮定すると、２番目のビットｓ_１と３番目のビットｓ_２の信頼度が１番目のビットｓ_０の信頼度より高い。この場合、図１のシーケンスマッパー１３０によるチャンネル符号器やチャンネルインターリーバーの出力符号語シーケンスを変調器への入力前に再配列する動作は次の通りである。
【０１０６】
１．第１区間のビット−１番目のビットから｛２×Ｎ｝番目までのビットを順次にＮ個の各変調ビット内の２番目のビットｓ_１ 及び３番目のビットｓ_２の位置にマッピングする。
【０１０７】
２．第２区間のビット−残り｛２×Ｎ＋１｝番目から｛３×Ｎ｝番目までのビットを順次にＮ個の各変調ビット内の１番目のビットｓ_０の位置にマッピングする。
前記過程は下記の数５１乃至数５３のように定理される。再配列以前の符号語シーケンスの各ビットは図２１に示したように再配列される。
【０１０８】
【数５１】

【０１０９】
【数５２】

【０１１０】
【数５３】

【０１１１】
図２１は本発明の実施例に応じて符号語シーケンスに電力が均等に割当てられた場合、８ＰＳＫ変調方式のためのビット再配列動作を示した図である。このようなビット再配列動作は図９に示したビット再配列動作と同一であるということに注意すべきである。
【０１１２】
図２１を参照すれば、３Ｎ個のビット列から構成される符号語シーケンスは第１区間及び第２区間に分割される。第１区間は前記符号語シーケンスの１番目のビットｘ（０）から｛２×Ｎ｝番目のビットｘ（２Ｎ−１）までの区間である。第２区間は前記符号語シーケンスの｛２×Ｎ＋１｝番目のビットｘ（２Ｎ）から３番目のビットｘ（３Ｎ−１）までの区間である。この際、変調ビットは３ビットからなり、前記符号語シーケンスに対応する変調ビットの数はＮである。
【０１１３】
１番目の変調ビットの１番目のビット位置ｓ_０（０）には前記符号語シーケンスの第２区間の１番目のビットｘ（２Ｎ）がマッピングされ、２番目のビット位置ｓ_１（０）には前記符号語シーケンスの第１区間の１番目のビットｘ（０）がマッピングされ、３番目のビット位置ｓ_２（０）には前記符号語シーケンスの第１区間の２番目のビットｘ（１）がマッピングされる。
【０１１４】
２番目の変調ビットの１番目のビット位置ｓ_０（１）には前記符号語シーケンスの第２区間の２番目のビットｘ（２Ｎ＋１）がマッピングされ、２番目のビット位置ｓ_１（１）には前記符号語シーケンスの第１区間の３番目のビットｘ（２）がマッピングされ、３番目のビット位置ｓ_２（１）には前記符号語シーケンスの第１区間の４番目のビットｘ（３）がマッピングされる。
【０１１５】
３番目の変調ビットの１番目のビット位置ｓ_０（２）には前記符号語シーケンスの第２区間の３番目のビットｘ（２Ｎ＋２）がマッピングされ、２番目のビット位置ｓ_１（２）には前記符号語シーケンスの第１区間の５番目のビットｘ（４）がマッピングされ、３番目のビット位置ｓ_２（２）には前記符号語シーケンスの第１区間の６番目のビットｘ（５）がマッピングされる。
【０１１６】
（Ｎ−１）番目の変調ビットの１番目のビット位置ｓ_０（Ｎ−２）には前記符号語シーケンスの第２区間の｛３Ｎ−１｝番目のビットｘ（３Ｎ−２）がマッピングされ、２番目のビット位置ｓ_１（Ｎ−２）には前記符号語シーケンスの第１区間の｛２Ｎ−３｝番目のビットｘ（２Ｎ−４）がマッピングされ、３番目のビット位置ｓ_２（Ｎ−２）には前記符号語シーケンスの第１区間の｛２Ｎ−２｝番目のビットｘ（２Ｎ−３）がマッピングされる。
【０１１７】
Ｎ番目の変調ビットの１番目のビット位置ｓ_０（Ｎ−１）には前記符号語シーケンスの第２区間の｛３×Ｎ｝番目のビットｘ（３Ｎ−１）がマッピングされ、２番目のビット位置ｓ_１（Ｎ−１）には前記符号語シーケンスの第１区間の｛２Ｎ−１｝番目のビットｘ（２Ｎ−２）がマッピングされ、３番目のビット位置ｓ_２（Ｎ−１）には前記符号語シーケンスの第１区間の｛２Ｎ｝番目のビットｘ（２Ｎ−１）がマッピングされる。
【０１１８】
図２２は本発明の実施例に応じて符号語シーケンスに電力が均等に割当てられた場合、８ＰＳＫ変調方式のためのビット再配列動作の処理過程を示した図である。このような処理過程は図１のシーケンスマッパー１３０により行われる。
【０１１９】
図２２を参照すれば、ステップ３１１で前記シーケンスマッパー１３０はｉを０に設定する。ステップ３１２で前記シーケンスマッパー１３０は変調ビットの該当ビット位置に符号語シーケンスの各ビットを再配列する動作を前記数５４乃至５７に応じて行う。すなわち、前記シーケンスマッパー１３０はｉ番目の変調ビットの１番目のビット位置ｓ_０（ｉ）には符号語シーケンスのビットの列のうち、ｘ（２×Ｎ＋ｉ）ビットをマッピングし、ｉ番目の変調ビットの２番目のビット位置ｓ_１（ｉ）には符号語シーケンスのビットの列のうち、ｘ（２×ｉ）ビットをマッピングし、ｉ番目の変調ビットの３番目のビット位置ｓ_２（ｉ）には符号語シーケンスのビットの列のうち、ｘ（２×ｉ＋１）ビットをマッピングする。ステップ３１２の動作は変調ビットのすべてのビット位置に対するマッピング動作が完了されるとステップ３１３で判断されるまで行われる。すなわち、ステップ３１３で前記シーケンスマッパー１３０はｉがＮより小さいと判断される場合、ステップ３１４でｉの値を１増加させた後、ステップ３１２に戻る。
【０１２０】
実施例Ｃ−２（１６ＱＡＭの場合）
上述したように、一つの１６ＱＡＭ変調ビットを構成する４個のビットのうち、２個のビットが残り２個のビットより高い信頼度を有する。図４に示した写像図を使用する場合を仮定すると、２番目のビットｓ_１と４番目のビットｓ_３の信頼度が１番目のビットｓ_０と３番目のビットｓ_２の信頼度より高い。この場合、図１のシーケンスマッパー１３０によるチャンネル符号器やチャンネルインターリーバーの出力符号語シーケンスを変調器への入力前に再配列する動作は次の通りである。
【０１２１】
１．第１区間のビット−１番目のビットから｛２×Ｎ｝番目までのビットを順次にＮ個の各変調ビット内の２番目のビットｓ_１ 及び４番目のビットｓ_３の位置にマッピングする。
【０１２２】
２．第２区間のビット−残り｛２×Ｎ＋１｝番目から｛４×Ｎ｝番目までのビットを順次にＮ個の各変調ビット内の１番目のビットｓ_０及び３番目のビットｓ_２の位置にマッピングする。
【０１２３】
前記過程は下記の数５４乃至数５７のように定理される。再配列以前の符号語シーケンスの各ビットは図２３に示したように再配列される。
【０１２４】
【数５４】

【０１２５】
【数５５】

【０１２６】
【数５６】

【０１２７】
【数５７】

【０１２８】
図２３は本発明の実施例に応じて符号語シーケンスに電力が均等に割当てられた場合、１６ＱＡＭ変調方式のためのビット再配列動作を示した図である。このようなビット再配列動作は図１１に示したビット再配列動作と同一であるということに注意すべきである。
【０１２９】
図２３を参照すれば、４Ｎ個のビット列から構成される符号語シーケンスは第１区間及び第２区間に分割される。第１区間は前記符号語シーケンスの１番目のビットｘ（０）から｛２×Ｎ｝番目のビットｘ（２Ｎ−１）までの区間である。第２区間は前記符号語シーケンスの｛２×Ｎ＋１｝番目のビットｘ（２Ｎ）から４Ｎ番目のビットｘ（４Ｎ−１）までの区間である。この際、変調ビットは４ビットからなり、前記符号語シーケンスに対応する変調ビットの数はＮである。
【０１３０】
１番目の変調ビットの１番目のビット位置ｓ_０（０）には前記符号語シーケンスの第２区間の１番目のビットｘ（２Ｎ）がマッピングされ、２番目のビット位置ｓ_１（０）には前記符号語シーケンスの第１区間の１番目のビットｘ（０）がマッピングされ、３番目のビット位置ｓ_２（０）には前記符号語シーケンスの第２区間の２番目のビットｘ（２Ｎ＋１）がマッピングされ、４番目のビット位置ｓ_３（０）には前記符号語シーケンスの第１区間の２番目のビットｘ（１）がマッピングされる。
【０１３１】
２番目の変調ビットの１番目のビット位置ｓ_０（１）には前記符号語シーケンスの第２区間の３番目のビットｘ（２Ｎ＋２）がマッピングされ、２番目のビット位置ｓ_１（１）には前記符号語シーケンスの第１区間の３番目のビットｘ（２）がマッピングされ、３番目のビット位置ｓ_２（１）には前記符号語シーケンスの第２区間の４番目のビットｘ（２Ｎ＋３）がマッピングされ、４番目のビット位置ｓ_３（１）には前記符号語シーケンスの第１区間の４番目のビットｘ（３）がマッピングされる。
【０１３２】
（Ｎ−１）番目の変調ビットの１番目のビット位置ｓ_０（Ｎ−２）には前記符号語シーケンスの第２区間の｛４Ｎ−３｝番目のビットｘ（４Ｎ−４）がマッピングされ、２番目のビット位置ｓ_１（Ｎ−２）には前記符号語シーケンスの第１区間の｛２Ｎ−３｝番目のビットｘ（２Ｎ−４）がマッピングされ、３番目のビット位置ｓ_２（Ｎ−２）には前記符号語シーケンスの第２区間の｛４Ｎ−２｝番目のビットｘ（４Ｎ−３）がマッピングされ、４番目のビット位置ｓ_３（Ｎ−２）には前記符号語シーケンスの第１区間の｛２Ｎ−２｝番目のビットｘ（２Ｎ−３）がマッピングされる。
【０１３３】
Ｎ番目の変調ビットの１番目のビット位置ｓ_０（Ｎ−１）には前記符号語シーケンスの第２区間の｛４Ｎ−１｝番目のビットｘ（４Ｎ−２）がマッピングされ、２番目のビット位置ｓ_１（Ｎ−１）には前記符号語シーケンスの第１区間の｛２Ｎ−１｝番目のビットｘ（２Ｎ−２）がマッピングされ、３番目のビット位置ｓ_２（Ｎ−１）には前記符号語シーケンスの第２区間の｛４Ｎ｝番目のビットｘ（４Ｎ−１）がマッピングされ、４番目のビット位置ｓ_３（Ｎ−１）には前記符号語シーケンスの第１区間の｛２Ｎ｝番目のビットｘ（２Ｎ−１）がマッピングされる。
【０１３４】
図２４は本発明の実施例に応じて符号語シーケンスに電力が均等に割当てられた場合、１６ＱＡＭ変調方式のためのビット再配列動作の処理過程を示した図である。このような処理過程は図１のシーケンスマッパー１３０により行われる。
【０１３５】
図２４を参照すれば、ステップ４１１で前記シーケンスマッパー１３０はｉを０に設定する。ステップ４１２で前記シーケンスマッパー１３０は変調ビットの該当ビット位置に符号語シーケンスの各ビットを再配列する動作を前記数２０乃至２３に応じて行う。すなわち、前記シーケンスマッパー１３０はｉ番目の変調ビットの１番目のビット位置ｓ_０（ｉ）には符号語シーケンスのビットの列のうち、ｘ（２×Ｎ＋２×ｉ）ビットをマッピングし、ｉ番目の変調ビットの２番目のビット位置ｓ_１（ｉ）には符号語シーケンスのビットの列のうち、ｘ（２×ｉ）ビットをマッピングし、ｉ番目の変調ビットの３番目のビット位置ｓ_２（ｉ）には符号語シーケンスのビットの列のうち、ｘ（２×Ｎ＋２×ｉ＋１）ビットをマッピングし、ｉ番目の変調ビットの４番目のビット位置ｓ_３（ｉ）には符号語シーケンスのビットの列のうち、ｘ（２×ｉ＋１）ビットをマッピングする。ステップ４１２の動作は変調ビットのすべてのビット位置に対するマッピング動作が完了されるとステップ４１３で判断されるまで行われる。すなわち、ステップ４１３で前記シーケンスマッパー１３０はｉがＮより小さいと判断される場合、ステップ４１４でｉの値を１増加させた後、ステップ４１２に戻る。
【０１３６】
実施例Ｃ−３（６４ＱＡＭの場合）
上述したように、一つの６４ＱＡＭ変調ビットを構成する６個のビットのうち、２個のビットが残り２対のビットより高い信頼度を有する。図５に示した写像図を使用する場合を仮定すると、３番目のビットｓ_２と６番目のビットｓ_５の信頼度が２番目のビットｓ_１と５番目のビットｓ_４の信頼度より高く、１番目のビットｓ_０と４番目のビットｓ_３の信頼度が最も低い。この場合、図１のシーケンスマッパー１３０によるチャンネル符号器やチャンネルインターリーバーの出力符号語シーケンスを変調器への入力前に再配列する動作は次の通りである。
【０１３７】
１．第１区間のビット−１番目から｛２×Ｎ｝番目までのビットを順次にＮ個の各変調ビット内の３番目のビットｓ_２ 及び６番目のビットｓ_５の位置にマッピングする。
【０１３８】
２．第２区間のビット−｛２×Ｎ＋１｝番目から｛４×Ｎ｝番目までのビットを順次にＮ個の各変調ビット内の２番目のビットｓ_１及び５番目のビットｓ_４の位置にマッピングする。
【０１３９】
３．第３区間のビット−｛４×Ｎ＋１｝番目から｛６×Ｎ｝番目までのビットを順次にＮ個の各変調ビット内の１番目のビットｓ_０及び４番目のビットｓ_３の位置にマッピングする。
【０１４０】
前記過程は下記の数５８乃至数６３のように定理される。再配列以前の符号語シーケンスの各ビットは図２５に示したように再配列される。
【０１４１】
【数５８】

【０１４２】
【数５９】

【０１４３】
【数６０】

【０１４４】
【数６１】

【０１４５】
【数６２】

【０１４６】
【数６３】

【０１４７】
図２５は本発明の実施例に応じて符号語シーケンスに電力が均等に割当てられた場合、６４ＱＡＭ変調方式のためのビット再配列動作を示した図である。このようなビット再配列動作は図１３に示したビット再配列動作と同一であるということに注意すべきである。
【０１４８】
図２５を参照すれば、６Ｎ個のビット列から構成される符号語シーケンスは第１区間、第２区間及び第３区間に分割される。第１区間は前記符号語シーケンスの１番目のビットｘ（０）から｛２×Ｎ｝番目のビットｘ（２Ｎ−１）までの区間である。第２区間は前記符号語シーケンスの｛２×Ｎ＋１｝番目のビットｘ（２Ｎ）から｛４×Ｎ｝番目のビットｘ（４Ｎ−１）までの区間である。第３区間は前記符号語シーケンスの｛４×Ｎ＋１｝番目のビットｘ（４Ｎ）から｛６×Ｎ｝番目のビットｘ（６Ｎ−１）までの区間である。この際、変調ビットは６ビットからなり、前記符号語シーケンスに対応する変調ビットの数はＮである。
【０１４９】
１番目の変調ビットの１番目のビット位置ｓ_０（０）には前記符号語シーケンスの第３区間の１番目のビットｘ（４Ｎ）がマッピングされ、２番目のビット位置ｓ_１（０）には前記符号語シーケンスの第２区間の１番目のビットｘ（２Ｎ）がマッピングされ、３番目のビット位置ｓ_２（０）には前記符号語シーケンスの第１区間の１番目のビットｘ（０）がマッピングされ、４番目のビット位置ｓ_３（０）には前記符号語シーケンスの第３区間の２番目のビットｘ（４Ｎ＋１）がマッピングされ、５番目のビット位置ｓ_４（０）には前記符号語シーケンスの第２区間の２番目のビットｘ（２Ｎ＋１）がマッピングされ、６番目のビット位置ｓ_５（０）には前記符号語シーケンスの第１区間の２番目のビットｘ（１）がマッピングされる。
【０１５０】
Ｎ番目の変調ビットの１番目のビット位置ｓ_０（Ｎ−１）には前記符号語シーケンスの第３区間の｛６Ｎ−１｝番目のビットｘ（６Ｎ−２）がマッピングされ、２番目のビット位置ｓ_１（Ｎ−１）には前記符号語シーケンスの第２区間の｛４Ｎ−１｝番目のビットｘ（４Ｎ−２）がマッピングされ、３番目のビット位置ｓ_２（Ｎ−１）には前記符号語シーケンスの第１区間の｛２Ｎ−１｝番目のビットｘ（２Ｎ−２）がマッピングされ、４番目のビット位置ｓ_３（Ｎ−１）には前記符号語シーケンスの第３区間の｛６Ｎ｝番目のビットｘ（６Ｎ−１）がマッピングされ、５番目のビット位置ｓ_４（Ｎ−１）には前記符号語シーケンスの第２区間の｛４Ｎ｝番目のビットｘ（４Ｎ−１）がマッピングされ、６番目のビット位置ｓ_５（Ｎ−１）には前記符号語シーケンスの第１区間の｛２Ｎ｝番目のビットｘ（２Ｎ−１）がマッピングされる。
【０１５１】
図２６は本発明の実施例に応じて符号語シーケンスに電力が均等に割当てられた場合、６４ＱＡＭ変調方式のためのビット再配列動作の処理過程を示した図である。このような処理過程は図１のシーケンスマッパー１３０により行われる。図２６を参照すれば、ステップ５１１で前記シーケンスマッパー１３０はｉを０に設定する。ステップ５１２で前記シーケンスマッパー１３０は変調ビットの該当ビット位置に符号語シーケンスの各ビットを再配列する動作を前記数５８乃至６３に応じて行う。すなわち、前記シーケンスマッパー１３０はｉ番目の変調ビットの１番目のビット位置ｓ_０（ｉ）には符号語シーケンスのビットの列のうち、ｘ（４×Ｎ＋２×ｉ）ビットをマッピングし、ｉ番目のビットの２番目のビット位置ｓ_１（ｉ）には符号語シーケンスのビットの列のうち、ｘ（２×Ｎ＋２×ｉ）ビットをマッピングし、ｉ番目のビットの３番目のビット位置ｓ_２（ｉ）には符号語シーケンスのビットの列のうち、ｘ（２×ｉ）ビットをマッピングし、ｉ番目のビットの４番目のビット位置ｓ_３（ｉ）には符号語シーケンスのビットの列のうち、ｘ（４×Ｎ＋２×ｉ＋１）ビットをマッピングし、ｉ番目のビットの５番目のビット位置ｓ_４（ｉ）には符号語シーケンスのビットの列のうち、ｘ（２×Ｎ＋２×ｉ＋１）ビットをマッピングし、ｉ番目のビットの６番目のビット位置ｓ_５（ｉ）には符号語シーケンスのビットの列のうち、ｘ（２×ｉ＋１）ビットをマッピングする。ステップ５１２の動作は変調ビットのすべてのビット位置に対するマッピング動作が完了されるとステップ５１３で判断されるまで行われる。すなわち、ステップ５１３で前記シーケンスマッパー１３０はｉがＮより小さいと判断される場合、ステップ５１４でｉの値を１増加させた後、ステップ５１２に戻る。
【０１５２】
Ｄ．符号語シーケンスの前部分と後部分に相異なる大きさの電力が割当てられる場合
符号語シーケンスに電力が不均等に割当てられる場合は次の二種の場合に分けることができる。
第一に、符号語シーケンスの前部分には高い電力が、後部分には低い電力が割当てられる場合である。このような電力割当てを図７に示した。この場合、電力が符号語シーケンスに均等に割当てられる場合でのように同一の方法でチャンネル符号器やチャンネルインターリーバーの出力ビットを再配列する。これは不可避に電力が不均等に割当てられる場合、より良好な性能を確保するためにシステム部分には高い電力を、パリティ部分には低い電力を割当てることが好ましいからである。
【０１５３】
第二に、前記場合とは異なり、符号語シーケンスの前部分には低い電力が、後部分には高い電力が割当てられる場合である。このような電力割当てを図８に示した。この場合、システム部分に高い電力を割当てることがその反対の場合より良好な性能を示すので、電力が符号語シーケンスに均等に割当てられる場合に適用されるビット再配列方法を修正して適用する。すなわち、システム部分に高い電力を割当てるためには、符号語シーケンスの一定部分を同一の信頼度を有するビット位置に配列するときに上述した順序の逆順に配列しなければならない。各変調方式にこれを適用すると次の通りである。
【０１５４】
実施例Ｄ−１（８ＰＳＫの場合）
１．第１区間のビット−１番目のビットから｛２×Ｎ｝番目までのビットを逆順にＮ個の各変調ビット内の３番目のビットｓ_２及び２番目のビットｓ_１の位置にマッピングする。
【０１５５】
２．第２区間のビット−｛２×Ｎ＋１｝番目から｛３×Ｎ｝番目までのビットを逆順にＮ個の各変調ビット内の１番目のビットｓ_０の位置にマッピングする。
前記過程は下記の数６４乃至数６６のように定理される。再配列以前の符号語シーケンスの各ビットは図２７に示したように再配列される。
【０１５６】
【数６４】

【０１５７】
【数６５】

【０１５８】
【数６６】

【０１５９】
図２７は、本発明の実施例に応じて符号語シーケンスの後部分により高い電力が割当てられた場合、８ＰＳＫ変調方式のためのビット再配列動作を示した図である。このようなビット再配列動作は図１５に示したビット再配列動作と同一であるということに注意すべきである。
【０１６０】
図２７を参照すれば、３Ｎ個のビット列から構成される符号語シーケンスは第１区間及び第２区間に分割される。第１区間は前記符号語シーケンスの１番目のビットｘ（０）から｛２×Ｎ｝番目のビットｘ（２Ｎ−１）までの区間である。第２区間は前記符号語シーケンスの｛２×Ｎ＋１｝番目のビットｘ（２Ｎ）から｛３Ｎ｝番目のビットｘ（３Ｎ−１）までの区間である。この際、変調ビットは３ビットからなり、前記符号語シーケンスに対応する変調ビットの数はＮである。
【０１６１】
１番目の変調ビットの１番目のビット位置ｓ_０（０）には前記符号語シーケンスの第２区間の｛３Ｎ｝番目のビットｘ（３Ｎ−１）がマッピングされ、２番目のビット位置ｓ_１（０）には前記符号語シーケンスの第１区間の｛２Ｎ｝番目のビットｘ（２Ｎ−１）がマッピングされ、３番目のビット位置ｓ_２（０）には前記符号語シーケンスの第１区間の｛２Ｎ−１｝番目のビットｘ（２Ｎ−２）がマッピングされる。
【０１６２】
２番目の変調ビットの１番目のビット位置ｓ_０（１）には前記符号語シーケンスの第２区間の｛３Ｎ−１｝番目のビットｘ（３Ｎ−２）がマッピングされ、２番目のビット位置ｓ_１（１）には前記符号語シーケンスの第１区間の｛２Ｎ−２｝番目のビットｘ（２Ｎ−３）がマッピングされ、３番目のビット位置ｓ_２（１）には前記符号語シーケンスの第１区間の｛２Ｎ−３｝番目のビットｘ（２Ｎ−４）がマッピングされる。
【０１６３】
３番目の変調ビットの１番目のビット位置ｓ_０（２）には前記符号語シーケンスの第２区間の｛３Ｎ−２｝番目のビットｘ（３Ｎ−３）がマッピングされ、２番目のビット位置ｓ_１（２）には前記符号語シーケンスの第１区間の｛２Ｎ−４｝番目のビットｘ（２Ｎ−５）がマッピングされ、３番目のビット位置ｓ_２（２）には前記符号語シーケンスの第１区間の｛２Ｎ−５｝番目のビットｘ（２Ｎ−６）がマッピングされる。
【０１６４】
｛Ｎ−１｝番目の変調ビットの１番目のビット位置ｓ_０（Ｎ−２）には前記符号語シーケンスの第２区間の２番目のビットｘ（２Ｎ＋１）がマッピングされ、２番目のビット位置ｓ_１（Ｎ−２）には前記符号語シーケンスの第１区間の４番目のビットｘ（３）がマッピングされ、３番目のビット位置ｓ_２（Ｎ−２）には前記符号語シーケンスの第１区間の３番目のビットｘ（２）がマッピングされる。
【０１６５】
Ｎ番目の変調ビットの１番目のビット位置ｓ_０（Ｎ−１）には前記符号語シーケンスの第２区間の１番目のビットｘ（２Ｎ）がマッピングされ、２番目のビット位置ｓ_１（Ｎ−１）には前記符号語シーケンスの第１区間の２番目のビットｘ（１）がマッピングされ、３番目のビット位置ｓ_２（Ｎ−１）には前記符号語シーケンスの第１区間の１番目のビットｘ（０）がマッピングされる。
【０１６６】
図２８は本発明の実施例に応じて符号語シーケンスの後部分に高い電力が割当てられた場合、８ＰＳＫ変調方式のためのビット再配列動作の処理過程を示した図である。このような処理過程は図１のシーケンスマッパー１３０により行われる。
【０１６７】
図２８を参照すれば、ステップ６１１で前記シーケンスマッパー１３０はｉを０に設定する。ステップ６１２で前記シーケンスマッパー１３０は変調ビットの該当ビット位置に符号語シーケンスの各ビットを再配列する動作を前記数３０乃至３２に応じて行う。すなわち、前記シーケンスマッパー１３０は（Ｎ−１−ｉ）番目の変調ビットの１番目のビット位置ｓ_０（Ｎ−１−ｉ）には符号語シーケンスのビットの列のうち、ｘ（２×Ｎ＋ｉ）ビットをマッピングし、（Ｎ−１−ｉ）番目の変調ビットの２番目のビット位置ｓ_１（Ｎ−１−ｉ）には符号語シーケンスのビットの列のうち、ｘ（２×ｉ＋１）ビットをマッピングし、（Ｎ−１−ｉ）番目の変調ビットの３番目のビット位置ｓ_２（Ｎ−１−ｉ）には符号語シーケンスのビットの列のうち、ｘ（２×ｉ）ビットをマッピングする。ステップ６１２の動作は変調ビットのすべてのビット位置に対するマッピング動作が完了されるとステップ６１３で判断されるまで行われる。すなわち、ステップ６１３で前記シーケンスマッパー１３０はｉがＮより小さいと判断される場合、ステップ６１４でｉの値を１増加させた後、ステップ６１２に戻る。
【０１６８】
実施例Ｄ−２（１６ＱＡＭの場合）
１．第１区間のビット−１番目から｛２×Ｎ｝番目までのビットを逆順にＮ個の各変調ビット内の４番目のビットｓ_３及び２番目のビットｓ_１の位置にマッピングする。
【０１６９】
２．第２区間のビット−｛２×Ｎ＋１｝番目から｛４×Ｎ｝番目までのビットを逆順にＮ個の各変調ビット内の３番目のビットｓ_２及び１番目のビットｓ_０の位置にマッピングする。
【０１７０】
前記過程は下記の数６７乃至数７０のように定理される。再配列以前の符号語シーケンスの各ビットは図２９に示したように再配列される。
【０１７１】
【数６７】

【０１７２】
【数６８】

【０１７３】
【数６９】

【０１７４】
【数７０】

【０１７５】
図２９は、本発明の実施例に応じて符号語シーケンスの後部分により高い電力が割当てられた場合、１６ＱＡＭ変調方式のためのビット再配列動作を示した図である。このようなビット再配列動作は図１７に示したビット再配列動作と同一であるということに注意すべきである。
【０１７６】
図２９を参照すれば、４Ｎ個のビット列から構成される符号語シーケンスは第１区間及び第２区間に分割される。第１区間は前記符号語シーケンスの１番目のビットｘ（０）から｛２Ｎ｝番目のビットｘ（２Ｎ−１）までの区間である。第２区間は前記符号語シーケンスの｛２×Ｎ＋１｝番目のビットｘ（２Ｎ）から｛４Ｎ｝番目のビットｘ（４Ｎ−１）までの区間である。この際、変調ビットは４ビットからなり、前記符号語シーケンスに対応する変調ビットの数はＮである。
【０１７７】
１番目の変調ビットの１番目のビット位置ｓ_０（０）には前記符号語シーケンスの第２区間の｛４Ｎ｝番目のビットｘ（４Ｎ−１）がマッピングされ、２番目のビット位置ｓ_１（０）には前記符号語シーケンスの第１区間の｛２Ｎ｝番目のビットｘ（２Ｎ−１）がマッピングされ、３番目のビット位置ｓ_２（０）には前記符号語シーケンスの第２区間の｛４×Ｎ−１｝番目のビットｘ（４Ｎ−２）がマッピングされ、４番目のビット位置ｓ_３（０）には前記符号語シーケンスの第１区間の｛２×Ｎ−１｝番目のビットｘ（２Ｎ−２）がマッピングされる。
【０１７８】
２番目の変調ビットの１番目のビット位置ｓ_０（１）には前記符号語シーケンスの第２区間の｛４×Ｎ−２｝番目のビットｘ（４Ｎ−３）がマッピングされ、２番目のビット位置ｓ_１（１）には前記符号語シーケンスの第１区間の｛２×Ｎ−２｝番目のビットｘ（２Ｎ−３）がマッピングされ、３番目のビット位置ｓ_２（１）には前記符号語シーケンスの第２区間の｛４×Ｎ−３｝番目のビットｘ（４Ｎ−４）がマッピングされ、４番目のビット位置ｓ_３（１）には前記符号語シーケンスの第１区間の｛２×Ｎ−３｝番目のビットｘ（２Ｎ−４）がマッピングされる。
【０１７９】
｛Ｎ−１｝番目の変調ビットの１番目のビット位置ｓ_０（Ｎ−２）には前記符号語シーケンスの第２区間の４番目のビットｘ（２Ｎ＋３）がマッピングされ、２番目のビット位置ｓ_１（Ｎ−２）には前記符号語シーケンスの第１区間の４番目のビットｘ（３）がマッピングされ、３番目のビット位置ｓ_２（Ｎ−２）には前記符号語シーケンスの第２区間の３番目のビットｘ（２Ｎ＋２）がマッピングされ、４番目のビット位置ｓ_３（Ｎ−２）には前記符号語シーケンスの第１区間の３番目のビットｘ（２）がマッピングされる。
【０１８０】
Ｎ番目の変調ビットの１番目のビット位置ｓ_０（Ｎ−１）には前記符号語シーケンスの第２区間の２番目のビットｘ（２Ｎ＋１）がマッピングされ、２番目のビット位置ｓ_１（Ｎ−１）には前記符号語シーケンスの第１区間の２番目のビットｘ（１）がマッピングされ、３番目のビット位置ｓ_２（Ｎ−１）には前記符号語シーケンスの第２区間の１番目のビットｘ（２Ｎ）がマッピングされ、４番目のビット位置ｓ_３（Ｎ−１）には前記符号語シーケンスの第１区間の１番目のビットｘ（０）がマッピングされる。
【０１８１】
図３０は本発明の実施例に応じて符号語シーケンスの後部分により高い電力が割当てられた場合、１６ＱＡＭ変調方式のためのビット再配列動作の処理過程を示した図である。このような処理過程は図１のシーケンスマッパー１３０により行われる。
【０１８２】
図３０を参照すれば、ステップ７１１で前記シーケンスマッパー１３０はｉを０に設定する。ステップ７１２で前記シーケンスマッパー１３０は変調ビットの該当ビット位置に符号語シーケンスの各ビットを再配列する動作を前記数６７乃至７０に応じて行う。すなわち、前記シーケンスマッパー１３０は（Ｎ−１−ｉ）番目の変調ビットの１番目のビット位置ｓ_０（Ｎ−１−ｉ）には符号語シーケンスのビットの列のうち、ｘ（２×Ｎ＋２×ｉ＋１）ビットをマッピングし、（Ｎ−１−ｉ）番目の変調ビットの２番目のビット位置ｓ_１（Ｎ−１−ｉ）には符号語シーケンスのビットの列のうち、ｘ（２×ｉ＋１）ビットをマッピングし、（Ｎ−１−ｉ）番目の変調ビットの３番目のビット位置ｓ_２（Ｎ−１−ｉ）には符号語シーケンスのビットの列のうち、ｘ（２×Ｎ＋２×ｉ）ビットをマッピングし、（Ｎ−１−ｉ）番目の変調ビットの４番目のビット位置ｓ_３（Ｎ−１−ｉ）には符号語シーケンスのビットの列のうち、ｘ（２×ｉ）ビットをマッピングする。ステップ７１２の動作は変調ビットのすべてのビット位置に対するマッピング動作が完了されるとステップ７１３で判断されるまで行われる。すなわち、ステップ７１３で前記シーケンスマッパー１３０はｉがＮより小さいと判断される場合、ステップ７１４でｉの値を１増加させた後、ステップ７１２に戻る。
【０１８３】
実施例Ｄ−３（６４ＱＡＭの場合）
１．第１区間のビット−１番目から｛２×Ｎ｝番目までのビットを逆順にＮ個の各変調ビット内の６番目のビットｓ_５及び３番目のビットｓ_２の位置にマッピングする。
【０１８４】
２．第２区間のビット−｛２×Ｎ＋１｝番目から｛４×Ｎ｝番目までのビットを逆順にＮ個の各変調ビット内の５番目のビットｓ_４及び２番目のビットｓ_１の位置にマッピングする。
【０１８５】
３．第３区間のビット−｛４×Ｎ＋１｝番目から｛６×Ｎ｝番目までのビットを逆順にＮ個の各変調ビット内の４番目のビットｓ_３及び１番目のビットｓ_０の位置にマッピングする。
【０１８６】
前記過程は下記の数７１乃至数７６のように定理される。再配列以前の符号語シーケンスの各ビットは図３１に示したように再配列される。
【０１８７】
【数７１】

【０１８８】
【数７２】

【０１８９】
【数７３】

【０１９０】
【数７４】

【０１９１】
【数７５】

【０１９２】
【数７６】

【０１９３】
図３１は本発明の実施例に応じて符号語シーケンスの後部分により高い電力が割当てられた場合、６４ＱＡＭ変調方式のためのビット再配列動作を示した図である。このようなビット再配列動作は図１９に示したビット再配列動作と同一であるということに注意すべきである。
【０１９４】
図３１を参照すれば、６Ｎ個のビット列から構成される符号語シーケンスは第１区間、第２区間及び第３区間に分割される。第１区間は前記符号語シーケンスの１番目のビットｘ（０）から｛２×Ｎ｝番目のビットｘ（２Ｎ−１）までの区間である。第２区間は前記符号語シーケンスの｛２×Ｎ＋１｝番目のビットｘ（２Ｎ）から｛４×Ｎ｝番目のビットｘ（４Ｎ−１）までの区間である。第３区間は前記符号語シーケンスの｛４×Ｎ＋１｝番目のビットｘ（４Ｎ）から｛６×Ｎ｝番目のビットｘ（６Ｎ−１）までの区間である。この際、変調ビットは６ビットからなり、前記符号語シーケンスに対応する変調ビットの数はＮである。
【０１９５】
１番目の変調ビットの１番目のビット位置ｓ_０（０）には前記符号語シーケンスの第３区間の｛６×Ｎ｝番目のビットｘ（６Ｎ−１）がマッピングされ、２番目のビット位置ｓ_１（０）には前記符号語シーケンスの第２区間の｛４×Ｎ｝番目のビットｘ（４Ｎ−１）がマッピングされ、３番目のビット位置ｓ_２（０）には前記符号語シーケンスの第１区間の｛２×Ｎ｝番目のビットｘ（２Ｎ−１）がマッピングされ、４番目のビット位置ｓ_３（０）には前記符号語シーケンスの第３区間の｛６×Ｎ−１｝番目のビットｘ（６Ｎ−２）がマッピングされ、５番目のビット位置ｓ_４（０）には前記符号語シーケンスの第２区間の｛４×Ｎ−１｝番目のビットｘ（４Ｎ−２）がマッピングされ、６番目のビット位置ｓ_５（０）には前記符号語シーケンスの第１区間の｛２×Ｎ−１｝番目のビットｘ（２Ｎ−２）がマッピングされる。
【０１９６】
Ｎ番目の変調ビットの１番目のビット位置ｓ_０（Ｎ−１）には前記符号語シーケンスの第３区間の２番目のビットｘ（４Ｎ＋１）がマッピングされ、２番目のビット位置ｓ_１（Ｎ−１）には前記符号語シーケンスの第２区間の２番目のビットｘ（２Ｎ＋１）がマッピングされ、３番目のビット位置ｓ_２（Ｎ−１）には前記符号語シーケンスの第１区間の２番目のビットｘ（１）がマッピングされ、４番目のビット位置ｓ_３（Ｎ−１）には前記符号語シーケンスの第３区間の１番目のビットｘ（４Ｎ）がマッピングされ、５番目のビット位置ｓ_４（Ｎ−１）には前記符号語シーケンスの第２区間の１番目のビットｘ（２Ｎ）がマッピングされ、６番目のビット位置ｓ_５（Ｎ−１）には前記符号語シーケンスの第１区間の１番目のビットｘ（０）がマッピングされる。
【０１９７】
図３２は本発明の実施例に応じて符号語シーケンスの後部分により高い電力が割当てられた場合、６４ＱＡＭ変調方式のためのビット再配列動作の処理過程を示した図である。このような処理過程は図１のシーケンスマッパー１３０により行われる。
【０１９８】
図３２を参照すれば、ステップ８１１で前記シーケンスマッパー１３０はｉを０に設定する。ステップ８１２で前記シーケンスマッパー１３０は変調ビットの該当ビット位置に符号語シーケンスの各ビットを再配列する動作を前記数７１乃至数７６に応じて行う。すなわち、前記シーケンスマッパー１３０は（Ｎ−１−ｉ）番目の変調ビットの１番目のビット位置ｓ_０（Ｎ−１−ｉ）には符号語シーケンスのビットの列のうち、ｘ（４×Ｎ＋２×ｉ＋１）ビットをマッピングし、（Ｎ−１−ｉ）番目の変調ビットの２番目のビット位置ｓ_１（Ｎ−１−ｉ）には符号語シーケンスのビットの列のうち、ｘ（２×Ｎ＋２×ｉ＋１）ビットをマッピングし、（Ｎ−１−ｉ）番目の変調ビットの３番目のビット位置ｓ_２（Ｎ−１−ｉ）には符号語シーケンスのビットの列のうち、ｘ（２×ｉ＋１）ビットをマッピングし、（Ｎ−１−ｉ）番目の変調ビットの４番目のビット位置ｓ_３（Ｎ−１−ｉ）には符号語シーケンスのビットの列のうち、ｘ（４×Ｎ＋２×ｉ）ビットをマッピングし、（Ｎ−１−ｉ）番目の変調ビットの５番目のビット位置ｓ_４（Ｎ−１−ｉ）には符号語シーケンスのビットの列のうち、ｘ（２×Ｎ＋２×ｉ）ビットをマッピングし、（Ｎ−１−ｉ）番目の変調ビットの６番目のビット位置ｓ_５（Ｎ−１−ｉ）には符号語シーケンスのビットの列のうち、ｘ（２×ｉ）ビットをマッピングする。ステップ８１２の動作は変調ビットのすべてのビット位置に対するマッピング動作が完了されるとステップ８１３で判断されるまで行われる。すなわち、ステップ８１３で前記シーケンスマッパー１３０はｉがＮより小さいと判断される場合、ステップ８１４でｉの値を１増加させた後、ステップ８１２に戻る。
【０１９９】
以上、本発明の実施例に応じてチャンネル符号器やチャンネルインターリーバーの出力符号語シーケンスのビットを変調器への入力前に再配列する動作を説明した。次には復調器の出力値をチャンネル復号器やチャンネルデインターリーバーへの入力前にもとの符号語シーケンスの順序に配列する動作を説明する。
【０２００】
復調器の出力値をもとの符号語シーケンスの順序に配列する動作は上述した再配列動作を逆に適用すればよい。復調器の出力シーケンスを
【０２０１】
【数７７】

【０２０２】
と表示し、チャンネル復号器やチャンネルデインターリーバーへの入力前にもとの順序に配列したシーケンスを｛ｙ_０，‥‥，ｙ_ｋ， ‥‥，ｙ_{Ｎｘｍ−１}｝と表示すると、復調器の出力値をチャンネル復号器やチャンネルデインターリーバーへの入力前にもとの順序に配列する方法は、前記数５１乃至数７６での右項を左項に移動させながら、ｘの代わりにｙを使用し、左項を右項に移動させながら、ｓの代わりにｔを使用することにより、数式表現が可能になる。例えば、前記数７６を
【０２０３】
【数７８】

【０２０４】
のように換えて復調器の出力値をもとの順序に配列する方式でも使用することができる。
【０２０５】
性能分析
図３３は電力が均等に割当てられた符号語シーケンスを８ＰＳＫ変調方式を使用して変調するとき、従来の技術と本発明の実施例による平均ビットエラー率の性能を比較した図である。
【０２０６】
図３４は電力が均等に割当てられた符号語シーケンスを８ＰＳＫ変調方式を使用して変調するとき、従来の技術と本発明の実施例による平均パケットエラー率の性能を比較した図である。
【０２０７】
図３５は電力が均等に割当てられた符号語シーケンスを１６ＱＡＭ方式を使用して変調するとき、従来の技術と本発明の実施例による平均ビットエラー率の性能を比較した図である。
【０２０８】
図３６は電力が均等に割当てられた符号語シーケンスを１６ＱＡＭ方式を使用して変調するとき、従来の技術と本発明の実施例による平均パケットエラー率の性能を比較した図である。
【０２０９】
前記図３３乃至図３６を参照すれば、本発明の実施例でのように符号語シーケンスの各ビットを再配列することにより、再配列しない従来の技術に比べて優れた性能を示す。
【０２１０】
【発明の効果】
上述したように、本発明はＱＰＳＫより高い変調レベルを有する多重レベルの変／復調方式を使用する通信システムで、チャンネル符号器やチャンネルインターリーバーの出力符号語シーケンスのビットのうち、システム部分に属するビットを変調器への入力前に多重レベルの変調ビットを構成するビットの位置のうち、高い信頼度を有するビットの位置に位置するように再配列し、復調器の出力値をチャンネル復号器やチャンネルデインターリーバーへの入力前にもとの順序に配列することにより、システムの平均ビットエラー率及び平均パケットエラー率を改善することができる。さらに、本発明によるシーケンスの再配列方法はシステムの複雑度や時間遅延の増加なしに達成されることができる。
【０２１１】
以上、本発明の詳細な説明では具体的な実施例を参照して詳細に説明したが、各種の変形が本発明の特許請求の範囲を逸脱しない限り、当該技術分野における通常の知識を持つ者により可能なのは明らかである。例えば、本発明では８ＰＳＫ、１６ＱＡＭ、６４ＱＡＭの変調方式について説明したが、本発明によるシーケンス再配列方法は他の変調方式にも適用されることができる。
【図面の簡単な説明】
【図１】本発明の実施例による符号語シーケンスの再配列のためのシーケンスマッパーを含む送信装置の構成を示した図である。
【図２】本発明の実施例によるシーケンスデマッパーを含む受信装置の構成を示した図である。
【図３】８ＰＳＫ（位相偏移変調）方式の信号写像表を示した図である。
【図４】１６ＱＡＭ（直交振幅変調）方式の信号写像表を示した図である。
【図５】６４ＱＡＭ方式の信号写像表を示した図である。
【図６】符号語シーケンスに電力が均等に割当てられた場合を示した図である。
【図７】符号語シーケンスの前部分により高い電力が割当てられた場合を示した図である。
【図８】符号語シーケンスの後部分により高い電力が割当てられた場合を示した図である。
【図９】本発明の実施例に応じて符号語シーケンスに電力が均等に割当てられた場合、８ＰＳＫ変調方式のためのビット再配列動作を符号語シーケンスビットの観点から示した図である。
【図１０】本発明の実施例に応じて符号語シーケンスに電力が均等に割当てられた場合、８ＰＳＫ変調方式のためのビット再配列動作の処理過程を符号語シーケンスビットの観点から示した図である。
【図１１】本発明の実施例に応じて符号語シーケンスに電力が均等に割当てられた場合、１６ＱＡＭ方式のためのビット再配列動作を符号語シーケンスビットの観点から示した図である。
【図１２】本発明の実施例に応じて符号語シーケンスに電力が均等に割当てられた場合、１６ＱＡＭ方式のためのビット再配列動作の処理過程を符号語シーケンスビットの観点から示した図である。
【図１３】本発明の実施例に応じて符号語シーケンスに電力が均等に割当てられた場合、６４ＱＡＭ方式のためのビット再配列動作を符号語シーケンスビットの観点から示した図である。
【図１４】本発明の実施例に応じて符号語シーケンスに電力が均等に割当てられた場合、６４ＱＡＭ方式のためのビット再配列動作の処理過程を符号語シーケンスビットの観点から示した図である。
【図１５】本発明の実施例に応じて符号語シーケンスの後部分により高い電力が割当てられた場合、８ＰＳＫ変調方式のためのビット再配列動作を符号語シーケンスビットの観点から示した図である。
【図１６】本発明の実施例に応じて符号語シーケンスの後部分により高い電力が割当てられた場合、８ＰＳＫ変調方式のためのビット再配列動作の処理過程を符号語シーケンスビットの観点から示した図である。
【図１７】本発明の実施例に応じて符号語シーケンスの後部分により高い電力が割当てられた場合、１６ＱＡＭ方式のためのビット再配列動作を符号語シーケンスビットの観点から示した図である。
【図１８】本発明の実施例に応じて符号語シーケンスの後部分により高い電力が割当てられた場合、１６ＱＡＭ方式のためのビット再配列動作の処理過程を符号語シーケンスビットの観点から示した図である。
【図１９】本発明の実施例に応じて符号語シーケンスの後部分により高い電力が割当てられた場合、６４ＱＡＭ方式のためのビット再配列動作を符号語シーケンスビットの観点から示した図である。
【図２０】本発明の実施例に応じて符号語シーケンスの後部分により高い電力が割当てられた場合、６４ＱＡＭ方式のためのビット再配列動作の処理過程を符号語シーケンスビットの観点から示した図である。
【図２１】本発明の実施例に応じて符号語シーケンスに電力が均等に割当てられた場合、８ＰＳＫ変調方式のためのビット再配列動作を変調ビットの観点から示した図である。
【図２２】本発明の実施例に応じて符号語シーケンスに電力が均等に割当てられた場合、８ＰＳＫ変調方式のためのビット再配列動作の処理過程を変調ビットの観点から示した図である。
【図２３】本発明の実施例に応じて符号語シーケンスに電力が均等に割当てられた場合、１６ＱＡＭ方式のためのビット再配列動作を変調ビットの観点から示した図である。
【図２４】本発明の実施例に応じて符号語シーケンスに電力が均等に割当てられた場合、１６ＱＡＭ方式のためのビット再配列動作の処理過程を変調ビットの観点から示した図である。
【図２５】本発明の実施例に応じて符号語シーケンスに電力が均等に割当てられた場合、６４ＱＡＭ方式のためのビット再配列動作を変調ビットの観点から示した図である。
【図２６】本発明の実施例に応じて符号語シーケンスに電力が均等に割当てられた場合、６４ＱＡＭ方式のためのビット再配列動作の処理過程を変調ビットの観点から示した図である。
【図２７】本発明の実施例に応じて符号語シーケンスの後部分により高い電力が割当てられた場合、８ＰＳＫ変調方式のためのビット再配列動作を変調ビットの観点から示した図である。
【図２８】本発明の実施例に応じて符号語シーケンスの後部分により高い電力が割当てられた場合、８ＰＳＫ変調方式のためのビット再配列動作の処理過程を変調ビットの観点から示した図である。
【図２９】本発明の実施例に応じて符号語シーケンスの後部分により高い電力が割当てられた場合、１６ＱＡＭ方式のためのビット再配列動作を変調ビットの観点から示した図である。
【図３０】本発明の実施例に応じて符号語シーケンスの後部分により高い電力が割当てられた場合、１６ＱＡＭ方式のためのビット再配列動作の処理過程を変調ビットの観点から示した図である。
【図３１】本発明の実施例に応じて符号語シーケンスの後部分により高い電力が割当てられた場合、６４ＱＡＭ方式のためのビット再配列動作を変調ビットの観点から示した図である。
【図３２】本発明の実施例に応じて符号語シーケンスの後部分により高い電力が割当てられた場合、６４ＱＡＭ変調方式のためのビット再配列動作の処理過程を変調ビットの観点から示した図である。
【図３３】電力が均等に割当てられた符号語シーケンスを８ＰＳＫ変調方式を用いて変調するとき、従来の技術と本発明の実施例による平均ビットエラー率の性能とを比較した図である。
【図３４】電力が均等に割当てられた符号語シーケンスを８ＰＳＫ変調方式を用いて変調するとき、従来の技術と本発明の実施例による平均パケットエラー率の性能とを比較した図である。
【図３５】電力が均等に割当てられた符号語シーケンスを１６ＱＡＭ方式を用いて変調するとき、従来の技術と本発明の実施例による平均ビットエラー率の性能とを比較した図である。
【図３６】電力が均等に割当てられた符号語シーケンスを１６ＱＡＭ方式を用いて変調するとき、従来の技術と本発明の実施例による平均パケットエラー率の性能とを比較した図である。

Claims (94)

1. 符号化器から出力されるビットの列を２^ｍ−ａｒｙ変調のためのビットの列にマッピングするための方法において、
   前記符号化器からの前記ビットの列を少なくとも第１区分と第２区分に分割し、前記第１区分は前記ビットのうち、重要度が相対的に高いビットを含み、前記第２区分は前記ビットのうち、重要度が相対的に低いビットを含む過程と、
   前記２^ｍ−ａｒｙ変調のためのビットの各々を示すｍビットの列のうち、信頼度の高いビット位置に前記第１区分に位置されたビットを配列し、前記ｍビットの列のうち、信頼度の低いビット位置に前記第２区分に位置されたビットを配列する過程とを含むことを特徴とする前記方法。
2. 前記符号化器から出力されるビットの列を前記第１区分のビットより重要度が低く、前記第２区分のビットよりは重要度の高いビットを含む第３区分に分割する過程と、
   前記第３区分に位置されたビットを前記信頼度の高いビット位置より信頼度が低く、前記信頼度の低いビット位置よりは信頼度の高い前記ｍビットの列のビット位置に配列する過程をさらに含むことを特徴とする請求項１に記載の前記方法。
3. 前記第１区分に位置されたビット及び前記第２区分に位置されたビットはそれぞれ前記信頼度の高いビット位置及び前記信頼度の低いビット位置の初期位置から順次に配列されることを特徴とする請求項１に記載の前記方法。
4. 前記配列されたビットの列の電力は均等に割当てられていることを特徴とする請求項３に記載の前記方法。
5. 前記配列されたビットの列の前部分の電力は後部分の電力より高く割当てられていることを特徴とする請求項３に記載の前記方法。
6. 前記第１区分に位置されたビット及び前記第２区分に位置されたビットはそれぞれ前記信頼度の高いビット位置及び前記信頼度の低いビット位置の最終位置から順次に配列されることを特徴とする請求項１に記載の前記方法。
7. 前記配列されたビットの列の後部分の電力は前部分の電力より高く割当てられていることを特徴とする請求項６に記載の前記方法。
8. 前記配列されたビットを８ＰＳＫ（８−ａｒｙ Ｐｈａｓｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）方式で変調する過程をさらに含むことを特徴とする請求項１に記載の前記方法。
9. 前記配列されたビットを１６ＱＡＭ（１６−ａｒｙ Ｑｕａｄｒａｔｕｒｅ Ａｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎ）方式で変調する過程をさらに含むことを特徴とする請求項１に記載の前記方法。
10. 前記配列されたビットを６４ＱＡＭ（６４−ａｒｙ Ｑｕａｄｒａｔｕｒｅ Ａｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎ）方式で変調する過程をさらに含むことを特徴とする請求項２に記載の前記方法。
11. 符号化器と前記符号化器から出力されるビットの列をインターリービングするインターリーバーとを含む通信システムで、前記インターリーバーから出力されるビットの列を２^ｍ−ａｒｙ変調のためのビットの列にマッピングするための方法において、
    前記インターリーバーからの前記ビットの列を少なくとも第１区分と第２区分に分割し、前記第１区分は前記ビットのうち、重要度が相対的に高いビットを含み、前記第２区分は前記ビットのうち、重要度が相対的に低いビットを含む過程と、
    前記２^ｍ−ａｒｙ変調のためのビットの各々を示すｍビットの列のうち、信頼度の高いビット位置に前記第１区分に位置されたビットを配列し、前記ｍビットの列のうち、信頼度の低いビット位置に前記第２区分に位置されたビットを配列する過程とを含むことを特徴とする前記方法。
12. 前記符号化器から出力されるビットの列を前記第１区分のビットより重要度が低く、前記第２区分のビットよりは重要度の高いビットを含む第３区分に分割する過程と、
    前記第３区分に位置されたビットを前記信頼度の高いビット位置より信頼度が低く、前記信頼度の低いビット位置よりは信頼度の高い前記ｍビットの列のビット位置に配列する過程をさらに含むことを特徴とする請求項１１に記載の前記方法。
13. 前記第１区分に位置されたビット及び前記第２区分に位置されたビットはそれぞれ前記信頼度の高いビット位置及び前記信頼度の低いビット位置の初期位置から順次に配列されることを特徴とする請求項１１に記載の前記方法。
14. 前記配列されたビットの列の電力は均等に割当てられていることを特徴とする請求項１３に記載の前記方法。
15. 前記配列されたビットの列の前部分の電力は後部分の電力より高く割当てられていることを特徴とする請求項１３に記載の前記方法。
16. 前記第１区分に位置されたビット及び前記第２区分に位置されたビットはそれぞれ前記信頼度の高いビット位置及び前記信頼度の低いビット位置の最終位置から順次に配列されることを特徴とする請求項１１に記載の前記方法。
17. 前記配列されたビットの列の後部分の電力は前分部の電力より高く割当てられていることを特徴とする請求項１６に記載の前記方法。
18. 前記配列されたビットを８ＰＳＫ（８−ａｒｙ Ｐｈａｓｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）方式で変調する過程をさらに含むことを特徴とする請求項１１に記載の前記方法。
19. 前記配列されたビットを１６ＱＡＭ（１６−ａｒｙ Ｑｕａｄｒａｔｕｒｅ Ａｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎ）方式で変調する過程をさらに含むことを特徴とする請求項１１に記載の前記方法。
20. 前記配列されたビットを６４ＱＡＭ（６４−ａｒｙ Ｑｕａｄｒａｔｕｒｅ Ａｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎ）方式で変調する過程をさらに含むことを特徴とする請求項１２に記載の前記方法。
21. 符号化器と、
    前記符号化器からのビットの列を少なくとも第１区分と第２区分に分割し、前記第１区分は前記ビットのうち、重要度が相対的に高いビットを含み、前記第２区分は前記ビットのうち、重要度が相対的に低いビットを含み、２^ｍ−ａｒｙ変調のためのビットの各々を示すｍビットの列のうち、信頼度の高いビット位置に前記第１区分に位置されたビットを配列し、前記ｍビットの列のうち、信頼度の低いビット位置に前記第２区分に位置されたビットを配列するシーケンスマッパー（ｓｅｑｕｅｎｃｅ ｍａｐｐｅｒ）と、
    前記配列されたビットの列を２^ｍ−ａｒｙ変調する変調器とを含むことを特徴とする通信システムの送信装置。
22. 前記シーケンスマッパーは、
    前記符号化器から出力されるビットの列を前記第１区分のビットより重要度が低く、前記第２区分のビットよりは重要度の高いビットを含む第３区分に分割する過程と、
    前記第３区分に位置されたビットを前記信頼度の高いビット位置より信頼度が低く、前記信頼度の低いビット位置よりは信頼度の高い前記ｍビットの列のビット位置に配列する過程とをさらに含むことを特徴とする請求項２１に記載の前記装置。
23. 前記シーケンスマッパーは、前記第１区分に位置されたビット及び前記第２区分に位置されたビットをそれぞれ前記信頼度の高いビット位置及び前記信頼度の低いビット位置の初期位置から順次に配列することを特徴とする請求項２１に記載の前記装置。
24. 前記配列されたビットの列の電力は均等に割当てられていることを特徴とする請求項２３に記載の前記装置。
25. 前記配列されたビットの列の前部分の電力は後部分の電力より高く割当てられていることを特徴とする請求項２３に記載の前記装置。
26. 前記シーケンスマッパーは、前記第１区分に位置されたビット及び前記第２区分に位置されたビットをそれぞれ前記信頼度の高いビット位置及び前記信頼度の低いビット位置の最終位置から順次に配列することを特徴とする請求項２１に記載の前記装置。
27. 前記配列されたビットの列の後部分の電力は前部分の電力より高く割当てられていることを特徴とする請求項２６に記載の前記装置。
28. 前記変調器は８ＰＳＫ（８−ａｒｙ Ｐｈａｓｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）方式の変調器であることを特徴とする請求項２１に記載の前記装置。
29. 前記変調器は１６ＱＡＭ（１６−ａｒｙ Ｑｕａｄｒａｔｕｒｅ Ａｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎ）方式の変調器であることを特徴とする請求項２１に記載の前記装置。
30. 前記変調器は６４ＱＡＭ（６４−ａｒｙ Ｑｕａｄｒａｔｕｒｅ Ａｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎ）方式の変調器であることを特徴とする請求項２２に記載の前記装置。
31. 符号化器と、
    前記符号化器から出力されるビットの列をインターリービングするインターリーバーと、
    前記インターリーバーからのビットの列を少なくとも第１区分と第２区分に分割し、前記第１区分は前記符号化器からの前記ビットのうち、重要度が相対的に高いビットを含み、前記第２区分は前記ビットのうち、重要度が相対的に低いビットを含み、２^ｍ−ａｒｙ変調のためのビットの各々を示すｍビットの列のうち、信頼度の高いビット位置に前記第１区分に位置されたビットを配列し、前記ｍビットの列のうち、信頼度の低いビット位置に前記第２区分に位置されたビットを配列するシーケンスマッパーと、
    前記配列されたビットの列を２^ｍ−ａｒｙ変調する変調器とを含むことを特徴とする通信システムの送信装置。
32. 前記シーケンスマッパーは、
    前記ビットの列を前記第１区分のビットより重要度が低く、前記第２区分のビットよりは重要度の高いビットを含む第３区分に分割する過程と、
    前記第３区分に位置されたビットを前記信頼度の高いビット位置より信頼度が低く、前記信頼度の低いビット位置よりは信頼度の高い前記ｍビットの列のビット位置に配列する過程とをさらに含むことを特徴とする請求項３１に記載の前記装置。
33. 前記シーケンスマッパーは、前記第１区分に位置されたビット及び前記第２区分に位置されたビットをそれぞれ前記信頼度の高いビット位置及び前記信頼度の低いビット位置の初期位置から順次に配列することを特徴とする請求項３１に記載の前記装置。
34. 前記配列されたビットの列の電力は均等に割当てられていることを特徴とする請求項３３に記載の前記装置。
35. 前記配列されたビットの列の前部分の電力は後部分の電力より高く割当てられていることを特徴とする請求項３３に記載の前記装置。
36. 前記シーケンスマッパーは、前記第１区分に位置されたビット及び前記第２区分に位置されたビットをそれぞれ前記信頼度の高いビット位置及び前記信頼度の低いビット位置の最終位置から順次に配列することを特徴とする請求項３１に記載の前記装置。
37. 前記配列されたビットの列の後部分の電力は前部分の電力より高く割当てられていることを特徴とする請求項３６に記載の前記装置。
38. 前記変調器は８ＰＳＫ（８−ａｒｙ Ｐｈａｓｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）方式の変調器であることを特徴とする請求項３１に記載の前記装置。
39. 前記変調器は１６ＱＡＭ（１６−ａｒｙ Ｑｕａｄｒａｔｕｒｅ Ａｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎ）方式の変調器であることを特徴とする請求項３１に記載の前記装置。
40. 前記変調器は６４ＱＡＭ（６４−ａｒｙ Ｑｕａｄｒａｔｕｒｅ Ａｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎ）方式の変調器であることを特徴とする請求項３２に記載の前記装置。
41. 符号化器から出力されるビットの列を８ＰＳＫ（８−ａｒｙ Ｐｈａｓｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）変調のためのビットの列にマッピングするための方法において、
    前記符号化器からの前記ビットの列を第１区分と第２区分に分割し、前記第１区分は前記ビットのうち、重要度が相対的に高いビットを含み、前記第２区分は前記ビットのうち、重要度が相対的に低いビットを含む過程と、
    前記８ＰＳＫ変調のためのビットの各々を示す３ビットの列のうち、信頼度の高いビット位置に前記第１区分に位置されたビットを配列し、前記３ビットの列のうち、信頼度の低いビット位置に前記第２区分に位置されたビットを配列する過程とを含むことを特徴とする前記方法。
42. 前記符号化器からの前記ビットの列がＮビットからなる場合、前記第１区分は１番目から｛（２／３）×Ｎ｝番目までのビットを含み、前記第２区分は｛（２／３）×Ｎ＋１｝番目からＮ番目までのビットを含むことを特徴とする請求項４１に記載の前記方法。
43. 前記信頼度の高いビット位置は前記８ＰＳＫ変調のためのビットの各々を示す前記３ビットの列のうち、２番目及び３番目のビット位置であることを特徴とする請求項４２に記載の前記方法。
44. 前記信頼度の低いビット位置は前記８ＰＳＫ変調のためのビットの各々を示す前記３ビットの列のうち、１番目のビット位置であることを特徴とする請求項４２に記載の前記方法。
45. 前記第１区分に位置されたビットは次の数式により定められる前記信頼度の高いビット位置に配列されることを特徴とする請求項４２に記載の前記方法。
    

    

    ここで、ｄは前記第１区分に位置されたビットを示し、ｂは前記信頼度の高いビットを示し、ｋはビットの位置を示し、Ａ ｍｏｄ ＢはＡをＢで除算した残りを示し、
    

    

    はＸより小さい最大整数を示す。
46. 前記第１区分に位置されたビットは次の数式により定められる前記信頼度の高いビット位置に配列されることを特徴とする請求項４２に記載の前記方法。
    

    

    ここで、ｄは前記第１区分に位置されたビットを示し、ｂは前記信頼度の高いビットを示し、ｋはビットの位置を示し、Ａ ｍｏｄ ＢはＡをＢで除算した残りを示し、
    

    

    はＸより小さい最大整数を示す。
47. 前記第２区分に位置されたビットは次の数式により定められる前記信頼度の低いビット位置に配列されることを特徴とする請求項４２に記載の前記方法。
    

    

    ここで、ｄは前記第２区分に位置されたビットを示し、ｂは前記信頼度の低いビットを示し、ｋはビットの位置を示す。
48. 前記第２区分に位置されたビットは次の数式により定められる前記信頼度の低いビット位置に配列されることを特徴とする請求項４２に記載の前記方法。
    

    

    ここで、ｄは前記第２区分に位置されたビットを示し、ｂは前記信頼度の低いビットを示し、ｋはビットの位置を示す。
49. 符号化器から出力されるビットの列を１６ＱＡＭ（１６−ａｒｙ Ｑｕａｄｒａｔｕｒｅ Ａｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎ）変調のためのビットの列にマッピングするための方法において、
    前記符号化器からの前記ビットの列を第１区分と第２区分に分割し、前記第１区分は前記ビットのうち、重要度が相対的に高いビットを含み、前記第２区分は前記ビットのうち、重要度が相対的に低いビットを含む過程と、
    前記１６ＱＡＭ変調のためのビットの各々を示す４ビットの列のうち、信頼度の高いビット位置に前記第１区分に位置されたビットを配列し、前記４ビットの列のうち、信頼度の低いビット位置に前記第２区分に位置されたビットを配列する過程とを含むことを特徴とする前記方法。
50. 前記符号化器からの前記ビットの列がＮビットからなる場合、前記第１区分は１番目から｛（１／２）×Ｎ｝番目までのビットを含み、前記第２区分は｛（１／２）×Ｎ＋１｝番目からＮ番目までのビットを含むことを特徴とする請求項４９に記載の前記方法。
51. 前記信頼度の高いビット位置は前記１６ＱＡＭ変調のためのビットの各々を示す前記４ビットの列のうち、２番目及び４番目のビット位置であることを特徴とする請求項５０に記載の前記方法。
52. 前記信頼度の低いビット位置は前記１６ＱＡＭ変調のためのビットの各々を示す前記４ビットの列のうち、１番目及び３番目のビット位置であることを特徴とする請求項５０に記載の前記方法。
53. 前記第１区分に位置されたビットは次の数式により定められる前記信頼度の高いビット位置に配列されることを特徴とする請求項５０に記載の前記方法。
    

    

    ここで、ｄは前記第１区分に位置されたビットを示し、ｂは前記信頼度の高いビットを示し、ｋはビットの位置を示す。
54. 前記第１区分に位置されたビットは次の数式により定められる前記信頼度の高いビット位置に配列されることを特徴とする請求項５０に記載の前記方法。
    

    

    ここで、ｄは前記第１区分に位置されたビットを示し、ｂは前記信頼度の高いビットを示し、ｋはビットの位置を示す。
55. 前記第２区分に位置されたビットは次の数式により定められる前記信頼度の低いビット位置に配列されることを特徴とする請求項５０に記載の前記方法。
    

    

    ここで、ｄは前記第２区分に位置されたビットを示し、ｂは前記信頼度の低いビットを示し、ｋはビットの位置を示す。
56. 前記第２区分に位置されたビットは次の数式により定められる前記信頼度の低いビット位置に配列されることを特徴とする請求項５０に記載の前記方法。
    

    

    ここで、ｄは前記第２区分に位置されたビットを示し、ｂは前記信頼度の低いビットを示し、ｋはビットの位置を示す。
57. 符号化器から出力されるビットの列を６４ＱＡＭ（６４−ａｒｙ Ｑｕａｄｒａｔｕｒｅ Ａｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎ）変調のためのビットの列にマッピングするための方法において、
    前記符号化器からの前記ビットの列を第１区分、第２区分及び第３区分に分割し、前記第１区分は前記ビットのうち、重要度が相対的に高いビットを含み、前記第２区分は前記ビットのうち、重要度が相対的に低いビットを含み、前記第３区分は前記第１区分のビットより重要度が低く、前記第２区分のビットよりは重要度の高いビットを含む過程と、
    前記６４ＱＡＭ変調のためのビットの各々を示す６ビットのうち、信頼度の高いビット位置に前記第１区分に位置されたビットを配列し、前記６ビットの列のうち、信頼度の低いビット位置に前記第２区分に位置されたビットを配列し、前記６ビットの列のうち、前記信頼度の高いビット位置より信頼度が低く、前記信頼度の低いビット位置よりは信頼度の高いビット位置に前記第３区分に位置されたビットを配列する過程とを含むことを特徴とする前記方法。
58. 前記符号化器からの前記ビットの列がＮビットからなる場合、前記第１区分は１番目から｛（１／３）×Ｎ｝番目までのビットを含み、前記第２区分は｛（２／３）×Ｎ＋１｝番目からＮ番目までのビットを含み、前記第３区分は｛（１／３）×Ｎ＋１｝番目から｛（２／３）×Ｎ｝番目までのビットを含むことを特徴とする請求項５７に記載の前記方法。
59. 前記信頼度の高いビット位置は前記６４ＱＡＭ変調のためのビットの各々を示す前記６ビットの列のうち、３番目及び６番目のビット位置であることを特徴とする請求項５８に記載の前記方法。
60. 前記信頼度の低いビット位置は前記６４ＱＡＭ変調のためのビットの各々を示す前記６ビットの列のうち、２番目及び５番目のビット位置であることを特徴とする請求項５８に記載の前記方法。
61. 前記第３区分に位置されたビットに対応するビット位置は前記６４ＱＡＭ変調のためのビットの各々を示す前記６ビットの列のうち、１番目及び４番目のビット位置であることを特徴とする請求項５８に記載の前記方法。
62. 前記第１区分に位置されたビットは次の数式により定められる前記信頼度の高いビット位置に配列されることを特徴とする請求項５８に記載の前記方法。
    

    

    ここで、ｄは前記第１区分に位置されたビットを示し、ｂは前記信頼度の高いビットを示し、ｋはビットの位置を示す。
63. 前記第１区分に位置されたビットは次の数式により定められる前記信頼度の高いビット位置に配列されることを特徴とする請求項５８に記載の前記方法。
    

    

    ここで、ｄは前記第１区分に位置されたビットを示し、ｂは前記信頼度の高いビットを示し、ｋはビットの位置を示す。
64. 前記第２区分に位置されたビットは次の数式により定められる前記信頼度の低いビット位置に配列されることを特徴とする請求項５８に記載の前記方法。
    

    

    ここで、ｄは前記第２区分に位置されたビットを示し、ｂは前記信頼度の低いビットを示し、ｋはビットの位置を示す。
65. 前記第２区分に位置されたビットは次の数式により定められる前記信頼度の低いビット位置に配列されることを特徴とする請求項５８に記載の前記方法。
    

    

    ここで、ｄは前記第２区分に位置されたビットを示し、ｂは前記信頼度の低いビットを示し、ｋはビットの位置を示す。
66. 前記第３区分に位置されたビットは次の数式により定められる前記信頼度の高いビット位置に配列されることを特徴とする請求項５８に記載の前記方法。
    

    

    ここで、ｄは前記第３区分に位置されたビットを示し、ｂは前記信頼度の高いビットを示し、ｋはビットの位置を示す。
67. 前記第３区分に位置されたビットは次の数式により定められる前記信頼度の高いビット位置に配列されることを特徴とする請求項５８に記載の前記方法。
    

    

    ここで、ｄは前記第３区分に位置されたビットを示し、ｂは前記信頼度の高いビットを示し、ｋはビットの位置を示す。
68. 符号化器と、
    前記符号化器からの前記ビットの列を第１区分と第２区分に分割し、前記第１区分は前記ビットのうち、重要度が相対的に高いビットを含み、前記第２区分は前記ビットのうち、重要度が相対的に低いビットを含み、８ＰＳＫ変調のためのビットの各々を示す３ビットの列のうち、信頼度の高いビット位置に前記第１区分に位置されたビットを配列し、前記３ビットの列のうち、信頼度の低いビット位置に前記第２区分に位置されたビットを配列するシーケンスマッパーと、
    前記配列されたビットの列を８ＰＳＫ変調する変調器とを含むことを特徴とする通信システムの送信装置。
69. 前記符号化器からの前記ビットの列がＮビットからなる場合、前記第１区分は１番目から｛（２／３）×Ｎ｝番目までのビットを含み、前記第２区分は｛（２／３）×Ｎ＋１｝番目からＮ番目までのビットを含むことを特徴とする請求項６８に記載の前記装置。
70. 前記信頼度の高いビット位置は前記８ＰＳＫ変調のためのビットの各々を示す前記３ビットの列のうち、２番目及び３番目のビット位置であることを特徴とする請求項６９に記載の前記装置。
71. 前記信頼度の低いビット位置は前記８ＰＳＫ変調のためのビットの各々を示す前記３ビットの列のうち、１番目のビット位置であることを特徴とする請求項６９に記載の前記装置。
72. 前記シーケンスマッパーは、前記第１区分に位置されたビットを次の数式により定められる前記信頼度の高いビット位置に配列することを特徴とする請求項６９に記載の前記装置。
    

    

    ここで、ｄは前記第１区分に位置されたビットを示し、ｂは前記信頼度の高いビットを示し、ｋはビットの位置を示し、Ａ ｍｏｄ ＢはＡをＢで除算した残りを示し、
    

    

    はＸより小さい最大整数を示す。
73. 前記シーケンスマッパーは、前記第１区分に位置されたビットを次の数式により定められる前記信頼度の高いビット位置に配列することを特徴とする請求項６９に記載の前記装置。
    

    

    ここで、ｄは前記第１区分に位置されたビットを示し、ｂは前記信頼度の高いビットを示し、ｋはビットの位置を示し、Ａ ｍｏｄ ＢはＡをＢで除算した残りを示し、
    

    

    はＸより小さい最大整数を示す。
74. 前記シーケンスマッパーは、前記第２区分に位置されたビットを次の数式により定められる前記信頼度の低いビット位置に配列することを特徴とする請求項６９に記載の前記装置。
    

    

    ここで、ｄは前記第２区分に位置されたビットを示し、ｂは前記信頼度の低いビットを示し、ｋはビットの位置を示す。
75. 前記シーケンスマッパーは、前記第２区分に位置されたビットを次の数式により定められる前記信頼度の低いビット位置に配列することを特徴とする請求項６９に記載の前記装置。
    

    

    ここで、ｄは前記第２区分に位置されたビットを示し、ｂは前記信頼度の低いビットを示し、ｋはビットの位置を示す。
76. 符号化器と、
    前記符号化器からの前記ビットの列を第１区分と第２区分に分割し、前記第１区分は前記ビットのうち、重要度が相対的に高いビットを含み、前記第２区分は前記ビットのうち、重要度が相対的に低いビットを含み、変調のためのビットの各々を示す４ビットの列のうち、信頼度の高いビット位置に前記第１区分に位置されたビットを配列し、前記４ビットの列のうち、信頼度の低いビット位置に前記第２区分に位置されたビットを配列するシーケンスマッパーと、
    前記配列されたビットの列を１６ＱＡＭ変調する変調器とを含むことを特徴とする通信システムの送信装置。
77. 前記符号化器からの前記ビットの列がＮビットからなる場合、前記第１区分は１番目から｛（１／２）×Ｎ｝番目までのビットを含み、前記第２区分は｛（１／２）×Ｎ＋１｝番目からＮ番目までのビットを含むことを特徴とする請求項７６に記載の前記装置。
78. 前記信頼度の高いビット位置は前記１６ＱＡＭ変調のためのビットの各々を示す前記４ビットの列のうち、２番目及び４番目のビット位置であることを特徴とする請求項７７に記載の前記装置。
79. 前記信頼度の低いビット位置は前記１６ＱＡＭ変調のためのビットの各々を示す前記４ビットの列のうち、１番目及び３番目のビット位置であることを特徴とする請求項７７に記載の前記装置。
80. 前記シーケンスマッパーは、前記第１区分に位置されたビットを次の数式により定められる前記信頼度の高いビット位置に配列することを特徴とする請求項７７に記載の前記装置。
    

    

    ここで、ｄは前記第１区分に位置されたビットを示し、ｂは前記信頼度の高いビットを示し、ｋはビットの位置を示す。
81. 前記シーケンスマッパーは、前記第１区分に位置されたビットを次の数式により定められる前記信頼度の高いビット位置に配列することを特徴とする請求項７７に記載の前記装置。
    

    

    ここで、ｄは前記第１区分に位置されたビットを示し、ｂは前記信頼度の高いビットを示し、ｋはビットの位置を示す。
82. 前記シーケンスマッパーは、前記第２区分に位置されたビットを次の数式により定められる前記信頼度の低いビット位置に配列することを特徴とする請求項７７に記載の前記装置。
    

    

    ここで、ｄは前記第２区分に位置されたビットを示し、ｂは前記信頼度の低いビットを示し、ｋはビットの位置を示す。
83. 前記シーケンスマッパーは、前記第２区分に位置されたビットを次の数式により定められる前記信頼度の低いビット位置に配列することを特徴とする請求項７７に記載の前記装置。
    

    

    ここで、ｄは前記第２区分に位置されたビットを示し、ｂは前記信頼度の低いビットを示し、ｋはビットの位置を示す。
84. 符号化器と、
    前記符号化器からの前記ビットの列を第１区分、第２区分及び第３区分に分割し、前記第１区分は前記ビットのうち、重要度が相対的に高いビットを含み、前記第２区分は前記ビットのうち、重要度が相対的に低いビットを含み、前記第３区分は前記第１区分のビットより重要度が低く、前記第２区分のビットよりは重要度の高いビットを含み、変調のためのビットの各々を示す６ビットの列のうち、信頼度の高いビット位置に前記第１区分に位置されたビットを配列し、前記６ビットの列のうち、信頼度の低いビット位置に前記第２区分に位置されたビットを配列し、前記６ビットの列のうち、前記信頼度の高いビット位置より信頼度が低く、前記信頼度の低いビット位置よりは信頼度の高いビット位置に前記第３区分に位置されたビットを配列するシーケンスマッパーと、
    前記配列されたビットの列を６４ＱＡＭ変調する変調器とを含むことを特徴とする通信システムの送信装置。
85. 前記符号化器からの前記ビットの列がＮビットからなる場合、前記第１区分は１番目から｛（１／３）×Ｎ｝番目までのビットを含み、前記第２区分は｛（２／３）×Ｎ＋１｝番目からＮ番目までのビットを含み、前記第３区分は｛（１／３）×Ｎ＋１｝番目から｛（２／３）×Ｎ｝番目までのビットを含むことを特徴とする請求項８４に記載の前記装置。
86. 前記信頼度の高いビット位置は前記６４ＱＡＭ変調のためのビットの各々を示す前記６ビットの列のうち、３番目及び６番目のビット位置であることを特徴とする請求項８５に記載の前記装置。
87. 前記信頼度の低いビット位置は前記６４ＱＡＭ変調のためのビットの各々を示す前記６ビットの列のうち、２番目及び５番目のビット位置であることを特徴とする請求項８５に記載の前記装置。
88. 前記第３区分に位置されたビットに対応するビット位置は前記６４ＱＡＭ変調のためのビットの各々を示す前記６ビットの列のうち、１番目及び４番目のビット位置であることを特徴とする請求項８５に記載の前記装置。
89. 前記シーケンスマッパーは、前記第１区分に位置されたビットを次の数式により定められる前記信頼度の高いビット位置に配列することを特徴とする請求項８５に記載の前記装置。
    

    

    ここで、ｄは前記第１区分に位置されたビットを示し、ｂは前記信頼度の高いビットを示し、ｋはビットの位置を示す。
90. 前記シーケンスマッパーは、前記第１区分に位置されたビットを次の数式により定められる前記信頼度の高いビット位置に配列することを特徴とする請求項８５に記載の前記装置。
    

    

    ここで、ｄは前記第１区分に位置されたビットを示し、ｂは前記信頼度の高いビットを示し、ｋはビットの位置を示す。
91. 前記シーケンスマッパーは、前記第２区分に位置されたビットを次の数式により定められる前記信頼度の低いビット位置に配列することを特徴とする請求項８５に記載の前記装置。
    

    

    ここで、ｄは前記第２区分に位置されたビットを示し、ｂは前記信頼度の低いビットを示し、ｋはビットの位置を示す。
92. 前記シーケンスマッパーは、前記第２区分に位置されたビットを次の数式により定められる前記信頼度の低いビット位置に配列することを特徴とする請求項８５に記載の前記装置。
    

    

    ここで、ｄは前記第２区分に位置されたビットを示し、ｂは前記信頼度の低いビットを示し、ｋはビットの位置を示す。
93. 前記シーケンスマッパーは、前記第３区分に位置されたビットを次の数式により定められる前記信頼度の高いビット位置に配列することを特徴とする請求項８５に記載の前記装置。
    

    

    ここで、ｄは前記第３区分に位置されたビットを示し、ｂは前記信頼度の高いビットを示し、ｋはビットの位置を示す。
94. 前記シーケンスマッパーは、前記第３区分に位置されたビットを次の数式により定められる前記信頼度の高いビット位置に配列することを特徴とする請求項８５に記載の前記装置。
    

    

    ここで、ｄは前記第３区分に位置されたビットを示し、ｂは前記信頼度の高いビットを示し、ｋはビット位置を示す。