KR20020093648A - 통신시스템의 부호어 시퀀스 재배열 방법 및 장치 - Google Patents

통신시스템의 부호어 시퀀스 재배열 방법 및 장치 Download PDF

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Abstract

직교위상편이변조(QPSK) 방식보다 높은 변조레벨을 가지는 다중레벨 변복조 방식을 사용하는 통신 시스템에서 채널부호기로부터 출력되는 부호어 시퀀스를 재배열하여 변조를 위해 출력하는 방법 및 장치가 개시되어 있다. 이러한 본 발명은 부호화기로부터 출력하는 비트들의 열을 2m-ary 변조를 하기 위한 비트들의 열로 매핑하기 위한 방법 및 장치를 제안한다. 상기 장치는 상기 부호화기로부터의 상기 비트들의 열을 적어도 제1 구분과 제2 구분으로 분할한다. 상기 제1 구분은 상기 부호화기로부터의 상기 비트들중 중요도가 상대적으로 높은 비트들을 포함하고 상기 제2 구분은 상기 비트들중 중요도가 상대적으로 낮은 비트들을 포함한다. 상기 장치는 상기 변조 비트들의 열에서 개개의 변조 비트들을 나타내는 m비트들의 열중 신뢰도가 높은 비트 위치들에 상기 제1 구분에 위치된 비트들을 배열하고 상기 m비트들의 열중 신뢰도가 낮은 비트 위치들에 상기 제2 구분에 위치된 비트들을 배열함을 특징으로 한다.

Description

통신시스템의 부호어 시퀀스 재배열 방법 및 장치 {METHOD AND APPARATUS FOR REARRANGING CODEWORD SEQUENCE IN A COMMUNICATION SYSTEM}
본 발명은 다중레벨 변복조(multi-level modulation/demodulation)방식을 사용하는 통신 시스템에 관한 것으로, 특히 부호어 시퀀스의 비트열을 변조기로 인가하기 전에 재배열하고, 복조기의 복조 출력을 다시 원래의 부호어 시퀀스 형태로 배열하는 방법 및 장치에 관한 것이다.
대표적인 통신시스템인 IMT-200(International Mobile Telecommunications 2000), UMTS(Universal Mobile Telecommunication Systems) 등과 같은 부호분할다중접속(CDMA: Code Division Multiple Access) 방식의 이동 통신시스템에서는 스펙트럼 효율(spectral efficiency)을 높이기 위해 다중레벨 변조/복조 방식을 사용한다. 여기서, 다중레벨 변조란 직교위상편이변조방식(QPSK: Quadrature Phase Shift Keying)보다 높은 변조 레벨(modulation level)을 가지는 8-ary 위상편이변조(PSK: Phase Shift Keying), 16-ary 직교진폭변조(QAM: Quadrature AmplitudeModulation), 64-ary QAM 등과 같은 2m-ary 변조 방식을 의미한다. 이러한 다중레벨 변조 방식을 사용하여 변조 비트들(modulation bits)을 생성할 경우, 각 변조 비트를 구성하는 복수개의 비트들간에는 신뢰도(reliability)의 차이가 발생한다. 이러한 신뢰도의 차이로 인하여 각 비트는 서로 다른 평균 비트오류율(average bit error rate)을 가지게 된다.
한편, 터보 부호기(turbo encoder)와 같이 복수개의 시스템 부호기(Systematic encoder)로 구성된 부호기를 채널부호기(channel encoder)로 사용하는 경우, 각 시스템 부호기의 부호어(codeword) 비트들은 상대적으로 중요도가 높은 비트들의 열인 시스템 부분(systematic part)과 상대적으로 중요도가 낮은 비트들의 열인 패리티 부분(parity part)으로 구분된다. 하나의 정보어 시퀀스(information sequence)를 복수개의 구성 부호기(constituent encoder)의 입력으로 사용하는 경우, 부호어 비트들 중 시스템 부분에 속하는 비트들의 비트오류율을 감소시키면, 채널복호기(channel decoder)를 통과한 후 얻어지는 정보 시퀀스(information sequence)의 평균비트오류율과 평균패킷오류율(average packet error rate)을 떨어뜨릴 수 있을 것이다. 즉, 상대적으로 중요도가 높은 시스템 부분에 속한 부호어 비트들이 상대적으로 중요도가 낮은 패리티 부분에 속한 부호어 비트들보다 더 높은 신뢰도를 보장받게 되는 경우, 복호(decoding) 후 생성되는 정보 시퀀스의 오류율 관점에서 성능 향상을 기대할 수 있을 것이다.
따라서 본 발명의 목적은 다중레벨 변조 방식을 사용하는 통신시스템에서 채널부호기의 출력 부호어 시퀀스의 비트들중에서 상대적으로 중요도가 높은 시스템 부분에 속하는 비트들을 변조비트의 비트 위치들중 높은 신뢰도를 가지는 위치에 오도록 변조기 입력 전에 재배열하는 방법 및 장치를 제공함에 있다.
본 발명의 다른 목적은 다중레벨 변조 방식을 사용하는 통신시스템에서 채널부호기의 출력 부호어 비트들중에서 상대적으로 중요도가 높은 시스템 부분에 속하는 비트들이 변조비트의 비트 위치들중 높은 신뢰도를 가지는 위치에 오도록 변조기 입력 전에 재배열하고, 복조 비트를 원래 부호어 시퀀스의 순서대로 배열하는 방법 및 장치를 제공함에 있다.
본 발명의 또 다른 목적은 통신시스템에서 복호 후에 얻어지는 정보 시퀀스의 평균 비트오류율과 평균 패킷오류율을 개선시키는 방법 및 장치를 제공함에 있다.
이러한 목적들을 달성하기 위한, 본 발명은 부호화기로부터 출력하는 비트들의 열을 2m-ary 변조를 하기 위한 비트들의 열로 매핑하기 위한 방법 및 장치를 제안한다. 상기 장치는 상기 부호화기로부터의 상기 비트들의 열을 적어도 제1 구분과 제2 구분으로 분할한다. 상기 제1 구분은 상기 부호화기로부터의 상기 비트들중 중요도가 상대적으로 높은 비트들을 포함하고 상기 제2 구분은 상기 비트들중 중요도가 상대적으로 낮은 비트들을 포함한다. 상기 장치는 상기 2m-ary 변조를 위한 비트들의 열에서 개개의 변조 비트들을 나타내는 m비트들의 열중 신뢰도가 높은 비트 위치들에 상기 제1 구분에 위치된 비트들을 배열하고 상기 m비트들의 열중 신뢰도가 낮은 비트 위치들에 상기 제2 구분에 위치된 비트들을 배열함을 특징으로 한다.
도 1은 본 발명의 실시예에 따른 부호어 시퀀스의 재배열을 위한 시퀀스 매퍼를 포함하는 송신 장치의 구성을 도시하는 도면.
도 2는 본 발명의 실시예에 따른 시퀀스 디매퍼를 포함하는 수신 장치의 구성을 도시하는 도면.
도 3은 8-ary 위상편이변조(PSK)방식의 신호 사상(signal constellation)을 도시하는 도면.
도 4는 16-ary 직교진폭변조(QAM)방식의 신호 사상을 도시하는 도면.
도 5는 64-ary QAM 방식의 신호 사상을 도시하는 도면.
도 6은 부호어(codeword) 시퀀스(sequence)에 전력이 균등하게 할당된 경우를 도시하는 도면.
도 7은 부호어 시퀀스의 앞 부분에 더 큰 전력이 할당된 경우를 도시하는 도면.
도 8은 부호어 시퀀스의 뒤 부분에 더 큰 전력이 할당된 경우를 도시하는 도면.
도 9는 본 발명의 실시예에 따라 부호어 시퀀스에 전력이 균등하게 할당된 경우 8-ary PSK 변조 방식을 위한 비트 재배열 동작을 부호어 시퀀스 비트들의 관점에서 도시하는 도면.
도 10은 본 발명의 실시예에 따라 부호어 시퀀스에 전력이 균등하게 할당된 경우 8-ary PSK 변조 방식을 위한 비트 재배열 동작의 처리 흐름을 부호어 시퀀스 비트들의 관점에서 도시한 도면.
도 11은 본 발명의 실시예에 따라 부호어 시퀀스에 전력이 균등하게 할당된 경우 16-ary QAM 방식을 위한 비트 재배열 동작을 부호어 시퀀스 비트들의 관점에서 도시하는 도면.
도 12는 본 발명의 실시예에 따라 부호어 시퀀스에 전력이 균등하게 할당된 경우 16-ary QAM 방식을 위한 비트 재배열 동작의 처리 흐름을 부호어 시퀀스 비트들의 관점에서 도시한 도면.
도 13은 본 발명의 실시예에 따라 부호어 시퀀스에 전력이 균등하게 할당된 경우 64-ary QAM 방식을 위한 비트 재배열 동작을 부호어 시퀀스 비트들의 관점에서 도시하는 도면.
도 14는 본 발명의 실시예에 따라 부호어 시퀀스에 전력이 균등하게 할당된 경우 64-ary QAM 방식을 위한 비트 재배열 동작의 처리 흐름을 부호어 시퀀스 비트들의 관점에서 도시한 도면.
도 15는 본 발명의 실시예에 따라 부호어 시퀀스의 뒤 부분에 더 큰 전력이 할당된 경우 8-ary PSK 변조 방식을 위한 비트 재배열 동작을 부호어 시퀀스 비트들의 관점에서 도시하는 도면.
도 16은 본 발명의 실시예에 따라 부호어 시퀀스의 뒤 부분에 더 큰 전력이 할당된 경우 8-ary PSK 변조 방식을 위한 비트 재배열 동작의 처리 흐름을 부호어 시퀀스 비트들의 관점에서 도시한 도면.
도 17은 본 발명의 실시예에 따라 부호어 시퀀스의 뒤 부분에 더 큰 전력이 할당된 경우 16-ary QAM 방식을 위한 비트 재배열 동작을 부호어 시퀀스 비트들의 관점에서 도시하는 도면.
도 18은 본 발명의 실시예에 따라 부호어 시퀀스의 뒤 부분에 더 큰 전력이 할당된 경우 16-ary QAM 방식을 위한 비트 재배열 동작의 처리 흐름을 부호어 시퀀스 비트들의 관점에서 도시한 도면.
도 19는 본 발명의 실시예에 따라 부호어 시퀀스의 뒤 부분에 더 큰 전력이 할당된 경우 64-ary QAM 방식을 위한 비트 재배열 동작을 부호어 시퀀스 비트들의 관점에서 도시하는 도면.
도 20은 본 발명의 실시예에 따라 부호어 시퀀스의 뒤 부분에 더 큰 전력이 할당된 경우 64-ary QAM 방식을 위한 비트 재배열 동작의 처리 흐름을 부호어 시퀀스 비트들의 관점에서 도시한 도면.
도 21은 본 발명의 실시예에 따라 부호어 시퀀스에 전력이 균등하게 할당된 경우 8-ary PSK 변조 방식을 위한 비트 재배열 동작을 변조비트의 관점에서 도시하는 도면.
도 22는 본 발명의 실시예에 따라 부호어 시퀀스에 전력이 균등하게 할당된경우 8-ary PSK 변조 방식을 위한 비트 재배열 동작의 처리 흐름을 변조비트의 관점에서 도시하는 도면.
도 23은 본 발명의 실시예에 따라 부호어 시퀀스에 전력이 균등하게 할당된 경우 16-ary QAM 방식을 위한 비트 재배열 동작을 변조비트의 관점에서 도시하는 도면.
도 24는 본 발명의 실시예에 따라 부호어 시퀀스에 전력이 균등하게 할당된 경우 16-ary QAM 방식을 위한 비트 재배열 동작의 처리 흐름을 변조비트의 관점에서 도시하는 도면.
도 25는 본 발명의 실시예에 따라 부호어 시퀀스에 전력이 균등하게 할당된 경우 64-ary QAM 방식을 위한 비트 재배열 동작을 변조비트의 관점에서 도시하는 도면.
도 26은 본 발명의 실시예에 따라 부호어 시퀀스에 전력이 균등하게 할당된 경우 64-ary QAM 방식을 위한 비트 재배열 동작의 처리 흐름을 변조비트의 관점에서 도시하는 도면.
도 27은 본 발명의 실시예에 따라 부호어 시퀀스의 뒤 부분에 더 큰 전력이 할당된 경우 8-ary PSK 변조 방식을 위한 비트 재배열 동작을 변조비트의 관점에서 도시하는 도면.
도 28은 본 발명의 실시예에 따라 부호어 시퀀스의 뒤 부분에 더 큰 전력이 할당된 경우 8-ary PSK 변조 방식을 위한 비트 재배열 동작을 변조비트의 관점에서 도시하는 도면.
도 29는 본 발명의 실시예에 따라 부호어 시퀀스의 뒤 부분에 더 큰 전력이 할당된 경우 16-ary QAM 방식을 위한 비트 재배열 동작을 변조비트의 관점에서 도시하는 도면.
도 30은 본 발명의 실시예에 따라 부호어 시퀀스의 뒤 부분에 더 큰 전력이 할당된 경우 16-ary QAM 방식을 위한 비트 재배열 동작의 처리 흐름을 변조비트의 관점에서 도시하는 도면.
도 31은 본 발명의 실시예에 따라 부호어 시퀀스의 뒤 부분에 더 큰 전력이 할당된 경우 64-ary QAM 방식을 위한 비트 재배열 동작을 변조비트의 관점에서 도시하는 도면.
도 32는 본 발명의 실시예에 따라 부호어 시퀀스의 뒤 부분에 더 큰 전력이 할당된 경우 64-ary QAM 방식을 위한 비트 재배열 동작의 처리 흐름을 변조비트의 관점에서 도시하는 도면.
도 33은 전력이 균등하게 할당된 부호어 시퀀스를 8-ary PSK 변조 방식을 사용하여 변조할 시, 종래 기술과 본 발명의 실시예에 의한 평균 비트오류율의 성능을 대비적으로 도시하는 도면.
도 34는 전력이 균등하게 할당된 부호어 시퀀스를 8-ary PSK 변조 방식을 사용하여 변조할 시, 종래 기술과 본 발명의 실시예에 의한 평균 패킷오류율의 성능을 대비적으로 도시하는 도면.
도 35는 전력이 균등하게 할당된 부호어 시퀀스를 16-ary QAM 방식을 사용하여 변조할 시, 종래 기술과 본 발명의 실시예에 의한 평균 비트오류율의 성능을 대비적으로 도시하는 도면.
도 36은 전력이 균등하게 할당된 부호어 시퀀스를 16-ary QAM 방식을 사용하여 변조할 시, 종래 기술과 본 발명의 실시예에 의한 평균 패킷오류율의 성능을 대비적으로 도시하는 도면.
이하 본 발명의 바람직한 실시예의 상세한 설명이 첨부된 도면들을 참조하여 설명될 것이다. 도면들 중 참조번호들 및 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조번호들 및 부호들로 나타내고 있음에 유의해야 한다. 하기에서 본 발명을 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다
후술될 본 발명은 QPSK 보다 높은 변조레벨을 가지는 8-ary PSK, 16-ary QAM, 64-ary QAM 등과 같은 다중레벨 변복조 방식을 사용하는 통신 시스템에서 채널부호기로부터 출력되는 부호어 시퀀스의 비트들 중 시스템 부분(systematic part)에 속하는 비트들과 같이 상대적으로 중요도가 높은 비트들을 변조기 입력 전에 각 변조 비트를 구성하는 비트들의 위치 중 높은 신뢰도를 가지는 곳에 위치하도록 재배열하는 방법과, 복조기의 출력 값들을 다시 원래의 부호어 시퀀스의 위치로 배열하는 방법 및 그 방법을 수행하기 위한 장치에 관한 것이다. 이러한 본 발명은 채널부호기의 다음 단에 채널인터리버를 사용하지 않거나, 또는 채널인터리버를 사용하더라도 인터리빙된 시퀀스를 상대적으로 중요도가 높은 시스템부분(systematic part)과 상대적으로 중요도가 낮은 패리티 부분(parity part)으로 구분할 수 있는 경우에는, 다중레벨 변복조 방식의 비트간 신뢰도 차이를 고려하여 채널부호기나 채널인터리버의 출력 비트들을 변조기 입력 전에 재배열하고, 복조기의 출력 값들을 채널복호기나 채널디인터리버 입력 전에 다시 원래대로 배열하는 방법을 사용함으로써 시스템의 성능 향상을 이룰 수 있도록 한다. 하기에서는 먼저 본 발명의 실시예에 따른 부호어 시퀀스 재배열 동작을 위한 송신 장치와, 이에 대응하는 수신 장치가 설명될 것이다. 다음에, 본 발명의 원리가 간단하게 설명될 것이다. 그 다음에, 본 발명의 실시예들에 따른 부호어 시퀀스 재배열 동작이 설명될 것이다. 이러한 부호어 시퀀스 재배열 동작은 2가지의 관점에서 설명될 것이다. 첫 번째 관점에서의 실시예들(A-1,A-2,A-3,B-1,B-2,B-3)은 부호어 시퀀스 재배열 동작을 부호어 시퀀스 비트들의 관점에서 어떻게 수행되는지를 설명하기 위한 것이다. 두 번째 관점에서의 실시예들(C-1,C-2,C-3,D-1,D-2,D-3)은 부호어 시퀀스 재배열 동작을 변조비트의 관점에서 어떻게 수행되는지를 설명하기 위한 것이다. 상기 첫 번째 관점에서의 실시예들은 부호어 시퀀스의 비트들이 N개인 것을 기준으로 하여 설명될 것이고, 상기 두 번째 관점에서의 실시예들은 변조비트의 수가 N개인 것을 기준으로 하여 설명될 것이다. 이와 같이 본 발명의 실시예에 따른 부호어 시퀀스 재배열 동작은 2가지의 관점에서 구분되어 설명될 것이지만, 양자의 동작은 실질적으로 동일한 것이라는 사실에 유의하여야 한다. 마지막으로, 본 발명의 실시예에 따른 부호어 시퀀스 재배열 동작의 성능이 분석될 것이다.
도 1은 본 발명의 실시예에 따른 부호어 시퀀스의 재배열을 위한 시퀀스 매퍼를 포함하는 송신 장치의 구성을 도시하는 도면이다.
상기 도 1을 참조하면, 채널부호기(Channel Encoder) 110은 입력 정보 비트열을 부호화하고 복수의 비트열로 구성되는 부호어 시퀀스를 출력한다. 일 예로, 상기 채널부호기 110으로는 터보부호기(turbo encoder)가 사용될 수 있다. 채널인터리버(Channel Interleaver) 120은 상기 채널부호기 110으로부터 출력된 부호어 시퀀스를 인터리빙하고 인터리빙된 부호어 시퀀스를 출력한다. 시퀀스 매퍼(Sequence Mapper) 130은 본 발명의 실시예에 따른 특징적인 구성요소로, 후술될 각 실시예의 설명들과 같이 부호어 시퀀스를 재배열하여 변조를 위해 출력한다. 변조기(Modulator) 140은 상기 시퀀스 매퍼 130에 의해 재배열된 부호어 시퀀스를 해당하는 변조 방식에 따라 변조하여 변조 비트를 생성 및 출력한다. 상기 변조기 140은 8-ary PSK, 16-ary QAM, 64-ary QAM 등과 같은 2m-ary의 다중레벨 변조방식을 사용하는 다중레벨 변조기이다. 상기 시퀀스 매퍼 130에 의한 부호어 시퀀스의 재배열 동작은 상기 변조기 140의 변조 방식에 따라 다르게 정해질 수 있다. 즉, 상기 시퀀스 매퍼 130은 상기 변조기 140이 8-ary PSK, 16-ary QAM, 64-ary QAM중의 어느 한 변조방식을 사용하는 경우 해당하는 변조방식에 따른 부호어 시퀀스 재배열 동작을 수행한다.
도 2는 본 발명의 실시예에 따른 시퀀스 디매퍼를 포함하는 수신 장치의 구성을 도시하는 도면이다. 이러한 수신 장치는 상기 도 1에 도시된 송신 장치에 대응하는 것으로, 상기 송신 장치의 각 구성요소들에 대응하고 상기 송신 장치의 각 구성요소들의 역 동작을 수행하는 구성요소들을 포함하고 있다.
상기 도 2를 참조하면, 복조기(Demodulator) 210은 상기 변조기 140에 대응하는 구성요소로, 수신 정보를 복조하고 복조 비트를 출력한다. 시퀀스 디매퍼(Sequence De-mapper) 220은 상기 시퀀스 매퍼 130에 대응하는 구성요소로, 상기 복조기 210으로부터의 복조 비트를 상기 시퀀스 매퍼 130에 의해 재배열되기 이전의 원래 부호어 시퀀스의 순서대로 배열한다. 채널디인터리버(Channel De-interleaver) 230은 상기 채널인터리버 120에 대응하는 구성요소로, 상기 시퀀스 디매퍼 220으로부터의 부호어 시퀀스를 디인터리빙한다. 채널복호기(Channel Decoder) 240은 상기 채널디인터리버 230의 출력을 복호화하여 출력한다. 이러한 채널복호기 240으로는 터보복호기(turbo decoder)가 사용될 수 있다.
본 발명을 구체적으로 설명하기에 앞서서 본 발명의 특징적인 구성요소인 상기 시퀀스 매퍼 130에서 처리하고자하는 대상인 변조를 위해 입력되는 부호어 시퀀스가 변조방식에 따라 어떻게 사상되는지 여부에 대해서 설명하기로 한다. 상기 부호어 시퀀스는 상기 도 1의 채널부호기 110으로부터 직접 출력되는 부호어 시퀀스일 수도 있고, 도면에 도시된 바와 같이 상기 채널부호기 110에 의해 부호화된 후 채널인터리버 120을 거친 부호어 시퀀스일 수도 있다. 그러므로 하기에서 사용되는 용어 "부호어 시퀀스"는 상기 채널부호기 110으로부터 출력되는 부호어 시퀀스 또는 상기 채널부호기 110에 의해 부호화된 후 상기 채널인터리버 120에 의해 인터리빙된 부호어 시퀀스로 이해되어져야 할 것이다.
변조 동작시 상기 채널부호기 110의 출력 부호어 시퀀스는 m개의 비트 단위로 나눠진 후, M(=2m)개의 신호점(signal point) 가운데 해당되는 특정 신호점으로 사상(constellation)되며, 이 때의 사상은 일 예로 그레이 코딩 규칙(Gray coding rule)을 따른다. 이를 수식화하면 하기의 <수학식 1>과 같다.
상기 <수학식 1>에서, si(i = 0,1, ‥, m-1)는 하나의 변조비트로 사상되는 채널부호기의 출력 부호어 시퀀스 가운데 (i+1)번째 비트를 의미하며, I 및 Q는 각각 해당 변조 비트의 동위상(in phase)신호성분과 직교위상(quadrature phase)신호성분을 의미한다. 8-ary PSK의 경우 m=3 이며, 16-ary QAM, 64-ary QAM의 경우 m은 각각 4와 6이다.
다중레벨변조 방식에서 하나의 변조비트를 구성하는 비트들간의 신뢰도는 서로 다르다. 이것은 I-Q 평면상에서 일정한 위치로 사상되는 변조비트의 각 비트의 값이 잡음으로 인해 반전되어 결정될 수 있는 영역까지의 거리차로 인한 오류 확률이 서로 다르기 때문에 나타나는 현상이다. 즉, 이것은 하나의 변조비트를 구성하는 각 비트에 대응되는 I 축 혹은 Q 축에서의 신호값이 서로 다른 영역을 차지하기 때문에 나타나는 현상이다. 이 현상으로 인해 각 비트의 LLR(log likelihood ratio)이 서로 다르게 결정되므로, 동일한 오류율을 가지는 비트에 대한연성값(soft value)들을 입력으로 예상하는 채널디코더의 성능을 저하시키는 원인을 제공하게 된다.
8-ary PSK의 경우에는 하나의 변조비트를 구성하는 3개의 비트 중 2개는 동일한 신뢰도를 가지지만, 나머지 하나는 이들보다 낮은 신뢰도를 가진다. 예를 들어, 도 3에 도시된 8-ary PSK의 사상도를 적용했을 경우에는 3개의 비트들 중 두 번째 비트(s1)와 세 번째 비트(s2)의 신뢰도가 첫 번째 비트(s0)의 신뢰도보다 높다. 16-ary QAM의 경우에는 하나의 변조비트를 구성하는 4개의 비트들 중 2개의 비트들이 나머지 2개의 비트들보다 더 높은 신뢰도를 가진다. 예를 들어, 도 4에 도시된 16-ary QAM의 사상도를 적용했을 경우에는 4개의 비트들 중 두 번째 비트(s1)와 네 번째 비트(s3)의 신뢰도가 첫 번째 비트(s0)와 세 번째 비트(s2)의 신뢰도보다 높다. 64-ary QAM의 경우에는 6개의 비트들이 2개씩 묶여 서로 다른 신뢰도를 가진다. 예를 들어, 도 5에 도시된 64-ary QAM의 사상도를 적용했을 경우에는, 6개의 비트들 중 세 번째 비트(s2)와 여섯 번째 비트(s5)의 신뢰도가 두 번째 비트(s1)와 다섯 번째 비트(s4)의 신뢰도보다 높으며, 첫 번째 비트(s0)와 네 번째 비트(s3)의 신뢰도가 가장 낮다. 단, 적용한 사상도에 따라 신뢰도의 우열이 있는 비트의 위치는 달라질 수 있다.
먼저, 채널부호기나 채널인터리버의 출력 부호어 시퀀스의 비트들을 변조기입력 전에 재배열하는 동작에 대해 기술한다.
발명의 원리
본 발명에 따른 재배열의 기본 원칙은 채널부호기나 채널인터리버의 출력 부호어 시퀀스 중 시스템 부분에 속한 부호어 비트들과 같이 상대적으로 중요도가 높은 비트들의 열을 변조비트를 나타내는 비트들의 열 중 신뢰도가 높은 비트 위치들에 최대한 많이 배치하는 것이다. 변조비트 생성 전에 이루어지게 될 부호어 시퀀스의 비트 재배열은 상기한 원칙을 기본적으로 준수하면서, 부호어 시퀀스에 할당된 전력(power)의 모양이 변함에 따라 다르게 적용될 수 있다.
제1 관점에서의 실시 예들
본 발명의 실시예에 따른 비트 재배열 동작은 두 가지 경우, 즉 부호어 시퀀스에 전력이 균등하게 할당된 경우와 부호어 시퀀스의 앞부분과 뒤부분에 서로 다른 크기의 전력이 할당된 경우로 각각 구분되어 설명될 것이다. 또한 각 경우에 있어서는 변조 방식이 8-ary PSK인 경우와, 16-ary QAM인 경우와, 64-ary QAM인 경우로 구분되어 설명될 것이다. 후술될 비트 재배열 동작을 설명함에 있어서, 하나의 부호어 시퀀스는 N개의 비트로 이루어져 있다고 가정하고, 변조 방식이 8-ary PSK인 경우에 N은 3의 배수이고, 16-ary QAM인 경우에 N은 4의 배수이고, 64-ary QAM인 경우에 N은 6의 배수라고 가정한다. 재배열 전의 부호어 시퀀스는{d0,d1,‥‥,dk,‥‥,dN-2,dN-1}로 표시하고, 재배열 후의 부호어 시퀀스는 {b0,b1,‥‥,bk,‥‥,bN-2,bN-1}로 표시하기로 한다. 또한, 재배열 전의 부호어 시퀀스 즉, 채널부호기 또는 채널인터리버의 출력 부호어 시퀀스는 시스템 부분(systematic part)과 패리티 부분(parity part)의 순서로 배열되어 있다고 가정한다. 실제로 부호어 시퀀스가 시스템 부분과 패리티 부분의 순서로 배열되어 있지 않은 경우에는 이를 위한 처리가 추가적으로 요구된다.
A. 부호어 시퀀스에 전력이 균등하게 할당된 경우
부호어 시퀀스에 전력이 균등하게 할당된 경우에는 상기한 재배열 원칙을 그대로 사용함으로써 평균패킷오류율 관점에서의 성능 향상을 이룰 수 있다. 부호어 시퀀스에 전력이 균등하게 할당된 경우가 도 6에 도시되어 있다.
( 실시예 A-1 ) 8-ary PSK의 경우 :
이미 언급한 바와 같이, 하나의 8-ary PSK 변조비트를 이루는 세 개의 비트들 중 두 개의 비트들이 나머지 한 개의 비트보다 높은 신뢰도를 가진다. 도 3에 도시된 사상도를 사용할 경우를 가정하였을 때, 두 번째 비트(s1)와 세 번째비트(s2)의 신뢰도가 첫 번째 비트(s0)의 신뢰도보다 높다. 이 경우 도 1의 시퀀스 매퍼 130에 의한 채널부호기나 채널인터리버의 출력 부호어 시퀀스를 변조기 입력 전에 재배열하는 동작은 다음과 같이 수행된다.
1. 제1 구간의 비트들 - 첫 번째 비트부터 {(2/3)×N}번째까지의 비트들을 순서대로 (N/3)개의 각 변조비트 내의 두 번째 비트(s1) 및 세 번째 비트(s2)의 위치에 매핑한다.
2. 제2 구간의 비트들 - 나머지 {(2/3)×N+1}번째부터 N 번째까지의 비트들을 순서대로 (N/3)개의 각 변조비트 내의 첫 번째 비트(s0)의 위치에 매핑한다.
위의 과정들은 하기의 <수학식 2> 및 <수학식 3>과 같이 정리된다. 재배열되기 이전의 부호어 시퀀스의 각 비트들은 도 9에 도시된 바와 같이 재배열된다.
, k 〈 (2/3)×N인 경우.
,k ≥(2/3)×N인 경우.
상기 <수학식 2> 및 <수학식 3>에서, ''는 X보다 작은 최대 정수를 나타내고, 'A mod B'는 A를 B로 나눈 나머지를 나타낸다.
도 9는 본 발명의 실시예에 따라 부호어 시퀀스에 전력이 균등하게 할당된 경우 8-ary PSK 변조 방식을 위한 비트 재배열 동작을 도시하는 도면이다.
상기 도 9를 참조하면, N개의 비트열로 구성되는 부호어 시퀀스는 제1 구간 및 제2 구간으로 분할된다. 제1 구간은 상기 부호어 시퀀스의 첫 번째 비트(d0)부터 {(2/3)N}번째 비트(d2N/3-1)까지의 구간이다. 제2 구간은 상기 부호어 시퀀스의 {(2/3)N+1}번째 비트(d2N/3)부터 {N}번째 비트(dN-1)까지의 구간이다. 이때 변조비트는 3비트로 구성되고, 상기 부호어 시퀀스에 대응하는 변조비트의 수는 N/3이다.
상기 부호어 시퀀스의 제1 구간의 첫 번째 비트(d{0})는 첫 번째 변조비트의 두 번째 비트 위치(mo,s1)로 매핑되고, 상기 제1 구간의 두 번째 비트(d1)는 상기 첫 번째 변조비트의 세 번째 비트 위치(mo,s2)로 매핑된다. 상기 제1 구간의 세 번째 비트(d2)는 두 번째 변조비트의 두 번째 비트 위치(m1,s1)로 매핑되고, 상기 제1 구간의 네 번째 비트(d3)는 상기 두 번째 변조비트의 세 번째 비트 위치(m1,s2)로 매핑된다. 상기 제1 구간의 {(2/3)×N}번째 비트(d2N/3-2)는 마지막 변조비트인 N/3번째 변조비트의 두 번째 비트 위치(mN/3-1,s1)로 매핑되고, 상기 제1 구간의 마지막 비트인 (2/3)N번째 비트(d2N/3-1)는 상기 마지막 변조비트의 세 번째 비트 위치(mN/3-1,s2)로 매핑된다.
예를 들어, 상기 부호어 시퀀스의 제1 구간의 첫 번째 비트(d0)는 첫 번째 변조비트의 두 번째 비트 위치(mo,s1)인 b1으로 매핑되고, 상기 제1 구간의 두 번째비트(d1)는 상기 첫 번째 변조비트의 세 번째 비트 위치(mo,s2)인 b2로 매핑된다. 상기 제1 구간의 세 번째 비트(d2)는 두 번째 변조비트의 두 번째 비트 위치(m1,s1)인 b4로 매핑되고, 상기 제1 구간의 네 번째 비트(d3)는 상기 두 번째 변조비트의 세 번째 비트 위치(m1,s2)인 b5로 매핑된다. 상기 제1 구간의 {(2/3)×N -1}번째 비트(d2N/3-2)는 마지막 변조비트인 N/3번째 변조비트의 두 번째 비트 위치(mN/3-1,s1)인 bN-2로 매핑되고, 상기 제1 구간의 마지막 비트인 {(2/3)×N}번째 비트(d2N/3-1)는 상기 마지막 변조비트의 세 번째 비트 위치(mN/3-1,s2)인 bN-1로 매핑된다.
상기 부호어 시퀀스의 제2 구간의 첫 번째 비트인 {(2/3)×N +1}번째 비트(d2N/3)는 첫 번째 변조비트의 첫 번째 비트 위치(mo,s0)로 매핑되고, 상기 제2 구간의 두 번째 비트인 {(2/3)×N +2}번째 비트(d2N/3+1)는 두 번째 변조비트의 첫 번째 비트 위치(m1,s0)로 매핑된다. 상기 제2 구간의 (N-1)번째 비트(dN-2)는 {N/3-1}번째 변조비트의 첫 번째 비트 위치(mN/3-2,s0)로 매핑되고, 상기 제2 구간의 마지막 비트인 N번째 비트(dN-1)는 마지막 변조비트인 N/3번째 변조비트의 첫 번째 비트 위치(mN/3-1,s0)로 매핑된다.
상기 부호어 시퀀스의 제2 구간의 첫 번째 비트인 {(2/3)×N +1}번째 비트(d2N/3)는 첫 번째 변조비트의 첫 번째 비트 위치(mo,s0)인 b0로 매핑되고, 상기제2 구간의 두 번째 비트인 {(2/3)×N +2}번째 비트(d2N/3+1)는 두 번째 변조비트의 첫 번째 비트 위치(m1,s0)인 b3로 매핑된다. 상기 제2 구간의 (N-1)번째 비트(dN-2)는 {N/3-1}번째 변조비트의 첫 번째 비트 위치(mN/3-2,s0)인 bN-6으로 매핑되고, 상기 제2 구간의 마지막 비트인 N번째 비트(dN-1)는 마지막 변조비트인 N/3번째 변조비트의 첫 번째 비트 위치(mN/3-1,s0)인 bN-3으로 매핑된다.
도 10은 본 발명의 실시예에 따라 부호어 시퀀스에 전력이 균등하게 할당된 경우 8-ary PSK 변조 방식을 위한 비트 재배열 동작의 처리 흐름도이다. 이러한 처리 흐름은 도 1의 시퀀스 매퍼 130에 의해 수행된다.
상기 도 10을 참조하면, 301단계에서 상기 시퀀스 매퍼 130은 k=0으로 세팅한된다. 302단계에서 상기 시퀀스 매퍼 130은 k가 {(2/3)×N}보다 작은지 여부를 판단한다. k가 {(2/3)×N}보다 작은 경우는 303단계의 동작이 수행되고, 그렇지 않은 경우는 304단계의 동작이 수행된다. 상기 303단계에서 상기 시퀀스 매퍼 130은 상기 <수학식 2>에 나타낸 바와 같은 부호어 시퀀스의 비트 매핑 동작을 수행한다. 상기 304단계에서 상기 시퀀스 매퍼 130은 상기 <수학식 3>에 나타낸 바와 같은 부호어 시퀀스의 비트 매핑 동작을 수행한다. 상기 303단계 및 304단계의 동작은 부호어 시퀀스의 모든 비트들에 대해 매핑 동작이 수행된 것으로 305단계에서 판단될 때까지 수행된다. 즉, 306단계에서 k가 N보다 작은 것으로 판단되는 경우에 상기 시퀀스 매퍼 130은 306단계에서 k의 값을 하나 증가시키고 302단계로 되돌아가서303단계 또는 304단계의 동작을 수행한다.
( 실시예 A-2 ) 16-ary QAM의 경우 :
이미 언급한 바와 같이, 하나의 16-ary QAM 변조비트를 이루는 네 개의 비트들 중 두 개의 비트들이 나머지 두 개의 비트들보다 높은 신뢰도를 가진다. 도 4에 도시된 사상도를 사용할 경우를 가정하였을 때, 두 번째(s1)와 네 번째(s3) 비트의 신뢰도가 첫 번째(s0)와 세 번째(s2) 비트의 신뢰도보다 높으며, 이 경우 채널부호기나 채널인터리버의 출력 부호어 시퀀스를 변조기 입력 전에 재배열하는 동작은 다음과 같이 수행된다.
1. 제1 구간의 비트들 - 첫 번째 비트부터 {(1/2)×N}번째까지의 비트들을 순서대로 N/4 개의 각 변조비트 내의 두 번째 비트(s1) 및 네 번째 비트(s3)의 위치에 매핑한다.
2. 제2 구간의 비트들 - 나머지 {(1/2)×N+1}번째부터 N 번째까지의 비트들을 순서대로 N/4 개의 각 변조비트 내의 첫 번째 비트(s0) 및 세 번째 비트(s2)의 위치에 매핑한다.
위의 과정들은 하기의 <수학식 4> 및 <수학식 5>와 같이 정리된다. 재배열되기 이전의 부호어 시퀀스의 각 비트들은 도 11에 도시된 바와 같이 재배열된다.
, k ＜ (1/2)×N인 경우.
, k ≥(1/2)×N인 경우.
도 11은 본 발명의 실시예에 따라 부호어 시퀀스에 전력이 균등하게 할당된 경우 16-ary QAM 방식을 위한 비트 재배열 동작을 도시하는 도면이다.
상기 도 11을 참조하면, N개의 비트열로 구성되는 부호어 시퀀스는 제1 구간 및 제2 구간으로 분할된다. 제1 구간은 상기 부호어 시퀀스의 첫 번째 비트(d0)부터 {(1/2)N}번째 비트(dN/2-1)까지의 구간이다. 제2 구간은 상기 부호어 시퀀스의 {(1/2)N+1}번째 비트(dN/2)부터 {N}번째 비트(dN-1)까지의 구간이다. 이때 변조비트는 4비트로 구성되고, 상기 부호어 시퀀스에 대응하는 변조비트의 수는 N/4이다.
상기 부호어 시퀀스의 제1 구간의 첫 번째 비트(d0)는 첫 번째 변조비트의 두 번째 비트 위치(m0,s1)로 매핑되고, 상기 제1 구간의 두 번째 비트(d1)는 상기 첫 번째 변조비트의 네 번째 비트 위치(m0,s3)로 매핑된다. 상기 제1 구간의 세 번째 비트(d2)는 두 번째 변조비트의 두 번째 비트 위치(m1,s1)로 매핑되고, 상기 제1 구간의 네 번째 비트(d3)는 상기 두 번째 변조비트의 네 번째 비트 위치(m1,s3)로 매핑된다. 상기 제1 구간의 {(1/2)×N -1}번째 비트(dN/2-2)는 마지막 변조비트인 N/4번째 변조비트의 두 번째 비트 위치(mN/4-1,s1)로 매핑되고, 상기 제1 구간의 마지막 비트인 (1/2)N번째 비트(dN/2-1)는 상기 마지막 변조비트의 네 번째 비트 위치(mN/4-1,s3)로 매핑된다.
예를 들어, 상기 부호어 시퀀스의 제1 구간의 첫 번째 비트(d0)는 첫 번째 변조비트의 두 번째 비트 위치(m0,s1)인 b1으로 매핑되고, 상기 제1 구간의 두 번째 비트(d1)는 상기 첫 번째 변조비트의 네 번째 비트 위치(m0,s3)인 b3로 매핑된다. 상기 제1 구간의 세 번째 비트(d2)는 두 번째 변조비트의 두 번째 비트 위치(m1,s1)인 b5로 매핑되고, 상기 제1 구간의 네 번째 비트(d3)는 상기 두 번째 변조비트의 네 번째 비트 위치(m1,s3)인 b7으로 매핑된다. 상기 제1 구간의 {(1/2)×N -1}번째 비트(dN/2-2)는 마지막 변조비트인 N/4번째 변조비트의 두 번째 비트 위치(mN/4-1,s1)인 bN-3으로 매핑되고, 상기 제1 구간의 마지막 비트인 (1/2)N번째 비트(dN/2-1)는 상기 마지막 변조비트의 네 번째 비트 위치(mN/4-1,s3)인 bN-1로 매핑된다.
상기 부호어 시퀀스의 제2 구간의 첫 번째 비트인 {(1/2)×N +1}번째 비트(dN/2)는 첫 번째 변조비트의 첫 번째 비트 위치(m0,s0)로 매핑되고, 상기 제2 구간의 두 번째 비트인 {(1/2)×N +2}번째 비트(dN/2+1)는 첫 번째 변조비트의 세 번째 비트 위치(m0,s2)로 매핑된다. 상기 제2 구간의 (N-1)번째 비트(dN-2)는 마지막 변조비트인 (N/4)번째 변조비트의 첫 번째 비트 위치(mN/4-1,s0)로 매핑되고, 상기제2 구간의 마지막 비트인 N번째 비트(dN-1)는 상기 N/4번째 변조비트의 세 번째 비트 위치(mN/4-1,s2)로 매핑된다.
상기 부호어 시퀀스의 제2 구간의 첫 번째 비트인 {(1/2)×N +1}번째 비트(dN/2)는 첫 번째 변조비트의 첫 번째 비트 위치(m0,s0)인 b0로 매핑되고, 상기 제2 구간의 두 번째 비트인 {(1/2)×N +2}번째 비트(dN/2+1)는 첫 번째 변조비트의 세 번째 비트 위치(m0,s2)인 b2로 매핑된다. 상기 제2 구간의 (N-1)번째 비트(dN-2)는 마지막 변조비트인 (N/4)번째 변조비트의 첫 번째 비트 위치(mN/4-1,s0)인 bN-4로 매핑되고, 상기 제2 구간의 마지막 비트인 N번째 비트(dN-1)는 상기 N/4번째 변조비트의 세 번째 비트 위치(mN/4-1,s2)인 bN-2로 매핑된다.
도 12는 본 발명의 실시예에 따라 부호어 시퀀스에 전력이 균등하게 할당된 경우 16-ary QAM 방식을 위한 비트 재배열 동작의 처리 흐름도이다. 이러한 처리 흐름은 도 1의 시퀀스 매퍼 130에 의해 수행된다.
상기 도 12를 참조하면, 401단계에서 상기 시퀀스 매퍼 130은 k=0으로 세팅한다. 402단계에서 상기 시퀀스 매퍼 130은 k가 {(1/2)×N}보다 작은지 여부를 판단한다. k가 {(1/2)×N}보다 작은 경우는 403단계의 동작이 수행되고, 그렇지 않은 경우는 404단계의 동작이 수행된다. 상기 403단계에서 상기 시퀀스 매퍼 130은 상기 <수학식 4>에 나타낸 바와 같은 부호어 시퀀스의 비트 매핑 동작을 수행한다. 상기 404단계에서 상기 시퀀스 매퍼 130은 상기 <수학식 5>에 나타낸 바와 같은 부호어 시퀀스의 비트 매핑 동작을 수행한다. 상기 403단계 및 404단계의 동작은 부호어 시퀀스의 모든 비트들에 대해 매핑 동작이 수행된 것으로 405단계에서 판단될 때까지 수행된다. 즉, 405단계에서 k가 N보다 작은 것으로 판단되는 경우에 상기 시퀀스 매퍼 130은 406단계에서 k의 값을 하나 증가시키고 402단계로 되돌아가서 403단계 또는 404단계의 동작을 수행한다.
( 실시예 A-3 ) 64-ary QAM의 경우 :
이미 언급한 바와 같이, 하나의 64-ary QAM 변조비트를 이루는 여섯 개의 비트들 중 두 개의 비트들이 나머지 두 조합의 비트들보다 높은 신뢰도를 가진다. 도 5에 도시된 사상도를 사용할 경우를 가정하였을 때, 세 번째(s2)와 여섯 번째(s5) 비트들의 신뢰도가 두 번째(s1)와 다섯 번째(s4) 비트들의 신뢰도보다 높고 첫 번째(s0)와 네 번째(s3) 비트들의 신뢰도가 가장 낮으며, 이 경우 채널부호기나 채널인터리버의 출력 시퀀스를 변조기 입력 전에 재배열하는 동작은 다음과 같이 수행된다.
1. 제1 구간의 비트들 - 첫 번째 비트부터 (1/3)×N 번째까지의 비트들을 순서대로 N/6 개의 각 변조비트 내의 세 번째 비트(s2) 및 여섯 번째 비트(s5)의 위치에 매핑한다.
2. 제2 구간의 비트들 - {(1/3)×N+1}번째부터 {(2/3)×N}번째까지의 비트들을 순서대로 N/6 개의 각 변조비트 내의 두 번째 비트(s1) 및 다섯 번째 비트(s4)의 위치에 매핑한다.
3. 제3 구간의 비트들 - 나머지 {(2/3)×N+1}번째부터 N번째까지의 비트들을 순서대로 N/6 개의 각 변조비트 내의 첫 번째 비트(s0) 및 네 번째 비트(s3)의 위치에 매핑한다.
위의 과정들은 하기의 <수학식 6> 내지 <수학식 8>과 같이 정리된다. 재배열되기 이전의 부호어 시퀀스의 각 비트들은 도 13에 도시된 바와 같이 재배열된다.
, k ＜ (1/3)×N인 경우.
, (1/3)×N ≤k ＜ (2/3)×N인 경우.
, k ≥(2/3)×N인 경우.
도 13은 본 발명의 실시예에 따라 부호어 시퀀스에 전력이 균등하게 할당된 경우 64-ary QAM 방식을 위한 비트 재배열 동작을 도시하는 도면이다.
상기 도 13을 참조하면, N개의 비트열로 구성되는 부호어 시퀀스는 제1 구간, 제2 구간 및 제3 구간으로 분할된다. 제1 구간은 상기 부호어 시퀀스의 첫 번째 비트(d0)부터 {(1/3)N}번째 비트(dN/3-1)까지의 구간이다. 제2 구간은 상기 부호어시퀀스의 {(1/3)N+1}번째 비트(dN/3)부터 {(2/3)N}번째 비트(d2N/3-1)까지의 구간이다. 제3 구간은 상기 부호어 시퀀스의 {(2/3)N+1}번째 비트(d2N/3)부터 {N}번째 비트(dN-1)까지의 구간이다. 이때 변조비트는 6비트로 구성되고, 상기 부호어 시퀀스에 대응하는 변조비트의 수는 N/6이다.
상기 부호어 시퀀스의 제1 구간의 첫 번째 비트(d0)는 첫 번째 변조비트의 세 번째 비트 위치(m0,s2)로 매핑되고, 상기 제1 구간의 두 번째 비트(d1)는 상기 첫 번째 변조비트의 여섯 번째 비트 위치(m0,s5)로 매핑된다. 상기 제1 구간의 세 번째 비트(d2)는 두 번째 변조비트의 세 번째 비트 위치(m1,s2)로 매핑되고, 상기 제1 구간의 네 번째 비트(d3)는 상기 두 번째 변조비트의 여섯 번째 비트 위치(m1,s5)로 매핑된다. 상기 제1 구간의 {(1/3)×N -1}번째 비트(dN/3-2)는 마지막 변조비트인 N/6번째 변조비트의 세 번째 비트 위치(mN/6-1,s2)로 매핑되고, 상기 제1 구간의 마지막 비트인 (1/3)N번째 비트(dN/3-1)는 상기 마지막 변조비트의 여섯 번째 비트 위치(mN/6-1,s5)로 매핑된다.
예를 들어, 상기 부호어 시퀀스의 제1 구간의 첫 번째 비트(d0)는 첫 번째 변조비트의 세 번째 비트 위치(m0,s2)인 b2로 매핑되고, 상기 제1 구간의 두 번째 비트(d1)는 상기 첫 번째 변조비트의 여섯 번째 비트 위치(m0,s5)인 b5로 매핑된다. 상기 제1 구간의 세 번째 비트(d2)는 두 번째 변조비트의 세 번째 비트 위치(m1,s2)인 b8로 매핑되고, 상기 제1 구간의 네 번째 비트(d3)는 상기 두 번째 변조비트의 여섯 번째 비트 위치(m1,s5)인 b11로 매핑된다. 상기 제1 구간의 {(1/3)×N -1}번째 비트(dN/3-2)는 마지막 변조비트인 N/6번째 변조비트의 세 번째 비트 위치(mN/6-1,s2)인 bN-4로 매핑되고, 상기 제1 구간의 마지막 비트인 (1/3)N번째 비트(dN/3-1)는 상기 마지막 변조비트의 여섯 번째 비트 위치(mN/6-1,s5)인 bN-1로 매핑된다.
상기 부호어 시퀀스의 제2 구간의 첫 번째 비트인 {(1/3)×N +1}번째 비트(dN/3)는 첫 번째 변조비트의 두 번째 비트 위치(m0,s1)로 매핑되고, 상기 제2 구간의 두 번째 비트(dN/3+1)인 {(1/3)×N +2}번째 비트는 첫 번째 변조비트의 다섯 번째 비트 위치(m0,s4)로 매핑된다. 상기 제2 구간의 {(2/3)×N -1}번째 비트(d2N/3-2)는 마지막 변조비트인 N/6번째 변조비트의 두 번째 비트 위치(mN/6-1,s1)로 매핑되고, 상기 제2 구간의 마지막 비트인 {(2/3)×N}번째 비트(d2N/3-1)는 상기 마지막 변조비트의 다섯 번째 비트 위치(mN/6-1,s4)로 매핑된다.
상기 부호어 시퀀스의 제2 구간의 첫 번째 비트인 {(1/3)×N +1}번째 비트(dN/3)는 첫 번째 변조비트의 두 번째 비트 위치(m0,s1)인 b1로 매핑되고, 상기 제2 구간의 두 번째 비트(dN/3+1)인 {(1/3)×N +2}번째 비트는 첫 번째 변조비트의다섯 번째 비트 위치(m0,s4)인 b4로 매핑된다. 상기 제2 구간의 {(2/3)×N -1}번째 비트(d2N/3-2)는 마지막 변조비트인 N/6번째 변조비트의 두 번째 비트 위치(mN/6-1,s1)인 bN-5로 매핑되고, 상기 제2 구간의 마지막 비트인 {(2/3)×N}번째 비트(d2N/3-1)는 상기 마지막 변조비트의 다섯 번째 비트 위치(mN/6-1,s4)인 bN-2로 매핑된다.
상기 부호어 시퀀스의 제3 구간의 첫 번째 비트인 {(2/3)×N +1}번째 비트(d2N/3)는 첫 번째 변조비트의 첫 번째 비트 위치(m0,s0)로 매핑되고, 상기 제3 구간의 두 번째 비트인 {(2/3)×N +2}번째 비트(d2N/3+1)는 첫 번째 변조비트의 세 번째 비트 위치(m0,s2)로 매핑된다. 상기 제3 구간의 {N -1}번째 비트(dN-2)는 마지막 변조비트인 N/6번째 변조비트의 첫 번째 비트 위치(mN/6-1,s0)로 매핑되고, 상기 제3 구간의 마지막 비트인 N번째 비트(dN-1)는 상기 마지막 변조비트의 세 번째 비트 위치(mN/6-1,s2)로 매핑된다.
상기 부호어 시퀀스의 제3 구간의 첫 번째 비트인 {(2/3)×N +1}번째 비트(d2N/3)는 첫 번째 변조비트의 첫 번째 비트 위치(m0,s0)인 b0로 매핑되고, 상기 제3 구간의 두 번째 비트인 {(2/3)×N +2}번째 비트(d2N/3+1)는 첫 번째 변조비트의 세 번째 비트 위치(m0,s2)인 b3으로 매핑된다. 상기 제3 구간의 {N-1}번째 비트(dN-2)는 마지막 변조비트인 N/6번째 변조비트의 첫 번째 비트 위치(mN/6-1,s0)인 bN-6으로매핑되고, 상기 제3 구간의 마지막 비트인 N번째 비트(dN-1)는 상기 마지막 변조비트의 세 번째 비트 위치(mN/6-1,s2)인 bN-3로 매핑된다.
도 14는 본 발명의 실시예에 따라 부호어 시퀀스에 전력이 균등하게 할당된 경우 64-ary QAM 방식을 위한 비트 재배열 동작의 처리 흐름도이다. 이러한 처리 흐름은 도 1의 시퀀스 매퍼 130에 의해 수행된다.
상기 도 14를 참조하면, 501단계에서 상기 시퀀스 매퍼 130은 k=0으로 세팅한다. 502단계에서 상기 시퀀스 매퍼 130은 k가 {(1/3)×N}보다 작은지 여부를 판단한다. k가 {(1/3)×N}보다 작은 경우는 503단계의 동작이 수행되고, 그렇지 않은 경우는 504단계의 동작이 수행된다. 504단계에서 상기 시퀀스 매퍼 130은 k가 {(2/3)×N}보다 작은지 여부를 판단한다. k가 {(1/3)×N}보다 크고 k가 {(2/3)×N}보다 작은 경우는 505단계의 동작이 수행되고, 그렇지 않은 경우는 506단계의 동작이 수행된다. 상기 503단계에서 상기 시퀀스 매퍼 130은 상기 <수학식 6>에 나타낸 바와 같은 부호어 시퀀스의 비트 매핑 동작을 수행한다. 상기 505단계에서 상기 시퀀스 매퍼 130은 상기 <수학식 7>에 나타낸 바와 같은 부호어 시퀀스의 비트 매핑 동작을 수행한다. 상기 506단계에서 상기 시퀀스 매퍼 130은 상기 <수학식 8>에 나타낸 바와 같은 부호어 시퀀스의 비트 매핑 동작을 수행한다. 상기 503단계, 505단계 및 506단계의 동작은 부호어 시퀀스의 모든 비트들에 대해 매핑 동작이 수행된 것으로 507단계에서 판단될 때까지 수행된다. 즉, 상기 시퀀스 매퍼 130은 507단계에서 k가 N보다 작은 것으로 판단되는 경우에는 508단계에서 k의 값을 하나 증가시키고 502단계로 되돌아가서 503단계, 505단계 또는 506단계의 동작을 수행한다.
B. 부호어 시퀀스의 앞부분과 뒤부분에 서로 다른 크기의 전력이 할당된 경우
부호어 시퀀스에 전력이 불균등하게 할당된 경우는 크게 두 가지로 나누어 생각할 수 있다.
첫째, 부호어 시퀀스의 앞부분에는 높은 전력이 뒤부분에는 낮은 전력이 할당되는 경우이다. 도 7에 이러한 경우를 도시하였다. 이 때는 전력이 부호어 시퀀스에 균등하게 할당된 경우와 동일한 방법으로 채널부호기나 채널인터리버의 출력 비트들을 재배열하면 된다. 왜냐하면, 불가피하게 전력이 불균등하게 할당되어야 하는 경우, 시스템 부분에 높은 전력이 할당되고 패리티 부분에 낮은 전력이 할당되는 것이 그 반대의 경우보다는 나은 성능을 보이는 것이 일반적인 경향이기 때문이다.
둘째, 첫 번째와 반대로 부호어 시퀀스의 앞부분에는 낮은 전력이 뒤부분에는 높은 전력이 할당되는 경우이다. 도 8에 이러한 경우를 도시하였다. 앞서 언급한 것처럼 일반적으로 시스템 부분에 높은 전력을 할당하는 것이 그 반대의 경우보다 나은 성능을 보이기 때문에, 이 경우에는 전력이 부호어 시퀀스에 균등하게 할당된 경우에 적용되는 비트 재배열방법을 수정하여 적용한다. 즉, 시스템 부분에 높은 전력이 할당되게 하기 위해서는 부호어 시퀀스의 일정 부분을 신뢰도가 동일한 비트 위치에 놓을 때 순서대로 놓지 않고 역순으로 놓아야 한다. 각 변조방식에서 이를 적용하면 다음과 같다.
( 실시예 B-1 ) 8-ary PSK의 경우 :
1. 제1 구간의 비트들 - 첫 번째 비트부터 {(2/3)×N}번째까지의 비트들을 역순으로 N/3 개의 각 변조비트 내의 세 번째 비트(s2) 및 두 번째 비트(s1)의 위치에 매핑한다.
2. 제2 구간의 비트들 - 나머지 {(2/3)×N+1}번째부터 N번째까지의 비트들을 역순으로 N/3 개의 각 변조비트 내의 첫 번째 비트(s0)의 위치에 매핑한다.
위의 과정들은 하기의 <수학식 9> 및 <수학식 10>과 같이 정리된다. 재배열되기 이전의 부호어 시퀀스의 각 비트들은 도 15에 도시된 바와 같이 재배열된다.
, k ＜ (2/3)×N인 경우.
, k ≥(2/3)×N인 경우.
도 15는 본 발명의 실시예에 따라 부호어 시퀀스의 뒤 부분에 더 큰 전력이 할당된 경우 8-ary PSK 변조 방식을 위한 비트 재배열 동작을 도시하는 도면이다.
상기 도 15를 참조하면, N개의 비트열로 구성되는 부호어 시퀀스는 제1 구간및 제2 구간으로 분할된다. 제1 구간은 상기 부호어 시퀀스의 첫 번째 비트(d0)부터 {(2/3)N}번째 비트(d2N/3-1)까지의 구간이다. 제2 구간은 상기 부호어 시퀀스의 {(2/3)N+1}번째 비트(d2N/3)부터 {N}번째 비트(dN-1)까지의 구간이다. 이때 변조비트는 3비트로 구성되고, 상기 부호어 시퀀스에 대응하는 변조비트의 수는 N/3이다.
상기 부호어 시퀀스의 제1 구간의 첫 번째 비트(d0)는 마지막 변조비트인 (N/3)번째 변조비트의 세 번째 비트 위치(mN/3-1,s2)로 매핑되고, 상기 제1 구간의 두 번째 비트(d1)는 상기 마지막 변조비트의 두 번째 비트 위치(mN/3-1,s1)로 매핑된다. 상기 제1 구간의 세 번째 비트(d2)는 {(N/3)-1}번째 변조비트의 세 번째 비트 위치(mN/3-2,s2)로 매핑되고, 상기 제1 구간의 네 번째 비트(d3)는 상기 {(N/3)-1}번째 변조비트의 두 번째 비트 위치(mN/3-2,s1)로 매핑된다. 상기 제1 구간의 {(2/3)×N -1}번째 비트(d2N/3-2)는 첫번째 변조비트의 세 번째 비트 위치(m0,s2)로 매핑되고, 상기 제1 구간의 마지막 비트인 (2/3)N번째 비트(d2N/3-1)는 상기 첫번째 변조비트의 두 번째 비트 위치(m0,s1)로 매핑된다.
예를 들어, 상기 부호어 시퀀스의 제1 구간의 첫 번째 비트(d0)는 마지막 변조비트인 (N/3)번째 변조비트의 세 번째 비트 위치(mN/3-1,s2)인 bN-1로 매핑되고, 상기 제1 구간의 두 번째 비트(d1)는 상기 마지막 변조비트의 두 번째 비트 위치(mN/3-1,s1)인 bN-2로 매핑된다. 상기 제1 구간의 세 번째 비트(d2)는 {(N/3)-1}번째 변조비트의 세 번째 비트 위치(mN/3-2,s2)인 로 매핑되고, 상기 제1 구간의 네 번째 비트(d3)는 상기 {(N/3)-1}번째 변조비트의 두 번째 비트 위치(mN/3-2,s1)인 bN-4로 매핑된다. 상기 제1 구간의 {(2/3)×N -1}번째 비트(d2N/3-2)는 첫번째 변조비트의 세 번째 비트 위치(m0,s2)인 b2로 매핑되고, 상기 제1 구간의 마지막 비트인 (2/3)N번째 비트(d2N/3-1)는 상기 첫번째 변조비트의 두 번째 비트 위치(m0,s1)인 b1으로 매핑된다.
상기 부호어 시퀀스의 제2 구간의 첫 번째 비트인 {(2/3)×N +1}번째 비트(d2N/3)는 마지막 변조비트인 (N/3)번째 변조비트의 첫 번째 비트 위치(mN/3-1,s0)로 매핑되고, 상기 제2 구간의 두 번째 비트인 {(2/3)×N +2}번째 비트(d2N/3+1)는 {(N/3)-1}번째 변조비트의 첫 번째 비트 위치(mN/3-2,s0)로 매핑된다. 상기 제2 구간의 (N-1)번째 비트(dN-2)는 두 번째 변조비트의 첫 번째 비트 위치(m1,s0)로 매핑되고, 상기 제2 구간의 마지막 비트인 N번째 비트(dN-1)는 첫 번째 변조비트의 첫 번째 비트 위치(m0,s0)로 매핑된다.
상기 부호어 시퀀스의 제2 구간의 첫 번째 비트인 {(2/3)×N +1}번째 비트(d2N/3)는 마지막 변조비트인 (N/3)번째 변조비트의 첫 번째 비트 위치(mN/3-1,s0)인 bN-3로 매핑되고, 상기 제2 구간의 두 번째 비트인 {(2/3)×N +2}번째 비트(d2N/3+1)는 {(N/3)-1}번째 변조비트의 첫 번째 비트 위치(mN/3-2,s0)인 bN-6로 매핑된다. 상기 제2 구간의 (N-1)번째 비트(dN-2)는 두 번째 변조비트의 첫 번째 비트 위치(m1,s0)인 b3로 매핑되고, 상기 제2 구간의 마지막 비트인 N번째 비트(dN-1)는 첫 번째 변조비트의 첫 번째 비트 위치(m0,s0)인 b0로 매핑된다.
도 16은 본 발명의 실시예에 따라 부호어 시퀀스의 뒤 부분에 더 큰 전력이 할당된 경우 8-ary PSK 변조 방식을 위한 비트 재배열 동작의 처리 흐름도이다. 이러한 처리 흐름은 도 1의 시퀀스 매퍼 130에 의해 수행된다.
상기 도 16을 참조하면, 601단계에서 상기 시퀀스 매퍼 130은 k=0으로 세팅한다. 602단계에서 상기 시퀀스 매퍼 130은 k가 {(2/3)×N}보다 작은지 여부를 판단한다. k가 {(2/3)×N}보다 작은 경우는 603단계의 동작이 수행되고, 그렇지 않은 경우는 604단계의 동작이 수행된다. 상기 603단계에서 상기 시퀀스 매퍼 130은 상기 <수학식 9>에 나타낸 바와 같은 부호어 시퀀스의 비트 매핑 동작을 수행한다. 상기 604단계에서 상기 시퀀스 매퍼 130은 상기 <수학식 10>에 나타낸 바와 같은 부호어 시퀀스의 비트 매핑 동작을 수행한다. 상기 603단계 및 604단계의 동작은 부호어 시퀀스의 모든 비트들에 대해 매핑 동작이 수행된 것으로 605단계에서 판단될 때까지 수행된다. 즉, 상기 시퀀스 매퍼 130은 605단계에서 k가 N보다 작은 것으로 판단되는 경우에는 606단계에서 k의 값을 하나 증가시키고 602단계로 되돌아가서 603단계 또는 604단계의 동작을 수행한다.
( 실시예 B-2 ) 16-ary QAM의 경우 :
1. 채널부호기 또는 채널인터리버의 출력인 부호어 시퀀스를 시스템 부분과, 패리티 부분의 순서로 배열한다.
2. 제1 구간의 비트들 - 첫 번째 비트부터 {(1/2)×N}번째까지의 비트들을 역순으로 N/4개의 각 변조비트 내의 네 번째 비트(s1) 및 두 번째 비트(s1)의 위치에 매핑한다.
3. 제2 구간의 비트들 - 나머지 {(1/2)×N+1}번째부터 N번째까지의 비트들을 역순으로 N/4개의 각 변조비트 내의 세 번째 비트(s1) 및 첫 번째 비트(s1)의 위치에 매핑한다.
위의 과정들은 하기의 <수학식 11> 및 <수학식 12>와 같이 정리된다. 재배열되기 이전의 부호어 시퀀스의 각 비트들은 도 17에 도시된 바와 같이 재배열된다.
, k ＜ (1/2)×N인 경우.
, k ≥(1/2)×N인 경우.
도 17은 본 발명의 실시예에 따라 부호어 시퀀스의 뒤 부분에 더 큰 전력이할당된 경우 16-ary QAM 방식을 위한 비트 재배열 동작을 도시하는 도면이다.
상기 도 17을 참조하면, N개의 비트열로 구성되는 부호어 시퀀스는 제1 구간 및 제2 구간으로 분할된다. 제1 구간은 상기 부호어 시퀀스의 첫 번째 비트(d0)부터 {(1/2)N}번째 비트(dN/2-1)까지의 구간이다. 제2 구간은 상기 부호어 시퀀스의 {(1/2)N+1}번째 비트(dN/2)부터 {N}번째 비트(dN-1)까지의 구간이다. 이때 변조비트는 4비트로 구성되고, 상기 부호어 시퀀스에 대응하는 변조비트의 수는 N/4이다.
상기 부호어 시퀀스의 제1 구간의 첫 번째 비트(d0)는 마지막 변조비트인 (N/4)번째 변조비트의 네 번째 비트 위치(mN/4-1,s3)로 매핑되고, 상기 제1 구간의 두 번째 비트(d1)는 상기 마지막 변조비트의 두 번째 비트 위치(mN/4-1,s1)로 매핑된다. 상기 제1 구간의 세 번째 비트(d2)는 {(N/4)-1}번째 변조비트의 네 번째 비트 위치(mN/4-2,s3)로 매핑되고, 상기 제1 구간의 네 번째 비트(d3)는 상기 {(N/4)-1}번째 변조비트의 두 번째 비트 위치(mN/4-2,s1)로 매핑된다. 상기 제1 구간의 {(1/2)×N -1}번째 비트(dN/2-2)는 첫 번째 변조비트의 네 번째 비트 위치(m0,s3)로 매핑되고, 상기 제1 구간의 마지막 비트인 (1/2)N번째 비트(dN/2-1)는 상기 첫 번째 변조비트의 두 번째 비트 위치(m0,s1)로 매핑된다.
상기 부호어 시퀀스의 제1 구간의 첫 번째 비트(d0)는 마지막 변조비트인(N/4)번째 변조비트의 네 번째 비트 위치(mN/4-1,s3)인 bN-1로 매핑되고, 상기 제1 구간의 두 번째 비트(d1)는 상기 마지막 변조비트의 두 번째 비트 위치(mN/4-1,s1)인 bN-3로 매핑된다. 상기 제1 구간의 세 번째 비트(d2)는 {(N/4)-1}번째 변조비트의 네 번째 비트 위치(mN/4-2,s3)인 bN-5로 매핑되고, 상기 제1 구간의 네 번째 비트(d3)는 상기 {(N/4)-1}번째 변조비트의 두 번째 비트 위치(mN/4-2,s1)인 bN-7로 매핑된다. 상기 제1 구간의 {(1/2)×N -1}번째 비트(dN/2-2)는 첫 번째 변조비트의 네 번째 비트 위치(m0,s3)인 b3로 매핑되고, 상기 제1 구간의 마지막 비트인 (1/2)N번째 비트(dN/2-1)는 상기 첫 번째 변조비트의 두 번째 비트 위치(m0,s1)인 b1로 매핑된다.
상기 부호어 시퀀스의 제2 구간의 첫 번째 비트인 {(1/2)×N +1}번째 비트(dN/2)는 마지막 변조비트인 (N/4)번째 변조비트의 세 번째 비트 위치(mN/4-1,s2)로 매핑되고, 상기 제2 구간의 두 번째 비트인 {(1/2)×N +2}번째 비트(dN/2+1)는 상기 마지막 변조비트의 첫 번째 비트 위치(mN/4-1,s0)로 매핑된다. 상기 제2 구간의 (N-1)번째 비트(dN-2)는 첫 번째 변조비트의 세 번째 비트 위치(m0,s2)로 매핑되고, 상기 제2 구간의 마지막 비트인 N번째 비트(dN-1)는 상기 첫 번째 변조비트의 첫 번째 비트 위치(m0,s0)로 매핑된다.
상기 부호어 시퀀스의 제2 구간의 첫 번째 비트인 {(1/2)×N +1}번째비트(dN/2)는 마지막 변조비트인 (N/4)번째 변조비트의 세 번째 비트 위치(mN/4-1,s2)인 bN-2로 매핑되고, 상기 제2 구간의 두 번째 비트인 {(1/2)×N +2}번째 비트(dN/2+1)는 상기 마지막 변조비트의 첫 번째 비트 위치(mN/4-1,s0)인 bN-4로 매핑된다. 상기 제2 구간의 (N-1)번째 비트(dN-2)는 첫 번째 변조비트의 세 번째 비트 위치(m0,s2)인 b2로 매핑되고, 상기 제2 구간의 마지막 비트인 N번째 비트(dN-1)는 상기 첫 번째 변조비트의 첫 번째 비트 위치(m0,s0)인 b0로 매핑된다.
도 18은 본 발명의 실시예에 따라 부호어 시퀀스의 뒤 부분에 더 큰 전력이 할당된 경우 16-ary QAM 방식을 위한 비트 재배열 동작의 처리 흐름도이다. 이러한 처리 흐름은 도 1의 시퀀스 매퍼 130에 의해 수행된다.
상기 도 18을 참조하면, 701단계에서 상기 시퀀스 매퍼 130은 k=0으로 세팅한다. 702단계에서 상기 시퀀스 매퍼 130은 k가 {(1/2)×N}보다 작은지 여부를 판단한다. k가 {(1/2)×N}보다 작은 경우는 703단계의 동작이 수행되고, 그렇지 않은 경우는 704단계의 동작이 수행된다. 상기 703단계에서 상기 시퀀스 매퍼 130은 상기 <수학식 11>에 나타낸 바와 같은 부호어 시퀀스의 비트 매핑 동작을 수행한다. 상기 704단계에서 상기 시퀀스 매퍼 130은 상기 <수학식 12>에 나타낸 바와 같은 부호어 시퀀스의 비트 매핑 동작을 수행한다. 상기 703단계 및 704단계의 동작은 부호어 시퀀스의 모든 비트들에 대해 매핑 동작이 수행된 것으로 705단계에서 k가 N보다 작은 것으로 판단될 때까지 수행된다. 즉, 705단계에서 k가 N보다 작은 것으로 판단되는 경우에 상기 시퀀스 매퍼 130은 706단계에서 k의 값을 하나 증가시키고 702단계로 되돌아가서 703단계 또는 704단계의 동작을 수행한다.
( 실시예 B-3 ) 64-ary QAM의 경우 :
1. 제1 구간의 비트들 - 첫 번째부터 {(1/3)×N}번째까지의 비트들을 역순으로 (N/6)개의 각 변조비트 내의 여섯 번째 비트(s5) 및 세 번째 비트(s2)의 위치에 매핑한다.
2. 제2 구간의 비트들 - {(1/3)×N+1}번째부터 {(2/3)×N}번째까지의 비트들을 역순으로 (N/6)개의 각 변조비트 내의 다섯 번째 비트(s4) 및 두 번째 비트(s1)의 위치에 매핑한다.
3. 제3 구간의 비트들 - 나머지 {(2/3)×N+1}번째부터 N번째까지의 비트들을 역순으로 (N/6)개의 각 변조비트 내의 네 번째 비트(s3) 및 첫 번째 비트(s0)의 위치에 매핑한다.
위의 과정들은 하기의 <수학식 13> 내지 <수학식 15>와 같이 정리된다. 재배열되기 이전 부호어 시퀀스의 각 비트들 도 19에 도시된 바와 같이 재배열된다.
, k ＜ (1/3)×N인 경우.
, (1/3)×N ≤ k ＜ (2/3)×N인 경우.
, k ≥(2/3)×N인 경우.
도 19는 본 발명의 실시예에 따라 부호어 시퀀스의 뒤 부분에 더 큰 전력이 할당된 경우 64-ary QAM 방식을 위한 비트 재배열 동작을 도시하는 도면이다.
상기 도 19를 참조하면, N개의 비트열로 구성되는 부호어 시퀀스는 제1 구간, 제2 구간 및 제3 구간으로 분할된다. 제1 구간은 상기 부호어 시퀀스의 첫 번째 비트(d0)부터 {(1/3)N}번째 비트(dN/3-1)까지의 구간이다. 제2 구간은 상기 부호어 시퀀스의 {(1/3)N+1}번째 비트(dN/3)부터 {(2/3)N}번째 비트(d2N/3-1)까지의 구간이다. 제3 구간은 상기 부호어 시퀀스의 {(2/3)N+1}번째 비트(d2N/3)부터 {N}번째 비트(dN-1)까지의 구간이다. 이때 변조비트는 6비트로 구성되고, 상기 부호어 시퀀스에 대응하는 변조비트의 수는 N/6이다.
상기 부호어 시퀀스의 제1 구간의 첫 번째 비트(d0)는 마지막 변조비트인 {N/6}번째 변조비트의 여섯 번째 비트 위치(mN/6-1,s5)로 매핑되고, 상기 제1 구간의 두 번째 비트(d1)는 상기 마지막 변조비트의 세 번째 비트 위치(mN/6-1,s2)로 매핑된다. 상기 제1 구간의 세 번째 비트(d2)는 {(N/6)-1}번째 변조비트의 여섯 번째 비트 위치(mN/6-2,s5)로 매핑되고, 상기 제1 구간의 네 번째 비트(d3)는 상기 {(N/6)-1}번째 변조비트의 세 번째 비트 위치(mN/6-2,s2)로 매핑된다. 상기 제1 구간의 {(1/3)×N -1}번째 비트(dN/3-2)는 첫번째 변조비트인 여섯 번째 비트 위치(m0,s5)로 매핑되고, 상기 제1 구간의 마지막 비트인 (1/3)N번째 비트(dN/3-1)는 상기 첫번째 변조비트의 세 번째 비트 위치(m0,s2)로 매핑된다.
상기 부호어 시퀀스의 제1 구간의 첫 번째 비트(d0)는 마지막 변조비트인 {N/6}번째 변조비트의 여섯 번째 비트 위치(mN/6-1,s5)인 bN-1로 매핑되고, 상기 제1 구간의 두 번째 비트(d1)는 상기 마지막 변조비트의 세 번째 비트 위치(mN/6-1,s2)인 bN-4로 매핑된다. 상기 제1 구간의 세 번째 비트(d2)는 {(N/6)-1}번째 변조비트의 여섯 번째 비트 위치(mN/6-2,s5)인 bN-7로 매핑되고, 상기 제1 구간의 네 번째 비트(d3)는 상기 {(N/6)-1}번째 변조비트의 세 번째 비트 위치(mN/6-2,s2)인 bN-10로 매핑된다. 상기 제1 구간의 {(1/3)×N -1}번째 비트(dN/3-2)는 첫번째 변조비트인 여섯 번째 비트 위치(m0,s5)인 b5로 매핑되고, 상기 제1 구간의 마지막 비트인 (1/3)N번째 비트(dN/3-1)는 상기 첫번째 변조비트의 세 번째 비트 위치(m0,s2)인 b2로 매핑된다.
상기 부호어 시퀀스의 제2 구간의 첫 번째 비트인 {(1/3)×N +1}번째 비트(dN/3)는 마지막 변조비트인 {N/6}번째 변조비트의 다섯 번째 비트 위치(mN/6-1,s4)로 매핑되고, 상기 제2 구간의 두 번째 비트인 {(1/3)×N +2}번째 비트(dN/3+1)는 상기 마지막 변조비트의 두 번째 비트 위치(mN/6-1,s1)로 매핑된다. 상기 제2 구간의 {(2/3)×N -1}번째 비트(d2N/3-2)는 첫 번째 변조비트의 다섯 번째 비트 위치(m0,s4)로 매핑되고, 상기 제2 구간의 마지막 비트인 {(2/3)×N}번째 비트(d2N/3-1)는 상기 첫 번째 변조비트의 두 번째 비트 위치(m0,s1)로 매핑된다.
상기 부호어 시퀀스의 제2 구간의 첫 번째 비트인 {(1/3)×N +1}번째 비트(dN/3)는 마지막 변조비트인 {N/6}번째 변조비트의 다섯 번째 비트 위치(mN/6-1,s4)인 bN-2로 매핑되고, 상기 제2 구간의 두 번째 비트인 {(1/3)×N +2}번째 비트(dN/3+1)는 상기 마지막 변조비트의 두 번째 비트 위치(mN/6-1,s1)인 bN-5로 매핑된다. 상기 제2 구간의 {(2/3)×N -1}번째 비트(d2N/3-2)는 첫 번째 변조비트의 다섯 번째 비트 위치(m0,s4)인 b4로 매핑되고, 상기 제2 구간의 마지막 비트인 {(2/3)×N}번째 비트(d2N/3-1)는 상기 첫 번째 변조비트의 두 번째 비트 위치(m0,s1)인 b1로 매핑된다.
상기 부호어 시퀀스의 제3 구간의 첫 번째 비트인 {(2/3)×N +1}번째 비트(d2N/3)는 마지막 변조비트인 {N/6}번째 변조비트의 세 번째 비트 위치(mN/6-1,s2)로 매핑되고, 상기 제3 구간의 두 번째 비트인 {(2/3)×N +2}번째 비트(d2N/3+1)는 상기 마지막 변조비트의 첫 번째 비트 위치(mN/6-1,s0)로 매핑된다. 상기 제3 구간의{N-1}번째 비트(dN-2)는 첫 번째 변조비트의 세 번째 비트 위치(m0,s2)로 매핑되고, 상기 제3 구간의 마지막 비트인 N번째 비트(dN-1)는 상기 첫 번째 변조비트의 첫 번째 비트 위치(m0,s0)로 매핑된다.
상기 부호어 시퀀스의 제3 구간의 첫 번째 비트인 {(2/3)×N +1}번째 비트(d2N/3)는 마지막 변조비트인 {N/6}번째 변조비트의 세 번째 비트 위치(mN/6-1,s2)인 bN-3로 매핑되고, 상기 제3 구간의 두 번째 비트인 {(2/3)×N +2}번째 비트(d2N/3+1)는 상기 마지막 변조비트의 첫 번째 비트 위치(mN/6-1,s0)인 bN-6로 매핑된다. 상기 제3 구간의 {N-1}번째 비트(dN-2)는 첫 번째 변조비트의 네 번째 비트 위치(m0,s3)인 b3로 매핑되고, 상기 제3 구간의 마지막 비트인 N번째 비트(dN-1)는 상기 첫 번째 변조비트의 첫 번째 비트 위치(m0,s0)인 b0로 매핑된다.
도 20은 본 발명의 실시예에 따라 부호어 시퀀스의 뒤 부분에 더 큰 전력이 할당된 경우 64-ary QAM 방식을 위한 비트 재배열 동작의 처리 흐름도이다. 이러한 처리 흐름은 도 1의 시퀀스 매퍼 130에 의해 수행된다.
상기 도 20을 참조하면, 801단계에서 상기 시퀀스 매퍼 130은 k=0으로 세팅한다. 802단계에서 상기 시퀀스 매퍼 130은 k가 {(1/3)×N}보다 작은지 여부를 판단한다. k가 {(1/3)×N}보다 작은 경우는 803단계의 동작이 수행되고, 그렇지 않은 경우는 804단계의 동작이 수행된다. 804단계에서 상기 시퀀스 매퍼 130은 k가{(2/3)×N}보다 작은지 여부를 판단한다. k가 {(1/3)×N}보다 크고 k가 {(2/3)×N}보다 작은 경우는 805단계의 동작이 수행되고, 그렇지 않은 경우는 806단계의 동작이 수행된다. 상기 803단계에서 상기 시퀀스 매퍼 130은 상기 <수학식 13>에 나타낸 바와 같은 부호어 시퀀스의 비트 매핑 동작을 수행한다. 상기 805단계에서 상기 시퀀스 매퍼 130은 상기 <수학식 14>에 나타낸 바와 같은 부호어 시퀀스의 비트 매핑 동작을 수행한다. 상기 806단계에서 상기 시퀀스 매퍼 130은 상기 <수학식 15>에 나타낸 바와 같은 부호어 시퀀스의 비트 매핑 동작을 수행한다. 상기 803단계, 805단계 및 806단계의 동작은 부호어 시퀀스의 모든 비트들에 대해 매핑 동작이 수행된 것으로 807단계에서 판단될 때까지 수행된다. 즉, 상기 시퀀스 매퍼 130은 807단계에서 k가 N보다 작은 것으로 판단되는 경우에는 808단계에서 k의 값을 하나 증가시키고 802단계로 되돌아가서 803단계, 805단계 또는 806단계의 동작을 수행한다.
전술한 바와 같이, 본 발명의 실시예에 따라 채널부호기나 채널인터리버의 출력 부호어 시퀀스의 비트들을 변조기 입력 전에 재배열하는 동작을 기술하였다.
다음으로, 복조기의 출력 값들을 채널복호기나 채널디인터리버 입력 전에 다시 원래 부호어 시퀀스의 순서대로 배열하는 동작을 설명한다.
복조기의 출력 값들을 원래 부호어 시퀀스의 순서대로 배열하는 동작은 전술한 재배열 동작을 거꾸로 적용하면 된다. 복조기의 출력 시퀀스를 {q0,q1,‥‥,qk,‥‥,qN-2,qN-1}로, 이를 채널복호기나 채널인터리버 입력 전에 다시 원래대로 배열한 입력 시퀀스를 {p0,p1,‥‥,pk,‥‥,pN-2,pN-1}로 표시하고, 상기 <수학식 2> ∼ <수학식 15>에서 등호 왼쪽 항인 b의 아래 첨자 부분을 m, 등호 오른쪽 항인 d의 아래 첨자 부분을 n으로 각각 표시한다면, 복조기 출력 시퀀스의 각 값이 원래의 순서대로 다시 배열된 후 채널복호기나 채널디인터리버 입력 시퀀스의 해당 위치로 옮겨가는 과정은 다음의 <수학식 16>으로 나타낼 수 있다.
, 모든 m, n에 대해(단, m, n ∈ {0, 1, ‥‥, N-1}).
제2 관점에서의 실시예들
본 발명의 실시예에 따른 비트 재배열 동작은 두 가지 경우, 즉 부호어 시퀀스에 전력이 균등하게 할당된 경우와 부호어 시퀀스의 앞부분과 뒤부분에 서로 다른 크기의 전력이 할당된 경우로 각각 구분되어 설명될 것이다. 또한 각 경우에 있어서는 변조 방식이 8-ary PSK인 경우와, 16-ary QAM인 경우와, 64-ary QAM인 경우로 구분되어 설명될 것이다. 후술될 비트 재배열 동작을 설명함에 있어서, 하나의 변조비트 시퀀스를 구성하는 변조비트들의 개수를 N이라고 가정하고 또한 변조 방식이 2m-ary 라고 가정하고, 재배열 전의 부호어 시퀀스 즉, 채널부호기 또는 채널인터리버의 출력 시퀀스는 {x(0), ‥‥, x(k), ‥‥ , x(N×m-1)}로 표기하며, 재배열 후의 부호어 시퀀스는 S0(i), ‥‥, Sm-1(i) (i ∈ {0, ‥‥, N-1})로 표기할 것이다. 그리고, 재배열 전의 부호어 시퀀스는 시스템 부분(systematic part)과, 패리티 부분(parity part)의 순서로 배열되어 있다고 가정한다. 실제로 부호어 시퀀스가 시스템 부분과, 패리티 부분의 순서로 배열되어 있지 않은 경우에는 이를 위한 처리가 추가적으로 요구된다.
C. 부호어 시퀀스에 전력이 균등하게 할당된 경우
부호어 시퀀스에 파워가 균등하게 할당된 경우에는 상기한 재배열 원칙을 그대로 사용함으로써 평균패킷오류율 관점에서의 성능 향상을 이룰 수 있다. 부호어 시퀀스에 전력이 균등하게 할당된 경우가 도 6에 도시되어 있다.
( 실시예 C-1 ) 8-ary PSK의 경우 :
이미 언급한 바와 같이, 하나의 8-ary PSK 변조비트를 이루는 세 개의 비트들 중 두 개의 비트들이 나머지 한 개의 비트보다 높은 신뢰도를 가진다. 도 3에 도시된 사상도를 사용할 경우를 가정하였을 때, 두 번째 비트(S1)와 세 번째 비트(S2)의 신뢰도가 첫 번째 비트(S0)의 신뢰도보다 높다. 이 경우 도 1의 시퀀스 매퍼 130에 의한 채널부호기나 채널인터리버의 출력 부호어 시퀀스를 변조기 입력전에 재배열하는 동작은 다음과 같이 수행된다.
1. 제1 구간의 비트들 - 첫 번째부터 {2×N}번째까지의 비트들을 순서대로 N개의 각 변조비트내의 두 번째 비트(S1), 세 번째 비트(S2)의 위치에 매핑한다.
2. 제2 구간의 비트들 - 나머지 {2×N+1}번째부터 {3×N}번째까지의 비트들을 순서대로 N개의 각 변조비트내의 첫 번째 비트(S0)의 위치에 매핑한다.
위의 과정들은 하기의 <수학식 17> 내지 <수학식 19>와 같이 정리된다. 재배열되기 이전의 부호어 시퀀스의 각 비트들은 도 21에 도시된 바와 같이 재배열된다.
So(i) = x(2×N +i)
S1(i) = x(2×i)
S2(i) = x(2×i +1)
도 21은 본 발명의 실시예에 따라 부호어 시퀀스에 전력이 균등하게 할당된 경우 8-ary PSK 변조 방식을 위한 비트 재배열 동작을 도시하는 도면이다. 이러한 비트 재배열 동작은 도 9에 도시된 비트 재배열 동작과 동일하다는 사실에 유의하여야 한다.
상기 도 21을 참조하면, 3N개의 비트열로 구성되는 부호어 시퀀스는 제1 구간 및 제2 구간으로 분할된다. 제1 구간은 상기 부호어 시퀀스의 첫 번째 비트(x(0))부터 {2N}번째 비트(x(2N-1))까지의 구간이다. 제2 구간은 상기 부호어 시퀀스의 {(2N)+1}번째 비트(x(2N))부터 3N번째 비트(x(3N-1))까지의 구간이다. 이때 변조비트는 3비트로 구성되고, 상기 부호어 시퀀스에 대응하는 변조비트의 수는 N이다.
첫 번째 변조비트의 첫 번째 비트 위치(S0(0))에는 상기 부호어 시퀀스의 제2 구간의 첫 번째 비트(x(2N))가 매핑되고, 두 번째 비트 위치(S1(0))에는 상기 부호어 시퀀스의 제1 구간의 첫 번째 비트(x(0))가 매핑되고, 세 번째 비트 위치(S2(0))에는 상기 부호어 시퀀스의 제1 구간의 두 번째 비트(x(1))가 매핑된다.
두 번째 변조비트의 첫 번째 비트 위치(S0(1))에는 상기 부호어 시퀀스의 제2 구간의 두 번째 비트(x(2N+1))가 매핑되고, 두 번째 비트 위치(S1(1))에는 상기 부호어 시퀀스의 제1 구간의 세 번째 비트(x(2))가 매핑되고, 세 번째 비트 위치(S2(1))에는 상기 부호어 시퀀스의 제1 구간의 네 번째 비트(x(3))가 매핑된다.
세 번째 변조비트의 첫 번째 비트 위치(S0(2))에는 상기 부호어 시퀀스의 제2 구간의 세 번째 비트(x(2N+2))가 매핑되고, 두 번째 비트 위치(S1(2))에는 상기 부호어 시퀀스의 제1 구간의 다섯 번째 비트(x(4))가 매핑되고, 세 번째 비트위치(S2(2))에는 상기 부호어 시퀀스의 제1 구간의 여섯 번째 비트(x(5))가 매핑된다.
{N-1}번째 변조비트의 첫 번째 비트 위치(S0(N-2))에는 상기 부호어 시퀀스의 제2 구간의 {3N-1}번째 비트(x(3N-2))가 매핑되고, 두 번째 비트 위치(S1(N-2) )에는 상기 부호어 시퀀스의 제1 구간의 {2N-3}번째 비트(x(2N-4))가 매핑되고, 세 번째 비트 위치(S2(N-2))에는 상기 부호어 시퀀스의 제1 구간의 {2N-2}번째 비트(x(2N-3))가 매핑된다.
N번째 변조비트의 첫 번째 비트 위치(S0(N-1))에는 상기 부호어 시퀀스의 제2 구간의 {3N}번째 비트(x(3N-1))가 매핑되고, 두 번째 비트 위치(S1(N-1))에는 상기 부호어 시퀀스의 제1 구간의 {2N-1}번째 비트(x(2N-2))가 매핑되고, 세 번째 비트 위치(S2(N-1))에는 상기 부호어 시퀀스의 제1 구간의 {2N}번째 비트(x(2N-1))가 매핑된다.
도 22는 본 발명의 실시예에 따라 부호어 시퀀스에 전력이 균등하게 할당된 경우 8-ary PSK 변조 방식을 위한 비트 재배열 동작의 처리 흐름도이다. 이러한 처리 흐름은 도 1의 시퀀스 매퍼 130에 의해 수행된다.
상기 도 22를 참조하면, 311단계에서 상기 시퀀스 매퍼 130은 i=0으로 세팅한다. 312단계에서 상기 시퀀스 매퍼 130은 변조비트의 해당하는 비트 위치들에 부호어 시퀀스의 각 비트들을 재배열하는 동작을 수행한다. 이러한 비트 재배열 동작은 상기 <수학식 17> 내지 <수학식 19>에 기재한 바에 따른다. 즉, 상기 시퀀스 매퍼 130은 (i)번째 비트의 첫 번째 비트 So(i)에는 부호어 시퀀스의 비트들의 열중에서 x(2×N +i) 비트를 매핑하고, (i)번째 비트의 두 번째 비트 위치 S1(i)에는 부호어 시퀀스의 비트들의 열중에서 x(2×i) 비트를 매핑하고, (i)번째 비트의 세 번째 비트 위치 S2(i)에는 부호어 시퀀스의 비트들의 열중에서 x(2×i +1) 비트를 매핑한다. 상기 312단계의 동작은 변조비트의 모든 비트 위치들에 대한 매핑 동작이 수행된 것으로 313단계에서 판단될 때까지 수행된다. 즉, 313단계에서 상기 시퀀스 매퍼 130은 i가 N보다 작은 것으로 판단되는 경우에는 314단계에서 i의 값을 하나 증가시키고 312단계로 되돌아가서 변조비트의 비트 위치 매핑 동작을 수행한다.
( 실시예 C-2 ) 16-ary QAM의 경우 :
이미 언급한 바와 같이, 하나의 16-ary QAM 변조비트를 이루는 네 개의 비트들 중 두 개의 비트들이 나머지 두 개의 비트들보다 높은 신뢰도를 가진다. 도 4에 도시된 사상도를 사용할 경우를 가정하였을 때, 두 번째 비트(S1)와 네 번째 비트(S3)의 신뢰도가 첫 번째 비트(S0)와 세 번째 비트(S2)의 신뢰도보다 높다. 이 경우 도 1의 시퀀스 매퍼 130에 의한 채널부호기나 채널인터리버의 출력 부호어 시퀀스를 변조기 입력 전에 재배열하는 동작은 다음과 같이 수행된다.
1. 제1 구간의 비트들 - 첫 번째부터 {2×N} 번째까지의 비트들을 순서대로 N개의 각 변조비트 내의 두 번째 비트(S1) 및 네 번째 비트(S3)의 위치에 매핑한다.
2. 제2 구간의 비트들 - 나머지 {2×N +1} 번째부터 {4×N} 번째까지의 비트들을 순서대로 N개의 각 변조비트 내의 첫 번째 비트(S0) 및 세 번째 비트(S2)의 위치에 매핑한다.
위의 과정들은 하기의 <수학식 20> 내지 <수학식 23>와 같이 정리된다. 재배열되기 이전의 부호어 시퀀스의 각 비트들은 도 23에 도시된 바와 같이 재배열된다.
So(i) = x(2×N + 2×i)
S1(i) = x(2×i)
S2(i) = x(2×N + 2×i + 1)
S3(i) = x(2×i + 1)
도 23은 본 발명의 실시예에 따라 부호어 시퀀스에 전력이 균등하게 할당된 경우 16-ary QAM 변조 방식을 위한 비트 재배열 동작을 도시하는 도면이다. 이러한비트 재배열 동작은 도 11에 도시된 비트 재배열 동작과 동일하다는 사실에 유의하여야 한다.
상기 도 23을 참조하면, 4N개의 비트열로 구성되는 부호어 시퀀스는 제1 구간 및 제2 구간으로 분할된다. 제1 구간은 상기 부호어 시퀀스의 첫 번째 비트(x(0))부터 {2N}번째 비트(x(2N-1))까지의 구간이다. 제2 구간은 상기 부호어 시퀀스의 {(2N)+1}번째 비트(x(2N))부터 4N번째 비트(x(4N-1))까지의 구간이다. 이때 변조비트는 4비트로 구성되고, 상기 부호어 시퀀스에 대응하는 변조비트의 수는 N이다.
첫 번째 변조비트의 첫 번째 비트 위치(S0(0))에는 상기 부호어 시퀀스의 제2 구간의 첫 번째 비트(x(2N))가 매핑되고, 두 번째 비트 위치(S1(0))에는 상기 부호어 시퀀스의 제1 구간의 첫 번째 비트(x(0))가 매핑되고, 세 번째 비트 위치(S2(0))에는 상기 부호어 시퀀스의 제2 구간의 두 번째 비트(x(2N+1))가 매핑되고, 네 번째 비트 위치(S3(0))에는 상기 부호어 시퀀스의 제1 구간의 두 번째 비트(x(1))가 매핑된다.
두 번째 변조비트의 첫 번째 비트 위치(S0(1))에는 상기 부호어 시퀀스의 제2 구간의 세 번째 비트(x(2N+2))가 매핑되고, 두 번째 비트 위치(S1(1))에는 상기 부호어 시퀀스의 제1 구간의 세 번째 비트(x(2))가 매핑되고, 세 번째 비트 위치(S2(1))에는 상기 부호어 시퀀스의 제2 구간의 네 번째 비트(x(2N+3))가 매핑되고, 네 번째 비트 위치(S3(1))에는 상기 부호어 시퀀스의 제1 구간의 네 번째 비트(x(3))가 매핑된다.
{N-1}번째 변조비트의 첫 번째 비트 위치(S0(N-2))에는 상기 부호어 시퀀스의 제2 구간의 {4N-3}번째 비트(x(4N-4))가 매핑되고, 두 번째 비트 위치(S1(N-2))에는 상기 부호어 시퀀스의 제1 구간의 {2N-3}번째 비트(x(2N-4))가 매핑되고, 세 번째 비트 위치(S2(N-2))에는 상기 부호어 시퀀스의 제2 구간의 {4N-2}번째 비트(x(4N-3))가 매핑되고, 네 번째 비트 위치(S3(N-2))에는 상기 부호어 시퀀스의 제1 구간의 {2N-2}번째 비트(x(2N-3))가 매핑된다.
N번째 변조비트의 첫 번째 비트 위치(S0(N-1))에는 상기 부호어 시퀀스의 제2 구간의 {4N-1}번째 비트(x(4N-2))가 매핑되고, 두 번째 비트 위치(S1(N-1))에는 상기 부호어 시퀀스의 제1 구간의 {2N-1}번째 비트(x(2N-2))가 매핑되고, 세 번째 비트 위치(S2(N-1))에는 상기 부호어 시퀀스의 제2 구간의 {4N}번째 비트(x(4N-1))가 매핑되고, 네 번째 비트 위치(S3(N-1))에는 상기 부호어 시퀀스의 제1 구간의 {2N}번째 비트(x(2N-1))가 매핑된다.
도 24는 본 발명의 실시예에 따라 부호어 시퀀스에 전력이 균등하게 할당된 경우 16-ary QAM 변조 방식을 위한 비트 재배열 동작의 처리 흐름도이다. 이러한 처리 흐름은 도 1의 시퀀스 매퍼 130에 의해 수행된다.
상기 도 24를 참조하면, 411단계에서 상기 시퀀스 매퍼 130은 i=0으로 세팅한다. 412단계에서 상기 시퀀스 매퍼 130은 변조비트의 해당하는 비트 위치들에 부호어 시퀀스의 각 비트들을 재배열하는 동작을 수행한다. 이러한 비트 재배열 동작은 상기 <수학식 20> 내지 <수학식 23>에 기재한 바에 따른다. 즉, 상기 시퀀스 매퍼 130은 (i)번째 비트의 첫 번째 비트 So(i)에는 부호어 시퀀스의 비트들의 열중에서 x(2×N + 2×i) 비트를 매핑하고, (i)번째 비트의 두 번째 비트 S1(i)에는 부호어 시퀀스의 비트들의 열중에서 x(2×i) 비트를 매핑하고, (i)번째 비트의 세 번째 비트 S2(i)에는 부호어 시퀀스의 비트들의 열중에서 x(2×N + 2×i + 1) 비트를 매핑하고, (i)번째 비트의 네 번째 비트 S3(i)에는 부호어 시퀀스의 비트들의 열중에서 x(2×i +1) 비트를 매핑한다. 상기 412단계의 동작은 변조비트의 모든 비트 위치들에 대한 매핑 동작이 수행된 것으로 413단계에서 판단될 때까지 수행된다. 즉, 413단계에서 상기 시퀀스 매퍼 130은 i가 N보다 작은 것으로 판단되는 경우에는 414단계에서 i의 값을 하나 증가시키고 412단계로 되돌아가서 변조비트의 비트 위치 매핑 동작을 수행한다.
( 실시예 C-3 ) 64-ary QAM의 경우 :
이미 언급한 바와 같이, 하나의 64-ary QAM 변조비트를 이루는 여섯 개의 비트들 중 두 개의 비트들이 나머지 두 조합의 비트들보다 높은 신뢰도를 가진다. 도5에 도시된 사상도를 사용할 경우를 가정하였을 때, 세 번째 비트(S2)와 여섯 번째 비트(S5)의 신뢰도가 두 번째 비트(S1)와 다섯 번째 비트(S4)의 신뢰도보다 높고 첫 번째 비트(S0)와 네 번째 비트(S3)의 신뢰도가 가장 낮다. 이 경우 도 1의 시퀀스 매퍼 130에 의한 채널부호기나 채널인터리버의 출력 부호어 시퀀스를 변조기 입력 전에 재배열하는 동작은 다음과 같이 수행된다.
1. 제1 구간의 비트들 - 첫 번째부터 {2×N} 번째까지의 비트들을 순서대로 N 개의 각 변조비트 내의 세 번째 비트(S2) 및 여섯 번째 비트(S5)의 위치에 매핑한다.
2. 제2 구간의 비트들 - {2×N +1} 번째부터 {4×N} 번째까지의 비트들을 순서대로 N 개의 각 변조비트 내의 두 번째 비트(S1) 및 다섯 번째 비트(S4)의 위치에 매핑한다.
3. 제3 구간의 비트들 - {4×N +1} 번째부터 {6×N} 번째까지의 비트들을 순서대로 N 개의 각 변조비트 내의 첫 번째 비트(S0) 및 네 번째 비트(S3)의 위치에 매핑한다.
위의 과정들은 하기의 <수학식 24> 내지 <수학식 29>와 같이 정리된다. 재배열되기 이전의 부호어 시퀀스의 각 비트들은 도 25에 도시된 바와 같이 재배열된다.
So(i) = x(4×N + 2×i)
S1(i) = x(2×N + 2×i)
S2(i) = x(2×i)
S3(i) = x(4×N + 2×i +1)
S4(i) = x(2×N + 2×i +1)
S5(i) = x(2×i +1)
도 25는 본 발명의 실시예에 따라 부호어 시퀀스에 전력이 균등하게 할당된 경우 64-ary QAM 변조 방식을 위한 비트 재배열 동작을 도시하는 도면이다. 이러한 비트 재배열 동작은 도 13에 도시된 비트 재배열 동작과 동일하다는 사실에 유의하여야 한다.
상기 도 25를 참조하면, 6N개의 비트열로 구성되는 부호어 시퀀스는 제1 구간, 제2 구간 및 제3 구간으로 분할된다. 제1 구간은 상기 부호어 시퀀스의 첫 번째 비트(x(0))부터 {2N}번째 비트(x(2N-1))까지의 구간이다. 제2 구간은 상기 부호어 시퀀스의 {(2N)+1}번째 비트(x(2N))부터 4N번째 비트(x(4N-1))까지의 구간이다. 제3 구간은 상기 부호어 시퀀스의 {(4N)+1}번째 비트(x(4N))부터 6N번째 비트(x(6N-1))까지의 구간이다. 이때 변조비트는 6비트로 구성되고, 상기 부호어 시퀀스에 대응하는 변조비트의 수는 N이다.
첫 번째 변조비트의 첫 번째 비트 위치(S0(0))에는 상기 부호어 시퀀스의 제3 구간의 첫 번째 비트(x(4N))가 매핑되고, 두 번째 비트 위치(S1(0))에는 상기 부호어 시퀀스의 제2 구간의 첫 번째 비트(x(2N))가 매핑되고, 세 번째 비트 위치(S2(0))에는 상기 부호어 시퀀스의 제1 구간의 첫 번째 비트(x(0))가 매핑되고, 네 번째 비트 위치(S3(0))에는 상기 부호어 시퀀스의 제3 구간의 두 번째 비트(x(4N+1))가 매핑되고, 다섯 번째 비트 위치(S4(0))에는 상기 부호어 시퀀스의 제2 구간의 두 번째 비트(x(2N+1))가 매핑되고, 여섯 번째 비트 위치(S5(0))에는 상기 부호어 시퀀스의 제1 구간의 두 번째 비트(x(1))가 매핑된다.
N번째 변조비트의 첫 번째 비트 위치(S0(N-1))에는 상기 부호어 시퀀스의 제3 구간의 {6N-1}번째 비트(x(6N-2))가 매핑되고, 두 번째 비트 위치(S1(N-1))에는 상기 부호어 시퀀스의 제2 구간의 {4N-1}번째 비트(x(4N-2))가 매핑되고, 세 번째 비트 위치(S2(N-1))에는 상기 부호어 시퀀스의 제1 구간의 {2N-1}번째 비트(x(2N-2))가 매핑되고, 네번째 비트 위치(S3(N-1))에는 상기 부호어 시퀀스의 제3 구간의{6N}번째 비트(x(6N-1))가 매핑되고, 다섯 번째 비트 위치(S4(N-1))에는 상기 부호어 시퀀스의 제2 구간의 {4N}번째 비트(x(4N-1))가 매핑되고, 여섯 번째 비트 위치(S5(N-1))에는 상기 부호어 시퀀스의 제1 구간의 {2N}번째 비트(x(2N-1))가 매핑된다.
도 26은 본 발명의 실시예에 따라 부호어 시퀀스에 전력이 균등하게 할당된 경우 64-ary QAM 변조 방식을 위한 비트 재배열 동작의 처리 흐름도이다. 이러한 처리 흐름은 도 1의 시퀀스 매퍼 130에 의해 수행된다.
상기 도 26을 참조하면, 511단계에서 상기 시퀀스 매퍼 130은 i=0으로 세팅한다. 512단계에서 상기 시퀀스 매퍼 130은 변조비트의 해당하는 비트 위치들에 부호어 시퀀스의 각 비트들을 재배열하는 동작을 수행한다. 이러한 비트 재배열 동작은 상기 <수학식 24> 내지 <수학식 29>에 기재한 바에 따른다. 즉, 상기 시퀀스 매퍼 130은 (i)번째 비트의 첫 번째 비트 So(i)에는 부호어 시퀀스의 비트들의 열중에서 x(4×N + 2×i) 비트를 매핑하고, (i)번째 비트의 두 번째 비트 S1(i)에는 부호어 시퀀스의 비트들의 열중에서 x(2×N + 2×i) 비트를 매핑하고, (i)번째 비트의 세 번째 비트 S2(i)에는 부호어 시퀀스의 비트들의 열중에서 x(2×i) 비트를 매핑하고, (i)번째 비트의 네 번째 비트 S3(i)에는 부호어 시퀀스의 비트들의 열중에서 x(4×N + 2×i +1) 비트를 매핑하고, (i)번째 비트의 다섯 번째 비트 S4(i)에는 부호어 시퀀스의 비트들의 열중에서 x(2×N + 2×i +1) 비트를 매핑하고, (i)번째 비트의 여섯 번째 비트 S5(i)에는 부호어 시퀀스의 비트들의 열중에서 x(2×i +1) 비트를 매핑한다. 상기 512단계의 동작은 변조비트의 모든 비트 위치들에 대한 매핑 동작이 수행된 것으로 513단계에서 판단될 때까지 수행된다. 즉, 513단계에서 상기 시퀀스 매퍼 130은 i가 N보다 작은 것으로 판단되는 경우에는 514단계에서 i의 값을 하나 증가시키고 512단계로 되돌아가서 변조비트의 비트 위치 매핑 동작을 수행한다.
B. 부호어 시퀀스의 앞부분과 뒤부분에 서로 다른 크기의 전력이 할당된 경우
부호어 시퀀스에 전력이 불균등하게 할당된 경우는 크게 두 가지로 나누어 생각할 수 있다.
첫째, 부호어 시퀀스의 앞부분에는 높은 전력이, 뒤부분에는 낮은 전력이 할당되는 경우이다. 도 7에 이러한 경우를 도시하였다. 이 때는 전력이 부호어 시퀀스에 균등하게 할당된 경우와 동일한 방법으로 채널부호기나 채널인터리버의 출력 비트들을 재배열하면 된다. 왜냐하면, 불가피하게 전력이 불균등하게 할당되어야 하는 경우, 시스템 부분에 높은 전력이 할당되고 패리티 부분에 낮은 전력이 할당되는 것이 그 반대의 경우보다는 나은 성능을 보이는 것이 일반적인 경향이기 때문이다.
둘째, 첫 번째와 반대로 부호어 시퀀스의 앞부분에는 낮은 전력이, 뒤부분에는 높은 전력이 할당되는 경우이다. 도 8에 이러한 경우를 도시하였다. 앞서 언급한 것처럼 일반적으로 시스템 부분에 높은 전력을 할당하는 것이 그 반대의 경우보다 나은 성능을 보이기 때문에, 이 경우에는 전력이 부호어 시퀀스에 균등하게 할당된 경우에 적용되는 비트 재배열 방법을 수정하여 적용한다. 즉, 시스템 부분에 높은 전력이 할당되게 하기 위해서는 부호어 시퀀스의 일정 부분을 신뢰도가 동일한 비트 위치에 놓을 때 순서대로 놓지 않고 역순으로 놓아야 한다. 각 변조방식에서 이를 적용하면 다음과 같다.
( 실시예 D-1 ) 8-ary PSK의 경우 :
1. 제1 구간의 비트들 - 첫 번째부터 {2×N} 번째까지의 비트들을 역순으로 N 개의 각 변조비트 내의 세 번째 비트(S2) 및 두 번째 비트(S1)의 위치에 매핑한다.
2. 제2 구간의 비트들 - {2×N +1} 번째부터 {3×N} 번째까지의 비트들을 역순으로 N 개의 각 변조심벌 내의 첫 번째 비트(S0)의 위치에 매핑한다.
위의 과정들은 하기의 <수학식 30> 내지 <수학식 32>와 같이 정리된다. 재배열되기 이전의 부호어 시퀀스의 각 비트들은 도 27에 도시된 바와 같이 재배열된다.
So(N-1-i) = x(2×N +i)
S1(N-1-i) = x(2×i +1)
S2(N-1-i) = x(2×i)
도 27은 본 발명의 실시예에 따라 부호어 시퀀스의 뒤부분에 더 큰 전력이 할당된 경우 8-ary PSK 변조 방식을 위한 비트 재배열 동작을 도시하는 도면이다. 이러한 비트 재배열 동작은 도 15에 도시된 비트 재배열 동작과 동일하다는 사실에 유의하여야 한다.
상기 도 27을 참조하면, 3N개의 비트열로 구성되는 부호어 시퀀스는 제1 구간 및 제2 구간으로 분할된다. 제1 구간은 상기 부호어 시퀀스의 첫 번째 비트(x(0))부터 {2N}번째 비트(x(2N-1))까지의 구간이다. 제2 구간은 상기 부호어 시퀀스의 {(2N)+1}번째 비트(x(2N))부터 3N번째 비트(x(3N-1))까지의 구간이다. 이때 변조비트는 3비트로 구성되고, 상기 부호어 시퀀스에 대응하는 변조비트의 수는 N이다.
첫 번째 변조비트의 첫 번째 비트 위치(S0(0))에는 상기 부호어 시퀀스의 제2 구간의 {3N}번째 비트(x(3N-1))가 매핑되고, 두 번째 비트 위치(S1(0))에는 상기 부호어 시퀀스의 제1 구간의 {2N}번째 비트(x(2N-1))가 매핑되고, 세 번째 비트 위치(S2(0))에는 상기 부호어 시퀀스의 제1 구간의 {2N-1}번째 비트(x(2N-2))가 매핑된다.
두 번째 변조비트의 첫 번째 비트 위치(S0(1))에는 상기 부호어 시퀀스의 제2 구간의 {3N-1}번째 비트(x(3N-2))가 매핑되고, 두 번째 비트 위치(S1(1))에는 상기 부호어 시퀀스의 제1 구간의 {2N-2}번째 비트(x(2N-3))가 매핑되고, 세 번째 비트 위치(S2(1))에는 상기 부호어 시퀀스의 제1 구간의 {2N-3}번째 비트(x(2N-4))가 매핑된다.
세 번째 변조비트의 첫 번째 비트 위치(S0(2))에는 상기 부호어 시퀀스의 제2 구간의 {3N-2}번째 비트(x(3N-3))가 매핑되고, 두 번째 비트 위치(S1(2))에는 상기 부호어 시퀀스의 제1 구간의 {2N-4}번째 비트(x(2N-5))가 매핑되고, 세 번째 비트 위치(S2(2))에는 상기 부호어 시퀀스의 제1 구간의 {2N-5}번째 비트(x(2N-6))가 매핑된다.
{N-1}번째 변조비트의 첫 번째 비트 위치(S0(N-2))에는 상기 부호어 시퀀스의 제2 구간의 두 번째 비트(x(2N+1))가 매핑되고, 두 번째 비트 위치(S1(N-2))에는 상기 부호어 시퀀스의 제1 구간의 네 번째 비트(x(3))가 매핑되고, 세 번째 비트 위치(S2(N-2))에는 상기 부호어 시퀀스의 제1 구간의 세 번째 비트(x(2))가 매핑된다.
N번째 변조비트의 첫 번째 비트 위치(S0(N-1))에는 상기 부호어 시퀀스의 제2 구간의 첫 번째 비트(x(2N))가 매핑되고, 두 번째 비트 위치(S1(N-1))에는 상기 부호어 시퀀스의 제1 구간의 두 번째 비트(x(1))가 매핑되고, 세 번째 비트 위치(S2(N-1))에는 상기 부호어 시퀀스의 제1 구간의 첫 번째 비트(x(0))가 매핑된다.
도 28은 본 발명의 실시예에 따라 부호어 시퀀스의 뒤부분에 더 큰 전력이 할당된 경우 8-ary PSK 변조 방식을 위한 비트 재배열 동작의 처리 흐름도이다. 이러한 처리 흐름은 도 1의 시퀀스 매퍼 130에 의해 수행된다.
상기 도 28을 참조하면, 611단계에서 상기 시퀀스 매퍼 130은 i=0으로 세팅한다. 612단계에서 상기 시퀀스 매퍼 130은 변조비트의 해당하는 비트 위치들에 부호어 시퀀스의 각 비트들을 재배열하는 동작을 수행한다. 이러한 비트 재배열 동작은 상기 <수학식 30> 내지 <수학식 32>에 기재한 바에 따른다. 즉, 상기 시퀀스 매퍼 130은 (N-1-i)번째 비트의 첫 번째 비트 So(N-1-i)에는 부호어 시퀀스의 비트들의 열중에서 x(2×N +i) 비트를 매핑하고, (N-1-i)번째 비트의 두 번째 비트 S1(N-1-i)에는 부호어 시퀀스의 비트들의 열중에서 x(2×i +1) 비트를 매핑하고, (N-1-i)번째 비트의 세 번째 비트 S2(N-1-i)에는 부호어 시퀀스의 비트들의 열중에서 x(2×i) 비트를 매핑한다. 상기 612단계의 동작은 변조비트의 모든 비트 위치들에 대한 매핑 동작이 수행된 것으로 613단계에서 판단될 때까지 수행된다. 즉, 613단계에서 상기 시퀀스 매퍼 130은 i가 N보다 작은 것으로 판단되는 경우에는 614단계에서 i의 값을 하나 증가시키고 612단계로 되돌아가서 변조비트의 비트 위치 매핑 동작을 수행한다.
( 실시예 D-2 ) 16-ary QAM의 경우 :
1. 제1 구간의 비트들 - 첫 번째부터 {2×N} 번째까지의 비트들을 역순으로 N 개의 각 변조비트 내의 네 번째 비트(S3) 및 두 번째 비트(S1)의 위치에 매핑한다.
2. 제2 구간의 비트들 - {2×N +1} 번째부터 {4×N} 번째까지의 비트들을 역순으로 N 개의 각 변조비트 내의 세 번째 비트(S2) 및 첫 번째 비트(S0)의 위치에 매핑한다.
위의 과정들은 하기의 <수학식 33> 내지 <수학식 36>과 같이 정리된다. 재배열되기 이전의 부호어 시퀀스의 각 비트들은 도 29에 도시된 바와 같이 재배열된다.
So(N-1-i) = x(2×N + 2×i +1)
S1(N-1-i) = x(2×i +1)
S2(N-1-i) = x(2×N + 2×i)
S3(N-1-i) = x(2×i)
도 29는 본 발명의 실시예에 따라 부호어 시퀀스의 뒤부분에 더 큰 전력이 할당된 경우 16-ary QAM 변조 방식을 위한 비트 재배열 동작을 도시하는 도면이다. 이러한 비트 재배열 동작은 도 17에 도시된 비트 재배열 동작과 동일하다는 사실에 유의하여야 한다.
상기 도 29를 참조하면, 4N개의 비트열로 구성되는 부호어 시퀀스는 제1 구간 및 제2 구간으로 분할된다. 제1 구간은 상기 부호어 시퀀스의 첫 번째 비트(x(0))부터 {2N}번째 비트(x(2N-1))까지의 구간이다. 제2 구간은 상기 부호어 시퀀스의 {(2N)+1}번째 비트(x(2N))부터 4N번째 비트(x(4N-1))까지의 구간이다. 이때 변조비트는 4비트로 구성되고, 상기 부호어 시퀀스에 대응하는 변조비트의 수는 N이다.
첫 번째 변조비트의 첫 번째 비트 위치(S0(0))에는 상기 부호어 시퀀스의 제2 구간의 {4N}번째 비트(x(4N-1))가 매핑되고, 두 번째 비트 위치(S1(0))에는 상기 부호어 시퀀스의 제1 구간의 {2N}번째 비트(x(2N-1))가 매핑되고, 세 번째 비트위치(S2(0))에는 상기 부호어 시퀀스의 제2 구간의 {4N-1}번째 비트(x(4N-2))가 매핑되고, 네 번째 비트 위치(S3(0))에는 상기 부호어 시퀀스의 제1 구간의 {2N-1}번째 비트(x(2N-2))가 매핑된다.
두 번째 변조비트의 첫 번째 비트 위치(S0(1))에는 상기 부호어 시퀀스의 제2 구간의 {4N-2}번째 비트(x(4N-3))가 매핑되고, 두 번째 비트 위치(S1(1))에는 상기 부호어 시퀀스의 제1 구간의 {2N-2}번째 비트(x(2N-3))가 매핑되고, 세 번째 비트 위치(S2(1))에는 상기 부호어 시퀀스의 제2 구간의 {4N-3}번째 비트(x(4N-4))가 매핑되고, 네 번째 비트 위치(S3(1))에는 상기 부호어 시퀀스의 제1 구간의 {2N-3}번째 비트(x(2N-4))가 매핑된다.
{N-1}번째 변조비트의 첫 번째 비트 위치(S0(N-2))에는 상기 부호어 시퀀스의 제2 구간의 네 번째 비트(x(2N+3))가 매핑되고, 두 번째 비트 위치(S1(N-2))에는 상기 부호어 시퀀스의 제1 구간의 네 번째 비트(x(3))가 매핑되고, 세 번째 비트 위치(S2(N-2))에는 상기 부호어 시퀀스의 제2 구간의 세 번째 비트(x(2N+2))가 매핑되고, 네 번째 비트 위치(S3(N-2))에는 상기 부호어 시퀀스의 제1 구간의 세 번째 비트(x(2))가 매핑된다.
N번째 변조비트의 첫 번째 비트 위치(S0(N-1))에는 상기 부호어 시퀀스의제2 구간의 두 번째 비트(x(2N+1))가 매핑되고, 두 번째 비트 위치(S1(N-1))에는 상기 부호어 시퀀스의 제1 구간의 두 번째 비트(x(1))가 매핑되고, 세 번째 비트 위치(S2(N-1))에는 상기 부호어 시퀀스의 제2 구간의 첫번째 비트(x(2N))가 매핑되고, 네 번째 비트 위치(S3(N-1))에는 상기 부호어 시퀀스의 제1 구간의 첫 번째 비트(x(0))가 매핑된다.
도 30은 본 발명의 실시예에 따라 부호어 시퀀스의 뒤부분에 더 큰 전력이 할당된 경우 16-ary QAM 변조 방식을 위한 비트 재배열 동작의 처리 흐름도이다. 이러한 처리 흐름은 도 1의 시퀀스 매퍼 130에 의해 수행된다.
상기 도 30을 참조하면, 711단계에서 상기 시퀀스 매퍼 130은 i=0으로 세팅한다. 712단계에서 상기 시퀀스 매퍼 130은 변조비트의 해당하는 비트 위치들에 부호어 시퀀스의 각 비트들을 재배열하는 동작을 수행한다. 이러한 비트 재배열 동작은 상기 <수학식 33> 내지 <수학식 36>에 기재한 바에 따른다. 즉, 상기 시퀀스 매퍼 130은 (N-1-i)번째 비트의 첫 번째 비트 So(N-1-i)에는 부호어 시퀀스의 비트들의 열중에서 x(2×N + 2×i +1) 비트를 매핑하고, (N-1-i)번째 비트의 두 번째 비트 S1(N-1-i)에는 부호어 시퀀스의 비트들의 열중에서 x(2×i +1) 비트를 매핑하고, (N-1-i)번째 비트의 세 번째 비트 S2(N-1-i)에는 부호어 시퀀스의 비트들의 열중에서 x(2×N + 2×i) 비트를 매핑하고, (N-1-i)번째 비트의 세 번째 비트 S3(N-1-i)에는 부호어 시퀀스의 비트들의 열중에서 x(2×i) 비트를 매핑한다. 상기 712단계의동작은 변조비트의 모든 비트 위치들에 대한 매핑 동작이 수행된 것으로 713단계에서 판단될 때까지 수행된다. 즉, 713단계에서 상기 시퀀스 매퍼 130은 i가 N보다 작은 것으로 판단되는 경우에는 714단계에서 i의 값을 하나 증가시키고 712단계로 되돌아가서 변조비트의 비트 위치 매핑 동작을 수행한다.
( 실시예 D-3 ) 64-ary QAM의 경우 :
1. 제1 구간의 비트들 - 첫 번째부터 {2×N} 번째까지의 비트들을 역순으로 N 개의 각 변조비트 내의 여섯 번째 비트(S5) 및 세 번째 비트(S2)의 위치에 매핑한다.
2. 제2 구간의 비트들 - {2×N +1} 번째부터 {4×N} 번째까지의 비트들을 역순으로 N 개의 각 변조비트 내의 다섯 번째 비트(S4) 및 두 번째 비트(S1)의 위치에 매핑한다.
3. 제3 구간의 비트들 - {4×N +1} 번째부터 {6×N} 번째까지의 비트들을 역순으로 N 개의 각 변조비트 내의 네 번째 비트(S3) 및 첫 번째 비트(S0)의 위치에 매핑한다.
위의 과정들은 하기의 <수학식 37> 내지 <수학식 42>와 같이 정리된다. 재배열되기 이전 부호어 시퀀스의 각 비트들은 도 31에 도시된 바와 같이 재배열된다.
So(N-1-i) = x(4×N + 2×i +1)
S1(N-1-i) = x(2×N + 2×i +1)
S2(N-1-i) = x(2×i +1)
S3(N-1-i) = x(4×N + 2×i)
S4(N-1-i) = x(2×N + 2×i)
S5(N-1-i) = x(2×i)
도 31은 본 발명의 실시예에 따라 부호어 시퀀스의 뒤부분에 더 큰 전력이 할당된 경우 64-ary QAM 변조 방식을 위한 비트 재배열 동작을 도시하는 도면이다. 이러한 비트 재배열 동작은 도 19에 도시된 비트 재배열 동작과 동일하다는 사실에 유의하여야 한다.
상기 도 31을 참조하면, 6N개의 비트열로 구성되는 부호어 시퀀스는 제1 구간, 제2 구간 및 제3 구간으로 분할된다. 제1 구간은 상기 부호어 시퀀스의 첫 번째 비트(x(0))부터 {2N}번째 비트(x(2N-1))까지의 구간이다. 제2 구간은 상기 부호어 시퀀스의 {(2N)+1}번째 비트(x(2N))부터 4N번째 비트(x(4N-1))까지의 구간이다. 제3 구간은 상기 부호어 시퀀스의 {(4N)+1}번째 비트(x(4N))부터 6N번째 비트(x(6N-1))까지의 구간이다. 이때 변조비트는 6비트로 구성되고, 상기 부호어 시퀀스에 대응하는 변조비트의 수는 N이다.
첫 번째 변조비트의 첫 번째 비트 위치(S0(0))에는 상기 부호어 시퀀스의 제3 구간의 {6N}번째 비트(x(6N-1))가 매핑되고, 두 번째 비트 위치(S1(0))에는 상기 부호어 시퀀스의 제2 구간의 {4N}번째 비트(x(4N-1))가 매핑되고, 세 번째 비트 위치(S2(0))에는 상기 부호어 시퀀스의 제1 구간의 {2N}번째 비트(x(2N-1))가 매핑되고, 네 번째 비트 위치(S3(0))에는 상기 부호어 시퀀스의 제3 구간의 {6N-1}번째 비트(x(6N-2))가 매핑되고, 다섯 번째 비트 위치(S4(0))에는 상기 부호어 시퀀스의 제2 구간의 {4N-1}번째 비트(x(4N-2))가 매핑되고, 여섯 번째 비트 위치(S5(0))에는 상기 부호어 시퀀스의 제1 구간의 {2N-1}번째 비트(x(2N-2))가 매핑된다.
N번째 변조비트의 첫 번째 비트 위치(S0(N-1))에는 상기 부호어 시퀀스의 제3 구간의 두 번째 비트(x(4N+1))가 매핑되고, 두 번째 비트 위치(S1(N-1))에는 상기 부호어 시퀀스의 제2 구간의 두 번째 비트(x(2N+1))가 매핑되고, 세 번째 비트 위치(S2(N-1))에는 상기 부호어 시퀀스의 제1 구간의 두 번째 비트(x(1))가 매핑되고, 네번째 비트 위치(S3(N-1))에는 상기 부호어 시퀀스의 제3 구간의 첫 번째비트(x(4N))가 매핑되고, 다섯 번째 비트 위치(S4(N-1))에는 상기 부호어 시퀀스의 제2 구간의 첫 번째 비트(x(2N))가 매핑되고, 여섯 번째 비트 위치(S5(N-1))에는 상기 부호어 시퀀스의 제1 구간의 첫 번째 비트(x(0))가 매핑된다.
도 32는 본 발명의 실시예에 따라 부호어 시퀀스의 뒤부분에 더 큰 전력이 할당된 경우 64-ary QAM 변조 방식을 위한 비트 재배열 동작의 처리 흐름도이다. 이러한 처리 흐름은 도 1의 시퀀스 매퍼 130에 의해 수행된다.
상기 도 32를 참조하면, 811단계에서 상기 시퀀스 매퍼 130은 i=0으로 세팅한다. 812단계에서 상기 시퀀스 매퍼 130은 변조비트의 해당하는 비트 위치들에 부호어 시퀀스의 각 비트들을 재배열하는 동작을 수행한다. 이러한 비트 재배열 동작은 상기 <수학식 37> 내지 <수학식 42>에 기재한 바에 따른다. 즉, 상기 시퀀스 매퍼 130은 (N-1-i)번째 비트의 첫 번째 비트 So(N-1-i)에는 부호어 시퀀스의 비트들의 열중에서 x(4×N + 2×i +1) 비트를 매핑하고, (N-1-i)번째 비트의 두 번째 비트 S1(N-1-i)에는 부호어 시퀀스의 비트들의 열중에서 x(2×N + 2×i +1) 비트를 매핑하고, (N-1-i)번째 비트의 세 번째 비트 S2(N-1-i)에는 부호어 시퀀스의 비트들의 열중에서 x(2×i +1) 비트를 매핑하고, (N-1-i)번째 비트의 네 번째 비트 S3(N-1-i)에는 부호어 시퀀스의 비트들의 열중에서 x(4×N + 2×i) 비트를 매핑하고, (N-1-i)번째 비트의 다섯 번째 비트 S4(N-1-i)에는 부호어 시퀀스의 비트들의 열중에서 x(2×N + 2×i) 비트를 매핑하고, (N-1-i)번째 비트의 여섯 번째 비트 S5(N-1-i)에는 부호어 시퀀스의 비트들의 열중에서 x(2×i) 비트를 매핑한다.
상기 812단계의 동작은 변조비트의 모든 비트 위치들에 대한 매핑 동작이 수행된 것으로 813단계에서 판단될 때까지 수행된다. 즉, 813단계에서 상기 시퀀스 매퍼 130은 i가 N보다 작은 것으로 판단되는 경우에는 814단계에서 i의 값을 하나 증가시키고 512단계로 되돌아가서 변조비트의 비트 위치 매핑 동작을 수행한다.
전술한 바와 같이, 본 발명의 실시예에 따라 채널부호기나 채널인터리버의 출력 부호어 시퀀스의 비트들을 변조기 입력 전에 재배열하는 동작을 기술하였다.
다음으로, 복조기의 출력 값들을 채널복호기나 채널디인터리버 입력 전에 다시 원래 부호어 시퀀스의 순서대로 배열하는 동작을 설명한다.
복조기의 출력 값들을 원래 부호어 시퀀스의 순서대로 배열하는 동작은 전술한 재배열 동작을 거꾸로 적용하면 된다. 복조기의 출력 시퀀스를 t0(i), …, tm-1(i) (i ∈ {0, …, N-1})로, 이를 채널복호기나 채널인터리버 입력 전에 다시 원래대로 배열한 입력 시퀀스를 {y0, …, yk, …, yN×m-1}로 표기한다면, 복조기의 출력 값들을 채널복호기나 채널디인터리버 입력 전에 다시 원래 순서대로 배열하는 방법은 상기 <수학식 17> ∼ <수학식 42>에서 등호 오른쪽 항을 왼쪽으로 옮기면서 x대신 y를 사용하고, 등호 왼쪽 항을 오른쪽으로 옮기면서 s대신 t를 사용함으로써 수식 표현이 가능하다. 예를 들어, 상기 <수학식 42>를 y(2×i) = t5(N-1-i) 와 같이 바꾸어 복조기 출력 값들을 다시 원래 순서대로 배열하는 식으로 사용할 수 있다.
성능 분석
도 33은 전력이 균등하게 할당된 부호어 시퀀스를 8-ary PSK 변조 방식을 사용하여 변조할 시, 종래 기술과 본 발명의 실시예에 의한 평균 비트오류율(Bit Error Rate)의 성능을 대비적으로 도시하는 도면이다.
도 34는 전력이 균등하게 할당된 부호어 시퀀스를 8-ary PSK 변조 방식을 사용하여 변조할 시, 종래 기술과 본 발명의 실시예에 의한 평균 패킷오류율(Packet Error Rate)의 성능을 대비적으로 도시하는 도면이다.
도 35는 전력이 균등하게 할당된 부호어 시퀀스를 16-ary QAM 방식을 사용하여 변조할 시, 종래 기술과 본 발명의 실시예에 의한 평균 비트오류율의 성능을 대비적으로 도시하는 도면이다.
도 36은 전력이 균등하게 할당된 부호어 시퀀스를 16-ary QAM 방식을 사용하여 변조할 시, 종래 기술과 본 발명의 실시예에 의한 평균 패킷오류율의 성능을 대비적으로 도시하는 도면이다.
상기 도 33 내지 도 36을 참조하면, 본 발명의 실시예와 같이 부호어 시퀀스의 각 비트들을 재배열함으로써 재배열하지 않는 종래 기술에 비해 성능이 향상됨을 알 수 있다.
위에서 설명한 바와 같은 본 발명의 구체적인 설명에서는 도 1, 도 2, 도 3에서 각각 보여진 8-ary PSK, 16-ary QAM, 64-ary QAM 변조방식의 성좌도에 대한 변조 전, 복조 후의 시퀀스 재배열방법에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서의 여러 성좌도에 대해서도 설명한 시퀀스 재배열방법의 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 제시된 성좌도에 대한 실시예에 국한되어 정해져서는 아니되며 후술하는 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명은 QPSK 보다 높은 변조레벨을 가지는 다중레벨 변복조 방식을 사용하는 통신 시스템에서 채널부호기나 채널인터리버의 출력 부호어 시퀀스의 비트들중 시스템 부분에 속하는 비트들을 변조기 입력 전에 다중레벨 변조비트를 구성하는 비트들의 위치중 높은 신뢰도를 가지는 곳에 위치하도록 재배열하고, 복조기의 출력 값들을 채널복호기나 채널디인터리버 입력 전에 다시 원래의 순서대로 배열함으로써 시스템의 평균비트오류율 및 평균패킷오류율을 개선하는 이점을 제공한다. 또한, 본 발명에 의한 시퀀스 재배열 방법은 시스템의 복잡도나 시간지연의 증가를 크게 수반하지 않고 달성될 수 있도록 하는 이점이 있다.

Claims (94)

  1. 부호화기로부터 출력되는 비트들의 열을 2m-ary 변조를 하기 위한 비트들의 열로 매핑하기 위한 방법에 있어서:
    상기 부호화기로부터의 상기 비트들의 열을 적어도 제1 구분과 제2 구분으로 분할하고, 상기 제1 구분은 상기 부호화기로부터의 상기 비트들중 중요도가 상대적으로 높은 비트들을 포함하고 상기 제2 구분은 상기 비트들중 중요도가 상대적으로 낮은 비트들을 포함하는 과정과;
    상기 변조를 하기위한 비트들의 열에서 개개의 변조를 하기위한 비트들을 나타내는 m비트들의 열중 신뢰도가 높은 비트 위치들에 상기 제1 구분에 위치된 비트들을 배열하고 상기 m비트들의 열중 신뢰도가 낮은 비트 위치들에 상기 제2 구분에 위치된 비트들을 배열하는 과정을 포함함을 특징으로 하는 상기 방법.
  2. 제1항에 있어서,
    상기 부호화기로부터 출력되는 비트들의 열을 상기 제1 구분의 비트들보다 중요도가 낮고 상기 제2 구분의 비트들보다 중요도가 높은 비트들을 포함하는 제3 구분으로 분할하는 과정과,
    상기 제3 구분에 위치된 비트들을 상기 신뢰도가 높은 비트 위치들보다 신뢰도가 낮고 상기 신뢰도가 낮은 비트 위치들보다 신뢰도가 높은 상기 m비트들의 열의 비트 위치들에 배열하는 과정을 더 포함함을 특징으로 하는 상기 방법.
  3. 제1항에 있어서, 상기 제1 구분에 위치된 비트들 및 상기 제2 구분에 위치된 비트들은 각각 상기 신뢰도가 높은 비트 위치들 및 상기 신뢰도가 낮은 비트 위치들의 초기 위치부터 순차적으로 배열됨을 특징으로 하는 상기 방법.
  4. 제3항에 있어서, 상기 배열된 비트들의 열의 전력은 균등하게 할당되어 있음을 특징으로 하는 상기 방법.
  5. 제3항에 있어서, 상기 배열된 비트들의 열의 앞부분 전력은 뒷부분 전력보다 크게 할당되어 있음을 특징으로 하는 상기 방법.
  6. 제1항에 있어서, 상기 제1 구분에 위치된 비트들 및 상기 제2 구분에 위치된 비트들은 각각 상기 신뢰도가 높은 비트 위치들 및 상기 신뢰도가 낮은 비트 위치들의 마지막 위치부터 순차적으로 배열됨을 특징으로 하는 상기 방법.
  7. 제6항에 있어서, 상기 배열된 비트들의 열의 뒤부분 전력은 앞부분 전력보다 크게 할당되어 있음을 특징으로 하는 상기 방법.
  8. 제1항에 있어서, 상기 배열된 비트들을 8-ary 위상편이변조(PSK) 변조하는 과정을 더 포함함을 특징으로 하는 상기 방법.
  9. 제1항에 있어서, 상기 배열된 비트들을 16-ary 직교진폭변조(QAM) 변조하는 과정을 더 포함함을 특징으로 하는 상기 방법.
  10. 제2항에 있어서, 상기 배열된 비트들을 64-ary 직교진폭변조(QAM) 변조하는 과정을 더 포함함을 특징으로 하는 상기 방법.
  11. 부호화기와, 상기 부호화기로부터 출력되는 비트들의 열을 인터리빙하는 인터리버를 포함하는 통신시스템에서, 상기 인터리버로부터 출력되는 비트들의 열을2m-ary 변조를 하기 위한 비트들의 열로 매핑하기 위한 방법에 있어서:
    상기 인터리버로부터의 상기 비트들의 열을 적어도 제1 구분과 제2 구분으로 분할하고, 상기 제1 구분은 상기 부호화기로부터의 상기 비트들중 중요도가 상대적으로 높은 비트들을 포함하고 상기 제2 구분은 상기 비트들중 중요도가 상대적으로 낮은 비트들을 포함하는 과정과;
    상기 변조 비트들의 열에서 개개의 변조 비트들을 나타내는 m비트들의 열중 신뢰도가 높은 비트 위치들에 상기 제1 구분에 위치된 비트들을 배열하고 상기 m비트들의 열중 신뢰도가 낮은 비트 위치들에 상기 제2 구분에 위치된 비트들을 배열하는 과정을 포함함을 특징으로 하는 상기 방법.
  12. 제11항에 있어서,
    상기 부호화기로부터 출력되는 비트들의 열을 상기 제1 구분의 비트들보다 중요도가 낮고 상기 제2 구분의 비트들보다 중요도가 높은 비트들을 포함하는 제3 구분으로 분할하는 과정과,
    상기 제3 구분에 위치된 비트들을 상기 신뢰도가 높은 비트 위치들보다 신뢰도가 낮고 상기 신뢰도가 낮은 비트 위치들보다 신뢰도가 높은 상기 m비트들의 열의 비트 위치들에 배열하는 과정을 더 포함함을 특징으로 하는 상기 방법.
  13. 제11항에 있어서, 상기 제1 구분에 위치된 비트들 및 상기 제2 구분에 위치된 비트들은 각각 상기 신뢰도가 높은 비트 위치들 및 상기 신뢰도가 낮은 비트 위치들의 초기 위치부터 순차적으로 배열됨을 특징으로 하는 상기 방법.
  14. 제13항에 있어서, 상기 배열된 비트들의 열의 전력은 균등하게 할당되어 있음을 특징으로 하는 상기 방법.
  15. 제13항에 있어서, 상기 배열된 비트들의 열의 앞부분 전력은 뒷부분 전력보다 크게 할당되어 있음을 특징으로 하는 상기 방법.
  16. 제11항에 있어서, 상기 제1 구분에 위치된 비트들 및 상기 제2 구분에 위치된 비트들은 각각 상기 신뢰도가 높은 비트 위치들 및 상기 신뢰도가 낮은 비트 위치들의 마지막 위치부터 순차적으로 배열됨을 특징으로 하는 상기 방법.
  17. 제16항에 있어서, 상기 배열된 비트들의 열의 뒤부분 전력은 앞부분 전력보다 크게 할당되어 있음을 특징으로 하는 상기 방법.
  18. 제11항에 있어서, 상기 배열된 비트들을 8-ary 위상편이변조(PSK) 변조하는 과정을 더 포함함을 특징으로 하는 상기 방법.
  19. 제11항에 있어서, 상기 배열된 비트들을 16-ary 직교진폭변조(QAM) 변조하는 과정을 더 포함함을 특징으로 하는 상기 방법.
  20. 제12항에 있어서, 상기 배열된 비트들을 64-ary 직교진폭변조(QAM) 변조하는 과정을 더 포함함을 특징으로 하는 상기 방법.
  21. 부호화기와;
    상기 부호화기로부터의 비트들의 열을 적어도 제1 구분과 제2 구분으로 분할하고, 상기 제1 구분은 상기 부호화기로부터의 상기 비트들중 중요도가 상대적으로 높은 비트들을 포함하고 상기 제2 구분은 상기 비트들중 중요도가 상대적으로 낮은 비트들을 포함하고, 변조를 하기위한 비트들의 열에서 개개의 변조 비트들을 나타내는 m비트들의 열중 신뢰도가 높은 비트 위치들에 상기 제1 구분에 위치된 비트들을 배열하고 상기 m비트들의 열중 신뢰도가 낮은 비트 위치들에 상기 제2 구분에 위치된 비트들을 배열하는 시퀀스 매퍼와;
    상기 배열된 비트들의 열을 2m-ary 변조하는 변조기를 포함함을 특징으로 하는 통신시스템의 송신장치.
  22. 제21항에 있어서, 상기 시퀀스 매퍼는,
    상기 부호화기로부터 출력되는 비트들의 열을 상기 제1 구분의 비트들보다 중요도가 낮고 상기 제2 구분의 비트들보다 중요도가 높은 비트들을 포함하는 제3 구분으로 분할하고,
    상기 제3 구분에 위치된 비트들을 상기 신뢰도가 높은 비트 위치들보다 신뢰도가 낮고 상기 신뢰도가 낮은 비트 위치들보다 신뢰도가 높은 상기 m비트들의 열의 비트 위치들에 배열하는 동작을 더 수행함을 특징으로 하는 상기 장치.
  23. 제21항에 있어서, 상기 시퀀스 매퍼는, 상기 제1 구분에 위치된 비트들 및 상기 제2 구분에 위치된 비트들을 각각 상기 신뢰도가 높은 비트 위치들 및 상기 신뢰도가 낮은 비트 위치들의 초기 위치부터 순차적으로 배열함을 특징으로 하는상기 장치.
  24. 제23항에 있어서, 상기 배열된 비트들의 열의 전력은 균등하게 할당되어 있음을 특징으로 하는 상기 장치.
  25. 제23항에 있어서, 상기 배열된 비트들의 열의 앞부분 전력은 뒷부분 전력보다 크게 할당되어 있음을 특징으로 하는 상기 장치.
  26. 제21항에 있어서, 상기 시퀀스 매퍼는, 상기 제1 구분에 위치된 비트들 및 상기 제2 구분에 위치된 비트들을 각각 상기 신뢰도가 높은 비트 위치들 및 상기 신뢰도가 낮은 비트 위치들의 마지막 위치부터 순차적으로 배열함을 특징으로 하는 상기 장치.
  27. 제26항에 있어서, 상기 배열된 비트들의 열의 뒤부분 전력은 앞부분 전력보다 크게 할당되어 있음을 특징으로 하는 상기 장치.
  28. 제21항에 있어서, 상기 변조기는 8-ary 위상편이변조(PSK) 방식의 변조기임을 특징으로 하는 상기 장치.
  29. 제21항에 있어서, 상기 변조기는 16-ary 직교진폭변조(QAM) 방식의 변조기임을 특징으로 하는 상기 장치.
  30. 제22항에 있어서, 상기 변조기는 64-ary 직교진폭변조(QAM) 방식의 변조기임을 특징으로 하는 상기 장치.
  31. 부호화기와;
    상기 부호화기로부터 출력되는 비트들의 열을 인터리빙하는 인터리버와;
    상기 인터리버로부터의 비트들의 열을 적어도 제1 구분과 제2 구분으로 분할하고, 상기 제1 구분은 상기 부호화기로부터의 상기 비트들중 중요도가 상대적으로 높은 비트들을 포함하고 상기 제2 구분은 상기 비트들중 중요도가 상대적으로 낮은 비트들을 포함하고, 변조를 위한 비트들의 열에서 개개의 변조 비트들을 나타내는 m비트들의 열중 신뢰도가 높은 비트 위치들에 상기 제1 구분에 위치된 비트들을 배열하고 상기 m비트들의 열중 신뢰도가 낮은 비트 위치들에 상기 제2 구분에 위치된 비트들을 배열하는 시퀀스 매퍼와;
    상기 배열된 비트들의 열을 2m-ary 변조하는 변조기를 포함함을 특징으로 하는 통신시스템의 송신장치.
  32. 제31항에 있어서, 상기 시퀀스 매퍼는,
    상기 비트들의 열을 상기 제1 구분의 비트들보다 중요도가 낮고 상기 제2 구분의 비트들보다 중요도가 높은 비트들을 포함하는 제3 구분으로 분할하고,
    상기 제3 구분에 위치된 비트들을 상기 신뢰도가 높은 비트 위치들보다 신뢰도가 낮고 상기 신뢰도가 낮은 비트 위치들보다 신뢰도가 높은 상기 m비트들의 열의 비트 위치들에 배열하는 동작을 더 수행함을 특징으로 하는 상기 장치.
  33. 제31항에 있어서, 상기 시퀀스 매퍼는, 상기 제1 구분에 위치된 비트들 및 상기 제2 구분에 위치된 비트들을 각각 상기 신뢰도가 높은 비트 위치들 및 상기 신뢰도가 낮은 비트 위치들의 초기 위치부터 순차적으로 배열함을 특징으로 하는 상기 장치.
  34. 제33항에 있어서, 상기 배열된 비트들의 열의 전력은 균등하게 할당되어 있음을 특징으로 하는 상기 장치.
  35. 제33항에 있어서, 상기 배열된 비트들의 열의 앞부분 전력은 뒷부분 전력보다 크게 할당되어 있음을 특징으로 하는 상기 장치.
  36. 제31항에 있어서, 상기 시퀀스 매퍼는, 상기 제1 구분에 위치된 비트들 및 상기 제2 구분에 위치된 비트들을 각각 상기 신뢰도가 높은 비트 위치들 및 상기 신뢰도가 낮은 비트 위치들의 마지막 위치부터 순차적으로 배열함을 특징으로 하는 상기 장치.
  37. 제36항에 있어서, 상기 배열된 비트들의 열의 뒤부분 전력은 앞부분 전력보다 크게 할당되어 있음을 특징으로 하는 상기 장치.
  38. 제31항에 있어서, 상기 변조기는 8-ary 위상편이변조(PSK) 방식의 변조기임을 특징으로 하는 상기 장치.
  39. 제31항에 있어서, 상기 변조기는 16-ary 직교진폭변조(QAM) 방식의 변조기임을 특징으로 하는 상기 장치.
  40. 제32항에 있어서, 상기 변조기는 64-ary 직교진폭변조(QAM) 방식의 변조기임을 특징으로 하는 상기 장치.
  41. 부호화기로부터 출력되는 비트들의 열을 8-ary 위상편이변조(PSK) 변조를 하기 위한 비트들의 열로 매핑하기 위한 방법에 있어서:
    상기 부호화기로부터의 상기 비트들의 열을 제1 구분과 제2 구분으로 분할하고, 상기 제1 구분은 상기 부호화기로부터의 상기 비트들중 중요도가 상대적으로 높은 비트들을 포함하고 상기 제2 구분은 상기 비트들중 중요도가 상대적으로 낮은 비트들을 포함하는 과정과;
    상기 변조를 하기위한 비트들의 열에서 개개의 변조 비트들을 나타내는 3비트들의 열중 신뢰도가 높은 비트 위치들에 상기 제1 구분에 위치된 비트들을 배열하고 상기 3비트들의 열중 신뢰도가 낮은 비트 위치들에 상기 제2 구분에 위치된비트들을 배열하는 과정을 포함함을 특징으로 하는 상기 방법.
  42. 제41항에 있어서, 상기 부호화기로부터의 상기 비트들의 열이 N비트일 때, 상기 제1 구분은 1번째부터 (2/3)N번째까지의 비트들을 포함하고, 상기 제2 구분은 {(2/3)N+1}번째부터 N번째까지의 비트들을 포함함을 특징으로 하는 상기 방법.
  43. 제42항에 있어서, 상기 신뢰도가 높은 비트 위치들은 상기 개개의 변조 비트들을 나타내는 상기 3비트들의 열중 2번째 및 3번째 위치의 비트들임을 특징으로 하는 상기 방법.
  44. 제42항에 있어서, 상기 신뢰도가 낮은 비트 위치들은 상기 개개의 변조 비트들을 나타내는 상기 3비트들의 열중 1번째 위치의 비트들임을 특징으로 하는 상기 방법.
  45. 제42항에 있어서, 상기 제1 구분에 위치된 비트들은 다음의 <수학식>에 의해 정해지는 상기 신뢰도가 높은 비트 위치들로 배열됨을 특징으로 하는 상기 방법.
    여기서, d는 상기 제1 구분에 위치된 비트들을 나타내고,
    b는 상기 신뢰도가 높은 비트들을 나타내고,
    k는 비트들의 위치를 나타내고,
    A mod B는 A를 B로 나눈 나머지를 나타내고,
    는 X보다 작은 최대 정수를 나타낸다.
  46. 제42항에 있어서, 상기 제1 구분에 위치된 비트들은 다음의 <수학식>에 의해 정해지는 상기 신뢰도가 높은 비트 위치들로 배열됨을 특징으로 하는 상기 방법.
    여기서, d는 상기 제1 구분에 위치된 비트들을 나타내고,
    b는 상기 신뢰도가 높은 비트들을 나타내고,
    k는 비트들의 위치를 나타내고,
    A mod B는 A를 B로 나눈 나머지를 나타내고,
    는 X보다 작은 최대 정수를 나타낸다.
  47. 제42항에 있어서, 상기 제2 구분에 위치된 비트들은 다음의 <수학식>에 의해정해지는 상기 신뢰도가 낮은 비트 위치들로 배열됨을 특징으로 하는 상기 방법.
    여기서, d는 상기 제2 구분에 위치된 비트들을 나타내고,
    b는 상기 신뢰도가 낮은 비트들을 나타내고,
    k는 비트들의 위치를 나타낸다.
  48. 제42항에 있어서, 상기 제2 구분에 위치된 비트들은 다음의 <수학식>에 의해 정해지는 상기 신뢰도가 낮은 비트 위치들로 배열됨을 특징으로 하는 상기 방법.
    여기서, d는 상기 제2 구분에 위치된 비트들을 나타내고,
    b는 상기 신뢰도가 낮은 비트들을 나타내고,
    k는 비트들의 위치를 나타낸다.
  49. 부호화기로부터 출력되는 비트들의 열을 16-ary 직교진폭변조(QAM) 변조를 하기 위한 비트들의 열로 매핑하기 위한 방법에 있어서:
    상기 부호화기로부터의 상기 비트들의 열을 제1 구분과 제2 구분으로 분할하고, 상기 제1 구분은 상기 부호화기로부터의 상기 비트들중 중요도가 상대적으로 높은 비트들을 포함하고 상기 제2 구분은 상기 비트들중 중요도가 상대적으로 낮은비트들을 포함하는 과정과;
    상기 변조를 하기 위한 비트들의 열에서 개개의 변조 비트들을 나타내는 4비트들의 열중 신뢰도가 높은 비트 위치들에 상기 제1 구분에 위치된 비트들을 배열하고 상기 4비트들의 열중 신뢰도가 낮은 비트 위치들에 상기 제2 구분에 위치된 비트들을 배열하는 과정을 포함함을 특징으로 하는 상기 방법.
  50. 제49항에 있어서, 상기 부호화기로부터의 상기 비트들의 열이 N비트일 때, 상기 제1 구분은 1번째부터 (1/2)N번째까지의 비트들을 포함하고, 상기 제2 구분은 {(1/2)N+1}번째부터 N번째까지의 비트들을 포함함을 특징으로 하는 상기 방법.
  51. 제50항에 있어서, 상기 신뢰도가 높은 비트 위치들은 상기 개개의 변조 비트들을 나타내는 상기 4비트들의 열중 2번째 및 4번째 위치의 비트들임을 특징으로 하는 상기 방법.
  52. 제50항에 있어서, 상기 신뢰도가 낮은 비트 위치들은 상기 개개의 변조 비트들을 나타내는 상기 4비트들의 열중 1번째 및 3번째 위치의 비트들임을 특징으로 하는 상기 방법.
  53. 제50항에 있어서, 상기 제1 구분에 위치된 비트들은 다음의 <수학식>에 의해 정해지는 상기 신뢰도가 높은 비트 위치들로 배열됨을 특징으로 하는 상기 방법.
    여기서, d는 상기 제1 구분에 위치된 비트들을 나타내고,
    b는 상기 신뢰도가 높은 비트들을 나타내고,
    k는 비트들의 위치를 나타낸다.
  54. 제50항에 있어서, 상기 제1 구분에 위치된 비트들은 다음의 <수학식>에 의해 정해지는 상기 신뢰도가 높은 비트 위치들로 배열됨을 특징으로 하는 상기 방법.
    여기서, d는 상기 제1 구분에 위치된 비트들을 나타내고,
    b는 상기 신뢰도가 높은 비트들을 나타내고,
    k는 비트들의 위치를 나타낸다.
  55. 제50항에 있어서, 상기 제2 구분에 위치된 비트들은 다음의 <수학식>에 의해정해지는 상기 신뢰도가 낮은 비트 위치들로 배열됨을 특징으로 하는 상기 방법.
    여기서, d는 상기 제2 구분에 위치된 비트들을 나타내고,
    b는 상기 신뢰도가 낮은 비트들을 나타내고,
    k는 비트들의 위치를 나타낸다.
  56. 제50항에 있어서, 상기 제2 구분에 위치된 비트들은 다음의 <수학식>에 의해 정해지는 상기 신뢰도가 낮은 비트 위치들로 배열됨을 특징으로 하는 상기 방법.
    여기서, d는 상기 제2 구분에 위치된 비트들을 나타내고,
    b는 상기 신뢰도가 낮은 비트들을 나타내고,
    k는 비트들의 위치를 나타낸다.
  57. 부호화기로부터 출력되는 비트들의 열을 64-ary 직교진폭변조(QAM) 변조를 하기 위한 비트들의 열로 매핑하기 위한 방법에 있어서:
    상기 부호화기로부터의 상기 비트들의 열을 제1 구분과 제2 구분과 제3구분으로 분할하고, 상기 제1 구분은 상기 부호화기로부터의 상기 비트들중 중요도가 상대적으로 높은 비트들을 포함하고 상기 제2 구분은 상기 비트들중 중요도가 상대적으로 낮은 비트들을 포함하고 상기 제3 구분은 상기 제1 구분의 비트들보다 중요도가 낮고 상기 제2 구분의 비트들보다 중요도가 높은 비트들을 포함하는 과정과;
    상기 변조를 하기위한 비트들의 열에서 개개의 변조 비트들을 나타내는 6비트들의 열중 신뢰도가 높은 비트 위치들에 상기 제1 구분에 위치된 비트들을 배열하고 상기 6비트들의 열중 신뢰도가 낮은 비트 위치들에 상기 제2 구분에 위치된 비트들을 배열하고 상기 6비트들의 열중 상기 신뢰도가 높은 비트 위치들보다 신뢰도가 낮고 상기 신뢰도가 낮은 비트 위치들보다 신뢰도가 높은 비트 위치들에 상기 제3 구분에 위치된 비트들을 배열하는 과정을 포함함을 특징으로 하는 상기 방법.
  58. 제57항에 있어서, 상기 부호화기로부터의 상기 비트들의 열이 N비트일 때, 상기 제1 구분은 1번째부터 (1/3)N번째까지의 비트들을 포함하고, 상기 제2 구분은 {(2/3)N+1}번째부터 N번째까지의 비트들을 포함하고, 상기 제3 구분은 {(1/3)N+1}번째부터 (2/3)N번째까지의 비트들을 포함함을 특징으로 하는 상기 방법.
  59. 제58항에 있어서, 상기 신뢰도가 높은 비트 위치들은 상기 개개의 변조 비트들을 나타내는 상기 6비트들의 열중 3번째 및 6번째 위치의 비트들임을 특징으로 하는 상기 방법.
  60. 제58항에 있어서, 상기 신뢰도가 낮은 비트 위치들은 상기 개개의 변조 비트들을 나타내는 상기 6비트들의 열중 2번째 및 5번째 위치의 비트들임을 특징으로 하는 상기 방법.
  61. 제58항에 있어서, 상기 6비트들의 열중 상기 제3 구분에 위치된 비트들에 대응하는 비트 위치들은 상기 개개의 변조 비트들을 나타내는 상기 6비트들의 열중 1번째 및 4번째 위치의 비트들임을 특징으로 하는 상기 방법.
  62. 제58항에 있어서, 상기 제1 구분에 위치된 비트들은 다음의 <수학식>에 의해 정해지는 상기 신뢰도가 높은 비트 위치들로 배열됨을 특징으로 하는 상기 방법.
    여기서, d는 상기 제1 구분에 위치된 비트들을 나타내고,
    b는 상기 신뢰도가 높은 비트들을 나타내고,
    k는 비트들의 위치를 나타낸다.
  63. 제58항에 있어서, 상기 제1 구분에 위치된 비트들은 다음의 <수학식>에 의해정해지는 상기 신뢰도가 높은 비트 위치들로 배열됨을 특징으로 하는 상기 방법.
    여기서, d는 상기 제1 구분에 위치된 비트들을 나타내고,
    b는 상기 신뢰도가 높은 비트들을 나타내고,
    k는 비트들의 위치를 나타낸다.
  64. 제58항에 있어서, 상기 제2 구분에 위치된 비트들은 다음의 <수학식>에 의해 정해지는 상기 신뢰도가 낮은 비트 위치들로 배열됨을 특징으로 하는 상기 방법.
    여기서, d는 상기 제2 구분에 위치된 비트들을 나타내고,
    b는 상기 신뢰도가 낮은 비트들을 나타내고,
    k는 비트들의 위치를 나타낸다.
  65. 제58항에 있어서, 상기 제2 구분에 위치된 비트들은 다음의 <수학식>에 의해 정해지는 상기 신뢰도가 낮은 비트 위치들로 배열됨을 특징으로 하는 상기 방법.
    여기서, d는 상기 제2 구분에 위치된 비트들을 나타내고,
    b는 상기 신뢰도가 낮은 비트들을 나타내고,
    k는 비트들의 위치를 나타낸다.
  66. 제58항에 있어서, 상기 제3 구분에 위치된 비트들은 다음의 <수학식>에 의해 정해지는 상기 신뢰도가 높은 비트 위치들로 배열됨을 특징으로 하는 상기 방법.
    여기서, d는 상기 제3 구분에 위치된 비트들을 나타내고,
    b는 상기 신뢰도가 높은 비트들을 나타내고,
    k는 비트들의 위치를 나타낸다.
  67. 제58항에 있어서, 상기 제3 구분에 위치된 비트들은 다음의 <수학식>에 의해 정해지는 상기 신뢰도가 높은 비트 위치들로 배열됨을 특징으로 하는 상기 방법.
    여기서, d는 상기 제3 구분에 위치된 비트들을 나타내고,
    b는 상기 신뢰도가 높은 비트들을 나타내고,
    k는 비트들의 위치를 나타낸다.
  68. 부호화기와;
    상기 부호화기로부터의 상기 비트들의 열을 제1 구분과 제2 구분으로 분할하고, 상기 제1 구분은 상기 부호화기로부터의 상기 비트들중 중요도가 상대적으로 높은 비트들을 포함하고 상기 제2 구분은 상기 비트들중 중요도가 상대적으로 낮은 비트들을 포함하고, 변조를 하기 위한 비트들의 열에서 개개의 변조 비트들을 나타내는 3비트들의 열중 신뢰도가 높은 비트 위치들에 상기 제1 구분에 위치된 비트들을 배열하고 상기 3비트들의 열중 신뢰도가 낮은 비트 위치들에 상기 제2 구분에 위치된 비트들을 배열하는 시퀀스 매퍼와;
    상기 배열된 비트들의 열을 8-ary 위상편이변조(PSK)하는 변조기를 포함함을 특징으로 하는 통신시스템의 송신장치.
  69. 제68항에 있어서, 상기 부호화기로부터의 상기 비트들의 열이 N비트일 때, 상기 제1 구분은 1번째부터 (2/3)N번째까지의 비트들을 포함하고, 상기 제2 구분은 {(2/3)N+1}번째부터 N번째까지의 비트들을 포함함을 특징으로 하는 상기 장치.
  70. 제69항에 있어서, 상기 신뢰도가 높은 비트 위치들은 상기 개개의 변조 비트들을 나타내는 상기 3비트들의 열중 2번째 및 3번째 위치의 비트들임을 특징으로 하는 상기 장치.
  71. 제69항에 있어서, 상기 신뢰도가 낮은 비트 위치들은 상기 개개의 변조 비트들을 나타내는 상기 3비트들의 열중 1번째 위치의 비트들임을 특징으로 하는 상기 장치.
  72. 제69항에 있어서, 상기 시퀀스 매퍼는, 상기 제1 구분에 위치된 비트들을 다음의 <수학식>에 의해 정해지는 상기 신뢰도가 높은 비트 위치들로 배열함을 특징으로 하는 상기 장치.
    여기서, d는 상기 제1 구분에 위치된 비트들을 나타내고,
    b는 상기 신뢰도가 높은 비트들을 나타내고,
    k는 비트들의 위치를 나타내고,
    A mod B는 A를 B로 나눈 나머지를 나타내고,
    는 X보다 작은 최대 정수를 나타낸다.
  73. 제69항에 있어서, 상기 시퀀스 매퍼는, 상기 제1 구분에 위치된 비트들을 다음의 <수학식>에 의해 정해지는 상기 신뢰도가 높은 비트 위치들로 배열함을 특징으로 하는 상기 장치.
    여기서, d는 상기 제1 구분에 위치된 비트들을 나타내고,
    b는 상기 신뢰도가 높은 비트들을 나타내고,
    k는 비트들의 위치를 나타내고,
    A mod B는 A를 B로 나눈 나머지를 나타내고,
    는 X보다 작은 최대 정수를 나타낸다.
  74. 제69항에 있어서, 상기 시퀀스 매퍼는, 상기 제2 구분에 위치된 비트들을 다음의 <수학식>에 의해 정해지는 상기 신뢰도가 낮은 비트 위치들로 배열함을 특징으로 하는 상기 장치.
    여기서, d는 상기 제2 구분에 위치된 비트들을 나타내고,
    b는 상기 신뢰도가 낮은 비트들을 나타내고,
    k는 비트들의 위치를 나타낸다.
  75. 제69항에 있어서, 상기 시퀀스 매퍼는, 상기 제2 구분에 위치된 비트들을 다음의 <수학식>에 의해 정해지는 상기 신뢰도가 낮은 비트 위치들로 배열함을 특징으로 하는 상기 장치.
    여기서, d는 상기 제2 구분에 위치된 비트들을 나타내고,
    b는 상기 신뢰도가 낮은 비트들을 나타내고,
    k는 비트들의 위치를 나타낸다.
  76. 부호화기와;
    상기 부호화기로부터의 상기 비트들의 열을 제1 구분과 제2 구분으로 분할하고, 상기 제1 구분은 상기 부호화기로부터의 상기 비트들중 중요도가 상대적으로 높은 비트들을 포함하고 상기 제2 구분은 상기 비트들중 중요도가 상대적으로 낮은 비트들을 포함하고, 변조를 하기 위한 비트들의 열에서 개개의 변조 비트들을 나타내는 4비트들의 열중 신뢰도가 높은 비트 위치들에 상기 제1 구분에 위치된 비트들을 배열하고 상기 4비트들의 열중 신뢰도가 낮은 비트 위치들에 상기 제2 구분에 위치된 비트들을 배열하는 시퀀스 매퍼와;
    상기 배열된 비트들의 열을 16-ary 직교진폭변조(QAM)하는 변조기를 포함함을 특징으로 하는 통신시스템의 송신장치.
  77. 제76항에 있어서, 상기 부호화기로부터의 상기 비트들의 열이 N비트일 때,상기 제1 구분은 1번째부터 (1/2)N번째까지의 비트들을 포함하고, 상기 제2 구분은 {(1/2)N+1}번째부터 N번째까지의 비트들을 포함함을 특징으로 하는 상기 장치.
  78. 제77항에 있어서, 상기 신뢰도가 높은 비트 위치들은 상기 개개의 변조 비트들을 나타내는 상기 4비트들의 열중 2번째 및 4번째 위치의 비트들임을 특징으로 하는 상기 장치.
  79. 제77항에 있어서, 상기 신뢰도가 낮은 비트 위치들은 상기 개개의 변조 비트들을 나타내는 상기 4비트들의 열중 1번째 및 3번째 위치의 비트들임을 특징으로 하는 상기 장치.
  80. 제77항에 있어서, 상기 시퀀스 매퍼는, 상기 제1 구분에 위치된 비트들을 다음의 <수학식>에 의해 정해지는 상기 신뢰도가 높은 비트 위치들로 배열함을 특징으로 하는 상기 장치.
    여기서, d는 상기 제1 구분에 위치된 비트들을 나타내고,
    b는 상기 신뢰도가 높은 비트들을 나타내고,
    k는 비트들의 위치를 나타낸다.
  81. 제77항에 있어서, 상기 시퀀스 매퍼는, 상기 제1 구분에 위치된 비트들을 다음의 <수학식>에 의해 정해지는 상기 신뢰도가 높은 비트 위치들로 배열됨을 특징으로 하는 상기 장치.
    여기서, d는 상기 제1 구분에 위치된 비트들을 나타내고,
    b는 상기 신뢰도가 높은 비트들을 나타내고,
    k는 비트들의 위치를 나타낸다.
  82. 제77항에 있어서, 상기 시퀀스 매퍼는, 상기 제2 구분에 위치된 비트들을 다음의 <수학식>에 의해 정해지는 상기 신뢰도가 낮은 비트 위치들로 배열함을 특징으로 하는 상기 장치.
    여기서, d는 상기 제2 구분에 위치된 비트들을 나타내고,
    b는 상기 신뢰도가 낮은 비트들을 나타내고,
    k는 비트들의 위치를 나타낸다.
  83. 제77항에 있어서, 상기 시퀀스 매퍼는, 상기 제2 구분에 위치된 비트들을 다음의 <수학식>에 의해 정해지는 상기 신뢰도가 낮은 비트 위치들로 배열함을 특징으로 하는 상기 장치.
    여기서, d는 상기 제2 구분에 위치된 비트들을 나타내고,
    b는 상기 신뢰도가 낮은 비트들을 나타내고,
    k는 비트들의 위치를 나타낸다.
  84. 부호화기와;
    상기 부호화기로부터의 상기 비트들의 열을 제1 구분과 제2 구분과 제3구분으로 분할하고, 상기 제1 구분은 상기 부호화기로부터의 상기 비트들중 중요도가 상대적으로 높은 비트들을 포함하고 상기 제2 구분은 상기 비트들중 중요도가 상대적으로 낮은 비트들을 포함하고 상기 제3 구분은 상기 제1 구분의 비트들보다 중요도가 낮고 상기 제2 구분의 비트들보다 중요도가 높은 비트들을 포함하고, 변조를 하기위한 비트들의 열에서 개개의 변조 비트들을 나타내는 6비트들의 열중 신뢰도가 높은 비트 위치들에 상기 제1 구분에 위치된 비트들을 배열하고 상기 6비트들의 열중 신뢰도가 낮은 비트 위치들에 상기 제2 구분에 위치된 비트들을 배열하고 상기 6비트들의 열중 상기 신뢰도가 높은 비트 위치들보다 신뢰도가 낮고 상기 신뢰도가 높은 비트 위치들보다 신뢰도가 높은 비트 위치들에 상기 제3 구분에 위치된 비트들을 배열하는 시퀀스 매퍼와;
    상기 배열된 비트들의 열을 64-ary 직교진폭변조(QAM)하는 변조기를 포함함을 특징으로 하는 통신시스템의 송신장치.
  85. 제84항에 있어서, 상기 부호화기로부터의 상기 비트들의 열이 N비트일 때, 상기 제1 구분은 1번째부터 (1/3)N번째까지의 비트들을 포함하고, 상기 제2 구분은 {(2/3)N+1}번째부터 N번째까지의 비트들을 포함하고, 상기 제3 구분은 {(1/3)N+1}번째부터 (2/3)N번째까지의 비트들을 포함함을 특징으로 하는 상기 장치.
  86. 제85항에 있어서, 상기 신뢰도가 높은 비트 위치들은 상기 개개의 변조 비트들을 나타내는 상기 6비트들의 열중 3번째 및 6번째 위치의 비트들임을 특징으로 하는 상기 장치.
  87. 제85항에 있어서, 상기 신뢰도가 낮은 비트 위치들은 상기 개개의 변조 비트들을 나타내는 상기 6비트들의 열중 2번째 및 5번째 위치의 비트들임을 특징으로 하는 상기 장치.
  88. 제85항에 있어서, 상기 6비트들의 열중 상기 제3 구분에 위치된 비트들에 대응하는 비트 위치들은 상기 개개의 변조 비트들을 나타내는 상기 6비트들의 열중 1번째 및 4번째 위치의 비트들임을 특징으로 하는 상기 장치.
  89. 제85항에 있어서, 상기 시퀀스 매퍼는, 상기 제1 구분에 위치된 비트들을 다음의 <수학식>에 의해 정해지는 상기 신뢰도가 높은 비트 위치들로 배열함을 특징으로 하는 상기 장치.
    여기서, d는 상기 제1 구분에 위치된 비트들을 나타내고,
    b는 상기 신뢰도가 높은 비트들을 나타내고,
    k는 비트들의 위치를 나타낸다.
  90. 제85항에 있어서, 상기 시퀀스 매퍼는, 상기 제1 구분에 위치된 비트들을 다음의 <수학식>에 의해 정해지는 상기 신뢰도가 높은 비트 위치들로 배열함을 특징으로 하는 상기 장치.
    여기서, d는 상기 제1 구분에 위치된 비트들을 나타내고,
    b는 상기 신뢰도가 높은 비트들을 나타내고,
    k는 비트들의 위치를 나타낸다.
  91. 제85항에 있어서, 상기 시퀀스 매퍼는, 상기 제2 구분에 위치된 비트들을 다음의 <수학식>에 의해 정해지는 상기 신뢰도가 낮은 비트 위치들로 배열함을 특징으로 하는 상기 장치.
    여기서, d는 상기 제2 구분에 위치된 비트들을 나타내고,
    b는 상기 신뢰도가 낮은 비트들을 나타내고,
    k는 비트들의 위치를 나타낸다.
  92. 제85항에 있어서, 상기 시퀀스 매퍼는, 상기 제2 구분에 위치된 비트들을 다음의 <수학식>에 의해 정해지는 상기 신뢰도가 낮은 비트 위치들로 배열함을 특징으로 하는 상기 장치.
    여기서, d는 상기 제2 구분에 위치된 비트들을 나타내고,
    b는 상기 신뢰도가 낮은 비트들을 나타내고,
    k는 비트들의 위치를 나타낸다.
  93. 제85항에 있어서, 상기 시퀀스 매퍼는, 상기 제3 구분에 위치된 비트들을 다음의 <수학식>에 의해 정해지는 상기 신뢰도가 높은 비트 위치들로 배열함을 특징으로 하는 상기 장치.
    여기서, d는 상기 제3 구분에 위치된 비트들을 나타내고,
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    k는 비트들의 위치를 나타낸다.
  94. 제85항에 있어서, 상기 시퀀스 매퍼는, 상기 제3 구분에 위치된 비트들을 다음의 <수학식>에 의해 정해지는 상기 신뢰도가 높은 비트 위치들로 배열함을 특징으로 하는 상기 장치.
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    k는 비트들의 위치를 나타낸다.
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