JP2004520664A - 機能制御手段を備える集積回路装置 - Google Patents
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Abstract
Description
【発明の属する技術分野】
本デバイスは概して、様々なCPU及び周辺回路を伴う用途のための、集積回路デバイスと、特に二者択一モードにおいて動作させるように再構成され得る(reconfigurable)集積回路装置とに関する。
【0002】
【従来の技術】
プログラマブル集積回路デバイスは、ディジタルハードウエアの設計において重要な役割を長年に渡って果たしてきた。その大部分は、多様な用途に対して構成され得る汎用チップである。当該集積回路デバイスのいくつかは、例えば、プログラマブル読み出し専用メモリ(PROM)、消去可能読み出し専用メモリ(EPROM)、プログラマブル論理デバイス(PLD)、フィールドプログラマブルゲートアレイ(FPGA)、及びマスクプログラマブルゲートアレイ(MPGA)を含んでいる。
【0003】
FPGAは特に、書き込み可能なばかりでなく、ハードウエアでほとんどいかなるディジタル回路も実現し得る集積回路デバイスを実際コンピューティング(computing)している。FPGAは、集積回路製造設備を必要とすることなく、チップ上に論理構造を直接構成する機能をエンドユーザにもたらす。FPGAは、異なる“ハードウエアプログラム”を単にロードすることによっても再書き込みがなされ得る。前記FPGAの当該再書き込み機能は、必要なときに前記実現態様をダイナミックに再構成するフレキシビリティを保持しながら、専用ハードウエアをシミュレーティングする機能を備える多くの処理アルゴリズムを実現することを容易化する。しかしながら、再書き込みには時間がかかると共に、用途によっては、FPGAの使用は高価となり得る。
【0004】
コンピューティングにおいて使用される他の集積回路デバイスには、ユニバーサル非同期受信器/送信器(universal asynchronous receiver/transmitter(UART))デバイスがある。UARTは、ディジタルデータのパラレル・シリアル変換を行うデータ通信デバイスである。UARTは、ローカルCPUのようなパラレルI/Oデバイスと、POTSモデム又は他の伝送線のようなシリアルI/Oデバイスとの間で受信データを変換することによって、パラレル形態とシリアル形態との間で通信する。ほとんどの従来のUARTデバイスは、選択されたボーレート(baud rate)で動作するようにプログラミングされ得ると共に、より新世代のUARTは、より大規模なFIFOの容量と、改善された(要求される再試行(retry)回数がより少なく、内部FIFOが満たされるか又は空にされるための待機(wait)回数がより少ない)フロー制御とに大いに起因して、より効率的にデータ通信を処理する。しかしながら、前記UARTのほとんどのハードウエアコネクションは、前記デバイスが出荷される前に工場で固定されてしまうため、多くの用途に対して、フィールドにおいてUARTデバイスの機能を再書き込みすることは問題となり得る。
【0005】
【発明が解決しようとする課題】
追加のハードウエア又は費用を足すことなく、二者択一モードで動作するように、フィールドにおいて再構成することが可能な集積回路の装置を有することは、非常に所望されるであろう。
【0006】
本発明の様々な態様は、フィールドにおける集積回路デバイス機能を再構成するための取り組みを促すことに向けられている。本発明は、多くの実現態様及び用途において具現化され、そのうちのいくつかが以下に要約されている。
【0007】
【課題を解決するための手段】
本発明の実施例によれば、集積回路の装置は、複数のモードのうちの一つにおいて動作するように構成される、再構成可能な集積回路を含んでいる。前記再構成可能な集積回路は、一時的な使用のためにデータを記憶するレジスタを含んでおり、前記再構成可能な回路の各動作モードは、モード選択データコードに応じて選択可能である。インタフェイス回路は、前記再構成可能な集積回路に電気的に接続されると共に、前記再構成可能な集積回路に前記モード選択データコードをもたらす。選択回路は、前記インタフェイス回路がモード選択データを前記再構成可能な集積回路に渡すことを可能にする。前記選択回路は、また、前記レジスタへの一連のデータ書き込みが前記モード選択データコードに対応する場合を検出し、それに応じて、前記複数のモードのうちの一つにおいて動作するように前記集積回路を再構成する。
【0008】
本発明の、更なる特定の実現態様は、前記選択回路及び前記レジスタが動作モード選択データコードを検出しない場合、前記集積回路を再構成する不正な(unauthorized)試行を防止するセキュリティ機能をもたらす。
【0009】
上記要約は、本発明の全ての実現態様又はそれぞれ示されている実施例を記載することを目的とするものではない。更に特定して以下示される図面及び詳細な説明は、これらの実施例を例示している。
【0010】
本発明は、添付図面に関する本発明の様々な実施例の以下の詳細な説明を考慮して、更に完全に理解されてもよい。
【0011】
本発明は、様々な変形例及び代わりの形態に適しているが、それらの特定の例は、図面における例によって示されており、詳細に記載されるであろう。しかしながら、本発明が、記載されている特定の実施例に限定されないことは理解されるべきである。逆に、本発明は、従属請求項によって規定される、本発明の範囲内の、全ての変形例、等価な例、及び代替例をカバーしているべきである。
【0012】
本発明は概して、テストモードを含み、当該回路内の一時レジスタにおいてもたらされるモード選択データコードに応じて、複数のモードのうちの一つにおいて動作する再構成可能な集積回路に向けられる。本発明は、必ずしも限定されないが、UART及びFPGAデバイスに対して特に有利となる。PLD及びMPGAのような他の再構成可能な集積回路も有利となる。本発明は当該回路に限定されないが、本発明の様々な態様の評価は、当該用途を用いた様々な実施例についての議論を通じて、最もよくもたらされる。
【0013】
本発明の実施例によれば、集積回路の装置は、複数のモードのうちの一つにおいて動作するように構成される、プログラマブルチップ及びセミプログラマブル(semi−programmable)チップの一部として機能イネーブルされた回路を含んでいる。特に、前記機能イネーブルされた回路は、一時的な使用のためにデータを記憶するためのスクラッチパッドレジスタ(scratchpad register)を含んでおり、前記機能イネーブルされた回路の各機能(又は動作モード)は、前記モード選択データコードに応じて選択可能である。前記機能イネーブルされた回路は、前記モード選択データコードを自身にもたらす。選択回路は、前記スクラッチパッドレジスタへの一連のデータ書き込みが、前記機能イネーブルされた回路の、選択された機能をイネーブルするための命令に対応する場合を検出する。用途例において、前記スクラッチパッドレジスタへの前記連続したデータ書き込みは、前記機能イネーブルされた回路を、前記アドレスマップスペース(address map space)を拡大させるように再構成する。
【0014】
他の実施例において、前記機能イネーブルされた回路は、フロー制御回路をイネーブルするための命令を受信するためにスクラッチパッドレジスタを使用するUART回路となる。前記フロー制御回路は、通信中にUARTの内部FIFOを通じて渡されるデータに対するフローの状態を示す。様々な実現態様において、UARTの前記フローの状態は、以下のうちの一つ又はそれ以上の状態を含んでいる。すなわち、前記シリアル通信回路の前記FIFOレジスタは満杯か空か、前記送信/受信レジスタは高閾値レベルに達しているか低閾値レベルに達しているか、又は、例えば前記FIFOがオーバーフローしたことによってエラーは発生しているか若しくは不正なデータが前記FIFOから引き出されたことによってエラーは発生しているかである。関連する実施例において、前記スクラッチパッドは、拡張可能なFIFOでUARTを動作させるための命令を受信する。
【0015】
他の特定の実施例において、前記集積回路装置は更に、パラレルデータバスを介して、前記機能イネーブルされた回路に通信態様で結合されているCPUを含んでいる。フラッシュメモリ又はEPROMのような不揮発性メモリは、前記レジスタへの前記一連のデータ書き込みを検出するために、選択回路によって使用されるキーコードを記憶する。
【0016】
【発明の実施の形態】
この場合図面によれば、図1は、本発明の実施例によると、モード選択データコードに応じて再構成可能な集積回路を含む集積回路デバイスの装置100のブロック図である。当該例において、装置100は、テストモードにおいて動作させるため、又は当該フィールドにおいてイネーブルされる、一つ又はそれ以上の一連の機能で動作させるために集積回路を構成している。
【0017】
当該特定の実施例において、装置100は、パラレルデータバス120を介して、UART回路130及びフィールドプログラマブルゲートアレイ(FPGA(field programmable gate array))140に通信態様で結合されているCPU110を含んでいる。CPU110は、回路130及び140とそれぞれ通信するために、アドレス、データ、及び制御信号をもたらすメモリ管理ユニット(memory management unit)(図示略)を含むように構成されている。当該例において、UART回路130及びFPGA140はそれぞれ、パラレルデータバス120を介して何れかの回路によって受信されるモード選択データコードに依存する、異なるモードにおいて動作させるように再構成可能である。
【0018】
一つの実施例において、UART回路130は、一時記憶レジスタ132まで受信されるモード選択データコードに応じて、テストモード又は異なる動作モードの何れかにおいて動作する。当該特定の例において、レジスタ132は、データのバイトを一時的に記憶すると共に取り出すスクラッチパッドレジスタである。選択回路134は、前記モード選択データをCPU110からスクラッチパッドレジスタ132に転送する。前記モード選択データは、モード選択コードに対応する、レジスタ132への一連のデータ書き込み、又はUART回路130の機能をイネーブル若しくはディスイネーブルする命令として、選択回路134を通じて渡される。CPU110は、レジスタ132への連続した書き込みを送信することによってUART回路130を再構成するためのキーコード(又はモード選択コード)を送信する。選択回路134は、レジスタ132への連続したデータ書き込みをモニタリングし、どの機能がイネーブル/ディスエーブルされるか、又はUART回路130がテストモードに遷移すべきかどうかを判断する。一つの用途例において、“DE−B0−01”の連続した書き込みは、UARTの拡張可能なフロー制御回路をイネーブルする。
【0019】
他の実施例において、レジスタ132への連続した書き込みは、より多くのアドレスマップスペースをもたらすためにマップスペースを“折り畳む(fold)”ことによってFIFOのためのアドレスマップスペースを増加させるようにUART回路130を再構成する。アドレスマップの各々の“折り畳み”により、前記アドレスマップスペースは倍増する。
【0020】
他の実施例において、レジスタ132への連続した書き込みは、UARTをテストモード又は診断モードの何れかに遷移させる、異なるコードに対応する。
【0021】
他の実施例において、FPGA回路140は、異なるモードにおいて動作させるように当該回路140を再構成する選択回路144及び一時レジスタ142を含むように構成される。先行して議論されたUART回路130の例と同様に、選択回路144は、前記モード選択データをCPU110から共通レジスタ142に転送する。モード選択コードに対応して、前記モード選択データは、レジスタ142への一連のデータ書き込みとして、選択回路144を通じて渡される。当該例において、前記モード選択コードは、FPGA回路140内のディスエーブルされている特定の論理回路を、イネーブル又は保持させる命令である。CPU110は、レジスタ142への連続した書き込みを送信することによってFPGA回路140を再構成するためのキーコードを送信する。選択回路144は、レジスタ142への前記連続した書き込みをモニタリングし、どの論理回路がイネーブルされるか、又はディスエーブルされたままかを判断する。
【0022】
この場合図2によれば、有限状態回路(FSM(finite state machine))200の図が、本発明の他の実施例による、モード選択データを一時レジスタに書き込むプロセスを示している。後続する例のために、モード選択データコードの例として二つの部分のコードが使用されている。しかしながら、前記モード選択コードは、必ずしも二つの部分のコードに限定されるものではなく、先行して記載された様々な回路を再構成するための命令を参照している長さを変えるコードを含み得る。
【0023】
当該例において、FSM200の状態202で、前記データがレジスタ132に書き込まれているとき、選択回路134は、二つの部分のモード選択コード(例えば、M(1)及びM(2))のうちの第一の部分を検出するために、データ書き込みをモニタリングしている。初期状態において、選択回路134及びレジスタ132は、書き込まれたデータ(前記モード選択コードの第一の部分を示している)が正しいこと(すなわち、DATA=M(1))を確認する。前記コードの第一の部分が正しいものと確認されると、FSM200は、状態204に遷移し、レジスタ132及び回路134が、前記書き込まれたデータ(前記モード選択コードの第二の部分を示している)は正しいこと(すなわち、DATA=M(2))をモニタリングすると共に確認する。前記二つの部分のコードのうちの第二の部分が正しいものと確認されるまで、状態204におけるモニタリングは継続する。当該例において、前記二つの部分のコードが正しいものと確認されると、FSM200は状態206に遷移する。状態206において、レジスタ132及び回路134は、前記UART回路の第一の機能をイネーブルするための前記正しいモード選択コードを受信しているため、UART回路130の第一の機能がイネーブルされる。第一の機能をイネーブルした後、FSM200は、状態206から状態212に遷移し、レジスタ132及び回路134が、二つの部分のコード(M1及びM2)をリセットする。前記二つの部分のコードをリセットした後、FSM200は、状態212から状態202に遷移し、新たなモード選択コードのためのモニタリングを再開する。
【0024】
関連した実施例において、状態208で、レジスタ132及び回路134が前記正しいモード選択コードを受信する際、UART回路130の第三の機能はイネーブルされる。前記機能がイネーブルされると、FSM200は状態212に遷移してから状態202に遷移し、レジスタ132及び回路134がそれぞれ、前記二つの部分のコードをリセットし、それから新たなモード選択コードのためのモニタリングが開始される。
【0025】
他の実施例において、レジスタ132及び回路134は、テストモード(例えば、DATA=M(T))において動作するように、前記機能イネーブルされた回路を再構成するためのモード選択コードを、モニタリングすると共に確認する。状態202及び204において前記テストモードコードを確認する際(DATA=M(T))、前記機能イネーブルされた回路は、状態210における前記テストモードに再構成される。前記テストモードに再構成された後、FSM200は、状態210から状態212に遷移して前記二つの部分のコードをリセットし、それから状態202に遷移してレジスタ132へのデータ書き込みをモニタリングし始める。当該例において、選択回路134が、新たなモードにおいて動作させるように、前記機能イネーブルされた回路を再構成する他のモード選択コードを検出するまで、当該機能イネーブルされた回路はテストモードに保持される。
【0026】
上記の例のほとんどにおいて、機能イネーブルされた回路は、不正な再構成を防止するためのセキュリティ機能を有している。特定の実施例において、前記選択回路及び前記レジスタが、状態202又は状態204の何れかにおいて、識別可能なモード選択データコードを検出しない(すなわち、DATAがM(2)、M(T)、又はM(3)と一致しない)場合、機能イネーブルされた回路は再構成され得ない。当該実施例において、状態202と状態204との両方で前記コードの何れの部分も正しいものと確認されない場合、FSM200は状態204から状態212に遷移するので、M(1)及びM(2)がそれぞれ初期状態にリセットされる。状態202において、モード選択データコードがレジスタ132に書き込まれることに対する、選択回路134におけるモニタリングは再開される。
【0027】
上記実施例のうちのいくつかは、市販品として入手可能なUARTデバイスを、上記動作を包含させるように修正することによって実現され得る。当該市販品として入手可能なコンポーネント及びその動作モードに関する、より詳細な説明については、製品仕様書第853−1585−23061号(2000年1月31日)及び第853−1078−19971号(1998年9月4日)が参照されてもよく、UART型番SCC2691AC1A28及びSC26C92A1Aがそれぞれフィリップスセミコンダクタ社から市販品として入手可能であり、本明細書において参考に実装される。
【0028】
本発明は複数の特定の実施例に関して記載されている一方で、当業者は、請求の範囲において示されている本発明の範囲からはずれることなく、多くの変形例が可能であることを認識しているであろう。
【図面の簡単な説明】
【図1】本発明の実施例による、モード選択コードに応じる少なくとも一つの再構成可能な集積回路を含む集積回路デバイスの装置のブロック図を示している。
【図2】本発明の他の実施例による、一時レジスタへのモード選択データ書き込みを表す有限状態回路図を示している。
Claims (15)
- 複数のモードのうちの一つにおいて動作するように構成されると共に、一時的な使用のためにデータを記憶するレジスタを含んでおり、各モードが、モード選択データコードに応じて選択可能である再構成可能な集積回路と、
前記再構成可能な集積回路に電気的に接続されると共に、前記再構成可能な集積回路に前記モード選択データコードをもたらすインタフェイス回路と、
前記モード選択データが前記インタフェイス回路から前記再構成可能な集積回路に渡されることを可能にし、前記レジスタへの一連のデータ書き込みが、前記モード選択データコードに対応する場合を検出すると共に、前記検出に応じて、前記複数のモードのうちの一つにおいて動作するように前記集積回路を再構成する選択回路と
を有する集積回路の装置。 - 前記再構成可能な集積回路が、ユニバーサル非同期受信器/送信器である請求項1に記載の装置。
- 前記レジスタが、前記複数のモードのうちの複数において共通に使用される請求項1に記載の装置。
- 前記再構成可能な集積回路がユニバーサル非同期受信器/送信器であり、前記レジスタがスクラッチパッドレジスタである請求項3に記載の装置。
- 前記再構成可能な集積回路が、フィールドプログラマブルゲートアレイである請求項1に記載の装置。
- 前記選択回路は、前記レジスタへの前記一連のデータ書き込みが前記集積回路のためのテストモードに対応する場合を更に検出する請求項1に記載の装置。
- 前記選択回路は、前記レジスタへの前記一連のデータ書き込みが前記集積回路のためのモードをイネーブルする命令に対応する場合を更に検出する請求項1に記載の装置。
- 前記選択回路は、前記レジスタへの前記一連のデータ書き込みが前記集積回路のためのモードをディスエーブルする命令に対応する場合を更に検出する請求項1に記載の装置。
- 前記再構成可能な集積回路がユニバーサル非同期受信器/送信器であると共に、前記レジスタがスクラッチパッドレジスタであり、前記ユニバーサル非同期受信器/送信器が、前記モード選択データによって選択され得る複数のサイズのうちの一つを有する、拡張可能なFIFO含む請求項1に記載の装置。
- 前記再構成可能な集積回路はユニバーサル非同期受信器/送信器であり、前記レジスタがスクラッチパッドレジスタであると共に、前記選択回路は、前記レジスタへの前記一連のデータ書き込みが、前記集積回路のためのモードをディスエーブルする命令に対応する場合を更に検出する請求項1に記載の装置。
- 前記再構成可能な集積回路はユニバーサル非同期受信器/送信器であり、前記レジスタがスクラッチパッドレジスタであると共に、前記ユニバーサル非同期受信器/送信器は、前記モード選択データによってイネーブルされるフロー制御回路を有する請求項1に記載の装置。
- 前記再構成可能な集積回路はユニバーサル非同期受信器/送信器であり、前記レジスタがスクラッチパッドレジスタであると共に、前記ユニバーサル非同期受信器/送信器は、前記モード選択データによって選択され得る複数のサイズのうちの一つを有する、拡張可能なFIFO含み、且つ、前記ユニバーサル非同期受信器/送信器は、前記モード選択データによってイネーブルされると共に、前記FIFOの少なくとも一つのフロー状態を示すフロー制御回路を有する請求項1に記載の装置。
- パラレルデータバスと、前記パラレルデータバスを介して、前記ユニバーサル非同期受信器/送信器に通信態様で結合されるCPUとを更に含む請求項12に記載の装置。
- 前記インタフェイス回路が、前記CPUとの通信のために前記ユニバーサル非同期受信器/送信器を前記パラレルデータバスに結合すると共に、前記ユニバーサル非同期受信器/送信器が、前記レジスタへの前記一連のデータ書き込みを検出するために前記選択回路によって使用されるキーコードを記憶する不揮発性メモリを更に含む請求項13に記載の装置。
- 複数のモードのうちの一つにおいて動作するように構成されると共に、一時的にデータを記憶するための記憶手段を含み、各モードが、モード選択データコードに応じて選択可能である再構成可能な集積回路と、
前記再構成可能な集積回路に電気的に接続される、前記再構成可能な集積回路に前記モード選択データコードをもたらすためのインタフェイス手段と、
前記モード選択データが前記インタフェイス回路から前記再構成可能な集積回路に渡されることを可能にすると共に、前記レジスタへの一連のデータ書き込みが前記モード選択データコードに対応する場合を検出し、前記検出に応じて、前記複数のモードのうちの一つにおいて動作するように前記集積回路を再構成するための手段と
を有する集積回路の装置。
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