JP2004515103A - Ｄｃ制御ループ及びｄｃ阻止回路を有するｄｃオフセット補正回路 - Google Patents

Abstract

低ＩＦ又はゼロＩＦ受信器のためのＤＣオフセット補正回路（Ｉ１及びＱ１）が、信号パス入力部（１０−１及び１０−２）、ＤＣ制御入力部（１１−１及び１１−２）、及び加算出力部（１２−１及び１２−２）を有する加算デバイス（９−１及び９−２）と、加算出力部（１２−１及び１２−２）と加算デバイス（９−１及び９−２）の前記ＤＣ制御入力部との間に結合されるオフセット確定手段（１５−１及び１５−２）とを有する加算デバイス（９−１及び９−２）とによって具現化されるＤＣオフセット制御ループ（Ｏ１及びＯ２）を有する。ＤＣオフセット補正回路（Ｉ１及びＱ１）が、更に加算デバイス（９−１及び９−２）の加算出力部（１２−１及び１２−２）に結合されると共にオフセット補正された出力信号を供給するためにＤＣ阻止出力部（１８−１及び１８−２）を持つＤＣ阻止回路（１７−１及び１７−２）を有する。ＤＣオフセット制御ループ（Ｏ１及びＯ２）及びＤＣ阻止回路（１７−１及び１７−２）がＤＣオフセットの補正において有利に相互に働く。

Description

【０００１】
【発明の属する技術分野】
本発明は、信号パス入力部を有する加算デバイス、ＤＣ制御入力部、及び加算出力部によって具現化されるＤＣオフセット制御ループと、前記加算デバイスの前記ＤＣ制御入力部と前記出力部との間に結合されるオフセット確定手段とを有するＤＣオフセット補正回路に関する。
本発明は、このようなＤＣオフセット補正回路を備える受信器にも関する。
【０００２】
【従来の技術】
このようなＤＣオフセット補正回路は、アメリカ合衆国特許公開公報第５，４２２，８８９号（ヨーロッパ特許公開公報第０５９４８９４号）から知られている。直接変換受信器（ｄｉｒｅｃｔ　ｃｏｎｖｅｒｓｉｏｎ　ｒｅｃｅｉｖｅｒ）におけるベースバンド回路の直交パスの両方に含まれている、前記知られているＤＣオフセット補正回路は、第一のＤＣオフセット制御ループを有している。第一のＤＣオフセット制御ループは、アナログベースバンド信号入力部、少なくとも一つのＤＣ制御入力部、及び加算出力部を有する加算デバイスと、前記加算デバイスの前記加算出力部に結合されると共にアナログディジタル変換器（ＡＤ）出力部を有するアナログディジタル変換器（ＡＤ）と、前記ＡＤ変換器出力部に結合されるアベレージング回路の形態をとるオフセット確定手段と、前記オフセット確定手段と前記加算デバイスの少なくとも一つのＤＣ制御入力部との間に結合されるディジタルアナログ（ＤＡ）変換器とを含んでいる。前記一つのＤＣ制御入力部において、前記アベレージング回路によって決定されるオフセット及び／又は前記ベースバンド回路内にあるメモリ手段から読み出されるオフセットから引き出されるオフセットの代表的な信号が入力される。前記直接変換受信器は、更にＤＣオフセットを補償するために前記加算デバイスの第二のＤＣ制御入力部に入力される他のオフセット補償信号を供給するために一つのビットの他のアナログディジタル変換器及び他のディジタルアナログ変換器として動作する直列構成のコンパレータを持つ第二のＤＣオフセット制御ループも有している。
【０００３】
電源電圧変動及び温度変動のような様々な可能なＤＣオフセット源から発生するオフセットの精度の高い補償のために、両方のＤＣオフセット制御ループが構成され、非常に高い精度で制御されなければならない。ＤＣオフセット補償の精度は特にＤＣオフセット制御ループの制御部分におけるいくつかのディジタルアナログ変換器の精度に依存している。後者の精度が高いほど、これらの変換器の複雑さ、コスト、チップ面積、及び消費電力が高くなる。このことにより、実際に実現可能な精度及び従って今日顕著に普及しつつある低ＩＦ受信器、ゼロの近いＩＦ受信器及びゼロＩＦ受信器のようなこの種の受信器のスペックに対する制限がもたらされる。
【０００４】
【発明が解決しようとする課題】
従って、本発明の目的は、改善されたＤＣオフセットのスペックを有しているにもかかわらず前記ＤＣオフセット制御ループに軽減された要求しか課さないような、例えば受信器における用途に対するＤＣオフセット補正回路を提供することにある。
【０００５】
【課題を解決するための手段】
それに対して、本発明によるＤＣオフセット補正回路は、前記ＤＣオフセット補正回路が前記加算デバイスの前記加算出力部に結合されると共にオフセット補正された出力信号を供給するためにＤＣ阻止出力部を持つＤＣ阻止回路（ＤＣ　ｂｌｏｃｋｉｎｇ　ｃｉｒｃｕｉｔ）を更に有することを特徴としている。
【０００６】
驚くべきことに、信号パスにＤＣ阻止回路を設けることによって、十分なＤＣオフセット補正動作を達成するためにＤＣオフセット制御ループのスペックに課せられる過酷な要求が著しく軽減され得るということが分かった。逆に上記のＤＣループとの組み合わせにおけるＤＣ阻止回路の用途により、ＤＣオフセット制御ループのスペックばかりでなくＤＣ阻止回路のスペックにも課せられる、同様に軽減された要求がもたらされることは注意されるべきである。特に、前記ＤＣ阻止回路のＤＣフィルタ特性のオーダ又は関連する場合前記ＤＣフィルタ特性のレゾリューションは軽減され得る。このことによりチップ面積が節約される。更に前記軽減されたオーダにより、前記ＤＣ阻止回路のより短縮されたセトリング／応答期間がもたらされる。これにより、このようなオフセット補正回路を備える受信器のデータ転送レートが改善される。
【０００７】
従来のアナログＤＣオフセット補正回路において適用されてきた前記ＤＣ阻止回路は、限定されたチップ面積上に集積されるのが困難であると共にそれ相応の大きなリーク電流を伴う大容量コンデンサをもたらすほどの大きな容量値を持つコンデンサを有している。このような大容量コンデンサは、所望されるＤＣオフセットのスペックを考慮する要求部分を前記ＤＣ阻止回路に入れ替えること又はその逆をすることによって省略され得る。更に、前記ＤＣ阻止回路のアナログ又はディジタル態様の何れかが実現され得るので、大幅な設計自由度が達成される。
【０００８】
ＤＣオフセット補正を達成する点に関して、前記ＤＣオフセット制御ループのコンポーネントのスペックと前記ＤＣ阻止回路のコンポーネントのスペックとの間にトレードオフが存在することが更に分かった。このトレードオフは、それぞれのこれらのコンポーネントの利点を維持すると共に増大された設計自由度及び本発明によるオフセット補正回路の部分の増大されたトレランスを有利にもたらす。これらの部分及び対応する回路コンポーネントはそれ故に精度の高い集積化プロセスを必要とせずに、より容易に集積され得る。
【０００９】
本発明によるＤＣ阻止回路の実施例を簡単に構成する態様は、前記ＤＣ阻止回路がハイパスフィルタを有することを特徴としている。
【００１０】
このようなＤＣオフセット補正回路を備えている、本発明による受信器の実施例は、前記受信器が、前記加算デバイスと前記ＤＣ阻止回路との間に結合されるチャネルフィルタ手段を有することを特徴としている。前記チャネルフィルタ手段は、前記受信器又は前記ＤＣオフセット補正回路の他の実施例において、前記チャネルフィルタ手段のアナログ又はディジタルそれぞれの態様の場合、アナログ又はディジタルフィルタを有していてもよい。
【００１１】
これらのチャネルフィルタ手段は選択フィルタとして動作し、アナログ又はディジタルの何れかで具現化されてもよい。前記チャネルフィルタ手段のアナログ態様において、例えばジャイレータフィルタ（ｇｙｒａｔｏｒ　ｆｉｌｔｅｒ）が使用されてもよいが、コンデンサを必要としないディジタルフィルタ態様においてデシメーションフィルタ（ｄｅｃｉｍａｔｉｏｎ　ｆｉｌｔｅｒ）は含まれない。これらのデシメーションフィルタは、シグマ−デルタＡＤ変換器によって生成される量子化雑音を除去するためのものであり、それによって前記ディジタルチャネルフィルタは、本発明による受信器のチャネル選択要求に合わせるために前記フィルタ特性の必要な減衰を提供する。
【００１２】
本発明による受信器のいくつかの実施例は、他のデバイス自由度を提供するように構成されてもよい。その例として、直交受信器、低ＩＦ受信器、及びゼロＩＦ受信器がある。これらの受信器は直接変換又は二重変換（ｄｏｕｂｌｅ　ｃｏｎｖｅｒｓｉｏｎ）等を含むことが可能である。
【００１３】
本発明による更なる他の実施例は、前記受信器がスイッチング可能な手段を備えていることを特徴とする。これらのスイッチング可能な手段は、前記ローカル発振器及び／又は前記受信器における自動利得制御部をオンオフしてスイッチングするために有利に使用されてもよいので、無信号の期間に何れかのＤＣオフセットが確定されることが可能であり、望ましくは使用のために前記受信器の動作期間に渡って記憶されることが可能である。
【００１４】
目下本発明によるＤＣオフセット補正回路及び該回路を備える受信器は、本発明によるオフセット補正回路を備えるこのような受信器の詳細な実施例を示している添付図面を参照して、それらの他の利点と共に明らかであろう。
【００１５】
【発明の実施の形態】
唯一の図は、本発明による受信器１の詳細な実施例を示している。このような受信器１は変調信号を受信することができる。該受信器の例として、４−ＦＳＫ信号又はＦＭ変調信号等のような周波数偏移変調（Ｆｒｅｑｕｅｎｃｙ　Ｓｈｉｆｔ　Ｋｅｙｉｎｇ（ＦＳＫ））信号を受信するための狭帯域受信器がある。ページング（ｐａｇｉｎｇ）、‘ブルートゥース（ｂｌｕｅｔｏｏｔｈ）’と名付けられた比較的新しい標準規格、遠隔計測器（ｒｅｍｏｔｅ　ｍｅｔｅｒ　ｒｅａｄｉｎｇ）、及びセキュリティー（車盗難）は用途分野の一部である。可能なバンドパスフィルタ（図示略）を除いて、受信器１のいわゆるフロントエンドは、アンテナ２と、利得が自動利得制御（Ａｕｔｏｍａｔｉｃ　Ｇａｉｎ　Ｃｏｎｔｒｏｌ（ＡＧＣ））信号を通じて制御可能な低雑音増幅器３と、バンドパスフィルタ４と、示されている実施例において第一のローカル発振器信号ＬＯ１を供給する第一のローカル発振器となるローカル発振器５と、ＩＦフィルタ６とを備えている。
【００１６】
前記例示された受信器１はゼロＩＦ直交受信器（ｚｅｒｏ−ＩＦ　ｑｕａｄｒａｔｕｒｅ　ｒｅｃｅｉｖｅｒ）である。示されている前記受信器は特にＩパスとＱパスとを有しており、それぞれのパスの各々は、第二のローカル発振器信号ＬＯ２Ｉ及びＬＯ２Ｑによって前記入力Ｉ及びＱ信号をそれぞれミックスダウンするために後続する第二のローカルミキサ７−１及び７−２を備えていると共に、それぞれＩ及びＱアナログベースバンド信号を供給するためにローパスフィルタ８−１及び８−２をそれぞれ備えている。受信器１はそれぞれＩ及びＱのＤＣオフセット補正回路Ｉ１及びＱ１をそれぞれＤＣオフセット制御ループＯ１及びＯ２の形態で備えている。それぞれのＤＣオフセット制御ループは減算器９−１及び９−２の形態で加算デバイスを備えている。それぞれの減算器は、信号入力部１０−１及び１０−２と、減算ＤＣ制御入力部１１−１及び１１−２と、加算出力部１２−１及び１２−２とを有している。それぞれのＤＣオフセット制御ループＯ１及びＯ２は、ＤＣオフセット補正回路（Ｉ１及びＱ１）のディジタルの態様で、減算器９−１及び９−２の加算出力部１２−１及び１２−２にそれぞれ結合されるアナログディジタル（ＡＤ）変換器１３−１及び１３−２を有している。それぞれのＡＤ変換器１３−１及び１３−２は、出力部１４−１及び１４−２を有している。それぞれのループＯ１及びＯ２は更に、それぞれのアナログディジタル変換器１３−１及び１３−２のそれぞれの出力部１４−１及び１４−２に結合されるＤＣオフセット確定手段１５−１及び１５−２と、オフセット確定手段１５−１及び１５−２とそれぞれの減算器９−１及び９−２の減算ＤＣ制御入力部１１−１及び１１−２との間に結合されるディジタルアナログ変換器１６−１及び１６−２とを有している。加えて、ＡＤ変換器１３−１及び１３−２の出力部１４−１及び１４−２を介して、ＤＣオフセット補正回路Ｉ１及びＱ１は、加算デバイス（９−１及び９−２）の加算出力部（１２−１及び１２−２）に結合されるそれぞれのＤＣ阻止回路１７−１及び１７−２を更に有している。ＤＣ阻止回路１７−１及び１７−２は、後に記載される態様でＤＣオフセット補正された出力信号を供給するためにそれぞれのＤＣ阻止出力部１８−１及び１８−２を有している。示されているように、ＤＣ阻止回路１７−１及び１７−２のＡＤ変換器１３−１及び１３−２への結合は、それぞれディジタルチャネルフィルタ手段ＤＦＩ及びＤＦＱを通じてこの場合もたらされる。示されているような実施例において、ディジタルフィルタ手段ＤＦＩ及びＤＦＱは、それぞれのＡＤ変換器１３−１及び１３−２の量子化雑音を除去すると共にディジタルフィルタ入力データをダウンサンプリングするために使用されるデシメーションチャネルフィルタとして具現化される。前記チャネルフィルタは、受信器１のチャネル選択要求に合わせるために必要とされる周波数特性の減衰をもたらす。ＤＣ阻止出力部１８−１と１８−２との両方は、前記出力部の所望される出力信号の振幅を測定するために振幅検出器１９に結合されている。受信器１は、前記測定された振幅検出器出力信号が入力される制御回路μＣを有している。制御回路μＣは、ＤＡ変換器２０を介して、リード信号である、低雑音増幅器３のためのＡＧＣ信号を該制御回路から増幅器３に入力する。同様に、ＤＣオフセット確定手段１５−１と１５−２との両方は、制御回路μＣを介してＤＡ変換器１６−１及び１６−２に結合される。ＤＣ阻止出力部１８−１及び１８−２は、ハードリミッタ２１−１及び２１−２にそれぞれ結合されるので、ゼロクロス（ｚｅｒｏ　ｃｒｏｓｓｉｎｇ）は実際の情報を含んでいる。両方のハードリミッタは、復調器出力２３に復調ベースバンド出力信号を最終的に供給するために復調器２２に結合される。
【００１７】
ディジタル構成で示されているように、受信器１における直交オフセット補正回路Ｉ１及びＱ１の動作は次のようになる。アンテナ２において受信され、ＡＧＣによって決定された増幅率で増幅器３において増幅された後、高周波変調入力信号は影像周波数除去のためにフィルタ４においてフィルタリングされる。前記フィルタリングされた信号はそれから一つ又はそれ以上の段階において最終的にベースバンドまで逓減される。この場合逓減は、第二の段階が直交段であるような二つの段階において施される。第一の段階は、ミキシングローカル発振器信号ＬＯ１を伴う逓減部とＩＦフィルタ６におけるＩＦフィルタリングとを有しており、他方、第二の段階では、ミキシング直交発振器信号ＬＯ２Ｉ及びＬＯ２Ｑによって低ＩＦ、更にはゼロＩＦまで変換される。前記逓減の結果、出力部１０−１及び１０−２における直交信号が生成される。前記直交信号は、様々な源から発生してもよいＤＣオフセットを含んでいる。特に、ゼロの近いＩＦ又はゼロＩＦ受信器のような低ＩＦは、ミキサ７−１と７−２とのアイソレーションが有限であるために主に第一のＩＦ段階へのＬＯ２の入力によってもたらされる、いわゆる受信器バックエンドにおけるＤＣオフセットに敏感である。出力部１０−１及び１０−２におけるＤＣオフセットは、増幅器及びフィルタのダイナミックレンジと、ディジタル化された受信器の場合、前記ＡＤ変換器のダイナミックレンジとを制限している。更に、該ＤＣオフセットによって、受信回路における電気的バランスが崩され、ハードリミッタで検出されるゼロクロスに基づく復調方式の正常な機能が乱されるかもしれない。これらのＤＣオフセット源及び該ＤＣオフセット源が補正され得る態様は、アメリカ合衆国特許公開公報第５，４２２，８８９号において明解に概説されている。該文献の内容はこの場合引例として含まれている。
【００１８】
ＤＣオフセットは、回路１７−１及び１７−２におけるＤＣ阻止によって後続される直交ＤＣ制御ループＯ１及びＯ２において補正される。変換器１３−１及び１３−２におけるＡＤ変換とチャネルフィルタＤＦＩ及びＤＦＱにおける可能なディジタル処理との後、前記チャネル出力信号のＤＣコンテンツはループバックされ、ＤＡ変換され、減算器９−１及び９−２におけるベースバンド信号のＤＣ補正のために前記ベースバンド入力信号に負論理で足される。これにより、上述の様々なオフセット源に対して補正され、更に特にＡＤ変換器１３−１及び１３−２の変換に起因して発生するＤＣオフセットに対して補正される。この補正は概して前記ＡＧＣ及び／又はローカル発振器をオンオフしてスイッチングすることによって施されるので、オフセットは前記信号が受信されない期間にＤＣループＯ１及びＯ２によって確定されると共に補正されることは注意されるべきである。その結果として、ＤＣループＯ１及びＯ２は、オフセット源がＤＣループＯ１及びＯ２によって補正されることのない、受信中に発生するＤＣドリフトを含むＤＣオフセットに対して敏感となる。前記ループＯ１及びＯ２においてＤＣオフセットをゼロにすることによって、ハードリミッタ２１−１及び２１−２のようなＤＣオフセットに敏感な段の前段の前記ＤＣ阻止回路１７−１及び１７−２が、残存するオフセットを除去する一方、後続する段はオーバーロードで動作することが防止される。従ってＤＣオフセットループＯ１及びＯ２はあまり精度が高くなり得ないので、そのときＤＣ阻止回路１７−１及び１７−２によって効果的に阻止されるあるＤＣオフセットがもたらされることが可能となる。実際には、例えばディジタル態様で実現された位相線形有限長インパルス応答（Ｆｉｎｉｔｅ　Ｉｍｐｕｌｓｅ　Ｒｅｓｐｏｎｓｅ（ＦＩＲ））構成又は無限長インパルス応答（Ｉｎｆｉｎｉｔｅ　Ｉｍｐｕｌｓｅ　Ｒｅｓｐｏｎｓｅ（ＩＩＲ））構成のようなハイパスフィルタによって具現化されてもよい一つのＤＣ阻止回路１７−１及び１７−２のみで十分なように思われた。更に驚くべきことに、ＤＣオフセットループＯ１及びＯ２と、ＤＣ阻止回路１７−１及び１７−２との間の要求されたＤＣオフセットに関するトレードオフは、これらのループＯ１及びＯ２の使用により受信器１が最小のＤＣオフセットよりはむしろ最小のバックエンドの第二のオーダ歪（ｍｉｎｉｍｕｍ　ｂａｃｋ−ｅｎｄ　ｓｅｃｏｎｄ　ｏｒｄｅｒ　ｄｉｓｔｏｒｔｉｏｎ）のために調整されることを可能とする。
【００１９】
直交又は二つのＩＦ段構成とは別に、受信器１は一段の低ＩＦ、ゼロに近いＩＦ、又はゼロＩＦの構成であってもよい。ＡＤ変換器１３−１及び１３−２は、例えばシグマ−デルタ変換器であってもよいので、前記シグマ−デルタＡＤ変換器の１ビット出力信号の量子化雑音を除去するためにディジタルフィルタＤＦＩ及びＤＦＱにおけるデシメーションフィルタが使用されている。
【００２０】
受信器のＩ及びＱのパスはアナログの態様でも後続され得る。この場合、ＡＤ変換器１３−１及び１３−２は存在しないであろう。そのときチャネルフィルタ手段ＤＦＩ及びＤＦＱは代わりにアナログフィルタによって構成され、ＤＣ阻止フィルタ１７−１及び１７−２はそのときアナログＤＣ阻止フィルタとなるであろう。検出器１５−１及び１５−２と１９との通信は通常（必ずしも必要ではないが）ディジタル態様で構成された制御回路μＣに施され、それから加算デバイス９−１及び９−２に対する通信と増幅器３に対する通信とのためのＤＡインタフェイスだけでなく、ＡＤインタフェイスを必要とするであろう。
【００２１】
上記は基本的に好ましい実施例及び最も可能性の高い態様に関連して記載されている一方、従属請求項の請求の範囲内における様々な置き換え例、変形例、機能、及び機能の組み合わせはこの場合当業者が想到する範囲内であるため、これらの実施例は決して関連するデバイス例を限定するものではないとみなされることが理解されるであろう。
【図面の簡単な説明】
【図１】
本発明による受信器１の詳細な実施例である。

Claims (9)

1. ＤＣオフセット制御ループを有するＤＣオフセット補正回路であって、
   信号パス入力部、ＤＣ制御入力部、及び加算出力部を有する加算デバイスと、
   前記加算出力部と前記加算デバイスの前記ＤＣ制御入力部との間に結合されるオフセット確定手段と
   によって具現化されるＤＣオフセット補正回路において、
   前記ＤＣオフセット補正回路が、更に前記加算デバイスの前記加算出力部に結合されると共にオフセット補正された出力信号を供給するためにＤＣ阻止出力部を持つＤＣ阻止回路を有することを特徴とするＤＣオフセット補正回路。
2. 前記ＤＣ阻止回路がハイパスフィルタを有することを特徴とする請求項１に記載のＤＣオフセット補正回路。
3. 請求項１又は２による前記ＤＣオフセット補正回路を有する受信器において、前記加算デバイスと前記ＤＣ阻止回路との間に結合されるチャネルフィルタ手段を有することを特徴とする受信器。
4. 前記チャネルフィルタ手段のアナログ又はディジタル態様の場合において、各々アナログ又はディジタルフィルタを有することを特徴とする請求項３に記載の受信器。
5. 直交受信器であることを特徴とする請求項３乃至４の何れか一項に記載の受信器。
6. 低ＩＦ受信器又はゼロＩＦ受信器であることを特徴とする請求項３乃至５の何れか一項に記載の受信器。
7. 二重変換受信器であることを特徴とする請求項３乃至６の何れか一項に記載の受信器。
8. アナログディジタル変換器及び／又はディジタルアナログ変換器を備えることを特徴とする請求項３乃至７の何れか一項に記載の受信器。
9. スイッチング可能な手段を備えることを特徴とする請求項３乃至８の何れか一項に記載の受信器。

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