KR100799381B1 - Ｄｃ 제어 루프와 ｄｃ 차단 회로를 갖는 ｄｃ-오프셋 보정 회로와 이 보정 회로를 구비하는 수신기 - Google Patents

Ｄｃ 제어 루프와 ｄｃ 차단 회로를 갖는 ｄｃ-오프셋 보정 회로와 이 보정 회로를 구비하는 수신기 Download PDF

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Abstract

로우-IF 또는 제로-IF 수신기용 DC-오프셋 보정 회로(I1, Q1)는 신호 경로 입력(10-1, 10-2), DC 제어 입력(11-1, 11-2), 및 합산 출력(12-1, 12-2)을 갖는 합산 장치(9-1, 9-2)와; 그 합산 장치(9-1, 9-2)의 DC 제어 입력과 합산 출력(12-1,12-2) 사이에 결합된 오프셋 산출 수단(15-1, 15-2)으로 구현된 DC-오프셋 제어 루프(O1, O2)를 포함한다. DC-오프셋 보정 회로(I1, Q1)는 또한 합산 장치(9-1, 9-2)의 합산 출력(12-1, 12-2)에 결합되고, 오프셋 보정된 출력 신호를 제공하기 위한 DC 차단 출력(18-1, 18-2)을 갖는 DC 차단 회로(17-1, 17-2)를 포함한다. DC-오프셋 제어 루프(O1, O2) 및 DC 차단 회로(17-1, 17-2)는 DC 오프셋을 보정함에 있어 유리하게 상호작용한다.

Description

ＤＣ 제어 루프와 ＤＣ 차단 회로를 갖는 ＤＣ-오프셋 보정 회로와 이 보정 회로를 구비하는 수신기{DC-OFFSET CORRECTION CIRCUIT HAVING A DC CONTROL LOOP AND A DC BLOCKING CIRCUIT}
본 발명은 신호 경로 입력, DC 제어 입력, 및 합산 출력을 갖는 합산 장치(a summing device)와, 그 합산 장치의 합산 출력과 DC 제어 입력 사이에 결합된 오프셋 산출 수단(an offset determining means)으로 구현되는 DC-오프셋 제어 루프를 포함하는 DC 오프셋 보정 회로에 관한 것이다.
본 발명은 또한 이러한 DC-오프셋 보정 회로가 제공된 수신기에 관한 것이다.
이러한 DC-오프셋 보정 회로는 US-A-5,422,889(EP-A-0 594 894)에 의해 알려져 있다. 알려진 DC-오프셋 보정 회로는 직접 변환 수신기(a direct conversion receiver)에서 베이스밴드 회로의 두 직교위상 경로(quadrature paths)에 포함된 것으로서 제 1 DC-오프셋 제어 루프를 포함한다. 제 1 DC-오프셋 제어 루프는 아날로그 베이스밴드 신호 입력, 적어도 하나의 DC 제어 입력, 및 합산 출력을 갖는 합산 장치와, 이 합산 장치의 합산 출력에 결합되고 AD 컨버터 출력을 갖는 아날로그/디지털(an analog to digital:AD) 컨버터와, AD 컨버터 출력에 결합된 평균화 회로 형태의 오프셋 산출 수단과, 합산 장치의 적어도 하나의 DC 제어 입력과 오프셋 산출 수단 사이에 결합된 디지털/아날로그(a digital to analog:DA) 컨버터를 포함한다. 하나의 DC 제어 입력으로는, 평균화 회로에 의해 산출된 오프셋 및/또는 베이스밴드 회로에 마련된 메모리 수단으로부터 판독된 오프셋으로부터 도출된 오프셋 표시 신호가 인가된다. 직접 변환 수신기는 부가의 오프셋 보상 신호를 제공하기 위하여 1비트의 부가적인 아날로그/디지털 컨버터, 및 부가적인 디지털/아날로그 컨버터로서 동작하는 일련의 비교기의 구성을 갖는 제 2 DC-오프셋 제어 루프를 또한 포함하며, 부가의 오프셋 보상 신호는 DC 오프셋의 부가의 보상을 위해 합산 장치의 제 2 DC 제어 입력에 공급된다.
공급 전압 변동 및 온도 변동과 같은 있을 수 있는 다양한 DC-오프셋 소스들로부터 발생하는 오프셋을 정확히 보상하기 위해, 두 DC-오프셋 제어 루프는 아주 정확히 실행되고 제어되어야 할 필요가 있다. DC-오프셋 보상의 정확도는 특히 DC-오프셋 제어 루프 제어부의 몇개의 디지털/아날로그 컨버터들의 정확도에 의존한다. DC-오프셋 제어 루프의 정확도가 높으면 높을수록 이들 컨버터들의 복잡도, 비용, 칩면적 및 소비 전력이 높아진다. 이에 의해 실용적으로 가능한 정확도에 한계가 있으며, 따라서 최근 매우 인기있는 로우-IF 수신기(low-IF receivers), 니어 제로 IF 수신기(near zero-IF receivers), 및 제로-IF 수신기(zero-IF receiver)와 같은 종류의 수신기들의 사양에도 한계가 있다.
따라서, 본 발명의 목적은 DC-오프셋 제어 루프에 대한 요구는 감소시키면서 도 개선된 DC 오프셋 사양을 갖는, 예컨대 수신기에 응용가능한 DC-오프셋 보정 회로를 제공하는 것이다.
게다가, 본 발명에 따른 DC-오프셋 보정 회로는 합산 장치의 합산 출력에 결합되어 오프셋 보정된 출력 신호를 제공하는 DC 차단 출력을 갖는 DC차단 회로를 더 포함하는 것을 특징으로 한다.
놀랍게도, 신호 경로내에 DC 차단 회로를 제공함으로써 충분한 DC-오프셋 보정 동작을 성취하기 위해 DC-오프셋 제어 루프 사양에 부과되었던 엄격한 요건들이 현저히 감소될 수 있음이 밝혀졌다. 상기한 DC 루프와 조합하여 DC 차단 회로를 이용하게 되면 역으로 DC-오프셋 제어 루프의 사양에 대해서는 물론이고 DC 차단 회로의 사양에 대해 부과되는 요건들을 마찬가지로 감소시킬 수 있다. 특히, DC 차단 회로의 DC 필터 특성(characteristics)의 차수(order)를 줄일 수 있거나, 또는 고려된 경우에서 DC 필터 특성의 해상도가 감소될 수 있고, 이것은 결과적으로 칩 면적을 절약한다. 더욱이, 이러한 감소된 차수는 DC 차단 회로의 안정/응답 시간(settling/response time)을 더욱 감소시키고, 이에 의해 상기한 오프셋 보정 회로가 제공된 수신기의 데이터 전송 레이트(rate)가 개선된다.
종래의 아날로그 DC-오프셋 보정 회로에 응용되는데 사용되었던 DC 차단 회로는, 캐패시터의 크기가 커서 제한된 칩 면적상에 집적하기에 어렵고 그에 따라 큰 누설 전류를 갖는 대용량의 캐패시터를 포함한다. 이러한 대용량 캐패시터는 DC-오프셋 차단 회로에 대한 원하는 DC-오프셋 사양에 관한 또는 그 역에 관한 요건들의 부분을 치환함으로써 생략될 수 있다. 또한, DC 차단 회로의 아날로그 또는 디지털의 어느 쪽인가가 실현될 수 있기 때문에 큰 설계 호환성이 성취된다.
또한, DC 오프셋 보정을 성취할 때 DC-오프셋 제어 루프와 DC 차단 회로의 구성요소 사양들간에 절충이 이루어질 수 있음이 밝혀졌다. 이러한 절충에 의해 이들 구성요소 각각의 장점을 보존할 수 있고, 설계 호환성을 증가시키고 본 발명에 따른 오프셋 보정 회로 부품들의 허용 한계를 증가시키는 장점이 있다. 따라서, 이들 부품과 대응하는 회로 구성요소들은 정밀도가 그다지 높지 않은 집적 공정을 통해 더욱 쉽게 집적될 수 있다.
본 발명에 따른 DC 차단 회로의 구현을 실행하는 것이 용이하다는 것은 DC 차단 회로가 고역 필터를 포함하는 것에 특징이 있다.
이러한 DC-오프셋 보정 회로가 제공된 본 발명에 따른 실시예의 수신기는 합산 장치와 DC 차단 회로 사이에 결합된 채널 필터 수단을 포함하는 것을 특징으로 한다. 이들 채널 필터 수단은 다른 실시예의 수신기 또는 DC-오프셋 보정 회로에서, 상기 채널 필터 수단의 제각기의 아날로그 또는 디지털 실행의 경우에, 아날로그 또는 디지털 필터를 포함할 수 있다.
이들 채널 필터 수단은 선택 필터로서 동작하며, 아날로그 또는 디지털의 어느쪽인가로 구현될 수 있다. 채널 필터 수단의 아날로그 실행에서, 예컨대 나선 필터(gyrator filters)가 사용될 수 있는 반면, 캐패시터를 필요로 하지 않는 디지털 필터 실행에서는 데시메이션 필터(decimation filter)가 포함될 수 있다. 이들 데시메이션 필터는 시그마-델타 AD 컨버터에 의해 생성되는 양자화 노이즈를 억제하기 위한 것으로, 이에 의해 디지털 채널 필터는 본 발명에 따른 수신기의 채널 선택 요건을 만족시키기 위해 필터 특성에 대한 필요한 롤-오프(roll-off)를 제공한다.
본 발명에 따른 몇개인가의 수신기 실시예들은 부가적인 장치 호환성을 제공하면서 실행될 수 있다. 이들 실시예로는 직교위상 수신기, 로우-IF 수신기, 및 제로-IF 수신기가 포함된다. 이들 수신기는 직접 변환, 이중 변환 등을 포함할 수 있다.
본 발명에 따른 수신기의 또 다른 실시예는 스위칭가능 수단(switchable means)이 제공된 것을 특징으로 한다. 이들 스위칭가능 수단은 수신기내에서 국부 발진기(들) 및/또는 자동 이득 제어부를 스위칭 온 및 스위칭 오프하는데 유리하게 이용될 수 있으므로, 무신호(silence) 기간 동안 어떠한 DC 오프셋이라도 산출할 수 있고, 수신기의 동작 기간 동안의 사용을 위해 원하는대로 저장할 수 있도록 될 수 있다.
이제부터, 본 발명에 따른 DC-오프셋 보정 회로와 그를 포함하는 수신기를, 본 발명에 따른 오프셋 보정 회로가 제공된 수신기의 상세한 구현을 도시하는 첨부된 도면을 참조하여 그들의 부가적인 장점들과 함께 더욱 명료히 설명한다.
도 1은 본 발명에 따른 수신기(1)의 상세한 구현을 도시한 도면.
수신기(1)는 변조된 신호를 수신할 수 있다. 그 수신기의 예로서, 4-FSK 신호, FM 변조 신호 등과 같은 주파수 편이 변조(Frequency Shift Keying:FSK)를 수신하는 협대역 수신기가 있다. 페이징(paging), 비교적 새로운 표준 규격으로 명명된 '불루투쓰(bluetooth)', 원격 거리 판독(remote meter reading), 보안(자동차 도난방지의)은 이러한 응용 분야의 예이다. 가능한 대역통과 필터(미도시됨) 이외에도, 수신기(1)의 소위 전단부(front-end)에는 안테나(2), 자동 이득 제어(Automatic Gain Control:AGC) 신호를 통해 이득을 제어할 수 있는 저 노이즈 증폭기(3), 대역 통과 필터(4), 및 국부 발진기(5)(도시된 실시예에서는 제 1 국부 발진기 신호(LO1)를 제공하는 제 1 국부 발진기)가 제공되며, IF 필터(6)를 갖는다.
본 실시예의 수신기(1)는 제로-IF 직교위상 수신기이다. 도시된 수신기는 구체적으로 I 경로와 Q 경로를 가지며, 제각기의 경로 각각에는 제 2 국부 발진기 신호들(LO2I, LO2Q)에 의해 제각기 입력 I 및 Q 신호를 믹스 다운(mix down)하기 위한 제 2 국부 믹서(7-1, 7-2)와, 제각기의 I 및 Q 아날로그 베이스밴드 신호를 제공하기 위한 저역 필터(8-1, 8-2)가 연속하여 제공된다. 수신기(1)에는 각기 DC-오프셋 제어 루프(O1, O2) 형태로 제각기의 I 및 Q DC-오프셋 보정 회로(I1, Q1)가 제공된다. 각각의 DC-오프셋 제어 루프에는 감산기(9-1, 9-2) 형태로 합산 장치가 제공된다. 각각의 감산기는 신호 입력(10-1, 10-2), 감산 DC 제어 입력(11-1, 11-2), 및 합산 출력(12-1, 12-2)을 갖는다. 각각의 DC-오프셋 제어 루프(O1, O2)는 DC-오프셋 보정 회로(I1, Q1)의 디지털 실행에서 감산기(9-1, 9-2)의 제각기의 합산 출력(12-1, 12-2)에 결합된 아날로그/디지털(AD) 컨버터(13-1, 13-2)를 갖는다. 각각의 AD 컨버터(13-1, 13-2)는 출력(14-1, 14-2)을 갖는다. 각 루프(O1, O2)는 또한 제각기의 아날로그/디지털 컨버터(13-1, 13-2)의 제각기의 출력(14-1, 14-2)에 결합된 DC-오프셋 산출 수단(15-1, 15-2)과, 제각기의 감산기(9-1, 9-2)의 감산 DC 제어 입력(11-1, 11-2)과 오프셋 산출 수단(15-1, 15-2) 사이에 결합된 디지털/아날로그 컨버터(16-1, 16-2)를 포함한다. 또한, DC-오프셋 보정 회로(I1, Q1)는 AD 컨버터(13-1, 13-2)의 출력(14-1, 14-2)을 통해 합산 장치(9-1, 9-2)의 합산 출력(12-1, 12-2)에 결합된 제각기의 DC 차단 회로(17-1, 17-2)를 더 포함한다. DC 차단 회로(17-1, 17-2)는 이후 설명되는 바와 같이 DC-오프셋 보정된 출력 신호를 제공하기 위한 제각기의 DC 차단 출력(18-1, 18-2)을 갖는다. 도시된 바와 같이 AD 컨버터(13-1, 13-2)에 대한 DC 차단 회로(17-1, 17-2)의 결합은 제각기의 디지털 채널 필터 수단(DFI, DFQ)을 통해 이루어진다. 도시된 실시예에서, 디지털 필터 수단(DFI, DFQ)은 제각기의 AD 컨버터(13-1, 13-2)의 양자화 노이즈를 억제하고 디지털 필터 입력 데이터를 다운 샘플링하는데 이용되는 데시메이션 채널 필터로서 구현된다. 이들 채널 필터는 수신기(1)의 채널 선택 요건을 만족시키는데 필요한 주파수 특성의 롤-오프를 제공한다. 두 DC 차단 출력(18-1, 18-2)은 이들 출력상의 원하는 출력 신호의 진폭을 측정하기 위해 진폭 검출기(19)에 결합된다. 수신기(1)는 제어 회로(μC)를 포함하며, 이 제어 회로에 측정된 진폭 검출기 출력 신호가 인가된다. 제어 회로(μC)는 저 노이즈 증폭기(3)를 위한 AGC 신호를 도출하며, 이 신호는 본 실시예에서 DA 컨버터(20)를 통해 증폭기(3)에 인가된다. 마찬가지로, 두 DC-오프셋 산출 수단(15-1, 15-2)은 제어 회로(μC)를 통해 DA 컨버터(16-1, 16-2)에 결합된다. DC 차단 출력(18-1, 18-2)은 제로-크로싱(zero-crossings)이 실제 정보를 포함하도록 하드 리미터(hard limiters)(21-1, 21-2)에 각기 결합된다. 이들 두 하드 리미터는 최종적으로 복조기 출력(23)으로 복조된 베이스밴드 출력 신호를 제공하기 위해 복조기(22)에 결합된다.
디지털 구현으로 도시된 수신기(1)의 직교위상 오프셋 보정 회로(I1, Q1)의 동작은 다음과 같다. 안테나(2)로 수신되어 AGC에 따라서 결정되는 증폭율로 증폭기(3)에서 증폭된 후, 고주파 변조된 입력 신호는 이미지 주파수 리젝션(image frequency rejection)을 위해 필터(4)에서 필터링된다. 그 후, 필터링된 신호는 하나 이상의 스테이지(stage)에서 최종적으로 베이스밴드로 다운 컨버팅된다. 여기서 다운 컨버팅은 2 개의 스테이지로 수행되는데, 제 2 스테이지가 직교위상 스테이지이다. 제 1 스테이지는 국부 발진기 신호(LO1)를 혼합하는 다운컨버젼과 IF 필터(6)에서의 IF 필터링을 포함하는 한편, 제 2 스테이지는 직교위상 발진기 신호(LO2I, LO2Q)를 혼합함으로써 로우-IF, 제로-IF로 컨버팅한다. 다운 컨버젼의 결과는 출력(10-1, 10-2)상의 직교위상 신호이다. 이러한 직교위상 신호는 다양한 소스로부터 발생할 수 있는 DC 오프셋을 포함한다. 특히, 니어 제로 또는 제로-IF 수신기와 같은 로우-IF 수신기는 소위 수신기의 백-엔드(back-end)에서 DC 오프셋에 민감한데, 주로 믹서(7-1, 7-2)의 격리가 유한하기 때문에 제 1 IF 스테이지로 LO2가 공급됨으로써 야기된다. 출력(10-1, 10-2)의 DC-오프셋은 증폭기, 필터의 동적 범위를 제한하고, 디지털화된 수신기의 경우에는 AD 컨버터의 동적 범위를 제한한다. 또한, DC-오프셋은 수신기 회로내의 전기적 평형을 교란시키며, 하드 리미터에서 검출된 제로 크로싱(zero crossings)에 근거하는 복조기 체계의 정상적인 기능을 위험에 빠뜨릴 수 있다. 이들 DC 오프셋 소스 및 그들이 보정될 수 있는 방법은 US-A-5,422,889에 명확히 개관되어 있으며, 그 문서 내용은 본 명세서에 참조로 포함된다.
DC-오프셋은 직교위상 DC 제어 루프(O1, O2) 및 그에 후속하는 DC 차단 회로(17-1, 17-2)에서 보정된다. 컨버터(13-1, 13-2)에서 AD 변환되고 채널 필터(DFI, DFQ)에서 가능한 디지털 처리된 후, 채널 출력 신호의 DC 내용은 다시 루프되어 DA 변환되서, 감산기(9-1, 9-2)에서 베이스밴드 신호의 DC 보정을 위해 베이스밴드 입력 신호에 네가티브로(negatively) 가산된다. 이렇게하여 앞서 언급된 광범위한 오프셋 소스에 대해 보정하고, 특히 AD 컨버터(13-1, 13-2)의 변환에 의해 야기된 DC-오프셋에 대해 부가적인 보정을 행한다. 이러한 보정은 통상, 수신된 신호의 무신호 기간(periods of silence) 동안에 DC 루프(O1, O2)에 의해 오프셋이 산출되어 보정되도록 AGC 및/또는 국부 발진기를 온 및 오프로 스위칭함으로써 이루어짐에 유의하자. 결과적으로, DC 루프(O1, O2)는 수신중에 발생하는 DC 드리프트(drift)를 포함하는 DC 오프셋에 민감하며, 오프셋의 소스는 DC 루프(O1, O2)에 의해 보정되지 않을 것이다. 이들 루프(O1, O2)에서 DC 오프셋을 제거하는 것은 후속하는 스테이지들이 과부하로 동작하는 것을 방지하며, 하드 리미터(21-1, 21-2)와 같은 DC 오프셋에 민감한 스테이지의 앞에 있는 DC 차단 회로(17-1, 17-2)가 남아 있는 오프셋을 제거한다. 따라서, DC 오프셋 루프(O1, O2)는 얼마간의 DC 오프셋을 초래해도 좋을 만큼 덜 정확해질 수 있고, 이러한 DC 오프셋은 그 후 DC 차단 회로(17-1, 17-2)에 의해 효과적으로 차단된다. 예컨대, 디지털적으로 구현되는 위상 선형의 유한 임펄스 응답(Finite Impulse Response:FIR) 구조 또는 무한 임펄스 응답(Infinite Impulse Response:IIR) 구조의 고역 필터로 구현될 수 있는 하나의 DC 차단 회로(17-1, 17-2)만으로 사실상 충분할 것이 명백하다. 또한, DC 오프셋 루프(O1, O2)와 DC 차단 회로(17-1, 17-2) 사이에 요구되는 DC 오프셋에 관한 절충은 놀랍게도 이들 루프(O1, O2)를 이용함으로써 최소의 DC 오프셋이라기 보다는 오히려 최소의 백-엔드 2차 왜곡에 대해 수신기(1)를 조정할 수 있게 한다.
직교위상 또는 2개의 IF 스테이지 구조 이외에도, 수신기(1)는 단일 스테이지 로우-IF, 니어 제로-IF, 또는 제로-IF 구조일 수 있다. AD 컨버터(13-1, 13-2)는 예컨대 시그마-델타 컨버터일 수 있으며, 이에 따라 시그마-델타 AD 컨버터의 1비트 출력 신호의 양자화 노이즈를 억제하기 위해 디지털 필터(DFI, DFQ)에 데시메이션 필터가 이용될 수 있다.
수신기 I 및 Q 경로는 또한 아날로그 방식으로 구현될 수 있는데, 이 경우 AD 컨버터(13-1, 13-2)는 존재하지 않을 것이다. 이 때, 채널 필터 수단(DFI, DFQ)은 대신에 아날로그 필터로 구현되고, DC 차단 필터(17-1, 17-2)는 이때 아날로그 DC 차단 필터가 된다. 검출기들(15-1, 15-2, 19)의 통신은 필수적인 것은 아니지만 통상 디지털적으로 구현되는 제어 회로(μC)에 대해 이루어지게 되며, 이때 합산 장치(9-1, 9-2) 및 증폭기(3)에 대한 통신을 위한 DA 인터페이싱은 물론 AD 인터페이싱을 필요로 한다.
이상 본질적으로 바람직한 실시예와 최선의 가능한 모드를 참조하여 설명되었지만, 당분야에 숙련된 자라면 첨부된 청구범위내에 속하는 특징들에 대해 다양 한 교환, 수정, 및 조합이 가능할 것이므로, 이들 실시예는 본 발명에 따른 장치들의 예를 제한하는 것으로서 해석되어서는 결코 안될 것이다.

Claims (9)

  1. DC-오프셋 제어 루프(O1, O2)를 포함하는 DC-오프셋 보정 회로(I1, Q1)에 있어서,
    상기 DC-오프셋 제어 루프(O1, O2)는
    신호 경로 입력(10-1, 10-2), DC 제어 입력(11-1, 11-2), 및 합산 출력(12-1, 12-2)을 갖는 합산 장치(9-1, 9-2)와,
    상기 합산 장치(9-1, 9-2)의 상기 DC 제어 입력과 상기 합산 출력(12-1, 12-2) 사이에 결합된 오프셋 산출 수단(15-1, 15-2)을 구비하고,
    상기 DC-오프셋 보정 회로(I1, Q1)는, 상기 합산 장치(9-1, 9-2)의 상기 합산 출력(12-1, 12-2)에 결합되고 오프셋 보정된 출력 신호를 제공하기 위한 DC 차단 출력(18-1, 18-2)을 갖는 DC 차단 회로(17-1, 17-2)를 더 포함하는
    DC-오프셋 보정 회로.
  2. 제 1 항에 있어서,
    상기 DC 차단 회로는 고역 필터(17-1, 17-2)를 포함하는 DC-오프셋 보정 회로.
  3. 청구항 1 또는 청구항 2에 따른 상기 DC-오프셋 보정 회로(I1, Q1)를 구비하는 수신기(1)에 있어서,
    상기 수신기(1)는 상기 합산 장치(9-1, 9-2)와 상기 DC 차단 회로(17-1, 17-2) 사이에 결합되는 채널 필터 수단(DFI, DFQ)을 포함하는
    수신기.
  4. 제 3 항에 있어서,
    상기 채널 필터 수단은 그의 제각기의 아날로그 또는 디지털 구현의 경우에 아날로그 또는 디지털 필터(DFI, DFQ)를 포함하는 수신기.
  5. 제 3 항에 있어서,
    상기 수신기는 직교위상 수신기(1)인 수신기.
  6. 제 3 항에 있어서,
    상기 수신기는 로우-IF 수신기 또는 제로-IF 수신기인 수신기.
  7. 제 3 항에 있어서,
    상기 수신기는 이중 변환 수신기(1)인 수신기.
  8. 제 3 항에 있어서,
    상기 수신기(1)에는 아날로그/디지털(AD) 컨버터(13-1, 13-2) 및/또는 디지털/아날로그(DA) 컨버터(16-1, 16-2; 20)가 제공되는 수신기.
  9. 제 3 항에 있어서,
    상기 수신기(1)에는 스위칭가능 수단(3, 5, 7-1, 7-2)이 제공되는 수신기.
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