JP2004514187A5 - - Google Patents
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Description
【0019】
図1は、プロセスカプセル化を伴わないHDL動作的記述の説明図である。図1に示されるように、モジュール/エンティティAは、P3及びP4の二つの工程と、モジュール/エンティティBのインスタンスと、を含む。モジュール/エンティティBは、二つの工程P1及びP2だけを含む。このHDL記述における全ての工程:P1、P2、P3及びP4は、これらの工程を収容しているモジュール/エンティティに一体化されている。図1に示されるように、工程P3及びP4は、モジュール/エンティティAだけに存在し、インスタンス化できず、モジュール/エンティティBへ移動できない。工程P1及びP2は、モジュール/エンティティBだけに存在し、インスタンス化できず、モジュール/エンティティAへ移動できない。全工程P1、P2、P3及びP4は、HDL記述において、独立したHDLオブジェクトとして取り扱われない。
図1は、プロセスカプセル化を伴わないHDL動作的記述の説明図である。図1に示されるように、モジュール/エンティティAは、P3及びP4の二つの工程と、モジュール/エンティティBのインスタンスと、を含む。モジュール/エンティティBは、二つの工程P1及びP2だけを含む。このHDL記述における全ての工程:P1、P2、P3及びP4は、これらの工程を収容しているモジュール/エンティティに一体化されている。図1に示されるように、工程P3及びP4は、モジュール/エンティティAだけに存在し、インスタンス化できず、モジュール/エンティティBへ移動できない。工程P1及びP2は、モジュール/エンティティBだけに存在し、インスタンス化できず、モジュール/エンティティAへ移動できない。全工程P1、P2、P3及びP4は、HDL記述において、独立したHDLオブジェクトとして取り扱われない。
【0020】
図2は、図1からのHDL記述が工程レベルでカプセル化されたときに得られるHDL記述の説明図である。図2に示されるように、モジュール/エンティティAは、工程P3及びP4を含まない。モジュール/エンティティAは、モジュール/エンティティP3及びP4のインスタンスを含む。モジュール/エンティティP1は工程P1を含む。モジュール/エンティティP2は工程P2を含む。同様に、モジュール/エンティティBは、工程P1及びP2を含まない。モジュール/エンティティBは、モジュール/エンティティP1及びP2のインスタンスを含む。モジュール/エンティティP3は工程P3を含む。モジュール/エンティティP4は工程P4を含む。
図2は、図1からのHDL記述が工程レベルでカプセル化されたときに得られるHDL記述の説明図である。図2に示されるように、モジュール/エンティティAは、工程P3及びP4を含まない。モジュール/エンティティAは、モジュール/エンティティP3及びP4のインスタンスを含む。モジュール/エンティティP1は工程P1を含む。モジュール/エンティティP2は工程P2を含む。同様に、モジュール/エンティティBは、工程P1及びP2を含まない。モジュール/エンティティBは、モジュール/エンティティP1及びP2のインスタンスを含む。モジュール/エンティティP3は工程P3を含む。モジュール/エンティティP4は工程P4を含む。
Claims (18)
- カプセル化された工程として記述されていないHDL工程をHDL動作的記述の構造内でカプセル化するシステムであって、
工程カプセル化用コンピュータプログラムにアクセスするよう動作するコンピュータを含み、
該コンピュータは、
該工程カプセル化用コンピュータプログラムを保持するよう動作するメモリと、
該メモリへ電気的に接続され、カプセル化された工程として記述されていない該HDL工程を該HDL動作的記述の構造内で独立したHDLオブジェクトとしてカプセル化するため、該工程カプセル化用コンピュータプログラムを実行するよう動作するプロセッサと、
を有する、
システム。 - 該プロセッサは、更に、
該HDL動作的記述の構造内でHDLオブジェクトを移動させ、
該HDL動作的記述の構造的ゲートレベル記述において全ての元のHDL信号名称を維持する、
ため該工程カプセル化用コンピュータプログラムを実行するよう動作する、
請求項1記載のシステム。 - 該HDLオブジェクトは、HDLモジュールと、HDLエンティティと、HDLゲートと、カプセル化されたHDL工程と、カプセル化用プログラムの内部データ構造と、のうちの何れかである、請求項1記載のシステム。
- 各HDL工程は、該HDL動作的記述の構造内で他のHDL工程とは独立してカプセル化される、請求項1記載のシステム。
- HDL工程のグループは、該HDL動作的記述の構造内で単一のHDLオブジェクトとしてカプセル化される、請求項1記載のシステム。
- カプセル化されていないHDL工程をHDL動作的記述の構造内でカプセル化する方法であって、
該HDL動作的記述の構造内のカプセル化されていないHDL工程を読み出す手順と、
該HDL工程を含むHDLオブジェクトを生成する手順と、
該HDL工程を該HDLオブジェクトのインスタンスで置換する手順と、
を有する方法。 - 該HDLオブジェクトは、HDLオブジェクト名称、ポートリスト、及び、該HDL工程を含む、請求項6記載の方法。
- 該HDLオブジェクトのインスタンスは、HDLオブジェクト名称と、インスタンス名称と、インスタンスポートリストとを含む、請求項6記載の方法。
- 該HDL動作的記述の構造内の多数のHDL工程は、互いに独立してカプセル化される、請求項6記載の方法。
- HDL工程のグループは、該HDL動作的記述の構造内で単一のHDLオブジェクトとしてカプセル化される、請求項6記載の方法。
- HDL動作的記述の構造内のカプセル化されていないHDL工程を読み出す機能と、
該HDL工程を含むHDLオブジェクトを生成する機能と、
該HDL工程を該HDLオブジェクトのインスタンスで置換する機能と、
実現させるための記録媒体にコンピュータ読取可能な形式で記録された工程カプセル化用コンピュータプログラム。 - 該HDL動作的記述の構造内でHDLオブジェクトを移動させる機能と、
該HDL動作的記述の構造的ゲートレベル記述において全ての元のHDL信号名称を維持する機能と、
を更に実現させる請求項11記載の工程カプセル化用コンピュータプログラム。 - 該HDLオブジェクトは、HDLオブジェクト名称と、ポートリストと、該HDL工程とを含む、請求項11記載の工程カプセル化用コンピュータプログラム。
- 該HDLオブジェクトのインスタンスは、HDLオブジェクト名称と、インスタンス名称と、インスタンスポートリストとを含む、請求項11記載の工程カプセル化用コンピュータプログラム。
- オブジェクト名称は、該HDLオブジェクトの該インスタンスを該HDLオブジェクトに関連付ける、請求項11記載の工程カプセル化用コンピュータプログラム。
- 該HDLオブジェクトは、HDLモジュールと、HDLエンティティと、HDLゲートと、カプセル化されたHDL工程と、カプセル化用プログラムの内部データ構造と、のうちの何れかである、請求項11記載の工程カプセル化用コンピュータプログラム。
- 各HDL工程は、該HDL動作的記述の構造内で他のHDL工程とは独立してカプセル化される、請求項11記載の工程カプセル化用コンピュータプログラム。
- HDL工程のグループは、該HDL動作的記述の構造内で単一のHDLオブジェクトとしてカプセル化される、請求項11記載の工程カプセル化用コンピュータプログラム。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/436,558 US6477698B1 (en) | 1999-11-09 | 1999-11-09 | Encapsulation of HDL process descriptions to provide granularity at the process level |
PCT/US2000/030736 WO2001035254A2 (en) | 1999-11-09 | 2000-11-08 | Encapsulation of hdl process descriptions to provide granularity at the process level |
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---|---|
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JP2004514187A5 true JP2004514187A5 (ja) | 2005-01-06 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001536720A Pending JP2004514187A (ja) | 1999-11-09 | 2000-11-08 | 工程レベルで粒度を与えるhdl工程記述のカプセル化 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6477698B1 (ja) |
EP (1) | EP1234248A2 (ja) |
JP (1) | JP2004514187A (ja) |
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WO (1) | WO2001035254A2 (ja) |
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US6944860B2 (en) * | 2001-01-16 | 2005-09-13 | Sun Microsystems, Inc. | Method and apparatus for representing and encapsulating active computing environments |
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CN100403322C (zh) * | 2005-09-27 | 2008-07-16 | 华为技术有限公司 | 一种实现随机存储器封装的方法 |
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US5754826A (en) * | 1995-08-04 | 1998-05-19 | Synopsys, Inc. | CAD and simulation system for targeting IC designs to multiple fabrication processes |
US5872810A (en) * | 1996-01-26 | 1999-02-16 | Imec Co. | Programmable modem apparatus for transmitting and receiving digital data, design method and use method for said modem |
US5870588A (en) * | 1995-10-23 | 1999-02-09 | Interuniversitair Micro-Elektronica Centrum(Imec Vzw) | Design environment and a design method for hardware/software co-design |
US5987239A (en) * | 1996-12-13 | 1999-11-16 | Lsi Logic Corporation | Computer system and method for building a hardware description language representation of control logic for a complex digital system |
US6053947A (en) * | 1997-05-31 | 2000-04-25 | Lucent Technologies, Inc. | Simulation model using object-oriented programming |
US6152612A (en) * | 1997-06-09 | 2000-11-28 | Synopsys, Inc. | System and method for system level and circuit level modeling and design simulation using C++ |
US6421818B1 (en) * | 1998-02-20 | 2002-07-16 | Lsi Logic Corporation | Efficient top-down characterization method |
US6173435B1 (en) * | 1998-02-20 | 2001-01-09 | Lsi Logic Corporation | Internal clock handling in synthesis script |
US6421634B1 (en) * | 1999-03-04 | 2002-07-16 | Sun Microsystems, Inc. | Interface independent test system |
-
1999
- 1999-11-09 US US09/436,558 patent/US6477698B1/en not_active Expired - Lifetime
-
2000
- 2000-11-08 JP JP2001536720A patent/JP2004514187A/ja active Pending
- 2000-11-08 EP EP00978434A patent/EP1234248A2/en not_active Withdrawn
- 2000-11-08 AU AU15899/01A patent/AU1589901A/en not_active Abandoned
- 2000-11-08 WO PCT/US2000/030736 patent/WO2001035254A2/en not_active Application Discontinuation
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