JP2004500250A - 広範囲なワイヤを形成するためのナノスケール・パターン形成 - Google Patents

広範囲なワイヤを形成するためのナノスケール・パターン形成 Download PDF

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Abstract

装置応用のためのナノスケール・ワイヤを形成するのに役立つ圧盤を形成する方法は、（ａ）主面を有する基板を提供する段階と、（ｂ）基板上に２つの異種材料の複数の交互層を形成して、基板の主面と平行な主面を有するスタックを形成する段階と、（ｃ）スタックを主面と垂直に切断して複数の交互層を露出させる段階と、（ｄ）一方の材料を他方の材料と異なる速度でエッチングするエッチング液を使用して、露出した複数の交互層を、選択された深さにエッチングして、それにより、表面に広範囲なくぼみのストリップを設け、ナノインプリンティング技法のための原型を成形するのに有用な圧盤を形成する段階とを含む。次に、圧盤のパターンは、ナノワイヤを形成するさらなる処理に使用されるパターンのネガを形成するようにより柔軟な材料を含む基板に刻印される。ナノスケール圧盤は、このように、２つの異種材料の複数の交互層を含み、一方の材料の層と他方の材料の層が相対的にエッチングされて一方の材料のくぼみが形成される。次に、圧盤は、刻印される面に対してくぼみが平行になるように向けられる。

Description

【０００１】
関連出願の相互参照
本出願は、「Ｃｈｅｍｉｃａｌｌｙ　Ｓｙｎｔｈｅｓｉｚｅｄ　ａｎｄ　Ａｓｓｅｍｂｌｅｄ　Ｅｌｅｃｔｒｏｎｉｃ　Ｄｅｖｉｃｅｓ」と題する出願番号０９／２８０，０４８号に関連し、この出願は、１９９３年３月２９日に出願され、ナノスケール・コンピューティングおよびメモリ回路に使用されるナノワイヤを対象としている。また、本出願は、「Ｍｏｌｅｃｕｌａｒ　Ｗｉｒｅ　Ｃｒｏｓｓｂａｒ　Ｉｎｔｅｒｃｏｎｎｅｃｔ　（ＭＷＣＩ）　ｆｏｒ　Ｓｉｇｎａｌ　Ｒｏｕｔｉｎｇ　ａｎｄ　Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ」と題する出願番号０９／２８０，２２５号、「Ｍｏｌｅｃｕｌａｒ　Ｗｉｒｅ　Ｃｒｏｓｓｂａｒ　Ｌｏｇｉｃ　（ＭＷＣＬ）」と題する出願番号０９／２８０，０４５号、「Ｍｏｌｅｃｕｌａｒ　Ｗｉｒｅ　Ｃｒｏｓｓｂａｒ　Ｍｅｍｏｒｙ」と題する出願番号０９／２８０，１８９号、「Ｍｏｌｅｃｕｌａｒ　Ｗｉｒｅ　Ｔｒａｎｓｉｓｔｏｒ　（ＭＷＴ）」と題する出願番号０９／２８０，１８８号に関連し、これらの出願はすべて、１９９９年３月２９日に出願されており、すべてナノコンピューティングに利用されるメモリおよび論理回路の様々な態様を対象としている。
【０００２】
【発明の属する技術分野】
本発明は、一般に、ナノスケール・コンピューティングおよびメモリ回路を対象とし、より詳細には、装置応用のためのナノワイヤ（ｎａｎｏｗｉｒｅ）の形成を対象とする。
【０００３】
【従来の技術】
集積回路装置のフィーチャ・サイズが小さくなり続けるのに伴い、ますます細かなリソグラフィ定義によるパターン形成が必要になっているため、技術のさらなる進歩が制限されている。その結果、ナノスケール・スイッチング素子を形成するために、セルフアセンブル型法（ｓｅｌｆ−ａｓｓｅｍｂｌｙ　ｔｅｃｈｎｉｑｕｅ）に多くの努力が払われるようになってきている。これについては、Ｃ．Ｐ．　Ｃｏｌｌｉｅｒらによる「Ｅｌｅｃｔｒｏｎｉｃａｌｌｙ　Ｃｏｎｆｉｇｕｒａｂｌｅ　Ｍｏｌｅｃｕｌａｒ−Ｂａｓｅｄ　Ｌｏｇｉｃ　Ｇａｔｅｓ」Ｓｃｉｅｎｃｅ，　Ｖｏｌ．　２８５，　ｐｐ．３９１−３９４　（１６　Ｊｕｌｙ　１９９９）を参照されたい。セルフアセンブル型スイッチング素子がＳｉ集積回路の上に集積され、それにより、そのセルフアセンブル型スイッチング素子を、下にある基板内の通常のＳｉ電子回路によって駆動することができる。スイッチング素子に対応するためには、１０ｎｍ未満の幅と１μｍを超える長さを有するナノスケール相互接続またはワイヤを必要とする。通常の電子回路をセルフアセンブル型スイッチング素子に接続するセルフアセンブル型ワイヤは、下にある回路で定義された位置に固定され、Ｓｉ集積回路処理と相性のいい材料で作成されなけばならない。
【０００４】
最近の報告書には、ＡｕやＦｅなどの金属によるＳｉ含有ガスの触媒分解によって、長い「ナノワイヤ」を形成できることが示されている。これは、例えば、Ｊ．　Ｗｅｓｔｗａｔｅｒらによる「Ｇｒｏｗｔｈ　ｏｆ　ｓｉｌｉｃｏｎ　ｎａｎｏｗｉｒｅｓ　ｖｉａ　ｇｏｌｄ／ｓｉｌａｎｅ　ｖａｐｏｒ−ｌｉｑｕｉｄ−ｓｏｌｉｄ　ｒｅａｃｔｉｏｎ」，　Ｊｏｕｒｎａｌ　ｏｆ　Ｖａｃｕｕｍ　Ｓｃｉｅｎｃｅ　ａｎｄ　Ｔｅｃｈｎｏｌｏｇｙ　Ｂ，　Ｖｏｌ．１５，　ｐｐ．　５５４乃至５５７　（１９９７年５月／６月）と、Ａ．Ｍ．　Ｍｏｒａｌｅｓらによる「Ａ　Ｌａｓｅｒ　Ａｂｌａｔｉｏｎ　Ｍｅｔｈｏｄ　ｆｏｒ　ｔｈｅ　Ｓｙｎｔｈｅｓｉｓ　ｏｆ　Ｃｒｙｓｔａｌｌｉｎｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｎａｎｏｗｉｒｅｓ」，　Ｓｃｉｅｎｃｅ，　Ｖｏｌ．　２７９，　ｐｐ．２０８乃至２１１　（１９９８年１月９日）を参照されたい。これらの研究は、しばしばＶＬＳ法（ｖａｐｏｒ−ｌｉｑｕｉｄ−ｓｏｌｉｄ　ｍｅｃｈａｎｉｓｍ）と呼ばれる初期に開発された技術に基づくものであった。金属とＳｉを含む液体合金の液滴を、ワイヤの先端に付け、ワイヤの成長端と共に移動させる。ワイヤは、気相で形成されてもよく、基板上に一端が固定されてもよい。これについては、Ｊ．Ｌ．　Ｌｉｕらによる「Ｇａｓ−ｓｏｕｒｃｅ　ＭＢＥ　ｇｒｏｗｔｈ　ｏｆ　ｆｒｅｅｓｔａｎｄｉｎｇ　Ｓｉ　ｎａｎｏ−ｗｉｒｅｓ　ｏｎ　Ａｕ／Ｓｉ　ｓｕｂｓｔｒａｔｅ」，　Ｓｕｐｅｒｌａｔｔｉｃｅｓ　ａｎｄ　Ｍｉｃｒｏｓｔｒｕｃｔｕｒｅｓ，　Ｖｏｌ．２５，　Ｎｏ．１／２，　ｐｐ．４７７乃至４７９　（１９９９）を参照されたい。しかしながら、ＡｕとＦｅがＳｉ内に急速に移動し、深い準位を作成し、これは、従来のＳｉ集積回路技術によって形成されたアドレス指定回路やシステムの他の部分などの素子を劣化させることがある。
【０００５】
チタンとＴｉＳｉ２は、集積回路技術と相性がよく、シリコンおよび多結晶シリコン導電領域の抵抗を減少させるためにＳｉ回路によく使用される。Ｔｉは、Ｓｉ内に深い準位を形成するが、Ｓｉにおける溶解度と拡散係数は低く、中間ギャップに深い準位はない。適切な処理により、一般に、Ｔｉは集積回路機構に受け入れられる。
【０００６】
シリコンや炭素などの他の材料の長くて細い「ナノワイヤ」は、気体前駆物質の触媒強化反応によって形成することができる。これについては、例えば、前述の特許出願０９／２８０，０４８号を参照されたい。触媒は、多くの場合、基板の表面上にあるかまたは反応器雰囲気中に浮遊した金属含有ナノ粒子である。ナノワイヤは、電子装置や他の装置において、スイッチなどの電子素子への接続または電子素子自体として有用なことがある。これについては、例えば、前述の特許出願０９／２８０，２２５号、０９／２８０，０４５号、０９／２８０，１８９号および０９／２８０，１８８号を参照されたい。しかしながら、そのような自立型のワイヤの配置の制御は困難であり、したがって、そのようなナノワイヤを実際の集積回路に使用することは困難である。
【０００７】
ナノワイヤの製造は、論理回路、クロスバー・メモリなどの装置応用には重要である。これまで大規模装置に使用されていた２つのリソグラフィ製造方法は、電子ビームとＸ線を含む。電子ビームの代表的なサイズは、約２０ｎｍであり、表面にビームをラスタリングする必要がある。Ｘ線ビームの代表的なサイズは、約５０ｎｍであり、Ｘ線ビームを集束することができるレンズはない。また、Ｘ線を使用するためにはシンクロトロンが必要であり、したがってきわめて費用がかかる。どちらの手法も、ナノワイヤの製造に必要な約１０ｎｍのビームを生成したり使用したりすることができない。
【０００８】
【発明が解決しようとする課題】
いずれにしても、１０ｎｍまでのパターン形成における限界寸法を、現在達成することはできない。本発明は、この問題を解決し、１０ｎｍより小さい幅とマイクロスケールの寸法にまで及ぶ長さとを有するナノワイヤの製造を可能にし、それにより、ラスタリングの困難さとシンクロトロンのコストを回避し、同時にナノワイヤの配置をより正確に制御できるようにする。
【０００９】
【課題を解決するための手段】
本発明により、装置応用のためのナノスケール・ワイヤを形成するのに有用な圧盤（ｐｌａｔｅｎ）を形成する方法が提供される。この方法は、
（ａ）主面を有する基板を提供する段階と、
（ｂ）基板上に２つの異種材料の複数の交互層を形成して、基板の主面と平行な主面を有するスタックを形成する段階と、
（ｃ）スタックを主面と垂直に切断して複数の交互層を露出させる段階と、
（ｄ）一方の材料を他方の材料と異なる速度でエッチングするエッチング液を使用して、露出した複数の交互層を、選択された深さにエッチングして、それにより、表面に広範囲なくぼみのストリップ（ｓｔｒｉｐ　ｏｆ　ｉｎｄｅｎｔａｔｉｏｎｓｔｒｉｐ）を設け、ナノインプリンティング技法（ｎａｎｏ−ｉｍｐｒｉｎｔｉｎｇ　ｔｅｃｈｎｏｌｏｇｙ）のための原型を成形するのに有用な圧盤を形成する段階とを含む。
【００１０】
次に、圧盤のパターンは、次にさらに他の処理に使用されるパターンのネガ（ｎｅｇａｔｉｖｅ）を形成するようにより柔軟な材料を含む基板に転写される。
【００１１】
また、本発明によれば、ナノインプリンティング装置すなわち圧盤は、２つの異種材料の複数の交互層を含み、一方の材料の層と他方の材料の層が相対的にエッチングされて一方の材料のくぼみが形成される。それぞれの材料は単独で、約０．４ｎｍ乃至数百ｎｍの範囲の厚さを有する。次に、装置は、刻印される面に対してくぼみが平行になるように向けられ、くぼみによって作成されたパターンが、その面に刻印される。
【００１２】
本明細書において開示され請求されるナノワイヤの製造は、従来技術の問題のすべてではないがほとんどを回避する。
【００１３】
【発明の実施の形態】
図１に示したように、異なる材料ＡおよびＢの複合薄膜を付着させることにより、装置応用のためのナノスケールのストリップを作成する。後で詳しく説明するように、本質的に、材料Ａ　１０と材料Ｂ　１２の複数の交互層が、基板１４の主面１４ａに付着されてスタック１６が構成され、また基板の主面と平行な主面１６ａを有する。材料１０と１２の間に滑らかな成長面と平らで明確な境界を維持するために、基板１４との格子不整合が最小の材料を付着させることが好ましい。
【００１４】
次に、図２に示したように、スタック１６の主面１６ａと垂直な線１８に沿って層１０および１２が切断され、断面が露出される。この切断は、異種材料の複数の交互層を切断するのに役立つ任意の従来技法によって行われる。そのような技法は、層ＡおよびＢに使用される材料に関して当技術分野において周知であり、後で考察される。
【００１５】
次に、材料Ｂ、すなわち層１２が、図３に示し後でより詳しく説明するように、ある一定の深さにエッチングされ、それにより表面に、矢印２０によって示された広範囲なくぼみのストリップが設けられる。したがって、例えば基板から２番目、４番目、６番目の層がエッチングされる。
【００１６】
くぼみ２０は、図４に示したように、ナノインプリンティング技術用の層２２の原型を成形する圧盤１６’として使用することができる。層２２は、例えば、半導体材料や金属材料を含むことができる基板２４上に形成された熱可塑性重合体を含む。次に、図５に示した層２２に形成された重合体ナノワイヤのパターンが、従来のリソグラフィ印刷法およびインク印刷法を使用して金属および／または半導体ナノワイヤに転写される。これについては、Ｘ．　Ｓｕｎらによる「Ｍｕｌｔｉｌａｙｅｒ　ｒｅｓｉｓｔ　ｍｅｔｈｏｄｓ　ｆｏｒ　ｎａｎｏｉｍｐｒｉｎｔ　ｌｉｔｈｏｇｒａｐｈｙ　ｏｎ　ｎｏｎｆｌａｔ　ｓｕｒｆａｃｅｓ」，　Ｊｏｕｒｎａｌ　ｏｆ　Ｖａｃｕｕｍ　Ｓｃｉｅｎｃｅ　ａｎｄ　Ｔｅｃｈｎｏｌｏｇｙ，　Ｖｏｌ．Ｂ１６，　Ｎｏ．６，　ｐｐ．３９２２乃至３９２５（１９９８）を参照されたい。
【００１７】
下の表Ｉに、材料Ａと材料Ｂの例を示す。
【００１８】
【表１】
Figure 2004500250
【００１９】
材料Ａと材料Ｂにエッチング速度の差がある限り、他の半導体の組合せを使用することもできる。材料Ｂが材料Ａよりも早い速度でエッチングされなければならない他は、一方の材料と他方の材料のエッチング速度の比率は重要ではない。材料Ａのエッチング量を最少にするために、５倍以上のエッチング速度を採用することが好ましい。
【００２０】
材料Ｂとしてシリコン・ゲルマニウム合金を使用する場合は、シリコンの濃度が、約７０乃至９０原子百分率（ａｔ％）であり、残り（３０乃至１０ａｔ％）が、ゲルマニウムである。材料Ａとしてアルミニウム・ガリウム・ヒ素合金を使用する場合、Ａｌの濃度は、数ａｔ％乃至１００ａｔ％の範囲である（ＡｌＡｓ）。合金は、ＡｌｘＧａ１−ｘＡｓと表され、ここで、ｘは、数ａｔ％乃至１００ａｔ％の範囲である。
【００２１】
２つの層１０、１２はそれぞれ、約０．４ｎｍ乃至数百ｎｍの範囲の厚さを有し、周知のように、（Ｓｉ／Ｓｉ−Ｇｅ系の場合）オルガノシランとオルガノゲルマンあるいはＡｌＧａＡｓとＧａＡｓの適切な前駆物質を使用して、化学蒸着法（ＣＶＤ）によって付着されると好都合である。代替として、２つの材料の付着に、周知の手順を使用する分子線エピタキシ（ＭＢＥ）を使用することができる。層ＡおよびＢを形成する特定の方法は、本発明の一部分を構成しない。
【００２２】
２つの材料ＡおよびＢは、Ｓｉ／Ｓｉ−Ｇｅ系の場合にはシリコンあるいはＡｌＧａＡｓ／ＧａＡｓ系の場合にはガリウム・ヒ素の半導体基板上に付着されると好都合である（表Ｉを参照）。半導体層を付着させる半導体基板を使用する半導体系では、格子不整合が常に問題であり、基板および材料ＡとＢの選択は、格子不整合による歪みを最小にするように決定される。そのような決定は、当業者の能力の範囲内で容易であり、したがって、過度の実験を構成しない。
【００２３】
材料ＡおよびＢの層は、基板上に交互に付着されており、各層は、前に示した範囲内の厚さを有する。Ａ層とＢ層の数は、装置の要件に依存し、装置が多いほど必要とする平行なワイヤを多く、装置が少ないほど必要とする平行なワイヤが少ない。一般に、Ａ層とＢ層の数は、それぞれの材料が数層から数千層の範囲である。
【００２４】
当業者は、本明細書の教示に基づいて、非周期的なワイヤ配列を作成するために、Ａ層とＢ層を異なる厚さで形成することができることを理解されよう。例えば、本発明の教示によれば、様々な幅と非周期的構造のワイヤおよび間隔を形成することができる。そのような非周期的な配列は、例えば、多重化のためにより大きいワイヤでクロスバー・ブロックを作成するのに有用である。
【００２５】
２つの材料ＡおよびＢのエッチングは、化学的エッチングで行われると有利であり、使用される２つの材料の間に必要なエッチング速度の違いがある既知のエッチング液が使用される。エッチングの深さ（くぼみ２０）は、数ｎｍ乃至数百ｎｍの範囲でよく、最終的にはナノインプリンティング法によって形成されるナノワイヤの高さの要件に依存する。
【００２６】
本明細書において使用されているようなナノインプリンティング法は、熱可塑性重合体のようなより柔軟な材料２２に圧盤１６’を押しつけ、それによりくぼみ１８によって形成されたネガのパターンをより柔軟な材料に転写することを含む。適切な熱可塑性材料の例には、ポリメタクリル酸メチル（ＰＭＭＡ）とメタクリル酸メチル（ＭＭＡ）がある。しかしながら、本発明の実施において、材料２２が圧盤１６’の材料よりも柔らかい限り、他の熱可塑性材料および実際には熱可塑性材料以外の材料を使用することができる。
【００２７】
その結果圧盤１６’によってより柔軟な材料２２に刻印された刻印パターンは、例えば半導体や金属の基板に圧盤のポジ像として転写される。次に、この転写されたパターンを、ナノスケール装置の形成におけるさらに他の処理に使用することができる。
【００２８】
パターンを基板に転写する方法はたくさんある。図４乃至図８は、そのような１つの方法を示しているが、本発明が、そのような方法に限定されないことを理解されたい。図４に示したように、基板２４上の柔軟な材料２２を形成する前に、最初に基板上に薄い金属層２６が形成され、次にその上に柔軟な材料が形成される。薄い金属層２６の厚さは、ナノスケール範囲、すなわち約数ナノメートル乃至数百メートルである。
【００２９】
図５に示したように、パターンを柔軟な材料２２に刻印した後で、柔軟な材料２２の薄い部分を、例えば柔軟な材料を除去するけれども金属層２６をエッチングしないエッチング液でエッチングすることによって除去し、それにより薄い金属層の一部分を露出させる。図６に、この段階を示す。
【００３０】
次に、図７に示したように、金属層２６の露出部分を除去し、柔軟な材料２２で覆われた金属層の部分２６’が残る。次に、残りの柔軟な材料２２を除去し、基板２４の表面に複数の並列の金属線２６’を残す。次に、ナノスケールの厚さの金属線２６’が、他で教示されているように、ナノスケール装置を形成するためにさらに処理される。
【００３１】
以上の方法は、圧盤１６’を形成するために使用される複数の交互層１０、１２の形成を対象としている。複数の交互層１０、１２を形成する特定の方法は、本発明の方法に重要ではないが、以上では、ＣＶＤとＭＢＥの２つの方法について述べた。本発明の実施に役立つもう１つの方法は、「自発的秩序形成（ｓｐｏｎｔａｎｅｏｕｓ　ｏｒｄｅｒｉｎｇ）」と呼ばれる代替技術である。自発的秩序形成は、例えばＺ．　Ｌｉｌｉｅｎｔｈａｌ−Ｗｅｂｅｒらによる「Ｓｐｏｎｔａｎｅｏｕｓ　Ｏｒｄｅｒｉｎｇ　ｉｎ　Ｂｕｌｋ　ＧａＮ：Ｍｇ　Ｓａｍｐｌｅｓ」Ｐｈｙｓｉｃａｌ　Ｒｅｖｉｅｗ　Ｌｅｔ−Ｖｏｌ．　８３，　Ｎｏ．１２，　ｐｐ．２３７０−２３７３　（２０　Ｓｅｐｔ．　１９９９）によって考察されている。自発的秩序形成おいて、均質な構造（または濃度）を有する１つの材料は、異なる構造（または濃度）を有する複数の異種材料の交互層による超格子を分解しかつ形成することができる。例えば、ＭｇをドープしたＧａＮ単結晶内で、ＧａＮ中のマグネシウム原子が、集中し、ＧａＮに埋め込まれた規則的で周期的な薄いＭｇを多く含む層を形成する傾向がある。自発的秩序形成によって形成されたそのような周期的超格子は、圧盤１６’を形成するためのものでもよい。
【００３２】
産業上の利用可能性
広範囲のナノワイヤを形成するためのナノスケール・パターン形成方法は、ナノスケール・コンピューティングおよびメモリ回路に利用されることが期待される。
【図面の簡単な説明】
【図１】基板の主面にスタックを形成する２つの材料の複数の交互層の断面図であり、切断面を示す。
【図２】切断面を下に向けて配置するように９０度回転したスタックの断面図である。
【図３】図２と類似の図であるが、材料の一方を他方に対して部分的にエッチングした結果を示す。
【図４】図３と類似の図であり、エッチングされた材料よりも柔らかい材料のナノインプリンティング用の原型としてエッチングされたスタックの使用法を示し、基板上に薄い（ナノメートルスケールの）金属層を使用してナノインプリンティングを行う１つの実施形態を示す。
【図５】図４と類似の図であり、より柔軟な材料に形成されたネガを示す。
【図６】薄い重合体残留物層をエッチングして薄い金属層の一部分を露出させた後の図５と類似の図である。
【図７】薄い金属層の露出部分をエッチングした後の図６と類似の図である。
【図８】残りのより柔軟な材料を除去して複数の並列のナノワイヤを露出させた後の図７と類似の図である。

Claims (26)

  1. 装置応用のためのナノスケール・ワイヤを形成するのに役立つ圧盤を形成する方法であって、
    （ａ）主面を有する基板を提供する段階と、
    （ｂ）前記基板上に２つの異種材料の複数の交互層を形成して、前記基板の主面と平行な主面を有するスタックを形成する段階と、
    （ｃ）前記スタックをその主面と垂直に切断して、前記複数の交互層を露出させる段階と、
    （ｄ）一方の材料を他方の材料と異なる速度でエッチングするエッチング液を使用して、前記露出した複数の交互層を選択された深さにエッチングして、それにより、前記表面に広範囲のくぼみのストリップを設け、ナノインプリンティング技法のための原型を成形するのに役立つ前記圧盤を形成する段階と、
    を含む方法。
  2. 前記エッチングが、化学的エッチングによって行われる請求項１に記載の方法。
  3. 一方の材料が、前記他の材料に対して数十ｎｍ乃至数百ｎｍの範囲に深さにエッチングされる請求項２に記載の方法。
  4. 前記２つの異種材料が、シリコン／シリコン・ゲルマニウム合金とアルミニウム・ガリウム・ヒ素／ガリウム・ヒ素からなるグループから選択された請求項２に記載の方法。
  5. 前記シリコン・ゲルマニウム合金が、約７０乃至９０ａｔ％のシリコンと、３０乃至１０ａｔ％のゲルマニウムを含む請求項４に記載の方法。
  6. 前記アルミニウム・ガリウム・ヒ素が、ＡｌｘＧａ１−ｘＡｓを含み、ｘが、数ａｔ％乃至１００ａｔ％の範囲である請求項４に記載の方法。
  7. 前記材料がそれぞれ単独で、約０．４ｎｍ乃至数百ｎｍの範囲の厚さを有する請求項１に記載の方法。
  8. 一方の材料の層がすべて、第１の均一な厚さを有し、他方の材料の層がすべて、前記第１の均一な厚さと同じでも同じでなくてもよい第２の均一な厚さを有する請求項７に記載の方法。
  9. それぞれの前記材料の層がすべて、互いに異なる厚さを有する請求項７に記載の方法。
  10. 前記基板が、半導体材料を含む請求項１に記載の方法。
  11. 前記半導体材料が、シリコンとガリウム・ヒ素からなるグループから選択された請求項１０に記載の方法。
  12. 前記複数の交互層が、数層のそれぞれの前記材料から数千層のそれぞれの前記材料までの範囲である請求項１に記載の方法。
  13. 前記圧盤の前記パターンを前記圧盤の材料よりも柔らかい材料に刻印して、ネガの前記パターンを形成する段階をさらに含む請求項１に記載の方法。
  14. 前記より柔軟な材料が、第２の基板上に支持され、前記刻印パターンが、前記第２の基板に転写される請求項１３に記載の方法。
  15. 前記第２の基板が、金属と半導体からなるグループから選択される請求項１４に記載の方法。
  16. 前記２つの異種材料の複数の交互層が、化学蒸着法、分子線エピタキシ、および自発的秩序形成からなるグループから選択された方法によって、前記基板上に形成される請求項１に記載の方法。
  17. ２つの異種材料の複数の交互層を含むナノインプリンティング装置であって、前記一方の材料層が、前記他方の材料層に対してエッチングされて、前記一方の材料のくぼみが形成され、前記装置は、前記くぼみが刻印面と平行になるように向けられ、それぞれの前記材料が単独で、約０．４ｎｍ乃至数百ｎｍの範囲の厚さを有するナノインプリンティング装置。
  18. 一方の材料が、前記他方の材料に対して数ｎｍ乃至数百ｎｍの範囲のエッチングの深さを有する請求項１７に記載の装置。
  19. 前記２つの異種材料が、シリコン／シリコン・ゲルマニウム合金とアルミニウム・ガリウム・ヒ素／ガリウム・ヒ素からなるグループから選択された請求項１７に記載の装置。
  20. 前記シリコン・ゲルマニウム合金が、約７０乃至９０重量％のシリコンと３０乃至１０重量％のゲルマニウムを含む請求項１９に記載の装置。
  21. 前記アルミニウム・ガリウム・ヒ素が、ＡｌｘＧａ１−ｘＡｓを含み、ここで、Ｘは、数ａｔ％乃至１００ａｔ％の範囲である請求項１９に記載の装置。
  22. 一方の材料の層がすべて、第１の均一な厚さを有し、他方の材料の層がすべて、前記第１の均一な厚さと同じでも同じでなくてもよい第２の均一な厚さを有する請求項１７に記載の装置。
  23. それぞれの前記材料の層がすべて、互いに異なる厚さを有する請求項１７に記載の装置。
  24. 前記基板が、半導体材料を含む請求項１７に記載の装置。
  25. 前記半導体材料が、シリコンとガリウム・ヒ素からなるグループから選択される請求項２４に記載の装置。
  26. 前記複数の交互層が、数層のそれぞれの前記材料から数千層のそれぞれの前記材料の範囲である請求項１７に記載の装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007078679A (ja) * 2005-08-16 2007-03-29 National Institute Of Advanced Industrial & Technology 探針形状評価用標準試料
JP2007531998A (ja) * 2004-04-02 2007-11-08 ヒューレット−パッカード デベロップメント カンパニー エル．ピー． 超格子の製造及び使用
WO2015190637A1 (ko) * 2014-06-11 2015-12-17 한국표준과학연구원 대면적의 수직 정렬된 갈륨비소 반도체 나노선 어레이 제작 공정

Families Citing this family (135)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6732562B2 (en) 2000-05-09 2004-05-11 University Of Central Florida Apparatus and method for drawing continuous fiber
US7129554B2 (en) * 2000-12-11 2006-10-31 President & Fellows Of Harvard College Nanosensors
MXPA03001605A (es) 2000-08-22 2005-06-20 Harvard College Semiconductores alargado impurificados, desarrollo de tales semiconductores, dispositivos que los incluyen y fabricacion de dichos dispositivos.
CN1498416A (zh) * 2001-01-23 2004-05-19 \ 导电聚合物材料和它们的制造方法和用途
US6835591B2 (en) 2001-07-25 2004-12-28 Nantero, Inc. Methods of nanotube films and articles
US6643165B2 (en) 2001-07-25 2003-11-04 Nantero, Inc. Electromechanical memory having cell selection circuitry constructed with nanotube technology
US6574130B2 (en) * 2001-07-25 2003-06-03 Nantero, Inc. Hybrid circuit having nanotube electromechanical memory
US6706402B2 (en) 2001-07-25 2004-03-16 Nantero, Inc. Nanotube films and articles
US6919592B2 (en) * 2001-07-25 2005-07-19 Nantero, Inc. Electromechanical memory array using nanotube ribbons and method for making same
US6596187B2 (en) * 2001-08-29 2003-07-22 Motorola, Inc. Method of forming a nano-supported sponge catalyst on a substrate for nanotube growth
US6773616B1 (en) * 2001-11-13 2004-08-10 Hewlett-Packard Development Company, L.P. Formation of nanoscale wires
JP3850718B2 (ja) * 2001-11-22 2006-11-29 株式会社東芝 加工方法
TW506083B (en) * 2001-11-28 2002-10-11 Ind Tech Res Inst Method of using nano-tube to increase semiconductor device capacitance
US6784028B2 (en) 2001-12-28 2004-08-31 Nantero, Inc. Methods of making electromechanical three-trace junction devices
US6743368B2 (en) * 2002-01-31 2004-06-01 Hewlett-Packard Development Company, L.P. Nano-size imprinting stamp using spacer technique
US8156057B2 (en) * 2003-03-27 2012-04-10 Knowm Tech, Llc Adaptive neural network utilizing nanotechnology-based components
US7392230B2 (en) * 2002-03-12 2008-06-24 Knowmtech, Llc Physical neural network liquid state machine utilizing nanotechnology
US7398259B2 (en) 2002-03-12 2008-07-08 Knowmtech, Llc Training of a physical neural network
US6889216B2 (en) * 2002-03-12 2005-05-03 Knowm Tech, Llc Physical neural network design incorporating nanotechnology
US9269043B2 (en) 2002-03-12 2016-02-23 Knowm Tech, Llc Memristive neural processor utilizing anti-hebbian and hebbian technology
US7412428B2 (en) * 2002-03-12 2008-08-12 Knowmtech, Llc. Application of hebbian and anti-hebbian learning to nanotechnology-based physical neural networks
US20040039717A1 (en) * 2002-08-22 2004-02-26 Alex Nugent High-density synapse chip using nanoparticles
US20050161659A1 (en) * 2002-03-28 2005-07-28 Yanmar Agricultural Equiptment Co. Nanowire and electronic device
US6872645B2 (en) * 2002-04-02 2005-03-29 Nanosys, Inc. Methods of positioning and/or orienting nanostructures
US6762131B2 (en) * 2002-04-13 2004-07-13 The Board Of Trustees Of The University Of Illinois Method for large-scale fabrication of atomic-scale structures on material surfaces using surface vacancies
US7752151B2 (en) * 2002-06-05 2010-07-06 Knowmtech, Llc Multilayer training in a physical neural network formed utilizing nanotechnology
WO2004012234A2 (en) * 2002-07-30 2004-02-05 The Regents Of The University Of California Superlattice nanopatterning of wires and complex patterns
EP1388521B1 (en) * 2002-08-08 2006-06-07 Sony Deutschland GmbH Method for preparing a nanowire crossbar structure
US7827131B2 (en) * 2002-08-22 2010-11-02 Knowm Tech, Llc High density synapse chip using nanoparticles
US8004876B2 (en) * 2002-08-30 2011-08-23 Hewlett-Packard Development Company, L.P. Configurable molecular switch array
US6762094B2 (en) * 2002-09-27 2004-07-13 Hewlett-Packard Development Company, L.P. Nanometer-scale semiconductor devices and method of making
US7378347B2 (en) * 2002-10-28 2008-05-27 Hewlett-Packard Development Company, L.P. Method of forming catalyst nanoparticles for nanowire growth and other applications
US7750059B2 (en) * 2002-12-04 2010-07-06 Hewlett-Packard Development Company, L.P. Polymer solution for nanoimprint lithography to reduce imprint temperature and pressure
GB0229191D0 (en) * 2002-12-14 2003-01-22 Plastic Logic Ltd Embossing of polymer devices
AU2002351391A1 (en) * 2002-12-18 2004-07-22 International Business Machines Corporation Method of self-assembling electronic circuitry and circuits formed thereby
KR100925144B1 (ko) * 2002-12-18 2009-11-05 인터내셔널 비지네스 머신즈 코포레이션 전자 회로의 자가-형성 방법 및 이 방법에 의해 형성된회로
US6936496B2 (en) * 2002-12-20 2005-08-30 Hewlett-Packard Development Company, L.P. Nanowire filament
JP4247379B2 (ja) * 2003-02-14 2009-04-02 国立大学法人大阪大学 多孔体の製造方法
US7410904B2 (en) * 2003-04-24 2008-08-12 Hewlett-Packard Development Company, L.P. Sensor produced using imprint lithography
US6926921B2 (en) * 2003-05-05 2005-08-09 Hewlett-Packard Development Company, L.P. Imprint lithography for superconductor devices
US7256435B1 (en) 2003-06-02 2007-08-14 Hewlett-Packard Development Company, L.P. Multilevel imprint lithography
US7005335B2 (en) * 2003-07-15 2006-02-28 Hewlett-Packard Development, L.P. Array of nanoscopic mosfet transistors and fabrication methods
US7426501B2 (en) * 2003-07-18 2008-09-16 Knowntech, Llc Nanotechnology neural network methods and systems
US7445742B2 (en) * 2003-08-15 2008-11-04 Hewlett-Packard Development Company, L.P. Imprinting nanoscale patterns for catalysis and fuel cells
US7241479B2 (en) * 2003-08-22 2007-07-10 Clemson University Thermal CVD synthesis of nanostructures
US7416993B2 (en) * 2003-09-08 2008-08-26 Nantero, Inc. Patterned nanowire articles on a substrate and methods of making the same
US8030833B2 (en) * 2003-09-19 2011-10-04 The Board Of Trustees Of The University Of Illinois Electron emission device incorporating free standing monocrystalline nanowires
US7344753B2 (en) * 2003-09-19 2008-03-18 The Board Of Trustees Of The University Of Illinois Nanostructures including a metal
US20070034909A1 (en) * 2003-09-22 2007-02-15 James Stasiak Nanometer-scale semiconductor devices and method of making
CN1997691B (zh) 2003-09-23 2011-07-20 北卡罗来纳大学查珀尔希尔分校 光固化的全氟聚醚用作微流体器件中的新材料
US7132298B2 (en) * 2003-10-07 2006-11-07 Hewlett-Packard Development Company, L.P. Fabrication of nano-object array
US7223611B2 (en) * 2003-10-07 2007-05-29 Hewlett-Packard Development Company, L.P. Fabrication of nanowires
US9040090B2 (en) 2003-12-19 2015-05-26 The University Of North Carolina At Chapel Hill Isolated and fixed micro and nano structures and methods thereof
KR101281775B1 (ko) 2003-12-19 2013-07-15 더 유니버시티 오브 노쓰 캐롤라이나 엣 채플 힐 소프트 또는 임프린트 리소그래피를 이용하여 분리된마이크로- 및 나노- 구조를 제작하는 방법
US7462292B2 (en) * 2004-01-27 2008-12-09 Hewlett-Packard Development Company, L.P. Silicon carbide imprint stamp
US7060625B2 (en) * 2004-01-27 2006-06-13 Hewlett-Packard Development Company, L.P. Imprint stamp
JP2007527784A (ja) * 2004-02-13 2007-10-04 ザ ユニバーシティ オブ ノース カロライナ アット チャペル ヒル マイクロ流体デバイスを作製するための官能性材料及び新規方法
US20050248003A1 (en) * 2004-02-17 2005-11-10 Leonid Tsybeskov One dimensional nanostructures for vertical heterointegration on a silicon platform and method for making same
US7618880B1 (en) * 2004-02-19 2009-11-17 Quick Nathaniel R Apparatus and method for transformation of substrate
US8617965B1 (en) 2004-02-19 2013-12-31 Partial Assignment to University of Central Florida Apparatus and method of forming high crystalline quality layer
US7141866B1 (en) * 2004-04-16 2006-11-28 Hewlett-Packard Development Company, L.P. Apparatus for imprinting lithography and fabrication thereof
US7247531B2 (en) * 2004-04-30 2007-07-24 Hewlett-Packard Development Company, L.P. Field-effect-transistor multiplexing/demultiplexing architectures and methods of forming the same
US20050241959A1 (en) * 2004-04-30 2005-11-03 Kenneth Ward Chemical-sensing devices
US7727820B2 (en) * 2004-04-30 2010-06-01 Hewlett-Packard Development Company, L.P. Misalignment-tolerant methods for fabricating multiplexing/demultiplexing architectures
US7683435B2 (en) * 2004-04-30 2010-03-23 Hewlett-Packard Development Company, L.P. Misalignment-tolerant multiplexing/demultiplexing architectures
US7268063B1 (en) * 2004-06-01 2007-09-11 University Of Central Florida Process for fabricating semiconductor component
US7002820B2 (en) * 2004-06-17 2006-02-21 Hewlett-Packard Development Company, L.P. Semiconductor storage device
US20060012079A1 (en) * 2004-07-16 2006-01-19 Gun-Young Jung Formation of a self-assembled release monolayer in the vapor phase
US7419887B1 (en) * 2004-07-26 2008-09-02 Quick Nathaniel R Laser assisted nano deposition
US20060024814A1 (en) * 2004-07-29 2006-02-02 Peters Kevin F Aptamer-functionalized electrochemical sensors and methods of fabricating and using the same
US7252862B2 (en) * 2004-08-30 2007-08-07 Hewlett-Packard Development Company, L.P. Increasing adhesion in an imprinting procedure
US20070164476A1 (en) * 2004-09-01 2007-07-19 Wei Wu Contact lithography apparatus and method employing substrate deformation
US7641468B2 (en) * 2004-09-01 2010-01-05 Hewlett-Packard Development Company, L.P. Imprint lithography apparatus and method employing an effective pressure
US7189635B2 (en) * 2004-09-17 2007-03-13 Hewlett-Packard Development Company, L.P. Reduction of a feature dimension in a nano-scale device
US20060157684A1 (en) * 2004-12-15 2006-07-20 The Regents Of The University Of California Thin film multilayer with nanolayers addressable from the macroscale
US7951632B1 (en) 2005-01-26 2011-05-31 University Of Central Florida Optical device and method of making
US7236242B2 (en) * 2005-01-27 2007-06-26 Hewlett-Packard Development Company, L.P. Nano-enhanced Raman spectroscopy-active nanostructures including elongated components and methods of making the same
US7374968B2 (en) * 2005-01-28 2008-05-20 Hewlett-Packard Development Company, L.P. Method of utilizing a contact printing stamp
US8695501B2 (en) * 2005-01-28 2014-04-15 Hewlett-Packard Development Company, L.P. Method of forming a contact printing stamp
US20060169592A1 (en) * 2005-01-31 2006-08-03 Hewlett-Packard Development Company, L.P. Periodic layered structures and methods therefor
US7502769B2 (en) * 2005-01-31 2009-03-10 Knowmtech, Llc Fractal memory and computational methods and systems based on nanotechnology
US7409375B2 (en) * 2005-05-23 2008-08-05 Knowmtech, Llc Plasticity-induced self organizing nanotechnology for the extraction of independent components from a data stream
CN101156107B (zh) * 2005-02-03 2010-11-24 北卡罗来纳大学查珀尔希尔分校 用于液晶显示器的低表面能聚合物材料
US7329115B2 (en) * 2005-02-18 2008-02-12 Hewlett-Packard Development Company, L.P. Patterning nanoline arrays with spatially varying pitch
US7375012B2 (en) * 2005-02-28 2008-05-20 Pavel Kornilovich Method of forming multilayer film
US7291282B2 (en) * 2005-03-01 2007-11-06 Hewlett-Packard Development Company, L.P. Method of fabricating a mold for imprinting a structure
US7420396B2 (en) * 2005-06-17 2008-09-02 Knowmtech, Llc Universal logic gate utilizing nanotechnology
US7276424B2 (en) * 2005-06-29 2007-10-02 Hewlett-Packard Development Company, L.P. Fabrication of aligned nanowire lattices
US7599895B2 (en) 2005-07-07 2009-10-06 Knowm Tech, Llc Methodology for the configuration and repair of unreliable switching elements
DE602005023597D1 (de) * 2005-07-08 2010-10-28 St Microelectronics Srl Verfahren zur Realisierung einer elektrischen Verbindung in einer elektronischen Halbleitervorrichtung zwischen einem nanometrischen Schaltungsarchitektur und elektronischen Standardkomponenten
US20090304992A1 (en) * 2005-08-08 2009-12-10 Desimone Joseph M Micro and Nano-Structure Metrology
EP1922364A4 (en) 2005-08-09 2010-04-21 Univ North Carolina METHODS AND MATERIALS FOR MANUFACTURING MICROFLUIDIC DEVICES
US20070035717A1 (en) 2005-08-12 2007-02-15 Wei Wu Contact lithography apparatus, system and method
US7766640B2 (en) * 2005-08-12 2010-08-03 Hewlett-Packard Development Company, L.P. Contact lithography apparatus, system and method
US7662299B2 (en) * 2005-08-30 2010-02-16 Micron Technology, Inc. Nanoimprint lithography template techniques for use during the fabrication of a semiconductor device and systems including same
US20070096139A1 (en) * 2005-11-02 2007-05-03 3M Innovative Properties Company Light emitting diode encapsulation shape control
US7309642B2 (en) * 2005-11-09 2007-12-18 Hewlett-Packard Development Company, L.P. Metallic quantum dots fabricated by a superlattice structure
US7570355B2 (en) * 2006-01-27 2009-08-04 Hewlett-Packard Development Company, L.P. Nanowire heterostructures and methods of forming the same
US7998330B2 (en) * 2006-03-16 2011-08-16 The Board Of Trustees Of The University Of Illinois Direct nanoscale patterning of metals using polymer electrolytes
US20070215480A1 (en) * 2006-03-16 2007-09-20 Fang Nicholas X Pattern transfer by solid state electrochemical stamping
US8617669B1 (en) 2006-04-20 2013-12-31 Partial Assignment to University of Central Florida Laser formation of graphene
US7811914B1 (en) * 2006-04-20 2010-10-12 Quick Nathaniel R Apparatus and method for increasing thermal conductivity of a substrate
DE602007012248D1 (de) 2006-06-12 2011-03-10 Harvard College Nanosensoren und entsprechende technologien
US20080020303A1 (en) 2006-07-24 2008-01-24 Wei Wu Alignment for contact lithography
US8067303B1 (en) 2006-09-12 2011-11-29 Partial Assignment University of Central Florida Solid state energy conversion device
US7830498B2 (en) * 2006-10-10 2010-11-09 Hewlett-Packard Development Company, L.P. Hydraulic-facilitated contact lithography apparatus, system and method
US7768628B2 (en) * 2006-10-12 2010-08-03 Hewlett-Packard Development Company, L.P. Contact lithography apparatus and method
US7618752B2 (en) * 2006-10-12 2009-11-17 Hewlett-Packard Development Company, L.P. Deformation-based contact lithography systems, apparatus and methods
US20080089470A1 (en) * 2006-10-13 2008-04-17 Walmsley Robert G Alignment for contact lithography
US20080090160A1 (en) * 2006-10-13 2008-04-17 Jason Blackstock Alignment for contact lithography
US7741204B2 (en) * 2006-10-30 2010-06-22 Hewlett-Packard Development Company, L.P. Mixed-scale electronic interfaces
US8575663B2 (en) 2006-11-22 2013-11-05 President And Fellows Of Harvard College High-sensitivity nanoscale wire sensors
US7930257B2 (en) 2007-01-05 2011-04-19 Knowm Tech, Llc Hierarchical temporal memory utilizing nanotechnology
WO2008118861A2 (en) * 2007-03-23 2008-10-02 The University Of North Carolina At Chapel Hill Discrete size and shape specific organic nanoparticles designed to elicit an immune response
US7888583B2 (en) * 2007-05-07 2011-02-15 Wisconsin Alumni Research Foundation Semiconductor nanowire thermoelectric materials and devices, and processes for producing same
WO2008138361A1 (en) * 2007-05-09 2008-11-20 Technische Universität München Mold for generating nanostructures, and mold holder unit
US8114693B1 (en) 2007-09-18 2012-02-14 Partial Assignment University of Central Florida Method of fabricating solid state gas dissociating device by laser doping
US20090196826A1 (en) * 2007-12-18 2009-08-06 Board Of Regents, The University Of Texas System Compositions and methods of making non-spherical micro- and nano-particles
US8273591B2 (en) 2008-03-25 2012-09-25 International Business Machines Corporation Super lattice/quantum well nanowires
EP2131245A3 (en) * 2008-06-02 2012-08-01 ASML Netherlands BV Lithographic apparatus and its focus determination method
JP2012510717A (ja) * 2008-12-02 2012-05-10 クイック，ナサニエル，アール． エネルギー変換装置
FR2942738B1 (fr) * 2009-03-03 2016-04-15 Commissariat A L'energie Atomique Procede de fabrication d'un moule pour la lithographie par nano-impression
FR2942739B1 (fr) * 2009-03-03 2011-05-13 Commissariat Energie Atomique Procede de fabrication d'un moule pour la lithographie par nano-impression
US8623288B1 (en) 2009-06-29 2014-01-07 Nanosys, Inc. Apparatus and methods for high density nanowire growth
US9297796B2 (en) 2009-09-24 2016-03-29 President And Fellows Of Harvard College Bent nanowires and related probing of species
US9059079B1 (en) 2012-09-26 2015-06-16 Ut-Battelle, Llc Processing of insulators and semiconductors
US9601641B1 (en) 2013-12-10 2017-03-21 AppliCote Associates, LLC Ultra-high pressure doping of materials
US9620667B1 (en) 2013-12-10 2017-04-11 AppliCote Associates LLC Thermal doping of materials
US9576595B1 (en) 2014-11-19 2017-02-21 Seagate Technology Llc Transfer printing an epitaxial layer to a read/write head to form an integral laser
US10984821B1 (en) 2014-11-19 2021-04-20 Seagate Technology Llc Transfer-printed near-field transducer and heat sink
US9607638B1 (en) 2014-11-19 2017-03-28 Seagate Technology Llc Recording head with an on-wafer integrated laser
US10069029B1 (en) 2014-11-19 2018-09-04 Seagate Technology Llc Transfer-printed photonics
US10783917B1 (en) 2016-11-29 2020-09-22 Seagate Technology Llc Recording head with transfer-printed laser diode unit formed of non-self-supporting layers
US11423928B1 (en) 2018-01-19 2022-08-23 Seagate Technology Llc Processing for forming single-grain near-field transducer
US11069376B1 (en) 2018-02-21 2021-07-20 Seagate Technology Llc Waveguide with optical isolator for heat-assisted magnetic recording

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62140485A (ja) * 1985-12-16 1987-06-24 Hitachi Ltd 半導体構造体およびその製造方法
US5362972A (en) * 1990-04-20 1994-11-08 Hitachi, Ltd. Semiconductor device using whiskers
JPH04176116A (ja) * 1990-11-08 1992-06-23 Olympus Optical Co Ltd 半導体結晶およびその製造方法
US5210425A (en) * 1991-08-30 1993-05-11 E. I. Du Pont De Nemours And Company Etching of nanoscale structures
US5705321A (en) * 1993-09-30 1998-01-06 The University Of New Mexico Method for manufacture of quantum sized periodic structures in Si materials
US5747180A (en) * 1995-05-19 1998-05-05 University Of Notre Dame Du Lac Electrochemical synthesis of quasi-periodic quantum dot and nanostructure arrays
US5753948A (en) * 1996-11-19 1998-05-19 International Business Machines Corporation Advanced damascene planar stack capacitor fabrication method
US6359288B1 (en) * 1997-04-24 2002-03-19 Massachusetts Institute Of Technology Nanowire arrays
US6140767A (en) * 1997-04-25 2000-10-31 Sarnoff Corporation Plasma display having specific substrate and barrier ribs
US6016269A (en) * 1998-09-30 2000-01-18 Motorola, Inc. Quantum random address memory with magnetic readout and/or nano-memory elements
US6128214A (en) * 1999-03-29 2000-10-03 Hewlett-Packard Molecular wire crossbar memory
KR20010011136A (ko) * 1999-07-26 2001-02-15 정선종 나노구조를 에미터로 사용한 삼극형 전계 방출 에미터의 구조및 그 제조방법
US6165911A (en) * 1999-12-29 2000-12-26 Calveley; Peter Braden Method of patterning a metal layer

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007531998A (ja) * 2004-04-02 2007-11-08 ヒューレット−パッカード デベロップメント カンパニー エル．ピー． 超格子の製造及び使用
JP4796569B2 (ja) * 2004-04-02 2011-10-19 サムスン エレクトロニクス カンパニー リミテッド 超格子の製造及び使用
JP2007078679A (ja) * 2005-08-16 2007-03-29 National Institute Of Advanced Industrial & Technology 探針形状評価用標準試料
WO2015190637A1 (ko) * 2014-06-11 2015-12-17 한국표준과학연구원 대면적의 수직 정렬된 갈륨비소 반도체 나노선 어레이 제작 공정
US10147789B2 (en) 2014-06-11 2018-12-04 Korea Research Institute Of Standards And Science Process for fabricating vertically-aligned gallium arsenide semiconductor nanowire array of large area

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