JP2004349372A - Semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device in which a current drive force and short channel characteristics are improved by differentiating the thicknesses of offset spacers in an NMOS (n-channel metal oxide semiconductor) region and a PMOS (p-channel MOS) region at ion implantation time of an impurity region. <P>SOLUTION: The semiconductor device has a CMOS (complementary MOS) device which includes an NMOS having a sidewall spacer 12a as a first offset spacer, and a PMOS having a sidewall spacer 12b as a second offset spacer. The width of the sidewall spacer 12b is formed larger than that of the sidewall spacer 12a. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、ＰＭＯＳ（Ｐ−Ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）およびＮＭＯＳ（Ｎ−Ｃｈａｎｎｅｌ ＭＯＳ）を有する半導体装置に関する。
【０００２】
【従来の技術】
ＰＭＯＳおよびＮＭＯＳの結合回路で作った論理演算素子を通常、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）デバイスという。
【０００３】
以下に、デュアルゲートＣＭＯＳデバイスを有する半導体装置の従来の製造プロセスについて説明する。
【０００４】
デュアルゲートＣＭＯＳデバイスを有する半導体装置においては、従来、ホットキャリア寿命劣化抑制の観点から、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造が用いられていたが、近年、電源電圧の低下に伴なってホットキャリア特性が向上した結果、従来はＬＤＤ構造であったソース／ドレイン・エクステンション領域を高濃度化した構造が採用されている。
【０００５】
また、ゲート長の微細化に伴うショートチャネル特性の改善の観点から、ゲート電極の側面に形成されたオフセットスペーサ越しにソース／ドレイン・エクステンション領域を形成する工程が採用されている。
【０００６】
【特許文献１】
特開平１０−１６３３３９号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、上記のプロセスにおいては、以下のような問題があった。
【０００８】
一般的に、ｐ＋ドーパント（たとえばボロンなど）は、ｎ＋ドーパント（たとえばヒ素など）に比べて熱拡散しやすいので、ショートチャネル特性は、ＮＭＯＳに比べて、ＰＭＯＳの方が劣化しやすい傾向にある。
【０００９】
ショートチャネル特性が劣化した場合、製造プロセスのばらつきによってゲート長が短くなった場合にトランジスタの性能が仕様外のものとなるので、要求される性能の半導体装置を安定して製造することができない。
【００１０】
ところで、特開平１０−１６３３３９号公報（従来例１）において、ＮＭＯＳ領域のｎ＋形高濃度不純物領域は薄い接合により形成して電流駆動力を向上させ、ＰＭＯＳ領域のｐ＋形高濃度不純物領域はチャネルから離れて形成してショートチャネル特性を向上しうるようにした半導体素子の製造方法が開示されている。
【００１１】
しかしながら、従来例１においては、不純物領域のイオン注入時におけるオフセットスペーサについて、ＮＭＯＳ領域とＰＭＯＳ領域において同一の厚さを有する場合、およびＰＭＯＳ領域のみがオフセットスペーサを有する場合のみが示されており、不純物領域のイオン注入時におけるオフセットスペーサの厚さをＮＭＯＳ領域とＰＭＯＳ領域とで異ならせることについては、何ら開示されていない。
【００１２】
本発明は、上記のような問題に鑑みてなされたものであり、本発明の目的は、不純物領域のイオン注入時におけるオフセットスペーサの厚さをＮＭＯＳ領域とＰＭＯＳ領域とで異ならせることにより、電流駆動力とショートチャネル特性を向上させた半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】
本発明に係る半導体装置は、第１のオフセットスペーサを有するＮＭＯＳと、第２のオフセットスペーサを有するＰＭＯＳとを備え、第２のオフセットスペーサの幅は、第１のオフセットスペーサの幅よりも大きい。
【００１４】
【発明の実施の形態】
以下に、本発明に基づく半導体装置の実施の形態について説明する。
【００１５】
（実施の形態１）
図１から図１０は、実施の形態１に係る半導体装置の製造工程の各工程における断面図である。ここで、図１から図１０において、（ａ）はＮＭＯＳ領域の断面を示し、（ｂ）はＰＭＯＳ領域の断面を示す。
【００１６】
本実施の形態に係る半導体装置は、ＣＭＯＳデバイスを有する半導体装置であって、図１０に示すように、第１のオフセットスペーサとしてのサイドウォールスペーサ１２ａを有するＮＭＯＳと、第２のオフセットスペーサとしてのサイドウォールスペーサ１２ｂを有するＰＭＯＳとを備え、サイドウォールスペーサ１２ｂの幅（Ｗ２）は、サイドウォールスペーサ１２ａの幅（Ｗ１）よりも５ｎｍ以上１０ｎｍ以下程度大きくなるように形成されている。
【００１７】
サイドウォールスペーサ１２ａは、酸化膜により形成されるオフセットスペーサ５ａおよび窒化膜により形成されるオフセットスペーサ１１によって構成されている。一方、サイドウォールスペーサ１２ｂは、Ｌ形断面形状を有する酸化膜５および第１の窒化膜としての窒化膜６を含むオフセットスペーサ９と第２の窒化膜としてのオフセットスペーサ１１とによって構成されている。
【００１８】
図１０に示す半導体装置の製造方法は、図１から図９に示すように、ＮＭＯＳのゲート電極３側壁に第１のオフセットスペーサとしてのオフセットスペーサ５ａを形成する工程と、オフセットスペーサ５ａを用いてＮＭＯＳの不純物領域としてのｎ＋ソース／ドレイン・エクステンション領域８をイオン注入によって形成する工程と、ＰＭＯＳのゲート電極３側壁に、オフセットスペーサ５ａよりも大きな幅を有する第２のオフセットスペーサとしてのオフセットスペーサ９を形成する工程と、オフセットスペーサ９を用いてＰＭＯＳの不純物領域としてのｐ＋ソース／ドレイン・エクステンション領域１０をイオン注入によって形成する工程とを備える。
【００１９】
また、オフセットスペーサ５ａは酸化膜５による単層構造を有し、オフセットスペーサ９は、酸化膜５および窒化膜６を含む積層構造を有する。
【００２０】
以下、上記の製造方法について、図１から図９を用いて、さらに詳細に説明する。
【００２１】
図１に示すように、ＣＭＯＳデバイスに含まれるＮＭＯＳおよびＰＭＯＳ領域において、シリコン基板１上にゲート酸化膜２およびゲート電極３およびシリサイド膜４を形成した後、１０ｎｍ以上３０ｎｍ以下程度の厚さを有する酸化膜５をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によって形成し、続いて、５ｎｍ以上１０ｎｍ以下程度の厚さを有する窒化膜６をＣＶＤによって形成する。
【００２２】
図１の状態から、図２に示すように、リソグラフィによってＰＭＯＳ領域上にフォトレジスト７を形成し、その後、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）による等方性エッチングによって、ＮＭＯＳ領域における窒化膜６のみを選択的にエッチングして除去する。なお、この際、ＲＩＥの条件としては、窒化膜６のエッチンググレードが大きく、酸化膜５のエッチンググレードが小さい条件に設定する必要がある。
【００２３】
図２の状態から、図３に示すように、ＲＩＥによる異方性エッチングによって、ＮＭＯＳ領域における酸化膜５をエッチングし、ゲート電極３の側面部のみに酸化膜５を残存させる。この残存した酸化膜５が、ＮＭＯＳ領域におけるｎ＋ソース／ドレイン・エクステンション領域８のイオン注入時のオフセットスペーサ５ａとなる。
【００２４】
図３の状態から、図４に示すように、矢印に示す方向のイオン注入によって、ＮＭＯＳ領域におけるｎ＋ソース／ドレイン・エクステンション領域８を形成する。なお、ここで、ｎ＋ドーパントとしては、たとえばＡｓなどが用いられる。この場合、イオン注入は、２．０ｋｅＶ以上４．０ｋｅＶ以下程度、イオン濃度１．０×１０１４ｃｍ−２以上１．０×１０１５ｃｍ−２以下程度の条件で行なわれる。
【００２５】
次に、図５に示すように、ＰＭＯＳ領域上のフォトレジスト７を除去するとともに、リソグラフィによってＮＭＯＳ領域上にフォトレジスト７を形成し、その後、ＲＩＥによる異方性エッチングによって、ＰＭＯＳ領域の酸化膜５および窒化膜６をエッチングして、ゲート電極３の側面部のみに酸化膜５および窒化膜６を残存させる。なお、この際、ＲＩＥの条件としては、酸化膜５と窒化膜６とのエッチンググレードがほぼ同じとなるように設定する必要がある。
【００２６】
上記のエッチング工程の結果、ＰＭＯＳ領域においてシリコン基板１上の酸化膜５が、窒化膜６の厚さ分だけエッチングされずに残存するため、図５（ｂ）に示すように、Ｌ形形状を有する酸化膜５が形成される。また、本工程の実施後に残存した酸化膜５および窒化膜６の積層構造が、ＰＭＯＳ領域におけるｐ＋ソース／ドレイン・エクステンション領域１０のイオン注入時のオフセットスペーサ９となる。該オフセットスペーサ９は、酸化膜５上に残存した窒化膜６の層厚分だけ、ＮＭＯＳ領域におけるオフセットスペーサ５ａよりも厚く（幅が大きく）なるため、ｐ＋ソース／ドレイン・エクステンション領域１０のイオン注入時において、ソース／ドレイン間のオフセット量を、ｎ＋ソース／ドレイン・エクステンション領域８のイオン注入時よりも大きく確保することができる。これにより、ＰＭＯＳにおけるショートチャネル効果を抑制することができる。
【００２７】
図５の状態から、図６に示すように、矢印に示す方向のイオン注入によって、ＰＭＯＳ領域におけるｐ＋ソース／ドレイン・エクステンション領域１０を形成する。なお、ここで、ｐ＋ドーパントとしては、たとえばＢ（ボロン）などが用いられる。この場合、イオン注入は、０．６ｋｅＶ以上１．０ｋｅＶ以下程度、イオン濃度１．０×１０１４ｃｍ−２以上３．０×１０１４ｃｍ−２以下程度の条件で行なわれる。
【００２８】
図６の状態から、図７に示すように、ＮＭＯＳ領域のフォトレジスト７を除去した後、ＮＭＯＳおよびＰＭＯＳ領域上に３０ｎｍ以上５０ｎｍ以下程度の窒化膜をＣＶＤによって形成し、ＲＩＥによる異方性エッチングによって、この窒化膜をエッチングして、ゲート電極３の側面部のみに窒化膜１１を残存させる。これにより、ＮＭＯＳ領域においては、オフセットスペーサ５ａと窒化膜１１とを含むサイドウォールスペーサ１２ａが、ＰＭＯＳ領域においては、オフセットスペーサ９と窒化膜１１とを含むサイドウォールスペーサ１２ｂが形成される。
【００２９】
図７の状態から、図８に示すように、リソグラフィによってＮＭＯＳ領域上にフォトレジスト７を形成し、その後、矢印に示す方向のイオン注入によって、ＰＭＯＳ領域におけるｐ＋ソース／ドレイン領域１３を形成する。なお、ここで、ｐ＋ドーパントとしては、たとえばＢまたはＢＦ２などが用いられる。イオン注入は、ドーパントがＢの場合は、２．０ｋｅＶ以上４．０ｋｅＶ以下程度、イオン濃度２．０×１０１４ｃｍ−２以上５．０×１０１５ｃｍ−２以下程度の条件で行なわれ、ドーパントがＢＦ２の場合は、１５．０ｋｅＶ以上３０．０ｋｅＶ以下程度、イオン濃度２．０×１０１４ｃｍ−２以上５．０×１０１５ｃｍ−２以下程度の条件で行なわれる。
【００３０】
図８の状態から、図９に示すように、ＮＭＯＳ領域上のフォトレジスト７を除去するとともに、リソグラフィによってＰＭＯＳ領域上にフォトレジスト７を形成し、その後、矢印に示す方向のイオン注入によって、ＮＭＯＳ領域におけるｎ＋ソース／ドレイン領域１４を形成する。なお、ここで、ｎ＋ドーパントとしては、たとえばＡｓなどが用いられる。この場合、イオン注入は、３０．０ｋｅＶ以上６０．０ｋｅＶ以下程度、イオン濃度２．０×１０１５ｃｍ−２以上５．０×１０１５ｃｍ−２以下程度の条件で行なわれる。その後、ＰＭＯＳ領域上のフォトレジスト７を除去することで、図１０に示すような、ＣＭＯＳデバイスを有する半導体装置が形成される。
【００３１】
本実施の形態においては、以上の構成により、ＰＭＯＳにおけるソース／ドレイン領域間のオフセット量をＮＭＯＳよりも大きくすることができるので、ＮＭＯＳにおける駆動特性を確保しながら、ＰＭＯＳにおけるショートチャネル特性を向上させることができる。
【００３２】
（実施の形態２）
図１１から図１９は、実施の形態２に係る半導体装置の製造工程の各工程における断面図である。ここで、図１１から図１９（ａ）はＮＭＯＳ領域の断面を示し、図１１から図１９（ｂ）はＰＭＯＳ領域の断面を示す。
【００３３】
本実施の形態に係る半導体装置は、ＣＭＯＳデバイスを有する半導体装置であって、図１９に示すように、第１のオフセットスペーサとしてのサイドウォールスペーサ１２ａを有するＮＭＯＳと、第２のオフセットスペーサとしてのサイドウォールスペーサ１２ｂを有するＰＭＯＳとを備える。ここで、サイドウォールスペーサ１２ａ，１２ｂの幅（Ｗ１，Ｗ２）は、ほぼ同じとなるように形成されている。
【００３４】
サイドウォールスペーサ１２ａ，１２ｂは、酸化膜により形成されるオフセットスペーサ５ａ，５ｂおよび窒化膜により形成されるオフセットスペーサ１１によって構成されている。
【００３５】
図１９に示す半導体装置の製造方法は、図１１から図１８に示すように、ＮＭＯＳのゲート電極３側壁に第１のオフセットスペーサとしてのオフセットスペーサ５ａを形成する工程と、オフセットスペーサ５ａを用いてＮＭＯＳの不純物領域としてのｎ＋ソース／ドレイン・エクステンション領域８をイオン注入によって形成する工程と、ＰＭＯＳのゲート電極３側壁に、第２のオフセットスペーサとしてのオフセットスペーサ５ａ，５ｂを形成する工程と、オフセットスペーサ５ａ，５ｂを用いてＰＭＯＳの不純物領域としてのｐ＋ソース／ドレイン・エクステンション領域１０をイオン注入によって形成する工程とを備える。
【００３６】
ここで、第２のオフセットスペーサとしてのオフセットスペーサ５ａ，５ｂは、酸化膜５による積層構造を有し、酸化膜５による単層構造を有する第１のオフセットスペーサとしてのオフセットスペーサ５ａよりも大きな厚さを有する。
【００３７】
以下、上記の製造方法について、図１１から図１８を用いて、さらに詳細に説明する。
【００３８】
図１１に示すように、ＣＭＯＳデバイスに含まれるＮＭＯＳおよびＰＭＯＳ領域において、シリコン基板１上にゲート酸化膜２およびゲート電極３およびシリサイド膜４を形成した後、１０ｎｍ以上３０ｎｍ以下程度の厚さを有する酸化膜５をＣＶＤによって形成する。
【００３９】
図１１の状態から、図１２に示すように、ＲＩＥ（Ｒｅａｃｔｉｖｅ ＩｏｎＥｔｃｈｉｎｇ）による異方性エッチングによって、酸化膜５をエッチングし、ゲート電極３の側面部のみに該酸化膜５を残存させた状態を示す。この残存した酸化膜５が、ＮＭＯＳ領域におけるｎ＋ソース／ドレイン・エクステンション領域８のイオン注入時のオフセットスペーサ５ａとなる。
【００４０】
図１２の状態から、図１３に示すように、リソグラフィによってＰＭＯＳ領域上にフォトレジスト７を形成し、その後、矢印に示す方向のイオン注入によって、ＮＭＯＳ領域におけるｎ＋ソース／ドレイン・エクステンション領域８を形成する工程を示す。なお、ここで、ｎ＋ドーパントとしては、たとえばＡｓなどが用いられる。また、イオン注入は、実施の形態１と同等の条件で行なわれる。
【００４１】
図１３の状態から、図１４に示すように、ＰＭＯＳ領域上のフォトレジスト７を除去した後、ＮＭＯＳおよびＰＭＯＳ領域において、５ｎｍ以上１０ｎｍ以下程度の厚さを有する酸化膜５をＣＶＤによって形成し、その後、ＲＩＥによる異方性エッチングによって、ＮＭＯＳおよびＰＭＯＳ領域の酸化膜５をエッチングして、ゲート電極３の側面部のみに酸化膜５ｂを残存させる。
【００４２】
上記のエッチング工程の実施後に残存した酸化膜５ａ，５ｂの積層構造が、ＰＭＯＳ領域におけるｐ＋ソース／ドレイン・エクステンション領域１０のイオン注入時のオフセットスペーサ５ａ，５ｂとなる。該オフセットスペーサ５ａ，５ｂは、オフセットスペーサ５ｂの層厚分だけ、ＮＭＯＳ領域におけるオフセットスペーサ５ａよりも厚く（幅が大きく）なるため、ｐ＋ソース／ドレイン・エクステンション領域１０のイオン注入時において、ソース／ドレイン間のオフセット量を、ｎ＋ソース／ドレイン・エクステンション領域８のイオン注入時よりも大きく確保することができる。これにより、ＰＭＯＳにおけるショートチャネル効果を抑制することができる。
【００４３】
図１４の状態から、図１５に示すように、リソグラフィによってＮＭＯＳ領域上にフォトレジスト７を形成し、その後、矢印に示す方向のイオン注入によって、ＰＭＯＳ領域におけるｐ＋ソース／ドレイン・エクステンション領域１０を形成する。なお、ここで、ｐ＋ドーパントとしては、たとえばＢ（ボロン）などが用いられる。また、イオン注入は、実施の形態１と同等の条件で行なわれる。
【００４４】
図１５の状態から、図１６に示すように、ＮＭＯＳ領域上のフォトレジスト７を除去した後、ＮＭＯＳおよびＰＭＯＳ領域上に３０ｎｍ以上５０ｎｍ以下程度の窒化膜をＣＶＤによって形成し、ＲＩＥによる異方性エッチングによって、この窒化膜をエッチングして、ゲート電極３の側面部のみに窒化膜１１を残存させる。これにより、ＮＭＯＳおよびＰＭＯＳ領域において、オフセットスペーサ５ａ，５ｂと窒化膜１１とを含むサイドウォールスペーサ１２ａ，１２ｂがそれぞれ形成される。
【００４５】
図１６の状態から、図１７に示すように、リソグラフィによってＮＭＯＳ領域上にフォトレジスト７を形成し、その後、矢印に示す方向のイオン注入によって、ＰＭＯＳ領域におけるｐ＋ソース／ドレイン領域１３を形成する。なお、ここで、ｐ＋ドーパントとしては、たとえばＢまたはＢＦ２などが用いられる。また、イオン注入は、実施の形態１と同等の条件で行なわれる。
【００４６】
図１７の状態から、図１８に示すように、ＮＭＯＳ領域上のフォトレジスト７を除去するとともに、リソグラフィによってＰＭＯＳ領域上にフォトレジスト７を形成し、その後、矢印に示す方向のイオン注入によって、ＮＭＯＳ領域におけるｎ＋ソース／ドレイン領域１４を形成する。なお、ここで、ｎ＋ドーパントとしては、たとえばＡｓなどが用いられる。また、イオン注入は、実施の形態１と同等の条件で行なわれる。その後、ＰＭＯＳ領域上のフォトレジスト７を除去することにより、図１９に示すような、ＣＭＯＳデバイスを有する半導体装置が形成される。
【００４７】
本実施の形態においても、実施の形態１と同様に、ＰＭＯＳにおけるソース／ドレイン領域間のオフセット量をＮＭＯＳよりも大きくすることができるので、ＮＭＯＳにおける駆動特性を確保しながら、ＰＭＯＳにおけるショートチャネル特性を向上させることができる。
【００４８】
以下に、実施の形態１および実施の形態２に係る半導体装置における、駆動特性およびショートチャネル特性の向上に関する効果の一例について、図２０から図２３を用いて説明する。
【００４９】
図２０および図２１は、不純物注入時のオフセットスペーサの厚さ（１４ｎｍおよび１９ｎｍ）に対する半導体装置の駆動特性について示した図であり、図２０はＮＭＯＳ領域の駆動特性を示し、図２１はＰＭＯＳ領域の駆動特性を示す。
【００５０】
図２０および図２１において、横軸（Ｉｄｓｎ，Ｉｄｓｐ）は、ＯＮ状態においてソース／ドレイン領域間に流れる電流であり、縦軸（Ｉｏｆｆ）は、ＯＦＦ状態においてトランジスタの表面を流れる表面リーク電流成分である。ここで、同一のＩｏｆｆに対してＩｄｓｎ，Ｉｄｓｐがより大きい方が、駆動特性に優れたトランジスタであるといえる。
【００５１】
ＮＭＯＳについては、図２０に示すように、スペーサの膜厚が５ｎｍ（＝１９−１４ｎｍ）小さい場合に、トランジスタの駆動特性が改善されていることが分かる。一方、ＰＭＯＳについては、図２１に示すように、スペーサの膜厚が５ｎｍ変化しても、トランジスタの駆動特性には大きな変化はみられない。
【００５２】
図２２および図２３は、トランジスタのゲート長Ｌｇと閾値電圧Ｖｔｈｅとの関係を示した図である。ここで、図２２は、ＮＭＯＳにおける関係を示し、図２３は、ＰＭＯＳ領域における関係を示す。なお、スペーサの膜厚については、ＮＭＯＳ、ＰＭＯＳともに１４ｎｍである。
【００５３】
ここで、閾値電圧Ｖｔｈｅが極端に小さくなると、ショートチャネル効果が生じやすくなる。しかし、ＮＭＯＳについては、図２２に示すように、ゲート長Ｌｇが変化しても、閾値電圧Ｖｔｈｅが極端に小さくなることはない。一方、ＰＭＯＳについては、図２３に示すように、ゲート長Ｌｇが０．１０μｍ以下程度の場合に、ゲート長の減少に伴って、閾値電圧Ｖｔｈｅが極端に小さくなる傾向がみられる。
【００５４】
以上の理由により、ソース／ドレイン領域間のオフセットスペーサの厚さは、ショートチャネル効果の抑制の観点からは、ＰＭＯＳ領域において大きくすることが望ましく、駆動特性向上の観点からは、ＮＭＯＳ領域においてＰＭＯＳ領域よりも小さくすることが望ましい。ここで、図２０から図２３の結果より、該オフセットスペーサの厚さをＮＭＯＳ領域においてＰＭＯＳ領域よりも５ｎｍ程度小さくした場合、トランジスタのＮＭＯＳにおける駆動特性を向上させながら、ＰＭＯＳにおけるショートチャネル効果を抑制することが可能であるといえる。なお、この際、ＰＭＯＳにおける電流駆動特性の確保の観点などから、ＮＭＯＳ、ＰＭＯＳ領域間のオフセットスペーサの厚さの差は、上述の値（１０ｎｍ）以下程度であることが好ましい。
【００５５】
以上、本発明の実施の形態について説明したが、今回開示された実施の形態は全ての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内での全ての変更が含まれることが意図される。
【００５６】
【発明の効果】
本発明によれば、不純物領域のイオン注入時におけるオフセットスペーサの厚さがＮＭＯＳ領域とＰＭＯＳ領域とで異ならせることにより、半導体装置の電流駆動力とショートチャネル特性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体装置の製造工程の第１工程を示す断面図であり、（ａ）はＮＭＯＳ領域の断面を示し、（ｂ）はＰＭＯＳ領域の断面を示す。
【図２】本発明の実施の形態１に係る半導体装置の製造工程の第２工程を示す断面図であり、（ａ）はＮＭＯＳ領域の断面を示し、（ｂ）はＰＭＯＳ領域の断面を示す。
【図３】本発明の実施の形態１に係る半導体装置の製造工程の第３工程を示す断面図であり、（ａ）はＮＭＯＳ領域の断面を示し、（ｂ）はＰＭＯＳ領域の断面を示す。
【図４】本発明の実施の形態１に係る半導体装置の製造工程の第４工程を示す断面図であり、（ａ）はＮＭＯＳ領域の断面を示し、（ｂ）はＰＭＯＳ領域の断面を示す。
【図５】本発明の実施の形態１に係る半導体装置の製造工程の第５工程を示す断面図であり、（ａ）はＮＭＯＳ領域の断面を示し、（ｂ）はＰＭＯＳ領域の断面を示す。
【図６】本発明の実施の形態１に係る半導体装置の製造工程の第６工程を示す断面図であり、（ａ）はＮＭＯＳ領域の断面を示し、（ｂ）はＰＭＯＳ領域の断面を示す。
【図７】本発明の実施の形態１に係る半導体装置の製造工程の第７工程を示す断面図であり、（ａ）はＮＭＯＳ領域の断面を示し、（ｂ）はＰＭＯＳ領域の断面を示す。
【図８】本発明の実施の形態１に係る半導体装置の製造工程の第８工程を示す断面図であり、（ａ）はＮＭＯＳ領域の断面を示し、（ｂ）はＰＭＯＳ領域の断面を示す。
【図９】本発明の実施の形態１に係る半導体装置の製造工程の第９工程を示す断面図であり、（ａ）はＮＭＯＳ領域の断面を示し、（ｂ）はＰＭＯＳ領域の断面を示す。
【図１０】本発明の実施の形態１に係る半導体装置の断面図であり、（ａ）はＮＭＯＳ領域の断面を示し、（ｂ）はＰＭＯＳ領域の断面を示す。
【図１１】本発明の実施の形態２に係る半導体装置の製造工程の第１工程を示す断面図であり、（ａ）はＮＭＯＳ領域の断面を示し、（ｂ）はＰＭＯＳ領域の断面を示す。
【図１２】本発明の実施の形態２に係る半導体装置の製造工程の第２工程を示す断面図であり、（ａ）はＮＭＯＳ領域の断面を示し、（ｂ）はＰＭＯＳ領域の断面を示す。
【図１３】本発明の実施の形態２に係る半導体装置の製造工程の第３工程を示す断面図であり、（ａ）はＮＭＯＳ領域の断面を示し、（ｂ）はＰＭＯＳ領域の断面を示す。
【図１４】本発明の実施の形態２に係る半導体装置の製造工程の第４工程を示す断面図であり、（ａ）はＮＭＯＳ領域の断面を示し、（ｂ）はＰＭＯＳ領域の断面を示す。
【図１５】本発明の実施の形態２に係る半導体装置の製造工程の第５工程を示す断面図であり、（ａ）はＮＭＯＳ領域の断面を示し、（ｂ）はＰＭＯＳ領域の断面を示す。
【図１６】本発明の実施の形態２に係る半導体装置の製造工程の第６工程を示す断面図であり、（ａ）はＮＭＯＳ領域の断面を示し、（ｂ）はＰＭＯＳ領域の断面を示す。
【図１７】本発明の実施の形態２に係る半導体装置の製造工程の第７工程を示す断面図であり、（ａ）はＮＭＯＳ領域の断面を示し、（ｂ）はＰＭＯＳ領域の断面を示す。
【図１８】本発明の実施の形態２に係る半導体装置の製造工程の第８工程を示す断面図であり、（ａ）はＮＭＯＳ領域の断面を示し、（ｂ）はＰＭＯＳ領域の断面を示す。
【図１９】本発明の実施の形態２に係る半導体装置の断面図であり、（ａ）はＮＭＯＳ領域の断面を示し、（ｂ）はＰＭＯＳ領域の断面を示す。
【図２０】ＣＭＯＳデバイスを有する半導体装置のＮＭＯＳ領域において、不純物注入時のオフセットスペーサの厚さに対する半導体装置の駆動特性について示した図である。
【図２１】ＣＭＯＳデバイスを有する半導体装置のＰＭＯＳ領域において、不純物注入時のオフセットスペーサの厚さに対する半導体装置の駆動特性について示した図である。
【図２２】ＣＭＯＳデバイスを有する半導体装置のＮＭＯＳ領域におけるゲート長と閾値電圧との関係を示した図である。
【図２３】ＣＭＯＳデバイスを有する半導体装置のＰＭＯＳ領域におけるゲート長と閾値電圧との関係を示した図である。
【符号の説明】
１ シリコン基板、２ ゲート酸化膜、３ ゲート電極、４ シリサイド膜、５ 酸化膜、５ａ，５ｂ，９，１１ オフセットスペーサ、６ 窒化膜、７ フォトレジスト、８ ｎ＋ソース／ドレイン・エクステンション領域、１０ ｐ＋ソース／ドレイン・エクステンション領域、１２ａ，１２ｂ サイドウォールスペーサ、１３ ｐ＋ソース／ドレイン領域、１４ ｎ＋ソース／ドレイン領域。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly to a semiconductor device having a PMOS (P-Channel Metal Oxide Semiconductor) and an NMOS (N-Channel MOS).
[0002]
[Prior art]
A logical operation element formed by a combination circuit of a PMOS and an NMOS is usually called a CMOS (Complementary MOS) device.
[0003]
Hereinafter, a conventional manufacturing process of a semiconductor device having a dual gate CMOS device will be described.
[0004]
Conventionally, in a semiconductor device having a dual gate CMOS device, an LDD (Lightly Doped Drain) structure has been used from the viewpoint of suppressing hot carrier life deterioration. However, in recent years, the hot carrier characteristic has been reduced due to a decrease in power supply voltage. As a result of the improvement, a structure in which the source / drain extension region, which has conventionally been the LDD structure, is highly concentrated is adopted.
[0005]
In addition, from the viewpoint of improving the short channel characteristics due to the miniaturization of the gate length, a step of forming a source / drain extension region over an offset spacer formed on a side surface of a gate electrode is adopted.
[0006]
[Patent Document 1]
JP-A-10-163339
[0007]
[Problems to be solved by the invention]
However, the above process has the following problems.
[0008]
Generally, since a p + dopant (for example, boron) is more likely to thermally diffuse than an n + dopant (for example, arsenic), the short channel characteristic of a PMOS tends to deteriorate more than that of an NMOS.
[0009]
When the short channel characteristic is deteriorated, or when the gate length is shortened due to a variation in the manufacturing process, the performance of the transistor becomes out of the specification, so that a semiconductor device having required performance cannot be manufactured stably.
[0010]
In Japanese Patent Application Laid-Open No. 10-163339 (conventional example 1), the n + -type high-concentration impurity region of the NMOS region is formed by a thin junction to improve the current driving force, and the p + -type high-concentration impurity region of the PMOS region is formed of a channel. There is disclosed a method of manufacturing a semiconductor device which is formed at a distance from a semiconductor device so as to improve short channel characteristics.
[0011]
However, in the conventional example 1, as for the offset spacer at the time of ion implantation of the impurity region, only the case where the NMOS region and the PMOS region have the same thickness and the case where only the PMOS region has the offset spacer are shown. There is no disclosure of differentiating the thickness of the offset spacer between the NMOS region and the PMOS region during the ion implantation of the impurity region.
[0012]
SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and an object of the present invention is to make the thickness of an offset spacer different between an NMOS region and a PMOS region at the time of ion implantation of an impurity region. An object of the present invention is to provide a semiconductor device having improved driving force and short channel characteristics.
[0013]
[Means for Solving the Problems]
A semiconductor device according to the present invention includes an NMOS having a first offset spacer and a PMOS having a second offset spacer, wherein the width of the second offset spacer is larger than the width of the first offset spacer.
[0014]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of a semiconductor device according to the present invention will be described.
[0015]
(Embodiment 1)
1 to 10 are cross-sectional views illustrating the steps of manufacturing the semiconductor device according to the first embodiment. Here, in FIGS. 1 to 10, (a) shows a cross section of the NMOS region, and (b) shows a cross section of the PMOS region.
[0016]
The semiconductor device according to the present embodiment is a semiconductor device having a CMOS device. As shown in FIG. 10, an NMOS having a sidewall spacer 12a as a first offset spacer and an NMOS as a second offset spacer are provided. A PMOS having a sidewall spacer 12b is provided, and the width (W2) of the sidewall spacer 12b is formed to be larger than the width (W1) of the sidewall spacer 12a by about 5 nm to 10 nm.
[0017]
The side wall spacer 12a includes an offset spacer 5a formed of an oxide film and an offset spacer 11 formed of a nitride film. On the other hand, the sidewall spacer 12b is constituted by an offset spacer 9 including an oxide film 5 having an L-shaped cross section and a nitride film 6 as a first nitride film, and an offset spacer 11 as a second nitride film. .
[0018]
The method of manufacturing the semiconductor device shown in FIG. 10 includes a step of forming an offset spacer 5a as a first offset spacer on the side wall of the NMOS gate electrode 3 as shown in FIGS. Forming an n + source / drain extension region 8 as an impurity region of an NMOS by ion implantation, and forming an offset spacer 9 as a second offset spacer having a larger width than the offset spacer 5a on the side wall of the gate electrode 3 of the PMOS; And a step of forming p + source / drain extension regions 10 as impurity regions of the PMOS by ion implantation using the offset spacers 9.
[0019]
The offset spacer 5a has a single-layer structure of the oxide film 5, and the offset spacer 9 has a laminated structure including the oxide film 5 and the nitride film 6.
[0020]
Hereinafter, the above manufacturing method will be described in more detail with reference to FIGS.
[0021]
As shown in FIG. 1, after forming a gate oxide film 2, a gate electrode 3, and a silicide film 4 on a silicon substrate 1, the NMOS and PMOS regions included in the CMOS device have a thickness of about 10 nm to 30 nm. Oxide film 5 is formed by CVD (Chemical Vapor Deposition), and subsequently, nitride film 6 having a thickness of about 5 nm to 10 nm is formed by CVD.
[0022]
From the state of FIG. 1, as shown in FIG. 2, a photoresist 7 is formed on the PMOS region by lithography, and thereafter, only the nitride film 6 in the NMOS region is selected by isotropic etching by RIE (Reactive Ion Etching). It is etched away. At this time, it is necessary to set the conditions for the RIE such that the etching grade of the nitride film 6 is large and the etching grade of the oxide film 5 is small.
[0023]
From the state of FIG. 2, as shown in FIG. 3, the oxide film 5 in the NMOS region is etched by anisotropic etching by RIE, leaving the oxide film 5 only on the side surface of the gate electrode 3. The remaining oxide film 5 becomes an offset spacer 5a at the time of ion implantation of the n + source / drain extension region 8 in the NMOS region.
[0024]
From the state of FIG. 3, as shown in FIG. 4, n + source / drain extension regions 8 in the NMOS region are formed by ion implantation in the directions indicated by arrows. Here, As, for example, is used as the n + dopant. In this case, the ion implantation is performed at about 2.0 keV or more and 4.0 keV or less, and the ion concentration is 1.0 × 10 4 14 cm -2 1.0 × 10 or more Fifteen cm -2 It is performed under the following conditions.
[0025]
Next, as shown in FIG. 5, the photoresist 7 on the PMOS region is removed, and a photoresist 7 is formed on the NMOS region by lithography, and thereafter, an oxide film in the PMOS region is anisotropically etched by RIE. 5 and nitride film 6 are etched to leave oxide film 5 and nitride film 6 only on the side surface of gate electrode 3. At this time, it is necessary to set RIE conditions so that the etching grades of the oxide film 5 and the nitride film 6 are substantially the same.
[0026]
As a result of the above etching process, the oxide film 5 on the silicon substrate 1 in the PMOS region remains without being etched by the thickness of the nitride film 6, so that as shown in FIG. Oxide film 5 is formed. Further, the laminated structure of the oxide film 5 and the nitride film 6 remaining after performing this step becomes the offset spacer 9 at the time of ion implantation of the p + source / drain extension region 10 in the PMOS region. Since the offset spacer 9 is thicker (has a larger width) than the offset spacer 5a in the NMOS region by the thickness of the nitride film 6 remaining on the oxide film 5, ion implantation of the p + source / drain extension region 10 is performed. At this time, the offset amount between the source and the drain can be ensured to be larger than that at the time of ion implantation of the n + source / drain extension region 8. Thereby, the short channel effect in the PMOS can be suppressed.
[0027]
From the state of FIG. 5, as shown in FIG. 6, the p + source / drain extension region 10 in the PMOS region is formed by ion implantation in the direction indicated by the arrow. Here, for example, B (boron) or the like is used as the p + dopant. In this case, the ion implantation is performed at about 0.6 keV or more and 1.0 keV or less, and the ion concentration is 1.0 × 10 5 14 cm -2 3.0 × 10 or more 14 cm -2 It is performed under the following conditions.
[0028]
From the state of FIG. 6, as shown in FIG. 7, after removing the photoresist 7 in the NMOS region, a nitride film of about 30 nm to 50 nm is formed on the NMOS and PMOS areas by CVD, and anisotropic etching by RIE is performed. The nitride film is etched to leave the nitride film 11 only on the side surface of the gate electrode 3. Thus, a sidewall spacer 12a including the offset spacer 5a and the nitride film 11 is formed in the NMOS region, and a sidewall spacer 12b including the offset spacer 9 and the nitride film 11 is formed in the PMOS region.
[0029]
From the state of FIG. 7, as shown in FIG. 8, a photoresist 7 is formed on the NMOS region by lithography, and thereafter, ap + source / drain region 13 in the PMOS region is formed by ion implantation in the direction shown by the arrow. Here, as the p + dopant, for example, B or BF 2 Are used. When the dopant is B, the ion implantation is performed at about 2.0 keV or more and 4.0 keV or less, and the ion concentration is 2.0 × 10 4 14 cm -2 5.0 × 10 or more Fifteen cm -2 Is performed under the following conditions, and the dopant is BF 2 In the case of the above, about 15.0 keV or more and about 30.0 keV or less, and the ion concentration is 2.0 × 10 14 cm -2 5.0 × 10 or more Fifteen cm -2 It is performed under the following conditions.
[0030]
From the state shown in FIG. 8, as shown in FIG. 9, the photoresist 7 on the NMOS region is removed, and a photoresist 7 is formed on the PMOS region by lithography. An n + source / drain region 14 in the region is formed. Here, As, for example, is used as the n + dopant. In this case, the ion implantation is performed at about 30.0 keV to about 60.0 keV and the ion concentration is 2.0 × 10 5 Fifteen cm -2 5.0 × 10 or more Fifteen cm -2 It is performed under the following conditions. Thereafter, by removing the photoresist 7 on the PMOS region, a semiconductor device having a CMOS device as shown in FIG. 10 is formed.
[0031]
In the present embodiment, with the above configuration, the offset amount between the source / drain regions in the PMOS can be made larger than that in the NMOS, so that the short channel characteristics in the PMOS are improved while the driving characteristics in the NMOS are secured. be able to.
[0032]
(Embodiment 2)
11 to 19 are cross-sectional views in respective steps of a manufacturing process of the semiconductor device according to the second embodiment. Here, FIGS. 11 to 19A show a cross section of the NMOS region, and FIGS. 11 to 19B show a cross section of the PMOS region.
[0033]
The semiconductor device according to the present embodiment is a semiconductor device having a CMOS device, and as shown in FIG. 19, an NMOS having a sidewall spacer 12a as a first offset spacer, and an NMOS as a second offset spacer. And a PMOS having a sidewall spacer 12b. Here, the widths (W1, W2) of the sidewall spacers 12a, 12b are formed so as to be substantially the same.
[0034]
The side wall spacers 12a and 12b are constituted by offset spacers 5a and 5b formed by an oxide film and offset spacers 11 formed by a nitride film.
[0035]
The method for manufacturing the semiconductor device shown in FIG. 19 includes, as shown in FIGS. 11 to 18, a step of forming an offset spacer 5a as a first offset spacer on the side wall of the NMOS gate electrode 3, and using the offset spacer 5a. A step of forming n + source / drain extension regions 8 as impurity regions of NMOS by ion implantation, a step of forming offset spacers 5a and 5b as second offset spacers on sidewalls of the gate electrode 3 of PMOS, Forming a p + source / drain extension region 10 as an impurity region of the PMOS by ion implantation using the spacers 5a and 5b.
[0036]
Here, the offset spacers 5a and 5b as the second offset spacers have a laminated structure of the oxide film 5, and have a larger thickness than the offset spacer 5a as the first offset spacer having a single-layer structure of the oxide film 5. Having
[0037]
Hereinafter, the above manufacturing method will be described in more detail with reference to FIGS.
[0038]
As shown in FIG. 11, after the gate oxide film 2, the gate electrode 3, and the silicide film 4 are formed on the silicon substrate 1 in the NMOS and PMOS regions included in the CMOS device, they have a thickness of about 10 nm to 30 nm. Oxide film 5 is formed by CVD.
[0039]
As shown in FIG. 12, the state where the oxide film 5 is etched by anisotropic etching by RIE (Reactive Ion Etching) from the state of FIG. 11 and the oxide film 5 is left only on the side surface of the gate electrode 3 is shown. Show. The remaining oxide film 5 becomes an offset spacer 5a at the time of ion implantation of the n + source / drain extension region 8 in the NMOS region.
[0040]
From the state of FIG. 12, as shown in FIG. 13, a photoresist 7 is formed on the PMOS region by lithography, and thereafter, an n + source / drain extension region 8 in the NMOS region is formed by ion implantation in the direction shown by the arrow. The steps to be performed will be described. Here, As, for example, is used as the n + dopant. Further, ion implantation is performed under the same conditions as in the first embodiment.
[0041]
From the state of FIG. 13, as shown in FIG. 14, after removing the photoresist 7 on the PMOS region, an oxide film 5 having a thickness of about 5 nm or more and 10 nm or less is formed in the NMOS and PMOS areas by CVD. Thereafter, oxide film 5 in the NMOS and PMOS regions is etched by anisotropic etching by RIE, leaving oxide film 5 b only on the side surface of gate electrode 3.
[0042]
The laminated structure of the oxide films 5a and 5b remaining after the above-described etching process becomes the offset spacers 5a and 5b at the time of ion implantation of the p + source / drain extension region 10 in the PMOS region. The offset spacers 5a and 5b are thicker (wider) than the offset spacers 5a in the NMOS region by the thickness of the offset spacers 5b. The offset amount between the drains can be ensured to be larger than that at the time of ion implantation of the n + source / drain extension region 8. Thereby, the short channel effect in the PMOS can be suppressed.
[0043]
From the state of FIG. 14, as shown in FIG. 15, a photoresist 7 is formed on the NMOS region by lithography, and thereafter, ap + source / drain extension region 10 in the PMOS region is formed by ion implantation in the direction shown by the arrow. I do. Here, for example, B (boron) or the like is used as the p + dopant. Further, ion implantation is performed under the same conditions as in the first embodiment.
[0044]
From the state of FIG. 15, as shown in FIG. 16, after removing the photoresist 7 on the NMOS region, a nitride film of about 30 nm or more and 50 nm or less is formed on the NMOS and PMOS areas by CVD, and anisotropic by RIE. This nitride film is etched by etching to leave the nitride film 11 only on the side surface of the gate electrode 3. Thereby, sidewall spacers 12a and 12b including offset spacers 5a and 5b and nitride film 11 are formed in the NMOS and PMOS regions, respectively.
[0045]
From the state of FIG. 16, as shown in FIG. 17, a photoresist 7 is formed on the NMOS region by lithography, and thereafter, the p + source / drain region 13 in the PMOS region is formed by ion implantation in the direction shown by the arrow. Here, as the p + dopant, for example, B or BF 2 Are used. Further, ion implantation is performed under the same conditions as in the first embodiment.
[0046]
From the state shown in FIG. 17, as shown in FIG. 18, the photoresist 7 on the NMOS region is removed, and a photoresist 7 is formed on the PMOS region by lithography. An n + source / drain region 14 in the region is formed. Here, As, for example, is used as the n + dopant. Further, ion implantation is performed under the same conditions as in the first embodiment. Thereafter, by removing the photoresist 7 on the PMOS region, a semiconductor device having a CMOS device as shown in FIG. 19 is formed.
[0047]
Also in the present embodiment, as in the first embodiment, the offset amount between the source / drain regions in the PMOS can be made larger than that in the NMOS. Can be improved.
[0048]
Hereinafter, an example of an effect of improving the driving characteristics and the short channel characteristics in the semiconductor devices according to the first and second embodiments will be described with reference to FIGS.
[0049]
20 and 21 are diagrams showing the driving characteristics of the semiconductor device with respect to the thickness (14 nm and 19 nm) of the offset spacer at the time of impurity implantation. FIG. 20 shows the driving characteristics of the NMOS region, and FIG. 21 shows the PMOS region. 5 shows the driving characteristics.
[0050]
20 and 21, the horizontal axis (I dsn , I dsp ) Is the current flowing between the source / drain regions in the ON state, and the vertical axis (I off ) Is a surface leak current component flowing on the surface of the transistor in the OFF state. Here, the same I off For I dsn , I dsp It can be said that a transistor having a larger value has a better driving characteristic.
[0051]
As for the NMOS, as shown in FIG. 20, when the thickness of the spacer is small by 5 nm (= 19 to 14 nm), the driving characteristics of the transistor are improved. On the other hand, in the case of PMOS, as shown in FIG. 21, even if the thickness of the spacer changes by 5 nm, there is no significant change in the driving characteristics of the transistor.
[0052]
22 and 23 show the gate length L of the transistor. g And threshold voltage V the FIG. Here, FIG. 22 shows the relationship in the NMOS, and FIG. 23 shows the relationship in the PMOS region. The thickness of the spacer is 14 nm for both NMOS and PMOS.
[0053]
Here, the threshold voltage V the Is extremely small, the short channel effect is likely to occur. However, as for the NMOS, as shown in FIG. g The threshold voltage V the Does not become extremely small. On the other hand, as for the PMOS, as shown in FIG. g Is about 0.10 μm or less, the threshold voltage V the Tends to be extremely small.
[0054]
For the above reasons, the thickness of the offset spacer between the source / drain regions is desirably increased in the PMOS region from the viewpoint of suppression of the short channel effect, and from the viewpoint of improvement in driving characteristics, the thickness of the PMOS region in the NMOS region is improved. It is desirable to make it smaller. Here, from the results of FIG. 20 to FIG. 23, when the thickness of the offset spacer is smaller than the PMOS region by about 5 nm in the NMOS region, the short channel effect in the PMOS is suppressed while improving the driving characteristics of the NMOS in the transistor. It can be said that it is possible. At this time, from the viewpoint of securing the current driving characteristics of the PMOS and the like, it is preferable that the difference in the thickness of the offset spacer between the NMOS and the PMOS region is about the above value (10 nm) or less.
[0055]
As described above, the embodiments of the present invention have been described. However, the embodiments disclosed this time are to be considered in all respects as illustrative and not restrictive. The scope of the present invention is defined by the terms of the claims, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
[0056]
【The invention's effect】
According to the present invention, the current driving force and the short channel characteristics of the semiconductor device can be improved by making the thickness of the offset spacer different between the NMOS region and the PMOS region during the ion implantation of the impurity region.
[Brief description of the drawings]
FIGS. 1A and 1B are cross-sectional views illustrating a first step of a manufacturing process of a semiconductor device according to a first embodiment of the present invention, wherein FIG. 1A shows a cross section of an NMOS region, and FIG. 1B shows a cross section of a PMOS region; .
FIGS. 2A and 2B are cross-sectional views illustrating a second step of the manufacturing process of the semiconductor device according to the first embodiment of the present invention, wherein FIG. 2A illustrates a cross section of an NMOS region, and FIG. .
FIGS. 3A and 3B are cross-sectional views illustrating a third step of the manufacturing process of the semiconductor device according to the first embodiment of the present invention, wherein FIG. 3A illustrates a cross section of an NMOS region, and FIG. 3B illustrates a cross section of a PMOS region; .
FIGS. 4A and 4B are cross-sectional views illustrating a fourth step of the manufacturing process of the semiconductor device according to the first embodiment of the present invention, wherein FIG. 4A illustrates a cross section of an NMOS region, and FIG. 4B illustrates a cross section of a PMOS region; .
FIGS. 5A and 5B are cross-sectional views illustrating a fifth step of the manufacturing process of the semiconductor device according to the first embodiment of the present invention, wherein FIG. 5A illustrates a cross section of an NMOS region, and FIG. 5B illustrates a cross section of a PMOS region; .
FIGS. 6A and 6B are cross-sectional views illustrating a sixth step in the manufacturing process of the semiconductor device according to the first embodiment of the present invention, wherein FIG. 6A illustrates a cross section of an NMOS region, and FIG. 6B illustrates a cross section of a PMOS region; .
FIGS. 7A and 7B are cross-sectional views illustrating a seventh step of the manufacturing process of the semiconductor device according to the first embodiment of the present invention, wherein FIG. 7A illustrates a cross section of an NMOS region, and FIG. 7B illustrates a cross section of a PMOS region; .
FIGS. 8A and 8B are cross-sectional views showing an eighth step of the manufacturing process of the semiconductor device according to the first embodiment of the present invention, wherein FIG. 8A shows a cross section of an NMOS region, and FIG. 8B shows a cross section of a PMOS region; .
9A and 9B are cross-sectional views illustrating a ninth step of the manufacturing process of the semiconductor device according to the first embodiment of the present invention, wherein FIG. 9A illustrates a cross section of an NMOS region, and FIG. 9B illustrates a cross section of a PMOS region; .
FIGS. 10A and 10B are cross-sectional views of the semiconductor device according to the first embodiment of the present invention, wherein FIG. 10A shows a cross section of an NMOS region, and FIG. 10B shows a cross section of a PMOS region.
FIGS. 11A and 11B are cross-sectional views illustrating a first step of the manufacturing process of the semiconductor device according to the second embodiment of the present invention, wherein FIG. 11A illustrates a cross section of an NMOS region, and FIG. 11B illustrates a cross section of a PMOS region; .
FIGS. 12A and 12B are cross-sectional views illustrating a second step in the process of manufacturing the semiconductor device according to the second embodiment of the present invention, wherein FIG. 12A illustrates a cross section of an NMOS region, and FIG. 12B illustrates a cross section of a PMOS region; .
FIGS. 13A and 13B are cross-sectional views illustrating a third step in the process of manufacturing the semiconductor device according to the second embodiment of the present invention, wherein FIG. 13A illustrates a cross section of an NMOS region, and FIG. 13B illustrates a cross section of a PMOS region; .
FIGS. 14A and 14B are cross-sectional views illustrating a fourth step of the manufacturing process of the semiconductor device according to the second embodiment of the present invention, wherein FIG. 14A illustrates a cross section of an NMOS region, and FIG. 14B illustrates a cross section of a PMOS region; .
FIGS. 15A and 15B are cross-sectional views illustrating a fifth step of the manufacturing process of the semiconductor device according to the second embodiment of the present invention, wherein FIG. 15A illustrates a cross section of an NMOS region, and FIG. .
FIGS. 16A and 16B are cross-sectional views illustrating a sixth step in the process of manufacturing the semiconductor device according to the second embodiment of the present invention, wherein FIG. 16A illustrates a cross section of an NMOS region, and FIG. .
FIGS. 17A and 17B are cross-sectional views illustrating a seventh step of the manufacturing process of the semiconductor device according to the second embodiment of the present invention, wherein FIG. 17A illustrates a cross section of an NMOS region, and FIG. .
FIGS. 18A and 18B are cross-sectional views illustrating an eighth step of the manufacturing process of the semiconductor device according to the second embodiment of the present invention, wherein FIG. 18A illustrates a cross section of an NMOS region, and FIG. .
FIGS. 19A and 19B are cross-sectional views of a semiconductor device according to a second embodiment of the present invention, wherein FIG. 19A shows a cross section of an NMOS region, and FIG. 19B shows a cross section of a PMOS region.
FIG. 20 is a diagram showing driving characteristics of the semiconductor device with respect to the thickness of the offset spacer at the time of impurity implantation in the NMOS region of the semiconductor device having the CMOS device.
FIG. 21 is a diagram showing driving characteristics of a semiconductor device with respect to the thickness of an offset spacer at the time of impurity implantation in a PMOS region of a semiconductor device having a CMOS device.
FIG. 22 is a diagram showing a relationship between a gate length and a threshold voltage in an NMOS region of a semiconductor device having a CMOS device.
FIG. 23 is a diagram showing a relationship between a gate length and a threshold voltage in a PMOS region of a semiconductor device having a CMOS device.
[Explanation of symbols]
Reference Signs List 1 silicon substrate, 2 gate oxide film, 3 gate electrode, 4 silicide film, 5 oxide film, 5a, 5b, 9, 11 offset spacer, 6 nitride film, 7 photoresist, 8 n + source / drain extension region, 10 p + Source / drain extension regions, 12a, 12b sidewall spacers, 13p + source / drain regions, 14n + source / drain regions.

Claims (4)

第１のオフセットスペーサを有するＮＭＯＳ（Ｎ−Ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と、
第２のオフセットスペーサを有するＰＭＯＳ（Ｐ−Ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）とを備え、
前記第２のオフセットスペーサの幅は、前記第１のオフセットスペーサの幅よりも大きい半導体装置。An NMOS (N-Channel Metal Oxide Semiconductor) having a first offset spacer;
A PMOS (P-Channel Metal Oxide Semiconductor) having a second offset spacer;
A semiconductor device in which the width of the second offset spacer is larger than the width of the first offset spacer. 前記第２のオフセットスペーサの幅は、前記第１のオフセットスペーサの幅よりも５ｎｍ以上１０ｎｍ以下だけ大きい、請求項１に記載の半導体装置。The semiconductor device according to claim 1, wherein a width of the second offset spacer is larger than a width of the first offset spacer by 5 nm or more and 10 nm or less. 前記第２のオフセットスペーサはＬ形断面形状を含む酸化膜を有する、請求項１または請求項２に記載の半導体装置。The semiconductor device according to claim 1, wherein the second offset spacer has an oxide film having an L-shaped cross section. 前記第１のオフセットスペーサは、酸化膜と窒化膜とを有し、
前記第２のオフセットスペーサは、酸化膜と第１の窒化膜と第２の窒化膜とを有する、請求項１から請求項３のいずれかに記載の半導体装置。The first offset spacer has an oxide film and a nitride film,
4. The semiconductor device according to claim 1, wherein said second offset spacer has an oxide film, a first nitride film, and a second nitride film.
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