JP2004348944A - チップ上でデータ伝達するための方法およびシステム - Google Patents

チップ上でデータ伝達するための方法およびシステム Download PDF

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Abstract

【課題】集積回路などのチップ上におけるデータ伝送をより効率的に、かつより簡単な構成で行うための手段を提供する。
【解決手段】チップ上でデータを伝送するための方法及び装置を開示する。1実施形態では、この方法は、メモリ素子(26)に電気的に結合された導体(30,35)を用いてメモリ素子(26)のデータ値を読み出すステップと、メモリ素子(26)に磁気的に結合された書き込み導体(32)を用いてメモリ素子(26)から読み出した値をチップ上の他の場所に伝送するステップを含む。
【選択図】図9

Description

本発明は、集積回路などのチップ上におけるデータ伝送のためのシステム及び方法に関し、特に、メモリ素子に関するデータを伝送することに関する。
コンピュータは社会において欠くことのできない役割を担うようになっている。コンピュータは複雑であり、マイクロプロセッサ、記憶媒体(たとえば、CD−ROM、ハードドライブ、フロッピィドライブなど)、メモリおよび入力/出力装置を備えることができる。一般的に、マイクロプロセッサは、コンピュータ上で実行することができる種々のソフトウエアプログラムからの命令を実行する。プログラムを実行している間に、マイクロプロセッサは、メモリから情報を読み出し、メモリに情報を書き込むことが必要になる場合がある。
メモリの最近の動向には、固体磁気メモリアレイ(solid state magnetic memory array)が含まれる。とりわけ、磁気メモリアレイは、リフレッシュされる必要がないので、磁気メモリ以外のメモリアレイ(たとえば、DRAM)に対して利点を有する。また磁気メモリアレイは、メモリ素子を高密度に実装するための可能性も提供する。
大部分の集積回路の場合のように、密度が高くなると、ルーティング(経路指定)の問題が生じることもある。通常、各メモリ素子から外部のデータピンにデータを移すために、1つの電気経路が必要とされる。メモリのサイズが大きくなり、かつ複雑になると、データを効率的にルーティングすることが1つの制限要因になる場合がある。
本発明の1つの課題は、データのルーティングをより効率的に行う手段を提供することである。
チップ上でデータを伝達する方法および装置が開示される。1つの実施形態では、本方法は、メモリ素子に電気的に接続される導体を用いて、該メモリ素子のデータ値を読み出すこと、および、メモリ素子に磁気的に結合される書込み導体を用いて、メモリ素子からチップ上の他の場所に読み出されたデータ値を伝達することを含む。
以下、添付図面を参照して、本発明の典型的な実施形態を詳細に説明する。
[表記法および用語]
特定のシステム構成要素を参照するために、以下の説明および特許請求の範囲を通じて、ある特定の言い回しが用いられる。エレクトロニクス企業がある部品を異なる名称によって呼ぶ場合があることは当業者には理解されよう。本明細書は、名称は異なるが、機能は異ならない部品を区別するつもりはない。以下の説明および特許請求の範囲において、「〜を含む」および「〜を備える」という言い回しは、幅広く解釈できるように用いられ、したがって、「限定はしないが、〜を含む」ことを意味するものと解釈されるべきである。
「結合する」という言い回しは、間接的あるいは直接的な電気的接続を意味することを意図している。したがって、第1の素子(または装置)が第2の素子(または装置)に接続する場合には、その接続は、直接的な電気的接続を通して、あるいは他の素子(または装置)および接続を経由した間接的な電気的接続を通してなすことができる。また、「結合する」という言い回しは、第1の材料から生じる磁界が第2の材料内に誘導されるという状況を指すことも意図している。たとえば、電流を流す導体は、磁性材料内に結合可能な磁界を生成することができる。
「チップ」という用語は、任意の多様な、パッケージングされた集積回路およびパッケージングされていない集積回路の両方を指すことを意図している。たとえば、メモリチップが開示されるが、マイクロプロセッサのような他のチップがメモリを収容している場合も多く、それゆえ、本明細書に開示される概念を用いることができることは、当業者には理解されよう。
[詳細な説明]
図面および以下の説明は本発明の種々の実施形態を対象とする。これらの実施形態のうちの1つ以上の実施形態が好ましいものであるが、開示される実施形態は、特許請求の範囲を含む開示の範囲を限定するものと解釈されたり、あるいは他の方法で利用されたりするべきではない。さらに、以下の説明を幅広く適用することができ、任意の実施形態の説明はその実施形態の例示するものにすぎず、特許請求の範囲を含む本開示の範囲がその実施形態に限定されることを意図していないことは、当業者には理解されよう。
図1は、磁気メモリを含む集積回路の断面を示す。基板10は、シリコン、ゲルマニウム、ガリウムヒ素(ヒ(砒)化ガリウム)または半導体特性を有する他の素子(元素やデバイスなど)を含むことができる。回路12は、基板10上に集積することができ、種々の半導体処理技術に従って処理することが可能な相補形金属酸化膜半導体(「CMOS」)タイプのトランジスタを備えることができる。回路12はCMOSに関して説明されるが、代替的には、他の技術(すなわち、バイポーラ、JFET)を用いることもできる。回路12は、磁気メモリ14に対してデジタル情報の読出しおよび書込みを行うための回路を実施することができる。磁気メモリ14、および特に磁気メモリ14内に収容されるメモリ素子は、回路12を構成する際には用いられない可能性のある材料から構成することができるので、回路12およびメモリ14は別々に製造することができる。たとえば図1では、回路12内のトランジスタを、メモリ14のメモリ素子を集積する前に、その集積回路上に集積することができる。
磁気メモリ14はメモリ素子すなわちビットを備えることができ、情報を、その磁気状態を変更することによりメモリ素子内に格納することができる。図2Aは、メモリ素子15の実現可能な実施例を示す。メモリ素子15は、図に示されるように、向きが固定された磁界を有する層15Aを備えることができる。メモリ素子15は、層15Aの上側に集積される別の層15Bも備えることができる。層15Bの磁界の向きを、層15Aの磁界に平行(すなわち、同じ方向の矢印)になるように、または層15Aの磁界に対して反平行(すなわち、逆方向の矢印)になるように調整することができる。15Aと15Bとの間の層の電気抵抗は、15Aと15Bの相対的な向き(平行あるいは反平行)に依存する場合がある。
図2Bは、端子AおよびBを有するメモリ素子15の立体図を示す。メモリ素子15にデータを格納するために、直交する書込み線16および17を用いることができ、図2Bに破線によって示されるように、それらの交点をメモリ素子15と位置合わせすることができる。回路12(図2Bには示されない)を書込み線16および17に結合して電流IおよびIを供給することができる。書込み線16内の電流Iは磁界Bを生成することができ、同様に書込み線17内の電流Iは磁界Bを生成することができる。この場合、磁界BおよびBは合わせて、メモリ素子15内に誘導される磁界に寄与することができ、磁界BおよびBを、電流IおよびIの強度および方向を調整することにより調整することができる。たとえば、電流IとIの方向を逆にすることにより、磁界BとBの方向が逆になるであろう。したがって、層15Aおよび15Bにおける磁界の方向を、平行あるいは反平行になるように調整することができる。
15Aおよび15Bの磁界を平行あるいは反平行のいずれかに調整することができることにより、端子Aから端子Bまでの測定される抵抗を、磁界の方向が変更されるのに応じて、変更することができる。たとえば、磁界が平行である場合には、抵抗が1MΩになり、この状態をデジタル1に関連付けることができるのに対して、磁界が反平行である場合には、抵抗が1.1MΩになり、この状態をデジタル0に関連付けることができる。メモリ素子15の抵抗がデジタル状態を指示することができるので、メモリ素子は多くの場合に抵抗性素子を用いて表される。
図3は、図1の集積回路断面の平面図である。図3を参照すると、回路12は、破線の枠として示される磁気メモリ14の下に存在することができ、個々のメモリ素子15A〜Pは、抵抗性素子を用いて表されており、列A〜Dおよび行A〜Dのアレイとして配列することができる。列回路18A〜Bおよび行回路19A〜Bを用いて、メモリ素子のアレイ内から所望のメモリ素子を選択することができる。回路18Aと18Bはほぼ同じものとすることができ、同一にすることもできる。同様に、回路19Aと19Bはほぼ同じものとすることができ、同一にすることもできる。メモリ素子を、所望の行および列をデコードすることにより選択することができる。たとえば、メモリ素子15Hを選択するために、列Dを、回路18Aによってデコード(選択)することができ、回路18Bによってもデコードすることができ、行Bを、回路19Aによってデコード(選択)することができ、回路19Bによってもデコードすることができる。
所望のメモリ素子が選択される場合、選択されたメモリ素子に対して、データの書込みあるいは読出しを行うことができる。さらに多くのメモリ素子がアレイに追加されると、回路18A〜18Bおよび19A〜19Bがさらに複雑になるであろう。回路18A〜18Bおよび19A〜19Bがさらに複雑になると、それらが占有するチップ面積がより大きくなり、それにより、チップのコストが上昇する。
磁気メモリ14の記憶容量は、メモリ14が含む個々のメモリ素子の数に依存する。たとえば、磁気メモリ14は、64行×256列の全部で16,384のメモリ素子を含むことができるが、これは、約2キロバイト(「KB」)の記憶空間である。通常のメモリチップは数メガバイト、たとえば16MB〜64MBの記憶空間を有することができるので、所望の量の記憶容量を達成するためには、磁気メモリ14をいくつも複製する必要がある。
図4はメモリチップ20を示しており、磁気メモリ14が14A〜Iによって示されるようにいくつも複製されている。入力−出力パッド22も示されており、個々のメモリ素子をメモリチップ20の外部に結合するための役割を果たす。磁気メモリ14A〜I内の個々のメモリ素子を、ルーティングワイヤを用いて、入力−出力パッドに結合することができる。さらに多くの磁気メモリ14がメモリチップ20上に詰め込まれるようになると、個々のメモリ素子のためのルーティングもさらに混み合うようになる。たとえば、周囲の磁気メモリが経路を遮るようになるので、磁気メモリ14Eから入力−出力パッド22のうちの1つにワイヤをルーティングするのは難しくなり、それによりチップ20を製造するのが難しくなり、製造コストが高くなる。
ある特定の実施形態によれば、磁気メモリの書込み線を用いてメモリ素子に情報を書き込むという従来の機能を実行することに加えて、磁気メモリの書込み線を用いて、データをチップ上の種々の場所に伝達することができる。書込み線が書込みを行うために用いられていないとき、トライステートバッファを書込み線に結合して、書込み線上にデータをアサートできるようにすることができる。このようにして、書込み線が書込みのために用いられていない時間に、書込み線に沿ってデータを伝送することができる。メモリ書込み線のような既存の導体を用いることにより、チップ上の導体の数を減らし、チップ上の導体の構成を簡単にすることができる。さらに、所望のメモリ素子のデコードを支援するために書込み線を用いることができるので、デコード回路の数を減らし、その構成を簡単にすることもできる。
図5Aは、その磁界を変更することによりデータを格納することができる集積磁気メモリ素子26の断面図を示す。読出し線28(図5Aでは左から右に延びる)をメモリ素子26に電気的に接続することができる。読出し線30(これは、紙面に向かう方向を有する)を、同じくメモリ素子26に電気的に接続することができる。読出し線28および30がメモリ素子26に電気的に接続される場合に、メモリ素子26の中に電流を流すことにより、メモリ素子26の抵抗を測定することができる。層間誘電体(「ILD」)が読出し線30を書込み線32から電気的に分離し、書込み線32は読出し線30に対して平行に延びることができる。同様に、ILDは読出し線28を書込み線33から分離することもでき、書込み線33は読出し線28に対して平行に延びることができる。それゆえ、書込み線32および33を、メモリ素子26から電気的に分離されたままにすることができるが、磁界を介してメモリ素子26に結合することができる。メモリ素子26の読出しおよび書込み機能を制御するために用いることができる回路34を、書込み線33の下に集積することができる。
図5Aは、書込み線32に対して平行な読出し線30(すなわち、いずれも紙面に向かう方向を有する)と、書込み線33に対して平行な読出し線28(すなわち、いずれも左から右に延びる)とを示すが、この向きは必ずしもこうである必要がないことを理解されたい。実際には、素子26の各端部にある読出し線と書込み線は互いに直交することができる。書込み線32と33は、所望のメモリ素子を選択できるようにするために、互いに対して概ね直交する(図2Bに示される)。図5Aは、メモリ素子を動作させる際に4つの導体(すなわち、読出し線および書込み線28、30、32、33)が用いられるので、「4導体」磁気メモリ素子と呼ぶことができる。読出し線と書込み線を結合することにより、「3導体」磁気メモリ素子を形成することもできる。たとえば、読出し線28を書込み線33と結合して、1つの読出し/書込み線を形成することができ、一方、読出し線30および書込み線32を2つの個別の導体として維持することができる。図5Bは1つの可能な3導体構造を示しており、読出し線28および書込み線32を結合して、読出し/書込み線35を形成する。
図5Cは、図5Bに示す磁気メモリ素子の3導体バージョンの略図であり、対応する素子には同じ番号が付され、メモリ素子26は抵抗性素子を用いて表されている。書込み線32はメモリ素子26に磁気的に結合されるので、書込み線32を、チップ上の種々の場所にデータを転送する、及び/または列選択情報をデコードするといった、書込みデータを伝送すること以外の機能のために用いることができる。
図6は、チップ上の種々の場所にデータを伝送し、また、列選択情報のデコードの支援をするために、書込み線32とともに用いることができる例示的な回路の実施形態を示す。書込み線32を入力−出力パッド36に結合することができ、書込み線32が書込みを行うために用いられていないときに、それを用いて、データを入力−出力パッド36に伝送することができるようになる。トライステートバッファ38および40の出力を図に示されるように書込み線32に接続することができ、これらのバッファを、回路34を用いて書込み線32を制御するために用いることができる。メモリ素子の読出しおよび書込み機能を制御するために、回路34をバッファ38のデータ入力およびイネーブル入力(それぞれDおよびEによって示される)に接続することができ、バッファ40のイネーブル入力にも接続することができる。ラッチ42を書込み線32およびバッファ40のデータ入力に接続することができる。ラッチ42は、書込み線32上に送出されるデータを保持することができるが、この場合、イネーブル線がアサートされたときに、データをバッファ40のデータ入力に接続することができる。バッファ40およびラッチ42をチップ上で互いに物理的に近くに配置することができ、バッファ38を、物理的にかなりの距離だけバッファ40およびラッチ42から分離することができる。
バッファ38および40は、図7に示されるように、入力状態の種々の組み合わせに対して、ハイ、ローおよびハイインピーダンスの出力状態を有することができる。イネーブル入力(ノードE)がローである場合、データ入力(ノードD)の状態にかかわらず、出力をハイインピーダンス(文字Zによって示される)にすることができる。ノードEがハイである場合、出力はノードDの状態に従う。すなわち、ノードDがハイであるときに、出力はハイになり、ノードDがローであるときには、出力はローになる。
回路34は、チップ上の種々の場所に伝えられることになるデータを含むことができる。たとえば、回路34は、メモリ素子に格納された値を表すデータを含むことができ、このデータを入力−出力パッドに向けることができる。回路34から、入力−出力パッド36のような、書込み線32に沿った別の場所にデータを伝送するために、バッファ38を使用可能(イネーブル)にすることができ(すなわち、ノードEがハイになり)、書込み線32上を伝送されることになるデータをバッファ38へのデータ入力においてアサートすることができる。さらに、書込み線32がメモリ素子にデータを書き込むために用いられていないとき、バッファ40を使用不能(ディスエーブル)にする(すなわち、ノードEがローになる)ことができる。バッファ40の出力がハイインピーダンスである場合、書込み線はバッファ40の存在の影響を受けず、データを、入力−出力パッド36を含む、書込み線32に沿った種々の場所に伝えることができる。
チップ上の種々の場所にデータを伝えることに加えて、回路34はメモリ素子へのデータの書込みを容易にすることもできる。図2Bおよび図5Cに関して説明されたように、データを、それらの書込み線内に電流を流すことによりメモリ素子に書き込むことができ、これらの電流はメモリ素子内に磁界を誘導する。また、メモリ素子内に変化する磁界を誘導できるようにするためには、電流は書込み線内の両方向に流れる必要があるであろう。再び図6を参照すると、書込み線32は、バッファ38および40の出力状態を変更することにより、いずれかの方向に電流を生成することができる。すなわち、電流は、バッファ38の出力がハイであり、バッファ40の出力がローであるときに、バッファ38からバッファ40に流れることができる。一方、電流は、バッファ38の出力がローであり、バッファ40の出力がハイであるときに、バッファ40からバッファ38に流れることもできる。バッファ38および40は、種々の能力(または調整可能な能力)を有するものとすることができる。すなわち種々の量の電流を供給し、または引き込むことができ、これにより、書込み線32内の電流の量、したがって、書込み線32から生じる磁界の量を、バッファ38および40の能力を調整することにより制御できるようになる。したがって、バッファ38および40の出力値が異なると、電流をある方向またはそれとは別の方向に生成することができ、これにより、メモリ素子に持続的に影響を及ぼして、データがそのメモリ素子に書き込まれるようにすることができる。
図8は、チップ上の種々の場所にデータを伝え、かつメモリ素子にデータを書き込むために、書込み線32とともに用いることができる別の回路の実施形態を示す。少なくとも3つのトライステートバッファ43、44、46を書込み線32に接続することができる。バッファ43および44の出力を書込み線32に接続することができ、バッファ46のデータ入力も書込み線32に接続することができる。データを書込み線32に沿って受信ポイントに書き込むために、バッファ43のデータ入力にデータを供給することができる。その後、バッファ43のイネーブル入力をハイにし、バッファ44のイネーブル入力をローにすることができる。このようにして、バッファ43の出力が書込み線32を駆動することができ、一方で、バッファ44はハイインピーダンスであり、書込み線32に影響を及ぼさない。さらに、バッファ46のイネーブル入力をハイにすることができ、これにより、データ値をバッファ46によって受け取り、バッファ46によって増幅して受信ポイントに到達する前にデータ値を補強することができるようになる。受信ポイントはバッファ43からかなり離れて配置される場合があり、それゆえ、データ値をバッファ46によって増幅する必要がある場合がある。
代替的には、図8において、バッファ43および44を用いて、書込み線32に磁気的に結合されるメモリ素子にデータを書き込むことができる。メモリ素子にデータを書き込むために、データをバッファ43および44に供給することができ、バッファ43および44のイネーブル入力をハイにすることができる。その後、バッファ43と44の出力を異なる値、すなわちバッファ43の出力をハイに、バッファ44の出力をローに、またはその逆に設定することができる。バッファ43と44の出力が異なる値である場合、書込み線32内に可変量の電流を流すことができ、それにより、書込み線32から磁界を生じさせて、結果としてメモリ素子にデータを書き込むことができる。書込み線内の電流量の実際の値は、いくつかの要因に依存するが、このため、電流、したがって磁界についての所望の値を適応的に決定することができる。
非書込みデータ(書き込み時に書き込むためのデータではないデータ)を伝達するために既存の書込み線を利用することに加えて、メモリ素子にデータを実際に書き込む前に、書込み線に沿って書込みデータを伝えることができる。図9は、図6に示されるような書込み線32を用いてメモリ素子に情報を書き込むための1つの実現可能な伝達シーケンスを示す流れ図である。ブロック48では、回路34を用いて、バッファ38にデータを供給することができる。ブロック50は、回路34を用いてバッファ38をイネーブルにすることを含み、それにより、バッファ38に供給されたデータを書込み線32に転送することができる。ブロック52では、ラッチ42が書込み線32上のデータを保持することができ、その後、ラッチ42はバッファ40にデータを供給することができる。ブロック54は、書込み線32上のデータがメモリ素子に書き込まれることになるデータを表すか、あるいは書込み線32上のデータが書込み線32に沿って別の場所に向けられるデータを表すかを判定することを含む。ブロック56は、データがメモリ素子に書き込まれるときの条件を表しており、回路34がバッファ40をイネーブルにして、書込み線32に可変量の電流を流すことができるようにする。そして、この場合、実際の電流量を適応的に決定することができる。書込み線32がある特定の方向を有する電流を流す場合、書込み線に隣接するメモリ素子の中に磁界を誘導することができ、ラッチ42に送出されたデータをメモリ素子に格納することができる。可変量の電流はバッファ38および40のバッファリング能力によって設定することができ、それにより、書込み線32から生じる磁界は所望の値を達成することができる。ラッチ42およびバッファ40は、書込み線32の端部にある同じ回路ブロックの一部とすることができる。ブロック58は、データが書込み線32に沿って別の場所に伝達されるときの条件を表しており、回路34がバッファ40をディスエーブルにして、そのバッファの出力がハイインピーダンス状態になり、これにより、その出力を書込み線32から切り離すことができる。
書込み線を、データを伝達することと、メモリ素子に情報を書き込むこととの両方の目的のために用いることができるので、回路34を用いて、書込み線の制御を調整することができる。
本明細書に開示されるメモリはコンピュータシステムにおいて用いることができる。図10は、典型的なコンピュータシステム100を示す。図10のコンピュータシステムは、CPUバスを介してブリッジ論理デバイス106に接続可能なCPU102を備える。ブリッジ論理デバイス106は、「ノースブリッジ(North Bridge)」と呼ばれる場合もある。ノースブリッジ106は、メモリバスによってメインメモリアレイ104に接続し、さらに、アドバンスド・グラフィック・プロセッサ(「AGP」)バスを介して、グラフィックコントローラ108に接続することができる。メインメモリアレイ104には、上述したような磁気メモリアレイを用いることができる。ノースブリッジ106は、CPU102、メモリ104およびグラフィックスコントローラ108を、たとえばPCIバスまたはEISAバスのような一次拡張バス(「バスA」)を通して、システム内の他の周辺装置に接続する。オーディオ装置114、IEEE1394インターフェース装置116およびネットワークインターフェースカード(「NIC」)118のような、バスAのバスプロトコルを用いて動作する種々の構成要素がこのバス上に存在することができる。これらの構成要素を、図10によって示唆されるように、マザーボード上に集積するか、または、それらの構成要素を、バスAに接続される拡張スロット110に差し込むことができる。
コンピュータシステム内に、他の二次拡張バスが設けられる場合には、別のブリッジ論理デバイス112を用いて、一次拡張バス(「バスA」)を二次拡張バス(「バスB」)に接続することができる。このブリッジ論理デバイス112は「サウスブリッジ(South Bridge)」と呼ばれることもある。ハードディスクコントローラ122、システムROM124およびスーパーI/O(Super I/O)コントローラ126のような、バスBのバスプロトコルを用いて動作する種々の構成要素がこのバス上に存在することができる。バスBのプロトコルに準拠するプラグイン構成要素のために、スロット120を設けることもできる。
好ましい実施形態のうちの例示的な実施形態は、チップ面積を減らし、ルーティングを簡単にすることができる。たとえば、既存の書込み線がデータをメモリ素子に書き込むために用いられていない間に、それらの書込み線を利用することにより、チップの配線経路の数を減らし、チップの複雑さを低減することができる。また、書込み線を用いて、デコードデータを伝送することができるので、チップ上で用いられるデコード回路の規模を小さくすることができ、それによりチップ全体の面積を小さくすることができる。
以上、少なくとも1つの書込み線が、書込みモードおよび伝達モード(伝送モード)を含む、少なくとも2つのモードで動作する、種々の磁気メモリの実施形態について述べた。書込みモードにおいては、書込み線はメモリ素子にデータを格納するように動作することができる。このモードは、バッファを書込み線に接続することにより実現することができ、そのモードでは、書込み線内に所望の量の電流を生成するために、バッファの出力は種々の状態を有し、磁気メモリ素子に持続的に影響を及ぼすことができる。伝達モードでは、書込み線は、潜在的にアレイ内のメモリ素子の内容に持続的な影響を及ぼすことなく、メモリ素子のアレイを通過して受信ポイントまでデータを転送するための伝達経路として機能することができる。一般的に、書込みモードと伝達モードにおける書込み線内の電流の量は大きく異なるであろう。たとえば、書込みモードでは、電流はミリアンペアの範囲であるのに対して、伝達モードでは、電流はマイクロアンペアの範囲である。書込みモード電流と伝達モード電流との大きさの差が数桁になる場合があるので、書込みモード中の書込み線内の電流が磁気メモリ素子に持続的な影響を及ぼす場合があるのに対して、伝達モードにおける電流はそうではないであろう。結果として、書込み線内の電流の量をある許容可能なレベルに維持するために、駆動能力のより小さな電流ドライバを用いることができる。
本発明は、チップ上でデータを伝送するための方法及び装置に関する。1実施形態では、この方法は、メモリ素子(26)に電気的に結合された導体(30,35)を用いてメモリ素子(26)のデータ値を読み出すステップと、メモリ素子(26)に磁気的に結合された書き込み導体(32)を用いてメモリ素子(26)から読み出した値をチップ上の他の場所に伝送するステップを含む。
上記の説明は、本発明の原理および種々の実施形態を例示することを意図している。一旦、上記の開示を完全に理解したなら、多数の変形形態および修正形態が当業者には明らかになるであろう。たとえば、メモリ素子は抵抗性素子として示されているが、そのメモリ素子を、コンデンサ、インダクタ、ダイオードおよびトランジスタのような他の回路素子で実施することもできる。また、開示した原理は、一時的に用いられていないチップ上の任意の数およびタイプの導体にも同じく当てはまる。実際には、開示した技術は、より多くの導体(たとえば4導体)を含むメモリ素子においてはさらに有益なものとなる。特許請求の範囲は、全てのそのような変形形態および修正形態を含むものと解釈されることが意図されている。
集積回路の断面図である。 磁気メモリ素子の図である。 磁気メモリ素子の立体図である。 図1の集積回路の平面図である。 メモリチップの図である。 磁気メモリ素子の断面図である。 3つの導体を有する磁気メモリ素子の断面図である。 図5Bに示した磁気メモリ素子の略図である。 例示的な回路を含む書込み導体を示す図である。 バッファと、バッファに関連付けられた例示的な真理値表とを示す図である。 別の例示的な回路を含む書込み導体を示す図である。 書込み動作を示す流れ図である。 例示的なコンピュータシステムの図である。
符号の説明
14 メモリ
26 メモリ素子
32、35 書込み導体
34 制御回路
38、40 バッファ
42 ラッチ

Claims (10)

  1. チップ上でデータを伝達する方法であって、
    メモリ素子(26)に電気的に接続される導体(30、35)を用いて、該メモリ素子のデータ値を読み出すステップと、
    前記メモリ素子に磁気的に結合される書込み導体(32)を用いて、前記メモリ素子(26)から前記チップ上の他の場所に前記データ値を伝達するステップ
    を含む、方法。
  2. 前記データ値を伝達するステップは、前記書込み導体(32)に接続された第1のバッファ(38)をイネーブルにするステップと、前記書込み導体に接続された第2のバッファ(40)をディスエーブルにするステップを含み、前記第1のバッファおよび前記第2のバッファはトライステートバッファを含むことからなる、請求項1に記載の方法。
  3. 前記データ値を伝達するステップは、前記書込み導体(32)に接続された第1のバッファ(38)をイネーブルにするステップと、前記書込み導体に接続された第2のバッファ(40)をイネーブルにするステップを含み、前記第1のバッファおよび前記第2のバッファはトライステートバッファを含むことからなる、請求項1に記載の方法。
  4. メモリであって、
    メモリ素子(26)と、
    制御回路(34)と、
    前記メモリ素子(26)に磁気的に結合され、前記制御回路に電気的に接続される書込み導体(32)
    とを備え、
    前記書込み導体(32)は非書込みデータを伝達することが可能であることからなる、メモリ。
  5. 第1のバッファ(38)と、第2のバッファ(40)と、ラッチ(42)とをさらに備え、前記書込み導体(32)は前記第1のバッファ(38)を用いて前記制御回路に電気的に接続され、前記第2のバッファ(40)および前記ラッチ(42)は前記書込み導体(32)に電気的に接続されることからなる、請求項4に記載のメモリ。
  6. 前記書込み導体(32)および前記第2のバッファ(40)に電気的に接続されるラッチ(42)をさらに備え、前記ラッチ(42)は前記書込み導体(32)と前記第2のバッファ(40)との間でデータを結合することからなる、請求項5に記載のメモリ。
  7. 前記第1のバッファ(38)は前記制御回路(34)によってイネーブルにされ、前記第2のバッファ(40)は前記制御回路(34)によってディスエーブルにされ、前記書込み導体(32)は非書込みデータを伝送することからなる、請求項6に記載のメモリ。
  8. 磁気メモリ(14)にデータを格納する方法において、
    第1のバッファ(38)にデータをロードするステップであって、該第1のバッファは書込み導体(32)に電気的に接続されることからなる、ステップと、
    前記データが前記書込み導体(32)を占有するように前記第1のバッファ(38)をイネーブルにするステップと、
    前記書込み導体(32)に電気的に接続されるラッチ(42)を用いて前記データを保持するステップと、
    前記ラッチ(42)を用いて第2のバッファ(40)にロードするステップであって、該第2のバッファ(40)は前記書込み導体(32)に電気的に接続されることからなる、ステップと、
    前記第2のバッファ(40)をイネーブルにして、前記書込み導体(32)が可変量の電流を流すようにするステップ
    を含む、方法。
  9. 前記書込み導体(32)は前記メモリ(14)に磁気的に結合され、前記書込み導体(32)内に流れる電流は前記メモリ(14)内に磁界を生成する、請求項8に記載の方法。
  10. 前記書込み導体(32)内の電流の量および向きを、前記バッファ(38、40)を用いて調整可能である、請求項9に記載の方法。
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