JP2004343499A - Flip-flop circuit - Google Patents

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Kazuyuki Nakanishi
和幸 中西
Akio Hirata
昭夫 平田
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Matsushita Electric Industrial Co Ltd
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Abstract

<P>PROBLEM TO BE SOLVED: To accelerate an operation from the time when a clock signal becomes an H level until an output signal is outputted from an output terminal by reducing the number of serial connection stages of MIS transistors each of n type for receiving a clock input signal and a data input signal in a flip-flop circuit for capturing data during a period of a shorter pulse width in comparison with a clock period. <P>SOLUTION: In a control part 2, two transistor, namely, an n typ MIS transistor TN1 for receiving a clock signal CK and an N type MIS transistor TN3 for a signal of a control node nc of an inputting part 1 are connected in series. The inputting part 1 is provided with a NOR circuit NOR1 for receiving the clock signal CK and an input signal D, and an output of the NOR circuit NOR1 is given to the n type MIS transistor TN3 as a signal of the control node nc. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は高速に動作するフリップフロップ回路に関する。
【０００２】
【従来の技術】
一般に、半導体集積回路のロジック回路では、その面積、消費電力、クリティカルパス遅延の中で、フリップフロップ回路の占める割合は大きく、このフリップフロップ回路の小面積化、低消費電力化及び高速化が望まれる。
【０００３】
従来、高速用途向けにクロック周期と比較して短いパルス幅の期間にデータ取り込みを行うラッチ回路を用いたフリップフロップ回路が提案されている。以下、このような構成のフリップフロップ回路の従来例を２点挙げて説明する。
【０００４】
第１の従来例は、特許文献１に記載されたフリップフロップ回路であって、図７に示すＳＤＦＦ（ｓｅｍｉ−ｄｙｎａｍｉｃ ｆｌｉｐ−ｆｌｏｐ）と呼ばれるフリップフロップ回路の一構成例である。
【０００５】
図７に示したフリップフロップ回路は、入力部１と出力部３とを備える。入力部１は、インバータ回路ＩＮＶ１〜ＩＮＶ２、２入力ＮＡＮＤ回路ＮＡＮＤ１、ｐ型ＭＩＳトランジスタＴＰ１、ｎ型ＭＩＳトランジスタＴＮ１〜ＴＮ３、インバータ回路ＩＮＶ５〜ＩＮＶ６から構成される。また、出力部３は、ｐ型ＭＩＳトランジスタＴＰ４、ｎ型ＭＩＳトランジスタＴＮ４〜ＴＮ５、インバータ回路ＩＮＶ７〜ＩＮＶ９から構成される。
【０００６】
また、入力部１が有する制御ノードｎｃは、入力信号Ｄの取り込み期間を制御し、伝送ノードｎｔは取り込んだ入力信号を出力部３に伝え、インバータ回路ＩＮＶ１、ＩＮＶ２及び２入力ＮＡＮＤ回路ＮＡＮＤ１は、クロック信号ＣＫを遅延させて制御ノードｎｃに信号を出力し、ラッチを構成する２個のインバータ回路ＩＮＶ５、ＩＮＶ６は伝送ノードｎｔのレベルを保持する。更に、出力部３において、ラッチを構成する２個のインバータ回路ＩＮＶ７、ＩＮＶ８は出力信号Ｑのレベルを保持する役割を持ち、インバータ回路ＩＮＶ９は、出力配線に加わるクロストークノイズの影響に起因して２個のインバータ回路ＩＮＶ７、ＩＮＶ８により保持されているデータが変化するのを防止したり、出力負荷が大きい場合に動作速度が極端に低下するのを防止するなど、出力信号を調整する役割を持っている。
【０００７】
あるクロック周期内において、クロック信号ＣＫがローレベルのときには、ｐ型ＭＩＳトランジスタＴＰ１がオンであるため、伝送ノードｎｔはハイレベルにあり、且つ制御ノードｎｃはハイレベルに待機されるが、ｐ型ＭＩＳトランジスタＴＰ４、ｎ型ＭＩＳトランジスタＴＮ１及びＴＮ４がオフであるため、入力信号Ｄは入力部１に取り込まれもせず出力部３へ伝送されることもない。従って、出力端子Ｑには、２個のインバータ回路ＩＮＶ７、ＩＮＶ８によって該クロック周期内に出力部３に取り込まれたデータが保持される。
【０００８】
次のクロック周期内において、クロック信号ＣＫがハイレベルとなった瞬間から、インバータ回路ＩＮＶ１、ＩＮＶ２及びＮＡＮＤ回路ＮＡＮＤ１が生じさせる遅延時間を経て、制御ノードｎｃがハイレベルからローレベルとなるまでの期間（以後、評価期間と呼ぶ）、ｎ型ＭＩＳトランジスタＴＮ１及びＴＮ３は共ににオンである。評価期間が終わるまでに入力信号Ｄがハイレベルとなった場合には、ｎ型ＭＩＳトランジスタＴＮ２がオンとなるため、伝送ノードｎｔはローレベルとなり、直ちにＮＡＮＤ回路ＮＡＮＤ１によって制御ノードｎｃがハイレベルに保たれ、伝送ノードｎｔのレベルを安定させ、そのままｐ型ＭＩＳトランジスタＴＰ４を介して出力信号Ｑがハイレベルとなる。一方、前記評価期間で入力信号Ｄが終始ローレベルであった場合には、伝送ノードｎｔはハイレベルのままであるため、ｎ型ＭＩＳトランジスタＴＮ４及びＴＮ５がオンとなり、出力信号Ｑがローレベルとなる。
【０００９】
また、評価期間の終了直後からＣＫがローレベルとなるときまでは、伝送ノードｎｔ及び出力信号Ｑのレベルはインバータ回路ＩＮＶ５〜ＩＮＶ８によって保持される。
【００１０】
第２の従来例は、特許文献２に記載されるフリップフロップ回路であって、図８に示すＨＬＦＦ（ｈｙｂｒｉｄ−ｌａｃｈ ｆｌｉｐ−ｆｌｏｐ）と呼ばれるフリップフロップ回路の一構成例である。
【００１１】
図８に示したフリップフロップ回路は、入力部１と出力部３とからなる。入力部１は、３個のインバータ回路ＩＮＶ１〜ＩＮＶ３、３個のｐ型ＭＩＳトランジスタＴＰ１〜ＴＰ３、及び３個のｎ型ＭＩＳトランジスタＴＮ１〜ＴＮ３から構成される。更に、出力部３は、ｐ型ＭＩＳトランジスタＴＰ４、３個のｎ型ＭＩＳトランジスタＴＮ４〜ＴＮ６、及び３個のインバータ回路ＩＮＶ７〜ＩＮＶ９から構成される。
【００１２】
前記入力部１において、制御ノードｎｃは入力信号Ｄの取り込み期間と出力部３への信号伝送期間とを制御し、伝送ノードｎｔは取り込んだ入力信号Ｄを伝え、インバータ回路ＩＮＶ１〜ＩＮＶ３はクロック信号ＣＫを遅延させて制御ノードｎｃに信号を出力する。また、出力部３において、ラッチを構成する２個のインバータ回路ＩＮＶ７、ＩＮＶ８は、出力信号Ｑのレベルを保持し、インバータ回路ＩＮＶ９は出力信号を調整する役割を持っている。
【００１３】
あるクロック周期内において、クロック信号ＣＫがローレベルのとき、ｐ型ＭＩＳトランジスタＴＰ１がオンであるため、伝送ノードｎｔはハイレベルにあり、且つ制御ノードｎｃはハイレベルに待機されるが、ｐ型ＭＩＳトランジスタＴＰ４、２個のｎ型ＭＩＳトランジスタＴＮ１、ＴＮ４がオフであるため、入力信号Ｄは入力部１に取り込まれもせず出力部３へ伝送されることもなく、出力端子Ｑには、出力部３のインバータ回路ＩＮＶ７、ＩＮＶ８によって該クロック周期内に出力部３に取り込まれたデータが保持される。
【００１４】
次のクロック周期内において、クロック信号ＣＫがハイレベルとなった瞬間から、入力部１のインバータ回路ＩＮＶ１〜ＩＮＶ３が生じさせる遅延時間を経て、制御ノードｎｃがハイレベルからローレベルとなるまでの期間（評価期間）において、２個のｎ型ＭＩＳトランジスタＴＮ１、ＴＮ３はともにオンである。評価期間が終わるまでに入力信号Ｄがハイレベルとなった場合には、ｎ型ＭＩＳトランジスタＴＮ２がオンとなるため、伝送ノードｎｔはローレベルとなり、そのままｐ型ＭＩＳトランジスタＴＰ４を介して出力信号Ｑがハイレベルとなる。一方、評価期間で入力信号Ｄが終始ローレベルであった場合には、伝送ノードｎｔはハイレベルのままであるため、出力部３の３個のｎ型ＭＩＳトランジスタＴＮ４〜ＴＮ６がオンとなり、出力信号Ｑがローレベルとなる。
【００１５】
また、評価期間の終了直後からクロック信号ＣＫがローレベルとなるときまでは、伝送ノードｎｔのレベルはｐ型ＭＩＳトランジスタＴＰ３によってハイレベルに保持され、出力信号Ｑのレベルは、出力部３の２個のインバータ回路ＩＮＶ７〜ＩＮＶ８によって保持される。
【００１６】
【特許文献１】
米国特許第５９１７３５５号明細書及び図面
【非特許文献１】
ＩＳＳＣＣ ９６、ＰＡＰＥＲ ＳＥＳＳＩＯＮＳ ＦＡ ８
【００１７】
【発明が解決しようとする課題】
しかしながら、前記従来のフリップフロップ回路は、図７及び図８において、入力部１内のｎ型ＭＩＳトランジスタＴＮ１〜ＴＮ３が直列接続されていて、その段数が３個と多い。このため、これ等トランジスタＴＮ１〜ＴＮ３のオン時には、それ等の合成抵抗が高くなって、この直列接続部分に流れる電流量が少なくなり、動作速度が遅くなる。その結果、クロック端子からハイレベルの信号が加えられてから伝送ノードにローレベルの信号が伝わるまでの遅延時間が大きく、全体としてクロック信号の入力から出力端子Ｑからの信号出力までの遅延時間が増大するという課題がある。
【００１８】
更に、図８に示した従来のフリップフロップ回路では、出力部３内のｎ型ＭＩＳトランジスタＴＮ４〜ＴＮ６が直列接続されていて、その段数が３個と多いために、前記と同様に、全体としてクロック信号の入力から出力端子Ｑからの信号出力までの遅延時間が増大するという課題がある。
【００１９】
本発明は、前記従来の課題を解決するものであり、その目的は、クリティカルパス遅延に影響するｎ型ＭＩＳトランジスタの直列段数を削減して、高速に動作可能なフリップフロップ回路を提供することにある。
【００２０】
【課題を解決するための手段】
前記目的を達成するため、本発明では、前記図７及び図８に示されるフリップフロップ回路回路の構成に工夫を凝らして、入力部１や出力部３でクリティカルパス遅延に影響する数個のｎ型ＭＩＳトランジスタの機能を、それ等の個数よりも少ないｎ型ＭＩＳトランジスタに集約して、その直列段数を削減することとする。
【００２１】
具体的に、請求項１記載の発明のフリップフロップ回路は、入力端子、クロック端子、及び出力端子を備えると共に、前記入力端子と前記クロック端子とを入力とし、制御ノードを出力とする入力部と、前記クロック端子と前記制御ノードとを入力とし、伝送ノードを出力とする制御部と、前記クロック端子と前記伝送ノードとを入力とし、前記出力端子を出力とする出力部とを備えたフリップフロップ回路であって、前記入力部は、前記入力端子に入力信号が加わるとき、前記制御ノードにローレベルの信号を出力し、前記入力端子に前記入力信号と反対のレベルの信号が加わり且つ前記クロック端子にローレベルの信号が加わるとき、前記制御ノードにハイレベルの信号を出力し、更に、前記入力端子に前記入力信号と反対のレベルの信号が加わり且つ前記クロック端子にハイレベルの信号が加わるとき、前記制御ノードの直前のレベルと同じレベルの信号を所定の時間前記制御ノードに出力した後、前記制御ノードにローレベルの信号を出力するものであり、前記制御部は、前記クロック端子にローレベルの信号が加わるとき、前記伝送ノードにハイレベルの信号を出力し、前記クロック端子にハイレベルの信号が加わり且つ前記制御ノードにハイレベルの信号が加わるとき、前記伝送ノードにローレベルの信号を出力し、更に、前記クロック端子にハイレベルの信号が加わり且つ前記制御ノードにローレベルの信号が加わるとき、前記伝送ノードの直前のレベルを保持するものであり、前記出力部は、前記伝送ノードにローレベルの信号が加わるとき、前記出力端子に出力信号を出力し、前記クロック端子にハイレベルの信号が加わり且つ前記伝送ノードにハイレベルの信号が加わるとき、前記出力端子に前記出力信号と反対のレベルの信号を出力し、更に、前記クロック端子にローレベルの信号が加わり且つ前記伝送ノードにハイレベルの信号が加わるとき、前記出力端子の直前のレベルを保持するものであることを特徴とする。
【００２２】
請求項２記載の発明は、前記請求項１記載のフリップフロップ回路において、前記制御部は、前記伝送ノードと接地電位との間に順不同で直列接続された第１のｎ型ＭＩＳトランジスタ及び第２のｎ型ＭＩＳトランジスタを備え、前記第１のｎ型ＭＩＳトランジスタのゲートに前記クロック端子が接続され、前記第２のｎ型ＭＩＳトランジスタのゲートに前記制御ノードが接続されることを特徴とする。
【００２３】
請求項３記載の発明は、前記請求項１記載のフリップフロップ回路において、前記入力部は、クロック端子を入力とする第１のインバータ回路と、前記第１のインバータ回路の出力を入力とする第２のインバータ回路と、前記第２のインバータ回路の出力と前記入力端子を入力とし且つ前記制御ノードを出力とする２入力ＮＯＲ回路とを有し、前記制御部は、ソースが電源に接続され、ゲートが前記クロック端子に接続され、ドレインが前記伝送ノードに接続された第１のｐ型ＭＩＳトランジスタと、前記伝送ノードと接地電位との間に順不同で直列接続され、ゲートが前記クロック端子に接続された第１のｎ型ＭＩＳトランジスタ、及びゲートが前記制御ノードに接続された第２のｎ型ＭＩＳトランジスタと、第３のインバータ回路及び第４のインバータ回路からなり且つ前記伝送ノードに接続されたラッチとを備え、前記出力部は、ソースが前記電源に接続され、ゲートが前記伝送ノードに接続され、ドレインが出力ノードに接続された第２のｐ型ＭＩＳトランジスタと、前記出力ノードと接地電位との間に順不同で直列接続され、ゲートが前記クロック端子に接続された第３のｎ型ＭＩＳトランジスタと、ゲートが前記伝送ノードに接続された第４のｎ型ＭＩＳトランジスタと、第５のインバータ回路及び第６のインバータ回路からなり且つ前記出力ノードに接続されたラッチと、前記出力ノードを入力とし前記出力端子を出力とする第７のインバータ回路とを備えたことを特徴とする。
【００２４】
請求項４記載の発明のフリップフロップ回路は、入力端子、クロック端子、及び出力端子を備えると共に、前記入力端子と前記クロック端子とを入力とし、第１の制御ノードと第２の制御ノードとを出力とする入力部と、前記クロック端子と前記第１の制御ノードとを入力とし、伝送ノードを出力とする制御部と、前記クロック端子、前記第２の制御ノード、及び前記伝送ノードを入力とし、前記出力端子を出力とする出力部とを備えたフリップフロップ回路であって、前記入力部は、前記入力端子に入力信号が加わるとき、前記第１の制御ノードにローレベルの信号を出力し、前記入力端子に前記入力信号と反対のレベルの信号が加わり且つ前記クロック端子にローレベルの信号が加わるとき、前記第１の制御ノードにハイレベルの信号を出力し、前記入力端子に前記入力信号と反対のレベルの信号が加わり且つ前記クロック端子にハイレベルの信号が加わるとき、前記第１の制御ノードの直前のレベルと同じレベルの信号を所定の時間前記第１の制御ノードに出力した後に前記第１の制御ノードにローレベルの信号を出力し、前記クロック端子にローレベルの信号が加わるとき、前記第２の制御ノードにハイレベルの信号を出力し、前記クロック端子にハイレベルの信号が加わるとき、ハイレベルの信号を所定の時間前記第２の制御ノードに出力した後に前記第２の制御ノードにローレベルの信号を出力するものであり、前記制御部は、前記クロック端子にローレベルの信号が加わるとき、前記伝送ノードにハイレベルの信号を出力し、前記第１の制御ノードにローレベルの信号が加わるとき、前記伝送ノードにハイレベルの信号を出力し、前記クロック端子にハイレベルの信号が加わり且つ前記第１の制御ノードにハイレベルの信号が加わるとき、前記伝送ノードにローレベルの信号を出力するものであり、前記出力部は、前記伝送ノードにローレベルの信号が加わるとき、前記出力端子に出力信号を出力し、前記クロック端子にハイレベルの信号が加わり且つ前記第２の制御ノードにハイレベルの信号が加わり且つ前記伝送ノードにハイレベルの信号が加わるとき、前記出力端子に前記出力信号と反対のレベルの信号を出力し、前記クロック端子にローレベルの信号が加わるとき、前記出力端子の直前のレベルを保持し、前記クロック端子にハイレベルの信号が加わり且つ前記第２の制御ノードにローレベルの信号が加わり且つ前記伝送ノードにハイレベルの信号が加わるとき、前記出力端子の直前のレベルを保持するものであることを特徴とする。
【００２５】
請求項５記載の発明は、前記請求項４記載のフリップフロップ回路において、前記制御部は、前記伝送ノードと接地電位との間に順不同で直列接続された第１のｎ型ＭＩＳトランジスタ及び第２のｎ型ＭＩＳトランジスタを備え、前記第１のｎ型ＭＩＳトランジスタのゲートに前記クロック端子が接続され、前記第２のｎ型ＭＩＳトランジスタのゲートに前記第１の制御ノードが接続されることを特徴とする。
【００２６】
請求項６記載の発明は、前記請求項４記載のフリップフロップ回路において、前記入力部は、クロック端子を入力とする第１のインバータ回路と、前記第１のインバータ回路の出力を入力とする第２のインバータ回路と、前記第２のインバータ回路の出力と前記入力端子とを入力とし、前記第１の制御ノードを出力とする２入力ＮＯＲ回路と、前記第２のインバータ回路の出力を入力とし、前記第２の制御ノードを出力とする第３のインバータ回路とを備え、前記制御部は、ソースが電源に接続され、ゲートが前記クロック端子に接続され、ドレインが前記伝送ノードに接続された第１のｐ型ＭＩＳトランジスタと、前記伝送ノードと接地電位との間に順不同で直列接続され、ゲートが前記クロック端子に接続された第１のｎ型ＭＩＳトランジスタ、及びゲートが前記第１の制御ノードに接続された第２のｎ型ＭＩＳトランジスタと、ソースが電源に接続され、ゲートが前記第１の制御ノードに接続され、ドレインが前記伝送ノードに接続された第２のｐ型ＭＩＳトランジスタとを有し、前記出力部は、ソースが前記電源に接続され、ゲートが前記伝送ノードに接続され、ドレインが出力ノードに接続された第３のｐ型ＭＩＳトランジスタと、前記出力ノードと接地電位との間に順不同で直列接続され、ゲートが前記クロック端子に接続された第３のｎ型ＭＩＳトランジスタ、ゲートが前記第２の制御ノードに接続された第４のｎ型ＭＩＳトランジスタ、及びゲートが前記伝送ノードに接続された第５のｎ型ＭＩＳトランジスタと、第４のインバータ回路及び第５のインバータ回路を有し、前記出力ノードに接続されたラッチと、前記出力ノードを入力とし、前記出力端子を出力とする第６のインバータ回路とを備えることを特徴とする。
【００２７】
請求項７記載の発明のフリップフロップ回路は、入力端子、クロック端子、及び出力端子を備え、前記入力端子及び前記クロック端子を入力とし、第１の制御ノード及び第２の制御ノードを出力とする入力部と、前記クロック端子及び前記第１の制御ノードを入力とし、伝送ノードを出力とする制御部と、前記クロック端子、前記第２の制御ノード及び前記伝送ノードを入力とし、前記出力端子を出力とする出力部とを備えたフリップフロップ回路であって、前記入力部は、前記入力端子に入力信号が加わるとき、前記第１の制御ノードにローレベルの信号を出力し、前記入力端子に前記入力信号と反対のレベルの信号が加わり且つ前記クロック端子にローレベルの信号が加わるとき、前記第１の制御ノードにハイレベルの信号を出力し、前記入力端子に前記入力信号と反対のレベルの信号が加わり且つ前記クロック端子にハイレベルの信号が加わるとき、前記第１の制御ノードの直前のレベルと同じレベルの信号を所定の時間前記第１の制御ノードに出力した後に前記第１の制御ノードにローレベルの信号を出力し、前記入力端子に前記入力信号と反対のレベルの信号が加わるとき、前記第２の制御ノードにローレベルの信号を出力し、前記入力端子に前記入力信号が加わり且つ前記クロック端子にローレベルの信号が加わるとき、前記第２の制御ノードにハイレベルの信号を出力し、前記入力端子に前記入力信号が加わり且つ前記クロック端子にハイレベルの信号が加わるとき、前記第２の制御ノードの直前のレベルと同じレベルの信号を所定の時間前記第２の制御ノードに出力した後に前記第２の制御ノードにローレベルの信号を出力するものであり、前記制御部は、前記クロック端子にローレベルの信号が加わるとき、前記伝送ノードにハイレベルの信号を出力し、前記第１の制御ノードにローレベルの信号が加わるとき、前記伝送ノードにハイレベルの信号を出力し、前記クロック端子にハイレベルの信号が加わり且つ前記第１の制御ノードにハイレベルの信号が加わるとき、前記伝送ノードにローレベルの信号を出力するものであり、前記出力部は、前記伝送ノードにローレベルの信号が加わるとき、前記出力端子に出力信号を出力し、前記クロック端子にハイレベルの信号が加わり且つ前記第２の制御ノードにハイレベルの信号が加わり且つ前記伝送ノードにハイレベルの信号が加わるとき、前記出力端子に前記出力信号と反対のレベルの信号を出力し、前記クロック端子にローレベルの信号が加わるとき、前記出力端子の直前のレベルを保持し、前記クロック端子にハイレベルの信号が加わり且つ前記第２の制御ノードにローレベルの信号が加わり且つ前記伝送ノードにハイレベルの信号が加わるとき、前記出力端子の直前のレベルを保持するものであることを特徴とする。
【００２８】
請求項８記載の発明は、前記請求項７記載のフリップフロップ回路において、前記制御部は、前記伝送ノードと接地電位との間に順不同で直列接続された第１のｎ型ＭＩＳトランジスタ及び第２のｎ型ＭＩＳトランジスタを備え、前記第１のｎ型ＭＩＳトランジスタのゲートに前記クロック端子が接続され、前記第２のｎ型ＭＩＳトランジスタのゲートに前記第１の制御ノードが接続され、前記出力部は、ソースが電源に接続され、ドレインが出力ノードに接続された第１のｐ型ＭＩＳトランジスタと、前記出力ノードと接地電位との間に順不同で直列接続された第３のｎ型ＭＩＳトランジスタと、第４のｎ型ＭＩＳトランジスタを備え、前記第１のｐ型ＭＩＳトランジスタのゲートに前記伝送ノードが接続され、前記第３のｎ型ＭＩＳトランジスタのゲートに前記クロック端子が接続され、前記第４のｎ型ＭＩＳトランジスタのゲートに前記第２の制御ノードが接続されることを特徴とする。
【００２９】
請求項９記載の発明は、前記請求項７記載のフリップフロップ回路において、前記入力部は、クロック端子を入力とする第１のインバータ回路と、前記第１のインバータ回路の出力を入力とする第２のインバータ回路と、前記第２のインバータ回路の出力及び前記入力端子を入力とし、前記第１の制御ノードを出力とする第１の２入力ＮＯＲ回路と、前記入力端子を入力とする第３のインバータ回路と、前記第２のインバータ回路の出力及び前記第３のインバータ回路の出力を入力とし、前記第２の制御ノードを出力とする第２の２入力ＮＯＲ回路とを備え、前記制御部は、ソースが電源に接続され、ゲートが前記クロック端子に接続され、ドレインが前記伝送ノードに接続された第１のｐ型ＭＩＳトランジスタと、前記伝送ノードと接地電位との間に順不同で直列接続され、ゲートが前記クロック端子に接続された第１のｎ型ＭＩＳトランジスタ、及びゲートが前記第１の制御ノードに接続された第２のｎ型ＭＩＳトランジスタと、ソースが前記電源に接続され、ゲートが前記第１の制御ノードに接続され、ドレインが前記伝送ノードに接続された第２のｐ型ＭＩＳトランジスタとを備え、前記出力部は、ソースが前記電源に接続され、ゲートが前記伝送ノードに接続され、ドレインが出力ノードに接続された第３のｐ型ＭＩＳトランジスタと、前記出力ノードと接地電位との間に順不同で直列接続され、ゲートが前記クロック端子に接続された第３のｎ型ＭＩＳトランジスタ、及びゲートが前記第２の制御ノードに接続された第４のｎ型ＭＩＳトランジスタと、第４のインバータ回路及び第５のインバータ回路を有し、前記出力ノードに接続されたラッチと、前記出力ノードを入力とし、前記出力端子を出力とする第６のインバータ回路とを備えることを特徴とする。
【００３０】
以上により、請求項１記載の発明のフリップフロップ回路では、図７に示す従来の回路において、クロック信号ＣＫがローレベルの期間は入力信号Ｄが制御ノードｎｃのレベルと独立した関係にあったのに代えて、制御ノードｎｃのレベルが入力信号Ｄで制御される。従って、図７に示した従来回路の入力部１で入力信号Ｄを受けるｎ型ＭＩＳトランジスタＴＮ２を不要にでき、クロック信号ＣＫがハイレベルとなってから出力端子Ｑに出力される場合のフリップフロップ回路の動作が高速化される。
【００３１】
特に、請求項２及び３記載の発明では、図７に示す従来の回路において、入力部１において直列接続されたｎ型ＭＩＳトランジスタＴＮ１〜ＴＮ３の個数（３個）を２個に削減できて、クロック信号ＣＫがハイレベルとなってから出力端子Ｑに出力される場合のフリップフロップ回路の動作を高速化できる。
【００３２】
また、請求項４記載の発明のフリップフロップ回路では、図８に示す従来の回路において、クロック信号ＣＫがローレベルの期間、入力信号Ｄが制御ノードｎｃのレベルと独立した関係にあったのに代えて、制御ノードｎｃのレベルを入力信号Ｄで制御できるようにしたので、図８の従来回路での入力部１で入力信号Ｄを受けるｎ型ＭＯＳトランジスタＴＮ２を不要にでき、クロック信号ＣＫがハイレベルとなってから出力端子Ｑに出力される場合のフリップフロップ回路の動作を高速化できる。
【００３３】
特に、請求項５及び６記載の発明では、図８に示す従来の回路において、入力部１での直列接続されたｎ型ＭＩＳトランジスタＴＮ１〜ＴＮ３の個数を２個に削減できて、クロック信号ＣＫがハイレベルとなってから出力端子Ｑに出力される場合のフリップフロップ回路の動作を高速化できる。
【００３４】
更に、請求項７記載の発明のフリップフロップ回路では、図８に示す従来の回路において、クロック信号ＣＫがローレベルの期間で入力信号Ｄが制御ノードｎｃのレベルと独立した関係にあったのに代えて、制御ノードｎｃのレベルを入力信号Ｄで制御できるようにし、且つ出力部３には制御ノードｎｃと独立した別の制御ノードを入力として設け、この別の制御ノードを入力信号Ｄで制御できるようにしたので、図８の従来回路において入力部１で入力信号Ｄを受けるｎ型ＭＩＳトランジスタＴＮ２、及び出力部３で伝送ノードを入力とするｎ型ＭＩＳトランジスタＴＮ５を不要にでき、クロック信号ＣＫがハイレベルとなってから出力端子Ｑに出力される場合にフリップフロップ回路の動作を高速化することができる。
【００３５】
特に、請求項８及び９記載の発明では、図８に示す従来の回路において、入力部１で直列接続されたｎ型ＭＩＳトランジスタＴＮ１〜ＴＮ３の個数を２個に削減でき、且つ出力部３での直列接続されたｎ型ＭＩＳトランジスタＴＮ４〜ＴＮ６の個数（３個）を２個に削減できて、クロック信号ＣＫがハイレベルとなってから出力端子Ｑに出力される場合のフリップフロップ回路の動作を高速化することができる。
【００３６】
【発明の実施の形態】
（第１の実施の形態）
以下、本発明の第１の実施の形態のフリップフロップ回路について図面を参照しながら説明する。
【００３７】
図１は本実施の形態におけるフリップフロップ回路の回路図である。また、図２は、このフリップフロップ回路の動作を示すタイムチャートである。
【００３８】
図１におけるフリップフロップ回路は第１の従来例を改善するために、請求項１〜請求項３記載に係る発明を実現した回路の一構成例である。
【００３９】
同図において、ＣＫはクロック端子、Ｄは入力端子、Ｑは出力端子、１は入力部、２は制御部、３は出力部である。前記入力部１は、第１及び第２ののインバータ回路ＩＮＶ１〜ＩＮＶ２、２入力ＮＯＲ回路ＮＯＲ１から構成されるダイナミック回路を用いて構成される。また、前記制御部２は、伝送ノードｎｔを有すると共に、第１のｐ型ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｉｍｉｃｏｎｄｕｃｔｏｒ）トランジスタＴＰ１、第１及び第２のｎ型ＭＩＳトランジスタＴＮ１及びＴＮ３、第３及び第４のインバータ回路ＩＮＶ５、ＩＮＶ６を有するラッチＬ１とから構成される。更に、前記出力部３は、第２のｐ型ＭＩＳトランジスタＴＰ４、第３及び第４のｎ型ＭＩＳトランジスタＴＮ４、ＴＮ５、第５及び第６のインバータ回路ＩＮＶ７、ＩＮＶ８を有するラッチＬ２、及び第７のインバータ回路ＩＮＶ９から構成されるスタティック回路を用いて構成される。
【００４０】
具体的に、入力部１において、第１のインバータ回路ＩＮＶ１はクロック端子ＣＫを入力し、第２のインバータ回路ＩＮＶ１は前記第１のインバータ回路ＩＮＶ１の出力を入力とする。前記２入力ＮＯＲ回路ＮＯＲ１は、前記第２のインバータ回路ＩＮＶ２の出力と、前記入力端子Ｄを入力としており、更に、制御ノードｎｃを出力としている。
【００４１】
また、前記制御部２において、第１のｐ型ＭＩＳトランジスタＴＰ１は、ソースが電源に接続され、ゲートが前記クロック端子ＣＫに接続され、ドレインが前記入力部１からの伝送ノードｎｔに接続される。また、第１及び第２のｎ型ＭＩＳトランジスタＴＮ１、ＴＮ３は、前記伝送ノードｎｔと接地電位との間に順不同で直列接続されていて、そのうち第２のｎ型ＭＩＳトランジスタＴＮ１は、ゲートがクロック端子ＣＫに接続される。また、第２のｎ型ＭＩＳトランジスタＴＮ３は、ゲートが前記入力部１の制御ノードｎｃに接続される。更に、前記ラッチＬ１は前記伝送ノードｎｔに接続される。
【００４２】
加えて、出力部３において、第２のｐ型ＭＩＳトランジスタＴＰ４は、ソースが前記電源に接続され、ゲートが前記制御部２の伝送ノードｎｔに接続され、ドレインが出力ノードＯに接続される。また、第３及び第４のｎ型ＭＩＳトランジスタＴＮ４、ＴＮ５は、前記出力ノードＯと接地電位との間に順不同で直列接続されていて、そのうち第３のｎ型ＭＩＳトランジスタＴＮ４は、ゲートがクロック端子ＣＫに接続され、また第４のｎ型ＭＩＳトランジスタＴＮ５は、ゲートが前記制御部２の伝送ノードｎｔに接続される。更に、前記ラッチＬ２は前記出力ノードＯに接続され、前記第７のインバータ回路ＩＮＶ９は、前記出力ノードＯを入力とし、出力端子Ｑを出力としている。
【００４３】
前記入力部１において、制御ノードｎｃは入力信号Ｄを制御部２へ取り込む期間を制御し、伝送ノードｎｔは取り込んだ入力信号を出力部３に伝え、インバータ回路ＩＮＶ１〜ＩＮＶ２とＮＯＲ回路ＮＯＲ１はクロック信号ＣＫを遅延させて制御ノードｎｃに信号を出力し、制御部２のラッチＬ１は伝送ノードｎｔのレベルを保持し、出力部３のラッチＬ２は出力信号Ｑのレベルを保持し、インバータ回路ＩＮＶ９は出力信号を調整する役割を持っている。
【００４４】
次に、図１に示したフリップフロップ回路の動作を説明する。図２に示したタイミングチャートにおいて、あるクロック周期内で、クロック信号ＣＫがローレベルのとき（同タイミングチャートの時点ｔ１、ｔ４、ｔ７に対応）、制御部２では、ｐ型ＭＩＳトランジスタＴＰ１がオンであるので、伝送ノードｎｔはハイレベルに待機されるが、ｐ型ＭＩＳトランジスタＴＰ４と２個のｎ型ＭＩＳトランジスタＴＮ１、ＴＮ４とがオフであるので、入力信号Ｄは制御部２に取り込まれもせず且つ出力部３へ伝送されることもない。従って、出力端子Ｑには、ラッチＬ２によって該クロック周期内に出力部３に取り込まれたデータが保持される。
【００４５】
また、クロック信号ＣＫがローレベルであり且つ入力信号Ｄがローレベルである場合（図２のタイミングチャートにおけるｔ４末期に対応）には、入力部１のＮＯＲ回路ＮＯＲ１によって、制御部２では、制御ノードｎｃがハイレベルとなり、ｎ型ＭＩＳトランジスタＴＮ３がオンとなるので、次のクロック周期内で入力信号を制御部２へ取り込むことのできる状態（以下、入力待機状態と呼ぶ）となる。逆に、クロック信号ＣＫがローレベルであり且つ入力信号Ｄがハイレベルである場合（同図のタイミングチャートにおけるｔ１末期に対応）には、ＮＯＲ回路ＮＯＲ１によって、制御部２の制御ノードｎｃがローレベルとなり、ｎ型ＭＩＳトランジスタＴＮ３がオフとなるので、次のクロック周期内で入力信号を制御部２へ取り込みができない状態（以下、入力拒否状態と呼ぶ）となる。
【００４６】
そして、次のクロック周期内において、クロック信号ＣＫがハイレベルとなった瞬間、入力待機状態である場合（同図のタイミングチャートのｔ５に対応）には、入力部１のインバータ回路ＩＮＶ１、ＩＮＶ２及びＮＯＲ回路ＮＯＲ１が生じさせる遅延時間を経て、制御部２の制御ノードｎｃがハイレベルからローレベルとなる。この期間（評価期間）、制御部２では、２個のｎ型ＭＩＳトランジスタＴＮ１、ＴＮ３が共にオンとなるので、伝送ノードｎｔはローレベルとなり、そのまま出力部３のｐ型ＭＩＳトランジスタＴＰ４を介して出力信号Ｑがローレベルとなる。一方、評価期間に入っても終始入力拒否状態であった場合（同図のタイミングチャートにおけるｔ２に対応）には、制御部２の伝送ノードｎｔはハイレベルのままであるので、出力部３の２個のｎ型ＭＩＳトランジスタＴＮ４、ＴＮ５がオンとなり、出力信号Ｑがハイレベルとなる。
【００４７】
また、評価期間の終了直後からＣＫがローレベルとなるときまで（同図のタイミングチャートにおけるｔ３、ｔ６に対応）は、伝送ノードｎｔ及び出力信号Ｑのレベルは、制御部２のラッチＬ１及び出力部３のラッチＬ２によって保持される。
【００４８】
このように、本実施の形態によれば、制御ノードｎｃのレベルを入力信号Ｄで制御できるようにして、制御部２のｎ型ＭＩＳトランジスタＴＮ３が、図７に示した従来回路の２個のｎ型ＭＩＳトランジスタＴＮ２、ＴＮ３の機能を集約したので、入力信号Ｄを受けるｎ型ＭＩＳトランジスタ（図７のｎ型ＭＩＳトランジスタＴＮ２）を設ける必要はなくなり、制御部２の入力を受けるｎ型ＭＩＳトランジスタの直列段数を２個に削減することができる。従って、クロック信号ＣＫがハイレベルとなってから出力端子Ｑに出力される場合にフリップフロップ回路の動作を高速化できる。
【００４９】
（第２の実施の形態）
以下、本発明の第２の実施の形態のフリップフロップ回路について図面を参照しながら説明する。
【００５０】
図３は本実施の形態におけるフリップフロップ回路の構成を示す。また、図４は、このフリップフロップ回路の動作を示すタイムチャートである。
【００５１】
図３に示したフリップフロップ回路は、図８に示した第２の従来回路を改善するために、請求項４〜請求項６に係る発明を実現した一構成例を示す、
図３において、入力部１は、第１及び第２のインバータ回路ＩＮＶ１、ＩＮＶ２と、２入力ＮＯＲ回路ＮＯＲ１と、第３のインバータ回路ＩＮＶ４とから構成される。また、制御部２は、第１及び第２の制御ノードｎｃ１、ｎｃ２及び伝送ノードｎｔを有すると共に、第１及び第２のｐ型ＭＩＳトランジスタＴＰ１、ＴＰ２と、第１及び第２のｎ型ＭＩＳトランジスタＴＮ１、ＴＮ３から構成される。更に、出力部３は、第３のｐ型ＭＩＳトランジスタＴＰ４と、第３〜第５のｎ型ＭＩＳトランジスタＴＮ４、ＴＮ７及びＴＮ５と、第４及び第５のインバータ回路ＩＮＶ７、ＩＮＶ８を有するラッチＬと、第６のインバータ回路ＩＮＶ９とから構成される。
【００５２】
前記入力部１において、第１のインバータ回路ＩＮＶ１はクロック端子ＣＫを入力とし、第２のインバータ回路ＩＮＶ２は前記前記第１のインバータ回路ＩＮＶ１の出力を入力とする。また、２入力ＮＯＲ回路ＮＯＲ１は、前記第２のインバータ回路ＩＮＶ２の出力と、入力端子ＣＫとを入力とし、第１の制御ノードｎｃ１を出力としている。更に、第３のインバータ回路ＩＮＶ４は、前記第２のインバータ回路ＩＮＶ１の出力を入力とし、第２の制御ノードｎｃ２を出力としている。
【００５３】
また、前記制御部２において、第１のｐ型ＭＩＳトランジスタＴＰ１は、ソースが電源に接続され、ゲートがクロック端子ＣＫに接続され、ドレインが伝送ノードｎｔに接続される。第１及び第２のｎ型ＭＩＳトランジスタＴＮ１、ＴＮ３は、伝送ノードｎｔと接地電位との間に順不同で直列接続され、そのうち第１のｎ型ＭＩＳトランジスタＴＮ１は、ゲートがクロック端子ＣＫに接続され、第２のｎ型ＭＩＳトランジスタＴＮ３は、ゲートが第１の制御ノードｎｃ１に接続される。更に、第２のｐ型ＭＩＳトランジスタＴＰ２は、ソースが電源に接続され、ゲートが第１の制御ノードｎｃ１に接続され、ドレインが伝送ノードｎｔに接続される。
【００５４】
更に、前記出力部３において、第３のｐ型ＭＩＳトランジスタＴＰ４は、ソースが電源に接続され、ゲートが前記制御部２の伝送ノードｎｔに接続され、ドレインが出力ノードＯに接続される。前記第３〜第５のｎ型ＭＩＳトランジスタＴＮ４、ＴＮ７、ＴＮ５は、前記出力ノードＯと接地電位との間に順不同で直列接続されていて、そのうち第５のｎ型ＭＩＳトランジスタＴＮ３は、ゲートがクロック端子ＣＫに接続され、第４のｎ型ＭＩＳトランジスタＴＮ７は、ゲートが第２の制御ノードｎｃ２に接続され、第５のｎ型ＭＩＳトランジスタＴＮ５は、ゲートが制御部２の伝送ノードｎｔに接続される。加えて、ラッチＬは前記出力ノードＯに接続され、第６のインバータＩＮＶ９は前記出力ノードＯを入力とし、出力端子Ｑを出力とする。
【００５５】
また、入力部１において、インバータ回路ＩＮＶ１、ＩＮＶ２及びＮＯＲ回路ＮＯＲ１は、クロック信号ＣＫを遅延させて第１の制御ノードｎｃ１に信号を出力し、インバータ回路ＩＮＶ１〜ＩＮＶ３はクロック信号ＣＫを遅延させて第２の制御ノードｎｃ２に信号を出力する。更に、前記制御部２において、第１の制御ノードｎｃ１は入力信号Ｄを入力部１から制御部２へ取り込む期間を制御し、第２の制御ノードｎｃ２は、伝送ノードｎｔの信号を出力部３に取り込む期間を制御し、伝送ノードｎｔは取り込んだ入力信号を制御部２から出力部３に伝える。また、出力部３において、ラッチＬは出力信号Ｑのレベルを保持し、インバータ回路ＩＮＶ９は出力信号を調整する役割を持っている。
【００５６】
次に図３に示したフリップフロップ回路の動作を説明する。
【００５７】
図４に示したタイミングチャートにおいて、あるクロック周期内で、クロック信号ＣＫがローレベルのとき（同図のタイミングチャートの時点ｔ１、ｔ４、ｔ７に対応）には、制御部２のｐ型ＭＩＳトランジスタＴＰ１がオンであるので、伝送ノードｎｔはハイレベルに待機されるが、制御部２のｎ型ＭＩＳトランジスタＴＮ１並びに出力部３のｐ型ＭＩＳトランジスタＴＰ４、ｎ型ＭＩＳトランジスタＴＮ４がオフであるので、入力信号Ｄは制御部２に取り込まれもせず出力部３へ伝送されることもなく、出力端子Ｑには、出力部３のラッチＬによって該クロック周期内に出力部３に取り込まれたデータが保持される。
【００５８】
また、クロック信号ＣＫがローレベルであり且つ入力信号Ｄがローレベルである場合（同図のタイミングチャートにおけるｔ４末期に対応）には、入力部１のＮＯＲ回路ＮＯＲ１によって、制御部２では、第１の制御ノードｎｃ１がハイレベルとなり、ｎ型ＭＩＳトランジスタＴＮ３がオンとなるので、次のクロック周期内で入力信号を制御部２へ取り込むことのできる状態（入力待機状態）となる。逆に、クロック信号ＣＫがローレベルであり且つ入力信号Ｄがハイレベルである場合（タイミングチャートにおけるｔ１末期に対応）には、入力部１のＮＯＲ回路ＮＯＲ１によって、制御部２では、第１の制御ノードｎｃ１がローレベルとなり、ｎ型ＭＩＳトランジスタＴＮ３がオフとなるので、次のクロック周期内で入力信号を制御部２へ取り込みできない状態（入力拒否状態）となる。
【００５９】
次のクロック周期内において、クロック信号ＣＫがハイレベルとなった瞬間、入力待機状態である場合（タイミングチャートにおけるｔ５に対応）には、入力部１のインバータ回路ＩＮＶ１、ＩＮＶ２及びＮＯＲ回路ＮＯＲ１が生じさせる遅延時間を経て、制御部２の第１の制御ノードｎｃ１がハイレベルからローレベルとなる。この期間（以下、第１の評価期間と呼ぶ）、制御部２のｎ型ＭＩＳトランジスタＴＮ１、ＴＮ３は共にオンとなるので、伝送ノードｎｔはローレベルとなり、そのまま出力部３のｐ型ＭＩＳトランジスタＴＰ４を介して出力信号Ｑがローレベルとなる。しかし、この第１の評価期間に入っても、終始入力拒否状態であった場合（タイミングチャートにおけるｔ２に対応）には、制御部２の伝送ノードｎｔはハイレベルのままであるので、出力部３の２個のｎ型ＭＩＳトランジスタＴＮ４、ＴＮ５がオンとなる。従って、ｎ型ＭＩＳトランジスタＴＮ７がオンであれば、出力信号Ｑはハイレベルとなる。
【００６０】
ここで、仮に、出力部３のｎ型ＭＩＳトランジスタＴＮ５が接地電位に接続されていたとすれば、クロック信号ＣＫがハイレベルの期間であれば、何時でも、入力部１のＮＯＲ回路ＮＯＲ１、制御部２のｐ型ＭＩＳトランジスタＴＰ２、及び出力部３のｎ型ＭＩＳトランジスタＴＮ４、ＴＮ５の働きによって、入力信号Ｄからのハイレベルの信号を出力部３へ伝送させてしまい、フリップフロップ回路の誤動作を起こす可能性がある。この問題を解決する役割を担うのが、制御部２の第２の制御ノードｎｃ２及び出力部３のｎ型ＭＩＳトランジスタＴＮ７である。すなわち、クロック信号ＣＫがハイレベルとなった瞬間、入力部１のインバータ回路ＩＮＶ１、ＩＮＶ２、ＩＮＶ４が生じさせる遅延時間を経て、第２の制御ノードｎｃ２がハイレベルからローレベルとなる期間（以下、第２の評価期間と呼ぶ）を過ぎると、出力部３のｎ型ＭＩＳトランジスタＴＮ７がオフとなるので、出力端子Ｑにハイレベルの信号が伝わることのできる期間を第２の評価期間に限定することができる。
【００６１】
また、前記第１の評価期間及び第２の評価期間の終了直後からクロック信号ＣＫがローレベルとなるときまで（タイミングチャートにおけるｔ３、ｔ６に対応）は、制御部２のｐ型ＭＩＳトランジスタＴＰ２によって伝送ノードｎｔはハイレベルに保持され、出力信号Ｑのレベルは出力部３のラッチＬによって保持される。
【００６２】
このように、本実施の形態によれば、第１の制御ノードｎｃ１のレベルを入力信号Ｄで制御できるようにして、制御部２のｎ型ＭＩＳトランジスタＴＮ３が、図８に示した従来回路の２個のｎ型ＭＩＳトランジスタＴＮ２、ＴＮ３の機能を集約したので、入力信号Ｄを受けるｎ型ＭＩＳトランジスタ（図８のｎ型ＭＩＳトランジスタＴＮ２）を設ける必要がなくなり、制御部２の入力を受けるｎ型ＭＩＳトランジスタの直列段数を２段に削減することができる。従って、クロック信号ＣＫがハイレベルとなってから出力端子Ｑに出力される場合にフリップフロップ回路の動作を高速化できる。
【００６３】
（第３の実施の形態）
以下、本発明の第３の実施の形態のフリップフロップ回路について図面を参照しながら説明する。
【００６４】
図５は本実施の形態におけるフリップフロップ回路の構成を示す。また、図６はこのフリップフロップ回路の動作を示すタイムチャートである。
【００６５】
本実施の形態のフリップフロップ回路は、図３に示した第２の実施の形態のフリップフロップ回路を改善するために、請求項７〜請求項９に係る発明を実現した一構成例を示す。
【００６６】
図５において、入力部１は、第１〜第３のインバータ回路ＩＮＶ１、ＩＮＶ２及びＩＮＶ４と、第１及び第２のｎ入力ＮＯＲ回路ＮＯＲ１、ＮＯＲ２とを有する。また、制御部２は、第１及び第２の制御ノードｎｃ１、ｎｃ２及び伝送ノードｎｔを有すると共に、第１及び第２のｐ型ＭＩＳトランジスタＴＰ１、ＴＰ２と、第１及び第２のｎ型ＭＩＳトランジスタＴＮ１、ＴＮ３を有する。更に、出力部３は、第３のｐ型ＭＩＳトランジスタＴＰ４と、第３及び第４のｎ型ＭＩＳトランジスタＴＮ７、ＴＮ４と、第４〜第６のインバータ回路ＩＮＶ７〜ＩＮＶ９とを有する。
【００６７】
前記入力部１において、第１のインバータ回路ＩＮＶ１はクロック端子ＣＫを入力とし、第２のインバータ回路ＩＮＶ２は、前記第１のインバータ回路ＩＮＶ１の出力を入力とする。更に、第１の２入力ＮＯＲ回路ＮＯＲ１は、前記第２のインバータ回路ＩＮＶ２の出力と入力端子Ｄとを入力とし、第１の制御ノードｎｃ１を出力としている。また、第３のインバータ回路ＩＮＶ４は入力端子Ｄを入力とし、第２の２入力ＮＯＲ回路ＮＯＲ２は、前記第２及び第３のインバータ回路ＩＮＶ２、ＩＮＶ４の出力を入力とし、第２の制御ノードｎｃ２を出力としている。
【００６８】
また、前記制御部２において、第１のｐ型ＭＩＳトランジスタＴＰ１は、ソースが電源に接続され、ゲートがクロック端子ＣＫに接続され、ドレインが伝送ノードｎｔに接続される。また、第１及び第２のｎ型ＭＩＳトランジスタＴＮ１、ＴＮ３は、伝送ノードｎｔと接地電位との間に順不同で直列接続され、そのうち第１のｎ型ＭＩＳトランジスタＴＮ１は、ゲートがクロック端子ＣＫに接続され、第２のｎ型ＭＩＳトランジスタＴＮ３は、ゲートが第１の制御ノードｎｃ１に接続される。更に、第２のｐ型ＭＩＳトランジスタＴＰ２は、ソースが電源に接続され、ゲートが第１の制御ノードｎｃ１に接続され、ドレインが伝送ノードｎｔに接続される。
【００６９】
更に、出力部３において、第３のｐ型ＭＩＳトランジスタＴＰ４は、ソースが前記電源に接続され、ゲートが前記制御部２の伝送ノードｎｔに接続され、ドレインが出力ノードＯに接続される。また、第３及び第４のｎ型ＭＩＳトランジスタＴＮ４、ＴＮ７は、前記出力ノードＯと接地電位との間に順不同で直列接続され、そのうち第３のｎ型ＭＩＳトランジスタＴＮ４は、ゲートがクロック端子ＣＫに接続され、第４のｎ型ＭＩＳトランジスタＴＮ７は、ゲートが前記制御部２の第２の制御ノードｎｃ２に接続される。また、ラッチＬは前記出力ノードＯに接続され、第６のインバータ回路ＩＮＶ９は前記出力ノードＯを入力とし、出力端子Ｑを出力としている。
【００７０】
また、入力部１において、インバータ回路ＩＮＶ１〜ＩＮＶ２及びＮＯＲ回路ＮＯＲ１は、クロック信号ＣＫを遅延させて第１の制御ノードｎｃ１に信号を出力し、インバータ回路ＩＮＶ１〜ＩＮＶ２及びＮＯＲ回路ＮＯＲ２はクロック信号ＣＫを遅延させて第２の制御ノードｎｃ２に信号を出力する。また、制御部２において、第１の制御ノードｎｃ１は入力信号Ｄを制御部２へ取り込む期間を制御し、第２の制御ノードｎｃ２は出力部３が伝送ノードｎｔの信号を取り込む期間を制御し、伝送ノードｎｔは取り込んだ入力信号Ｄを出力部３に伝える。更に、出力部３において、ラッチＬは出力端子Ｑの出力信号のレベルを保持し、インバータ回路ＩＮＶ９は出力信号を調整する役割を持つ。
【００７１】
次に、図５に示したフリップフロップ回路の動作を説明する。
【００７２】
図６に示したタイミングチャートにおいて、あるクロック周期内で、クロック信号ＣＫがローレベルの場合（同タイミングチャートの時点ｔ１、ｔ４、ｔ７に対応）には、制御部２のｐ型ＭＩＳトランジスタＴＰ１がオンであるので、伝送ノードｎｔはハイレベルに待機されるが、制御部２のｎ型ＭＩＳトランジスタＴＮ１、出力部３のｐ型ＭＩＳトランジスタＴＰ４及びｎ型ＭＩＳトランジスタＴＮ４がオフであるので、入力信号Ｄは制御部２に取り込まれもせず出力部３へ伝送されることもなく、出力端子Ｑには出力部３のラッチＬによって該クロック周期内に出力部３に取り込まれたデータが保持される。
【００７３】
また、クロック信号ＣＫがローレベルであり且つ入力信号Ｄがローレベルである場合（タイミングチャートにおけるｔ４末期に対応）には、入力部１のＮＯＲ回路ＮＯＲ１によって、制御部２の第１の制御ノードｎｃ１がハイレベルとなり、ｎ型ＭＩＳトランジスタＴＮ３がオンとなるので、次のクロック周期内で入力信号を制御部２へ取り込むことのできる状態（以下、第１の入力待機状態と呼ぶ）となる。このとき、入力部１のＮＯＲ回路ＮＯＲ２によって制御部２の第２の制御ノードｎｃ２がローレベルとなり、出力部３のｎ型ＭＩＳトランジスタＴＮ７がオフとなるので、次のクロック周期内で入力信号を出力部３へ伝送できない状態（以下、第２の入力拒否状態と呼ぶ）となる。
【００７４】
逆に、クロック信号ＣＫがローレベルであり且つ入力信号Ｄがハイレベルである場合（タイミングチャートにおけるｔ１に対応）には、入力部１のＮＯＲ回路ＮＯＲ１によって、制御部２の第１の制御ノードｎｃ１がローレベルとなり、ｎ型ＭＩＳトランジスタＴＮ３がオフとなるので、次のクロック周期内で入力信号が制御部２へ取り込みできない状態（以下、第１の入力拒否状態と呼ぶ）となる。このとき、入力部１のＮＯＲ回路ＮＯＲ２によって、制御部２の第２の制御ノードｎｃ２がハイレベルとなり、出力部３のｎ型ＭＩＳトランジスタＴＮ７がオンとなるので、次のクロック周期内で入力信号が出力部３へ伝送できる状態（以下、第２の入力待機状態と呼ぶ）となる。
【００７５】
そして、次のクロック周期内において、クロック信号ＣＫがハイレベルとなった瞬間、第１の入力待機状態である場合（同図のタイミングチャートのｔ５に対応）には、入力部１のインバータ回路ＩＮＶ１、ＩＮＶ２及びＮＯＲ回路ＮＯＲ１が生じさせる遅延時間を経て、制御部２の第１の制御ノードｎｃ１がハイレベルからローレベルとなる。この期間（以下、第１の評価期間と呼ぶ）、２個のｎ型ＭＩＳトランジスタＴＮ１及びＴＮ３は共にオンとなるので、伝送ノードｎｔはローレベルとなり、そのまま出力部３のｐ型ＭＩＳトランジスタＴＰ４を介して出力信号Ｑがローレベルとなる。
【００７６】
一方、クロック信号ＣＫがハイレベルとなった瞬間、第２の入力待機状態である場合（同図のタイミングチャートにおけるｔ２に対応）には、入力部１のインバータ回路ＩＮＶ１、ＩＮＶ２及びＮＯＲ回路ＮＯＲ２が生じさせる遅延時間を経て、第２の制御ノードｎｃ２がハイレベルからローレベルとなる。この期間（以下、第２の評価期間と呼ぶ）、出力部３のｎ型ＭＩＳトランジスタＴＮ４及びＴＮ７は共にオンとなるので、出力信号Ｑがハイレベルとなる。
【００７７】
また、前記第１の評価期間内又は第２の評価期間内において、入力部１のインバータ回路ＩＮＶ４の働きによって、第１の入力待機状態である場合には第２の入力拒否状態になり、一方、第２の入力待機状態である場合には第１の入力拒否状態になるため、異なる２つのレベルが該期間内で同時に出力部３に伝送されることはない。
【００７８】
次に、前記第１の評価期間及び第２の評価期間の終了直後からクロック信号ＣＫがローレベルとなるときまで（同図のタイミングチャートのｔ３、ｔ６に対応）は、入力部１の２つのＮＯＲ回路ＮＯＲ１、ＮＯＲ２と制御部２のｐ型ＭＩＳトランジスタＴＰ２の働きによって、出力部３のｐ型ＭＩＳトランジスタＴＰ４及びｎ型ＭＩＳトランジスタＴＮ７がオフとなるので、出力信号Ｑのレベルは出力部３のラッチＬによって該期間内で出力部３に伝送されたデータのレベルに保持される。
【００７９】
このように、本実施の形態によれば、第１の制御ノードｎｃ１と第２の制御ノードｎｃ２のレベルを相補的に入力信号Ｄで制御できるようにして、制御部２のｎ型ＭＩＳトランジスタＴＮ３が、図８に示した従来回路の２個のｎ型ＭＩＳトランジスタＴＮ２、ＴＮ３の機能を集約すると共に、出力部３のｎ型ＭＩＳトランジスタＴＮ７が、図３に示した第２の実施の形態の出力部３の２個のｎ型ＭＩＳトランジスタＴＮ５、ＴＮ７の機能を集約したので、制御部２で入力を受けるｎ型ＭＩＳトランジスタの直列段数を２個に削減することができると共に、出力部３で入力を受けるｎ型ＭＩＳトランジスタの直列段数をも２個に削減することができる。従って、クロック信号ＣＫがハイレベルとなってから出力端子Ｑから信号が出力される場合のフリップフロップ回路の動作を一層に高速化することができる。
【００８０】
【発明の効果】
以上説明したように、請求項１〜請求項９記載の発明によれば、クロック周期に比べて短いパルス幅の期間にデータ取り込みを行うフリップフロップ回路において、クロック入力信号及びデータ入力信号を受ける各ｎ型ＭＩＳトランジスタの直列接続段数を少なくしたので、クロック信号がＨレベルになってから出力端子から出力信号が出力されるまでのフリップフロップ回路の動作の高速化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるフリップフロップ回路の構成を示す図である。
【図２】同フリップフロップ回路の動作を示すタイムチャート図である。
【図３】本発明の第２の実施の形態におけるフリップフロップ回路の構成を示す図である。
【図４】同フリップフロップ回路の動作を示すタイムチャート図である。
【図５】本発明の第３の実施の形態におけるフリップフロップ回路の構成を示す図である。
【図６】同フリップフロップ回路の動作を示すタイムチャート図である。
【図７】従来のフリップフロップ回路の構成を示す図である。
【図８】他の従来のフリップフロップ回路のを構成を示す図である。
【符号の説明】
１ 入力部
２ 制御部
３ 出力部
Ｄ 入力端子
ＣＫ クロック端子
Ｑ 出力端子
ＴＮ１〜ＴＮ７ ｎ型ＭＩＳトランジスタ
ＴＰ１〜ＴＰ４ ｐ型ＭＩＳトランジスタ
ＩＮＶ１〜ＩＮＶ９ インバータ回路
ＮＯＲ１、ＮＯＲ２ ２入力ＮＯＲ回路
Ｌ、Ｌ１、Ｌ２ ラッチ
ｎｃ 制御ノード
ｎｃ１ 第１の制御ノード
ｎｃ２ 第２の制御ノード
ｎｔ 伝送ノード[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a flip-flop circuit that operates at high speed.
[0002]
[Prior art]
In general, in a logic circuit of a semiconductor integrated circuit, a flip-flop circuit occupies a large proportion of its area, power consumption, and critical path delay, and it is desired to reduce the area, power consumption, and speed of this flip-flop circuit. It is.
[0003]
2. Description of the Related Art A flip-flop circuit using a latch circuit that captures data during a pulse width shorter than a clock cycle has been proposed for high-speed applications. Hereinafter, two conventional examples of the flip-flop circuit having such a configuration will be described.
[0004]
The first conventional example is a flip-flop circuit described in Patent Document 1, which is a configuration example of a flip-flop circuit called an SDFF (semi-dynamic flip-flop) shown in FIG.
[0005]
The flip-flop circuit shown in FIG. 7 includes an input unit 1 and an output unit 3. The input unit 1 includes inverter circuits INV1 to INV2, a two-input NAND circuit NAND1, a p-type MIS transistor TP1, n-type MIS transistors TN1 to TN3, and inverter circuits INV5 to INV6. The output unit 3 includes a p-type MIS transistor TP4, n-type MIS transistors TN4 to TN5, and inverter circuits INV7 to INV9.
[0006]
The control node nc of the input unit 1 controls the input signal D input period, the transmission node nt transmits the input signal to the output unit 3, and the inverter circuits INV1, INV2 and the two-input NAND circuit NAND1 The clock signal CK is delayed to output a signal to the control node nc, and the two inverter circuits INV5 and INV6 forming the latch hold the level of the transmission node nt. Further, in the output unit 3, the two inverter circuits INV7 and INV8 constituting the latch have a role of maintaining the level of the output signal Q, and the inverter circuit INV9 is caused by the influence of crosstalk noise applied to the output wiring. It has the role of adjusting the output signal, such as preventing the data held by the two inverter circuits INV7 and INV8 from changing, and preventing the operating speed from extremely dropping when the output load is large. ing.
[0007]
In a certain clock cycle, when the clock signal CK is at the low level, the p-type MIS transistor TP1 is on, so that the transmission node nt is at the high level and the control node nc waits at the high level. Since the MIS transistor TP4 and the n-type MIS transistors TN1 and TN4 are off, the input signal D is neither taken into the input unit 1 nor transmitted to the output unit 3. Therefore, the data taken in the output unit 3 within the clock cycle by the two inverter circuits INV7 and INV8 is held at the output terminal Q.
[0008]
In the next clock cycle, a period from the moment when the clock signal CK goes to the high level to the time when the control node nc goes from the high level to the low level after a delay time generated by the inverter circuits INV1, INV2 and the NAND circuit NAND1. (Hereinafter referred to as an evaluation period), the n-type MIS transistors TN1 and TN3 are both on. If the input signal D goes high before the end of the evaluation period, the n-type MIS transistor TN2 is turned on, so that the transmission node nt goes low, and the control node nc goes high immediately by the NAND circuit NAND1. Thus, the level of the transmission node nt is stabilized, and the output signal Q goes high through the p-type MIS transistor TP4. On the other hand, when the input signal D is always at the low level during the evaluation period, the transmission node nt remains at the high level, the n-type MIS transistors TN4 and TN5 are turned on, and the output signal Q becomes low. Become.
[0009]
Also, immediately after the end of the evaluation period and until CK goes low, the levels of the transmission node nt and the output signal Q are held by the inverter circuits INV5 to INV8.
[0010]
The second conventional example is a flip-flop circuit described in Patent Document 2, which is an example of a configuration of a flip-flop circuit called an HLFF (hybrid-latch flip-flop) shown in FIG.
[0011]
The flip-flop circuit shown in FIG. 8 includes an input unit 1 and an output unit 3. The input unit 1 includes three inverter circuits INV1 to INV3, three p-type MIS transistors TP1 to TP3, and three n-type MIS transistors TN1 to TN3. Further, the output unit 3 includes a p-type MIS transistor TP4, three n-type MIS transistors TN4 to TN6, and three inverter circuits INV7 to INV9.
[0012]
In the input unit 1, the control node nc controls a period during which the input signal D is captured and a period during which the signal is transmitted to the output unit 3, the transmission node nt transmits the captured input signal D, and the inverter circuits INV1 to INV3 control the clock signal. CK is delayed to output a signal to control node nc. In the output unit 3, two inverter circuits INV7 and INV8 forming a latch hold the level of the output signal Q, and the inverter circuit INV9 has a role of adjusting the output signal.
[0013]
In a certain clock cycle, when the clock signal CK is at the low level, the p-type MIS transistor TP1 is on, so that the transmission node nt is at the high level and the control node nc waits at the high level. Since the MIS transistor TP4 and the two n-type MIS transistors TN1 and TN4 are off, the input signal D is neither taken into the input unit 1 nor transmitted to the output unit 3, and the output terminal Q The data taken into the output unit 3 during the clock cycle is held by the inverter circuits INV7 and INV8 of the unit 3.
[0014]
In the next clock cycle, a period from the moment when the clock signal CK goes to the high level to the time when the control node nc goes from the high level to the low level after a delay time generated by the inverter circuits INV1 to INV3 of the input unit 1. In the (evaluation period), the two n-type MIS transistors TN1 and TN3 are both on. If the input signal D goes high before the end of the evaluation period, the n-type MIS transistor TN2 is turned on, and the transmission node nt goes low, leaving the output signal Q via the p-type MIS transistor TP4. Becomes high level. On the other hand, when the input signal D is always at the low level during the evaluation period, the transmission node nt remains at the high level, so that the three n-type MIS transistors TN4 to TN6 of the output unit 3 are turned on, and the output The signal Q becomes low level.
[0015]
Also, immediately after the end of the evaluation period and until the clock signal CK goes low, the level of the transmission node nt is held at the high level by the p-type MIS transistor TP3, and the level of the output signal Q is two Are held by the inverter circuits INV7 to INV8.
[0016]
[Patent Document 1]
U.S. Patent No. 5,917,355 and drawings
[Non-patent document 1]
ISSCC 96, PAPER SESSIONS FA 8
[0017]
[Problems to be solved by the invention]
However, in the conventional flip-flop circuit shown in FIGS. 7 and 8, the n-type MIS transistors TN1 to TN3 in the input unit 1 are connected in series, and the number of stages is as large as three. Therefore, when these transistors TN1 to TN3 are turned on, their combined resistance becomes high, the amount of current flowing through the series connection part decreases, and the operation speed decreases. As a result, the delay time from the application of the high-level signal from the clock terminal to the transmission of the low-level signal to the transmission node is large, and the overall delay time from the input of the clock signal to the output of the signal from the output terminal Q is large. There is a problem of increasing.
[0018]
Further, in the conventional flip-flop circuit shown in FIG. 8, the n-type MIS transistors TN4 to TN6 in the output section 3 are connected in series, and the number of stages is as large as three. There is a problem that the delay time from the input of the clock signal to the output of the signal from the output terminal Q increases.
[0019]
An object of the present invention is to provide a flip-flop circuit capable of operating at high speed by reducing the number of serial stages of n-type MIS transistors affecting critical path delay. is there.
[0020]
[Means for Solving the Problems]
In order to achieve the above object, the present invention devises the configuration of the flip-flop circuit shown in FIGS. The functions of the n-type MIS transistors are reduced to n-type MIS transistors smaller in number than those, and the number of series stages is reduced.
[0021]
Specifically, the flip-flop circuit according to the first aspect of the present invention includes an input terminal, a clock terminal, and an output terminal, and an input unit that receives the input terminal and the clock terminal as inputs and outputs a control node. A flip-flop comprising: a control unit that receives the clock terminal and the control node as inputs and outputs a transmission node; and an output unit that receives the clock terminal and the transmission node as inputs and outputs the output terminal. The input unit outputs a low-level signal to the control node when an input signal is applied to the input terminal, a signal having a level opposite to the input signal is applied to the input terminal, and the clock is applied to the input terminal. When a low-level signal is applied to the terminal, a high-level signal is output to the control node, and a signal of a level opposite to the input signal is output to the input terminal. Is applied and a high-level signal is applied to the clock terminal, a signal having the same level as the level immediately before the control node is output to the control node for a predetermined time, and then a low-level signal is output to the control node. Wherein the control section outputs a high-level signal to the transmission node when a low-level signal is applied to the clock terminal, applies a high-level signal to the clock terminal, and outputs a high-level signal to the control node. A low-level signal is output to the transmission node when the signal is applied. Further, when a high-level signal is applied to the clock terminal and a low-level signal is applied to the control node, the level immediately before the transmission node is output. The output unit outputs to the output terminal when a low-level signal is applied to the transmission node. And outputting a signal having a level opposite to the output signal to the output terminal when a high-level signal is applied to the clock terminal and a high-level signal is applied to the transmission node. When a low-level signal is applied to the transmission node and a high-level signal is applied to the transmission node, the level immediately before the output terminal is maintained.
[0022]
According to a second aspect of the present invention, in the flip-flop circuit according to the first aspect, the control unit includes a first n-type MIS transistor and a second n-type MIS transistor which are connected in series in any order between the transmission node and a ground potential. Wherein the clock terminal is connected to the gate of the first n-type MIS transistor, and the control node is connected to the gate of the second n-type MIS transistor.
[0023]
According to a third aspect of the present invention, in the flip-flop circuit according to the first aspect, the input unit includes a first inverter circuit having a clock terminal as an input, and an input having an output of the first inverter circuit as an input. Two inverter circuits, and a two-input NOR circuit having an output of the second inverter circuit, the input terminal as an input, and the control node as an output, wherein the control unit has a source connected to a power supply, A first p-type MIS transistor having a gate connected to the clock terminal, a drain connected to the transmission node, and a series connection in random order between the transmission node and a ground potential; and a gate connected to the clock terminal A first n-type MIS transistor, a second n-type MIS transistor having a gate connected to the control node, a third inverter circuit, And a latch connected to the transmission node, wherein the output unit has a source connected to the power supply, a gate connected to the transmission node, and a drain connected to the output node. A third n-type MIS transistor having a gate connected to the clock terminal, a third n-type MIS transistor connected in series between the output node and the ground potential, and a gate connected to the transmission node. A latch comprising a fourth n-type MIS transistor, a fifth inverter circuit and a sixth inverter circuit and connected to the output node, and a seventh inverter having the output node as an input and the output terminal as an output And a circuit.
[0024]
A flip-flop circuit according to a fourth aspect of the present invention includes an input terminal, a clock terminal, and an output terminal, receives the input terminal and the clock terminal as inputs, and connects a first control node and a second control node. An input unit to be output, a control unit to receive the clock terminal and the first control node as input, and a control unit to output a transmission node, and the clock terminal, the second control node, and the transmission node as input. A flip-flop circuit including an output unit that outputs the output terminal, wherein the input unit outputs a low-level signal to the first control node when an input signal is applied to the input terminal. When a signal at a level opposite to the input signal is applied to the input terminal and a low-level signal is applied to the clock terminal, a high-level signal is applied to the first control node. When a signal having a level opposite to the input signal is applied to the input terminal and a high-level signal is applied to the clock terminal, a signal having the same level as the level immediately before the first control node is applied for a predetermined time. Outputting a low-level signal to the first control node after outputting to the first control node; outputting a high-level signal to the second control node when a low-level signal is applied to the clock terminal; And when a high-level signal is applied to the clock terminal, outputting a high-level signal to the second control node for a predetermined time and then outputting a low-level signal to the second control node; The control unit outputs a high-level signal to the transmission node when a low-level signal is applied to the clock terminal, and outputs a low-level signal to the first control node. Is applied, a high-level signal is output to the transmission node. When a high-level signal is applied to the clock terminal and a high-level signal is applied to the first control node, a low-level signal is output to the transmission node. The output unit outputs an output signal to the output terminal when a low-level signal is applied to the transmission node, applies a high-level signal to the clock terminal, and outputs the second control signal. When a high-level signal is applied to the node and a high-level signal is applied to the transmission node, a signal having a level opposite to the output signal is output to the output terminal, and a low-level signal is applied to the clock terminal. A level immediately before the output terminal is held, a high-level signal is applied to the clock terminal, and a low-level signal is applied to the second control node. And when a high-level signal is applied to the transmission node, the level immediately before the output terminal is maintained.
[0025]
According to a fifth aspect of the present invention, in the flip-flop circuit according to the fourth aspect, the control unit includes a first n-type MIS transistor and a second n-type MIS transistor connected in series in any order between the transmission node and a ground potential. Wherein the clock terminal is connected to the gate of the first n-type MIS transistor, and the first control node is connected to the gate of the second n-type MIS transistor. And
[0026]
According to a sixth aspect of the present invention, in the flip-flop circuit according to the fourth aspect, the input unit includes a first inverter circuit having a clock terminal as an input, and an input having an output of the first inverter circuit as an input. Two inverter circuits, a two-input NOR circuit having the input of the output of the second inverter circuit and the input terminal and the output of the first control node, and the input of the output of the second inverter circuit. A third inverter circuit that outputs the second control node, wherein the control unit has a source connected to a power supply, a gate connected to the clock terminal, and a drain connected to the transmission node. A first p-type MIS transistor, a first n-type MIS transistor connected in series between the transmission node and a ground potential in any order, and a gate connected to the clock terminal; A second n-type MIS transistor having a gate and a gate connected to the first control node; a source connected to a power supply; a gate connected to the first control node; and a drain connected to the transmission node A third p-type MIS transistor having a source connected to the power supply, a gate connected to the transmission node, and a drain connected to the output node. A third n-type MIS transistor having a transistor connected in series between the output node and the ground potential in any order, a gate connected to the clock terminal, and a fourth n-type MIS transistor having a gate connected to the second control node N-type MIS transistor, a fifth n-type MIS transistor having a gate connected to the transmission node, a fourth inverter circuit, and a fifth inverter circuit A, a latch connected to the output node, as input said output node, characterized in that it comprises a sixth inverter circuit to output the output terminal.
[0027]
A flip-flop circuit according to a seventh aspect of the present invention includes an input terminal, a clock terminal, and an output terminal, wherein the input terminal and the clock terminal are input, and the first control node and the second control node are output. An input unit, a control unit that receives the clock terminal and the first control node as input and outputs a transmission node, and receives the clock terminal, the second control node and the transmission node as input, and outputs the output terminal. An output unit to be an output, wherein the input unit outputs a low-level signal to the first control node when an input signal is applied to the input terminal, and outputs the low-level signal to the input terminal. Outputting a high-level signal to the first control node when a signal having a level opposite to the input signal is applied and a low-level signal is applied to the clock terminal; When a signal at a level opposite to the input signal is applied to the input terminal and a high-level signal is applied to the clock terminal, a signal having the same level as the level immediately before the first control node is applied for a predetermined time to the first control node. A low-level signal is output to the first control node after being output to the control node, and when a signal having a level opposite to the input signal is applied to the input terminal, a low-level signal is output to the second control node. When the input signal is applied to the input terminal and the low-level signal is applied to the clock terminal, a high-level signal is output to the second control node, and the input signal is applied to the input terminal; When a high-level signal is applied to the clock terminal, a signal having the same level as the level immediately before the second control node is output to the second control node for a predetermined time. And outputting a low-level signal to the second control node after the operation, and the control unit outputs a high-level signal to the transmission node when a low-level signal is applied to the clock terminal. When a low-level signal is applied to the first control node, a high-level signal is output to the transmission node, a high-level signal is applied to the clock terminal, and a high-level signal is applied to the first control node. When outputting a low-level signal to the transmission node, the output unit outputs an output signal to the output terminal when a low-level signal is applied to the transmission node, and outputs a high-level signal to the clock terminal. Is applied and a high-level signal is applied to the second control node and a high-level signal is applied to the transmission node. A signal having a level opposite to the output signal is output. When a low-level signal is applied to the clock terminal, a level immediately before the output terminal is held, a high-level signal is applied to the clock terminal, and the second signal is applied. When a low-level signal is applied to the control node and a high-level signal is applied to the transmission node, the level immediately before the output terminal is maintained.
[0028]
According to an eighth aspect of the present invention, in the flip-flop circuit according to the seventh aspect, the control unit includes a first n-type MIS transistor and a second n-type MIS transistor connected in series in any order between the transmission node and a ground potential. Wherein the clock terminal is connected to the gate of the first n-type MIS transistor; the first control node is connected to the gate of the second n-type MIS transistor; A first p-type MIS transistor having a source connected to the power supply and a drain connected to the output node, and a third n-type MIS transistor connected in series between the output node and the ground potential in any order. , A fourth n-type MIS transistor, the transmission node is connected to the gate of the first p-type MIS transistor, and the third n-type MIS transistor The clock terminal connected to the gate of register, the second control node to the gate of the fourth n-type MIS transistor, characterized in that it is connected.
[0029]
According to a ninth aspect of the present invention, in the flip-flop circuit according to the seventh aspect, the input unit includes a first inverter circuit having a clock terminal as an input, and an input having an output of the first inverter circuit as an input. A second inverter circuit, an output of the second inverter circuit and the input terminal, a first two-input NOR circuit having the first control node as an output, and a third inverter having the input terminal as an input. And a second two-input NOR circuit that receives an output of the second inverter circuit and an output of the third inverter circuit as inputs, and outputs the second control node as an output. A first p-type MIS transistor having a source connected to the power supply, a gate connected to the clock terminal, and a drain connected to the transmission node; A first n-type MIS transistor having a gate connected to the clock terminal, a second n-type MIS transistor having a gate connected to the first control node, and a source. And a second p-type MIS transistor having a gate connected to the first control node, a drain connected to the transmission node, and the output unit having a source connected to the power supply. A third p-type MIS transistor having a gate connected to the transmission node, a drain connected to the output node, and a series connection in random order between the output node and a ground potential; and a gate connected to the clock terminal. A connected third n-type MIS transistor, a fourth n-type MIS transistor having a gate connected to the second control node, and a fourth inverter. Includes a circuit and a fifth inverter circuit, a latch connected to the output node, as input said output node, characterized in that it comprises a sixth inverter circuit to output the output terminal.
[0030]
As described above, in the flip-flop circuit according to the first aspect of the present invention, in the conventional circuit shown in FIG. 7, while the clock signal CK is at the low level, the input signal D is independent of the level of the control node nc. , The level of the control node nc is controlled by the input signal D. Therefore, the n-type MIS transistor TN2 for receiving the input signal D at the input unit 1 of the conventional circuit shown in FIG. 7 can be omitted, and the flip-flop in which the clock signal CK is output to the output terminal Q after it becomes high level The operation of the circuit is speeded up.
[0031]
In particular, according to the second and third aspects of the present invention, in the conventional circuit shown in FIG. 7, the number (three) of the n-type MIS transistors TN1 to TN3 connected in series at the input unit 1 can be reduced to two. The operation of the flip-flop circuit in the case where the clock signal CK is output to the output terminal Q after being at a high level can be sped up.
[0032]
In the flip-flop circuit according to the fourth aspect of the present invention, the input signal D is independent of the level of the control node nc while the clock signal CK is at the low level in the conventional circuit shown in FIG. Instead, since the level of the control node nc can be controlled by the input signal D, the n-type MOS transistor TN2 receiving the input signal D at the input unit 1 in the conventional circuit of FIG. The operation of the flip-flop circuit in the case where the signal is output to the output terminal Q after the signal becomes high level can be sped up.
[0033]
In particular, in the fifth and sixth aspects of the present invention, in the conventional circuit shown in FIG. 8, the number of n-type MIS transistors TN1 to TN3 connected in series at the input unit 1 can be reduced to two, and the clock signal CK Becomes high level, the operation of the flip-flop circuit when output to the output terminal Q can be accelerated.
[0034]
Further, in the flip-flop circuit according to the present invention, the input signal D is independent of the level of the control node nc while the clock signal CK is at the low level in the conventional circuit shown in FIG. Instead, the level of the control node nc can be controlled by the input signal D, and another control node independent of the control node nc is provided as an input to the output unit 3, and this another control node is controlled by the input signal D. 8, the n-type MIS transistor TN2 receiving the input signal D at the input unit 1 and the n-type MIS transistor TN5 receiving the transmission node at the output unit 3 in the conventional circuit of FIG. The operation of the flip-flop circuit can be sped up when the signal is output to the output terminal Q after CK goes high.
[0035]
In particular, according to the inventions described in claims 8 and 9, in the conventional circuit shown in FIG. 8, the number of n-type MIS transistors TN1 to TN3 connected in series at the input unit 1 can be reduced to two, and Operation of the flip-flop circuit when the number (three) of the n-type MIS transistors TN4 to TN6 connected in series can be reduced to two, and the clock signal CK is output to the output terminal Q after the clock signal CK goes high. Can be speeded up.
[0036]
BEST MODE FOR CARRYING OUT THE INVENTION
(First Embodiment)
Hereinafter, a flip-flop circuit according to a first embodiment of the present invention will be described with reference to the drawings.
[0037]
FIG. 1 is a circuit diagram of a flip-flop circuit according to the present embodiment. FIG. 2 is a time chart showing the operation of the flip-flop circuit.
[0038]
The flip-flop circuit shown in FIG. 1 is an example of a circuit which realizes the invention according to claims 1 to 3 in order to improve the first conventional example.
[0039]
In the figure, CK is a clock terminal, D is an input terminal, Q is an output terminal, 1 is an input unit, 2 is a control unit, and 3 is an output unit. The input unit 1 is configured using a dynamic circuit including first and second inverter circuits INV1 to INV2 and a two-input NOR circuit NOR1. The control unit 2 includes a transmission node nt, a first p-type MIS (Metal Insulator Semiconductor) transistor TP1, first and second n-type MIS transistors TN1 and TN3, and third and fourth inverters. And a latch L1 having circuits INV5 and INV6. Further, the output unit 3 includes a latch L2 having a second p-type MIS transistor TP4, third and fourth n-type MIS transistors TN4 and TN5, fifth and sixth inverter circuits INV7 and INV8, and a seventh Of the inverter circuit INV9.
[0040]
Specifically, in the input unit 1, the first inverter circuit INV1 receives the clock terminal CK, and the second inverter circuit INV1 receives the output of the first inverter circuit INV1. The two-input NOR circuit NOR1 receives the output of the second inverter circuit INV2 and the input terminal D, and outputs the control node nc.
[0041]
In the control unit 2, the first p-type MIS transistor TP1 has a source connected to a power supply, a gate connected to the clock terminal CK, and a drain connected to a transmission node nt from the input unit 1. . The first and second n-type MIS transistors TN1 and TN3 are connected in series in any order between the transmission node nt and the ground potential, and the second n-type MIS transistor TN1 has a gate whose clock is Connected to terminal CK. The gate of the second n-type MIS transistor TN3 is connected to the control node nc of the input unit 1. Further, the latch L1 is connected to the transmission node nt.
[0042]
In addition, in the output unit 3, the second p-type MIS transistor TP4 has a source connected to the power supply, a gate connected to the transmission node nt of the control unit 2, and a drain connected to the output node O. The third and fourth n-type MIS transistors TN4 and TN5 are connected in series in any order between the output node O and the ground potential, and the third n-type MIS transistor TN4 has a gate whose clock is The gate of the fourth n-type MIS transistor TN5 is connected to the transmission node nt of the control unit 2. Further, the latch L2 is connected to the output node O, and the seventh inverter circuit INV9 has the output node O as an input and the output terminal Q as an output.
[0043]
In the input unit 1, the control node nc controls a period during which the input signal D is input to the control unit 2, the transmission node nt transmits the input signal to the output unit 3, and the inverter circuits INV1 to INV2 and the NOR circuit NOR1 control the clock. The signal CK is delayed to output a signal to the control node nc, the latch L1 of the control unit 2 holds the level of the transmission node nt, the latch L2 of the output unit 3 holds the level of the output signal Q, and the inverter circuit INV9 Has the role of adjusting the output signal.
[0044]
Next, the operation of the flip-flop circuit shown in FIG. 1 will be described. In the timing chart shown in FIG. 2, when the clock signal CK is at a low level within a certain clock cycle (corresponding to times t1, t4, and t7 in the timing chart), in the control unit 2, the p-type MIS transistor TP1 is turned on. Therefore, the transmission node nt waits at a high level. However, since the p-type MIS transistor TP4 and the two n-type MIS transistors TN1 and TN4 are off, the input signal D is taken into the control unit 2. And is not transmitted to the output unit 3. Therefore, the data captured by the output unit 3 within the clock cycle by the latch L2 is held at the output terminal Q.
[0045]
When the clock signal CK is at the low level and the input signal D is at the low level (corresponding to the end of t4 in the timing chart of FIG. 2), the control circuit 2 controls the NOR circuit NOR1 of the input unit 1 Since the node nc becomes high level and the n-type MIS transistor TN3 is turned on, a state in which an input signal can be taken into the control unit 2 within the next clock cycle (hereinafter, referred to as an input standby state). Conversely, when the clock signal CK is at the low level and the input signal D is at the high level (corresponding to the end of t1 in the timing chart of FIG. 3), the NOR circuit NOR1 causes the control node nc of the control unit 2 to go low. Level, and the n-type MIS transistor TN3 is turned off, so that an input signal cannot be taken into the control unit 2 within the next clock cycle (hereinafter, referred to as an input rejection state).
[0046]
Then, in the next clock cycle, at the moment when the clock signal CK goes to the high level, if it is in the input standby state (corresponding to t5 in the timing chart of FIG. 4), the inverter circuits INV1, INV2, After a delay time generated by the NOR circuit NOR1, the control node nc of the control unit 2 changes from the high level to the low level. During this period (evaluation period), in the control unit 2, since the two n-type MIS transistors TN 1 and TN 3 are both turned on, the transmission node nt is at the low level, and is directly transmitted via the p-type MIS transistor TP 4 of the output unit 3. The output signal Q becomes low level. On the other hand, when the input rejection state has been entered all the way into the evaluation period (corresponding to t2 in the timing chart of FIG. 4), the transmission node nt of the control unit 2 remains at the high level. The two n-type MIS transistors TN4 and TN5 are turned on, and the output signal Q goes high.
[0047]
Also, immediately after the end of the evaluation period and until CK goes low (corresponding to t3 and t6 in the timing chart of FIG. 3), the level of the transmission node nt and the output signal Q are kept at the level of the latch L1 and the output of the control unit 2. It is held by the latch L2 of the unit 3.
[0048]
As described above, according to the present embodiment, the level of the control node nc can be controlled by the input signal D, and the n-type MIS transistor TN3 of the control unit 2 is replaced by two of the conventional circuit shown in FIG. Since the functions of the n-type MIS transistors TN2 and TN3 are integrated, there is no need to provide an n-type MIS transistor that receives the input signal D (the n-type MIS transistor TN2 in FIG. 7), and the n-type MIS transistor that receives the input of the control unit 2 Can be reduced to two. Accordingly, the operation of the flip-flop circuit can be sped up when the clock signal CK is output to the output terminal Q after it has become high level.
[0049]
(Second embodiment)
Hereinafter, a flip-flop circuit according to a second embodiment of the present invention will be described with reference to the drawings.
[0050]
FIG. 3 illustrates a configuration of the flip-flop circuit in this embodiment. FIG. 4 is a time chart showing the operation of the flip-flop circuit.
[0051]
The flip-flop circuit shown in FIG. 3 shows an example of a configuration that realizes the invention according to claims 4 to 6 in order to improve the second conventional circuit shown in FIG.
In FIG. 3, the input unit 1 includes first and second inverter circuits INV1 and INV2, a two-input NOR circuit NOR1, and a third inverter circuit INV4. Further, the control unit 2 has first and second control nodes nc1 and nc2 and a transmission node nt, and also has first and second p-type MIS transistors TP1 and TP2 and first and second n-type MIS transistors. It comprises transistors TN1 and TN3. Further, the output unit 3 includes a third p-type MIS transistor TP4, third to fifth n-type MIS transistors TN4, TN7, and TN5, and a latch L having fourth and fifth inverter circuits INV7 and INV8. , And a sixth inverter circuit INV9.
[0052]
In the input unit 1, the first inverter circuit INV1 receives a clock terminal CK as an input, and the second inverter circuit INV2 receives an output of the first inverter circuit INV1 as an input. The two-input NOR circuit NOR1 receives the output of the second inverter circuit INV2 and the input terminal CK as inputs, and outputs the first control node nc1. Further, the third inverter circuit INV4 receives an output of the second inverter circuit INV1 as an input, and outputs a second control node nc2.
[0053]
In the control unit 2, the first p-type MIS transistor TP1 has a source connected to the power supply, a gate connected to the clock terminal CK, and a drain connected to the transmission node nt. The first and second n-type MIS transistors TN1 and TN3 are connected in series in any order between the transmission node nt and the ground potential, and the first n-type MIS transistor TN1 has a gate connected to the clock terminal CK. , The second n-type MIS transistor TN3 has a gate connected to the first control node nc1. Further, the second p-type MIS transistor TP2 has a source connected to the power supply, a gate connected to the first control node nc1, and a drain connected to the transmission node nt.
[0054]
Further, in the output section 3, the third p-type MIS transistor TP4 has a source connected to the power supply, a gate connected to the transmission node nt of the control section 2, and a drain connected to the output node O. The third to fifth n-type MIS transistors TN4, TN7, TN5 are connected in series in any order between the output node O and the ground potential, and the fifth n-type MIS transistor TN3 has a gate. The gate of the fourth n-type MIS transistor TN7 is connected to the second control node nc2, and the gate of the fifth n-type MIS transistor TN5 is connected to the transmission node nt of the control unit 2. Is done. In addition, the latch L is connected to the output node O, the sixth inverter INV9 has the output node O as an input, and the output terminal Q as an output.
[0055]
In the input unit 1, the inverter circuits INV1, INV2 and the NOR circuit NOR1 delay the clock signal CK and output a signal to the first control node nc1, and the inverter circuits INV1 to INV3 delay the clock signal CK. A signal is output to the second control node nc2. Further, in the control unit 2, the first control node nc1 controls a period during which the input signal D is taken into the control unit 2 from the input unit 1, and the second control node nc2 outputs the signal of the transmission node nt to the output unit 3 The transmission node nt transmits the received input signal from the control unit 2 to the output unit 3. In the output unit 3, the latch L holds the level of the output signal Q, and the inverter circuit INV9 has a role of adjusting the output signal.
[0056]
Next, the operation of the flip-flop circuit shown in FIG. 3 will be described.
[0057]
In the timing chart shown in FIG. 4, when the clock signal CK is at a low level within a certain clock cycle (corresponding to times t1, t4, and t7 in the timing chart of FIG. 4), the p-type MIS transistor of the control unit 2 Since the TP1 is on, the transmission node nt waits at a high level. However, since the n-type MIS transistor TN1 of the control unit 2 and the p-type MIS transistor TP4 and the n-type MIS transistor TN4 of the output unit 3 are off, The input signal D is neither taken into the control unit 2 nor transmitted to the output unit 3, and the data taken into the output unit 3 within the clock cycle by the latch L of the output unit 3 is output to the output terminal Q. Will be retained.
[0058]
When the clock signal CK is at the low level and the input signal D is at the low level (corresponding to the end of t4 in the timing chart of FIG. 3), the NOR circuit NOR1 of the input unit 1 and the control unit 2 Since the control node nc1 is at a high level and the n-type MIS transistor TN3 is turned on, an input signal can be taken into the control unit 2 in the next clock cycle (input standby state). Conversely, when the clock signal CK is at the low level and the input signal D is at the high level (corresponding to the end of t1 in the timing chart), the NOR circuit NOR1 of the input unit 1 causes the control unit 2 to perform the first operation. Since the control node nc1 becomes low level and the n-type MIS transistor TN3 is turned off, an input signal cannot be taken into the control unit 2 within the next clock cycle (input rejection state).
[0059]
In the next clock cycle, at the moment when the clock signal CK goes to the high level, in the input standby state (corresponding to t5 in the timing chart), the inverter circuits INV1, INV2 and the NOR circuit NOR1 of the input unit 1 occur. After a delay time, the first control node nc1 of the control unit 2 changes from the high level to the low level. During this period (hereinafter, referred to as a first evaluation period), the n-type MIS transistors TN1 and TN3 of the control unit 2 are both turned on, so that the transmission node nt is at a low level, and the p-type MIS transistor TP4 of the output unit 3 is left as it is. , The output signal Q becomes low level. However, even if the first evaluation period is entered, if the input is always rejected (corresponding to t2 in the timing chart), the transmission node nt of the control unit 2 remains at the high level. 3, the two n-type MIS transistors TN4 and TN5 are turned on. Therefore, when the n-type MIS transistor TN7 is on, the output signal Q becomes high level.
[0060]
Here, assuming that the n-type MIS transistor TN5 of the output unit 3 is connected to the ground potential, the NOR circuit NOR1 of the input unit 1 and the control unit can be used at any time during the period when the clock signal CK is at the high level. The p-type MIS transistor TP2 and the n-type MIS transistors TN4 and TN5 of the output unit 3 transmit a high-level signal from the input signal D to the output unit 3 and cause a malfunction of the flip-flop circuit. there is a possibility. The role of solving this problem is the second control node nc2 of the control unit 2 and the n-type MIS transistor TN7 of the output unit 3. That is, at the moment when the clock signal CK goes to the high level, a period in which the second control node nc2 goes from the high level to the low level after a delay time generated by the inverter circuits INV1, INV2, and INV4 of the input unit 1 (hereinafter, referred to as “high”). After the second evaluation period), the n-type MIS transistor TN7 of the output unit 3 is turned off, so that the period during which a high-level signal can be transmitted to the output terminal Q is limited to the second evaluation period. be able to.
[0061]
In addition, immediately after the end of the first evaluation period and the second evaluation period and until the clock signal CK becomes low level (corresponding to t3 and t6 in the timing chart), the p-type MIS transistor TP2 of the control unit 2 operates. The transmission node nt is held at the high level, and the level of the output signal Q is held by the latch L of the output unit 3.
[0062]
As described above, according to the present embodiment, the level of the first control node nc1 can be controlled by the input signal D, and the n-type MIS transistor TN3 of the control unit 2 is replaced with the conventional circuit shown in FIG. Since the functions of the two n-type MIS transistors TN2 and TN3 are integrated, there is no need to provide an n-type MIS transistor for receiving the input signal D (the n-type MIS transistor TN2 in FIG. 8). The number of series stages of the type MIS transistor can be reduced to two. Accordingly, the operation of the flip-flop circuit can be sped up when the clock signal CK is output to the output terminal Q after it has become high level.
[0063]
(Third embodiment)
Hereinafter, a flip-flop circuit according to a third embodiment of the present invention will be described with reference to the drawings.
[0064]
FIG. 5 illustrates a configuration of the flip-flop circuit in this embodiment. FIG. 6 is a time chart showing the operation of the flip-flop circuit.
[0065]
The flip-flop circuit according to the present embodiment shows an example of a configuration realizing the inventions according to claims 7 to 9 in order to improve the flip-flop circuit according to the second embodiment shown in FIG.
[0066]
In FIG. 5, the input unit 1 includes first to third inverter circuits INV1, INV2, and INV4, and first and second n-input NOR circuits NOR1, NOR2. Further, the control unit 2 has first and second control nodes nc1 and nc2 and a transmission node nt, and also has first and second p-type MIS transistors TP1 and TP2 and first and second n-type MIS transistors. It has transistors TN1 and TN3. Further, the output unit 3 includes a third p-type MIS transistor TP4, third and fourth n-type MIS transistors TN7 and TN4, and fourth to sixth inverter circuits INV7 to INV9.
[0067]
In the input unit 1, the first inverter circuit INV1 receives a clock terminal CK as an input, and the second inverter circuit INV2 receives an output of the first inverter circuit INV1 as an input. Further, the first two-input NOR circuit NOR1 receives the output of the second inverter circuit INV2 and the input terminal D as inputs and outputs the first control node nc1. The third inverter circuit INV4 has an input terminal D as an input, the second two-input NOR circuit NOR2 has the inputs of the outputs of the second and third inverter circuits INV2 and INV4, and has a second control node nc2. Is output.
[0068]
In the control unit 2, the first p-type MIS transistor TP1 has a source connected to the power supply, a gate connected to the clock terminal CK, and a drain connected to the transmission node nt. The first and second n-type MIS transistors TN1 and TN3 are connected in series in any order between the transmission node nt and the ground potential. Among them, the first n-type MIS transistor TN1 has a gate connected to the clock terminal CK. The gate of the second n-type MIS transistor TN3 is connected to the first control node nc1. Further, the second p-type MIS transistor TP2 has a source connected to the power supply, a gate connected to the first control node nc1, and a drain connected to the transmission node nt.
[0069]
Further, in the output unit 3, the third p-type MIS transistor TP4 has a source connected to the power supply, a gate connected to the transmission node nt of the control unit 2, and a drain connected to the output node O. The third and fourth n-type MIS transistors TN4 and TN7 are connected in series in any order between the output node O and the ground potential. Among them, the third n-type MIS transistor TN4 has a gate connected to the clock terminal CK. And the gate of the fourth n-type MIS transistor TN7 is connected to the second control node nc2 of the control unit 2. The latch L is connected to the output node O. The sixth inverter circuit INV9 has the output node O as an input and the output terminal Q as an output.
[0070]
In the input unit 1, the inverter circuits INV1 to INV2 and the NOR circuit NOR1 delay the clock signal CK and output a signal to the first control node nc1, and the inverter circuits INV1 to INV2 and the NOR circuit NOR2 output the clock signal CK. And outputs a signal to the second control node nc2. In the control unit 2, the first control node nc1 controls a period during which the input signal D is taken into the control unit 2, and the second control node nc2 controls a period during which the output unit 3 takes in the signal of the transmission node nt. , The transmission node nt transmits the input signal D to the output unit 3. Further, in the output unit 3, the latch L holds the level of the output signal of the output terminal Q, and the inverter circuit INV9 has a role of adjusting the output signal.
[0071]
Next, the operation of the flip-flop circuit shown in FIG. 5 will be described.
[0072]
In the timing chart shown in FIG. 6, when the clock signal CK is at a low level within a certain clock cycle (corresponding to times t1, t4, and t7 in the timing chart), the p-type MIS transistor TP1 of the control unit 2 is turned off. Since it is on, the transmission node nt waits at a high level. However, since the n-type MIS transistor TN1 of the control unit 2, the p-type MIS transistor TP4 and the n-type MIS transistor TN4 of the output unit 3 are off, the input signal D is neither taken into the control unit 2 nor transmitted to the output unit 3, and the data taken into the output unit 3 within the clock cycle is held at the output terminal Q by the latch L of the output unit 3. .
[0073]
When the clock signal CK is at the low level and the input signal D is at the low level (corresponding to the end of t4 in the timing chart), the first control node of the control unit 2 is controlled by the NOR circuit NOR1 of the input unit 1. Since nc1 becomes high level and the n-type MIS transistor TN3 is turned on, a state in which an input signal can be taken into the control unit 2 in the next clock cycle (hereinafter, referred to as a first input standby state). At this time, the second control node nc2 of the control unit 2 becomes low level by the NOR circuit NOR2 of the input unit 1, and the n-type MIS transistor TN7 of the output unit 3 is turned off. The state is such that transmission to the output unit 3 is not possible (hereinafter, referred to as a second input rejection state).
[0074]
Conversely, when the clock signal CK is at the low level and the input signal D is at the high level (corresponding to t1 in the timing chart), the first control node of the control unit 2 is controlled by the NOR circuit NOR1 of the input unit 1. Since nc1 becomes low level and the n-type MIS transistor TN3 is turned off, an input signal cannot be taken into the control unit 2 within the next clock cycle (hereinafter, referred to as a first input rejection state). At this time, the second control node nc2 of the control unit 2 becomes high level by the NOR circuit NOR2 of the input unit 1, and the n-type MIS transistor TN7 of the output unit 3 is turned on. Can be transmitted to the output unit 3 (hereinafter, referred to as a second input standby state).
[0075]
Then, in the next clock cycle, at the moment when the clock signal CK goes to the high level, if it is in the first input standby state (corresponding to t5 in the timing chart of FIG. 3), the inverter circuit INV1 of the input unit 1 , INV2 and the NOR circuit NOR1, the first control node nc1 of the control unit 2 goes from the high level to the low level after a delay time. During this period (hereinafter, referred to as a first evaluation period), the two n-type MIS transistors TN1 and TN3 are both turned on, so that the transmission node nt is at a low level, and the p-type MIS transistor TP4 of the output unit 3 is turned off. The output signal Q becomes low level via this.
[0076]
On the other hand, at the moment when the clock signal CK goes to the high level, in the second input standby state (corresponding to t2 in the timing chart of FIG. 3), the inverter circuits INV1, INV2 and the NOR circuit NOR2 of the input unit 1 are connected. After the generated delay time, the second control node nc2 changes from the high level to the low level. During this period (hereinafter, referred to as a second evaluation period), the n-type MIS transistors TN4 and TN7 of the output unit 3 are both turned on, so that the output signal Q is at a high level.
[0077]
In addition, during the first evaluation period or the second evaluation period, the operation of the inverter circuit INV4 of the input unit 1 causes the input unit 1 to enter the second input rejection state when in the first input standby state. In the second input standby state, the first input rejection state is set, so that two different levels are not simultaneously transmitted to the output unit 3 within the period.
[0078]
Next, from immediately after the end of the first evaluation period and the second evaluation period to the time when the clock signal CK goes low (corresponding to t3 and t6 in the timing chart of FIG. 3), The p-type MIS transistor TP4 and the n-type MIS transistor TN7 of the output unit 3 are turned off by the operations of the NOR circuits NOR1 and NOR2 and the p-type MIS transistor TP2 of the control unit 2, so that the level of the output signal Q is The latch L keeps the level of the data transmitted to the output unit 3 within the period.
[0079]
As described above, according to the present embodiment, the levels of the first control node nc1 and the second control node nc2 can be complementarily controlled by the input signal D, so that the n-type MIS transistor TN3 However, while the functions of the two n-type MIS transistors TN2 and TN3 of the conventional circuit shown in FIG. 8 are integrated, the n-type MIS transistor TN7 of the output unit 3 is different from that of the second embodiment shown in FIG. Since the functions of the two n-type MIS transistors TN5 and TN7 of the output unit 3 are integrated, the number of series stages of the n-type MIS transistors receiving the input in the control unit 2 can be reduced to two, and the output unit 3 The number of n-type MIS transistors receiving an input in series can be reduced to two. Therefore, the operation of the flip-flop circuit in the case where a signal is output from the output terminal Q after the clock signal CK becomes high level can be further speeded up.
[0080]
【The invention's effect】
As described above, according to the first to ninth aspects of the present invention, in the flip-flop circuit that captures data during a pulse width shorter than the clock cycle, each of the flip-flop circuits receiving the clock input signal and the data input signal Since the number of serially connected n-type MIS transistors is reduced, the operation speed of the flip-flop circuit from when the clock signal goes high until the output signal is output from the output terminal can be increased.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating a configuration of a flip-flop circuit according to a first embodiment of the present invention.
FIG. 2 is a time chart illustrating an operation of the flip-flop circuit.
FIG. 3 is a diagram illustrating a configuration of a flip-flop circuit according to a second embodiment of the present invention.
FIG. 4 is a time chart showing an operation of the flip-flop circuit.
FIG. 5 is a diagram illustrating a configuration of a flip-flop circuit according to a third embodiment of the present invention.
FIG. 6 is a time chart showing the operation of the flip-flop circuit.
FIG. 7 is a diagram illustrating a configuration of a conventional flip-flop circuit.
FIG. 8 is a diagram showing a configuration of another conventional flip-flop circuit.
[Explanation of symbols]
1 Input section
2 control unit
3 Output section
D input terminal
CK clock terminal
Q output terminal
TN1 to TN7 n-type MIS transistors
TP1 to TP4 p-type MIS transistor
INV1-INV9 Inverter circuit
NOR1, NOR2 2-input NOR circuit
L, L1, L2 Latch
nc control node
nc1 first control node
nc2 second control node
nt transmission node

Claims (9)

入力端子、クロック端子、及び出力端子を備えると共に、
前記入力端子と前記クロック端子とを入力とし、制御ノードを出力とする入力部と、
前記クロック端子と前記制御ノードとを入力とし、伝送ノードを出力とする制御部と、
前記クロック端子と前記伝送ノードとを入力とし、前記出力端子を出力とする出力部とを備えたフリップフロップ回路であって、
前記入力部は、
前記入力端子に入力信号が加わるとき、前記制御ノードにローレベルの信号を出力し、前記入力端子に前記入力信号と反対のレベルの信号が加わり且つ前記クロック端子にローレベルの信号が加わるとき、前記制御ノードにハイレベルの信号を出力し、更に、前記入力端子に前記入力信号と反対のレベルの信号が加わり且つ前記クロック端子にハイレベルの信号が加わるとき、前記制御ノードの直前のレベルと同じレベルの信号を所定の時間前記制御ノードに出力した後、前記制御ノードにローレベルの信号を出力するものであり、
前記制御部は、
前記クロック端子にローレベルの信号が加わるとき、前記伝送ノードにハイレベルの信号を出力し、前記クロック端子にハイレベルの信号が加わり且つ前記制御ノードにハイレベルの信号が加わるとき、前記伝送ノードにローレベルの信号を出力し、更に、前記クロック端子にハイレベルの信号が加わり且つ前記制御ノードにローレベルの信号が加わるとき、前記伝送ノードの直前のレベルを保持するものであり、
前記出力部は、
前記伝送ノードにローレベルの信号が加わるとき、前記出力端子に出力信号を出力し、前記クロック端子にハイレベルの信号が加わり且つ前記伝送ノードにハイレベルの信号が加わるとき、前記出力端子に前記出力信号と反対のレベルの信号を出力し、更に、前記クロック端子にローレベルの信号が加わり且つ前記伝送ノードにハイレベルの信号が加わるとき、前記出力端子の直前のレベルを保持するものである
ことを特徴とするフリップフロップ回路。With an input terminal, a clock terminal, and an output terminal,
An input unit that receives the input terminal and the clock terminal as inputs and outputs a control node;
A control unit that receives the clock terminal and the control node as inputs and outputs a transmission node;
A flip-flop circuit comprising: an output unit that receives the clock terminal and the transmission node as inputs and outputs the output terminal.
The input unit includes:
When an input signal is applied to the input terminal, a low-level signal is output to the control node.When a signal having a level opposite to the input signal is applied to the input terminal and a low-level signal is applied to the clock terminal, A high-level signal is output to the control node, and when a signal having a level opposite to the input signal is applied to the input terminal and a high-level signal is applied to the clock terminal, the level immediately before the control node is Outputting a signal of the same level to the control node for a predetermined time, and then outputting a low-level signal to the control node;
The control unit includes:
When a low-level signal is applied to the clock terminal, a high-level signal is output to the transmission node, and when a high-level signal is applied to the clock terminal and a high-level signal is applied to the control node, the transmission node A low-level signal, and further, when a high-level signal is applied to the clock terminal and a low-level signal is applied to the control node, a level immediately before the transmission node is held,
The output unit includes:
When a low-level signal is applied to the transmission node, an output signal is output to the output terminal.When a high-level signal is applied to the clock terminal and a high-level signal is applied to the transmission node, the output terminal is connected to the output terminal. A signal having a level opposite to that of the output signal is output. Further, when a low-level signal is applied to the clock terminal and a high-level signal is applied to the transmission node, the level immediately before the output terminal is maintained. A flip-flop circuit characterized by the above-mentioned. 前記請求項１記載のフリップフロップ回路において、
前記制御部は、
前記伝送ノードと接地電位との間に順不同で直列接続された第１のｎ型ＭＩＳトランジスタ及び第２のｎ型ＭＩＳトランジスタを備え、
前記第１のｎ型ＭＩＳトランジスタのゲートに前記クロック端子が接続され、前記第２のｎ型ＭＩＳトランジスタのゲートに前記制御ノードが接続される
ことを特徴とするフリップフロップ回路。2. The flip-flop circuit according to claim 1, wherein
The control unit includes:
A first n-type MIS transistor and a second n-type MIS transistor connected in series in any order between the transmission node and a ground potential;
A flip-flop circuit, wherein the clock terminal is connected to a gate of the first n-type MIS transistor, and the control node is connected to a gate of the second n-type MIS transistor. 前記請求項１記載のフリップフロップ回路において、
前記入力部は、
クロック端子を入力とする第１のインバータ回路と、
前記第１のインバータ回路の出力を入力とする第２のインバータ回路と、
前記第２のインバータ回路の出力と前記入力端子を入力とし且つ前記制御ノードを出力とする２入力ＮＯＲ回路とを有し、
前記制御部は、
ソースが電源に接続され、ゲートが前記クロック端子に接続され、ドレインが前記伝送ノードに接続された第１のｐ型ＭＩＳトランジスタと、
前記伝送ノードと接地電位との間に順不同で直列接続され、ゲートが前記クロック端子に接続された第１のｎ型ＭＩＳトランジスタ、及びゲートが前記制御ノードに接続された第２のｎ型ＭＩＳトランジスタと、
第３のインバータ回路及び第４のインバータ回路からなり且つ前記伝送ノードに接続されたラッチとを備え、
前記出力部は、
ソースが前記電源に接続され、ゲートが前記伝送ノードに接続され、ドレインが出力ノードに接続された第２のｐ型ＭＩＳトランジスタと、
前記出力ノードと接地電位との間に順不同で直列接続され、ゲートが前記クロック端子に接続された第３のｎ型ＭＩＳトランジスタ、及びゲートが前記伝送ノードに接続された第４のｎ型ＭＩＳトランジスタと、
第５のインバータ回路及び第６のインバータ回路からなり且つ前記出力ノードに接続されたラッチと、
前記出力ノードを入力とし前記出力端子を出力とする第７のインバータ回路とを備えた
ことを特徴とするフリップフロップ回路。2. The flip-flop circuit according to claim 1, wherein
The input unit includes:
A first inverter circuit having a clock terminal as an input,
A second inverter circuit that receives an output of the first inverter circuit as an input,
A two-input NOR circuit having an output of the second inverter circuit, the input terminal as an input, and the control node as an output,
The control unit includes:
A first p-type MIS transistor having a source connected to the power supply, a gate connected to the clock terminal, and a drain connected to the transmission node;
A first n-type MIS transistor having a gate connected to the clock terminal and a second n-type MIS transistor having a gate connected to the control node; When,
A latch comprising a third inverter circuit and a fourth inverter circuit and connected to the transmission node,
The output unit includes:
A second p-type MIS transistor having a source connected to the power supply, a gate connected to the transmission node, and a drain connected to the output node;
A third n-type MIS transistor having a gate connected to the clock terminal and a fourth n-type MIS transistor having a gate connected to the transmission node; When,
A latch comprising a fifth inverter circuit and a sixth inverter circuit and connected to the output node;
A seventh inverter circuit having the output node as an input and the output terminal as an output. 入力端子、クロック端子、及び出力端子を備えると共に、
前記入力端子と前記クロック端子とを入力とし、第１の制御ノードと第２の制御ノードとを出力とする入力部と、
前記クロック端子と前記第１の制御ノードとを入力とし、伝送ノードを出力とする制御部と、
前記クロック端子、前記第２の制御ノード、及び前記伝送ノードを入力とし、前記出力端子を出力とする出力部とを備えたフリップフロップ回路であって、
前記入力部は、
前記入力端子に入力信号が加わるとき、前記第１の制御ノードにローレベルの信号を出力し、前記入力端子に前記入力信号と反対のレベルの信号が加わり且つ前記クロック端子にローレベルの信号が加わるとき、前記第１の制御ノードにハイレベルの信号を出力し、前記入力端子に前記入力信号と反対のレベルの信号が加わり且つ前記クロック端子にハイレベルの信号が加わるとき、前記第１の制御ノードの直前のレベルと同じレベルの信号を所定の時間前記第１の制御ノードに出力した後に前記第１の制御ノードにローレベルの信号を出力し、前記クロック端子にローレベルの信号が加わるとき、前記第２の制御ノードにハイレベルの信号を出力し、前記クロック端子にハイレベルの信号が加わるとき、ハイレベルの信号を所定の時間前記第２の制御ノードに出力した後に前記第２の制御ノードにローレベルの信号を出力するものであり、
前記制御部は、
前記クロック端子にローレベルの信号が加わるとき、前記伝送ノードにハイレベルの信号を出力し、前記第１の制御ノードにローレベルの信号が加わるとき、前記伝送ノードにハイレベルの信号を出力し、前記クロック端子にハイレベルの信号が加わり且つ前記第１の制御ノードにハイレベルの信号が加わるとき、前記伝送ノードにローレベルの信号を出力するものであり、
前記出力部は、
前記伝送ノードにローレベルの信号が加わるとき、前記出力端子に出力信号を出力し、前記クロック端子にハイレベルの信号が加わり且つ前記第２の制御ノードにハイレベルの信号が加わり且つ前記伝送ノードにハイレベルの信号が加わるとき、前記出力端子に前記出力信号と反対のレベルの信号を出力し、前記クロック端子にローレベルの信号が加わるとき、前記出力端子の直前のレベルを保持し、前記クロック端子にハイレベルの信号が加わり且つ前記第２の制御ノードにローレベルの信号が加わり且つ前記伝送ノードにハイレベルの信号が加わるとき、前記出力端子の直前のレベルを保持するものである
ことを特徴とするフリップフロップ回路。With an input terminal, a clock terminal, and an output terminal,
An input unit that receives the input terminal and the clock terminal as inputs, and outputs a first control node and a second control node as outputs;
A control unit that receives the clock terminal and the first control node as inputs and outputs a transmission node as an output;
A flip-flop circuit comprising: an output unit that receives the clock terminal, the second control node, and the transmission node as inputs and outputs the output terminal.
The input unit includes:
When an input signal is applied to the input terminal, a low-level signal is output to the first control node, a signal having a level opposite to the input signal is applied to the input terminal, and a low-level signal is applied to the clock terminal. A high-level signal is output to the first control node, and a signal having a level opposite to the input signal is applied to the input terminal and a high-level signal is applied to the clock terminal. After outputting a signal of the same level as the level immediately before the control node to the first control node for a predetermined time, a low-level signal is output to the first control node, and a low-level signal is applied to the clock terminal. A high-level signal is output to the second control node, and when a high-level signal is applied to the clock terminal, the high-level signal is output for a predetermined time. Said second control node after outputting the second control node and outputs a low level signal,
The control unit includes:
When a low-level signal is applied to the clock terminal, a high-level signal is output to the transmission node. When a low-level signal is applied to the first control node, a high-level signal is output to the transmission node. Outputting a low-level signal to the transmission node when a high-level signal is applied to the clock terminal and a high-level signal is applied to the first control node;
The output unit includes:
When a low-level signal is applied to the transmission node, an output signal is output to the output terminal, a high-level signal is applied to the clock terminal, and a high-level signal is applied to the second control node. When a high-level signal is applied to the output terminal, a signal having a level opposite to the output signal is output to the output terminal.When a low-level signal is applied to the clock terminal, the level immediately before the output terminal is held. When a high-level signal is applied to a clock terminal, a low-level signal is applied to the second control node, and a high-level signal is applied to the transmission node, a level immediately before the output terminal is maintained. A flip-flop circuit. 前記請求項４記載のフリップフロップ回路において、
前記制御部は、
前記伝送ノードと接地電位との間に順不同で直列接続された第１のｎ型ＭＩＳトランジスタ及び第２のｎ型ＭＩＳトランジスタを備え、
前記第１のｎ型ＭＩＳトランジスタのゲートに前記クロック端子が接続され、
前記第２のｎ型ＭＩＳトランジスタのゲートに前記第１の制御ノードが接続される
ことを特徴とするフリップフロップ回路。The flip-flop circuit according to claim 4,
The control unit includes:
A first n-type MIS transistor and a second n-type MIS transistor connected in series in any order between the transmission node and a ground potential;
The clock terminal is connected to a gate of the first n-type MIS transistor,
A flip-flop circuit, wherein the first control node is connected to a gate of the second n-type MIS transistor. 前記請求項４記載のフリップフロップ回路において、
前記入力部は、
クロック端子を入力とする第１のインバータ回路と、
前記第１のインバータ回路の出力を入力とする第２のインバータ回路と、
前記第２のインバータ回路の出力と前記入力端子とを入力とし、前記第１の制御ノードを出力とする２入力ＮＯＲ回路と、
前記第２のインバータ回路の出力を入力とし、前記第２の制御ノードを出力とする第３のインバータ回路とを備え、
前記制御部は、
ソースが電源に接続され、ゲートが前記クロック端子に接続され、ドレインが前記伝送ノードに接続された第１のｐ型ＭＩＳトランジスタと、
前記伝送ノードと接地電位との間に順不同で直列接続され、ゲートが前記クロック端子に接続された第１のｎ型ＭＩＳトランジスタ、及びゲートが前記第１の制御ノードに接続された第２のｎ型ＭＩＳトランジスタと、
ソースが電源に接続され、ゲートが前記第１の制御ノードに接続され、ドレインが前記伝送ノードに接続された第２のｐ型ＭＩＳトランジスタとを有し、
前記出力部は、
ソースが前記電源に接続され、ゲートが前記伝送ノードに接続され、ドレインが出力ノードに接続された第３のｐ型ＭＩＳトランジスタと、
前記出力ノードと接地電位との間に順不同で直列接続され、ゲートが前記クロック端子に接続された第３のｎ型ＭＩＳトランジスタ、ゲートが前記第２の制御ノードに接続された第４のｎ型ＭＩＳトランジスタ、及びゲートが前記伝送ノードに接続された第５のｎ型ＭＩＳトランジスタと、
第４のインバータ回路及び第５のインバータ回路を有し、前記出力ノードに接続されたラッチと、
前記出力ノードを入力とし、前記出力端子を出力とする第６のインバータ回路とを備える
ことを特徴とするフリップフロップ回路。The flip-flop circuit according to claim 4,
The input unit includes:
A first inverter circuit having a clock terminal as an input,
A second inverter circuit that receives an output of the first inverter circuit as an input,
A two-input NOR circuit having an input of the output of the second inverter circuit and the input terminal and an output of the first control node;
A third inverter circuit that receives an output of the second inverter circuit as an input and outputs the second control node as an output,
The control unit includes:
A first p-type MIS transistor having a source connected to the power supply, a gate connected to the clock terminal, and a drain connected to the transmission node;
A first n-type MIS transistor connected in series between the transmission node and a ground potential in any order and having a gate connected to the clock terminal; and a second n-type MIS transistor having a gate connected to the first control node. Type MIS transistor;
A second p-type MIS transistor having a source connected to the power supply, a gate connected to the first control node, and a drain connected to the transmission node;
The output unit includes:
A third p-type MIS transistor having a source connected to the power supply, a gate connected to the transmission node, and a drain connected to the output node;
A third n-type MIS transistor having a gate connected to the clock terminal, a fourth n-type MIS transistor having a gate connected to the second control node, and a third n-type MIS transistor having a gate connected to the clock terminal; A MIS transistor, and a fifth n-type MIS transistor having a gate connected to the transmission node;
A latch having a fourth inverter circuit and a fifth inverter circuit, the latch being connected to the output node;
A flip-flop circuit comprising: a sixth inverter circuit having the output node as an input and the output terminal as an output. 入力端子、クロック端子、及び出力端子を備え、
前記入力端子及び前記クロック端子を入力とし、第１の制御ノード及び第２の制御ノードを出力とする入力部と、
前記クロック端子及び前記第１の制御ノードを入力とし、伝送ノードを出力とする制御部と、
前記クロック端子、前記第２の制御ノード及び前記伝送ノードを入力とし、前記出力端子を出力とする出力部とを備えたフリップフロップ回路であって、
前記入力部は、
前記入力端子に入力信号が加わるとき、前記第１の制御ノードにローレベルの信号を出力し、前記入力端子に前記入力信号と反対のレベルの信号が加わり且つ前記クロック端子にローレベルの信号が加わるとき、前記第１の制御ノードにハイレベルの信号を出力し、前記入力端子に前記入力信号と反対のレベルの信号が加わり且つ前記クロック端子にハイレベルの信号が加わるとき、前記第１の制御ノードの直前のレベルと同じレベルの信号を所定の時間前記第１の制御ノードに出力した後に前記第１の制御ノードにローレベルの信号を出力し、前記入力端子に前記入力信号と反対のレベルの信号が加わるとき、前記第２の制御ノードにローレベルの信号を出力し、前記入力端子に前記入力信号が加わり且つ前記クロック端子にローレベルの信号が加わるとき、前記第２の制御ノードにハイレベルの信号を出力し、前記入力端子に前記入力信号が加わり且つ前記クロック端子にハイレベルの信号が加わるとき、前記第２の制御ノードの直前のレベルと同じレベルの信号を所定の時間前記第２の制御ノードに出力した後に前記第２の制御ノードにローレベルの信号を出力するものであり、
前記制御部は、
前記クロック端子にローレベルの信号が加わるとき、前記伝送ノードにハイレベルの信号を出力し、前記第１の制御ノードにローレベルの信号が加わるとき、前記伝送ノードにハイレベルの信号を出力し、前記クロック端子にハイレベルの信号が加わり且つ前記第１の制御ノードにハイレベルの信号が加わるとき、前記伝送ノードにローレベルの信号を出力するものであり、
前記出力部は、
前記伝送ノードにローレベルの信号が加わるとき、前記出力端子に出力信号を出力し、前記クロック端子にハイレベルの信号が加わり且つ前記第２の制御ノードにハイレベルの信号が加わり且つ前記伝送ノードにハイレベルの信号が加わるとき、前記出力端子に前記出力信号と反対のレベルの信号を出力し、前記クロック端子にローレベルの信号が加わるとき、前記出力端子の直前のレベルを保持し、前記クロック端子にハイレベルの信号が加わり且つ前記第２の制御ノードにローレベルの信号が加わり且つ前記伝送ノードにハイレベルの信号が加わるとき、前記出力端子の直前のレベルを保持するものである
ことを特徴とするフリップフロップ回路。It has an input terminal, a clock terminal, and an output terminal,
An input unit that receives the input terminal and the clock terminal as inputs, and outputs a first control node and a second control node as outputs;
A control unit that receives the clock terminal and the first control node as inputs and outputs a transmission node;
A flip-flop circuit comprising: an output unit configured to receive the clock terminal, the second control node, and the transmission node, and output the output terminal.
The input unit includes:
When an input signal is applied to the input terminal, a low-level signal is output to the first control node, a signal having a level opposite to the input signal is applied to the input terminal, and a low-level signal is applied to the clock terminal. A high-level signal is output to the first control node, and a signal having a level opposite to the input signal is applied to the input terminal and a high-level signal is applied to the clock terminal. After outputting a signal of the same level as the level immediately before the control node to the first control node for a predetermined time, a low-level signal is output to the first control node, and a signal opposite to the input signal is output to the input terminal. When a level signal is applied, a low level signal is output to the second control node, the input signal is applied to the input terminal, and a low level signal is applied to the clock terminal. A high-level signal is output to the second control node when the signal is applied, and when the input signal is applied to the input terminal and the high-level signal is applied to the clock terminal, the high-level signal is output immediately before the second control node. And outputting a low-level signal to the second control node after outputting a signal of the same level as the predetermined level to the second control node for a predetermined time,
The control unit includes:
When a low-level signal is applied to the clock terminal, a high-level signal is output to the transmission node. When a low-level signal is applied to the first control node, a high-level signal is output to the transmission node. Outputting a low-level signal to the transmission node when a high-level signal is applied to the clock terminal and a high-level signal is applied to the first control node;
The output unit includes:
When a low-level signal is applied to the transmission node, an output signal is output to the output terminal, a high-level signal is applied to the clock terminal, and a high-level signal is applied to the second control node. When a high-level signal is applied to the output terminal, a signal having a level opposite to the output signal is output to the output terminal.When a low-level signal is applied to the clock terminal, the level immediately before the output terminal is held. When a high-level signal is applied to a clock terminal, a low-level signal is applied to the second control node, and a high-level signal is applied to the transmission node, a level immediately before the output terminal is maintained. A flip-flop circuit. 前記請求項７記載のフリップフロップ回路において、
前記制御部は、
前記伝送ノードと接地電位との間に順不同で直列接続された第１のｎ型ＭＩＳトランジスタ及び第２のｎ型ＭＩＳトランジスタを備え、
前記第１のｎ型ＭＩＳトランジスタのゲートに前記クロック端子が接続され、
前記第２のｎ型ＭＩＳトランジスタのゲートに前記第１の制御ノードが接続され、
前記出力部は、
ソースが電源に接続され、ドレインが出力ノードに接続された第１のｐ型ＭＩＳトランジスタと、
前記出力ノードと接地電位との間に順不同で直列接続された第３のｎ型ＭＩＳトランジスタ及び第４のｎ型ＭＩＳトランジスタを備え、
前記第１のｐ型ＭＩＳトランジスタのゲートに前記伝送ノードが接続され、
前記第３のｎ型ＭＩＳトランジスタのゲートに前記クロック端子が接続され、
前記第４のｎ型ＭＩＳトランジスタのゲートに前記第２の制御ノードが接続される
ことを特徴とするフリップフロップ回路。The flip-flop circuit according to claim 7,
The control unit includes:
A first n-type MIS transistor and a second n-type MIS transistor connected in series in any order between the transmission node and a ground potential;
The clock terminal is connected to a gate of the first n-type MIS transistor,
The first control node is connected to a gate of the second n-type MIS transistor,
The output unit includes:
A first p-type MIS transistor having a source connected to the power supply and a drain connected to the output node;
A third n-type MIS transistor and a fourth n-type MIS transistor connected in series in any order between the output node and a ground potential;
The transmission node is connected to a gate of the first p-type MIS transistor,
The clock terminal is connected to a gate of the third n-type MIS transistor,
A flip-flop circuit, wherein the second control node is connected to a gate of the fourth n-type MIS transistor. 前記請求項７記載のフリップフロップ回路において、
前記入力部は、
クロック端子を入力とする第１のインバータ回路と、
前記第１のインバータ回路の出力を入力とする第２のインバータ回路と、
前記第２のインバータ回路の出力及び前記入力端子を入力とし、前記第１の制御ノードを出力とする第１の２入力ＮＯＲ回路と、
前記入力端子を入力とする第３のインバータ回路と、
前記第２のインバータ回路の出力及び前記第３のインバータ回路の出力を入力とし、前記第２の制御ノードを出力とする第２の２入力ＮＯＲ回路とを備え、
前記制御部は、
ソースが電源に接続され、ゲートが前記クロック端子に接続され、ドレインが前記伝送ノードに接続された第１のｐ型ＭＩＳトランジスタと、
前記伝送ノードと接地電位との間に順不同で直列接続され、ゲートが前記クロック端子に接続された第１のｎ型ＭＩＳトランジスタ、及びゲートが前記第１の制御ノードに接続された第２のｎ型ＭＩＳトランジスタと、
ソースが前記電源に接続され、ゲートが前記第１の制御ノードに接続され、ドレインが前記伝送ノードに接続された第２のｐ型ＭＩＳトランジスタとを備え、
前記出力部は、
ソースが前記電源に接続され、ゲートが前記伝送ノードに接続され、ドレインが出力ノードに接続された第３のｐ型ＭＩＳトランジスタと、
前記出力ノードと接地電位との間に順不同で直列接続され、ゲートが前記クロック端子に接続された第３のｎ型ＭＩＳトランジスタ、及びゲートが前記第２の制御ノードに接続された第４のｎ型ＭＩＳトランジスタと、
第４のインバータ回路及び第５のインバータ回路を有し、前記出力ノードに接続されたラッチと、
前記出力ノードを入力とし、前記出力端子を出力とする第６のインバータ回路とを備える
ことを特徴とするフリップフロップ回路。The flip-flop circuit according to claim 7,
The input unit includes:
A first inverter circuit having a clock terminal as an input,
A second inverter circuit that receives an output of the first inverter circuit as an input,
A first two-input NOR circuit having the output of the second inverter circuit and the input terminal as inputs, and having the first control node as an output;
A third inverter circuit having the input terminal as an input,
A second two-input NOR circuit that receives the output of the second inverter circuit and the output of the third inverter circuit as inputs, and outputs the second control node.
The control unit includes:
A first p-type MIS transistor having a source connected to the power supply, a gate connected to the clock terminal, and a drain connected to the transmission node;
A first n-type MIS transistor connected in series between the transmission node and a ground potential in any order and having a gate connected to the clock terminal; and a second n-type MIS transistor having a gate connected to the first control node. Type MIS transistor;
A second p-type MIS transistor having a source connected to the power supply, a gate connected to the first control node, and a drain connected to the transmission node;
The output unit includes:
A third p-type MIS transistor having a source connected to the power supply, a gate connected to the transmission node, and a drain connected to the output node;
A third n-type MIS transistor having a gate connected to the clock terminal and a fourth n-type MIS transistor having a gate connected to the second control node; Type MIS transistor;
A latch having a fourth inverter circuit and a fifth inverter circuit, the latch being connected to the output node;
A flip-flop circuit comprising: a sixth inverter circuit having the output node as an input and the output terminal as an output.
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KR101340248B1 (en) 2010-05-31 2013-12-10 한국전자통신연구원 High speed flip-flop circuit and configuration method thereof
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