JP2004334064A

JP2004334064A - Liquid crystal display device and its manufacturing method

Info

Publication number: JP2004334064A
Application number: JP2003132553A
Authority: JP
Inventors: Masahito Goto; 政仁後藤
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2003-05-12
Filing date: 2003-05-12
Publication date: 2004-11-25

Abstract

<P>PROBLEM TO BE SOLVED: To improve the aperture ratio of a liquid crystal display device 1 equipped with TFTs 10 and auxiliary capacity elements 18, to sufficiently secure auxiliary capacity, and to precisely and easily manufacture the liquid crystal display device at low cost. <P>SOLUTION: On a quartz substrate 11, the TFTs 10 and auxiliary capacity elements 18 are provided. Each auxiliary capacity element 18 is provided below a TFT 10 and composed of at least three or more auxiliary capacity electrodes 13, 15, and 17. On the quartz substrate 11, on the other hand, a recessed part 12 is formed which is open upwardly below the TFT 10. Then the auxiliary capacity element 18 is provided in the recessed part 12. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置及びその製造方法に関し、特に、薄膜トランジスタの下方に補助容量素子が形成された液晶表示装置及びその製造方法に係るものである。
【０００２】
【従来の技術】
薄型で消費電力が低い液晶表示装置のうち、駆動素子として薄膜トランジスタ（以下ＴＦＴと略称する）を用いたものは、コントラストや応答速度などの点で優れた性能を有しているため、主に、パソコンなどの表示部や、携帯用ＴＶなどに適用されている。そして、近年、このＴＦＴを用いた液晶表示装置の市場規模は、拡大を続けている。
【０００３】
以下に、従来の液晶表示装置のＴＦＴ基板について説明する。図１３は、ＴＦＴ１１０を備えるＴＦＴ基板１０５の平面レイアウトの一例を示している。図１２は、図１３におけるＸＩＩＩ−ＸＩＩＩ線断面図である。
【０００４】
図１２に示すように、石英基板１１１の上には、所定形状の下部遮光膜１１２が設けられ、該下部遮光膜１１２の上には、第１の絶縁膜１１４を介してＴＦＴ半導体層１１６が設けられている。ＴＦＴ半導体層１１６の上には、ゲート酸化膜１１７が設けられ、該ゲート酸化膜１１７の上には、ゲート電極１１８が設けられている。
【０００５】
上記ＴＦＴ半導体層１１６には、チャネル領域１１６ｃと、ソース領域１１６ａと、ドレイン領域１１６ｂと、補助容量素子用の下部容量電極１１３とが形成されている。下部容量電極１１３の上方には、ゲート酸化膜１１７を介して上部容量電極１１５が設けられている。すなわち、下部容量電極１１３と、上部容量電極１１５と、該各容量電極１１３，１１５に挟まれたゲート酸化膜１１７とによって、補助容量素子１３０が構成されている。
【０００６】
上記ゲート酸化膜１１７の上には、ゲート電極１１８及び上部容量電極１１５を覆うように、第２の絶縁膜１１９が設けられている。第２の絶縁膜１１９及びゲート酸化膜１１７の所定部分には、ソースコンタクトホール１２０ａ及びドレインコンタクトホール１２０ｂが形成されている。第２の絶縁膜１１９の上には、ソースコンタクトホール１２０を介してソース領域１１６ａに接続されたソース電極１２４ａが設けられると共に、ドレインコンタクトホール１２０ｂを介してドレイン領域１１６ｂに接続されたドレイン電極１２４ｂが設けられている。
【０００７】
さらに、第２の絶縁膜１１９の上には、上記ソース電極１２４ａ及びドレイン電極１２４ｂを覆うように、第３の絶縁膜１２５が設けられている。第３の絶縁膜１２５には、ドレイン電極１２４ｂの上方の所定部分に、画素コンタクトホール１２６が形成されている。第３の絶縁膜１２５の上には、画素コンタクトホール１２６を介してドレイン電極１２４ｂに接続された透明画素電極１２７が設けられている。
【０００８】
ところで、このようなＴＦＴ基板が適用されたプロジェクション用の液晶表示装置は、用途や将来性の面から大きな注目を集めており、その開発が進められている。プロジェクション用の液晶パネルは、その特性として、高輝度性や高精細性が要求されるため、液晶パネルの開口率を大きくすることが重要となる。開口率を大きくする上で問題となるのは、液晶の電位を保持するための補助容量素子である。
【０００９】
すなわち、補助容量素子の容量電極には、通常、遮光性を有する金属膜が適用されることが多いため、補助容量素子は、光を透過させない。したがって、開口率を向上させるためには、補助容量素子の面積を小さくすることが必要である。しかしながら、補助容量素子の面積を小さくすると、画素電極の電位を適切に保持することが難しくなり、その結果、表示品位の低下を招いてしまうという問題が生じる。このように、開口率の向上と、補助容量の確保とは、相反する問題である。
【００１０】
これに対し、図１４に示すように、ＴＦＴ１１０の下層に、遮光膜を兼ねた補助容量素子１３０を設けることが知られている（例えば、特許文献１参照）。以下に、このＴＦＴ基板１０５について、図１４を参照して説明する（尚、図１２と同じ部分については、同じ符号を付してその詳細な説明を省略する）。
【００１１】
ＴＦＴ基板１０５には、石英基板１１１の上に、下部容量電極１１５、絶縁膜１２３、及び上部容量電極１１３が順に積層されている。一方、第１の絶縁膜１１４、ゲート酸化膜１１７、及び第２の絶縁膜１１９には、コンタクトホール１２０ｃが形成されている。そして、ドレイン電極１２４ｂは、ドレインコンタクトホール１２０ｂを介してドレイン領域１１６ｂに接続されていると共に、コンタクトホール１２０ｃを介して下部容量電極１１３に接続されている。こうして、補助容量素子１３０と、ＴＦＴ半導体層１１６及びゲート電極１１８とを上下方向に畳重させることによって、開口率の向上と、補助容量の確保とを実現しようとしている。
【００１２】
【特許文献１】
特開２００１−６６６３８号公報
【００１３】
【発明が解決しようとする課題】
しかし、プロジェクションの小型化及び高輝度化が進むにつれて、開口部である画素領域以外の、ＴＦＴ半導体層やゲート配線等の遮光領域は、さらに小さく形成される。その結果、上記特許文献１の補助容量素子構造では、補助容量の充分な確保が困難になってしまう。
【００１４】
そこで、補助容量を増大させるために、補助容量素子構造を、上下に重なる２層の補助容量素子により構成することが考えられる。しかしながら、この補助容量素子の２層構造では、（１）パターニング工程の増加に伴ってコストが増大するという問題、（２）パターン成形される膜が増えることにより上層で発生する段差が大きくなるため、上層におけるパターニングやエッチングの不良が生じるという問題、（３）補助容量素子の容量電極が３層あるために、フォト合わせ（アライメント）のマージンが必要となり、開口部の拡大を妨げるという問題、等がある。すなわち、上記特許文献１の補助容量素子構造を、単に２層構造にすることにより実際のデバイスとして製造することは、非常に困難である。
【００１５】
本発明は斯かる諸点に鑑みてなされたものであり、その目的とするところは、補助容量素子を備える液晶表示装置について、開口率の向上と、補助容量の充分な確保とを図ると共に、安価で精度良く容易な製造を可能にしようとすることにある
【００１６】
【課題を解決するための手段】
上記の目的を達成するために、この発明では、補助容量素子の少なくとも一部を、薄膜トランジスタの下方に形成した凹部の内側に設けるようにした。
【００１７】
具体的に、本発明に係る液晶表示装置は、絶縁性基板の上に設けられ、画素電極を駆動するための薄膜トランジスタと、上記薄膜トランジスタの下方に設けられた補助容量素子とを備える液晶表示装置であって、上記絶縁性基板、又は該絶縁性基板の上に設けられた絶縁膜は、上記薄膜トランジスタの下方位置で上方に開口している凹部を備え、上記補助容量素子は、互いに重ねられた少なくとも３つ以上の補助容量電極により構成され、上記補助容量素子の少なくとも一部は、上記凹部の内側に設けられている。
【００１８】
上記補助容量素子は、少なくとも一部が凹部の底に設けられた第１の補助容量電極と、該第１の補助容量電極の上に絶縁膜を介して設けられた第２の補助容量電極と、該第２の補助容量電極の上に絶縁膜を介して設けられた第３の補助容量電極とにより構成され、上記第２の補助容量電極及び第３の補助容量電極は、上記凹部の内側のみに形成されていてもよい。
【００１９】
上記第２の補助容量電極の底は、凹部の底と同じ形状に形成されていることが好ましい。
【００２０】
上記第１の補助容量電極は、凹部の内壁に沿って凹状に形成され、上記第１の補助容量電極の最上端部は、第３の補助容量電極の下面よりも高い位置に形成されていてもよい。
【００２１】
上記第１の補助容量電極、第２の補助容量電極、及び第３の補助容量電極の各最上端部は、同一の平面を構成していることが好ましい。
【００２２】
上記第１の補助容量電極は、少なくとも一部の隣接する画素の間で互いに接続されていることが望ましい。
【００２３】
上記薄膜トランジスタの半導体層における少なくともチャネル領域は、第３の補助容量電極に対し、上下方向に重なっていることが好ましい。
【００２４】
上記第１の補助容量電極は、凹部の内壁に沿って凹状に形成され、半導体層の少なくともチャネル領域の上面は、上記第１の補助容量電極の最上端部よりも低い位置に形成されていてもよい。
【００２５】
上記第１の補助容量電極は、第２の補助容量電極及び第３の補助容量電極とは異なる材料により構成されていることが好ましい。
【００２６】
上記第１の補助容量電極は、Ｔａ、Ｎｂ、Ｗ、Ｐｄ、Ｃｒ、及びＴｉの少なくとも１つを含む材料により構成されていることが望ましい。
【００２７】
上記第２の補助容量電極及び第３の補助容量電極は、同じ材料により構成されていてもよい。
【００２８】
上記第２の補助容量電極及び第３の補助容量電極は、Ｓｉ又はＳｉを含む材料により構成されていることが好ましい。
【００２９】
また、本発明に係る液晶表示装置の製造方法は、絶縁性基板の上に形成された補助容量素子と、上記補助容量素子の上方に形成された薄膜トランジスタとを備える液晶表示装置の製造方法であって、上記絶縁性基板、又は該絶縁性基板の上に設けられた絶縁膜に対し、上方に開口する凹部を形成する凹部形成工程と、上記凹部に対し、第１の補助容量電極、第１の補助容量絶縁膜、第２の補助容量電極、第２の補助容量絶縁膜、及び第３の補助容量電極を、下から順に積層して積層体を形成する積層工程と、上記積層体に対して研磨を行うことにより、上記第１の補助容量電極の最上端部を露出させる研磨工程と、上記第１の補助容量電極に対し、少なくとも一部の隣接する画素の間で互いに接続されるようにパターニングするパターニング工程と、上記第３の補助容量電極の一部を除去する除去工程とを備えている。
【００３０】
上記パターニング工程と上記除去工程とは、同時に行われることが好ましい。
【００３１】
上記研磨工程では、ＣＭＰ法により第１の補助容量電極の最上端部を露出させるようにしてもよい。
【００３２】
すなわち、本発明に係る液晶表示装置は、絶縁層基板、又は該絶縁性基板の上の絶縁膜に形成された凹部の内側に補助容量素子を設け、該補助容量素子の上方に薄膜トランジスタを形成することにより製造される。
【００３３】
その結果、補助容量素子が、薄膜トランジスタに対して上下方向に重ねて設けられ、少なくとも３つ以上の補助容量電極により構成されているため、該補助容量素子による遮光領域を低減して開口率を増大させると共に、補助容量を充分に確保することが可能となる。
【００３４】
さらに、補助容量素子の少なくとも一部を上記凹部の内側に形成するようにしたので、補助容量素子を形成するためのマスク等を不要として、パターニング工程を大幅に簡略化することができる。すなわち、パターニングに要するコストが低減すると共に、フォト合わせのためのマージンが不要となり、パターン成形される膜が全体として減少することにより上層側で生じる段差が低減する。その結果、液晶表示装置を安価で精度良く容易に製造することが可能となる。
【００３５】
また、第１の補助容量電極の最上端部を、第３の補助容量電極の下面よりも高い位置に形成することにより、該第３の補助容量電極は、凹部の内側に好適に形成される。
【００３６】
また、第１の補助容量電極を、隣接する画素の間で接続することにより、該第１の補助容量電極を共通配線として利用することが可能となる。
【００３７】
また、半導体層の少なくともチャネル領域を、第３の補助容量電極に対して上下方向に重ねることにより、各補助容量電極を、下方から入射する光を遮る遮光膜として利用することが可能となる。
【００３８】
そして、半導体層の少なくともチャネル領域の上面を、第１の補助容量電極の最上面よりも低い位置に形成することにより、側方から入射する光が補助容量電極により遮られるため、オフ電流が好適に低減される。
【００３９】
また、積層された各補助容量電極及び各補助容量絶縁膜に対し、ＣＭＰ法（つまり、ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ法）により研磨を行うことにより、第１の補助容量電極を好適に露出させることが可能となる。
【００４０】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下の各実施形態に限定されるものではない。
【００４１】
（実施形態１）
図１〜図１０は、本発明に係る液晶表示装置及びその製造方法の実施形態１を示している。本実施形態の液晶表示装置１は、ＴＦＴ基板５と、該ＴＦＴ基板５に対向する対向基板（図示省略）と、該対向基板とＴＦＴ基板５との間に設けられた液晶層（図示省略）とを備えている。
【００４２】
ＴＦＴ基板５は、平面図である図４に一部を拡大して示すように、マトリクス状に配置された複数の画素領域２と、該各画素領域２の間に格子状に設けられた遮光領域３とを備えている。少なくとも画素領域２の上方には、液晶層（図示省略）に所定の電圧を印加するための画素電極２８が設けられている。遮光領域３には、画素電極２８を駆動するための薄膜トランジスタ１０（以下、ＴＦＴと略称する）と、画素電極２８の充電電荷を安定して保持するための補助容量素子１８とが設けられている。上記ＴＦＴ１０及び補助容量素子１８は、図４におけるＩ−Ｉ線断面図である図１に示すように、絶縁性基板である石英基板１１の上に形成されている。そして、補助容量素子１８は、ＴＦＴ１０の下方位置に設けられている。
【００４３】
図１に示すように、石英基板１１の上面には、上記ＴＦＴ１０の下方位置で上方に開口する凹部１２が形成されている。凹部１２は、図４に示すように、石英基板１１の上面において、遮光領域３に沿って鉤状に折れ曲がって延びる溝に形成されている。
【００４４】
補助容量素子１８は、少なくとも一部が上記凹部１２の内側に設けられ、互いに重ねられた３つの補助容量電極１３，１５，１７と、該各補助容量電極１３，１５，１７の間にそれぞれ介在された補助容量絶縁膜１４，１６とにより構成されている。補助容量電極１３，１５，１７は、第１の補助容量電極１３と、第２の補助容量電極１５と、第３の補助容量電極１７とにより構成される一方、補助容量絶縁膜１４，１６は、第１の補助容量絶縁膜１４と、第２の補助容量絶縁膜１６とにより構成されている。
【００４５】
第１の補助容量電極１３は、上記凹部１２の底面及び内側面と、該凹部１２の周りの遮光領域３とにおいて薄膜状に形成されている。すなわち、第１の補助容量電極１３は、凹部１２の内壁面に沿って凹状に形成されている。そして、第１の補助容量電極１３は、隣接する画素の間で互いに接続されることにより、遮光領域３に亘って格子状又は配線状に形成されている。
【００４６】
第２の補助容量電極１５は、上記凹部１２の内側において、第１の補助容量電極１３の上に第１の補助容量絶縁膜１４を介して設けられている。第２の補助容量電極１５の底は、第１の補助容量絶縁膜１４の底と同じ形状に形成されている。つまり、第２の補助容量電極１５の底は、凹部１２の底と同じ形状に形成されている。このことにより、マスク等によるパターニングを不要としながら、第２の補助容量電極１５を所定の凹形状に形成することが可能となる。さらに、第３の補助容量電極１７は、上記凹部１２の内側において、第２の補助容量電極１５の上に第２の補助容量絶縁膜１６を介して設けられている。
【００４７】
すなわち、図１に示すように、上記第１の補助容量絶縁膜１４、第２の補助容量電極１５、第２の補助容量絶縁膜１６、及び第３の補助容量電極１７は、上記凹部１２の内側のみに形成されている。そして、上記第１の補助容量電極１３、第１の補助容量絶縁膜１４、第２の補助容量電極１５、第２の補助容量絶縁膜１６、及び第３の補助容量電極１７の各最上端部は、同一の平面を構成している。このとき、上記第１の補助容量電極１３の最上端部は、第３の補助容量電極１７の下面よりも高い位置に形成されている。この第３の補助容量電極１７には、図１及び図４に示すように、切り欠き部３１が形成されている。
【００４８】
上記第１の補助容量電極１３は、第２の補助容量電極１５及び第３の補助容量電極１７とは異なる材料により構成されている。また、第２の補助容量電極１５及び第３の補助容量電極１７は、同じ材料により構成されている。すなわち、第１の補助容量電極１３は、硬質な高融点金属、又は該高融点金属を含む金属化合物により構成されており、例えば、Ｔａ、Ｎｂ、Ｗ、Ｐｄ、Ｃｒ、及びＴｉの少なくとも１つを含む材料により構成されていることが望ましい。一方、第２の補助容量電極１５及び第３の補助容量電極１７は、Ｓｉ又はＳｉを含む材料により構成されている。
【００４９】
上記ＴＦＴ１０は、上記補助容量素子１８の上方位置に、第１の層間絶縁膜１９を介して設けられている。ＴＦＴ１０は、第１の層間絶縁膜１９の上に設けられたＴＦＴ半導体層２０と、該ＴＦＴ半導体層２０を覆うゲート酸化膜２１と、該ゲート酸化膜２１の上に形成されたゲート電極２２と、ＴＦＴ半導体層２０に接続されるソース電極２５ａ及びドレイン電極２５ｂとを備えている。
【００５０】
ＴＦＴ半導体層２０は、図１に示すように、ソース領域２０ａと、ドレイン領域２０ｂと、該ドレイン領域２０ｂとソース領域２０ａとの間に設けられたチャネル領域２０ｃとにより構成されている。ＴＦＴ半導体層２０の少なくともチャネル領域２０ｃは、第３の補助容量電極１７に対し、上下方向に重なっている。そして、ＴＦＴ半導体層２０は、第１の層間絶縁膜１９の上において、ゲート酸化膜２１により覆われている。
【００５１】
上記ゲート電極２２は、ゲート酸化膜２１の上面における少なくともチャネル領域２０ｃの上方位置に設けられると共に、図４に示すように、遮光領域３に沿って所定の左右方向に、配線状に延びている。ゲート電極２２は、上記ゲート酸化膜２１の上において第２の層間絶縁膜２３により覆われている。
【００５２】
第２の層間絶縁膜２３及びゲート酸化膜２１には、ソースコンタクトホール２４ａが上記ソース領域２０ａの上方位置に形成される一方、ドレインコンタクトホール２４ｂが上記ドレイン領域２０ｂの上方位置に形成されている。そして、上記ソース電極２５ａは、第２の層間絶縁膜２３の上面に形成され、ソースコンタクトホール２４ａを介して上記ＴＦＴ半導体層２０のソース領域２０ａに接続されている。一方、ドレイン電極２５ｂは、第２の層間絶縁膜２３の上面に形成され、ドレインコンタクトホール２４ｂを介してドレイン領域２０ｂに接続されている。
【００５３】
また、ドレイン電極２５ｂは、補助容量素子１８の第２の補助容量電極１５にも接続されている。すなわち、上記第２の補助容量絶縁膜１６、第１の層間絶縁膜１９、ゲート酸化膜２１、及び第２の層間絶縁膜２３には、上下に延びる第３のコンタクトホール２４ｅが形成されている。そして、ドレイン電極２５ｂは、第２の補助容量電極１５に対し、第３のコンタクトホール２４ｅを介して接続されている。
【００５４】
上記第１の層間絶縁膜１９、ゲート酸化膜２１、及び第２の層間絶縁膜２３には、上下に延びる第１のコンタクトホール２４ｃ及び第２のコンタクトホール２４ｄがそれぞれ形成されている。第１のコンタクトホール２４ｃは、第３の補助容量電極１７の上方位置に形成される一方、第２のコンタクトホール２４ｄは、凹部１２の周縁に形成されている第１の補助容量電極１３の上方位置に形成されている。
【００５５】
第２の層間絶縁膜２３の上面には、第３の補助容量電極１７と第１の補助容量電極１３とを接続するための接続電極２５ｃが設けられている。接続電極２５ｃは、第１のコンタクトホール２４ｃを介して第１の補助容量電極１３に接続されると共に、第２のコンタクトホール２４ｄを介して第３の補助容量電極１７に接続されている。
【００５６】
また、第２の層間絶縁膜２３の上には、第３の層間絶縁膜２６が、上記ソース電極２５ａ、ドレイン電極２５ｂ、及び接続電極２５ｃを覆うように設けられている。第３の層間絶縁膜２６には、画素電極コンタクトホール２７が、ドレイン電極２５ｂの上方位置に形成されている。
【００５７】
上記画素電極２８は、図４に示すように、画素領域２と、該画素領域２の周囲における遮光領域３の一部を覆っている。そして、図１に示すように、画素電極２８は、上記画素電極コンタクトホール２７を介してドレイン電極２５ｂに接続されている。つまり、ドレイン電極２５ｂには、画素電極２８と、上記第２の補助容量電極１５とが接続されている。
【００５８】
以上のようにして、第１の補助容量電極１３には、外部から補助容量用の電位が印加されることにより、第３の補助容量電極１７にも、接続電極２５ｃを介して同じ電位が印加されるようになっている。その結果、ドレイン電極２５ｂに接続された第２の補助容量電極１５と、上記第１の補助容量電極１３及び第３の補助容量電極１７の双方との間で、補助容量が得られるようになっている。言い換えれば、本実施形態の補助容量素子１８は、２組の補助容量素子により構成されている。
【００５９】
−製造方法−
次に、本発明に係る液晶表示装置１の製造方法について説明する。本実施形態では、まず石英基板１１の上に補助容量素子１８を形成する工程を行った後に、該補助容量素子１８の上にＴＦＴ１０を形成する工程を行うことによって、ＴＦＴ基板５を製造する。
【００６０】
まず、図５に示すように、石英基板１１の上面に対し、上方に開口する凹部１２を形成する凹部形成工程を行う。すなわち、一般的なフォトリソグラフィ及びエッチングを行うことにより、所定の形状にパターニングして凹部１２を形成する。凹部１２の深さ（つまり、石英基板１１の上面から凹部１２の底面までの深さ）は、例えば４００ｎｍに形成する。
【００６１】
次に、図６に示すように、石英基板１１の上面の凹部１２に対し、第１の補助容量電極１３、第１の補助容量絶縁膜１４、第２の補助容量電極１５、第２の補助容量絶縁膜１６、及び第３の補助容量電極１７を、下から順に積層して積層体１８ａを形成する積層工程を行う。
【００６２】
すなわち、石英基板１１の上面に対し、スパッタリング法により第１の補助容量電極１３となる硬質な高融点金属である例えばＴａ膜を、１５０ｎｍの厚さで成膜する。続いて、上記第１の補助容量電極１３の上に、第１の補助容量絶縁膜１４である酸化シリコン膜を、４０ｎｍの厚さで成膜する。
【００６３】
このとき、上記第１の補助容量絶縁膜１４を良質なものとする目的で、該第１の補助容量絶縁膜１４を形成する前に、第１の補助容量電極１３の表面を陽極酸化して酸化Ｔａ膜を予め形成しておき、該酸化Ｔａ膜を絶縁膜の一部として利用することも可能である。酸化Ｔａ膜は、３％シュウ酸水溶液中でＴａ膜を陽極とし、２０Ｖ程度の電圧を１時間程度印加することにより、約５０ｎｍ程度の厚さに形成することが可能である。酸化Ｔａ膜は、誘電率が高く且つピンホール欠陥も少ないため、補助容量素子１８の容量の増加や歩留りの向上に役立つ。
【００６４】
その後、上記第１の補助容量絶縁膜１４の上に、第２の補助容量電極１５である高濃度の燐を含んだ多結晶シリコン（以下、Ｐｏｌｙ−Ｓｉと略称する）を、１５０ｎｍの厚さに形成する。続いて、上記第２の補助容量電極１５の上に、第２の補助容量絶縁膜１６である酸化シリコン膜を、４０ｎｍの厚さに成膜する。そして、第２の補助容量絶縁膜１６の膜質を向上させるために、上記酸化シリコン膜に対して９００℃以上の温度でアニール処理を行う。このとき、第２の補助容量電極１５は、Ｓｉを主成分とする膜により構成されているため、上記アニール処理を行う雰囲気の中に酸素又は塩素ガスを含ませることにより、アニール処理と同時に熱酸化を行うことができる。その結果、リーク電流の少ない良質な第２の補助容量絶縁膜１６を形成することが可能となる。
【００６５】
その後、上記第２の補助容量絶縁膜１６の上に、第３の補助容量電極１７である燐を高濃度に含んだＰｏｌｙ−Ｓｉ膜を、２００ｎｍの厚さに形成する。以上のようにして、石英基板１１の上に積層体１８ａを形成する。
【００６６】
次に、図７に示すように、上記基板全面に形成された積層体１８ａに対し、ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ法（以下、ＣＭＰ法と略称する）により表面研磨を行うことによって、第１の補助容量電極１３であるＴａ膜の最上端部を露出させる研磨工程を行う。
【００６７】
ここで、ＣＭＰ法は、第２の補助容量電極１５及び第３の補助容量電極１７であるＰｏｌｙ−Ｓｉ膜１５，１７と、第１の補助容量絶縁膜１４及び第２の補助容量絶縁膜１６である酸化シリコン膜１４，１６とに対し、凹部１２の外部に積層されている部分を研磨して除去し、該凹部１２の内部に残すことを目的として行う。
【００６８】
ここで、上記Ｐｏｌｙ−Ｓｉ膜１５，１７及び酸化シリコン膜１４，１６の双方に対し、ＣＭＰ法により同じ程度に研磨することが必要であるが、そのようなスラリー剤としては、一般的なシリカ系のスラリーを適用することが好ましい。このとき、上記硬質なＴａ膜１３は、上記シリカ系のスラリーにより研磨されないため、ＣＭＰ法におけるバリア膜として作用する。つまり、ＣＭＰ法による積層体１８ａの研磨は、上記Ｔａ膜１３の表面でストップさせることができる。
【００６９】
また、凹部１２の底面から凹部１２周縁の第１の補助容量電極１３の最上端面までの高さは、５５０ｎｍである。一方、凹部１２内における第１の補助容量電極１３、第１の補助容量絶縁膜１４、第２の補助容量電極１５、及び第２の補助容量絶縁膜１６の膜厚の合計は、３８０ｎｍである。すなわち、第３の補助容量電極１７の下面は、凹部１２の周縁における第１の補助容量電極１３の上面よりも低くなっている。その結果、第３の補助容量電極１７は、ＣＭＰ法により凹部１２の内部に板状に残されることとなる。
【００７０】
こうして、第２の補助容量電極１５及び第３の補助容量電極１７は、ＣＭＰ法により、凹部１２と略同じ形状にパターニングされると共に、第１の補助容量電極１３、第２の補助容量電極１５及び第３の補助容量電極１７の最上端部は、平坦化されて互いに同じ高さに形成される。こうして、凹部１２の内部に、３層の導電膜と２層の絶縁膜とにより構成された２層構造の補助容量素子１８が形成される。
【００７１】
次に、図２及び図８に示すように、上記第１の補助容量電極１３に対し、少なくとも一部の隣接する画素領域２の間で互いに接続されるようにパターニングするパターニング工程と、第３の補助容量電極１７の一部を除去する除去工程とを同時に行う。
【００７２】
すなわち、上記第３の補助容量電極１７に対し、一般的なフォトリソグラフィを行うことにより、第１の補助容量電極１３及び第３の補助容量電極１７を所定の形状にパターニングするためのレジストを形成し、その後にドライエッチングを行う。その結果、第１の補助容量電極１３を、図２に部分的に示すように、隣接する各画素領域２の間で連続した格子形状又は配線状にパターン形成し、補助容量用の共通配線として利用できるようにする。さらに、第３の補助容量電極１７に対し、図２に示すように、該第３の補助容量電極１７の一部を除去することにより、切り欠き部３１を形成する。切り欠き部３１は、後工程において、第３のコンタクトホール２４ｅを形成するためのものである。
【００７３】
このとき、第１の補助容量電極１３であるＴａ膜１３のエッチングと、第３の補助容量電極１７であるＰｏｌｙ−Ｓｉ膜１７のエッチングとは、それぞれ同一のマスクを用いてドライエッチングにより行う。同一のマスクを使用することによって、フォトリソグラフィ工程を削減できるため、コストの低減を図ることが可能となる。
【００７４】
また、各ドライエッチングに用いる反応性ガスは、下地膜である酸化シリコン膜（第２の補助容量絶縁膜１６）との選択性が高いものを選択する。例えば、Ｔａ膜１３のエッチングについては、ＢＣｌやＣｌ_２等の反応性ガスが好ましい。また、Ｐｏｌｙ−Ｓｉ膜１７のエッチングについては、ＨＢｒが主成分である反応性ガスが好ましい。
【００７５】
以上のようにして、補助容量素子１８を形成する。続いて、ＴＦＴ１０を形成するための各工程を行う。
【００７６】
まず、上記補助容量素子１８の上方に、結晶性シリコン層２０ｄを形成する結晶化工程を行う。すなわち、図９に示すように、ＣＶＤ法により、第１の層間絶縁膜１９である酸化シリコン膜を約３５０ｎｍの厚さに形成する。続いて、第１の層間絶縁膜１９の上に、非結晶のシリコン膜を約５０ｎｍの厚さで連続して形成する。その後、この非結晶のシリコン膜を結晶化させることにより、結晶性のシリコン膜を形成する。非結晶のシリコン膜を結晶化させる方法としては、例えば、６００℃以上の温度で加熱する方法や、エキシマレーザーの照射による方法等が好適である。その後、上記結晶性のシリコン膜に対し、フォトリソグラフィ及びドライエッチングを行うことにより、所定の形状にパターニングして結晶性シリコン層２０ｄを形成する。
【００７７】
続いて、図３及び図９に示すように、上記結晶性シリコン層２０ｄの上方に、ゲート電極２２を形成するゲート電極形成工程を行う。まず、上記結晶性シリコン層２０ｄの上に、ゲート絶縁膜２１である酸化シリコン膜を、約８０ｎｍの厚さに形成する。その後、ゲート絶縁膜２１の上に、燐を高濃度に含んだＰｏｌｙ−Ｓｉ膜を４００ｎｍ堆積し、該Ｐｏｌｙ−Ｓｉ膜に対してフォトリソグラフィ及びドライエッチングを行って所定形状にパターニングすることにより、ゲート電極２２を形成する。このとき、結晶性シリコン層２０ｄのうち、少なくとも、後工程でチャネル領域２０ｃとなる部分が、上方から見て凹部１２の内側に位置すると共に、第３の補助容量電極１７と重なるように、ゲート電極２２を形成する。このことにより、補助容量素子１８を形成する３層の各補助容量電極１３，１５，１７を、画素ＴＦＴの下部遮光膜として利用することができる。
【００７８】
次に、図３及び図９に示すように、上記結晶性シリコン層２０ｄに対して、不純物を注入することによりＴＦＴ半導体層２０を形成する不純物注入工程を行う。すなわち、ゲート電極２２を不純物注入マスクとし、不純物である燐元素を、上記結晶性シリコン層２０ｄに対して、７５ｋｅＶ、２×１０１５原子／ｃｍ^２程度で注入する。その結果、ゲート電極２２の下で燐が注入されなかった領域は、チャネル領域２０ｃに形成される。そして、チャネル領域２０ｃの左右両側には、ソース領域２０ａ及びドレイン領域２０ｂが形成されることとなる。
【００７９】
次に、図１０に示すように、上記ＴＦＴ半導体層２０及び補助容量素子１８の上方に、複数のコンタクトホールを形成するコンタクトホール形成工程を行う。まず、上記ＴＦＴ半導体層２０が形成された基板の全面に対し、第２の層間絶縁膜２３である酸化シリコン膜を、ＣＶＤ法により５００ｎｍの膜厚に形成する。続いて、上記ソース領域２０ａ及びドレイン領域２０ｂに注入された燐元素を活性化するために、窒素雰囲気中で９５０℃、３０分間の熱処理を施す。
【００８０】
その後、上記第２の層間絶縁膜２３及びゲート酸化膜２１に対し、一般的なフォトリソグラフィと、ウェットエッチングやドライエッチングとを行うことにより、ソース領域２０ａの上方にソースコンタクトホール２４ａを形成する一方、ドレイン領域２０ｂの上方にドレインコンタクトホール２４ｂを形成する。このとき、ソース領域２０ａの上面は、ソースコンタクトホール２４ａを介して上方に露出している。また、ドレイン領域２０ｂの上面は、ドレインコンタクトホール２４ｂを介して上方に露出している。
【００８１】
上記ソースコンタクトホール２４ａ及びドレインコンタクトホール２４ｂと同様に、一般的なフォトリソグラフィと、ウェットエッチングやドライエッチングとを行うことにより、第１のコンタクトホール２４ｃを第１の補助容量電極１３の上方に形成し、第２のコンタクトホール２４ｄを第２の補助容量電極１５の上方に形成し、さらに、第３のコンタクトホール２４ｅを、上記切り欠き部３１を介して第３の補助容量電極１７の上方に形成する。
【００８２】
次に、図１０に示すように、ソース電極２５ａ、ドレイン電極２５ｂ、及び接続電極２５ｃを形成する電極形成工程を行う。まず、上記第２の層間絶縁膜２３の上に、１００ｎｍの厚さのＴｉＷと、４００ｎｍの厚さのＡｌＳｉと、１００ｎｍの厚さのＴｉＷとにより構成される多層の導電膜を形成する。このとき、上記各コンタクトホール２４ａ，２４ｂ，２４ｃ，２４ｄ，２４ｅの内部には、上記導電膜が充填されている。続いて、該導電膜に対し、一般的なフォトリソグラフィとドライエッチングとを行い、所定の形状にパターニングを行う。このことにより、上記ソース領域２０ａに接続されるソース配線２５ａと、上記ドレイン領域２０ｂ及び第２の補助容量電極１５に接続されるドレイン電極２５ｂと、上記第１の補助容量電極１３及び第３の補助容量電極１７に接続される接続電極２５ｃとをそれぞれパターン形成する。
【００８３】
次に、上記ソース電極２５ａ、ドレイン電極２５ｂ、及び接続電極２５ｃの上方に画素電極２８を形成する画素電極形成工程を行う。まず、図１に示すように、上記第２の層間絶縁膜２３の上に、第３の層間絶縁膜２６である酸化シリコン膜を、約３００ｎｍの厚さに形成する。その後、第３の層間絶縁膜２６に対し、一般的なフォトリソグラフィと、ウェットエッチングやドライエッチングとを行うことにより、ドレイン電極２５ｂの上方に、画素電極コンタクトホール２７を形成する。続いて、上記第３の層間絶縁膜２６の上に、基板の全面を覆うように、ＩＴＯ膜を１００ｎｍの厚さに形成する。このとき、上記画素電極コンタクトホール２７の内部には、ＩＴＯが充填されている。その後、上記ＩＴＯ膜に対し、一般的なフォトリソグラフィと、ウェットエッチングやドライエッチングとを行うことにより、画素電極２８をパターン形成する。
【００８４】
以上のように、上記各工程を行うことによりＴＦＴ基板５を形成し、該ＴＦＴ基板５に対して、図示省略の液晶層や対向基板を接合することにより、液晶表示装置１が製造される。
【００８５】
−実施形態１の効果−
以上説明したように、この実施形態１によると、まず、補助容量素子１８を、ＴＦＴ１０に対して上下方向に重ねて設けるようにしたので、補助容量素子１８を設けるために必要となる遮光領域を低減して開口率を増大させることができる。そのことに加えて、補助容量素子１８を、３つの補助容量電極１３，１５，１７を積層して構成するようにしたので、遮光領域を増加させることなく、充分な補助容量を確保することができる。つまり、補助容量を充分に確保しながら画素領域を小型化して表示の高詳細化を図ることができる。
【００８６】
さらに、各補助容量電極１３，１５，１７及び各補助容量絶縁膜１４，１６を、凹部１２の内周面に沿って順次積層するようにしたので、補助容量素子１８を、凹部１２の内壁面に沿って形成することができる。その結果、補助容量素子１８を形成するためのマスク等を不要として、パターニング工程を大幅に簡略化することができる。すなわち、パターニングに要するコストを低減させると共に、フォト合わせのためのマージンを不要とすることができる。また、パターン成形される膜の数が全体として減少させることになるため、補助容量素子１８の上層側で生じる段差を好適に低減させることができる。その結果、液晶表示装置を安価で精度良く容易に製造することができる。
【００８７】
また、第１の補助容量電極１８の最上端部を、第３の補助容量電極１７の下面よりも高い位置に形成するようにしたので、該第３の補助容量電極１７を、凹部１２の内側に好適に形成することができる。
【００８８】
さらに、第１の補助容量電極１８を、隣接する画素の間で接続して格子状に形成したので、該第１の補助容量電極１８を共通配線として利用することができる。
【００８９】
また、ＴＦＴ半導体層２０の少なくともチャネル領域２０ｃを、第３の補助容量電極１７に対して上下方向に重ねるようにしたので、各補助容量電極１３，１５，１７を、下方から入射する光を遮る下部遮光膜として利用することができる。
【００９０】
さらに、積層された各補助容量電極１３，１５，１７及び各補助容量絶縁膜１４，１６に対し、ＣＭＰ法により研磨を行うようにしたので、第１の補助容量電極１３の最上端面を好適に露出させることができると共に、該第１の補助容量電極１３の最上端面に対し、第２の補助容量電極１５、第３の補助容量電極１７、第１の補助容量絶縁膜１４、及び第２の補助容量絶縁膜１６の各最上端部を、同一の平面上に形成することができる。
【００９１】
（実施形態２）
図１１は、本発明に係る液晶表示装置及びその製造方法の実施形態２を示している。尚、この実施形態２において、図１〜図１０と同じ部分については、同じ符号を付してその詳細な説明は省略する。
【００９２】
上記実施形態１の液晶表示装置１では、ＴＦＴ半導体層２０における少なくともチャネル領域２０ｃの上面が、凹部１２の周縁部における第１の補助容量電極１３の最上端部よりも高い位置に形成されていたのに対し、本実施形態２の液晶表示装置１では、ＴＦＴ基板５の断面図である図１１に示すように、ＴＦＴ半導体層２０の少なくともチャネル領域の上面が、凹部１２の周縁部における第１の補助容量電極１３の最上端部よりも低い位置に形成されている。
【００９３】
第１の補助容量電極１３は、凹部１２の内壁面に沿って凹状に形成されている。そして、第２の補助容量素子１５及び第３の補助容量素子１７は、第１の補助容量素子１３の内周面に沿って凹状に形成されている。すなわち、補助容量素子１８は、全体として凹状に形成されている。
【００９４】
ＴＦＴ１０は、上記実施形態１の場合よりも下方位置に形成されている。そして、ＴＦＴ半導体層２０の少なくともチャネル層２０ｃは、上記凹状の補助容量素子１８の内側に配置されている。
【００９５】
この実施形態２の液晶表示装置は、上記実施形態１と同様の工程により製造される。すなわち、凹部形成工程において、石英基板１１の上に形成する凹部１２の深さを、約０．８μｍとして比較的深く形成する。そして、この比較的深い凹部１２に対し、上記実施形態１と同様に、第１の補助容量電極１３、第１の補助容量絶縁膜１４、第２の捕縄容量電極１５、第２の補助容量絶縁膜１６、及び第３の補助容量電極１７を、それぞれ積層して形成する。その結果、図１１に示すように、第３の補助容量電極１７の断面を、凹形状にする。このようにして、チャネル領域２０ｃの上面が、第１の補助容量電極１３の最上端面よりも低くなるように、ＴＦＴ基板５を形成する。
【００９６】
−実施形態２の効果−
したがって、この実施形態２によると、ＴＦＴ半導体層２０の少なくともチャネル領域２０ｃの上面を、凹部１２の周縁における第１の補助容量電極１３の最上端部よりも低い位置に形成したので、補助容量素子１８を、凹状の下部遮光膜に構成することができる。
【００９７】
すなわち、上記凹状の補助容量素子１８の内側にＴＦＴ１０を配置させることが可能となる。その結果、ＴＦＴ基板５の側方（つまり、凹部１２の側方）から入射する光を各補助容量電極１３，１５，１７の側壁により遮ることができるため、オフ電流を好適に低減させることができる。
【００９８】
尚、上記各実施形態では、凹部１２を、石英基板１１の上面に直接に形成するようにしたが、請求項１及び１４に係る発明の他の実施形態としては、凹部形成工程において、石英基板１１の上に絶縁膜を設け、該絶縁膜の上に凹部を形成するようにしてもよい。つまり、本発明は、凹部１２がＴＦＴ１０の下方に配置される構成であればよく、このことにより、上記実施形態と同様の効果を得ることができる。
【００９９】
また、上記補助容量素子１８を、３つの補助容量電極１３，１５，１７により構成するようにしたが、請求項１に係る他の発明の実施形態としては、少なくとも３つ以上の複数の補助容量電極を、絶縁膜を介して積層する構成としてもよい。このことにより、補助容量をさらに増大させることができる。
【０１００】
また、上記各実施形態では、第１の補助容量電極１３は、全ての隣接する画素の間で接続されることにより、例えば格子状に形成するようにしたが、本発明の請求項１に係る発明の他の実施形態としては、第１の補助容量電極１３は、必ずしも隣接する全ての画素の間で接続される必要はなく、少なくとも一部の隣接する画素の間で互いに接続されるようにすればよい。
【０１０１】
【発明の効果】
以上説明したように、本発明によると、補助容量素子を、薄膜トランジスタに対して上下方向に重ねて設け、少なくとも３つ以上の補助容量電極により構成するようにしたので、補助容量素子による遮光領域を低減して開口率を増大させると共に、補助容量を充分に確保することができる。
【０１０２】
さらに、補助容量素子の少なくとも一部を上記凹部の内側に形成するようにしたので、補助容量素子を形成するためのマスク等を不要として、パターニング工程を大幅に簡略化することができる。すなわち、パターニングに要するコストを低減させると共に、フォト合わせのためのマージンを不要とし、パターン成形される膜を全体として減少させることにより上層側で生じる段差を低減させることができる。その結果、液晶表示装置を安価で精度良く容易に製造することができる。
【図面の簡単な説明】
【図１】本実施形態１の液晶表示装置におけるＴＦＴ基板を示す断面図である。
【図２】石英基板上に補助容量素子が形成された状態を示す平面図である。
【図３】補助容量素子の上にＴＦＴが形成された状態を示す平面図である。
【図４】本実施形態１の液晶表示装置におけるＴＦＴ基板を示す平面図である。
【図５】凹部が形成された石英基板を示す断面図である。
【図６】凹部の上に形成された積層体を示す断面図である。
【図７】研磨工程で研磨された積層体を示す断面図である。
【図８】補助容量素子を示す断面図である。
【図９】補助容量素子の上に形成された結晶性シリコン層及びゲート電極を示す断面図である。
【図１０】補助容量素子の上に形成されたＴＦＴを示す断面図である。
【図１１】本実施形態２の液晶表示装置のＴＦＴ基板を示す断面図である。
【図１２】従来の補助容量素子を備えるＴＦＴ基板を示す断面図である。
【図１３】従来のＴＦＴ基板を示す平面図である。
【図１４】従来のＴＦＴの下方に設けられた補助容量素子を備えるＴＦＴ基板を示す断面図である。
【符号の説明】
１液晶表示装置
２画素領域（画素）
１０ＴＦＴ（薄膜トランジスタ）
１１石英基板（絶縁性基板）
１２凹部
１３第１の補助容量電極
１４第１の補助容量絶縁膜（絶縁膜）
１５第２の補助容量電極
１６第２の補助容量絶縁膜（絶縁膜）
１７第３の補助容量電極
１８補助容量素子
２０ＴＦＴ半導体層（半導体層）
２０ｃチャネル領域
２８画素電極[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a liquid crystal display device and a method of manufacturing the same, and more particularly, to a liquid crystal display device having an auxiliary capacitance element formed below a thin film transistor and a method of manufacturing the same.
[0002]
[Prior art]
Among thin liquid crystal display devices with low power consumption, those using thin film transistors (hereinafter abbreviated as TFTs) as driving elements have excellent performance in terms of contrast, response speed, and the like. It is applied to a display unit such as a personal computer and a portable TV. In recent years, the market size of the liquid crystal display device using the TFT has been expanding.
[0003]
Hereinafter, a TFT substrate of a conventional liquid crystal display device will be described. FIG. 13 shows an example of a planar layout of the TFT substrate 105 including the TFT 110. FIG. 12 is a sectional view taken along line XIII-XIII in FIG.
[0004]
As shown in FIG. 12, a lower shading film 112 having a predetermined shape is provided on a quartz substrate 111, and a TFT semiconductor layer 116 is formed on the lower shading film 112 via a first insulating film 114. Is provided. A gate oxide film 117 is provided on the TFT semiconductor layer 116, and a gate electrode 118 is provided on the gate oxide film 117.
[0005]
In the TFT semiconductor layer 116, a channel region 116c, a source region 116a, a drain region 116b, and a lower capacitance electrode 113 for an auxiliary capacitance element are formed. Above the lower capacitance electrode 113, an upper capacitance electrode 115 is provided via a gate oxide film 117. That is, the auxiliary capacitance element 130 is constituted by the lower capacitance electrode 113, the upper capacitance electrode 115, and the gate oxide film 117 sandwiched between the capacitance electrodes 113 and 115.
[0006]
On the gate oxide film 117, a second insulating film 119 is provided so as to cover the gate electrode 118 and the upper capacitance electrode 115. Source contact holes 120a and drain contact holes 120b are formed in predetermined portions of the second insulating film 119 and the gate oxide film 117. A source electrode 124a connected to the source region 116a via the source contact hole 120 is provided on the second insulating film 119, and a drain electrode 124b connected to the drain region 116b via the drain contact hole 120b. Is provided.
[0007]
Further, a third insulating film 125 is provided on the second insulating film 119 so as to cover the source electrode 124a and the drain electrode 124b. A pixel contact hole 126 is formed in a predetermined portion of the third insulating film 125 above the drain electrode 124b. On the third insulating film 125, a transparent pixel electrode 127 connected to the drain electrode 124b via the pixel contact hole 126 is provided.
[0008]
By the way, a liquid crystal display device for projection to which such a TFT substrate is applied has received a great deal of attention from the viewpoints of applications and future prospects, and is being developed. Since a projection liquid crystal panel requires high luminance and high definition as its characteristics, it is important to increase the aperture ratio of the liquid crystal panel. What is problematic in increasing the aperture ratio is an auxiliary capacitor for holding the potential of the liquid crystal.
[0009]
That is, since a metal film having a light-shielding property is often applied to the capacitance electrode of the auxiliary capacitance element, the auxiliary capacitance element does not transmit light. Therefore, in order to improve the aperture ratio, it is necessary to reduce the area of the auxiliary capacitance element. However, when the area of the auxiliary capacitance element is reduced, it becomes difficult to appropriately maintain the potential of the pixel electrode, and as a result, there is a problem that display quality is deteriorated. As described above, the improvement of the aperture ratio and the securing of the auxiliary capacitance are contradictory problems.
[0010]
On the other hand, as shown in FIG. 14, it is known that an auxiliary capacitance element 130 also serving as a light shielding film is provided below the TFT 110 (for example, see Patent Document 1). Hereinafter, the TFT substrate 105 will be described with reference to FIG. 14 (the same parts as those in FIG. 12 will be denoted by the same reference numerals and detailed description thereof will be omitted).
[0011]
On the TFT substrate 105, a lower capacitance electrode 115, an insulating film 123, and an upper capacitance electrode 113 are sequentially laminated on a quartz substrate 111. On the other hand, contact holes 120c are formed in the first insulating film 114, the gate oxide film 117, and the second insulating film 119. The drain electrode 124b is connected to the drain region 116b via the drain contact hole 120b and to the lower capacitor electrode 113 via the contact hole 120c. In this manner, the auxiliary capacitance element 130, the TFT semiconductor layer 116, and the gate electrode 118 are vertically overlapped with each other to improve the aperture ratio and secure the auxiliary capacitance.
[0012]
[Patent Document 1]
JP 2001-66638 A
[0013]
[Problems to be solved by the invention]
However, as the size of the projection is reduced and the brightness is increased, the light-shielding regions such as the TFT semiconductor layer and the gate wiring other than the pixel region which is the opening are formed smaller. As a result, in the storage capacitor element structure of Patent Document 1, it is difficult to secure a sufficient storage capacitor.
[0014]
Therefore, in order to increase the auxiliary capacitance, it is conceivable to configure the auxiliary capacitance element structure with two layers of auxiliary capacitance elements that are vertically stacked. However, in the two-layer structure of the auxiliary capacitance element, (1) a problem that the cost increases with an increase in the number of patterning steps; (3) The problem that patterning or etching failure occurs in the upper layer, (3) the problem that a margin for photo alignment (alignment) is required due to the presence of the three capacitance electrodes of the auxiliary capacitance element, and that the enlargement of the opening is prevented. There is. That is, it is very difficult to manufacture the actual device by simply forming the auxiliary capacitance element structure of Patent Document 1 into a two-layer structure.
[0015]
The present invention has been made in view of the above points, and an object of the present invention is to provide a liquid crystal display device having an auxiliary capacitance element with an improvement in aperture ratio and sufficient securing of an auxiliary capacitance while reducing the cost. To enable easy and accurate manufacturing
[0016]
[Means for Solving the Problems]
In order to achieve the above object, according to the present invention, at least a part of the auxiliary capacitance element is provided inside a concave portion formed below the thin film transistor.
[0017]
Specifically, a liquid crystal display device according to the present invention is a liquid crystal display device provided on an insulating substrate and including a thin film transistor for driving a pixel electrode, and an auxiliary capacitance element provided below the thin film transistor. The insulating substrate or the insulating film provided on the insulating substrate includes a concave portion that is opened upward at a position below the thin film transistor, and the auxiliary capacitance element is at least overlapped with each other. The storage capacitor includes three or more storage capacitor electrodes, and at least a part of the storage capacitor element is provided inside the recess.
[0018]
The auxiliary capacitance element includes a first auxiliary capacitance electrode at least partially provided at the bottom of the concave portion, and a second auxiliary capacitance electrode provided on the first auxiliary capacitance electrode via an insulating film. A third auxiliary capacitance electrode provided on the second auxiliary capacitance electrode with an insulating film interposed therebetween, wherein the second auxiliary capacitance electrode and the third auxiliary capacitance electrode are provided inside the concave portion. Only it may be formed.
[0019]
The bottom of the second auxiliary capacitance electrode is preferably formed in the same shape as the bottom of the recess.
[0020]
The first auxiliary capacitance electrode is formed in a concave shape along the inner wall of the concave portion, and the uppermost end of the first auxiliary capacitance electrode is formed at a position higher than the lower surface of the third auxiliary capacitance electrode. Is also good.
[0021]
It is preferable that the uppermost ends of the first, second and third auxiliary capacitance electrodes form the same plane.
[0022]
It is preferable that the first auxiliary capacitance electrodes are connected to each other between at least some of the adjacent pixels.
[0023]
It is preferable that at least a channel region in the semiconductor layer of the thin film transistor vertically overlaps the third auxiliary capacitance electrode.
[0024]
The first auxiliary capacitance electrode is formed in a concave shape along the inner wall of the concave portion, and at least the upper surface of the channel region of the semiconductor layer is formed at a position lower than the uppermost end of the first auxiliary capacitance electrode. Is also good.
[0025]
It is preferable that the first auxiliary capacitance electrode is made of a material different from that of the second auxiliary capacitance electrode and the third auxiliary capacitance electrode.
[0026]
The first storage capacitor electrode is preferably made of a material containing at least one of Ta, Nb, W, Pd, Cr, and Ti.
[0027]
The second auxiliary capacitance electrode and the third auxiliary capacitance electrode may be made of the same material.
[0028]
It is preferable that the second auxiliary capacitance electrode and the third auxiliary capacitance electrode are made of Si or a material containing Si.
[0029]
Further, a method of manufacturing a liquid crystal display device according to the present invention is a method of manufacturing a liquid crystal display device including an auxiliary capacitance element formed on an insulating substrate and a thin film transistor formed above the auxiliary capacitance element. Forming a recess opening upward on the insulating substrate or the insulating film provided on the insulating substrate; and forming a first storage capacitor electrode and a first storage capacitor electrode on the recess. A laminating step of laminating the auxiliary capacitance insulating film, the second auxiliary capacitance electrode, the second auxiliary capacitance insulating film, and the third auxiliary capacitance electrode in order from the bottom to form a laminate; Polishing by exposing the top end of the first auxiliary capacitance electrode, and connecting the first auxiliary capacitance electrode to at least a part of adjacent pixels with respect to the first auxiliary capacitance electrode. Patterning And extent, and a removal step of removing a portion of the third auxiliary capacitor electrode.
[0030]
Preferably, the patterning step and the removing step are performed simultaneously.
[0031]
In the polishing step, the uppermost end of the first auxiliary capacitance electrode may be exposed by the CMP method.
[0032]
That is, in the liquid crystal display device according to the present invention, the auxiliary capacitance element is provided inside the insulating layer substrate or the concave portion formed in the insulating film on the insulating substrate, and the thin film transistor is formed above the auxiliary capacitance element. It is manufactured by
[0033]
As a result, since the auxiliary capacitance element is provided to be vertically overlapped with the thin film transistor and is constituted by at least three or more auxiliary capacitance electrodes, a light-shielding region by the auxiliary capacitance element is reduced and an aperture ratio is increased. At the same time, a sufficient auxiliary capacity can be secured.
[0034]
Further, since at least a part of the auxiliary capacitance element is formed inside the concave portion, a mask or the like for forming the auxiliary capacitance element is not required, and the patterning process can be greatly simplified. That is, the cost required for patterning is reduced, and a margin for photo alignment is not required, and a step formed on the upper layer side is reduced by reducing the number of films to be formed as a whole. As a result, the liquid crystal display device can be manufactured easily at low cost and with high accuracy.
[0035]
Further, by forming the uppermost end of the first auxiliary capacitance electrode at a position higher than the lower surface of the third auxiliary capacitance electrode, the third auxiliary capacitance electrode is suitably formed inside the concave portion. .
[0036]
In addition, by connecting the first storage capacitor electrode between adjacent pixels, the first storage capacitor electrode can be used as a common wiring.
[0037]
Further, by overlapping at least the channel region of the semiconductor layer with the third auxiliary capacitance electrode in the vertical direction, each auxiliary capacitance electrode can be used as a light-shielding film that blocks light incident from below.
[0038]
By forming at least the upper surface of the channel region of the semiconductor layer at a position lower than the uppermost surface of the first auxiliary capacitance electrode, light incident from the side is blocked by the auxiliary capacitance electrode, so that off-state current is preferably reduced. To be reduced.
[0039]
In addition, by polishing each of the laminated auxiliary capacitance electrodes and the respective auxiliary capacitance insulating films by a CMP method (that is, a Chemical Mechanical Polishing method), the first auxiliary capacitance electrode can be preferably exposed. Become.
[0040]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that the present invention is not limited to the following embodiments.
[0041]
(Embodiment 1)
1 to 10 show Embodiment 1 of a liquid crystal display device and a method of manufacturing the same according to the present invention. The liquid crystal display device 1 of the present embodiment includes a TFT substrate 5, a counter substrate (not shown) facing the TFT substrate 5, and a liquid crystal layer (not shown) provided between the counter substrate and the TFT substrate 5. And
[0042]
The TFT substrate 5 includes a plurality of pixel regions 2 arranged in a matrix and light shielding provided in a grid between the pixel regions 2 as shown in a partially enlarged view in FIG. Region 3. At least above the pixel region 2, a pixel electrode 28 for applying a predetermined voltage to a liquid crystal layer (not shown) is provided. The light-shielding region 3 is provided with a thin film transistor 10 (hereinafter abbreviated as TFT) for driving the pixel electrode 28 and an auxiliary capacitance element 18 for stably holding the charge of the pixel electrode 28. . The TFT 10 and the auxiliary capacitance element 18 are formed on a quartz substrate 11, which is an insulating substrate, as shown in FIG. 1, which is a cross-sectional view taken along line II in FIG. The auxiliary capacitance element 18 is provided below the TFT 10.
[0043]
As shown in FIG. 1, a concave portion 12 which opens upward at a position below the TFT 10 is formed on the upper surface of the quartz substrate 11. As shown in FIG. 4, the recess 12 is formed in a groove on the upper surface of the quartz substrate 11 so as to bend in a hook shape along the light shielding region 3.
[0044]
The auxiliary capacitance element 18 is provided at least partially inside the recess 12, and is interposed between the three auxiliary capacitance electrodes 13, 15, 17 that are overlapped with each other, and between the auxiliary capacitance electrodes 13, 15, 17. And the auxiliary capacitance insulating films 14 and 16 thus formed. The auxiliary capacitance electrodes 13, 15, 17 are composed of a first auxiliary capacitance electrode 13, a second auxiliary capacitance electrode 15, and a third auxiliary capacitance electrode 17, while the auxiliary capacitance insulating films 14, 16 are , A first auxiliary capacitance insulating film 14 and a second auxiliary capacitance insulating film 16.
[0045]
The first auxiliary capacitance electrode 13 is formed in a thin film shape on the bottom surface and the inner side surface of the concave portion 12 and on the light shielding region 3 around the concave portion 12. That is, the first auxiliary capacitance electrode 13 is formed in a concave shape along the inner wall surface of the concave portion 12. The first auxiliary capacitance electrodes 13 are connected to each other between adjacent pixels, and thus are formed in a grid shape or a wiring shape over the light shielding region 3.
[0046]
The second auxiliary capacitance electrode 15 is provided on the first auxiliary capacitance electrode 13 via the first auxiliary capacitance insulating film 14 inside the concave portion 12. The bottom of the second storage capacitor electrode 15 is formed in the same shape as the bottom of the first storage capacitor insulating film 14. That is, the bottom of the second auxiliary capacitance electrode 15 is formed in the same shape as the bottom of the recess 12. This makes it possible to form the second auxiliary capacitance electrode 15 in a predetermined concave shape without the need for patterning using a mask or the like. Further, the third auxiliary capacitance electrode 17 is provided on the second auxiliary capacitance electrode 15 via the second auxiliary capacitance insulating film 16 inside the concave portion 12.
[0047]
That is, as shown in FIG. 1, the first storage capacitor insulating film 14, the second storage capacitor electrode 15, the second storage capacitor insulating film 16, and the third storage capacitor electrode 17 It is formed only on the inside. The uppermost end of each of the first auxiliary capacitance electrode 13, the first auxiliary capacitance insulating film 14, the second auxiliary capacitance electrode 15, the second auxiliary capacitance insulating film 16, and the third auxiliary capacitance electrode 17 Constitute the same plane. At this time, the uppermost end of the first auxiliary capacitance electrode 13 is formed at a position higher than the lower surface of the third auxiliary capacitance electrode 17. A cutout portion 31 is formed in the third auxiliary capacitance electrode 17, as shown in FIGS.
[0048]
The first auxiliary capacitance electrode 13 is made of a material different from that of the second auxiliary capacitance electrode 15 and the third auxiliary capacitance electrode 17. The second auxiliary capacitance electrode 15 and the third auxiliary capacitance electrode 17 are made of the same material. That is, the first auxiliary capacitance electrode 13 is made of a hard refractory metal or a metal compound containing the refractory metal. For example, at least one of Ta, Nb, W, Pd, Cr, and Ti It is desirable to be constituted by a material containing. On the other hand, the second auxiliary capacitance electrode 15 and the third auxiliary capacitance electrode 17 are made of Si or a material containing Si.
[0049]
The TFT 10 is provided above the auxiliary capacitance element 18 via a first interlayer insulating film 19. The TFT 10 includes a TFT semiconductor layer 20 provided on a first interlayer insulating film 19, a gate oxide film 21 covering the TFT semiconductor layer 20, and a gate electrode 22 formed on the gate oxide film 21. And a source electrode 25a and a drain electrode 25b connected to the TFT semiconductor layer 20.
[0050]
As shown in FIG. 1, the TFT semiconductor layer 20 includes a source region 20a, a drain region 20b, and a channel region 20c provided between the drain region 20b and the source region 20a. At least the channel region 20c of the TFT semiconductor layer 20 vertically overlaps the third auxiliary capacitance electrode 17. Then, the TFT semiconductor layer 20 is covered with the gate oxide film 21 on the first interlayer insulating film 19.
[0051]
The gate electrode 22 is provided at least above the channel region 20 c on the upper surface of the gate oxide film 21, and extends in a predetermined left-right direction along the light shielding region 3, as shown in FIG. . The gate electrode 22 is covered on the gate oxide film 21 with a second interlayer insulating film 23.
[0052]
In the second interlayer insulating film 23 and the gate oxide film 21, a source contact hole 24a is formed above the source region 20a, while a drain contact hole 24b is formed above the drain region 20b. . The source electrode 25a is formed on the upper surface of the second interlayer insulating film 23, and is connected to the source region 20a of the TFT semiconductor layer 20 via a source contact hole 24a. On the other hand, the drain electrode 25b is formed on the upper surface of the second interlayer insulating film 23, and is connected to the drain region 20b via the drain contact hole 24b.
[0053]
Further, the drain electrode 25b is also connected to the second auxiliary capacitance electrode 15 of the auxiliary capacitance element 18. That is, the third contact hole 24 e extending vertically is formed in the second storage capacitor insulating film 16, the first interlayer insulating film 19, the gate oxide film 21, and the second interlayer insulating film 23. . The drain electrode 25b is connected to the second storage capacitor electrode 15 via a third contact hole 24e.
[0054]
In the first interlayer insulating film 19, the gate oxide film 21, and the second interlayer insulating film 23, a first contact hole 24c and a second contact hole 24d extending vertically are formed, respectively. The first contact hole 24c is formed above the third auxiliary capacitance electrode 17, while the second contact hole 24d is formed above the first auxiliary capacitance electrode 13 formed on the periphery of the concave portion 12. Formed at the location.
[0055]
On the upper surface of the second interlayer insulating film 23, a connection electrode 25c for connecting the third auxiliary capacitance electrode 17 and the first auxiliary capacitance electrode 13 is provided. The connection electrode 25c is connected to the first auxiliary capacitance electrode 13 via the first contact hole 24c, and is connected to the third auxiliary capacitance electrode 17 via the second contact hole 24d.
[0056]
On the second interlayer insulating film 23, a third interlayer insulating film 26 is provided so as to cover the source electrode 25a, the drain electrode 25b, and the connection electrode 25c. A pixel electrode contact hole 27 is formed in the third interlayer insulating film 26 at a position above the drain electrode 25b.
[0057]
As shown in FIG. 4, the pixel electrode 28 covers the pixel region 2 and a part of the light shielding region 3 around the pixel region 2. As shown in FIG. 1, the pixel electrode 28 is connected to the drain electrode 25b via the pixel electrode contact hole 27. That is, the pixel electrode 28 and the second auxiliary capacitance electrode 15 are connected to the drain electrode 25b.
[0058]
As described above, when the potential for the auxiliary capacitance is externally applied to the first auxiliary capacitance electrode 13, the same electric potential is applied to the third auxiliary capacitance electrode 17 via the connection electrode 25 c. It is supposed to be. As a result, an auxiliary capacitance can be obtained between the second auxiliary capacitance electrode 15 connected to the drain electrode 25b and both the first auxiliary capacitance electrode 13 and the third auxiliary capacitance electrode 17. ing. In other words, the auxiliary capacitance element 18 of the present embodiment is configured by two sets of auxiliary capacitance elements.
[0059]
-Manufacturing method-
Next, a method for manufacturing the liquid crystal display device 1 according to the present invention will be described. In the present embodiment, the TFT substrate 5 is manufactured by first performing the step of forming the auxiliary capacitance element 18 on the quartz substrate 11 and then performing the step of forming the TFT 10 on the auxiliary capacitance element 18.
[0060]
First, as shown in FIG. 5, a concave portion forming step of forming a concave portion 12 that opens upward on the upper surface of the quartz substrate 11 is performed. That is, by performing general photolithography and etching, the concave portion 12 is formed by patterning into a predetermined shape. The depth of the recess 12 (that is, the depth from the top surface of the quartz substrate 11 to the bottom surface of the recess 12) is formed, for example, to 400 nm.
[0061]
Next, as shown in FIG. 6, a first auxiliary capacitance electrode 13, a first auxiliary capacitance insulating film 14, a second auxiliary capacitance electrode 15, and a second auxiliary capacitance electrode are formed in the concave portion 12 on the upper surface of the quartz substrate 11. A laminating step of laminating the capacitance insulating film 16 and the third auxiliary capacitance electrode 17 in order from the bottom to form the laminate 18a is performed.
[0062]
That is, a 150-nm-thick hard refractory metal, for example, a Ta film that becomes the first auxiliary capacitance electrode 13 is formed on the upper surface of the quartz substrate 11 by a sputtering method. Subsequently, a silicon oxide film, which is the first auxiliary capacitance insulating film 14, is formed on the first auxiliary capacitance electrode 13 to a thickness of 40 nm.
[0063]
At this time, in order to improve the quality of the first auxiliary capacitance insulating film 14, before forming the first auxiliary capacitance insulating film 14, the surface of the first auxiliary capacitance electrode 13 is anodized. It is also possible to form a Ta oxide film in advance and use the Ta oxide film as a part of the insulating film. The Ta oxide film can be formed to a thickness of about 50 nm by applying a voltage of about 20 V for about 1 hour in a 3% oxalic acid aqueous solution using the Ta film as an anode. Since the Ta oxide film has a high dielectric constant and few pinhole defects, it is useful for increasing the capacity of the auxiliary capacitance element 18 and improving the yield.
[0064]
After that, polycrystalline silicon (hereinafter abbreviated as Poly-Si) containing high concentration of phosphorus, which is the second auxiliary capacitance electrode 15, is deposited on the first auxiliary capacitance insulating film 14 to a thickness of 150 nm. Formed. Subsequently, a silicon oxide film as the second auxiliary capacitance insulating film 16 is formed on the second auxiliary capacitance electrode 15 to a thickness of 40 nm. Then, in order to improve the film quality of the second auxiliary capacitance insulating film 16, the silicon oxide film is annealed at a temperature of 900 ° C. or more. At this time, since the second auxiliary capacitance electrode 15 is formed of a film containing Si as a main component, by including oxygen or chlorine gas in the atmosphere in which the annealing is performed, thermal annealing is performed simultaneously with the annealing. Oxidation can be performed. As a result, it is possible to form a high-quality second auxiliary capacitance insulating film 16 with less leakage current.
[0065]
After that, a poly-Si film containing phosphorus at a high concentration as the third auxiliary capacitance electrode 17 is formed to a thickness of 200 nm on the second auxiliary capacitance insulating film 16. As described above, the laminate 18a is formed on the quartz substrate 11.
[0066]
Next, as shown in FIG. 7, the surface of the laminated body 18a formed on the entire surface of the substrate is polished by a Chemical Mechanical Polishing method (hereinafter, abbreviated as a CMP method) to thereby form a first auxiliary capacitance electrode. A polishing step of exposing the uppermost end of the Ta film 13 is performed.
[0067]
Here, in the CMP method, Poly-Si films 15 and 17 that are the second auxiliary capacitance electrode 15 and the third auxiliary capacitance electrode 17, the first auxiliary capacitance insulating film 14 and the second auxiliary capacitance insulating film 16 are used. The silicon oxide films 14 and 16 are removed by polishing a portion laminated outside the concave portion 12 to leave it inside the concave portion 12.
[0068]
Here, both the Poly-Si films 15, 17 and the silicon oxide films 14, 16 need to be polished to the same extent by the CMP method. It is preferred to apply a system slurry. At this time, since the hard Ta film 13 is not polished by the silica-based slurry, it functions as a barrier film in the CMP method. That is, the polishing of the stacked body 18a by the CMP method can be stopped at the surface of the Ta film 13.
[0069]
The height from the bottom surface of the concave portion 12 to the uppermost end surface of the first auxiliary capacitance electrode 13 on the peripheral edge of the concave portion 12 is 550 nm. On the other hand, the total thickness of the first storage capacitor electrode 13, the first storage capacitor insulating film 14, the second storage capacitor electrode 15, and the second storage capacitor insulating film 16 in the recess 12 is 380 nm. . That is, the lower surface of the third auxiliary capacitance electrode 17 is lower than the upper surface of the first auxiliary capacitance electrode 13 at the periphery of the concave portion 12. As a result, the third auxiliary capacitance electrode 17 is left in a plate shape inside the concave portion 12 by the CMP method.
[0070]
Thus, the second auxiliary capacitance electrode 15 and the third auxiliary capacitance electrode 17 are patterned into substantially the same shape as the concave portion 12 by the CMP method, and the first auxiliary capacitance electrode 13 and the second auxiliary capacitance electrode 15 are formed. The uppermost end of the third auxiliary capacitance electrode 17 is flattened and formed at the same height. In this way, an auxiliary capacitance element 18 having a two-layer structure including the three conductive films and the two insulating films is formed inside the concave portion 12.
[0071]
Next, as shown in FIGS. 2 and 8, a patterning step of patterning the first auxiliary capacitance electrode 13 so as to be connected to each other between at least some of the adjacent pixel regions 2; And a removing step of removing a part of the auxiliary capacitance electrode 17 are simultaneously performed.
[0072]
That is, a resist for patterning the first auxiliary capacitance electrode 13 and the third auxiliary capacitance electrode 17 into a predetermined shape is formed by performing general photolithography on the third auxiliary capacitance electrode 17. Then, dry etching is performed. As a result, as shown partially in FIG. 2, the first auxiliary capacitance electrode 13 is patterned in a continuous lattice shape or a wiring shape between the adjacent pixel regions 2 and serves as a common wiring for the auxiliary capacitance. Make it available. Further, as shown in FIG. 2, a notch 31 is formed by removing a part of the third auxiliary capacitance electrode 17 from the third auxiliary capacitance electrode 17. The notch 31 is for forming the third contact hole 24e in a later step.
[0073]
At this time, the etching of the Ta film 13 as the first auxiliary capacitance electrode 13 and the etching of the Poly-Si film 17 as the third auxiliary capacitance electrode 17 are performed by dry etching using the same mask. By using the same mask, the number of photolithography steps can be reduced, so that cost can be reduced.
[0074]
As a reactive gas used for each dry etching, a gas having a high selectivity with respect to a silicon oxide film (second storage capacitor insulating film 16) as a base film is selected. For example, for the etching of the Ta film 13, BCl or Cl ₂ And the like. For etching the Poly-Si film 17, a reactive gas containing HBr as a main component is preferable.
[0075]
The auxiliary capacitance element 18 is formed as described above. Subsequently, each step for forming the TFT 10 is performed.
[0076]
First, a crystallization step of forming a crystalline silicon layer 20d above the auxiliary capacitance element 18 is performed. That is, as shown in FIG. 9, a silicon oxide film as the first interlayer insulating film 19 is formed to a thickness of about 350 nm by the CVD method. Subsequently, an amorphous silicon film having a thickness of about 50 nm is continuously formed on the first interlayer insulating film 19. After that, the amorphous silicon film is crystallized to form a crystalline silicon film. As a method of crystallizing the amorphous silicon film, for example, a method of heating at a temperature of 600 ° C. or more, a method of excimer laser irradiation, and the like are preferable. After that, the crystalline silicon film is patterned into a predetermined shape by performing photolithography and dry etching to form a crystalline silicon layer 20d.
[0077]
Subsequently, as shown in FIGS. 3 and 9, a gate electrode forming step of forming a gate electrode 22 above the crystalline silicon layer 20d is performed. First, a silicon oxide film serving as the gate insulating film 21 is formed on the crystalline silicon layer 20d to a thickness of about 80 nm. Thereafter, a 400 nm thick Poly-Si film containing phosphorus at a high concentration is deposited on the gate insulating film 21, and the poly-Si film is subjected to photolithography and dry etching to be patterned into a predetermined shape. The gate electrode 22 is formed. At this time, the gate of the crystalline silicon layer 20 d is formed such that at least a portion to be a channel region 20 c in a later step is located inside the recess 12 when viewed from above and overlaps the third auxiliary capacitance electrode 17. An electrode 22 is formed. Thus, the three layers of auxiliary capacitance electrodes 13, 15, 17 forming the auxiliary capacitance element 18 can be used as a lower light shielding film of the pixel TFT.
[0078]
Next, as shown in FIGS. 3 and 9, an impurity implantation step of implanting an impurity into the crystalline silicon layer 20 d to form the TFT semiconductor layer 20 is performed. That is, the gate electrode 22 is used as an impurity implantation mask, and a phosphorus element, which is an impurity, is applied to the crystalline silicon layer 20d at 75 keV and 2 × 10 15 atoms / cm 2. ² Inject in the degree. As a result, a region where phosphorus has not been implanted under the gate electrode 22 is formed in the channel region 20c. Then, a source region 20a and a drain region 20b are formed on both left and right sides of the channel region 20c.
[0079]
Next, as shown in FIG. 10, a contact hole forming step of forming a plurality of contact holes above the TFT semiconductor layer 20 and the auxiliary capacitance element 18 is performed. First, a silicon oxide film as the second interlayer insulating film 23 is formed to a thickness of 500 nm by a CVD method on the entire surface of the substrate on which the TFT semiconductor layer 20 is formed. Subsequently, a heat treatment is performed at 950 ° C. for 30 minutes in a nitrogen atmosphere to activate the phosphorus element implanted into the source region 20a and the drain region 20b.
[0080]
Thereafter, the source contact hole 24a is formed above the source region 20a by performing general photolithography, wet etching, and dry etching on the second interlayer insulating film 23 and the gate oxide film 21. Then, a drain contact hole 24b is formed above the drain region 20b. At this time, the upper surface of the source region 20a is exposed upward via the source contact hole 24a. The upper surface of the drain region 20b is exposed upward via the drain contact hole 24b.
[0081]
Similarly to the source contact hole 24a and the drain contact hole 24b, the first contact hole 24c is formed above the first auxiliary capacitance electrode 13 by performing general photolithography and wet etching or dry etching. Then, a second contact hole 24 d is formed above the second auxiliary capacitance electrode 15, and a third contact hole 24 e is formed above the third auxiliary capacitance electrode 17 via the notch 31. Form.
[0082]
Next, as shown in FIG. 10, an electrode forming step for forming the source electrode 25a, the drain electrode 25b, and the connection electrode 25c is performed. First, a multilayer conductive film composed of 100 nm thick TiW, 400 nm thick AlSi, and 100 nm thick TiW is formed on the second interlayer insulating film 23. At this time, the inside of each of the contact holes 24a, 24b, 24c, 24d, and 24e is filled with the conductive film. Subsequently, general photolithography and dry etching are performed on the conductive film to perform patterning into a predetermined shape. As a result, the source wiring 25a connected to the source region 20a, the drain electrode 25b connected to the drain region 20b and the second storage capacitor electrode 15, the first storage capacitor electrode 13 and the third storage capacitor The connection electrodes 25c connected to the auxiliary capacitance electrodes 17 are respectively patterned.
[0083]
Next, a pixel electrode forming step of forming a pixel electrode 28 above the source electrode 25a, the drain electrode 25b, and the connection electrode 25c is performed. First, as shown in FIG. 1, a silicon oxide film serving as a third interlayer insulating film 26 is formed on the second interlayer insulating film 23 to a thickness of about 300 nm. Thereafter, pixel electrode contact holes 27 are formed above the drain electrodes 25b by performing general photolithography, wet etching, and dry etching on the third interlayer insulating film 26. Subsequently, an ITO film having a thickness of 100 nm is formed on the third interlayer insulating film 26 so as to cover the entire surface of the substrate. At this time, the inside of the pixel electrode contact hole 27 is filled with ITO. Then, the pixel film 28 is patterned by performing general photolithography, wet etching, and dry etching on the ITO film.
[0084]
As described above, the liquid crystal display device 1 is manufactured by forming the TFT substrate 5 by performing the above-described steps, and joining a liquid crystal layer and a counter substrate (not shown) to the TFT substrate 5.
[0085]
-Effects of Embodiment 1-
As described above, according to the first embodiment, first, the auxiliary capacitance element 18 is provided so as to be vertically overlapped with the TFT 10. Therefore, a light-shielding region necessary for providing the auxiliary capacitance element 18 is provided. It is possible to reduce the aperture ratio and increase the aperture ratio. In addition, since the auxiliary capacitance element 18 is configured by stacking the three auxiliary capacitance electrodes 13, 15, 17, it is possible to secure a sufficient auxiliary capacitance without increasing the light-shielding region. it can. In other words, it is possible to reduce the size of the pixel area while sufficiently securing the auxiliary capacitance, and to achieve high-definition display.
[0086]
Further, since the auxiliary capacitance electrodes 13, 15, 17 and the auxiliary capacitance insulating films 14, 16 are sequentially laminated along the inner peripheral surface of the concave portion 12, the auxiliary capacitance element 18 is formed on the inner wall surface of the concave portion 12. Can be formed along. As a result, a mask or the like for forming the auxiliary capacitance element 18 is not required, and the patterning process can be greatly simplified. That is, the cost required for patterning can be reduced, and a margin for photo alignment can be eliminated. In addition, since the number of films to be patterned is reduced as a whole, a step formed on the upper layer side of the auxiliary capacitance element 18 can be suitably reduced. As a result, the liquid crystal display device can be manufactured easily at low cost and with high accuracy.
[0087]
Since the uppermost end of the first auxiliary capacitance electrode 18 is formed at a position higher than the lower surface of the third auxiliary capacitance electrode 17, the third auxiliary capacitance electrode 17 is formed inside the recess 12. It can be suitably formed.
[0088]
Further, since the first auxiliary capacitance electrode 18 is connected between adjacent pixels and formed in a lattice shape, the first auxiliary capacitance electrode 18 can be used as a common wiring.
[0089]
In addition, since at least the channel region 20c of the TFT semiconductor layer 20 is vertically overlapped with the third auxiliary capacitance electrode 17, the auxiliary capacitance electrodes 13, 15, 17 block light incident from below. It can be used as a lower light shielding film.
[0090]
Further, since the stacked auxiliary capacitance electrodes 13, 15, 17 and the auxiliary capacitance insulating films 14, 16 are polished by the CMP method, the uppermost end surface of the first auxiliary capacitance electrode 13 is preferably set. The second auxiliary capacitance electrode 15, the third auxiliary capacitance electrode 17, the first auxiliary capacitance insulating film 14, and the second auxiliary capacitance electrode 15 can be exposed to the uppermost end face of the first auxiliary capacitance electrode 13. Each uppermost end of the auxiliary capacitance insulating film 16 can be formed on the same plane.
[0091]
(Embodiment 2)
FIG. 11 shows Embodiment 2 of a liquid crystal display device and a method of manufacturing the same according to the present invention. In the second embodiment, the same parts as those in FIGS. 1 to 10 are denoted by the same reference numerals, and detailed description thereof will be omitted.
[0092]
In the liquid crystal display device 1 of the first embodiment, at least the upper surface of the channel region 20c in the TFT semiconductor layer 20 is formed at a position higher than the uppermost end of the first auxiliary capacitance electrode 13 at the peripheral edge of the concave portion 12. On the other hand, in the liquid crystal display device 1 according to the second embodiment, as shown in FIG. 11 which is a cross-sectional view of the TFT substrate 5, at least the upper surface of the channel region of the TFT semiconductor layer 20 Is formed at a position lower than the uppermost end of the auxiliary capacitance electrode 13.
[0093]
The first auxiliary capacitance electrode 13 is formed in a concave shape along the inner wall surface of the concave portion 12. The second auxiliary capacitance element 15 and the third auxiliary capacitance element 17 are formed in a concave shape along the inner peripheral surface of the first auxiliary capacitance element 13. That is, the auxiliary capacitance element 18 is formed in a concave shape as a whole.
[0094]
The TFT 10 is formed at a lower position than in the first embodiment. At least the channel layer 20 c of the TFT semiconductor layer 20 is arranged inside the concave auxiliary capacitance element 18.
[0095]
The liquid crystal display device according to the second embodiment is manufactured by the same steps as in the first embodiment. That is, in the concave portion forming step, the concave portion 12 formed on the quartz substrate 11 is formed to be relatively deep with a depth of about 0.8 μm. Then, as in the first embodiment, the first auxiliary capacitance electrode 13, the first auxiliary capacitance insulating film 14, the second trapping capacitance electrode 15, the second auxiliary capacitance insulation The film 16 and the third auxiliary capacitance electrode 17 are respectively formed by lamination. As a result, as shown in FIG. 11, the cross section of the third auxiliary capacitance electrode 17 is made concave. Thus, the TFT substrate 5 is formed such that the upper surface of the channel region 20c is lower than the uppermost end surface of the first auxiliary capacitance electrode 13.
[0096]
-Effect of Embodiment 2-
Therefore, according to the second embodiment, at least the upper surface of the channel region 20 c of the TFT semiconductor layer 20 is formed at a position lower than the uppermost end of the first auxiliary capacitance electrode 13 on the periphery of the concave portion 12. 18 can be configured as a concave lower light-shielding film.
[0097]
That is, it becomes possible to arrange the TFT 10 inside the concave auxiliary capacitance element 18. As a result, light incident from the side of the TFT substrate 5 (that is, the side of the concave portion 12) can be blocked by the side walls of the auxiliary capacitance electrodes 13, 15, and 17, so that the off-current can be suitably reduced. it can.
[0098]
In each of the above embodiments, the concave portion 12 is formed directly on the upper surface of the quartz substrate 11. However, as another embodiment of the invention according to claims 1 and 14, a quartz substrate is formed in the concave portion forming step. 11 may be provided with an insulating film, and a concave portion may be formed on the insulating film. That is, the present invention only needs to have a configuration in which the concave portion 12 is disposed below the TFT 10, and thus, the same effect as the above embodiment can be obtained.
[0099]
Further, the auxiliary capacitance element 18 is configured by three auxiliary capacitance electrodes 13, 15, and 17. However, according to another embodiment of the present invention, at least three or more auxiliary capacitances are provided. The electrodes may be stacked with an insulating film interposed therebetween. As a result, the auxiliary capacitance can be further increased.
[0100]
Further, in each of the above embodiments, the first auxiliary capacitance electrode 13 is formed between, for example, a lattice by being connected between all adjacent pixels, but according to claim 1 of the present invention. According to another embodiment of the present invention, the first auxiliary capacitance electrodes 13 do not necessarily need to be connected between all adjacent pixels, and may be connected to each other between at least some of the adjacent pixels. do it.
[0101]
【The invention's effect】
As described above, according to the present invention, the auxiliary capacitance element is provided so as to be vertically overlapped with the thin film transistor and is constituted by at least three or more auxiliary capacitance electrodes. It is possible to reduce the aperture ratio and increase the aperture ratio, and to sufficiently secure the auxiliary capacitance.
[0102]
Further, since at least a part of the auxiliary capacitance element is formed inside the concave portion, a mask or the like for forming the auxiliary capacitance element is not required, and the patterning process can be greatly simplified. That is, it is possible to reduce the cost required for patterning, eliminate the need for a margin for photo alignment, and reduce the steps formed on the upper layer side by reducing the overall film to be patterned. As a result, the liquid crystal display device can be manufactured easily at low cost and with high accuracy.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view illustrating a TFT substrate in a liquid crystal display device according to a first embodiment.
FIG. 2 is a plan view showing a state where an auxiliary capacitance element is formed on a quartz substrate.
FIG. 3 is a plan view showing a state where a TFT is formed on an auxiliary capacitance element.
FIG. 4 is a plan view showing a TFT substrate in the liquid crystal display device according to the first embodiment.
FIG. 5 is a cross-sectional view showing a quartz substrate in which a concave portion is formed.
FIG. 6 is a cross-sectional view showing a laminated body formed on a concave portion.
FIG. 7 is a cross-sectional view showing a laminate polished in a polishing step.
FIG. 8 is a sectional view showing an auxiliary capacitance element.
FIG. 9 is a cross-sectional view showing a crystalline silicon layer and a gate electrode formed on an auxiliary capacitance element.
FIG. 10 is a sectional view showing a TFT formed on an auxiliary capacitance element.
FIG. 11 is a sectional view showing a TFT substrate of the liquid crystal display device according to the second embodiment.
FIG. 12 is a cross-sectional view showing a TFT substrate provided with a conventional auxiliary capacitance element.
FIG. 13 is a plan view showing a conventional TFT substrate.
FIG. 14 is a cross-sectional view showing a TFT substrate including an auxiliary capacitance element provided below a conventional TFT.
[Explanation of symbols]
1 Liquid crystal display device
2 Pixel area (pixel)
10 TFT (thin film transistor)
11 Quartz substrate (insulating substrate)
12 recess
13 First auxiliary capacitance electrode
14 First auxiliary capacitance insulating film (insulating film)
15 Second auxiliary capacitance electrode
16 Second auxiliary capacitance insulating film (insulating film)
17 Third auxiliary capacitance electrode
18 Auxiliary capacitance element
20 TFT semiconductor layer (semiconductor layer)
20c channel area
28 pixel electrode

Claims

A thin film transistor provided on an insulating substrate for driving a pixel electrode;
A liquid crystal display device comprising: an auxiliary capacitance element provided below the thin film transistor.
The insulating substrate, or an insulating film provided on the insulating substrate includes a concave portion that is open upward at a position below the thin film transistor,
The auxiliary capacitance element is configured by at least three or more auxiliary capacitance electrodes stacked on each other,
A liquid crystal display device, wherein at least a part of the auxiliary capacitance element is provided inside the recess.

In claim 1,
The auxiliary capacitance element includes a first auxiliary capacitance electrode at least partially provided at the bottom of the concave portion, and a second auxiliary capacitance electrode provided on the first auxiliary capacitance electrode via an insulating film. A third auxiliary capacitance electrode provided on the second auxiliary capacitance electrode via an insulating film,
The liquid crystal display device, wherein the second auxiliary capacitance electrode and the third auxiliary capacitance electrode are formed only inside the concave portion.

In claim 2,
A liquid crystal display device, wherein the bottom of the second auxiliary capacitance electrode is formed in the same shape as the bottom of the recess.

In claim 2,
The first auxiliary capacitance electrode is formed in a concave shape along the inner wall of the concave portion,
A liquid crystal display device, wherein an uppermost end of the first auxiliary capacitance electrode is formed at a position higher than a lower surface of the third auxiliary capacitance electrode.

In claim 4,
A liquid crystal display device, wherein the uppermost ends of the first, second and third auxiliary capacitance electrodes form the same plane.

In claim 2,
The liquid crystal display device according to claim 1, wherein the first auxiliary capacitance electrodes are connected to each other between at least some of adjacent pixels.

In claim 2,
A liquid crystal display device, wherein at least a channel region in a semiconductor layer of the thin film transistor vertically overlaps with a third auxiliary capacitance electrode.

In claim 7,
The first auxiliary capacitance electrode is formed in a concave shape along the inner wall of the concave portion,
A liquid crystal display device wherein at least the upper surface of the channel region of the semiconductor layer is formed at a position lower than the uppermost end of the first auxiliary capacitance electrode.

In claim 2,
The liquid crystal display device according to claim 1, wherein the first auxiliary capacitance electrode is made of a different material from the second auxiliary capacitance electrode and the third auxiliary capacitance electrode.

In claim 2,
The liquid crystal display device, wherein the first storage capacitor electrode is made of a material containing at least one of Ta, Nb, W, Pd, Cr, and Ti.

In claim 2,
The liquid crystal display device, wherein the second auxiliary capacitance electrode and the third auxiliary capacitance electrode are made of the same material.

In claim 11,
The liquid crystal display device, wherein the second storage capacitor electrode and the third storage capacitor electrode are made of Si or a material containing Si.

An auxiliary capacitance element formed on an insulating substrate;
A method of manufacturing a liquid crystal display device comprising: a thin film transistor formed above the auxiliary capacitance element.
The insulating substrate, or, for an insulating film provided on the insulating substrate, a recess forming step of forming a recess opening upward,
A first storage capacitor electrode, a first storage capacitor insulating film, a second storage capacitor electrode, a second storage capacitor insulating film, and a third storage capacitor electrode are stacked on the recess in this order from the bottom. A laminating step of forming a laminate,
A polishing step of exposing the uppermost end of the first auxiliary capacitance electrode by polishing the laminate,
A patterning step of patterning the first auxiliary capacitance electrode so as to be connected to each other between at least some of adjacent pixels;
A removing step of removing a part of the third auxiliary capacitance electrode.

In claim 13,
The method of manufacturing a liquid crystal display device, wherein the patterning step and the removing step are performed simultaneously.

In claim 13,
The method of manufacturing a liquid crystal display device, wherein the polishing step exposes an uppermost end of the first auxiliary capacitance electrode by a CMP method.