JP2004328314A - Method of driving solid-state imaging device, driving device therefor, solid-state imaging apparatus, and imaging apparatus module - Google Patents

Method of driving solid-state imaging device, driving device therefor, solid-state imaging apparatus, and imaging apparatus module Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a driving timing which is versatile and allows the transfer efficiency to be improved in a system of reading out three or more fields in vertical transfer driving of a solid-state imaging device. <P>SOLUTION: A vertical CCD 13 is so driven that a backward transfer channel of a charge packet is turned off approximately simultaneously with turning on a forward transfer channel of the charge packet in a transfer direction, and thus vertical transfer is performed in such a state that an overlap period of a vertical transfer clock is made long. The overlap period is made long to improve the transfer efficiency. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、被写体を撮像しこの被写体像に応じた画像信号を出力する固体撮像素子（イメージセンサ）の駆動方法およびその駆動装置（タイミングジェネレータ）、並びに固体撮像素子と駆動装置とを備えた固体撮像装置や撮像装置モジュールに関する。たとえば、電子スチルカメラなどに用いて好適な電荷転送型の固体撮像素子における垂直レジスタ（垂直ＣＣＤ）の転送駆動技術に関する。
【０００２】
【従来の技術】
近年、電子スチルカメラ（デジタルスチルカメラ）が急速に普及しつつある。この電子スチルカメラでは、高解像度の静止画撮影が要求されるため、全画素の信号を混合しないで独立に出力する仕組みが採られている。たとえば、撮像素子にＣＣＤ撮像素子を用いた場合、同一時刻に全画素を読み出し各画素の信号電荷を垂直ＣＣＤ（垂直レジスタ）中で混合せずに独立に転送する、いわゆる全画素読出方式、あるいはメカニカルシャッタを使用するとともに奇数ラインと偶数ラインの信号電荷をフィールド毎に交互に垂直ＣＣＤに読み出し各画素の信号電荷を独立に転送する、いわゆるフレーム読出方式（図１６〜図１９参照）が用いられている。
【０００３】
また、静止画撮影時に、撮像素子の出力信号のデータレートを高くする方法の一例として、ライン間引き読出方式（図２０〜図２３参照）が提案されている。このライン間引き読出方式では、信号電荷Ｑｓを含むパケットの後方に存在する信号電荷を含まない空パケットを水平レジスタ内で混合し無信号の期間を除去するため、水平ブランキング期間内に所定ライン（たとえば２ライン）分の垂直転送を行なう必要がある。ここで、２つの動作モード（フレーム読出と間引き読出）で垂直転送を行なう水平ブランキング期間を同一とした場合（図１８および図２２参照）、垂直転送クロックのオーバーラップ期間を“ｘ”としたとき、ライン間引き読出方式の場合には、図２２に示すように、２ライン分の垂直転送を行なうため、垂直転送クロックのオーバーラップ期間は“１／２ｘ”となり転送効率が低下するとともに、フレーム読出方式の場合よりも高速な垂直転送駆動を行なう必要がある。
【０００４】
しかしながら、このような高速駆動を行なうと、垂直転送クロックの入力端子から遠い位置（たとえば図２４（Ｂ）に示す片サイド入力時の反対側／図２４（Ｃ）に示す両サイド入力時のデバイス中央部）では、電極抵抗に起因した駆動電圧の低下やドライブパルスの伝播遅延が生じ、実際の駆動波形が図２４（Ａ）に示すように鈍ってしまうなどの現象が生じる。この場合、垂直ＣＣＤの転送効率が劣化したり、取扱い電荷量が減少したりする問題が生じる。なお、図２４（Ｂ）、図２４（Ｃ）では、ドライバ４２を割愛して示している。
【０００５】
そこで、本出願人は、この問題を解決する一手法を、たとえば特許文献１（この技術の概要を示した図２５および図２６参照）に提案している。この特許文献１に記載の技術によれば、図２５に示すように、４相駆動の垂直転送中、互いに逆相の垂直転送クロック対の組合せによって垂直転送を行なうことで、垂直転送クロックのオーバーラップ期間を長くする。これにより、ライン間引き読出方式とする場合であっても、２フィールド／フレーム読出方式の場合と同様の長いオーバーラップ期間（図１８と同一の“ｘ”）をとった状態で垂直転送を行なうことで、垂直ＣＣＤの転送効率を向上できるようにしている。
【０００６】
【特許文献１】
特開平１０−０１３７４２号公報
【０００７】
【発明が解決しようとする課題】
ところで、最近では、高解像度化（多画素化）あるいは小型化のため、セルサイズが縮小化されており、フレーム読出方式においても、従来のような２つのフィールドに分けて読み出す２フィールド読出方式以外に、３フィールド読出方式（後述の図６，図７参照）や、４フィールド読出方式（後述の図１０，図１１参照）によるフレーム読出方式が実用化されている。
【０００８】
しかしながら、３フィールド以上のフレーム読出方式にすると、ライン間引き読出動作時だけでなく、フレーム読出動作時にも、オーバーラップ期間が少なくなり、垂直転送効率が劣化するようになることが分かった。たとえば、垂直転送を行なう水平ブランキング期間を２フィールド読出方式と同一とした場合、垂直転送クロックのオーバーラップ期間は、２フィールド読出方式（図１８）の“ｘ”に対して、図２７および図２８に示すような３フィールド読出方式では、“２／３ｘ”となってしまう。また図示しないが、４フィールド読出方式では“１／４ｘ”となってしまう。このため、垂直転送クロックに伝播遅延が生じ、クロックの入力端子から遠い位置で波形が図２４（Ａ）のように鈍ってしまい、垂直レジスタの転送効率が劣化したり、取扱い電荷量が減少したりする問題が生じる。なお、５フィールド以上の読出方式についても同様の問題点が生じる。
【０００９】
ここで、３フィールド以上の読出方式の場合、垂直レジスタの取扱い電荷量については２フィールド読出方式よりも垂直レジスタのオン転送チャネル数が多いため、その減少の問題は比較的少ないが、転送効率の劣化については問題を許容できない。
【００１０】
この転送効率の劣化の問題を解決する方法の一つとして、水平駆動周波数を高くすることで、フレームレートを保ちながら、垂直ＣＣＤの転送スピード（垂直転送クロックのオーバーラップ期間）を２フィールド読出方式と同様にする方法が考えられる。
【００１１】
しかしながら、水平駆動周波数を高くするためには、水平ＣＣＤの転送効率の劣化を招く。加えて、周波数が高くなるのに伴って、水平ＣＣＤの消費電力の増大、使用部品のコストの上昇、Ｓ／Ｎの劣化などの新たな問題が生じることになる。したがって、水平駆動周波数を高くするのは、好ましい方法とは言えない。
【００１２】
また、このような問題を解消する方法として、上記特許文献１に記載の技術を利用することが考えられる。しかしながら、特許文献１に記載の技術は、従前の２フィールド読出方式との対象におけるライン間引き読出方式に適用する上では有効な手法であるものの、３フィールド読出方式やそれ以上（たとえば４や５あるいはそれ以上）の読出方式における上記問題を解決する手法としては、互いに逆相（コンプリメンタリ）の垂直転送クロック対の組合せによって垂直転送を行なうという基本的な制約があるので、奇数の相数による駆動には適用できないなど、必ずしもあらゆるフィールド数や相数の駆動に適用可能とは限らず、様々な読出方式における垂直転送効率の劣化という問題を改善する手法としては万能でないことが分かった。
【００１３】
本発明は、上記事情に鑑みてなされたものであり、様々なフィールド数や読出方式において、垂直転送駆動を行なう際に、転送効率の劣化という問題を改善し得るとともに、より汎用性のある固体撮像素子の駆動方法および装置、並びに固体撮像装置および撮像装置モジュールを提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明に係る固体撮像素子の駆動方法は、光電変換によって得た信号電荷を垂直転送するとともに垂直転送された信号電荷を水平転送して信号電荷に対応する撮像信号を出力する固体撮像素子の駆動方法であって、垂直転送における個々の転送チャネルの並びで形成される、信号電荷を転送するためのチャージパケットの１単位ごとに、垂直転送方向においてチャージパケットより前方にある転送チャネル（以下前方転送チャネルともいう）をオンするのとほぼ同時にチャージパケットの後端にある転送チャネル（以下後方転送チャネルともいう）をオフすることとした。
【００１５】
本発明に係る固体撮像素子の駆動装置は、上記本発明に係る固体撮像素子の駆動方法を実施するのに好適な装置であって、垂直転送における個々の転送チャネルの並びで形成される、信号電荷を転送するためのチャージパケットの１単位ごとに、垂直転送方向のチャージパケットの前方転送チャネルがオンするのとほぼ同時に、チャージパケットの後方転送チャネルがオフするようなタイミングの垂直転送クロックを生成するタイミング信号生成部を備えているものとした。
【００１６】
本発明に係る固体撮像装置は、上記本発明に係る固体撮像素子の駆動装置を備えるとともに、固体撮像素子も備えてなるものである。つまり、本発明に係る駆動装置は専ら上述のようなタイミングの垂直転送クロックを生成する機能を有するもので足り、いわゆるタイミングジェネレータと言われるものであってよい。これに対して、本発明に係る固体撮像装置は、本発明に係る駆動装置の機能に加えて、固体撮像素子をも備えたものである。また、本発明に係る撮像装置モジュール、上記本発明に係る固体撮像装置の構成に加えて、被写体の光学像を固体撮像素子の撮像面に結像させる撮像レンズをも備えたものである。
【００１７】
【作用】
本発明に係る上記構成においては、垂直転送時に、転送方向のチャージパケットの前方転送チャネルをオンするのとほぼ同時にチャージパケットの後方転送チャネルをオフするように垂直転送部を駆動することで、垂直転送クロックのオーバーラップ期間を長くとった状態で垂直転送が行なわれるようにする。
【００１８】
このような駆動タイミングは、４相駆動方式にも適用可能であるが、特に、４相駆動方式における特許文献１に記載の技術では必ずしも適用し得ていない、より多相（たとえば６相・８相・あるいはそれ以上の多相）の垂直転送部の駆動への適用に好適である。
【００１９】
【発明の実施の形態】
＜デジタルスチルカメラの構成＞
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【００２０】
図１は、本発明に係る駆動装置の一実施形態である駆動制御部を備えた撮像装置の一実施形態を示す概略構成図である。この図１で示す撮像装置（カメラシステム）は、ＣＣＤ固体撮像素子１０、撮像レンズ５０、およびＣＣＤ固体撮像素子１０を駆動する駆動制御部９６を有する撮像装置モジュール３と、撮像装置モジュール３により得られる撮像信号に基づいて映像信号を生成しモニタ出力したり所定の記憶メディアに画像を格納したりする本体ユニット４とを備えてなるデジタルスチルカメラ１として構成されている。
【００２１】
撮像装置モジュール３内の駆動制御部９６には、ＣＣＤ固体撮像素子１０を駆動するための各種のパルス信号を生成するタイミング信号生成部４０と、このタイミング信号生成部４０からのパルス信号を受けて、ＣＣＤ固体撮像素子１０を駆動するためのドライブパルスに変換するドライバ（駆動部）４２と、ＣＣＤ固体撮像素子１０やドライバ４２などに電源供給する駆動電源４６が設けられている。撮像装置モジュール３内のＣＣＤ固体撮像素子１０と駆動制御部９６とにより固体撮像装置２が構成される。固体撮像装置２は、ＣＣＤ固体撮像素子１０と駆動制御部９６とが、１枚の回路基板上に配されたもの、あるいは１つの半導体基板上に形成されたものとして提供されるものであるのがよい。
【００２２】
また、このデジタルスチルカメラ１の処理系統は、大別して、光学系５、信号処理系６、記録系７、表示系８、および制御系９から構成されている。なお、撮像装置モジュール３および本体ユニット４が、図示しない外装ケースに収容されて、実際の製品（完成品）が仕上がるのは言うまでもない。
【００２３】
光学系５は、シャッタ５２、被写体の光画像を集光するレンズ５４、および光画像の光量を調整する絞り５６を有する撮像レンズ５０と、集光された光画像を光電変換して電気信号に変換するＣＣＤ固体撮像素子１０とから構成されている。被写体Ｚからの光Ｌは、シャッタ５２およびレンズ５４を透過し、絞り５６により調整されて、適度な明るさでＣＣＤ固体撮像素子１０に入射する。このとき、レンズ５４は、被写体Ｚからの光Ｌからなる映像が、ＣＣＤ固体撮像素子１０上で結像されるように焦点位置を調整する。
【００２４】
信号処理系６は、ＣＣＤ固体撮像素子１０からのアナログ撮像信号を増幅する増幅アンプや、増幅された撮像信号をサンプリングすることによってノイズを低減させるＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ：相関２重サンプリング）回路などを有するプリアンプ部６２、プリアンプ部６２が出力するアナログ信号をデジタル信号に変換するＡ／Ｄ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ）変換部６４、Ａ／Ｄ変換部６４から入力されるデジタル信号に所定の画像処理を施すＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）で構成された画像処理部６６から構成される。
【００２５】
記録系７は、画像信号を記憶するフラッシュメモリなどのメモリ（記録媒体）７２と、画像処理部６６が処理した画像信号を符号化してメモリ７２に記録し、また、読み出して復号し画像処理部６６に供給するＣＯＤＥＣ（Ｃｏｍｐｒｅｓｓｉｏｎ／Ｄｅｃｏｍｐｒｅｓｓｉｏｎ ）７４とから構成されている。
【００２６】
表示系８は、画像処理部６６が処理した画像信号をアナログ化するＤ／Ａ（Ｄｉｇｉｔａｌ／Ａｎａｌｏｇ）変換回路８２、入力されるビデオ信号に対応する画像を表示することによりファインダとして機能する液晶（ＬＣＤ；Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）などよりなるビデオモニタ８４、およびアナログ化された画像信号を後段のビデオモニタ８４に適合する形式のビデオ信号にエンコードするビデオエンコーダ８６から構成されている。
【００２７】
制御系９は、先ず、図示しないドライブ（駆動装置）を制御して磁気ディスク、光ディスク、光磁気ディスク、または半導体メモリに記憶されている制御用プログラムを読み出し、読み出した制御用プログラム、あるいはユーザからのコマンドなどに基づいてデジタルスチルカメラ１の全体を制御するＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ ）などよりなる中央制御部９２を備える。
【００２８】
また制御系９は、画像処理部６６に送られた画像の明るさが適度な明るさを保つようにシャッタ５２や絞り５６を制御する露出コントローラ９４、ＣＣＤ固体撮像素子１０から画像処理部６６までの各機能部の動作タイミングを制御するタイミング信号生成部（タイミングジェネレータ；ＴＧ）４０を具備した駆動制御部９６、ユーザがシャッタタイミングやその他のコマンドを入力する操作部９８を有する。 中央制御部９２は、デジタルスチルカメラ１のバス９９に接続された画像処理部６６、ＣＯＤＥＣ７４、メモリ７２、露出コントローラ９４、およびタイミング信号生成部４０を制御している。
【００２９】
このデジタルスチルカメラ１では、オートフォーカス（ＡＦ）、オートホワイトバランス（ＡＷＢ）、自動露光（ＡＥ）などの自動制御装置を備えている。これらの制御は、ＣＣＤ固体撮像素子１０から得られる出力信号を使用して処理する。たとえば、露出コントローラ９４は、画像処理部６６に送られた画像の明るさが適度な明るさを保つようにその制御値が中央制御部９２により設定され、その制御値に従って絞り５６を制御する。具体的には、中央制御部９２が画像処理部６６に保持されている画像から適当な個数の輝度値のサンプルを獲得し、その平均値があらかじめ定められた適当とされる輝度の範囲に収まるように絞り５６の制御値を設定する。
【００３０】
本実施形態のデジタルスチルカメラ１における特徴部分であるタイミング信号生成部４０は、中央制御部９２により制御され、ＣＣＤ固体撮像素子１０、プリアンプ部６２、Ａ／Ｄ変換部６４、および画像処理部６６の動作に必要とされるタイミングパルスを発生し、各部に供給する。操作部９８は、ユーザが、デジタルスチルカメラ１を動作させるとき操作される。
【００３１】
図示した例は、信号処理系６のプリアンプ部６２およびＡ／Ｄ変換部６４を撮像装置モジュール３に内蔵しているが、このような構成に限らず、プリアンプ部６２やＡ／Ｄ変換部６４を本体ユニット４内に設ける構成を採ることもできる。またＤ／Ａ変換部を画像処理部６６内に設ける構成を採ることもできる。
【００３２】
また、タイミング信号生成部４０を撮像装置モジュール３に内蔵しているが、このような構成に限らず、タイミング信号生成部４０を本体ユニット４内に設ける構成を採ることもできる。またタイミング信号生成部４０とドライバ４２とが別体のものとしているが、このような構成に限らず、両者を一体化させたもの（ドライバ内蔵のタイミングジェネレータ）としてもよい。こうすることで、よりコンパクトな（小型の）デジタルスチルカメラ１を構成できる。
【００３３】
また、タイミング信号生成部４０やドライバ４２は、それぞれ個別のディスクリート部材で回路構成されたものでもよいが、１つの半導体基板上に回路形成されたＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）として提供されるものであるのがよい。こうすることで、コンパクトにできるだけなく、部材の取扱いが容易になるし、両者を低コストで実現できる。また、デジタルスチルカメラ１の製造が容易になる。また、使用するＣＣＤ固体撮像素子１０との関わりの強い部分であるタイミング信号生成部４０やドライバ４２をＣＣＤ固体撮像素子１０と共通の基板に搭載することで一体化させる、あるいは撮像装置モジュール３内に搭載することで一体化させると、部材の取扱いや管理が簡易になる。また、これらがモジュールとして一体となっているので、デジタルスチルカメラ１（の完成品）の製造も容易になる。なお、撮像装置モジュール３は、ＣＣＤ固体撮像素子１０および光学系５からのみ構成されていても構わない。
【００３４】
なお、このデジタルスチルカメラ１は、具体的には、フレーム読出方式を用いた静止画撮像動作時にカラー画像を撮像し得るカメラとして適用されるようになっている。なお、本実施形態のデジタルスチルカメラ１の特徴部分として、フレーム読出方式としては、ＣＣＤ固体撮像素子１０と組み合わせることで、一般的な２フィールド読出方式に限らず、３フィールド、４フィールド、あるいは５フィールド、さらにはそれ以上など様々フィールド数の態様の読出方式を適用可能に構成されている。また、静止画撮像モードに限らず、間引き読みを利用して３０フレーム／秒に近いフレームレート（たとえば１０フレーム以上／秒）での動画撮影モードも用意されている。
【００３５】
＜ＣＣＤ固体撮像素子と周辺部の概要＞
図２は、ＣＣＤ固体撮像素子１０と、このＣＣＤ固体撮像素子１０を駆動する駆動制御部９６の一実施形態とから構成された固体撮像装置２の概略図である。本実施形態では、インターライン転送（ＩＴ）方式のＣＣＤ固体撮像素子１０を６相もしくは８相で駆動する場合を例に採って説明する。
【００３６】
図２において、ＣＣＤ固体撮像素子１０には、駆動電源４６から、ドレイン電圧ＶＤＤおよびリセットドレイン電圧ＶＲＤが印加され、ドライバ４２にも所定の電圧が供給されるようになっている。
【００３７】
固体撮像装置２を構成するＣＣＤ固体撮像素子１０は、半導体基板２１上に、画素（ユニットセル）に対応して受光素子の一例であるフォトダイオードなどからなるセンサ部（感光部；フォトセル）１２が多数、垂直（行）方向および水平方向（列）方向において２次元マトリクス状に配列されている。これらセンサ部１１は、受光面から入射した入射光をその光量に応じた電荷量の信号電荷に変換して蓄積する。
【００３８】
またＣＣＤ固体撮像素子１０は、センサ部１１の垂直列ごとに６相もしくは８相駆動に対応する複数本（本例では１ユニットセル当たり６本もしくは８本）の垂直転送電極２４（２４−１〜２４−６もしくは２４−１〜２４−８）が設けられる垂直ＣＣＤ（Ｖレジスタ部、垂直転送部）１３が配列されている。
【００３９】
垂直ＣＣＤ１３の転送方向は図中縦方向であり、この方向に垂直ＣＣＤ１３が設けられ、この方向に直交する方向（水平方向）に垂直ＣＣＤ１３が複数本並べられる。さらに、これら垂直ＣＣＤ１３と各センサ部１１との間には読出ゲート（ＲＯＧ）１２が介在している。また各ユニットセルの境界部分にはチャネルストップＣＳが設けられている。これらセンサ部１１の垂直列ごとに設けられ、各センサ部１１から読出ゲート部１２によって読み出された信号電荷を垂直転送する複数本の垂直ＣＣＤ１３によって撮像エリア１４が構成されている。
【００４０】
センサ部１１に蓄積された信号電荷は、読出ゲート部１２に読出パルスＸＳＧに対応するドライブパルスが印加されることにより垂直ＣＣＤ１３に読み出される。垂直ＣＣＤ１３は、６相（８相）の垂直転送クロックＶ１〜Ｖ６（Ｖ８）に基づくドライブパルスφＶ１〜φＶ６（φＶ８）よって転送駆動され、読み出された信号電荷を水平ブランキング期間の一部にて１走査線（１ライン）に相当する部分ずつ順に垂直方向に転送する。この１ラインずつの垂直転送を、特にラインシフトという。
【００４１】
また、ＣＣＤ固体撮像素子１０には、複数本の垂直ＣＣＤ１３の各転送先側端部すなわち、最後の行の垂直ＣＣＤ１３に隣接して、図の左右方向に延在する水平ＣＣＤ１５（Ｈレジスタ部、水平転送部）１５が１ライン分設けられている。この水平ＣＣＤ１５は、たとえば２相の水平転送クロックＨ１，Ｈ２に基づくドライブパルスφＨ１，φＨ２によって転送駆動され、複数本の垂直ＣＣＤ１３から移された１ライン分の信号電荷を、水平ブランキング期間後の水平走査期間において順次水平方向に転送する。このため２相駆動に対応する複数本（２本）の水平転送電極２９（２９−１，２９−２）が設けられる。
【００４２】
水平ＣＣＤ１５の転送先の端部には、たとえばフローティング・ディフュージョン・アンプ（ＦＤＡ）構成の電荷電圧変換部１６が設けられている。この電荷電圧変換部１６は、水平ＣＣＤ１５によって水平転送されてきた信号電荷を順次電圧信号に変換して出力する。この電圧信号は、被写体からの光の入射量に応じたＣＣＤ出力（ＶＯＵＴ）として導出される。以上により、インターライン転送方式のＣＣＤ固体撮像素子１０が構成されている。
【００４３】
また固体撮像装置２は、本実施形態の固体撮像装置２の特徴部分として、ＣＣＤ固体撮像素子１０を駆動するための種々のパルス信号（“Ｌ”レベルと“Ｈ”レベルの２値）を生成するタイミング信号生成部４０と、タイミング信号生成部４０から供給された種々のパルスを所定レベルのドライブパルスにしてＣＣＤ固体撮像素子１０に供給するドライバ４２とを備えている。たとえば、タイミング信号生成部４０は、水平同期信号（ＶＤ）や垂直同期信号（ＶＤ）に基づいて、ＣＣＤ固体撮像素子１０のセンサ部１１に蓄積された信号電荷を読み出すための読出パルスＸＳＧ、読み出した信号電荷を垂直方向に転送駆動し水平ＣＣＤ１５に渡すための垂直転送クロックＶ１〜Ｖｎ（ｎは駆動時の相数を示す；たとえば６相駆動時にはＶ６、８相駆動時にはＶ８）、垂直ＣＣＤ１３から渡された信号電荷を水平方向に転送駆動し電荷電圧変換部１６に渡すための水平転送パルスＨ１，Ｈ２、およびリセットパルスＲＧなどを生成し、ドライバ４２に供給する。
【００４４】
ドライバ４２は、タイミング信号生成部４０から供給された種々のパルスを所定レベルの電圧信号（ドライブパルス）に変換し、あるいは別の信号に変換しＣＣＤ固体撮像素子１０に供給する。たとえば、タイミング信号生成部４０から発せられたｎ相の垂直転送クロックＶ１〜Ｖ６（Ｖ８）は、ドライバ４２を介してドライブパルスφＶ１〜φＶ６（φＶ８）とされ、ＣＣＤ固体撮像素子１０内の対応する所定の垂直転送電極（２４−１〜２４−６もしくは２４−１〜２４−８）に印加されるようになっている。同様に、２相の水平転送クロックＨ１，Ｈ２は、ドライバ４２を介してドライブパルスφＨ１，φＨ２とされ、ＣＣＤ固体撮像素子１０内の対応する所定の水平転送電極（２９−１，２９−２）に印加されるようになっている。
【００４５】
ここで、ドライバ４２は、読出パルスＸＳＧについては、６相もしくは８相の垂直転送クロックＶ１〜Ｖ６（Ｖ８）のうちのＶ１，Ｖ３，Ｖ５（，Ｖ７）に重畳することで、３値レベルを採る垂直ドライブパルスφＶ１，φＶ３，φＶ５（，φＶ７）として、ＣＣＤ固体撮像素子１０に供給する。つまり、垂直ドライブパルスφＶ１，φＶ３，φＶ５（，φＶ７）は、本来の垂直転送動作だけでなく、信号電荷の読出しにも兼用されるようにする（後述する図７，図１１参照）。
【００４６】
このような構成のＣＣＤ固体撮像素子１０の一連の動作を概説すれば以下の通りである。先ず、タイミング信号生成部４０は、垂直転送用の転送クロックＶ１〜Ｖ６（Ｖ８）や読出パルスＸＳＧなどの種々のパルス信号を生成する。これらのパルス信号は、ドライバ４２により所定電圧レベルのドライブパルスに変換された後に、ＣＣＤ固体撮像素子１０の所定端子に入力される。
【００４７】
センサ部１１の各々に蓄積された信号電荷は、タイミング信号生成部４０から発せられた読出パルスＸＳＧが読出ゲート部１２の転送チャネル端子電極に印加され、転送チャネル端子電極下のポテンシャルが深くなることにより、当該読出ゲート部１２を通して垂直ＣＣＤ１３に読み出される。そして、６相（８相）の垂直ドライブパルスφＶ１〜φＶ６（φＶ８）に基づいて垂直ＣＣＤ１３が駆動されることで、順次水平ＣＣＤ１５へ転送される。
【００４８】
水平ＣＣＤ１５は、タイミング信号生成部４０から発せられドライバ４２により所定電圧レベルの変換された２相の水平ドライブパルスφＨ１，φＨ２に基づいて、複数本の垂直ＣＣＤ１３の各々から垂直転送された１ラインに相当する信号電荷を順次電荷電圧変換部１６側に水平転送する。
【００４９】
電荷電圧変換部１６は、水平ＣＣＤ１５から順に注入される信号電荷を図示しないフローティングディフュージョンに蓄積し、この蓄積した信号電荷を信号電圧に変換して、たとえば図示しないソースフォロア構成の出力回路を介して、タイミング信号生成部４０から発せられたリセットパルスＲＧの制御の元に撮像信号（ＣＣＤ出力信号）ＶＯＵＴとして出力する。
【００５０】
すなわち上記ＣＣＤ固体撮像素子１０においては、センサ部１１を縦横に２次元状に配置してなる撮像エリア１４で検出した信号電荷を、各センサ部１１の垂直列に対応して設けられた垂直ＣＣＤ１３により水平ＣＣＤ１５まで垂直転送し、この後、２相の水平転送パルスＨ１，Ｈ２に基づいて、信号電荷を水平ＣＣＤ１５により水平方向に転送するようにしている。そして、電荷電圧変換部１６にて水平ＣＣＤ１５からの信号電荷に対応した電位に変換してから出力するという動作を繰り返す。
【００５１】
＜撮像エリアの具体的な構成＞
図３は、撮像エリア１４の具体的な構成の一例を示す平面パターン図である。また、図４は、そのＸ‐Ｘ’矢視断面を示す図である。なお、ここでは、垂直転送電極２４−１〜２４−４についての２画素分についてのみ示すが、垂直転送電極２４−５〜２４−８についても、垂直方向に同様の配置が繰り返される。
【００５２】
先ず、垂直ＣＣＤ１３は、Ｎ型基板２１上にＰ型ウェル２２を介して形成されたＮ型不純物からなる転送チャネル２３と、この転送チャネル２３の上方にその転送方向に繰り返して配列された４相の転送電極２４−１〜２４−４とから構成されている。この転送電極２４−１〜２４−４の配線形態（配線パターン）は、基本的には、従前のものと変わりがない。
【００５３】
これらの転送電極２４−１〜２４−４において、２相目の転送電極２４−２と４相目との転送電極２４−４が１層目のポリシリコン（図中、一点鎖線で示す）によって形成され、１相目の転送電極２４−１と３相目の転送電極２４−３が２層目のポリシリコン（図中、二点鎖線で示す）によって形成された２層電極構造となっている。なお、転送電極２４−１〜２４−４の材質は、必ずしもポリシリコンに限定されるものではない。
【００５４】
また、１相目，３相目の転送電極２４−１，２４−３の下方の領域において、信号電荷の転送方向（図３の左側から右側への方向）の上流側の略半分の領域の基板表面側にはＰ−型の不純物層２５が形成されている。これにより、１相目と３相目の転送電極２４−１，２４−３の下方の領域に形成される転送チャネル２３には、信号電荷の転送方向に向けて下る傾斜のポテンシャル勾配が形成される。その結果、転送電極２４−１，２４−３の下に転送された信号電荷は、そのポテンシャル勾配によって転送電極２４−２，２４−４の下に徐々に移動する。こうしておくことで、垂直転送クロックのオーバーラップ期間を長くすることと組み合わせることで転送効率を良好なものとする。
【００５５】
転送電極２４−１〜２４−４を形成する１層目と２層目のポリシリコン層には、センサ部１１上において、ポリシリコン開口部２６が設けられている。また、転送電極２４−１〜２４−４の上方は、アルミニウムからなる遮光膜２７によって覆われている。この遮光膜２７には、センサ部１１上において、ポリシリコン開口部２６よりも内側にセンサ開口２８が形成されている。この遮光膜２７の材質としては、アルミニウム以外の材質が用いられる場合もある。
【００５６】
＜垂直転送電極の配線パターン＞
図５は、垂直ＣＣＤ１３における転送電極の配線パターン図であって、図５（Ａ）は６相駆動の場（２４−１〜２４−６）を示し、図５（Ｂ）は８相駆動の場（２４−１〜２４−８）を示す。本配線系においては、１相目〜６相目（８相目）の垂直転送ドライブパルスφＶ１〜φＶ６（φＶ８）が用意され、さらに垂直転送クロックを伝送するために計６本（８本）のバスライン３１〜３６（３８）が配線されている。
【００５７】
そして、垂直転送ドライブパルスφＶ１を伝送するバスライン３１には１相目の転送電極２４−１が５画素（７画素）おきに接続されている。以下同様にして、垂直転送ドライブパルスφＶ２〜φＶ６（φＶ８）を伝送するバスライン３２〜３６（３８）には２相目〜６相目（８相目）の転送電極２４−２〜２４−６（２４−８）が、それぞれ５画素（７画素）おきに接続されている。
【００５８】
垂直ＣＣＤ１３によって形成される垂直方向の転送チャネル２３は、図中矢指する方向に、信号電荷が順次転送されるよう、転送電極２４−１〜２４−６（２４−８）に所定パターンを持つタイミングのドライブパルスφＶ１〜φＶ６（φＶ８）が印加される。
【００５９】
次に、本実施形態の特徴部分であるタイミング信号生成部４０によりＣＣＤ固体撮像素子１０を駆動する手法の具体例について説明する。先ず、３フィールド読出方式について説明する。
【００６０】
＜３フィールド読出方式＞
図６、図７、図８、および図９は、３フィールド読出方式の動作を説明する図である。ここで、図６は、その概要を示し、図７は、垂直レートの各垂直転送ドライブパルスＶ１〜Ｖ６のタイミングチャートである。また図８および図９は、３フィールド読出方式におけるフレーム読出方式の動作モードを説明する垂直転送ドライブパルスＶ１〜Ｖ６のタイミングチャートおよび電荷転送状態を示す図である。
【００６１】
図６の概要図において、各フィールドのＲ，Ｇ，Ｂ（それぞれ色分離フィルタの色）で示されている四角形が画素を示す。そして、垂直ＣＣＤ１３を挟んで左側に垂直方向のライン番号を示し（下部の水平ＣＣＤ１５側が１番目）、そのラインに対する読出パルスを括弧内に示している。読出対象ラインは、四角形で示す画素から垂直ＣＣＤ１３へ矢印で示唆されているものである。
【００６２】
ここで、従来の２フィールド読出方式（フレーム読出方式）では、図１６に示すように、１つのフィールドでは２画素中の１画素しか読み出しをしないため、図１９のように２画素（φＶ１〜φＶ４）に対して、垂直ＣＣＤ（垂直レジスタ）のパケットを構成していた。
【００６３】
これに対して、３フィールド読出方式では、図６に示すように、１つのフィールドでは３画素中の１画素しか読み出しをしないため、図２８にも示すように３画素（Ｖ１〜Ｖ６）に対して、垂直ＣＣＤのパケットを構成すればよい。つまり、垂直方向において２画素おきにセンサ部１１から信号電荷が垂直ＣＣＤ１３に読み出される。このため、垂直ＣＣＤのオン転送チャネル数は、２フィールド読出方式（フレーム読出方式）時には２チャネルであったのに対して、３フィールド読出方式（フレーム読出方式）時には４チャネルとすることができ、垂直ＣＣＤの取扱い電荷量を増加させることが可能となる。
【００６４】
ここで、図７に示すように、垂直ＣＣＤ１３において、１相目と３相目と５相目の転送電極２４は、読出ゲート部１２の電極を兼ねている。このことから、６相の垂直転送ドライブパルスφＶ１〜φＶ６のうち、１相目、３相目、および５相目の各転送クロックＶ１，Ｖ３，Ｖ５に基づく各ドライブパルスφＶ１，φＶ３，φＶ５が低レベル（以下“Ｌ”レベルと称す）、中間レベル（以下“Ｍ”レベルと称す）、および高レベル（以下“Ｈ”レベルと称す）の３値を採るように設定されており、その３値目の“Ｈ”レベルのドライブパルスが読出パルスＸＳＧに対応した読出ゲート部１２のドライブパルスとなる。このように、垂直転送用のドライブパルスφＶ１，φＶ３，φＶ５は、その３値目の“Ｈ”レベルのパルスがセンサ部１１から信号電荷を読み出すときに読出ゲート部１２を駆動する読出パルスとなる。
【００６５】
なお、３つのフィールドの繰返し単位を規定するべく、１相目（２相目）と３相目（４相目）のドライブパルスφＶ１（φＶ２），φＶ３（φＶ４）はほぼ位相が異なるだけであるが、最後の５相目（６相目）のドライブパルスφＶ５（φＶ６）は、Ｌ，Ｍ，Ｈの各レベルの関係が１相目〜４相目とは異なるものとしてある。なお、前記において括弧内は残りのドライブパルスφＶ２，φＶ４，φＶ６の対になるものを示し、それぞれは、“Ｍ”レベルおよび“Ｌ”レベルの２値を採るように設定される。
【００６６】
なお、フレーム読出動作モードのときには、図６に示すように、垂直転送ドライブパルスφＶ３の読出パルスは第１フィールドで発生され、垂直転送ドライブパルスφＶ１の読出パルスは第２フィールドで発生され、垂直転送ドライブパルスφＶ５の読出パルスは第３フィールドで発生される。また、ライン間引き動作モードのときには、第１，第２，第３フィールドともに垂直転送ドライブパルスφＶ１，φＶ３，φＶ５に読出パルスが立つ。
【００６７】
次に、３フィールド読出方式におけるフレーム読出動作時の信号電荷の読み出しおよび垂直転送の各動作について、図８および図９を参照して説明する。なお、図９において、右側から左側への方向を電荷転送方向とする。
【００６８】
本実施形態の駆動方法における特徴部分は、図８に示すように、垂直転送時におけるチャージパケットの１単位ごとに、垂直転送方向においてチャージパケットより前方にある転送チャネルをオンするのとほぼ同時に、チャージパケットの後端にある転送チャネルをオフする点にある。たとえば、今回の転送直前のチャージパケットの直ぐ前方にある（直前に位置する）転送チャネルの１つをオンするのとほぼ同時に、この転送直前のチャージパケットの後端に位置する１つの転送チャネル、すなわち最後端に位置する転送チャネルをオフする。以下具体的に説明する。
【００６９】
各センサ部１１からの信号電荷の読み出しに際し、第１フィールドでは、３相目の転送電極２４−３に対して、図７に示す垂直転送ドライブパルスφＶ３を印加する。これにより、１相目の読出ゲート部１２に対して読出パルスが与えられるため、垂直方向において２画素おきにセンサ部１１から信号電荷が垂直ＣＣＤ１３に読み出される。
【００７０】
この読み出された信号電荷は、垂直ＣＣＤ１３の転送動作により、水平ブランキング期間に１ラインずつ垂直転送される。このラインシフト期間に移行する直前の時点ｔ０では、図８に示すように、１相目、２相目、３相目、および４相目の各垂直転送パルスに基づくドライブパルスφＶ１，φＶ２，φＶ３，φＶ４がともに“Ｍ”レベルである。このため、図９に示すように、１相目、２相目、３相目、および４相目の各転送電極２４−１，２４−２，２４−３，２４−４の下のポテンシャルが深くなって、チャージパケット（＝転送パケット）の１単位が形成され、このパケットに各信号電荷Ｑｓが蓄積されている。
【００７１】
そして、ラインシフト動作が開始され、５相目の垂直転送ドライブパルスφＶ５が“Ｌ”レベルから“Ｍ”レベルに遷移すると（時点ｔ１）、５相目の転送電極２４−５の下のポテンシャルが深くなる。これにより、１相目、２相目、３相目、および４相目の転送電極２４−１，２４−２，２４−３，２４−４の下のパケットの信号電荷Ｑｓが５相目の転送電極２４−５の下まで移動可能になる。
【００７２】
ここで、本実施形態特有の駆動制御方法として、このｔ０の期間からｔ１の期間への移行時に、転送方向の前方の転送チャネルを形成するドライブパルスφＶ５を“Ｌ”→“Ｍ”（タイミング信号生成部４０の出力としては“Ｌ”→“Ｈ”；以下同様）へ変化させる（垂直レジスタのポテンシャルは深くなり、蓄積状態となる）と同時に、転送方向の後方の転送チャネルを形成するドライブパルスφＶ１を“Ｍ”→“Ｌ”（タイミング信号生成部４０の出力としては“Ｈ”→“Ｌ”；以下同様）へと変化（垂直レジスタのポテンシャルは浅くなり、次の転送チャネルへの転送状態となる）させる。
【００７３】
これにより、ｔ０時点では転送電極２４−１，２４−２，２４−３，２４−４の下に形成されていたパケットの信号電荷Ｑｓが、ｔ１時点では転送電極２４−２，２４−３，２４−４，２４−５の下に形成されるパケットに転送される。
【００７４】
続いて、６相目の垂直転送ドライブパルスφＶ６が“Ｌ”レベルから“Ｍ”レベルに遷移すると（時点ｔ２）、６相目の転送電極２４−６の下のポテンシャルが深くなる。これにより、２相目、３相目、４相目、および５相目の各転送電極２４−２，２４−３，２４−４，２４−５の下のパケットの信号電荷Ｑｓが６相目の転送電極２４−６の下まで移動可能になる。
【００７５】
ここで、本実施形態特有の駆動制御方法として、このｔ１の期間からｔ２の期間への移行時に、転送方向の前方の転送チャネルを形成するドライブパルスφＶ６を“Ｌ”→“Ｍ”へ変化させるとほぼ同時に、転送方向の後方の転送チャネルを形成するドライブパルスφＶ２を“Ｍ”→“Ｌ”へと変化させる。
【００７６】
これにより、ｔ１時点では転送電極２４−２，２４−３，２４−４，２４−５の下に形成されていたパケットの信号電荷Ｑｓが、ｔ２時点では転送電極２４−３，２４−４，２４−５，２４−６の下に形成されるパケットに転送される。
【００７７】
以下同様の動作を繰り返す。すなわち、転送方向の前方の転送チャネルである１相目の垂直転送ドライブパルスφＶ１が“Ｌ”レベルから“Ｍ”レベルに遷移するときには（時点ｔ３）、その変化とほぼ同時に、転送方向の後方の転送チャネルを形成するドライブパルスφＶ３を“Ｍ”→“Ｌ”へと変化させることで、ｔ２時点では転送電極２４−３，２４−４，２４−５，２４−６の下に形成されていたパケットの信号電荷Ｑｓが、ｔ３時点では転送電極２４−４，２４−５，２４−６，２４−１の下に形成されるパケットに転送される。
【００７８】
また、転送方向の前方の転送チャネルである２相目の垂直転送ドライブパルスφＶ２が“Ｌ”レベルから“Ｍ”レベルに遷移するときには（時点ｔ４）、その変化とほぼ同時に、転送方向の後方の転送チャネルを形成するドライブパルスφＶ４を“Ｍ”→“Ｌ”へと変化させることで、ｔ３時点では転送電極２４−４，２４−５，２４−６，２４−１の下に形成されていたパケットの信号電荷Ｑｓが、ｔ４時点では転送電極２４−５，２４−６，２４−１，２４−２の下に形成されるパケットに転送される。
【００７９】
また、転送方向の前方の転送チャネルである３相目の垂直転送ドライブパルスφＶ３が“Ｌ”レベルから“Ｍ”レベルに遷移するときには（時点ｔ５）、その変化とほぼ同時に、転送方向の後方の転送チャネルを形成するドライブパルスφＶ５を“Ｍ”→“Ｌ”へと変化させることで、ｔ４時点では転送電極２４−５，２４−６，２４−１，２４−２の下に形成されていたパケットの信号電荷Ｑｓが、ｔ５時点では転送電極２４−６，２４−１，２４−２，２４−３の下に形成されるパケットに転送される。
【００８０】
また、転送方向の前方の転送チャネルである４相目の垂直転送ドライブパルスφＶ４が“Ｌ”レベルから“Ｍ”レベルに遷移するときには（時点ｔ６）、その変化とほぼ同時に、転送方向の後方の転送チャネルを形成するドライブパルスφＶ６を“Ｍ”→“Ｌ”へと変化させることで、ｔ５時点では転送電極２４−６，２４−１，２４−２，２４−３の下に形成されていたパケットの信号電荷Ｑｓが、ｔ６時点では転送電極２４−１，２４−２，２４−３，２４−４の下に形成されるパケットに転送される。
【００８１】
以上のラインシフト期間における一連の垂直転送動作により、センサ部１１の各々から読み出され、かつ１相目〜６相目の転送電極２４−１〜２４−６の下のパケットに蓄積された信号電荷Ｑｓが、１ラインだけシフトされて次の１相目〜６相目の転送電極２４−１〜２４−６の下のパケットに順に蓄積される。
【００８２】
このとき、撮像エリア１４の最下端の１ライン分の信号電荷は水平ＣＣＤ１５に転送される。そして、水平ＣＣＤ１５に移された１ライン分の信号電荷は、水平ブランキング期間後の水平走査期間において、水平ＣＣＤ１５の転送駆動によって順次水平方向に転送される。
【００８３】
なお、上述した動作説明では、第１フィールドの場合について説明したが、第２（第３）フィールドの場合は、１相目（５相目）の転送電極２４−１（２４−５）に対して、図７に示す垂直転送ドライブパルスφＶ１（φＶ５）を印加することで、１相目（５相目）の読出ゲート部１２に対して読出パルスが与えられ、垂直方向において１画素おきに、第１フィールドの場合とは異なるセンサ部１１から信号電荷が垂直ＣＣＤ１３に読み出される。そして、以降の垂直転送動作は第１フィールドの場合と同様にして行なわれる。
【００８４】
このように、垂直転送時におけるチャージパケット単位ごとに、転送方向の前方の転送チャネルをオンするのとほぼ同時に、後方の転送チャネルをオフするようにすれば、垂直転送周期は、図２７のｔ０〜ｔ１２に対して、図８のようにｔ０〜ｔ６へと削減することができる。また、垂直転送クロックのオーバーラップ期間は、図２７に示す従前の“２／３ｘ”から、図８に示す“４／３ｘ”へと長く（２倍に）することが可能になる。これにより、垂直転送クロックの伝播遅延に、その分だけの余裕が生まれる。
【００８５】
したがって、本実施形態のような転送タイミングとすることで、Ｖ１〜Ｖ６の６相駆動の３フィールド読出方式においても、垂直転送クロックに伝播遅延（ここでは物理的に同じ時間軸で考える）が生じても、それが問題となることを防止することができ、撮像エリア１４における、ドライブパルスの入力端子から遠い位置であるデバイス中央部や入力端の反対側でも、転送効率の低下という問題を回避することができる。つまり、１単位の垂直転送周期で見た場合（つまり相対的な時間軸で考えると）、所定の波形の垂直転送パルスがタイミング信号生成部４０からドライバ４２を介してＣＣＤ固体撮像素子１０の転送電極に印加されたとき、その転送電極を駆動するドライブパルスの波形が、撮像エリア１４の中央部や入力端の反対側においても、図２４のように鈍ることが無くなり、垂直ＣＣＤ１３の転送効率が改善されることを意味している。
【００８６】
たとえば、従前の駆動タイミングでは、各クロックのオーバーラップ期間が短く“２／３ｘ”になってしまう。ここで、垂直ＣＣＤ１３の各転送電極２４−１〜２４−６には、撮像エリア１４の片側もしくは両側から垂直転送ドライブパルスφＶ１〜φＶ６が伝送されることから、撮像エリア１４の中央部分では配線抵抗によって垂直転送ドライブパルスφＶ１〜φＶ６の振幅が低下したり、容量成分との関係で生じる伝搬遅延によって垂直転送ドライブパルスφＶ１〜φＶ６の波形が図２４のように鈍ってしまい、垂直ＣＣＤ１３の取扱い電荷量が減少したり、転送効率が劣化してしまうことになる。
【００８７】
これに対して、本実施形態のように、チャージパケット単位ごとに、転送方向の前方転送チャネルをオンするとともに後方転送チャネルをオフすることにより、両クロックのオーバーラップ期間が従前の駆動タイミングの場合（“２／３ｘ”）の２倍の“４／３ｘ”となる。特許文献１などにも述べたように、この垂直転送クロックのオーバーラップ期間が長い方が、信号電荷の転送にとって有利であり、本実施形態の駆動タイミングの方が、従前の駆動タイミングの場合よりも転送効率を改善できることとなる。
【００８８】
また、垂直レジスタの取扱い電荷量については、前述のように、垂直レジスタのオン転送チャネル数が多く、３フィールド読出方式／フレーム読出方式の動作では、６つの垂直転送電極を１単位とした転送１サイクル当たりにおける、垂直転送時のチャージパケットサイズは、６つの垂直転送電極中の４つの垂直転送電極分だけ確保でき、有利である。したがって、３フィールド読出方式／フレーム読出方式の動作における本実施形態の垂直転送タイミングによっても、セルサイズを縮小しても垂直レジスタの取扱い電荷量を確保できるので、高解像度化（多画素化）や小型化に有利となる。
【００８９】
なお、上記のように“垂直転送方向の前方転送チャネルをオンするのとほぼ同時に、後方転送チャネルをオフする”という垂直転送時の駆動方法は、上記説明のようにフレーム読出方式に適用することに限らず、ライン間引き動作時にも適用可能であることは、容易に理解されよう。
【００９０】
すなわち、３フィールド読出方式の場合には、垂直転送ドライブパルスφＶ１，φＶ３，φＶ５は、先述したように、その３値目の“Ｈ”レベルのパルスがセンサ部１１から信号電荷を読み出すときに読出ゲート部１２を駆動する読出パルスとなる。そして、フレーム読出方式の際には、垂直転送ドライブパルスφＶ１，φＶ３，φＶ５における読出パルスの立つフィールドが順次切り替るのに対して、ライン間引き方式のときには、２フィールド読出方式の図２１と同様にして、第１、第２、および第３フィールドをそれぞれ２系統に分け、その一方の系統の第１、第２、および第３フィールドともに垂直転送ドライブパルスφＶ１，φＶ３，φＶ５に読出パルスが立ち、他方の系統の第１、第２、および第３フィールドには読出パルスが立たないようにする。
【００９１】
さらに、ライン間引き方式時には、信号電荷Ｑｓを含むパケットの後方に存在する信号電荷を含まない空パケットを水平レジスタ内で混合し無信号の期間を除去するため、水平ブランキング期間内に所定ライン数分の垂直転送を行なうが、基本的な垂直転送自体は、上述したフレーム読出方式の場合と同様でよい。ここでは、本実施形態特有の駆動タイミングをライン間引き動作に適用した事例は図示を割愛する。
【００９２】
ライン間引き動作に上記実施形態の駆動方法を適用すれば、固体撮像素子の駆動系のタイミングを従前と同様のようにして変更するのみでライン間引き動作、すなわち出力する撮像信号のライン数を減らしてより高速の撮像信号を得る動作を行なうことにより、データレートを高速にせずに、より高速の撮像信号たとえばＮＴＳＣ方式に対応した出力信号を得る動作モードを実現できる。このような高速読出動作を、水平駆動周波数を高めるという手法に依らず実現できるので、水平レジスタの転送効率の劣化や水平レジスタの消費電力の増加などの他の問題点を招くこともない。しかもその際に、フレーム読出方式における上記実施形態と同様の垂直駆動タイミングを適用することで、高速な撮像信号を得ることができるとともに転送効率を改善することもできる。これにより、通常のテレビジョンモニタに撮像画像を表示する際や、自動焦点制御、自動アイリス制御、あるいは自動ホワイトバランス制御などの自動制御に際しても、高速な撮像信号を得ることで、スムーズな動画表示や、的確な自動制御を実現することができる。
【００９３】
このように、上記実施形態のような“垂直転送方向の前方転送チャネルをオンするのとほぼ同時に、後方転送チャネルをオフする”という垂直転送時の駆動方法は、フレーム読出方式に限らずライン間引き動作にも同様に適用可能なものであり、汎用性のある駆動方式となっている。
【００９４】
＜４フィールド読出方式＞
次に、タイミング信号生成部４０による駆動制御の元での４フィールド読出方式について、説明する。
【００９５】
図１０、図１１、図１２、および図１３は、４フィールド読出方式の動作を説明する図である。ここで、図１０は、その概要を示し、図１１は、垂直レートの各垂直転送ドライブパルスＶ１〜Ｖ８のタイミングチャートである。また図１２および図１３は、４フィールド読出方式におけるフレーム読出方式の動作モードを説明する垂直転送ドライブパルスＶ１〜Ｖ８のタイミングチャートおよび電荷転送状態を示す図である。各図の示し方は、３フィールド読出方式の場合と同様である。
【００９６】
３フィールド読出方式の場合との比較で分かるように、１つのフィールドでは４画素中の１画素しか読み出しをしないため、４画素（Ｖ１〜Ｖ８）に対して、垂直ＣＣＤのパケットを構成すればよい。つまり、垂直方向において３画素おきにセンサ部１１から信号電荷が垂直ＣＣＤ１３に読み出される。このため、垂直ＣＣＤのオン転送チャネル数は、４フィールド読出方式（フレーム読出方式）時には６転送チャネルとすることができ、３フィールド読出方式（フレーム読出方式）時よりもさらに垂直ＣＣＤの取扱い電荷量を増加させることが可能となる。
【００９７】
ここで、図１１に示すように、垂直ＣＣＤ１３において、１相目と３相目と５相目と７相目の転送電極２４は、読出ゲート部１２の電極を兼ねている。このことから、８相の垂直転送ドライブパルスφＶ１〜φＶ８のうち、１相目、３相目、５相目、および７相目の各転送クロックＶ１，Ｖ３，Ｖ５，Ｖ７に基づく各ドライブパルスφＶ１，φＶ３，φＶ５，φＶ７が低レベル（以下“Ｌ”レベルと称す）、中間レベル（以下“Ｍ”レベルと称す）、および高レベル（以下“Ｈ”レベルと称す）の３値を採るように設定されており、その３値目の“Ｈ”レベルのドライブパルスが読出パルスＸＳＧに対応した読出ゲート部１２のドライブパルスとなる。
【００９８】
なお、４つのフィールドの繰返し単位を規定するべく、１相目と３相目と５相目のドライブパルスφＶ１，φＶ３，φＶ５はほぼ位相が異なるだけであるが、最後の７相目のドライブパルスφＶ７は、Ｌ，Ｍ，Ｈの各レベルの関係が１相目、３相目、および５相目とは異なるものとしてある。対になる残りのドライブパルスφＶ２，φＶ４，φＶ６，φＶ８は、“Ｍ”レベルおよび“Ｌ”レベルの２値を採るように設定される。
【００９９】
このように、垂直転送用のドライブパルスφＶ１，φＶ３，φＶ５，φＶ７は、その３値目の“Ｈ”レベルのパルスがセンサ部１１から信号電荷を読み出すときに読出ゲート部１２を駆動する読出パルスとなる。なお、図１０に示すように、フレーム読出動作モードのときには、垂直転送ドライブパルスφＶ５の読出パルスは第１フィールドで発生され、垂直転送ドライブパルスφＶ３の読出パルスは第２フィールドで発生され、垂直転送ドライブパルスφＶ１の読出パルスは第３フィールドで発生され、垂直転送ドライブパルスφＶ７の読出パルスは第４フィールドで発生される。また、ライン間引き動作モードのときには、第１〜第４の各フィールドともに垂直転送ドライブパルスφＶ１，φＶ３，φＶ５，φＶ７に読出パルスが立つ。
【０１００】
次に、４フィールド読出方式におけるフレーム読出動作時の信号電荷の読み出しおよび垂直転送の各動作について、図１２および図１３を参照して説明する。なお、図１３において、右側から左側への方向を電荷転送方向とする。
【０１０１】
４フィールド読出方式においても、図１２に示すように、垂直転送時におけるチャージパケットの１単位ごとに、転送方向の前方の転送チャネルをオンするのとほぼ同時に、後方の転送チャネルをオフする点に、本実施形態の駆動方法における特徴部分がある。以下具体的に説明する。
【０１０２】
各センサ部１１からの信号電荷の読み出しに際し、第１フィールドでは、５相目の転送電極２４−５に対して、図７に示す垂直転送ドライブパルスφＶ５を印加する。これにより、５相目の読出ゲート部１２に対して読出パルスが与えられるため、垂直方向において３画素おきにセンサ部１１から信号電荷が垂直ＣＣＤ１３に読み出される。
【０１０３】
この読み出された信号電荷は、垂直ＣＣＤ１３の転送動作により、水平ブランキング期間に１ラインずつ垂直転送される。このラインシフト期間に移行する直前の時点ｔ０では、図１２に示すように、１相目〜６相目の各垂直転送パルスに基づくドライブパルスφＶ１〜φＶ６がともに“Ｍ”レベルである。このため、図１３に示すように、１相目〜６相目の各転送電極２４−１，２４−２，２４−３，２４−４の下のポテンシャルが深くなって、チャージパケット（＝転送パケット）の１単位が形成され、このパケットに各信号電荷Ｑｓが蓄積されている。
【０１０４】
そして、ラインシフト動作が開始され、７相目の垂直転送ドライブパルスφＶ７が“Ｌ”レベルから“Ｍ”レベルに遷移すると（時点ｔ１）、７相目の転送電極２４−７の下のポテンシャルが深くなる。これにより、１相目〜６相目の転送電極２４−１〜２４−６の下のパケットの信号電荷Ｑｓが７相目の転送電極２４−７の下まで移動可能になる。
【０１０５】
ここで、本実施形態特有の駆動制御方法として、このｔ０の期間からｔ１の期間への移行時に、転送方向の前方の転送チャネルを形成するドライブパルスφＶ７を“Ｌ”→“Ｍ”（タイミング信号生成部４０の出力としては“Ｌ”→“Ｈ”；以下同様）へ変化させる（垂直レジスタのポテンシャルは深くなり、蓄積状態となる）と同時に、転送方向の後方の転送チャネルを形成するドライブパルスφＶ１を“Ｍ”→“Ｌ”（タイミング信号生成部４０の出力としては“Ｈ”→“Ｌ”；以下同様）へと変化（垂直レジスタのポテンシャルは浅くなり、次の転送チャネルへの転送状態となる）させる。
【０１０６】
これにより、ｔ０時点では転送電極２４−１〜２４−６の下に形成されていたパケットの信号電荷Ｑｓが、ｔ１時点では転送電極２４−２〜２４−７の下に形成されるパケットに転送される。このように、転送動作中のチャージパケットサイズは最初のパケットサイズとほぼ一致している。
【０１０７】
以下、３フィールド読出方式の場合もそうであったように、同様にｔ０→ｔ１時と同様の動作を繰り返す。これにより、ｔ１時点で転送電極２４−２〜２４−７の下に形成される転送チャネルに蓄積されていた信号電荷は、ｔ１→ｔ２時には転送電極２４−３〜２４−８の下へ、ｔ２→ｔ３時には転送電極２４−４〜２４−１の下へ、ｔ３→ｔ４時には転送電極２４−５〜２４−２の下へ、ｔ４→ｔ５時には転送電極２４−６〜２４−３の下へ、ｔ５→ｔ６時には転送電極２４−７〜２４−４の下へ、ｔ６→ｔ７時には転送電極２４−８〜２４−５の下へ、ｔ７→ｔ８時には転送電極２４−１〜２４−６の下へと、順次転送されていく。
【０１０８】
以上のラインシフト期間における一連の垂直転送動作により、センサ部１１の各々から読み出され、かつ１相目〜８相目の転送電極２４−１〜２４−８の下のパケットに蓄積された信号電荷Ｑｓが、１ラインだけシフトされて次の１相目〜８相目の転送電極２４−１〜２４−８の下のパケットに順に蓄積される。また、撮像エリア１４の最下端の１ライン分の信号電荷は水平ＣＣＤ１５に転送される。そして、水平ＣＣＤ１５に移された１ライン分の信号電荷は、水平ブランキング期間後の水平走査期間において、水平ＣＣＤ１５の転送駆動によって順次水平方向に転送される。
【０１０９】
なお、上述した動作説明では、第１フィールドの場合について説明したが、第２（第３、第４）フィールドの場合は、３相目（１相目，７相目）の転送電極２４−３（２４−１，２４−７）に対して、図１１に示す垂直転送ドライブパルスφＶ３（φＶ１，φＶ７）を印加することで、３相目（１相目，７相目）の読出ゲート部１２に対して読出パルスが与えられ、垂直方向において１画素おきに、第１フィールドの場合とは異なるセンサ部１１から信号電荷が垂直ＣＣＤ１３に読み出される。そして、以降の垂直転送動作は第１フィールドの場合と同様にして行なわれる。
【０１１０】
このように、４フィールド読出方式の場合にも、垂直転送時におけるチャージパケット単位ごとに、転送方向の前方の転送チャネルをオンするのとほぼ同時に、後方の転送チャネルをオフするようにすれば、垂直転送周期は、図１２のようにｔ０〜ｔ８となり、また、垂直転送クロックのオーバーラップ期間は、図１２に示すように、ｘ（＝４／４ｘ）とすることができる。ここで、図示を割愛するが、従前の８相駆動の転送タイミングでは、ｔ０〜ｔ１６の周期が必要であって、垂直転送クロックのオーバーラップ期間は、“１／４ｘ”となるものである。よって、本実施形態のような転送タイミングとすることで、垂直転送クロックのオーバーラップ期間を従来よりも長くすることが可能になり、垂直転送クロックの伝播遅延に、その分だけの余裕が生まれる。
【０１１１】
したがって、垂直転送時におけるチャージパケット単位ごとに、転送方向の前方転送チャネルをオンするのとほぼ同時に後方転送チャネルをオフするような転送タイミングとすることで、Ｖ１〜Ｖ８の８相駆動の４フィールド読出方式においても、垂直転送クロックに伝播遅延が生じ難くなり、転送電極を駆動するドライブパルスの波形が、撮像エリア１４の中央部においても、図２４のように鈍ることが無くなり、垂直ＣＣＤ１３の転送効率が改善される。
【０１１２】
なお、３フィールド読出方式の場合と同様に、上記のような垂直転送駆動のタイミングは、フレーム読出方式に適用することに限らず、ライン間引き動作時にも適用可能である。
【０１１３】
なお、４フィールド読出方式と３フィールド読出方式とを比べた場合、先にも述べたように、垂直ＣＣＤのオン転送チャネル数は、４フィールド読出方式（フレーム読出方式）時には６転送チャネルとすることができ、３フィールド読出方式（フレーム読出方式）時よりもさらに垂直ＣＣＤの取扱い電荷量を増加させることができ、セルサイズ縮小の上で利点があり、より小型あるいは多画素化したＣＣＤ撮像素子とする場合には、４フィールド読出方式の方が有利である。
【０１１４】
ところで、上述した３フィールド読出方式もしくは４フィールド読出方式の各フレーム読出動作時の説明において、転送方向の前方転送チャネルをオンすると“ほぼ同時”に後方転送チャネルをオフすると説明した際の“ほぼ同時”は、上述したと同様の目的であれば、必ずしも厳格に“同時”であることを要するものではなく、たとえばクロック間の僅かな遅延などの相違が生じていた場合であっても構わないことを意味する。要は、垂直転送クロックの伝播遅延による垂直ＣＣＤ１３の転送効率を改善し得るだけの余裕があればよい。以下、垂直ＣＣＤの取扱い電荷量と合わせて、その意義を簡単に説明する。
【０１１５】
＜駆動パルス遅延と取扱い電荷量との関係＞
図１４は、駆動パルス遅延との関わりにおける、垂直ＣＣＤの取扱い電荷量を説明する図である。なおここでは、３フィールド読出方式かつフレーム読出動作時の場合で説明するが、４フィールド読出方式かつフレーム読出動作時、さらには間引き読出動作時でも同様である。
【０１１６】
図９にも示したが、ｔ０時点では、転送電極２４−１，２４−２，２４−３，２４−４の下に形成されていたパケットに信号電荷Ｑｓが蓄積される。この状態を図１４（Ａ）に示す。
【０１１７】
この後、本実施形態の転送タイミングとしては、転送方向の前方転送チャネルをオンすると“ほぼ同時”に後方転送チャネルをオフするので、信号電荷Ｑｓを蓄積しているパケットの両隣のポテンシャルが同時に動くことになる。たとえば、ｔ０→ｔ１の電荷転送過程では、転送電極２４−５の下に電荷井戸が形成されるとともに、転送電極２４−１の下の電荷井戸が消失するので、クロック間の僅かな遅延などの相違が生じなければ図１４（Ｂ）に示すように、転送電極２４−５の下に電荷井戸が形成され始めると同時に、それ以前に存在していた転送電極２４−１の下の電荷井戸が浅くなるような状態が一時的に生じる。このときには、取扱い電荷量（電荷蓄積量）は、理論的には変わらないものの、タイミングずれが生じると多少減少する傾向が生じる。
【０１１８】
たとえば、相違が生じて、ドライブパルスφＶ５が“Ｌ”レベル→“Ｍ”レベルへと変化する（垂直レジスタのポテンシャルは深くなり、蓄積状態となる）よりも、ドライブパルスφＶ１が“Ｈ”レベル→“Ｌ”レベルへと変化（垂直レジスタのポテンシャルは浅くなり、次の転送チャネルへの転送状態となる）方が僅かに速いと、図１４（Ｃ）に示すように、それ以前に存在していた転送電極２４−１の下の電荷井戸がかなり浅くなってから、転送電極２４−５の下に電荷井戸が形成され始めるような状態が一時的に生じる。このときには、取扱い電荷量は、多少減少する。
【０１１９】
また、ドライブパルスφＶ５が“Ｌ”レベル→“Ｍ”レベルへと変化するよりも、ドライブパルスφＶ１が“Ｈ”レベル→“Ｌ”レベルへと変化する方が遙かに速いと、図１４（Ｄ）に示すように、それ以前に存在していた転送電極２４−１の下の電荷井戸が完全に消失してから、転送電極２４−５の下に電荷井戸が形成され始めるような状態が生じる。このときには、転送電極２４−１の下の転送チャネルが電荷蓄積に寄与し得ず、一時的に３つの転送チャネル（電荷井戸）にしか電荷を蓄積しない状態となり、転送チャネル１個分の垂直レジスタの取扱い電荷量の減少が生じてしまう。
【０１２０】
ただし、図では示さないが、ライン間引き動作の場合には、信号電荷Ｑｓを含むパケットＡの後方に空パケットＢがあるので、パケットＡで信号電荷Ｑｓが溢れても、後ろの空パケットＢで溢れなければ、最終的に各パケットＡ，Ｂの電荷を水平ＣＣＤ１５において混合するため問題とはならず、よって垂直ＣＣＤ１３の取扱い電荷量が減少することはない。
【０１２１】
このようなドライブパルスの切替タイミングのずれは、タイミング信号生成部４０から出力される転送クロックＶ１〜Ｖ６（Ｖ８）には存在しておらず、適正に転送電極の入力点に印加されたとしても、転送電極を通ることで、図２４に示したように、伝搬遅延が生じ、しかも電極間でその遅延量が必ず揃っているとは言えないので、デバイス上で切替タイミングのずれが生じることは避けられないことである。また、タイミング信号生成部４０の回路構成によっては、タイミング信号生成部４０から出力される転送クロックＶ１〜Ｖ６（Ｖ８）自体にずれが存在することもあり得る。
【０１２２】
しかしながら、たとえ図２４に示したような伝搬遅延に起因したずれがあっても、またタイミング信号生成部４０からの出力自体にずれがあっても、その遅延差の程度がある程度の範囲内であれば、上記説明から分かるように、問題となることは事実上ない。
【０１２３】
以上のように、“垂直転送方向の前方転送チャネルをオンするのとほぼ同時に、後方転送チャネルをオフする”という垂直転送時の駆動方法について、３フィールドあるいは４フィールド読出方式（フレーム読出方式／間引き読出方式を問わず）への適用事例を具体的に例示したが、このような駆動方法は、３フィールドあるいは４フィールド読出方式に限らず、それ以上のフィールド数、たとえば１０相駆動（φＶ１〜φＶ１０）の５フィールド読出方式などにも適用可能である。これによって、垂直転送クロックのオーバーラップ期間を長くし、垂直レジスタの転送効率を改善することができることは、上記３フィールドあるいは４フィールド読出方式の説明から容易に理解されよう。なお、この場合においても、フレーム読出方式に限らず、間引き読出方式にも適用可能である。
【０１２４】
また、“垂直転送方向の前方転送チャネルをオンするのとほぼ同時に、後方転送チャネルをオフする”という垂直転送時の駆動方法は、３フィールド以上のフレーム読出方式や間引き読出方式に限らず、２フィールドのフレーム読出方式や間引き読出方式にも適用可能である。この場合、間引き読出動作においては、一見すると、特許文献１に記載の技術と類似する。ただし、その意義やそれによる効果は異なる。以下、この点について説明する。
【０１２５】
＜２フィールド読出方式における本実施形態と特許文献１の各技術の差＞
図１５は、２フィールド読出方式かつ２／８ラインの間引き読出方式の動作を説明する図である。ここで、図１５（Ａ）は、図２２と同様のもので従来例（基本形）による駆動タイミングを示す。また、図１５（Ｂ）は、本実施形態による駆動タイミングを示し、図１５（Ｃ）は、特許文献１によるコンプリメンタリ駆動を適用した駆動タイミングを示す。図１５（Ｄ）は、本実施形態と特許文献１の各技術の差を説明するための、タイミング信号生成部４０から出力される転送クロック切替時の拡大図である。
【０１２６】
図１５（Ａ）に示すように、従来の基本的な駆動タイミングでは、２ライン分の転送を行なうために、１６サイクル（ｔ１〜ｔ１６）を要している。また図１８に示すフレーム転送動作時に１ライン分の転送を行なうための垂直転送クロックのオーバーラップ期間を“ｘ”としたとき、図１５（Ａ）に示す従来の基本的な駆動タイミングでは２ライン分の垂直転送を行なうため、垂直転送クロックのオーバーラップ期間は“１／２ｘ”となる。
【０１２７】
これに対して、本実施形態の駆動タイミングは、“垂直転送方向の前方転送チャネルをオンするのとほぼ同時に、後方転送チャネルをオフする”というものであり、図１５（Ｂ）に示すように、２ライン分の転送を行なうためには８サイクル（ｔ１〜ｔ８）でよくなり、高速転送を可能にする。また、このように垂直転送を行なうことで、垂直転送クロックのオーバーラップ期間を長くし、従来の基本的な駆動タイミングと同一の“ｘ”とすることが可能となる。
【０１２８】
ところで、このような本実施形態の駆動タイミングや垂直転送クロックのオーバーラップ期間は、図１５（Ｃ）に示す特許文献１のものとほぼ同じになっている。すなわち、駆動パルスタイミングを比較する限りでは、一見、似通っている。しかしながら、各々の技術的な意味合いの本質は全く異なる。
【０１２９】
すなわち、図１５（Ｄ２）に示すように、ライン間引き動作時に互いに逆相（コンプリメンタリ）の垂直転送クロック対の組合せによって垂直転送を行なうという特許文献１の方法では、タイミング信号生成部４０から出力される転送クロックＶ１〜Ｖ６（Ｖ８）における、組となるパルス間での立下りと立上り（図のｔ１〜ｔ８の各々の時点）とには、ずれがないことを原則とする。これが“互いに逆相（コプリメンタリ）”の意味だからである。ずれが存在するとすれば、それは、せいぜい回路を構成する論理ゲート（たとえばＡＮＤゲートやＯＲゲート）の“ゲート遅延差”程度と考えるべきものである。
【０１３０】
これに対して、本実施形態の方法では、図１５（Ｄ１）に示すように、“垂直転送方向の前方転送チャネルをオンするのと『ほぼ同時』に、後方転送チャネルをオフする”というものであり、対応するパルス間での立下りと立上りとにある程度のずれが存在しても、上記図１４の説明から分かるように、問題としないものである。偶々ずれが存在しない状態が、波形的には、“互いに逆相（コプリメンタリ）”の状態と同一になっている、ということに過ぎない。対応するパルス間での立下りと立上りにおける『ずれ』に対する適用範囲の考え方が全く異なるものである。
【０１３１】
このように、本実施形態の駆動方法と特許文献１の駆動方法とでは、２フィールド読出方式かつラインの間引き読出方式について比較してみると、駆動タイミングや垂直転送クロックのオーバーラップ期間は一見すれば似通っているが、その技術的な意味合いが異なる。また、特許文献１の駆動方法を実現するには組となる転送クロックについては“互いに逆相（コプリメンタリ）”にしなければならないという回路設計上の制約が存在するのに対して、本実施形態の駆動方法では、そのような制約はなく、対応するパルス間での立下りと立上りとが『ほぼ同時』になされるような回路構成とすればよく、回路設計上の自由度が大きいという利点がある。電極間での遅延差を考慮して、タイミング信号生成部４０から出力される転送パルスに積極的にずれを持たせ、全体としての転送効率のバランスを採るという使い方も可能となる。
【０１３２】
なお、上記実施形態では、駆動の相数が偶数である場合を示したが、上記説明から分かるように、従前の駆動方式が奇数（たとえば３相や５相、あるいはそれ以上）である場合にも、“垂直転送方向の前方転送チャネルをオンするのとほぼ同時に、後方転送チャネルをオフする”という駆動方式を適用可能であり、それによって、上述したと同様の効果が得られることは理解されることである。
【０１３３】
また、上記実施形態では、インターライン転送方式のＣＣＤ固体撮像素子に適用した場合について説明したが、本発明は、これに限定されるものではなく、インターライン転送方式以外の方式のＣＣＤ固体撮像素子、さらにはＣＣＤ以外を用いた固体撮像素子にも同様に適用可能である。
【０１３４】
【発明の効果】
以上説明したように、本発明によれば、垂直転送時におけるチャージパケットの１単位ごとに、“垂直転送方向の前方転送チャネルをオンするのとほぼ同時に、後方転送チャネルをオフする”という駆動タイミングによって垂直転送駆動を行なうようにしたので、垂直転送クロックのオーバーラップ期間を長くとった状態で垂直転送を行なうことができ、垂直転送部の転送効率を向上できる。
【０１３５】
また、このような駆動タイミングの適用は、それをなさない通常の駆動タイミングに対して容易に適用可能なものであり、その適用範囲は広く、汎用性のある駆動方法を実現することができた。
【０１３６】
また、ライン間引き動作に適用すれば、水平駆動周波数を高めるという手法に依らず高速読出動作を実現でき、水平レジスタの転送効率の劣化や水平レジスタの消費電力の増加などの他の問題点を招くこともなく、高速な撮像信号を得ることができるとともに転送効率を改善することもできる。
【図面の簡単な説明】
【図１】本発明に係る駆動装置の一実施形態である駆動制御部を備えた撮像装置の一実施形態を示す概略構成図である。
【図２】ＣＣＤ固体撮像素子と駆動制御部の一実施形態とから構成された固体撮像装置の概略図である。
【図３】撮像エリアの具体的な構成の一例を示す平面パターン図である。
【図４】図３のＸ‐Ｘ’矢視断面を示す図である。
【図５】垂直ＣＣＤにおける転送電極の配線パターン図である。
【図６】３フィールド読出方式／フレーム読出方式の概略を説明する図である（本実施形態）。
【図７】３フィールド読出方式の垂直転送ドライブパルスのタイミングチャート（垂直レート；本実施形態）である。
【図８】３フィールド読出方式の垂直転送ドライブパルスのタイミングチャート（水平レート；本実施形態）である。
【図９】３フィールド読出方式／フレーム読出方式（本実施形態）の電荷転送状態を説明する図である。
【図１０】４フィールド読出方式／フレーム読出方式の概略を説明する図である（本実施形態）。
【図１１】４フィールド読出方式の垂直転送ドライブパルスのタイミングチャート（垂直レート；本実施形態）である。
【図１２】４フィールド読出方式の垂直転送ドライブパルスのタイミングチャート（水平レート；本実施形態）である。
【図１３】４フィールド読出方式／フレーム読出方式（本実施形態）の電荷転送状態を説明する図である。
【図１４】駆動パルス遅延との関わりにおける、垂直ＣＣＤの取扱い電荷量を説明する図である。
【図１５】２フィールド読出方式かつ２／８ラインの間引き読出方式の動作を説明する図である。
【図１６】２フィールド読出方式／フレーム読出方式の概略を説明する図である。
【図１７】２フィールド読出方式の垂直転送ドライブパルスのタイミングチャート（垂直レート）である。
【図１８】２フィールド読出方式の垂直転送ドライブパルスのタイミングチャート（水平レート；従来例の基本）である。
【図１９】２フィールド読出方式／フレーム読出方式（従来例の基本）の電荷転送状態を説明する図である。
【図２０】２フィールド読出方式／間引き読出方式（２／８ライン）の概略を説明する図である。
【図２１】２フィールド読出方式／間引き読出方式（２／８ライン）の垂直転送ドライブパルスのタイミングチャート（垂直レート）である。
【図２２】２フィールド読出方式／間引き読出方式（２／８ライン）の垂直転送ドライブパルスのタイミングチャート（水平レート；従来例の基本）である。
【図２３】２フィールド読出方式／間引き読出方式（２／８ライン）の電荷転送状態（従来例の基本）を説明する図である。
【図２４】垂直転送ドライブパルスの遅延を説明する図である。
【図２５】２フィールド読出方式／間引き読出方式（２／８ライン）の垂直転送ドライブパルスのタイミングチャート（水平レート；特許文献１）である。
【図２６】２フィールド読出方式／間引き読出方式（２／８ライン）の電荷転送状態（特許文献１）を説明する図である。
【図２７】３フィールド読出方式の垂直転送ドライブパルスのタイミングチャート（水平レート；従来例）である。
【図２８】３フィールド読出方式／フレーム読出方式（従来例）の電荷転送状態を説明する図である。
【符号の説明】
１…デジタルスチルカメラ、２…固体撮像装置、３…撮像装置モジュール、１０…ＣＣＤ固体撮像素子、１１…センサ部、１３…垂直ＣＣＤ、１４…撮像エリア、１５…水平ＣＣＤ、１６…電荷電圧変換部、４０…タイミング信号生成部、４２…ドライバ、４６…駆動電源、５０…撮像レンズ、９６…駆動制御部、２４＿１〜２４＿８…垂直転送電極[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method of driving a solid-state imaging device (image sensor) for imaging a subject and outputting an image signal corresponding to the subject image, a driving device (timing generator) thereof, and a solid-state device including the solid-state imaging device and the driving device The present invention relates to an imaging device and an imaging device module. For example, the present invention relates to a transfer driving technique of a vertical register (vertical CCD) in a charge transfer type solid-state imaging device suitable for use in an electronic still camera or the like.
[0002]
[Prior art]
In recent years, electronic still cameras (digital still cameras) have been rapidly spreading. In this electronic still camera, since high-resolution still image shooting is required, a mechanism for independently outputting signals of all pixels without mixing them is adopted. For example, when a CCD image sensor is used as an image sensor, all pixels are read out at the same time and signal charges of each pixel are independently transferred without being mixed in a vertical CCD (vertical register). A so-called frame reading method (see FIGS. 16 to 19) is used in which a mechanical shutter is used, and signal charges of odd and even lines are alternately read out to the vertical CCD for each field and signal charges of each pixel are independently transferred. ing.
[0003]
Further, as an example of a method for increasing the data rate of the output signal of the image sensor when capturing a still image, a line thinning-out reading method (see FIGS. 20 to 23) has been proposed. In this line thinning-out reading method, empty packets that do not include signal charges existing behind packets that include signal charges Qs are mixed in the horizontal register and a period of no signal is removed. For example, it is necessary to perform vertical transfer for two lines). Here, when the horizontal blanking period for performing vertical transfer in the two operation modes (frame reading and thinning-out reading) is the same (see FIGS. 18 and 22), the overlap period of the vertical transfer clock is set to “x”. In the case of the line thinning-out reading method, as shown in FIG. 22, since the vertical transfer for two lines is performed, the overlap period of the vertical transfer clock becomes "1 / 2x", the transfer efficiency is reduced, and the frame efficiency is reduced. It is necessary to perform vertical transfer driving faster than in the case of the reading method.
[0004]
However, when such high-speed driving is performed, a device farther from the input terminal of the vertical transfer clock (for example, the device on the opposite side of the one-side input shown in FIG. 24B / the both-side input shown in FIG. 24C) In the central portion), a reduction in the drive voltage and a delay in the propagation of the drive pulse due to the electrode resistance occur, and phenomena such as an actual drive waveform becoming dull as shown in FIG. In this case, there arise problems that the transfer efficiency of the vertical CCD is deteriorated and the amount of electric charges handled is reduced. 24B and 24C, the driver 42 is omitted.
[0005]
Therefore, the present applicant has proposed a technique for solving this problem, for example, in Patent Document 1 (see FIGS. 25 and 26 showing an outline of this technique). According to the technique described in Patent Document 1, as shown in FIG. 25, during four-phase drive vertical transfer, vertical transfer is performed by a combination of vertical transfer clock pairs having phases opposite to each other, so that the vertical transfer clock overflows. Extend the lap period. As a result, even when the line thinning-out reading method is used, the vertical transfer is performed with a long overlap period (the same “x” as in FIG. 18) as in the two-field / frame reading method. Thus, the transfer efficiency of the vertical CCD can be improved.
[0006]
[Patent Document 1]
JP-A-10-013742
[0007]
[Problems to be solved by the invention]
By the way, recently, the cell size has been reduced in order to increase the resolution (to increase the number of pixels) or to reduce the size. In the frame reading method, a method other than the conventional two-field reading method in which the data is divided into two fields and read is used. In addition, a three-field reading method (see FIGS. 6 and 7 described later) and a frame reading method using a four-field reading method (see FIGS. 10 and 11 described later) have been put to practical use.
[0008]
However, it has been found that when a frame reading method of three or more fields is used, the overlap period is reduced and the vertical transfer efficiency is degraded not only in the line thinning read operation but also in the frame read operation. For example, when the horizontal blanking period for performing the vertical transfer is the same as that of the two-field readout method, the overlap period of the vertical transfer clock differs from that of the two-field readout method (FIG. 18) by “x” in FIGS. In the three-field readout method as shown in FIG. 28, "2 / 3x" results. Although not shown, in the four-field reading method, it becomes "1 / 4x". For this reason, a propagation delay occurs in the vertical transfer clock, and the waveform becomes dull as shown in FIG. 24A at a position far from the clock input terminal, thereby deteriorating the transfer efficiency of the vertical register and reducing the amount of charge handled. Problems occur. Note that a similar problem occurs in a reading method of five fields or more.
[0009]
Here, in the case of the three-field or more read method, the number of ON transfer channels of the vertical register is larger in the amount of electric charge handled by the vertical register than in the two-field read method. The problem is unacceptable for degradation.
[0010]
One of the methods to solve the problem of the deterioration of the transfer efficiency is to increase the horizontal drive frequency so that the transfer speed of the vertical CCD (the overlap period of the vertical transfer clock) can be maintained while maintaining the frame rate by a two-field reading method. A method similar to the above is conceivable.
[0011]
However, increasing the horizontal drive frequency causes the transfer efficiency of the horizontal CCD to deteriorate. In addition, as the frequency increases, new problems such as an increase in the power consumption of the horizontal CCD, an increase in the cost of the parts used, and a deterioration in the S / N occur. Therefore, increasing the horizontal drive frequency is not a preferable method.
[0012]
As a method for solving such a problem, it is conceivable to use the technology described in Patent Document 1 described above. However, although the technique described in Patent Document 1 is an effective technique when applied to a line thinning-out reading method as an object of the conventional two-field reading method, it is a three-field reading method or more (for example, 4 or 5 or 4 or 5). As a method for solving the above-mentioned problem in the reading method (above), there is a basic restriction that vertical transfer is performed by a combination of a pair of vertical transfer clocks that are in phase with each other (complementary). It is not always applicable to driving of any number of fields and phases, such as not being applicable, and it has been found that it is not a universal method for improving the problem of deterioration of vertical transfer efficiency in various reading methods.
[0013]
The present invention has been made in view of the above circumstances, and can improve the problem of deterioration of transfer efficiency when performing vertical transfer drive with various field numbers and readout methods, and can improve the versatility of a solid-state device. An object of the present invention is to provide a method and an apparatus for driving an image sensor, and a solid-state image sensor and an image sensor module.
[0014]
[Means for Solving the Problems]
A method for driving a solid-state imaging device according to the present invention is a method for driving a solid-state imaging device that vertically transfers a signal charge obtained by photoelectric conversion and horizontally transfers a vertically transferred signal charge to output an imaging signal corresponding to the signal charge. A method comprising: for each unit of a charge packet for transferring signal charges, formed by an array of individual transfer channels in a vertical transfer, a transfer channel located forward of the charge packet in the vertical transfer direction (hereinafter referred to as forward transfer). The transfer channel (hereinafter also referred to as a rear transfer channel) at the rear end of the charge packet is turned off almost simultaneously with turning on the channel.
[0015]
The driving device for the solid-state imaging device according to the present invention is a device suitable for performing the driving method for the solid-state imaging device according to the present invention, and is formed by an array of individual transfer channels in vertical transfer. A vertical transfer clock is generated for each unit of the charge packet for transferring the electric charges such that the rear transfer channel of the charge packet is turned off almost simultaneously with the front transfer channel of the charge packet in the vertical transfer direction being turned on. It is provided with a timing signal generating unit for performing the above.
[0016]
A solid-state imaging device according to the present invention includes the solid-state imaging device driving device according to the present invention and a solid-state imaging device. In other words, the drive device according to the present invention only needs to have a function of generating the vertical transfer clock having the above-described timing, and may be a so-called timing generator. On the other hand, the solid-state imaging device according to the present invention includes a solid-state imaging device in addition to the function of the driving device according to the present invention. In addition to the configuration of the imaging device module according to the present invention and the configuration of the solid-state imaging device according to the present invention, the imaging device module further includes an imaging lens that forms an optical image of a subject on the imaging surface of the solid-state imaging device.
[0017]
[Action]
In the above configuration according to the present invention, during the vertical transfer, the vertical transfer unit is driven so that the rear transfer channel of the charge packet is turned off almost simultaneously with turning on the front transfer channel of the charge packet in the transfer direction. The vertical transfer is performed with a long overlap period of the transfer clock.
[0018]
Such a drive timing can be applied to the four-phase drive system, but in particular, it is not always applicable to the technique described in Patent Document 1 in the four-phase drive system. It is suitable for application to the driving of a vertical transfer unit (or more phases).
[0019]
BEST MODE FOR CARRYING OUT THE INVENTION
<Configuration of digital still camera>
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0020]
FIG. 1 is a schematic configuration diagram illustrating an embodiment of an imaging device including a drive control unit, which is an embodiment of a driving device according to the present invention. The imaging device (camera system) shown in FIG. 1 is obtained by an imaging device module 3 having a CCD solid-state imaging device 10, an imaging lens 50, and a drive control unit 96 for driving the CCD solid-state imaging device 10, and the imaging device module 3. The digital still camera 1 includes a main unit 4 that generates a video signal based on a captured image signal and outputs the video signal to a monitor or stores an image in a predetermined storage medium.
[0021]
The drive controller 96 in the imaging device module 3 includes a timing signal generator 40 that generates various pulse signals for driving the CCD solid-state imaging device 10, and receives a pulse signal from the timing signal generator 40. A driver (driving unit) 42 for converting a drive pulse for driving the CCD solid-state imaging device 10 and a driving power supply 46 for supplying power to the CCD solid-state imaging device 10 and the driver 42 are provided. The solid-state imaging device 2 is configured by the CCD solid-state imaging device 10 and the drive control unit 96 in the imaging device module 3. The solid-state imaging device 2 is provided such that the CCD solid-state imaging device 10 and the drive control unit 96 are provided on one circuit board or formed on one semiconductor substrate. Is good.
[0022]
The processing system of the digital still camera 1 is roughly divided into an optical system 5, a signal processing system 6, a recording system 7, a display system 8, and a control system 9. It is needless to say that the imaging device module 3 and the main unit 4 are housed in an external case (not shown) and an actual product (finished product) is finished.
[0023]
The optical system 5 includes a shutter 52, a lens 54 for condensing a light image of a subject, and an imaging lens 50 having a stop 56 for adjusting the light amount of the light image, and a photoelectric conversion of the condensed light image to an electric signal. And a CCD solid-state imaging device 10 for conversion. The light L from the subject Z passes through the shutter 52 and the lens 54, is adjusted by the diaphragm 56, and enters the CCD solid-state imaging device 10 with appropriate brightness. At this time, the lens 54 adjusts the focal position so that an image composed of the light L from the subject Z is formed on the CCD solid-state imaging device 10.
[0024]
The signal processing system 6 includes an amplification amplifier that amplifies an analog imaging signal from the CCD solid-state imaging device 10 and a CDS (Correlated Double Sampling: Correlation Double Sampling) circuit that reduces noise by sampling the amplified imaging signal. A / D (Analog / Digital) converter 64 that converts an analog signal output from the preamplifier 62 into a digital signal, and performs predetermined image processing on the digital signal input from the A / D converter 64. The image processing unit 66 includes a DSP (Digital Signal Processor).
[0025]
The recording system 7 includes a memory (recording medium) 72 such as a flash memory for storing image signals, and encodes and records the image signals processed by the image processing unit 66 in the memory 72, and reads and decodes the image signals. And a CODEC (Compression / Decompression) 74 to be supplied to the power supply 66.
[0026]
The display system 8 includes a D / A (Digital / Analog) conversion circuit 82 for converting an image signal processed by the image processing unit 66 into an analog signal, and a liquid crystal (FN) functioning as a finder by displaying an image corresponding to an input video signal. It comprises a video monitor 84 composed of an LCD (Liquid Crystal Display) or the like, and a video encoder 86 for encoding an analogized image signal into a video signal of a format compatible with the video monitor 84 at the subsequent stage.
[0027]
The control system 9 first controls a drive (drive device) (not shown) to read a control program stored in a magnetic disk, an optical disk, a magneto-optical disk, or a semiconductor memory. And a central control unit 92 including a CPU (Central Processing Unit) for controlling the entire digital still camera 1 based on the above-mentioned command.
[0028]
The control system 9 includes an exposure controller 94 that controls the shutter 52 and the aperture 56 so that the brightness of the image sent to the image processing unit 66 is maintained at an appropriate level. A drive control unit 96 provided with a timing signal generation unit (timing generator; TG) 40 for controlling the operation timing of each functional unit, and an operation unit 98 for a user to input a shutter timing and other commands. The central control unit 92 controls the image processing unit 66, the CODEC 74, the memory 72, the exposure controller 94, and the timing signal generation unit 40 connected to the bus 99 of the digital still camera 1.
[0029]
The digital still camera 1 includes an automatic control device such as an auto focus (AF), an auto white balance (AWB), and an automatic exposure (AE). These controls are performed using output signals obtained from the CCD solid-state imaging device 10. For example, the control value of the exposure controller 94 is set by the central control unit 92 so that the brightness of the image sent to the image processing unit 66 is maintained at an appropriate level, and the exposure controller 94 controls the aperture 56 according to the control value. Specifically, the central control unit 92 obtains an appropriate number of brightness value samples from the image held in the image processing unit 66, and the average value falls within a predetermined appropriate brightness range. The control value of the diaphragm 56 is set as described above.
[0030]
The timing signal generator 40, which is a characteristic part of the digital still camera 1 of the present embodiment, is controlled by the central controller 92, and includes the CCD solid-state imaging device 10, the preamplifier 62, the A / D converter 64, and the image processor 66. A timing pulse required for the operation of (1) is generated and supplied to each unit. The operation unit 98 is operated when the user operates the digital still camera 1.
[0031]
In the illustrated example, the preamplifier unit 62 and the A / D conversion unit 64 of the signal processing system 6 are built in the imaging device module 3, but the present invention is not limited to such a configuration, and the preamplifier unit 62 and the A / D conversion unit 64 are not limited thereto. May be provided in the main body unit 4. Further, a configuration in which a D / A conversion unit is provided in the image processing unit 66 can be adopted.
[0032]
Further, the timing signal generator 40 is incorporated in the imaging device module 3, but the present invention is not limited to such a configuration, and a configuration in which the timing signal generator 40 is provided in the main unit 4 can be adopted. Further, the timing signal generator 40 and the driver 42 are provided separately, but the present invention is not limited to such a configuration, and the two may be integrated (timing generator with a built-in driver). By doing so, a more compact (small) digital still camera 1 can be configured.
[0033]
The timing signal generator 40 and the driver 42 may each be configured as a circuit using individual discrete members, but are provided as ICs (Integrated Circuits) formed on a single semiconductor substrate. Is good. By doing so, not only can the device be made compact, but also the members can be easily handled, and both can be realized at low cost. Further, the manufacture of the digital still camera 1 is facilitated. In addition, the timing signal generator 40 and the driver 42, which are parts that are strongly related to the CCD solid-state imaging device 10 to be used, are integrated by mounting the CCD solid-state imaging device 10 on a common substrate, or If they are integrated by mounting them on a member, handling and management of the members are simplified. In addition, since these are integrated as a module, the manufacture of (the finished product of) the digital still camera 1 is also facilitated. Note that the imaging device module 3 may include only the CCD solid-state imaging device 10 and the optical system 5.
[0034]
The digital still camera 1 is specifically applied as a camera capable of capturing a color image during a still image capturing operation using a frame readout method. As a characteristic part of the digital still camera 1 according to the present embodiment, the frame reading method is not limited to the general two-field reading method by combining with the CCD solid-state imaging device 10, but may be three fields, four fields, or five fields. It is configured to be able to apply a reading method having various fields such as fields, and more. In addition to the still image capturing mode, a moving image capturing mode at a frame rate close to 30 frames / second (for example, 10 frames or more / second) using skipped reading is also provided.
[0035]
<Overview of CCD solid-state imaging device and peripheral parts>
FIG. 2 is a schematic diagram of the solid-state imaging device 2 including the CCD solid-state imaging device 10 and an embodiment of a drive control unit 96 that drives the CCD solid-state imaging device 10. In the present embodiment, a case where the CCD solid-state imaging device 10 of the interline transfer (IT) system is driven in six phases or eight phases will be described as an example.
[0036]
2, a drain voltage VDD and a reset drain voltage VRD are applied to a CCD solid-state imaging device 10 from a driving power supply 46, and a predetermined voltage is also supplied to a driver 42.
[0037]
The CCD solid-state imaging device 10 constituting the solid-state imaging device 2 includes a sensor unit (photosensitive unit; photocell) 12 including a photodiode as an example of a light receiving element corresponding to a pixel (unit cell) on a semiconductor substrate 21. Are arranged in a two-dimensional matrix in the vertical (row) direction and the horizontal (column) direction. These sensor units 11 convert incident light incident from the light receiving surface into signal charges having a charge amount corresponding to the light amount and accumulate the signal charges.
[0038]
The CCD solid-state imaging device 10 has a plurality of (in this example, six or eight per unit cell) vertical transfer electrodes 24 (24-1) corresponding to six-phase or eight-phase driving for each vertical column of the sensor unit 11. To 24-6 or 24-1 to 24-8) are arranged.
[0039]
The transfer direction of the vertical CCD 13 is the vertical direction in the figure, and the vertical CCD 13 is provided in this direction, and a plurality of the vertical CCDs 13 are arranged in a direction (horizontal direction) orthogonal to this direction. Further, a read gate (ROG) 12 is interposed between the vertical CCD 13 and each sensor unit 11. A channel stop CS is provided at the boundary between the unit cells. An imaging area 14 is formed by a plurality of vertical CCDs 13 provided for each vertical column of the sensor units 11 and vertically transferring signal charges read from each sensor unit 11 by the read gate unit 12.
[0040]
The signal charges accumulated in the sensor unit 11 are read out to the vertical CCD 13 by applying a drive pulse corresponding to the readout pulse XSG to the readout gate unit 12. The vertical CCD 13 is transfer-driven by drive pulses φV1 to φV6 (φV8) based on six-phase (eight-phase) vertical transfer clocks V1 to V6 (V8), and the read signal charges are used as part of a horizontal blanking period. Then, the data is sequentially transferred in the vertical direction for each portion corresponding to one scanning line (one line). This vertical transfer for each line is particularly called a line shift.
[0041]
Further, the CCD solid-state imaging device 10 has a horizontal CCD 15 (H register unit, which extends in the left-right direction in the drawing) adjacent to each transfer destination end of the plurality of vertical CCDs 13, that is, adjacent to the vertical CCD 13 in the last row. A horizontal transfer unit 15 is provided for one line. The horizontal CCD 15 is driven to be driven by drive pulses φH1 and φH2 based on, for example, two-phase horizontal transfer clocks H1 and H2, and transfers one line of signal charges transferred from the plurality of vertical CCDs 13 after a horizontal blanking period. The data is sequentially transferred in the horizontal direction during the horizontal scanning period. Therefore, a plurality of (two) horizontal transfer electrodes 29 (29-1, 29-2) corresponding to the two-phase drive are provided.
[0042]
At the transfer destination end of the horizontal CCD 15, a charge-voltage converter 16 having, for example, a floating diffusion amplifier (FDA) configuration is provided. The charge-voltage converter 16 sequentially converts signal charges horizontally transferred by the horizontal CCD 15 into voltage signals and outputs the voltage signals. This voltage signal is derived as a CCD output (VOUT) corresponding to the amount of incident light from the subject. Thus, the CCD solid-state imaging device 10 of the interline transfer system is configured.
[0043]
Further, the solid-state imaging device 2 generates various pulse signals (binary “L” level and “H” level) for driving the CCD solid-state imaging device 10 as a characteristic portion of the solid-state imaging device 2 of the present embodiment. And a driver 42 for supplying various pulses supplied from the timing signal generator 40 to the CCD solid-state imaging device 10 as drive pulses of a predetermined level. For example, the timing signal generation unit 40 reads out a read pulse XSG for reading out signal charges accumulated in the sensor unit 11 of the CCD solid-state imaging device 10 based on a horizontal synchronization signal (VD) and a vertical synchronization signal (VD), and reads out the readout pulse XSG. Vertical transfer clocks V1 to Vn (n indicates the number of phases at the time of driving; for example, V6 at the time of 6-phase driving, V8 at the time of 8-phase driving) for transferring and driving the signal charges in the vertical direction to the horizontal CCD 15; It generates horizontal transfer pulses H <b> 1 and H <b> 2 and a reset pulse RG for driving the transferred signal charges in the horizontal direction and transferring them to the charge-voltage converter 16, and supplies them to the driver 42.
[0044]
The driver 42 converts various pulses supplied from the timing signal generator 40 into a voltage signal (drive pulse) of a predetermined level, or converts the signal into another signal and supplies the signal to the CCD solid-state imaging device 10. For example, the n-phase vertical transfer clocks V1 to V6 (V8) generated from the timing signal generator 40 are converted into drive pulses φV1 to φV6 (φV8) via the driver 42 and correspond to the corresponding pulses in the CCD solid-state imaging device 10. The voltage is applied to predetermined vertical transfer electrodes (24-1 to 24-6 or 24-1 to 24-8). Similarly, the two-phase horizontal transfer clocks H1 and H2 are converted into drive pulses φH1 and φH2 via the driver 42, and correspond to predetermined horizontal transfer electrodes (29-1, 29-2) in the CCD solid-state imaging device 10. To be applied.
[0045]
Here, the driver 42 superimposes the read pulse XSG on V1, V3, V5 (, V7) of the 6-phase or 8-phase vertical transfer clocks V1 to V6 (V8), thereby changing the ternary level. It is supplied to the CCD solid-state imaging device 10 as vertical drive pulses φV1, φV3, φV5 (, φV7) to be taken. That is, the vertical drive pulses φV1, φV3, φV5 (, φV7) are used not only for the original vertical transfer operation but also for reading out signal charges (see FIGS. 7 and 11 described later).
[0046]
The outline of a series of operations of the CCD solid-state imaging device 10 having such a configuration is as follows. First, the timing signal generation unit 40 generates various pulse signals such as the transfer clocks V1 to V6 (V8) for vertical transfer and the read pulse XSG. These pulse signals are converted into drive pulses of a predetermined voltage level by the driver 42 and then input to a predetermined terminal of the CCD solid-state imaging device 10.
[0047]
The signal charge stored in each of the sensor units 11 is such that the read pulse XSG generated from the timing signal generation unit 40 is applied to the transfer channel terminal electrode of the read gate unit 12, and the potential under the transfer channel terminal electrode becomes deeper. Is read out to the vertical CCD 13 through the readout gate section 12. The vertical CCDs 13 are driven based on the six-phase (eight-phase) vertical drive pulses φV1 to φV6 (φV8), and are sequentially transferred to the horizontal CCD 15.
[0048]
Based on the two-phase horizontal drive pulses φH1 and φH2 of a predetermined voltage level generated by the driver 42 and output from the timing signal generation unit 40, the horizontal CCD 15 converts one line vertically transferred from each of the plurality of vertical CCDs 13 into one line. The corresponding signal charges are sequentially horizontally transferred to the charge-voltage converter 16 side.
[0049]
The charge-voltage converter 16 accumulates signal charges sequentially injected from the horizontal CCD 15 in a floating diffusion (not shown), converts the accumulated signal charges into a signal voltage, and outputs the signal voltage through, for example, an output circuit having a source follower configuration (not shown). Under the control of the reset pulse RG generated from the timing signal generator 40, the image signal (CCD output signal) VOUT is output.
[0050]
That is, in the CCD solid-state imaging device 10, the signal charges detected in the imaging area 14 in which the sensor units 11 are arranged two-dimensionally in the vertical and horizontal directions are transferred to the vertical CCDs 13 provided corresponding to the vertical columns of the sensor units 11. To transfer the signal charges to the horizontal CCD 15 in the horizontal direction based on the two-phase horizontal transfer pulses H1 and H2. Then, the operation of converting the potential into a potential corresponding to the signal charge from the horizontal CCD 15 and outputting the converted potential is repeated by the charge-voltage converter 16.
[0051]
<Specific configuration of imaging area>
FIG. 3 is a plan pattern diagram illustrating an example of a specific configuration of the imaging area 14. FIG. 4 is a view showing a cross section taken along line XX ′ of FIG. Although only two pixels for the vertical transfer electrodes 24-1 to 24-4 are shown here, the same arrangement is repeated in the vertical direction for the vertical transfer electrodes 24-5 to 24-8.
[0052]
First, the vertical CCD 13 includes a transfer channel 23 formed of an N-type impurity formed on a N-type substrate 21 through a P-type well 22, and a four-phase array repeatedly arranged in the transfer direction above the transfer channel 23. Of transfer electrodes 24-1 to 24-4. The wiring form (wiring pattern) of the transfer electrodes 24-1 to 24-4 is basically the same as the conventional one.
[0053]
In these transfer electrodes 24-1 to 24-4, the transfer electrode 24-2 of the second phase and the transfer electrode 24-4 of the fourth phase are formed by the first layer of polysilicon (indicated by a chain line in the figure). The transfer electrode 24-1 of the first phase and the transfer electrode 24-3 of the third phase have a two-layer electrode structure formed by a second-layer polysilicon (indicated by a two-dot chain line in the figure). I have. The material of the transfer electrodes 24-1 to 24-4 is not necessarily limited to polysilicon.
[0054]
In a region below the transfer electrodes 24-1 and 24-3 of the first and third phases, a substantially half of a region on the upstream side in the signal charge transfer direction (the direction from the left side to the right side in FIG. 3). On the substrate surface side, a P- type impurity layer 25 is formed. As a result, a potential gradient is formed in the transfer channel 23 formed in the region below the transfer electrodes 24-1 and 24-3 of the first and third phases. You. As a result, the signal charges transferred under the transfer electrodes 24-1 and 24-3 gradually move under the transfer electrodes 24-2 and 24-4 due to the potential gradient. By doing so, the transfer efficiency is improved by combining this with extending the overlap period of the vertical transfer clock.
[0055]
In the first and second polysilicon layers forming the transfer electrodes 24-1 to 24-4, a polysilicon opening 26 is provided on the sensor unit 11. The upper portions of the transfer electrodes 24-1 to 24-4 are covered with a light-shielding film 27 made of aluminum. In the light shielding film 27, a sensor opening 28 is formed on the sensor section 11 inside the polysilicon opening 26. As a material of the light shielding film 27, a material other than aluminum may be used.
[0056]
<Wiring pattern of vertical transfer electrode>
5A and 5B are wiring pattern diagrams of transfer electrodes in the vertical CCD 13. FIG. 5A shows a field (24-1 to 24-6) of six-phase driving, and FIG. 5B shows a field of eight-phase driving. The fields (24-1 to 24-8) are shown. In this wiring system, the first to sixth (eighth phase) vertical transfer drive pulses φV1 to φV6 (φV8) are prepared, and a total of six (eight) lines are used to transmit the vertical transfer clock. Bus lines 31 to 36 (38) are wired.
[0057]
The transfer electrodes 24-1 of the first phase are connected to the bus line 31 for transmitting the vertical transfer drive pulse φV1 every five pixels (seven pixels). Similarly, the transfer electrodes 24-2 to 24-6 of the second to sixth (eighth) phases are applied to the bus lines 32 to 36 (38) for transmitting the vertical transfer drive pulses φV2 to φV6 (φV8). (24-8) are connected every 5 pixels (7 pixels).
[0058]
A vertical transfer channel 23 formed by the vertical CCD 13 has a timing having a predetermined pattern on the transfer electrodes 24-1 to 24-6 (24-8) so that signal charges are sequentially transferred in a direction indicated by an arrow in FIG. Drive pulses φV1 to φV6 (φV8) are applied.
[0059]
Next, a specific example of a method of driving the CCD solid-state imaging device 10 by the timing signal generation unit 40, which is a characteristic part of the present embodiment, will be described. First, the three-field reading method will be described.
[0060]
<Three-field reading method>
FIGS. 6, 7, 8, and 9 are diagrams illustrating the operation of the three-field readout method. Here, FIG. 6 shows the outline, and FIG. 7 is a timing chart of each vertical transfer drive pulse V1 to V6 at the vertical rate. FIGS. 8 and 9 are a timing chart of vertical transfer drive pulses V1 to V6 for explaining an operation mode of the frame readout method in the three-field readout method and a diagram showing a charge transfer state.
[0061]
In the schematic diagram of FIG. 6, squares indicated by R, G, and B (each color of the color separation filter) in each field indicate pixels. The line number in the vertical direction is shown on the left side of the vertical CCD 13 (the lower horizontal CCD 15 side is first), and the readout pulse for that line is shown in parentheses. The line to be read is indicated by an arrow from a pixel indicated by a square to the vertical CCD 13.
[0062]
Here, in the conventional two-field readout method (frame readout method), as shown in FIG. 16, only one pixel out of two pixels is read out in one field, so that two pixels (φV1 to φV4 ), A vertical CCD (vertical register) packet is configured.
[0063]
On the other hand, in the three-field readout method, as shown in FIG. 6, only one pixel out of three pixels is read out in one field, so that three pixels (V1 to V6) are read out as shown in FIG. Thus, a packet of the vertical CCD may be configured. That is, signal charges are read out from the sensor unit 11 to the vertical CCD 13 every two pixels in the vertical direction. For this reason, the number of ON transfer channels of the vertical CCD is two in the two-field readout system (frame readout system), but can be four in the three-field readout system (frame readout system). It is possible to increase the amount of electric charges handled by the vertical CCD.
[0064]
Here, as shown in FIG. 7, in the vertical CCD 13, the transfer electrodes 24 of the first phase, the third phase, and the fifth phase also serve as electrodes of the read gate unit 12. Thus, among the six-phase vertical transfer drive pulses φV1 to φV6, the drive pulses φV1, φV3, φV5 based on the first, third, and fifth phase transfer clocks V1, V3, V5 are low. Level (hereinafter referred to as “L” level), intermediate level (hereinafter referred to as “M” level), and high level (hereinafter referred to as “H” level) are set to take three values. The drive pulse of the second "H" level becomes the drive pulse of the read gate unit 12 corresponding to the read pulse XSG. As described above, the drive pulse φV1, φV3, φV5 for vertical transfer is a read pulse for driving the read gate unit 12 when the third “H” level pulse reads signal charges from the sensor unit 11. .
[0065]
Note that the drive pulses φV1 (φV2) and φV3 (φV4) of the first phase (second phase) and the third phase (fourth phase) are almost different in phase in order to define the repeating unit of the three fields. However, the last fifth-phase (sixth-phase) drive pulse φV5 (φV6) has a different level relationship among L, M, and H from the first to fourth phases. In the above description, the parentheses indicate pairs of the remaining drive pulses φV2, φV4, φV6, each of which is set to take two values of “M” level and “L” level.
[0066]
In the frame read operation mode, as shown in FIG. 6, the read pulse of vertical transfer drive pulse φV3 is generated in the first field, and the read pulse of vertical transfer drive pulse φV1 is generated in the second field. The read pulse of drive pulse φV5 is generated in the third field. In the line thinning operation mode, a read pulse is generated in the vertical transfer drive pulses φV1, φV3, φV5 in the first, second, and third fields.
[0067]
Next, each operation of signal charge readout and vertical transfer during a frame readout operation in the three-field readout method will be described with reference to FIGS. In FIG. 9, the direction from right to left is the charge transfer direction.
[0068]
As shown in FIG. 8, the characteristic part of the driving method according to the present embodiment is that, for each unit of the charge packet during the vertical transfer, almost simultaneously with turning on the transfer channel in front of the charge packet in the vertical transfer direction, This is to turn off the transfer channel at the end of the charge packet. For example, at about the same time as turning on one of the transfer channels immediately preceding (located immediately before) the charge packet immediately before the current transfer, one transfer channel located at the rear end of the charge packet immediately before this transfer, That is, the transfer channel located at the rearmost end is turned off. This will be specifically described below.
[0069]
At the time of reading out the signal charge from each sensor unit 11, in the first field, the vertical transfer drive pulse φV3 shown in FIG. 7 is applied to the transfer electrode 24-3 of the third phase. As a result, a readout pulse is applied to the first-phase readout gate unit 12, so that a signal charge is read out from the sensor unit 11 to the vertical CCD 13 every two pixels in the vertical direction.
[0070]
The read signal charges are vertically transferred line by line during the horizontal blanking period by the transfer operation of the vertical CCD 13. At time t0 immediately before the shift to the line shift period, as shown in FIG. 8, the drive pulses φV1, φV2, φV3 based on the vertical transfer pulses of the first phase, second phase, third phase, and fourth phase. , ΦV4 are both at “M” level. Therefore, as shown in FIG. 9, the potentials below the transfer electrodes 24-1, 24-2, 24-3, and 24-4 of the first, second, third, and fourth phases are changed. As a result, one unit of a charge packet (= transfer packet) is formed, and each signal charge Qs is accumulated in this packet.
[0071]
When the line shift operation is started and the vertical transfer drive pulse φV5 of the fifth phase transitions from “L” level to “M” level (time t1), the potential below the transfer electrode 24-5 of the fifth phase changes. Get deeper. As a result, the signal charges Qs of the packets under the transfer electrodes 24-1, 24-2, 24-3, and 24-4 of the first phase, the second phase, the third phase, and the fourth phase are reduced to the fifth phase. It is possible to move to below the transfer electrode 24-5.
[0072]
Here, as a drive control method peculiar to the present embodiment, at the time of transition from the period of t0 to the period of t1, the drive pulse φV5 forming the forward transfer channel in the transfer direction is changed from “L” to “M” (timing signal The output of the generation unit 40 is changed from “L” to “H”; the same applies to the following) (the potential of the vertical register is deepened and the storage state is reached), and at the same time, the drive pulse for forming the transfer channel in the rear in the transfer direction φV1 changes from “M” to “L” (“H” to “L” as an output of the timing signal generation unit 40; the same applies hereinafter) (the potential of the vertical register becomes shallow, and the transfer state to the next transfer channel is changed) ).
[0073]
As a result, the signal charges Qs of the packets formed under the transfer electrodes 24-1, 24-2, 24-3, and 24-4 at the time t0, and the transfer electrodes 24-2, 24-3, and The packet is transferred to a packet formed under 24-4 and 24-5.
[0074]
Subsequently, when the sixth-phase vertical transfer drive pulse φV6 transitions from the “L” level to the “M” level (time t2), the potential below the sixth-phase transfer electrode 24-6 increases. As a result, the signal charges Qs of the packets under the transfer electrodes 24-2, 24-3, 24-4, and 24-5 of the second, third, fourth, and fifth phases are changed to the sixth phase. Can be moved below the transfer electrode 24-6.
[0075]
Here, as a drive control method peculiar to the present embodiment, at the time of transition from the period of t1 to the period of t2, the drive pulse φV6 that forms the forward transfer channel in the transfer direction is changed from “L” to “M”. Almost at the same time, the drive pulse φV2 forming the transfer channel at the rear in the transfer direction is changed from “M” to “L”.
[0076]
As a result, the signal charges Qs of the packets formed under the transfer electrodes 24-2, 24-3, 24-4, and 24-5 at the time t1, and the transfer electrodes 24-3, 24-4, and 24 at the time t2. The packet is transferred to a packet formed under 24-5 and 24-6.
[0077]
Hereinafter, the same operation is repeated. That is, when the first-phase vertical transfer drive pulse φV1, which is the transfer channel in the forward direction of the transfer direction, transitions from “L” level to “M” level (time point t3), almost simultaneously with the change, the rearward in the transfer direction. By changing the drive pulse φV3 that forms the transfer channel from “M” to “L”, the drive pulse φV3 was formed below the transfer electrodes 24-3, 24-4, 24-5, and 24-6 at time t2. At time t3, the signal charge Qs of the packet is transferred to the packet formed below the transfer electrodes 24-4, 24-5, 24-6, 24-1.
[0078]
Also, when the second-phase vertical transfer drive pulse φV2, which is the transfer channel ahead in the transfer direction, transitions from the “L” level to the “M” level (time t4), almost simultaneously with the change, the rearward in the transfer direction. By changing the drive pulse φV4 that forms the transfer channel from “M” to “L”, the drive pulse φV4 was formed below the transfer electrodes 24-4, 24-5, 24-6, and 24-1 at time t3. At time t4, the signal charge Qs of the packet is transferred to the packet formed below the transfer electrodes 24-5, 24-6, 24-1, and 24-2.
[0079]
Also, when the third-phase vertical transfer drive pulse φV3, which is the transfer channel ahead in the transfer direction, transitions from the “L” level to the “M” level (time t5), almost simultaneously with the change, the rearward in the transfer direction. By changing the drive pulse φV5 that forms the transfer channel from “M” to “L”, the drive pulse φV5 was formed below the transfer electrodes 24-5, 24-6, 24-1, and 24-2 at time t4. At time t5, the signal charge Qs of the packet is transferred to the packet formed below the transfer electrodes 24-6, 24-1, 24-2, and 24-3.
[0080]
When the fourth-phase vertical transfer drive pulse φV4, which is the transfer channel ahead in the transfer direction, transits from the “L” level to the “M” level (time t6), almost simultaneously with the change, the rearward in the transfer direction By changing the drive pulse φV6 that forms the transfer channel from “M” to “L”, the drive pulse φV6 was formed below the transfer electrodes 24-6, 24-1, 24-2, and 24-3 at time t5. At time t6, the signal charge Qs of the packet is transferred to the packet formed below the transfer electrodes 24-1, 24-2, 24-3, and 24-4.
[0081]
By a series of vertical transfer operations during the line shift period described above, signals read from each of the sensor units 11 and accumulated in packets under the transfer electrodes 24-1 to 24-6 of the first to sixth phases. The charges Qs are shifted by one line and are sequentially accumulated in packets below the transfer electrodes 24-1 to 24-6 of the first to sixth phases.
[0082]
At this time, signal charges for one line at the lowermost end of the imaging area 14 are transferred to the horizontal CCD 15. Then, the signal charges for one line transferred to the horizontal CCD 15 are sequentially transferred in the horizontal direction by the transfer driving of the horizontal CCD 15 in the horizontal scanning period after the horizontal blanking period.
[0083]
In the above description of the operation, the case of the first field has been described. However, in the case of the second (third) field, the transfer electrodes 24-1 (24-5) of the first phase (fifth phase) are used. By applying the vertical transfer drive pulse φV1 (φV5) shown in FIG. 7, a readout pulse is given to the first-phase (fifth-phase) readout gate unit 12, and every other pixel in the vertical direction. The signal charges are read out from the sensor unit 11 different from the case of the first field to the vertical CCD 13. The subsequent vertical transfer operation is performed in the same manner as in the first field.
[0084]
As described above, by turning off the rear transfer channel almost simultaneously with turning on the front transfer channel in the transfer direction for each charge packet unit during the vertical transfer, the vertical transfer cycle becomes t0 in FIG. 8 can be reduced to t0 to t6 as shown in FIG. In addition, the overlap period of the vertical transfer clock can be extended (doubled) from the conventional “2 / 3x” shown in FIG. 27 to “4 / 3x” shown in FIG. As a result, there is a margin for the propagation delay of the vertical transfer clock.
[0085]
Therefore, by setting the transfer timing as in the present embodiment, a propagation delay (here, physically considered on the same time axis) occurs in the vertical transfer clock even in the six-phase drive three-field readout method of V1 to V6. However, it is possible to prevent the problem from being a problem, and to avoid the problem that the transfer efficiency is reduced even in the central part of the device which is far from the input terminal of the drive pulse and the side opposite to the input end in the imaging area 14. can do. That is, when viewed in one vertical transfer cycle (that is, when viewed on a relative time axis), a vertical transfer pulse having a predetermined waveform is transferred from the timing signal generator 40 to the CCD solid-state imaging device 10 via the driver 42. When applied to the electrode, the waveform of the drive pulse for driving the transfer electrode does not become dull as shown in FIG. 24 even in the center of the imaging area 14 or on the side opposite to the input end, and the transfer efficiency of the vertical CCD 13 is reduced. It means that it can be improved.
[0086]
For example, at the conventional drive timing, the overlap period of each clock is short and becomes “２ ×”. Here, since the vertical transfer drive pulses φV1 to φV6 are transmitted from one or both sides of the imaging area 14 to the transfer electrodes 24-1 to 24-6 of the vertical CCD 13, the wiring resistance is set at the center of the imaging area 14. As a result, the amplitude of the vertical transfer drive pulses φV1 to φV6 decreases, and the waveform of the vertical transfer drive pulses φV1 to φV6 becomes dull as shown in FIG. , And the transfer efficiency is degraded.
[0087]
In contrast, as in the present embodiment, by turning on the forward transfer channel in the transfer direction and turning off the backward transfer channel for each charge packet unit, when the overlap period of both clocks is the previous drive timing (“２ / 3x”), which is twice as large as (“／/ 3x”). As described in Patent Document 1 and the like, a longer overlap period of the vertical transfer clock is advantageous for transfer of the signal charge, and the drive timing of the present embodiment is greater than that of the previous drive timing. Can also improve transfer efficiency.
[0088]
Regarding the amount of electric charge handled by the vertical register, as described above, the number of ON transfer channels of the vertical register is large, and in the operation of the three-field readout method / frame readout method, the transfer 1 using six vertical transfer electrodes as one unit is performed. The charge packet size at the time of the vertical transfer per cycle can be ensured for only four of the six vertical transfer electrodes, which is advantageous. Accordingly, even with the vertical transfer timing of the present embodiment in the operation of the three-field readout method / frame readout method, the amount of charge handled by the vertical register can be secured even if the cell size is reduced, so that high resolution (multiple pixels) can be achieved. This is advantageous for miniaturization.
[0089]
As described above, the driving method at the time of vertical transfer of "turning off the rear transfer channel almost simultaneously with turning on the front transfer channel in the vertical transfer direction" is to be applied to the frame readout method as described above. It can be easily understood that the present invention is not limited to this and can be applied to the line thinning operation.
[0090]
That is, in the case of the three-field read method, the vertical transfer drive pulses φV1, φV3, φV5 are read when the third “H” level pulse reads the signal charges from the sensor unit 11 as described above. The read pulse drives the gate unit 12. Then, in the frame read mode, the fields where the read pulses in the vertical transfer drive pulses φV1, φV3, φV5 rise are sequentially switched. On the other hand, in the line thinning mode, as in FIG. Thus, the first, second, and third fields are each divided into two systems, and the read pulse rises in the vertical transfer drive pulses φV1, φV3, φV5 in the first, second, and third fields of one of the systems. The read pulse does not rise in the first, second, and third fields of the other system.
[0091]
Furthermore, in the line thinning method, empty packets that do not include signal charges existing behind packets that include signal charges Qs are mixed in the horizontal register and a period of no signal is removed. Although the vertical transfer is performed, the basic vertical transfer itself may be the same as that in the above-described frame readout method. Here, an example in which the drive timing unique to the present embodiment is applied to the line thinning operation is omitted.
[0092]
If the driving method of the above-described embodiment is applied to the line thinning operation, the line thinning operation is performed only by changing the timing of the drive system of the solid-state imaging device in the same manner as before, that is, the number of lines of the imaging signal to be output is reduced. By performing the operation of obtaining a higher-speed imaging signal, an operation mode of obtaining a higher-speed imaging signal, for example, an output signal corresponding to the NTSC system, without increasing the data rate can be realized. Since such a high-speed read operation can be realized without depending on a method of increasing the horizontal drive frequency, other problems such as deterioration of transfer efficiency of the horizontal register and increase of power consumption of the horizontal register are not caused. Moreover, at that time, by applying the same vertical drive timing as in the above-described embodiment in the frame readout method, it is possible to obtain a high-speed image signal and to improve the transfer efficiency. This makes it possible to display high-speed image signals even when displaying captured images on a normal television monitor or in automatic control such as automatic focus control, automatic iris control, or automatic white balance control. In addition, accurate automatic control can be realized.
[0093]
As described above, the driving method at the time of vertical transfer such as “turning off the rear transfer channel almost simultaneously with turning on the front transfer channel in the vertical transfer direction” as in the above-described embodiment is not limited to the frame readout method and is not limited to the frame readout method. It can be applied to the operation in the same way, and has a versatile drive system.
[0094]
<4-field readout method>
Next, a four-field readout method under drive control by the timing signal generation unit 40 will be described.
[0095]
FIGS. 10, 11, 12, and 13 are diagrams illustrating the operation of the four-field readout method. Here, FIG. 10 shows the outline, and FIG. 11 is a timing chart of each vertical transfer drive pulse V1 to V8 at the vertical rate. 12 and 13 are a timing chart of vertical transfer drive pulses V1 to V8 for explaining an operation mode of the frame readout method in the four-field readout method and a diagram showing a charge transfer state. Each figure is shown in the same manner as in the case of the three-field reading method.
[0096]
As can be seen from comparison with the case of the three-field reading method, only one pixel out of four pixels is read out in one field, so that a vertical CCD packet may be configured for four pixels (V1 to V8). . That is, signal charges are read out from the sensor unit 11 to the vertical CCD 13 every three pixels in the vertical direction. For this reason, the number of ON transfer channels of the vertical CCD can be 6 transfer channels in the 4-field readout system (frame readout system), and the amount of charge handled by the vertical CCD can be more than that in the 3-field readout system (frame readout system). Can be increased.
[0097]
Here, as shown in FIG. 11, in the vertical CCD 13, the transfer electrodes 24 of the first phase, the third phase, the fifth phase, and the seventh phase also serve as electrodes of the read gate unit 12. From this, each drive pulse φV1 based on the transfer clocks V1, V3, V5, and V7 of the first, third, fifth, and seventh phases of the eight-phase vertical transfer drive pulses φV1 to φV8. , ΦV3, φV5, and φV7 take three values: a low level (hereinafter, referred to as “L” level), an intermediate level (hereinafter, referred to as “M” level), and a high level (hereinafter, referred to as “H” level). The drive pulse of the third value “H” level is a drive pulse of the read gate unit 12 corresponding to the read pulse XSG.
[0098]
Note that the drive pulses φV1, φV3, φV5 of the first phase, the third phase, and the fifth phase have almost only different phases to define the repetition unit of the four fields, but the drive pulse of the final seventh phase φV7 is different from the first, third, and fifth phases in the relationship among the L, M, and H levels. The remaining pair of drive pulses φV2, φV4, φV6, φV8 are set to take two values of “M” level and “L” level.
[0099]
As described above, the vertical transfer drive pulses φV1, φV3, φV5, and φV7 are read pulses for driving the read gate unit 12 when the third “H” level pulse reads signal charges from the sensor unit 11. It becomes. As shown in FIG. 10, in the frame read operation mode, the read pulse of vertical transfer drive pulse φV5 is generated in the first field, and the read pulse of vertical transfer drive pulse φV3 is generated in the second field. The read pulse of drive pulse φV1 is generated in the third field, and the read pulse of vertical transfer drive pulse φV7 is generated in the fourth field. In the line thinning operation mode, a read pulse is generated in the vertical transfer drive pulses φV1, φV3, φV5, φV7 in each of the first to fourth fields.
[0100]
Next, each operation of signal charge readout and vertical transfer during a frame readout operation in the four-field readout method will be described with reference to FIGS. In FIG. 13, the direction from the right to the left is the charge transfer direction.
[0101]
Also in the four-field readout method, as shown in FIG. 12, for each unit of the charge packet at the time of the vertical transfer, the transfer channel at the front in the transfer direction is turned on almost simultaneously with turning off the transfer channel at the back. There is a characteristic portion in the driving method of the present embodiment. This will be specifically described below.
[0102]
At the time of reading the signal charges from each sensor unit 11, in the first field, the vertical transfer drive pulse φV5 shown in FIG. 7 is applied to the fifth-phase transfer electrode 24-5. As a result, a readout pulse is applied to the fifth-phase readout gate unit 12, so that signal charges are read out from the sensor unit 11 to the vertical CCD 13 at every third pixel in the vertical direction.
[0103]
The read signal charges are vertically transferred line by line during the horizontal blanking period by the transfer operation of the vertical CCD 13. At time t0 immediately before the shift to the line shift period, as shown in FIG. 12, the drive pulses φV1 to φV6 based on the vertical transfer pulses of the first to sixth phases are all at the “M” level. Therefore, as shown in FIG. 13, the potential under each of the transfer electrodes 24-1, 24-2, 24-3, and 24-4 of the first to sixth phases is deepened, and the charge packet (= transfer) 1), and each signal charge Qs is accumulated in this packet.
[0104]
When the line shift operation is started and the vertical transfer drive pulse φV7 of the seventh phase changes from “L” level to “M” level (time t1), the potential under the transfer electrode 24-7 of the seventh phase changes. Get deeper. As a result, the signal charges Qs of the packets below the transfer electrodes 24-1 to 24-6 of the first to sixth phases can move to below the transfer electrodes 24-7 of the seventh phase.
[0105]
Here, as a drive control method peculiar to the present embodiment, at the time of transition from the period of t0 to the period of t1, the drive pulse φV7 for forming the forward transfer channel in the transfer direction is changed from “L” to “M” (timing signal The output of the generation unit 40 is changed from “L” to “H”; the same applies to the following) (the potential of the vertical register is deepened and the storage state is reached), and at the same time, the drive pulse for forming the transfer channel in the rear in the transfer direction φV1 changes from “M” to “L” (“H” to “L” as an output of the timing signal generation unit 40; the same applies hereinafter) (the potential of the vertical register becomes shallow, and the transfer state to the next transfer channel is changed) ).
[0106]
Thus, the signal charges Qs of the packets formed under the transfer electrodes 24-1 to 24-6 at the time t0 are transferred to the packets formed under the transfer electrodes 24-2 to 24-7 at the time t1. Is done. As described above, the charge packet size during the transfer operation substantially matches the initial packet size.
[0107]
Hereinafter, similarly to the case of the three-field reading method, the same operation as that at the time of t0 → t1 is repeated. As a result, the signal charges accumulated in the transfer channels formed below the transfer electrodes 24-2 to 24-7 at the time t1 are reduced to below the transfer electrodes 24-3 to 24-8 at the time t1 → t2. → At time t3, under transfer electrodes 24-4 to 24-1, at time t3 → t4, under transfer electrodes 24-5 to 24-2, at time t4 → t5, under transfer electrodes 24-6 to 24-3. From t5 to t6, below the transfer electrodes 24-7 to 24-4, from t6 to t7, below the transfer electrodes 24-8 to 24-5, and from t7 to t8, below the transfer electrodes 24-1 to 24-6. Are sequentially transferred.
[0108]
By a series of vertical transfer operations during the line shift period described above, signals read from each of the sensor units 11 and accumulated in packets under the transfer electrodes 24-1 to 24-8 of the first to eighth phases. The charges Qs are shifted by one line and are sequentially accumulated in packets below the transfer electrodes 24-1 to 24-8 of the next first to eighth phases. In addition, signal charges for one line at the lowermost end of the imaging area 14 are transferred to the horizontal CCD 15. Then, the signal charges for one line transferred to the horizontal CCD 15 are sequentially transferred in the horizontal direction by the transfer driving of the horizontal CCD 15 in the horizontal scanning period after the horizontal blanking period.
[0109]
In the above description of the operation, the case of the first field has been described. However, in the case of the second (third and fourth) fields, the transfer electrodes 24-3 of the third phase (first and seventh phases) are used. By applying the vertical transfer drive pulse φV3 (φV1, φV7) shown in FIG. 11 to (24-1, 24-7), the read gate unit 12 of the third phase (first and seventh phases) , And a signal charge is read out to the vertical CCD 13 from the sensor unit 11 different from that in the first field at every other pixel in the vertical direction. The subsequent vertical transfer operation is performed in the same manner as in the first field.
[0110]
As described above, even in the case of the four-field reading method, if the forward transfer channel in the transfer direction is turned on almost simultaneously with the turn-on of the rear transfer channel for each charge packet unit in the vertical transfer, The vertical transfer cycle is from t0 to t8 as shown in FIG. 12, and the overlap period of the vertical transfer clock can be x (= 4 / 4x) as shown in FIG. Here, although illustration is omitted, in the conventional transfer timing of the eight-phase drive, a period of t0 to t16 is necessary, and the overlap period of the vertical transfer clock is “１ ／ × x”. Therefore, by setting the transfer timing as in the present embodiment, it is possible to make the overlap period of the vertical transfer clock longer than in the related art, so that the propagation delay of the vertical transfer clock has a sufficient margin.
[0111]
Therefore, by setting the transfer timing such that the forward transfer channel in the transfer direction is turned on at the same time as the forward transfer channel in the transfer direction is turned on for each charge packet unit during the vertical transfer, four fields of eight-phase driving of V1 to V8 are performed. Also in the reading method, the propagation delay is less likely to occur in the vertical transfer clock, and the waveform of the drive pulse for driving the transfer electrode does not become dull even in the center of the imaging area 14 as shown in FIG. Efficiency is improved.
[0112]
As in the case of the three-field readout method, the timing of the vertical transfer drive as described above is not limited to being applied to the frame readout method, but can also be applied to a line thinning operation.
[0113]
When comparing the four-field reading method with the three-field reading method, as described above, the number of ON transfer channels of the vertical CCD should be six in the four-field reading method (frame reading method). It is possible to further increase the amount of electric charges handled by the vertical CCD compared with the three-field readout method (frame readout method), which is advantageous in reducing the cell size. In this case, the four-field readout method is more advantageous.
[0114]
By the way, in the above description of each frame reading operation of the three-field reading method or the four-field reading method, it is assumed that when the forward transfer channel in the transfer direction is turned on, "substantially simultaneously" and when the backward transfer channel is turned off. "" Does not always have to be strictly "simultaneous" for the same purpose as described above. For example, a difference such as a slight delay between clocks may be generated. Means The point is that there is enough room to improve the transfer efficiency of the vertical CCD 13 due to the propagation delay of the vertical transfer clock. Hereinafter, the significance thereof will be briefly described together with the amount of charge handled by the vertical CCD.
[0115]
<Relationship between drive pulse delay and handled charge amount>
FIG. 14 is a diagram illustrating the amount of charge handled by the vertical CCD in relation to the drive pulse delay. Here, the case of the three-field reading method and the frame reading operation will be described, but the same applies to the four-field reading method and the frame reading operation, and also to the thinning-out reading operation.
[0116]
As shown in FIG. 9, at time t0, the signal charges Qs are accumulated in the packets formed under the transfer electrodes 24-1, 24-2, 24-3, and 24-4. This state is shown in FIG.
[0117]
Thereafter, as the transfer timing in the present embodiment, when the front transfer channel in the transfer direction is turned on, the rear transfer channel is turned off “almost simultaneously”, so that the potentials on both sides of the packet storing the signal charge Qs move simultaneously. Will be. For example, in the charge transfer process from t0 to t1, a charge well is formed under the transfer electrode 24-5, and the charge well under the transfer electrode 24-1 disappears. If there is no difference, as shown in FIG. 14B, a charge well starts to be formed below the transfer electrode 24-5, and at the same time, a charge well below the transfer electrode 24-1 that has existed before that. A state where the depth becomes shallow temporarily occurs. At this time, the handled charge amount (charge storage amount) does not change theoretically, but tends to slightly decrease when a timing shift occurs.
[0118]
For example, the drive pulse φV1 changes from the “H” level to the “H” level rather than the drive pulse φV5 changing from the “L” level to the “M” level due to a difference (the potential of the vertical register becomes deeper and becomes in the accumulation state). If the change to the "L" level (the potential of the vertical register becomes shallow and the transfer state to the next transfer channel is made) is slightly faster, as shown in FIG. After the charge well under the transfer electrode 24-1 becomes considerably shallow, a state where the charge well begins to form under the transfer electrode 24-5 temporarily occurs. At this time, the amount of electric charge handled is slightly reduced.
[0119]
If the drive pulse φV1 changes from “H” level to “L” level much faster than the drive pulse φV5 changes from “L” level to “M” level, FIG. As shown in D), a state in which the charge well under the transfer electrode 24-1 which has existed before that completely disappears, and then the charge well under the transfer electrode 24-5 starts to be formed. Occurs. At this time, the transfer channel below the transfer electrode 24-1 cannot contribute to the charge accumulation, and temporarily accumulates charges only in the three transfer channels (charge wells). , The amount of charge to be handled is reduced.
[0120]
However, although not shown in the figure, in the case of the line thinning operation, there is an empty packet B behind the packet A including the signal charge Qs. If they do not overflow, the electric charges of each packet A and B are finally mixed in the horizontal CCD 15, so that there is no problem, and the amount of electric charges handled by the vertical CCD 13 does not decrease.
[0121]
Such a shift in the switching timing of the drive pulse does not exist in the transfer clocks V1 to V6 (V8) output from the timing signal generation unit 40, and even if the shift is properly applied to the input point of the transfer electrode. As shown in FIG. 24, a propagation delay occurs as a result of passing through the transfer electrode, and the amount of delay is not necessarily uniform between the electrodes. It is inevitable. Further, depending on the circuit configuration of the timing signal generator 40, there may be a shift in the transfer clocks V1 to V6 (V8) themselves output from the timing signal generator 40.
[0122]
However, even if there is a shift due to the propagation delay as shown in FIG. 24, or even if there is a shift in the output itself from the timing signal generation unit 40, if the degree of the delay difference is within a certain range. For example, as can be seen from the above description, there is practically no problem.
[0123]
As described above, the three-field or four-field read method (frame read method / thinning-out method) for the vertical transfer method of "turning off the rear transfer channel almost simultaneously with turning on the front transfer channel in the vertical transfer direction" is described. An example of application to any of the readout methods has been specifically illustrated. However, such a drive method is not limited to the three-field or four-field readout method, but may include more fields, for example, 10-phase drive (φV1 to φV10 ) Can also be applied to the five-field reading method. It can be easily understood from the above description of the three-field or four-field read method that the overlap period of the vertical transfer clock can be lengthened and the transfer efficiency of the vertical register can be improved. Note that, in this case, the present invention is not limited to the frame readout method, and can be applied to the thinning-out readout method.
[0124]
Further, the driving method at the time of vertical transfer of "turning off the rear transfer channel almost simultaneously with turning on the front transfer channel in the vertical transfer direction" is not limited to the frame reading method or the thinning-out reading method of three or more fields. The present invention is also applicable to a field frame reading method and a thinning-out reading method. In this case, at first glance, the thinning-out reading operation is similar to the technique described in Patent Document 1. However, its significance and its effects are different. Hereinafter, this point will be described.
[0125]
<Difference between the present embodiment and each technology of Patent Document 1 in the two-field readout method>
FIG. 15 is a diagram for explaining the operation of the two-field reading method and the 2 / 8-line thinning-out reading method. Here, FIG. 15A shows a drive timing according to a conventional example (basic type) similar to FIG. FIG. 15B shows the drive timing according to the present embodiment, and FIG. 15C shows the drive timing to which the complementary drive according to Patent Document 1 is applied. FIG. 15D is an enlarged view at the time of transfer clock switching output from the timing signal generation unit 40 for explaining the difference between the present embodiment and each technique of Patent Document 1.
[0126]
As shown in FIG. 15A, in the conventional basic drive timing, 16 cycles (t1 to t16) are required to transfer two lines. Also, when the overlap period of the vertical transfer clock for performing the transfer of one line during the frame transfer operation shown in FIG. 18 is set to "x", two lines are obtained in the conventional basic drive timing shown in FIG. Therefore, the overlap period of the vertical transfer clock is "1 / 2x".
[0127]
On the other hand, the drive timing of the present embodiment is “turn off the rear transfer channel almost simultaneously with turning on the front transfer channel in the vertical transfer direction”, as shown in FIG. 15B. In order to perform transfer for two lines, eight cycles (t1 to t8) are sufficient, and high-speed transfer is enabled. Further, by performing the vertical transfer in this way, the overlap period of the vertical transfer clock can be lengthened, and the same "x" as the conventional basic drive timing can be obtained.
[0128]
By the way, the drive timing and the overlap period of the vertical transfer clock of this embodiment are almost the same as those of Patent Document 1 shown in FIG. That is, as far as the drive pulse timings are compared, they seem similar at first glance. However, the nature of each technical implication is quite different.
[0129]
That is, as shown in FIG. 15 (D2), in the method of Patent Document 1 in which vertical transfer is performed by a combination of pairs of vertical transfer clocks having opposite phases (complementary) at the time of line thinning operation, the signal is output from the timing signal generator 40. In principle, there is no difference between the falling and rising (at each time point of t1 to t8 in the figure) between the paired pulses in the transfer clocks V1 to V6 (V8). This is because the meanings are “opposite to each other (complementary)”. If there is a shift, it should be considered at most as a "gate delay difference" of a logic gate (for example, an AND gate or an OR gate) constituting the circuit.
[0130]
On the other hand, in the method of the present embodiment, as shown in FIG. 15 (D1), "turn off the rear transfer channel" almost simultaneously "with turning on the front transfer channel in the vertical transfer direction." Even if there is a certain amount of deviation between the rise and the fall between the corresponding pulses, no problem occurs, as can be understood from the description of FIG. The state in which there is no accidental shift is merely the waveform, which is the same as the state of “opposite phase (complementary)”. The concept of the application range for the “shift” between the falling and the rising between the corresponding pulses is completely different.
[0131]
As described above, when the driving method of the present embodiment and the driving method of Patent Document 1 are compared in the two-field reading method and the line thinning-out reading method, the driving timing and the overlap period of the vertical transfer clock are apparently different. They are similar, but have different technical implications. Further, while there is a restriction in circuit design that transfer clocks forming a group must be “opposite to each other (complementary)” in order to realize the driving method of Patent Document 1, the present embodiment In the driving method, there is no such restriction, and the circuit configuration may be such that the falling and the rising between the corresponding pulses are performed “almost simultaneously”, and the advantage that the degree of freedom in circuit design is large. is there. In consideration of the delay difference between the electrodes, the transfer pulse output from the timing signal generator 40 can be positively shifted to balance the transfer efficiency as a whole.
[0132]
In the above embodiment, the case where the number of driving phases is even is shown. However, as can be understood from the above description, the case where the conventional driving method is odd (for example, three-phase, five-phase, or more). Also, it is understood that the driving method of “turning off the rear transfer channel almost simultaneously with turning on the front transfer channel in the vertical transfer direction” can be applied, thereby obtaining the same effect as described above. Is Rukoto.
[0133]
In the above embodiment, the case where the present invention is applied to an interline transfer CCD solid-state imaging device has been described. However, the present invention is not limited to this, and the CCD solid-state imaging device other than the interline transfer system is used. Further, the present invention is similarly applicable to a solid-state imaging device using a device other than a CCD.
[0134]
【The invention's effect】
As described above, according to the present invention, the drive timing of "turn off the rear transfer channel almost simultaneously with turning on the front transfer channel in the vertical transfer direction" for each unit of the charge packet during the vertical transfer. As a result, vertical transfer can be performed in a state where the overlap period of the vertical transfer clock is long, and the transfer efficiency of the vertical transfer unit can be improved.
[0135]
In addition, the application of such drive timing can be easily applied to a normal drive timing that does not perform such drive timing, and its application range is wide, and a versatile drive method can be realized. .
[0136]
Further, when applied to the line thinning operation, a high-speed reading operation can be realized without depending on a method of increasing the horizontal driving frequency, and other problems such as deterioration of transfer efficiency of the horizontal register and increase of power consumption of the horizontal register are caused. Without this, a high-speed image signal can be obtained and the transfer efficiency can be improved.
[Brief description of the drawings]
FIG. 1 is a schematic configuration diagram illustrating an embodiment of an imaging device including a drive control unit that is an embodiment of a driving device according to the present invention.
FIG. 2 is a schematic diagram of a solid-state imaging device including a CCD solid-state imaging device and an embodiment of a drive control unit.
FIG. 3 is a plan pattern diagram illustrating an example of a specific configuration of an imaging area.
FIG. 4 is a view showing a cross section taken along the line XX ′ of FIG. 3;
FIG. 5 is a wiring pattern diagram of transfer electrodes in a vertical CCD.
FIG. 6 is a diagram schematically illustrating a three-field readout method / frame readout method (this embodiment).
FIG. 7 is a timing chart (vertical rate; the present embodiment) of a vertical transfer drive pulse of a three-field readout method.
FIG. 8 is a timing chart (horizontal rate; the present embodiment) of a vertical transfer drive pulse of a three-field readout method.
FIG. 9 is a diagram illustrating a charge transfer state in a three-field readout method / frame readout method (this embodiment).
FIG. 10 is a diagram schematically illustrating a four-field reading method / frame reading method (this embodiment).
FIG. 11 is a timing chart (vertical rate; the present embodiment) of a vertical transfer drive pulse of a four-field readout method.
FIG. 12 is a timing chart (horizontal rate; the present embodiment) of a vertical transfer drive pulse of a four-field readout method.
FIG. 13 is a diagram illustrating a charge transfer state of a four-field readout method / frame readout method (this embodiment).
FIG. 14 is a diagram illustrating the amount of charge handled by the vertical CCD in relation to the drive pulse delay.
FIG. 15 is a diagram for explaining the operation of the two-field reading method and the 2 / 8-line thinning-out reading method.
FIG. 16 is a diagram schematically illustrating a two-field readout method / frame readout method.
FIG. 17 is a timing chart (vertical rate) of a vertical transfer drive pulse of a two-field readout method.
FIG. 18 is a timing chart (horizontal rate; basic of a conventional example) of a vertical transfer drive pulse of a two-field readout method.
FIG. 19 is a diagram illustrating a charge transfer state of a two-field readout method / frame readout method (basic of the conventional example).
FIG. 20 is a diagram schematically illustrating a two-field reading method / thinning-out reading method (2/8 line).
FIG. 21 is a timing chart (vertical rate) of a vertical transfer drive pulse in a two-field reading method / thinning-out reading method (2/8 line).
FIG. 22 is a timing chart (horizontal rate; basic of a conventional example) of a vertical transfer drive pulse in a two-field readout method / thinned-out readout method (2/8 line).
FIG. 23 is a diagram illustrating a charge transfer state (basic of a conventional example) in a two-field readout method / thinned-out readout method (2/8 line).
FIG. 24 is a diagram illustrating a delay of a vertical transfer drive pulse.
FIG. 25 is a timing chart (horizontal rate; Patent Document 1) of a vertical transfer drive pulse of a two-field reading method / thinning-out reading method (2/8 line).
FIG. 26 is a diagram illustrating a charge transfer state (Patent Document 1) in a two-field readout method / thinned-out readout method (2/8 line).
FIG. 27 is a timing chart (horizontal rate; conventional example) of a vertical transfer drive pulse of a three-field readout method.
FIG. 28 is a diagram illustrating a charge transfer state in a three-field readout method / frame readout method (conventional example).
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Digital still camera, 2 ... Solid-state imaging device, 3 ... Imaging device module, 10 ... CCD solid-state imaging device, 11 ... Sensor part, 13 ... Vertical CCD, 14 ... Imaging area, 15 ... Horizontal CCD, 16 ... Charge-voltage conversion Unit, 40 timing signal generator, 42 driver, 46 drive power supply, 50 imaging lens, 96 drive control unit, 24_1 to 24_8 vertical transfer electrodes

Claims (12)

光電変換によって得た信号電荷を垂直転送するとともに、前記垂直転送された信号電荷を水平転送して前記信号電荷に対応する撮像信号を出力する固体撮像素子の駆動方法であって、
前記垂直転送における個々の転送チャネルの並びで形成される、前記信号電荷を転送するためのチャージパケットの１単位ごとに、垂直転送方向において前記チャージパケットより前方にある転送チャネルをオンするのとほぼ同時に、前記チャージパケットの後端にある転送チャネルをオフする
ことを特徴とする固体撮像素子の駆動方法。A method for driving a solid-state imaging device for vertically transferring signal charges obtained by photoelectric conversion and horizontally transferring the vertically transferred signal charges and outputting an imaging signal corresponding to the signal charges,
For each unit of the charge packet for transferring the signal charges, which is formed by the arrangement of the individual transfer channels in the vertical transfer, it is almost the same as turning on the transfer channel in front of the charge packet in the vertical transfer direction. At the same time, a method of driving a solid-state imaging device, wherein a transfer channel at a rear end of the charge packet is turned off. ５相以上の相数による垂直転送駆動によって前記垂直転送を行なう
ことを特徴とする請求項１に記載の固体撮像素子の駆動方法。2. The method according to claim 1, wherein the vertical transfer is performed by vertical transfer driving with five or more phases. ６相以上の偶数による垂直転送駆動によって前記垂直転送を行なう
ことを特徴とする請求項２に記載の固体撮像素子の駆動方法。3. The method according to claim 2, wherein the vertical transfer is performed by an even number of six or more phases. ３フィールド以上でかつフレーム読出動作にて前記垂直転送を行なう
ことを特徴とする請求項１に記載の固体撮像素子の駆動方法。2. The method according to claim 1, wherein the vertical transfer is performed in three or more fields and in a frame read operation. ３フィールド以上でかつ間引き読出動作にて前記垂直転送を行なう
ことを特徴とする請求項１に記載の固体撮像素子の駆動方法。2. The method according to claim 1, wherein the vertical transfer is performed in three or more fields and in a thinning-out read operation. 光電変換によって得た信号電荷を垂直転送するとともに、前記垂直転送された信号電荷を水平転送して前記信号電荷に対応する撮像信号を出力する固体撮像素子の駆動装置であって、
前記垂直転送における個々の転送チャネルの並びで形成される、前記信号電荷を転送するためのチャージパケットの１単位ごとに、垂直転送方向において前記チャージパケットより前方にある転送チャネルがオンするのとほぼ同時に、前記チャージパケットの後端にある転送チャネルがオフするようなタイミングの垂直転送クロックを生成するタイミング信号生成部
を備えていることを特徴とする固体撮像素子の駆動装置。A vertical transfer of the signal charge obtained by photoelectric conversion, and a solid-state imaging device driving device that outputs an imaging signal corresponding to the signal charge by horizontally transferring the vertically transferred signal charge,
For each unit of the charge packet for transferring the signal charge, which is formed by the arrangement of the individual transfer channels in the vertical transfer, the transfer channel located in front of the charge packet in the vertical transfer direction is substantially turned on. At the same time, a drive device for a solid-state imaging device, further comprising a timing signal generation unit that generates a vertical transfer clock at a timing such that a transfer channel at a rear end of the charge packet is turned off. 前記タイミング信号生成部は、５相以上の相数による垂直転送駆動を行なうための前記垂直転送クロックを生成する
ことを特徴とする請求項６に記載の固体撮像素子の駆動装置。7. The driving apparatus according to claim 6, wherein the timing signal generator generates the vertical transfer clock for performing vertical transfer drive with five or more phases. 前記タイミング信号生成部は、６相以上の偶数による垂直転送駆動を行なうための前記垂直転送クロックを生成する
ことを特徴とする請求項７に記載の固体撮像素子の駆動装置。8. The driving device for a solid-state imaging device according to claim 7, wherein the timing signal generation unit generates the vertical transfer clock for performing vertical transfer driving by an even number of six or more phases. 前記タイミング信号生成部は、３フィールド以上でかつフレーム読出動作での前記垂直転送を行なうための前記垂直転送クロックを生成する
ことを特徴とする請求項６に記載の固体撮像素子の駆動装置。7. The driving apparatus according to claim 6, wherein the timing signal generator generates the vertical transfer clock for performing the vertical transfer in a frame read operation in three or more fields. 前記タイミング信号生成部は、３フィールド以上でかつ間引き読出動作での前記垂直転送を行なうための前記垂直転送クロックを生成する
ことを特徴とする請求項６に記載の固体撮像素子の駆動装置。7. The driving device according to claim 6, wherein the timing signal generator generates the vertical transfer clock for performing the vertical transfer in the thinning-out read operation in three or more fields. 光電変換によって得た信号電荷を垂直転送電極に印加される垂直転送ドライブパルスに基づいて垂直転送する垂直転送部、前記垂直転送部から転送された信号電荷を水平転送電極に印加される水平転送ドライブパルスに基づいて水平転送する水平転送部、および前記水平転送された前記信号電荷に対応する撮像信号を出力する出力部を具備する固体撮像素子と、
前記垂直転送電極による個々の転送チャネルの並びで形成される、前記信号電荷を転送するためのチャージパケットの１単位ごとに、垂直転送方向において前記チャージパケットより前方にある転送チャネルがオンするのとほぼ同時に、前記チャージパケットの後端にある転送チャネルがオフするようなタイミングの垂直転送クロックを生成するタイミング信号生成部と、
前記タイミング信号生成部により生成された前記垂直転送クロックに基づく垂直転送ドライブパルスを前記固体撮像素子の前記垂直転送電極に入力する駆動部と
を備えていることを特徴とする固体撮像装置。A vertical transfer unit for vertically transferring a signal charge obtained by photoelectric conversion based on a vertical transfer drive pulse applied to a vertical transfer electrode; and a horizontal transfer drive for applying the signal charge transferred from the vertical transfer unit to a horizontal transfer electrode. A horizontal transfer unit that performs horizontal transfer based on a pulse, and a solid-state imaging device including an output unit that outputs an imaging signal corresponding to the horizontally transferred signal charge,
For each unit of the charge packet for transferring the signal charge, which is formed by the arrangement of the individual transfer channels by the vertical transfer electrodes, the transfer channel located in front of the charge packet in the vertical transfer direction is turned on. Almost at the same time, a timing signal generator for generating a vertical transfer clock at a timing such that a transfer channel at the rear end of the charge packet is turned off,
A drive unit for inputting a vertical transfer drive pulse based on the vertical transfer clock generated by the timing signal generator to the vertical transfer electrode of the solid-state image sensor. 被写体の光学像を取り込む撮像レンズと、
前記撮像レンズにより取り込まれた前記被写体の光学像が結像される複数のセンサ部からなる撮像エリア、前記センサ部において光電変換によって得た信号電荷を垂直転送電極に印加される垂直転送ドライブパルスに基づいて垂直転送する垂直転送部、前記垂直転送部から転送された信号電荷を水平転送電極に印加される水平転送ドライブパルスに基づいて水平転送する水平転送部、および前記水平転送された前記信号電荷に対応する撮像信号を出力する出力部を具備する固体撮像素子と、
前記垂直転送電極による個々の転送チャネルの並びで形成される、前記信号電荷を転送するためのチャージパケットの１単位ごとに、垂直転送方向において前記チャージパケットより前方にある転送チャネルがオンするのとほぼ同時に、前記チャージパケットの後端にある転送チャネルがオフするようなタイミングの垂直転送クロックを生成するタイミング信号生成部と、
前記タイミング信号生成部により生成された前記垂直転送クロックに基づく垂直転送ドライブパルスを前記固体撮像素子の前記垂直転送電極に入力する駆動部と
を備えていることを特徴とする撮像装置モジュール。An imaging lens for capturing an optical image of a subject;
An imaging area composed of a plurality of sensor units on which an optical image of the subject captured by the imaging lens is formed, and a signal charge obtained by photoelectric conversion in the sensor unit is converted into a vertical transfer drive pulse applied to a vertical transfer electrode. A vertical transfer unit for vertically transferring a signal charge transferred from the vertical transfer unit based on a horizontal transfer drive pulse applied to a horizontal transfer electrode, and the signal charge transferred horizontally. A solid-state imaging device including an output unit that outputs an imaging signal corresponding to
For each unit of the charge packet for transferring the signal charge, which is formed by the arrangement of the individual transfer channels by the vertical transfer electrodes, the transfer channel located in front of the charge packet in the vertical transfer direction is turned on. Almost at the same time, a timing signal generator for generating a vertical transfer clock at a timing such that a transfer channel at the rear end of the charge packet is turned off,
A drive unit for inputting a vertical transfer drive pulse based on the vertical transfer clock generated by the timing signal generation unit to the vertical transfer electrode of the solid-state image sensor.
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