JP2004319792A - Semiconductor device and its manufacturing method - Google Patents

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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device that can improve joint strength after mounting it to a substrate or the like and prevent electromagnetic wave radiation from the semiconductor device to the outside, an influence of electromagnetic wave from the outside, and the influence of a light from the outside after mounting it to the semiconductor device. <P>SOLUTION: The semiconductor device is provided with an area array type mounting surface wherein mounting electrodes 2, 2a, 2b, 12a, and 14 for connection with the outside are formed, and the electrode 14 is like a wiring shape formed along the outer edge of the mounting surface. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、外部と接続する為の実装用電極を形成した実装面を有するエリアアレイ型の半導体装置、及びこの半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、電子機器の小型化にともなって、半導体装置等の電子部品の小型化及び高密度実装に適応する為、外部接続端子がパッケージ本体に形成されたエリアアレイ型の半導体装置の生産が、増加の一途をたどっている。この種の半導体装置の例として、特許文献１に開示されている図１１に示すような構造がある。これは、ウエハ単位でパッケージングを行うタイプのエリアアレイ半導体装置である。これの特徴は、パッケージング後の半導体装置のサイズが、半導体チップと全く同じサイズとなっていることである。
【０００３】
この半導体装置は、表面側に、素子（図示せず）と電極パッド２と２層の絶縁層３，４とを形成した半導体チップ１に、２次配線１１を更に形成し、これらを絶縁層２１が覆っている。但し、素子と電極パッド２を電気的に接続する配線を１次配線（図示せず）とし、電極パッド２と外部とを接続する配線を２次配線とする。
絶縁層２１は、２次配線１１上に外部接続端子接合部（電極）１２となる領域が露出されており、バンプ３１が形成されている。この種の半導体装置は、本体の実装面にバンプ状の外部接続端子が設けられており、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）とも呼ばれている。
【０００４】
【特許文献１】
特開平８−３３０３１３号公報
【０００５】
【発明が解決しようとする課題】
上述した従来の半導体装置では、半導体装置と実装基板との線膨張係数の違いにより、半導体装置を実装基板に実装した後、ＩＣチップの発熱及び使用環境下での温度変化により、外部接続端子であるバンプに熱応力が発生し、バンプ接合部での接合不良が発生しやすいという問題がある。
【０００６】
これは、ＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、ＴＳＯＰ（Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）等の、図１２に示すように、外部接続端子であるアウターリード３３がパッケージ７１側面から突き出て、実装基板８１上の配線９１に接続されたガルウイング構造を有する半導体装置では、アウターリード３３が弾性変形しやすい為、熱応力を分散させることが出来るのに対し、従来のＢＧＡタイプの半導体装置では、バンプの弾性変形が比較的小さく、接合部に応力集中が発生する為である。
【０００７】
また、半導体装置が、強い電磁波を発生する半導体チップ、又は電磁波の影響で誤動作しやすい半導体チップを搭載する場合には、半導体装置を覆うようなシールドキャップを設ける必要がある。この場合、半導体装置のサイズごとにシールドキャップを準備する必要があり、半導体装置の製造工程又は実装基板への実装工程が複雑になるという問題がある。
特に、外部接続端子から発生する電磁波による装置外部の半導体チップへの影響、及び外部から素子面に進入する電磁波による装置内部の半導体チップへの影響が大きい為、これらの部位をシールドすることは必須となる。
【０００８】
本発明は、上述したような事情に鑑みてなされたものであり、基板等への実装後の接合強度を向上させることが出来ると共に、基板等への実装後は、半導体装置から外部への電磁波放射と、外部からの電磁波の影響と、外部からの光の影響とを防止することが出来る半導体装置を提供することを目的とする。
また、本発明は、配線形状の電極と、配線形状の電極以外の電極との上に、同時的にしかも簡便にバンプ形成することが出来る半導体装置の製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明に係る半導体装置は、外部と接続する為の実装用電極を形成した実装面を有するエリアアレイ型の半導体装置において、前記実装面の外縁部に沿って形成された配線形状の電極を有することを特徴とする。
【００１０】
この半導体装置では、外部と接続する為の実装用電極を形成した実装面を有し、配線形状の電極が、実装面の外縁部に沿って形成されている。
これにより、基板等への実装後の接合強度を向上させることが出来ると共に、基板等への実装後は、半導体装置から外部への電磁波放射と、外部からの電磁波の影響と、外部からの光の影響とを防止することが出来る半導体装置を実現することが出来る。
【００１１】
本発明に係る半導体装置は、前記配線形状の電極は、複数に分割されていることを特徴とする。
【００１２】
この半導体装置では、実装面の外縁部に沿って形成された配線形状の電極は、複数に分割されているので、基板等への実装後の接合強度を向上させることが出来ると共に、基板等への実装後は、半導体装置から外部への電磁波放射と、外部からの電磁波の影響と、外部からの光の影響とを防止することが出来る半導体装置を実現することが出来る。
【００１３】
本発明に係る半導体装置は、前記配線形状の電極は、グランド端子に接続されていることを特徴とする。
【００１４】
この半導体装置では、実装面の外縁部に沿って形成された配線形状の電極は、グランド端子に接続されているので、基板等への実装後の接合強度を向上させることが出来ると共に、基板等への実装後は、半導体装置から外部への電磁波放射と、外部からの電磁波の影響とを防止することが出来る半導体装置を実現することが出来る。
【００１５】
本発明に係る半導体装置は、前記実装面は、前記グランド端子又は該グランド端子に接続された前記配線形状の電極の外層側に絶縁層が設けられ、該絶縁層には開口部を設け、該開口部を横切るべく前記配線形状の電極を形成してあることを特徴とする。
【００１６】
この半導体装置では、実装面は、グランド端子又はグランド端子に接続され実装面の外縁部に沿って形成された配線形状の電極の外層側に絶縁層が設けられ、絶縁層には開口部を設け、開口部を横切るべくその配線形状の電極を形成してあるので、基板等への実装後の接合強度を向上させることが出来ると共に、基板等への実装後は、半導体装置から外部への電磁波放射と、外部からの電磁波の影響と、外部からの光の影響とを防止することが出来る半導体装置を実現することが出来る。また、半導体装置の実装面が小さな場合においても、配線形状の電極を設けることが出来る。
【００１７】
本発明に係る半導体装置は、前記配線形状の電極にはバンプを形成してあることを特徴とする。
【００１８】
この半導体装置では、実装面の外縁部に沿って形成された配線形状の電極にはバンプを形成してあるので、基板等への実装後の接合強度を向上させることが出来ると共に、基板等への実装後は、半導体装置から外部への電磁波放射と、外部からの電磁波の影響と、外部からの光の影響とを防止することが出来る半導体装置を実現することが出来る。また、実装の容易性を高めることが出来る。
【００１９】
本発明に係る半導体装置の製造方法は、本発明に係る半導体装置を製造する半導体装置の製造方法であって、前記配線形状の電極には、印刷によりバンプを形成することを特徴とする。
【００２０】
この半導体装置の製造方法では、本発明に係る半導体装置を製造し、実装面の外縁部に沿って形成された配線形状の電極には、印刷によりバンプを形成するので、配線形状の電極と、配線形状の電極以外の電極との上に、同時にしかも簡便にバンプ形成することが出来る半導体装置の製造方法を実現することが出来る。
【００２１】
【発明の実施の形態】
以下に、本発明を、その実施の形態を示す図面を参照しながら説明する。
実施の形態１．
図１は、本発明に係るエリアアレイ型の半導体装置の実施の形態１の構成を示す平面図及び断面図であり、図１（ａ）は、この半導体装置の実装面側から見た平面図であり、図１（ｂ）は、図１（ａ）のＡ−Ａ′における断面図である。この半導体装置は、半導体チップ１の表面に素子（図示せず）と電極パッド２（２ａ，２ｂも含む）及び２層の絶縁層３，４とが形成されている。
【００２２】
絶縁層３は、シリコン酸化物等の無機絶縁層で形成され、絶縁層３の表層側に設けられた絶縁層４は、ポリイミド系の有機絶縁層で形成されている。絶縁層３のみでも絶縁性は保たれるが、ここでは、１次配線と２次配線との間に発生するクロストーク等を抑制する為に絶縁層４を更に形成している。また、絶縁層３は有機性のものでも良く、あらゆる組合せが考えられ、３層以上形成することも可能である。
絶縁層３，４には、電極パッド２の領域を露出するように開口部が設けられている。
【００２３】
絶縁層４の表面には、絶縁層４の開口部から露出した電極パッド２と電気的に接続された２次配線１１が形成されており、絶縁層４及び２次配線１１を更に絶縁層２１が覆っている。絶縁層２１には、２次配線１１の所望の領域１２，１４に対向して、開口部２２，２３がそれぞれ形成されている。
領域１２は、外部と電気的に接続可能な電極であり、領域１４は、実装面の外縁部に沿って延設された配線形状の電極であり、外部と電気的に接続可能である。２次配線１１，１２（電極１２），１４（配線形状の電極１４）は同一平面上に形成されている。
【００２４】
電極パッド２の内、電極パッド２ａ，２ｂはグランド端子（固定電位を与えられた端子）であり、配線形状の電極１４と電気的に接続されている。本実施の形態１では，電極１２ａにもグランド端子２ａが電気的に接続しているが、実装面の面積が小さい場合等、場合によってはグランド端子と電気的に接続する電極１２を設けないことも可能である。
また、グランド端子が１つしか存在しない場合は、２次配線１１によって、複数個ある配線形状の電極の個数分、枝分かれさせて電気的に接続すれば良い。
【００２５】
また、本実施の形態１では、配線形状の電極１４とグランド端子とを電気的に接続しているが、接続しない場合でも、配線形状の電極が存在するだけで、実装後の接合強度を向上させることが可能であり、半導体チップ１から外部への電磁波放射と、外部からの電磁波の影響と、外部からの光の影響とをそれぞれ防止する効果がある。但し、電磁波のシールド効果は、グランド端子と電気的に接続した場合の方が遥かに向上する。
また、本実施の形態１では、配線形状の電極１４を２分割しているが、この場合でも、実装後の接合強度を向上させることが可能であり、半導体チップ１から外部への電磁波放射と、外部からの電磁波の影響と、外部からの光の影響とをそれぞれ防止する効果がある。
【００２６】
図８は、この半導体装置の実装状態の一例を示す説明図である。尚、図８及び後述する図６，７における実装基板８１とは、半導体装置が実装される面のことであり、プリント基板、半導体チップ、半導体装置等、あらゆるものを実装対象物に当てはめることが出来る。
図８に示すこの半導体装置の実装状態では、電極１２，１４と実装基板８１上のランド９１，９２（配線）とを、外部接続端子３１，３２がそれぞれ接続している。
【００２７】
図６は、図８に示す半導体装置の実装状態を得る方法の例を示す説明図である。
この方法では、外部接続端子３１，３２となる材料を、予め実装基板８１のランド９１，９２に形成しておく。この例では、外部接続端子３１，３２となるペースト状のハンダを印刷法により所望の領域に印刷し、実装基板８１と半導体装置との位置合わせを行い、リフロー炉等で熱処理を行って接続する。
【００２８】
図２は、図１に示す半導体装置の電極１２及び配線形状の電極１４にバンプを形成した場合の構成例を示す平面図及び断面図であり、図２（ａ）は、この半導体装置の実装面側から見た平面図であり、図２（ｂ）は、図２（ａ）のＢ−Ｂ′における断面図である。
この半導体装置では、ハンダからなるバンプ３１，３２が、電極１２，１４に予め形成されている。尚、バンプ材料としては、特に限定する必要はないが、この例ではハンダを用いている。
【００２９】
図７は、図２に示す半導体装置の実装基板への実装状態を得る方法の例を示す説明図である。
上述した図６に示す方法では、実装基板８１上にハンダを印刷したが、図７に示す例では、半導体装置にハンダからなるバンプ３１，３２が予め形成されている。その為、実装基板８１にはフラックスのみ又は少量のハンダを供給するだけでも、接続が可能である。予め半導体装置にバンプ３１，３２を形成しておくと、基板実装時に半導体装置の高さ、傾き等を調整する必要がない為、半導体装置を実装基板に容易に実装することが出来る。
【００３０】
本実施の形態１では、配線形状の電極１４を一例として２つに分割しているが、この形状には以下の利点がある。即ち、配線形状の電極と接続したバンプ間には隙間が存在する為、実装後、この隙間からアンダーフィル材等の液状樹脂を注入することが可能である。従って、注入された液状樹脂の硬化処理を行えば、更に実装の接合強度を向上させることが出来る。
【００３１】
また、ハンダペースト等、粒子を含む材料を実装基板（半導体装置等も含む）上に印刷する場合、メッシュスクリーンよりもメタルマスクの方が、印刷材料が通過し易い為、印刷し易い。ところが、配線形状の電極１４が分割されていない場合、マスクの作製は非常に困難であるが、分割している為、容易にマスクを製作することが出来る。
【００３２】
図９は、図１及び図２に示す半導体装置の製造工程の一例を示す説明図である。生産性を考慮すると、図１に示す半導体装置の場合は、工程（ａ）から工程（ｃ）迄をウエハ単位で製造し、工程（ｃ）以降に個片化すると良い。図２に示す半導体装置の場合は、工程（ａ）から工程（ｅ）迄をウエハ単位で製造し、工程（ｃ）以降に個片化すると良い。尚。図９では、半導体ウエハの全体図は省略し、１つの半導体チップについて図示している。
以下に、各工程（ａ）〜（ｅ）について説明する。
工程（ａ）では、半導体チップ１には、素子（図示せず）と電極パッド２と絶縁層３，４とが形成されており、電極パッド２の領域に絶縁層３，４の開口部が形成されている。
【００３３】
工程（ｂ）では、半導体チップ１上に２次配線１１，１２，１４を形成するが、この２次配線のパターンニング方法には、リフトオフ、電解メッキ、無電解メッキ、エッチング、印刷及びこれらを組み合わせた方法等、あらゆる方法が考えられ、更に配線材料としても様々なものが考えられる。
ここでは、電解メッキによりＡｕ／Ｎｉ／Ｃｕを形成している。電極パッド２がＡｌを主成分とする場合には、Ｔｉ，Ｔｉ−Ｗ，Ｃｒ等のバリア層（図示せず）を必要とする。ここでは、Ｔｉ−Ｗの薄膜を形成し、更にＣｕメッキを密着、形成させる為のＣｕ薄膜（図示せず）を、スパッタリングにより半導体チップ１の全面に形成する。
【００３４】
次に、感光性レジストを塗布、乾燥させた後、フォトリソグラフィによりパターニングし、２次配線１１，１２，１４が所望のパターンとなるように、Ｃｕ，Ｎｉ，Ａｕの順に形成する。
メッキ終了後、レジストを剥離液で除去し、２次配線１１，１２，１４の配線パターンをマスクとして、配線パターン以外の領域に形成したＣｕ，Ｔｉ−Ｗのスパッタリング形成膜をエッチング液により除去する。
【００３５】
工程（ｃ）では、絶縁層２１を形成するが、ここでも材料として種々の材料が考えられる。本実施の形態１では、感光性ポリイミドを用いる。
先ず、この材料のワニス状態のものを塗布、乾燥する。次に、フォトリソグラフィによりパターニングし、２次配線１１，１２，１４上の電極１２の領域と配線形状の電極１４の領域に開口部２２，２３を設け、熱処理により硬化させる。
図１に示す半導体装置の場合は、絶縁層２１の形成後、ダイシング等によって個片化され、完成となる。個片化を行い易くする為、絶縁膜３，４，２１については、予めダイシング領域に開口部を設けておくと良い。
【００３６】
図２に示す半導体装置の場合は、その製造方法の一例としては以下のようになる。この場合、生産性を考えると、工程（ｃ）の後、個片化を行わずに、工程（ｄ）以降を行う。バンプ３１，３２についても種々の材料、形成方法が考えられるが、ここでは，電極１２と配線形状の電極１４とを同時に、しかも簡便に形成することが可能な印刷方法を用いている。即ち、工程（ｄ）において、ペースト状のハンダを電極１２及び配線形状の電極１４上にメタルマスクを用いて印刷した後、工程（ｅ）において、リフロー炉等を用いて熱処理を行うことにより、バンプを形成する。次いで、個片化すると図２に示す半導体装置が完成する。
【００３７】
実施の形態２．
図３は、本発明に係るエリアアレイ型の半導体装置の実施の形態２の構成を示す平面図及び断面図であり、図３（ａ）は、この半導体装置の実装面側から見た平面図であり、図３（ｂ）は、図３（ａ）のＣ−Ｃ′における断面図である。ここでは、実施の形態１の半導体装置と異なる構成についてのみ説明する。
上述した実施形態１では、実装面の外縁部に沿って延設された配線形状の電極１４には、半導体チップ上の電極パッドから配線を引き回していたが、本実施の形態２では、配線形状の電極１４を、電極パッド２上に設ける為、半導体装置の実装面が小さな場合に有効である。
【００３８】
本実施の形態２では、半導体装置の実装面において、半導体チップ１のグランド端子２ａと電気的に接続された２次配線１３ａ上には，絶縁層２１の開口部２３を設け、この開口部２３を横切るように、配線形状の電極１４を形成している。
一方、グランド端子以外の電極パッド２（又はグランド端子以外の電極パッド２と接続された２次配線１３）と配線形状の電極１４との間には、絶縁層２１が存在する為（図３（ｂ）に描かれた右側の電極パッド２付近を参照）、電気的にショートすることはない。その他の構成については、実施の形態１の半導体装置の構成と略同様であるので、説明を省略する。
【００３９】
図１０は、図３に示す半導体装置の製造工程の一例を示す説明図である。実施の形態１の場合と同様に、生産性を考慮すると、バンプ迄形成しない場合は、工程（ａ）から工程（ｄ）迄をウエハ単位で製造し、その後個片化すると良い。図３に示す半導体装置のようにバンプを形成する場合は、工程（ａ）から工程（ｆ）迄をウエハ単位で製造し、工程（ｆ）の後に個片化すると良い。尚、図１０では、半導体ウエハ全体図は省略し、１つの半導体チップについて図示している。
以下に、各工程（ａ）〜（ｆ）について説明する。
工程（ａ）では、半導体チップ１には、素子（図示せず）と電極パッド２と絶縁層３，４とが形成されており、電極パッド２の領域に絶縁層３，４の開口部を形成している。
【００４０】
工程（ｂ）では、半導体チップ１上の２次配線１１，１２，１３の形成は、実施の形態１で説明したように、種々の方法が考えられるが、ここでも電解メッキにより形成した。但し、ここでは、２次配線１１，１２，１３の材料はＣｕのみとする。
電極パッド２がＡｌを主成分とする場合には、Ｔｉ，Ｔｉ−Ｗ，Ｃｒ等のバリア層（図示せず）を必要とする。ここでも、実施の形態１と同様に、Ｔｉ−Ｗの薄膜を形成し、更にＣｕメッキを密着、形成させる為のＣｕ薄膜（図示せず）を、スパッタリングにより半導体チップ１の全面に形成する。
【００４１】
次に、感光性レジストを塗布、乾燥させた後、フォトリソグラフィにより２次配線１１，１２，１３が所望のパターンとなるように形成し、パターンの開口部に電解メッキによりＣｕ配線を形成する。
メッキ終了後、レジストを剥離液で除去し、２次配線１１，１２，１３の配線パターンをマスクとして、配線パターン以外の領域に形成したＣｕ，Ｔｉ−Ｗのスパッタリング形成膜をエッチング液で除去する。
【００４２】
工程（ｃ）では、感光性ポリイミドを用い、フォトリソグラフィによりパターニングする。絶縁層２１の材料として、種々の材料が考えられるが、ここでも実施の形態１と同様に、感光性ポリイミドを用いる。
但し、２次配線１１，１２，１３上の領域１２と、後の工程で配線形状の電極１４が形成される２次配線上の領域１３ａ，１３ｂ（図３（ａ）参照）とに開口部２２と開口部２３とを設ける。
ここで、領域１３ａ，１３ｂに開口部２３を設けたことにより、グランド端子２ａ，２ｂ（図３（ａ）参照）に電気的に接続された２次配線の領域１３ａ，１３ｂと配線形状の電極１４とを電気的に接続することが出来る。絶縁層２１は、開口部２２，２３の形成後、熱処理により硬化される。
【００４３】
本実施の形態２においては、更に配線形状の電極１４を設ける必要がある。ここでも種々の方法から、電解メッキ法を用いる。
工程（ｄ）では、この為、Ｃｕ薄膜をスパッタリングで形成する。また、必要に応じて、下地の絶縁層２１等との密着性が良好な金属薄膜をＣｕの下層にスパッタリング等で形成しても良い。
次に，感光性レジストの塗布及び乾燥を行い、フォトリソグラフィによりパターニングを行い、配線形状の電極１４を形成する領域と、領域１２の開口部とを設ける。配線形状の電極１４と、領域１２に形成する電極１５との構成をＡｕ／Ｎｉ／Ｃｕとする場合は、ここで、Ｃｕ，Ｎｉ，Ａｕの順に電解メッキにより形成する。
【００４４】
感光性レジストの開口部は、配線形状の電極１４の形成領域のみに形成しても良いが、この場合、配線形状の電極１４に、この段階ではＣｕのみを形成し、感光性レジスト及びＣｕメッキパターン以外の不要部分に形成されたＣｕ薄膜の除去を行った後に、更に無電解メッキ等でＡｕ／Ｎｉ薄膜を配線形状の電極１４と電極１５とに形成することになる。
外部接続端子３１，３２をハンダとした場合、ハンダの主成分であるＳｎがＣｕ中に拡散しやすい為、Ｃｕのみの電極ではＣｕ膜の厚さを数十μｍ以上に形成する必要がある。その為、バリア層となるＮｉを形成し、Ｎｉの酸化防止及びハンダの濡れ性向上の為に、Ａｕを形成する必要がある。
【００４５】
このように、無電解メッキ等で更にＡｕ／Ｎｉを形成する工程では、非常に複雑になることから、感光性レジストの開口を電極１２の領域にも行い、配線形状の電極１４の形成と同時にＡｕ／Ｎｉ／Ｃｕを形成すると良い。Ａｕ／Ｎｉ／Ｃｕメッキの形成後、剥離液によりレジストの除去を行い、領域１２及び配線形状の電極１４の形成領域に形成したＡｕ／Ｎｉ／Ｃｕメッキ層をマスクとして、その他の領域のスパッタリング形成膜について、エッチングを行う。
【００４６】
上述した図１に示す半導体装置の場合と同様に、電極１５及び配線形状の電極１４にバンプを形成しない場合は、工程（ｄ）の後に、半導体ウエハを個片化し、半導体装置を得る。バンプを形成する場合は、ここで個片化を行わずに、工程（ｅ）以降を行うと生産性が良い。
バンプの種類及びその形成方法としては種々考えられるが、工程（ｅ）では、、ハンダペーストを印刷法により電極１５上と、配線形状の電極１４上とにおいて同時に印刷し、工程（ｆ）では、リフロー炉等を用いて、加熱することによりバンプを形成する。その後、個片化することにより図３に示す半導体装置が完成する。
【００４７】
実施の形態３．
図４は、本発明に係るエリアアレイ型の半導体装置の実施の形態３の構成を示す平面図及び断面図であり、図４（ａ）は、この半導体装置の実装面側から見た平面図であり、図４（ｂ）は、図４（ａ）のＤ−Ｄ′における断面図である。ここでは、実施の形態１，２の半導体装置と異なる構成についてのみ説明する。
上述した実施の形態１，２は、半導体チップ１上に２次配線を形成した半導体装置であるが、本実施の形態３は、配線形成を行ったパッケージ基板４１を用いた半導体装置である。
【００４８】
パッケージ基板４１には、ガラス繊維にエポキシ樹脂を含有させたもの、ポリイミド系材料、セラミック材料等があり、配線は単層または複数層に形成されたものがある。パッケージ基板４１への半導体チップ１の搭載方法は、フェイスアップ方式（半導体チップ１の裏面側をパッケージ基板４１に接合。図４に相当）、及びフェイスダウン方式（半導体チップ１の素子面側をパッケージ基板４１に接合）がある。
【００４９】
フェイスアップ方式では、通常、金属細線（ボンディングワイヤ）６１で半導体チップ１の電極パッド２とパッケージ基板４１の配線５１，５２，５３とを電気的に接続する。
フェイスダウン方式では、バンプ、異方性導電膜等を用いて、半導体チップ１の電極パッド２とパッケージ基板４１の配線５１，５２，５３とを電気的に接続する。
【００５０】
本実施の形態３では，一例として、フェイスアップ方式を図示している（図４）。即ち、パッケージ基板４１に半導体チップ１の裏面側をダイアタッチ材料（図示せず）で接着し、金属細線（ボンディングワイヤ）６１でパッケージ基板４１のパッド５２と電極パッド２とを電気的に接続する。パッド５２は、配線５１により所望の電極５３と電気的な導通が確保されている。半導体チップ１のグランド端子から金属細線６１で電気的に接続されたパッド５２ａ，５２ｂは、その裏面の絶縁層４２に開口部４５が設けられており、この開口部４５を横切るように形成された配線形状の電極５４に、電気的に接続されている。パッド５２ａは、更に配線５１を介して電極５３ａにも接続されている。配線形状の電極５４は、実装面の外縁部に沿って延設されている。
【００５１】
また、グランド端子以外の電極パッド２と電気的に接続されたパッド５２については、配線形状の電極５４との間に絶縁層４２が介在し、絶縁されている。このような配線形状の電極５４の配置は、半導体装置の実装面が小さな場合に有効である。
本実施の形態３の半導体装置では、樹脂７１はトランスファモールドと呼ばれる方法で成型するが、液状樹脂を滴下するなどの方法もある。これは、半導体チップ１を外部からの物理的、化学的なダメージから保護する目的で形成しているので、樹脂以外にも金属、ガラス、セラミックス等で保護しても良い。
【００５２】
実施の形態４．
図５は、本発明に係るエリアアレイ型の半導体装置の実施の形態４の構成を示す平面図及び断面図であり、図５（ａ）は、この半導体装置の実装面側から見た平面図であり、図５（ｂ）は、図５（ａ）のＥ−Ｅ′における断面図である。ここでは、実施の形態１〜３の半導体装置と異なる構成についてのみ説明する。
上述した実施の形態１，２は、半導体チップ１上に２次配線を形成した半導体装置であり、電極パッド２を特にペリフェラルに（外縁部に）配置した場合に有効である。また、ペリフェラルタイプでなくても、既存の半導体チップ１を用いる場合には、２次配線を用いて自由に電極等を配置できるので有効である。
【００５３】
実施の形態４の半導体装置は、電極パッド２が半導体チップ１の中央部に配置されており、２次配線を用いて、電極等の再配置を行う必要がない場合の例である。半導体チップ１の実装面は絶縁層５で覆われており、絶縁層５には、電極パッド２及び配線形状の電極２′を露出するように、それぞれ開口部６及び開口部７が設けられている。
【００５４】
本実施の形態４のように、電極パッド２が、実装面全体ではなく、一部分に密集して存在する場合においても、実装面の外縁部に沿って延設された配線形状の電極２′の存在により、バンプを形成し基板実装を行う際に、バランスを崩して半導体装置が傾いてしまう等の不具合を防ぐことが出来る。
このように、半導体チップ１を新規に設計する場合は、配線形状の電極２′を設けることが出来るが、既存の場合、配線形状の電極２′を、実施の形態１，２のように、メッキ等で形成することも可能である。そのとき、２次配線によりグランド端子との接続を行っておくと、電磁波のシールド効果が更に向上する。
【００５５】
尚、実施の形態１〜４において説明してきた内容は、エリアアレイ型の半導体装置の中でも面実装タイプのものであるが、その他の例として、パッケージ底面にピン状の外部端子をグリッド状に垂直に立てて配置したピングリッドアレイ型の場合も考えられる。この場合は、基板実装後の接合強度を向上させるというよりも、むしろ電磁波をシールドする効果が重要である。このように、本発明の構成は、種々のエリアアレイ型の半導体装置に適用することが可能である。
【００５６】
【発明の効果】
本発明に係る半導体装置によれば、基板等への実装後の接合強度を向上させることが出来ると共に、基板等への実装後は、半導体装置から外部への電磁波放射と、外部からの電磁波の影響と、外部からの光の影響とを防止することが出来る半導体装置を実現することが出来る。また、電極が、実装面全体ではなく、一部分に密集して存在する場合においても、バランスを崩して半導体装置が傾いてしまう等の不具合を防ぐことが出来る。
【００５７】
また、本発明に係る半導体装置によれば、基板等への実装後の接合強度を向上させることが出来ると共に、基板等への実装後は、半導体装置から外部への電磁波放射と、外部からの電磁波の影響と、外部からの光の影響とを防止することが出来る半導体装置を実現することが出来る。また、アンダーフィル材等の絶縁材料を注入することができる為、基板等への実装後の接合強度を更に向上させることが出来る。また、バンプ形成時において印刷方式を用いる場合は、印刷マスクの開口領域によってマスキング領域を完全に囲い込むパターンとはならないので容易に作製出来る。
【００５８】
また、本発明に係る半導体装置によれば、基板等への実装後の接合強度を向上させることが出来ると共に、基板等への実装後は、半導体装置から外部への電磁波放射と、外部からの電磁波の影響とをより確実に防止することが出来る半導体装置を実現することが出来る。
【００５９】
また、本発明に係る半導体装置によれば、基板等への実装後の接合強度を向上させることが出来ると共に、基板等への実装後は、半導体装置から外部への電磁波放射と、外部からの電磁波の影響と、外部からの光の影響とを防止することが出来る半導体装置を実現することが出来る。また、半導体装置の実装面が小さな場合においても配線形状の電極を設けることができる。
【００６０】
また、本発明に係る半導体装置によれば、基板等への実装後の接合強度を向上させることが出来ると共に、基板等への実装後は、半導体装置から外部への電磁波放射と、外部からの電磁波の影響と、外部からの光の影響とを防止することが出来る半導体装置を実現することが出来る。また、実装の容易性を高めることが出来る。
【００６１】
また、本発明に係る半導体装置の製造方法によれば、配線形状の電極と、配線形状の電極以外の電極との上に、同時にしかも簡便にバンプ形成することが出来る半導体装置の製造方法を実現することが出来る。
【図面の簡単な説明】
【図１】本発明に係るエリアアレイ型の半導体装置の実施の形態の構成を示す平面図及び断面図である。
【図２】図１に示す半導体装置の電極及び配線形状の電極にバンプを形成した場合の構成例を示す平面図及び断面図である。
【図３】本発明に係るエリアアレイ型の半導体装置の実施の形態の構成を示す平面図及び断面図である。
【図４】本発明に係るエリアアレイ型の半導体装置の実施の形態の構成を示す平面図及び断面図である。
【図５】本発明に係るエリアアレイ型の半導体装置の実施の形態の構成を示す平面図及び断面図である。
【図６】図８に示す半導体装置の実装状態を得る方法の例を示す説明図である。
【図７】図２に示す半導体装置の実装基板への実装状態を得る方法の例を示す説明図である。
【図８】本発明に係る半導体装置の実装状態の一例を示す説明図である。
【図９】図１及び図２に示す半導体装置の製造工程の一例を示す説明図である。
【図１０】図３に示す半導体装置の製造工程の一例を示す説明図である。
【図１１】従来の半導体装置の模式的な構造例を示す断面図である。
【図１２】ガルウイング構造を有する半導体装置の模式的な構造例を示す断面図である。
【符号の説明】
１ 半導体チップ
２ 電極パッド（電極）
２′ 電極パッド（配線形状の電極）
２ａ，２ｂ 電極パッド（電極、グランド端子（固定電位を与えられた端子））
３，４，５，２１，４２，４３ 絶縁層
６，７，２２，２３，４４，４５ 開口部
１１，１３，１３ａ，１３ｂ ２次配線
１２，１２ａ ２次配線（電極）
１４，５４ 配線形状の電極
３１，３２ バンプ
４１，８１ 実装基板
５１ 配線
５２ 配線（パッド）
５３ 配線（電極）
６１ 金属細線（ボンディングワイヤ）
９１，９２ 配線（ランド）[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an area array type semiconductor device having a mounting surface on which mounting electrodes for connection to the outside are formed, and a method for manufacturing the semiconductor device.
[0002]
[Prior art]
In recent years, with the miniaturization of electronic devices, the production of area array type semiconductor devices in which external connection terminals are formed on the package body has been increasing in order to adapt to miniaturization and high-density mounting of electronic components such as semiconductor devices. Is going on. As an example of this type of semiconductor device, there is a structure as shown in FIG. This is an area array semiconductor device in which packaging is performed in units of wafers. The feature of this is that the size of the semiconductor device after packaging is exactly the same size as the semiconductor chip.
[0003]
In this semiconductor device, a secondary wiring 11 is further formed on a semiconductor chip 1 on which an element (not shown), an electrode pad 2 and two insulating layers 3 and 4 are formed on a front surface side, and these are formed on an insulating layer. 21 is covered. However, a wire for electrically connecting the element and the electrode pad 2 is a primary wire (not shown), and a wire for connecting the electrode pad 2 to the outside is a secondary wire.
In the insulating layer 21, a region serving as an external connection terminal joint (electrode) 12 is exposed on the secondary wiring 11, and a bump 31 is formed. This type of semiconductor device has a bump-shaped external connection terminal provided on a mounting surface of a main body, and is also called a BGA (Ball Grid Array).
[0004]
[Patent Document 1]
JP-A-8-330313
[0005]
[Problems to be solved by the invention]
In the conventional semiconductor device described above, after the semiconductor device is mounted on the mounting substrate due to the difference in linear expansion coefficient between the semiconductor device and the mounting substrate, the heat generated by the IC chip and the temperature change in the usage environment cause the external connection terminals to be disconnected. There is a problem that thermal stress is generated in a certain bump, and a bonding failure at a bump bonding portion is likely to occur.
[0006]
As shown in FIG. 12, outer leads 33 as external connection terminals of SOP (Small Outline Package), TSOP (Thin Small Outline Package), QFP (Quad Flat Package) and the like protrude from the side of package 71, as shown in FIG. In a semiconductor device having a gull wing structure connected to the wiring 91 on the mounting substrate 81, the outer leads 33 are easily elastically deformed, so that thermal stress can be dispersed. In a conventional BGA type semiconductor device, This is because the elastic deformation of the bump is relatively small, and stress concentration occurs at the joint.
[0007]
Further, when the semiconductor device is mounted with a semiconductor chip that generates a strong electromagnetic wave or a semiconductor chip that easily malfunctions due to the influence of the electromagnetic wave, it is necessary to provide a shield cap that covers the semiconductor device. In this case, it is necessary to prepare a shield cap for each size of the semiconductor device, and there is a problem that a manufacturing process of the semiconductor device or a mounting process on a mounting board becomes complicated.
In particular, it is essential to shield these parts because electromagnetic waves generated from external connection terminals have a large effect on semiconductor chips outside the device and electromagnetic waves entering the element surface from outside have a large effect on semiconductor chips inside the device. It becomes.
[0008]
The present invention has been made in view of the circumstances described above, and can improve the bonding strength after being mounted on a substrate or the like, and can improve the electromagnetic wave from the semiconductor device to the outside after being mounted on the substrate or the like. It is an object of the present invention to provide a semiconductor device capable of preventing radiation, the effects of external electromagnetic waves, and the effects of external light.
Another object of the present invention is to provide a method of manufacturing a semiconductor device in which bumps can be simultaneously and simply formed on wiring-shaped electrodes and electrodes other than the wiring-shaped electrodes.
[0009]
[Means for Solving the Problems]
A semiconductor device according to the present invention is an area array type semiconductor device having a mounting surface on which a mounting electrode for connecting to the outside is formed, and has a wiring-shaped electrode formed along an outer edge of the mounting surface. It is characterized by the following.
[0010]
This semiconductor device has a mounting surface on which mounting electrodes for connection to the outside are formed, and wiring-shaped electrodes are formed along the outer edge of the mounting surface.
As a result, the bonding strength after mounting on a substrate or the like can be improved, and after mounting on a substrate or the like, electromagnetic wave radiation from the semiconductor device to the outside, influence of the electromagnetic wave from the outside, and light from the outside. A semiconductor device that can prevent the influence of the above can be realized.
[0011]
The semiconductor device according to the present invention is characterized in that the wiring-shaped electrode is divided into a plurality of electrodes.
[0012]
In this semiconductor device, the wiring-shaped electrode formed along the outer edge of the mounting surface is divided into a plurality of parts, so that the bonding strength after mounting on a substrate or the like can be improved, and the connection to the substrate or the like can be improved. After mounting the semiconductor device, a semiconductor device capable of preventing electromagnetic wave radiation from the semiconductor device to the outside, influence of the electromagnetic wave from the outside, and influence of the light from the outside can be realized.
[0013]
The semiconductor device according to the present invention is characterized in that the wiring-shaped electrode is connected to a ground terminal.
[0014]
In this semiconductor device, the wiring-shaped electrode formed along the outer edge of the mounting surface is connected to the ground terminal, so that the bonding strength after mounting on a substrate or the like can be improved, and After the semiconductor device is mounted on the semiconductor device, it is possible to realize a semiconductor device capable of preventing electromagnetic wave radiation from the semiconductor device to the outside and influence of the electromagnetic wave from the outside.
[0015]
In the semiconductor device according to the present invention, the mounting surface is provided with an insulating layer on an outer layer side of the ground terminal or the wiring-shaped electrode connected to the ground terminal, and an opening is provided in the insulating layer. The wiring-shaped electrode is formed so as to cross the opening.
[0016]
In this semiconductor device, the mounting surface is provided with an insulating layer on the outer layer side of a ground terminal or a wiring-shaped electrode formed along the outer edge of the mounting surface and connected to the ground terminal, and an opening is provided in the insulating layer. Since the wiring-shaped electrodes are formed so as to cross the opening, the bonding strength after mounting on a substrate or the like can be improved, and after mounting on a substrate or the like, electromagnetic waves from the semiconductor device to the outside can be improved. A semiconductor device that can prevent radiation, the effects of external electromagnetic waves, and the effect of external light can be realized. Further, even in the case where the mounting surface of the semiconductor device is small, an electrode having a wiring shape can be provided.
[0017]
The semiconductor device according to the present invention is characterized in that a bump is formed on the wiring-shaped electrode.
[0018]
In this semiconductor device, bumps are formed on the wiring-shaped electrodes formed along the outer edge of the mounting surface, so that the bonding strength after mounting on a substrate or the like can be improved, and the semiconductor device can be mounted on a substrate or the like. After mounting the semiconductor device, a semiconductor device capable of preventing electromagnetic wave radiation from the semiconductor device to the outside, influence of the electromagnetic wave from the outside, and influence of the light from the outside can be realized. Further, the ease of mounting can be improved.
[0019]
A method for manufacturing a semiconductor device according to the present invention is a method for manufacturing a semiconductor device for manufacturing a semiconductor device according to the present invention, wherein bumps are formed on the wiring-shaped electrodes by printing.
[0020]
In this method of manufacturing a semiconductor device, the semiconductor device according to the present invention is manufactured, and a bump is formed by printing on the wiring-shaped electrode formed along the outer edge of the mounting surface. A method for manufacturing a semiconductor device in which bumps can be simultaneously and easily formed on electrodes other than wiring-shaped electrodes can be realized.
[0021]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, the present invention will be described with reference to the drawings showing the embodiments.
Embodiment 1 FIG.
FIG. 1 is a plan view and a sectional view showing a configuration of an area array type semiconductor device according to a first embodiment of the present invention. FIG. 1A is a plan view of the semiconductor device viewed from a mounting surface side. FIG. 1B is a cross-sectional view taken along the line AA ′ of FIG. In this semiconductor device, an element (not shown), electrode pads 2 (including 2a and 2b), and two insulating layers 3 and 4 are formed on the surface of a semiconductor chip 1.
[0022]
The insulating layer 3 is formed of an inorganic insulating layer such as silicon oxide, and the insulating layer 4 provided on the surface of the insulating layer 3 is formed of a polyimide-based organic insulating layer. Although the insulating property is maintained only by the insulating layer 3, here, the insulating layer 4 is further formed in order to suppress crosstalk or the like generated between the primary wiring and the secondary wiring. Further, the insulating layer 3 may be made of an organic material, may be in any combination, and may be formed of three or more layers.
Openings are provided in the insulating layers 3 and 4 so as to expose the region of the electrode pad 2.
[0023]
On the surface of the insulating layer 4, a secondary wiring 11 electrically connected to the electrode pad 2 exposed from the opening of the insulating layer 4 is formed, and the insulating layer 4 and the secondary wiring 11 are further connected to the insulating layer 21. Is covering. Openings 22 and 23 are formed in the insulating layer 21 so as to face desired regions 12 and 14 of the secondary wiring 11, respectively.
The region 12 is an electrode that can be electrically connected to the outside, and the region 14 is a wiring-shaped electrode that extends along the outer edge of the mounting surface, and can be electrically connected to the outside. The secondary wirings 11, 12 (electrodes 12) and 14 (wiring-shaped electrodes 14) are formed on the same plane.
[0024]
Of the electrode pads 2, the electrode pads 2a and 2b are ground terminals (terminals to which a fixed potential is applied), and are electrically connected to the wiring-shaped electrodes 14. In the first embodiment, the ground terminal 2a is also electrically connected to the electrode 12a, but the electrode 12 electrically connected to the ground terminal may not be provided in some cases, such as when the mounting surface area is small. Is also possible.
If there is only one ground terminal, the secondary wiring 11 may be used to branch out and electrically connect a plurality of wiring-shaped electrodes.
[0025]
In the first embodiment, the wiring-shaped electrode 14 is electrically connected to the ground terminal. However, even when the connection is not made, the presence of the wiring-shaped electrode only improves the bonding strength after mounting. It is possible to prevent the radiation of electromagnetic waves from the semiconductor chip 1 to the outside, the effects of electromagnetic waves from the outside, and the effects of light from the outside. However, the shielding effect of the electromagnetic wave is far more improved when electrically connected to the ground terminal.
Further, in the first embodiment, the wiring-shaped electrode 14 is divided into two. However, even in this case, it is possible to improve the bonding strength after mounting, and to reduce electromagnetic wave radiation from the semiconductor chip 1 to the outside. This has the effect of preventing the effects of electromagnetic waves from the outside and the effects of light from the outside.
[0026]
FIG. 8 is an explanatory diagram illustrating an example of a mounting state of the semiconductor device. The mounting substrate 81 in FIG. 8 and FIGS. 6 and 7 described later is a surface on which the semiconductor device is mounted, and any object such as a printed circuit board, a semiconductor chip, and a semiconductor device can be applied to a mounting object. I can do it.
In the mounted state of the semiconductor device shown in FIG. 8, the external connection terminals 31 and 32 connect the electrodes 12 and 14 and the lands 91 and 92 (wiring) on the mounting board 81, respectively.
[0027]
FIG. 6 is an explanatory diagram showing an example of a method for obtaining the mounting state of the semiconductor device shown in FIG.
In this method, the material for the external connection terminals 31 and 32 is formed on the lands 91 and 92 of the mounting board 81 in advance. In this example, solder paste in the form of the external connection terminals 31 and 32 is printed on a desired region by a printing method, the mounting substrate 81 is aligned with the semiconductor device, and the connection is performed by performing a heat treatment in a reflow furnace or the like. .
[0028]
2A and 2B are a plan view and a cross-sectional view showing a configuration example in which bumps are formed on the electrodes 12 and the wiring-shaped electrodes 14 of the semiconductor device shown in FIG. 1. FIG. 2A shows the mounting of this semiconductor device. FIG. 2B is a cross-sectional view taken along line BB ′ in FIG. 2A.
In this semiconductor device, bumps 31 and 32 made of solder are formed on electrodes 12 and 14 in advance. The bump material is not particularly limited, but in this example, solder is used.
[0029]
FIG. 7 is an explanatory diagram showing an example of a method for obtaining a mounting state of the semiconductor device shown in FIG. 2 on a mounting substrate.
In the method shown in FIG. 6 described above, solder is printed on the mounting board 81. However, in the example shown in FIG. 7, bumps 31 and 32 made of solder are formed in advance on the semiconductor device. Therefore, the connection can be made by supplying only the flux or a small amount of solder to the mounting substrate 81. If the bumps 31 and 32 are formed on the semiconductor device in advance, it is not necessary to adjust the height, inclination, and the like of the semiconductor device when mounting the substrate, so that the semiconductor device can be easily mounted on the mounting substrate.
[0030]
In the first embodiment, the wiring-shaped electrode 14 is divided into two as an example, but this shape has the following advantages. That is, since there is a gap between the bumps connected to the wiring-shaped electrodes, it is possible to inject a liquid resin such as an underfill material from the gap after mounting. Therefore, if the injected liquid resin is cured, the bonding strength of the mounting can be further improved.
[0031]
When printing a material containing particles, such as a solder paste, on a mounting substrate (including a semiconductor device or the like), a metal mask is easier to print than a mesh screen because a printing material passes through the metal mask more easily. However, when the wiring-shaped electrode 14 is not divided, it is very difficult to manufacture the mask. However, since the mask is easily divided, the mask can be easily manufactured.
[0032]
FIG. 9 is an explanatory diagram illustrating an example of a manufacturing process of the semiconductor device illustrated in FIGS. 1 and 2. In consideration of the productivity, in the case of the semiconductor device shown in FIG. 1, it is preferable that the steps (a) to (c) are manufactured in wafer units, and that the individual steps are performed after the step (c). In the case of the semiconductor device shown in FIG. 2, the steps (a) to (e) are preferably manufactured in wafer units, and the individual steps are performed after the step (c). still. In FIG. 9, the overall view of the semiconductor wafer is omitted, and one semiconductor chip is illustrated.
Hereinafter, each of the steps (a) to (e) will be described.
In the step (a), an element (not shown), an electrode pad 2 and insulating layers 3 and 4 are formed in the semiconductor chip 1, and openings of the insulating layers 3 and 4 are formed in a region of the electrode pad 2. Is formed.
[0033]
In the step (b), the secondary wirings 11, 12, and 14 are formed on the semiconductor chip 1. The secondary wiring patterning method includes lift-off, electrolytic plating, electroless plating, etching, printing, and the like. Various methods such as a combined method are conceivable, and various wiring materials are also conceivable.
Here, Au / Ni / Cu is formed by electrolytic plating. When the electrode pad 2 is mainly composed of Al, a barrier layer (not shown) of Ti, Ti-W, Cr or the like is required. Here, a thin film of Ti-W is formed, and a Cu thin film (not shown) for further adhering and forming Cu plating is formed on the entire surface of the semiconductor chip 1 by sputtering.
[0034]
Next, after a photosensitive resist is applied and dried, patterning is performed by photolithography, and Cu, Ni, and Au are formed in this order so that the secondary wirings 11, 12, and 14 have a desired pattern.
After the plating is completed, the resist is removed with a stripping solution, and using the wiring patterns of the secondary wirings 11, 12, and 14 as a mask, the Cu, Ti-W sputtered film formed in regions other than the wiring patterns is removed with an etching solution. .
[0035]
In the step (c), the insulating layer 21 is formed. Here, various materials can be used. In the first embodiment, photosensitive polyimide is used.
First, a varnished state of this material is applied and dried. Next, patterning is performed by photolithography, and openings 22 and 23 are provided in the region of the electrode 12 on the secondary wirings 11, 12, and 14 and in the region of the wiring-shaped electrode 14, and cured by heat treatment.
In the case of the semiconductor device shown in FIG. 1, after the insulating layer 21 is formed, the semiconductor device is singulated by dicing or the like to be completed. In order to facilitate singulation, the insulating films 3, 4, 21 are preferably provided with openings in the dicing region in advance.
[0036]
In the case of the semiconductor device shown in FIG. 2, an example of the manufacturing method is as follows. In this case, considering the productivity, after the step (c), the step (d) and the subsequent steps are performed without performing the singulation. Various materials and forming methods can be considered for the bumps 31 and 32. Here, a printing method is used in which the electrodes 12 and the wiring-shaped electrodes 14 can be formed simultaneously and easily. That is, in step (d), after paste-like solder is printed on the electrode 12 and the wiring-shaped electrode 14 using a metal mask, in step (e), heat treatment is performed using a reflow furnace or the like. Form bumps. Next, when the semiconductor device is singulated, the semiconductor device shown in FIG. 2 is completed.
[0037]
Embodiment 2 FIG.
FIGS. 3A and 3B are a plan view and a cross-sectional view showing a configuration of an area array type semiconductor device according to a second embodiment of the present invention. FIG. FIG. 3B is a cross-sectional view taken along the line CC ′ in FIG. Here, only the configuration different from the semiconductor device of the first embodiment will be described.
In the above-described first embodiment, the wiring is routed from the electrode pad on the semiconductor chip to the wiring-shaped electrode 14 extending along the outer edge of the mounting surface. Since the electrode 14 is provided on the electrode pad 2, it is effective when the mounting surface of the semiconductor device is small.
[0038]
In the second embodiment, the opening 23 of the insulating layer 21 is provided on the secondary wiring 13a electrically connected to the ground terminal 2a of the semiconductor chip 1 on the mounting surface of the semiconductor device. The electrode 14 in the form of a wiring is formed so as to cross the line.
On the other hand, the insulating layer 21 exists between the electrode pad 2 other than the ground terminal (or the secondary wiring 13 connected to the electrode pad 2 other than the ground terminal) and the wiring-shaped electrode 14 (FIG. (See the vicinity of the right electrode pad 2 drawn in b)), and there is no electrical short. The other configuration is substantially the same as the configuration of the semiconductor device of the first embodiment, and a description thereof will not be repeated.
[0039]
FIG. 10 is an explanatory diagram showing an example of a manufacturing process of the semiconductor device shown in FIG. As in the case of the first embodiment, in consideration of productivity, when the bumps are not formed, it is preferable that the steps (a) to (d) are manufactured in units of wafers, and then the wafers are separated. When bumps are formed as in the semiconductor device shown in FIG. 3, it is preferable that the steps (a) to (f) are manufactured in wafer units, and that individual pieces are formed after the step (f). In FIG. 10, the entire semiconductor wafer is omitted and only one semiconductor chip is shown.
Hereinafter, each of the steps (a) to (f) will be described.
In the step (a), an element (not shown), an electrode pad 2 and insulating layers 3 and 4 are formed in the semiconductor chip 1, and openings of the insulating layers 3 and 4 are formed in a region of the electrode pad 2. Has formed.
[0040]
In the step (b), the secondary wirings 11, 12, and 13 on the semiconductor chip 1 can be formed by various methods as described in the first embodiment. Here, the secondary wirings are formed by electrolytic plating. However, here, the material of the secondary wirings 11, 12, and 13 is only Cu.
When the electrode pad 2 is mainly composed of Al, a barrier layer (not shown) of Ti, Ti-W, Cr or the like is required. Here, as in the first embodiment, a Ti-W thin film is formed, and a Cu thin film (not shown) is formed on the entire surface of the semiconductor chip 1 by sputtering so as to adhere and form Cu plating.
[0041]
Next, after applying and drying a photosensitive resist, the secondary wirings 11, 12, and 13 are formed by photolithography so as to have a desired pattern, and a Cu wiring is formed in the opening of the pattern by electrolytic plating.
After plating is completed, the resist is removed with a stripping solution, and using the wiring patterns of the secondary wirings 11, 12, and 13 as a mask, the Cu, Ti-W sputtered film formed in regions other than the wiring patterns is removed with an etching solution. .
[0042]
In the step (c), the photosensitive polyimide is patterned by photolithography. Although various materials can be considered as the material of the insulating layer 21, photosensitive polyimide is used here as in the first embodiment.
However, openings are formed in the region 12 on the secondary wirings 11, 12, and 13 and the regions 13a and 13b (see FIG. 3A) on the secondary wiring in which the wiring-shaped electrodes 14 are formed in a later step. 22 and an opening 23 are provided.
Here, by providing the openings 23 in the regions 13a and 13b, the regions 13a and 13b of the secondary wiring electrically connected to the ground terminals 2a and 2b (see FIG. 3A) and the wiring-shaped electrodes. 14 can be electrically connected. After forming the openings 22 and 23, the insulating layer 21 is cured by heat treatment.
[0043]
In the second embodiment, it is necessary to further provide a wiring-shaped electrode 14. Here, an electrolytic plating method is used from various methods.
In the step (d), a Cu thin film is formed by sputtering for this purpose. If necessary, a metal thin film having good adhesion to the underlying insulating layer 21 or the like may be formed below the Cu layer by sputtering or the like.
Next, a photosensitive resist is applied and dried, patterning is performed by photolithography, and a region where the wiring-shaped electrode 14 is to be formed and an opening of the region 12 are provided. When the configuration of the wiring-shaped electrode 14 and the electrode 15 formed in the region 12 is Au / Ni / Cu, Cu, Ni, and Au are formed here by electrolytic plating.
[0044]
The opening of the photosensitive resist may be formed only in the formation region of the wiring-shaped electrode 14, but in this case, only Cu is formed on the wiring-shaped electrode 14 at this stage, and the photosensitive resist and the Cu plating are formed. After removing the Cu thin film formed in unnecessary portions other than the pattern, an Au / Ni thin film is further formed on the wiring-shaped electrodes 14 and 15 by electroless plating or the like.
When the external connection terminals 31 and 32 are made of solder, Sn, which is a main component of the solder, easily diffuses into Cu. Therefore, it is necessary to form the Cu film with a thickness of several tens μm or more in the case of an electrode made of only Cu. Therefore, it is necessary to form Ni to be a barrier layer, and to form Au in order to prevent oxidation of Ni and improve wettability of solder.
[0045]
As described above, in the step of further forming Au / Ni by electroless plating or the like, since the process becomes very complicated, an opening in the photosensitive resist is also formed in the region of the electrode 12, and simultaneously with the formation of the wiring-shaped electrode 14, It is preferable to form Au / Ni / Cu. After the formation of the Au / Ni / Cu plating, the resist is removed with a stripping solution, and the Au / Ni / Cu plating layer formed in the region 12 and the region where the wiring-shaped electrode 14 is formed is used as a mask to form a sputtering in other regions. The film is etched.
[0046]
As in the case of the semiconductor device shown in FIG. 1 described above, when no bump is formed on the electrode 15 and the wiring-shaped electrode 14, the semiconductor wafer is singulated after the step (d) to obtain a semiconductor device. In the case of forming bumps, productivity is good if the step (e) and subsequent steps are performed without performing singulation here.
Although various types of bumps and a method for forming the bumps can be considered, in step (e), a solder paste is simultaneously printed on the electrode 15 and the wiring-shaped electrode 14 by a printing method, and in step (f), The bumps are formed by heating using a reflow furnace or the like. Thereafter, the semiconductor device shown in FIG. 3 is completed by singulation.
[0047]
Embodiment 3 FIG.
4A and 4B are a plan view and a cross-sectional view illustrating a configuration of an area array type semiconductor device according to a third embodiment of the present invention. FIG. 4A is a plan view of the semiconductor device as viewed from a mounting surface side. FIG. 4B is a cross-sectional view taken along line DD ′ of FIG. 4A. Here, only the configuration different from the semiconductor devices of the first and second embodiments will be described.
The first and second embodiments described above are the semiconductor devices in which the secondary wiring is formed on the semiconductor chip 1, while the third embodiment is the semiconductor device using the package substrate 41 on which the wiring is formed.
[0048]
The package substrate 41 includes a material in which an epoxy resin is contained in glass fiber, a polyimide material, a ceramic material, and the like. Some of the wirings are formed in a single layer or a plurality of layers. The method of mounting the semiconductor chip 1 on the package substrate 41 includes a face-up method (the back surface side of the semiconductor chip 1 is bonded to the package substrate 41; equivalent to FIG. 4) and a face-down method (the element surface side of the semiconductor chip 1 is packaged). Bonding to the substrate 41).
[0049]
In the face-up method, usually, the electrode pads 2 of the semiconductor chip 1 and the wirings 51, 52, 53 of the package substrate 41 are electrically connected by thin metal wires (bonding wires) 61.
In the face-down method, the electrode pads 2 of the semiconductor chip 1 and the wirings 51, 52, 53 of the package substrate 41 are electrically connected using bumps, anisotropic conductive films, or the like.
[0050]
In the third embodiment, a face-up method is shown as an example (FIG. 4). That is, the back surface side of the semiconductor chip 1 is bonded to the package substrate 41 with a die attach material (not shown), and the pads 52 of the package substrate 41 and the electrode pads 2 are electrically connected by thin metal wires (bonding wires) 61. . The pad 52 is electrically connected to a desired electrode 53 by the wiring 51. The pads 52a and 52b electrically connected to the ground terminals of the semiconductor chip 1 by the thin metal wires 61 have openings 45 in the insulating layer 42 on the back surface thereof, and are formed to cross the openings 45. It is electrically connected to the wiring-shaped electrode 54. The pad 52a is further connected to the electrode 53a via the wiring 51. The wiring-shaped electrode 54 extends along the outer edge of the mounting surface.
[0051]
Further, the pad 52 electrically connected to the electrode pad 2 other than the ground terminal is insulated by interposing the insulating layer 42 between the pad 52 and the wiring-shaped electrode 54. Such an arrangement of the wiring-shaped electrodes 54 is effective when the mounting surface of the semiconductor device is small.
In the semiconductor device of the third embodiment, the resin 71 is molded by a method called transfer molding, but there is also a method of dropping a liquid resin. Since this is formed for the purpose of protecting the semiconductor chip 1 from external physical and chemical damage, the semiconductor chip 1 may be protected by metal, glass, ceramics or the like other than resin.
[0052]
Embodiment 4 FIG.
FIGS. 5A and 5B are a plan view and a sectional view showing a configuration of an area array type semiconductor device according to a fourth embodiment of the present invention. FIG. 5A is a plan view of the semiconductor device viewed from the mounting surface side. FIG. 5B is a cross-sectional view taken along the line EE ′ of FIG. Here, only the configuration different from the semiconductor devices of the first to third embodiments will be described.
Embodiments 1 and 2 described above are the semiconductor devices in which the secondary wiring is formed on the semiconductor chip 1, and are effective especially when the electrode pads 2 are arranged on the peripheral (at the outer edge). In addition, when the existing semiconductor chip 1 is used even if it is not a peripheral type, it is effective because electrodes and the like can be freely arranged using secondary wiring.
[0053]
The semiconductor device according to the fourth embodiment is an example in which the electrode pads 2 are arranged at the center of the semiconductor chip 1 and it is not necessary to rearrange the electrodes and the like using the secondary wiring. The mounting surface of the semiconductor chip 1 is covered with an insulating layer 5, and the insulating layer 5 is provided with openings 6 and 7, respectively, so as to expose the electrode pads 2 and the wiring-shaped electrodes 2 '. I have.
[0054]
As in the fourth embodiment, even when the electrode pads 2 are densely provided on a part of the mounting surface, not on the entire mounting surface, the wiring-shaped electrode 2 ′ extending along the outer edge of the mounting surface may be used. Due to the presence, it is possible to prevent a problem that the semiconductor device is tilted due to a loss of balance when a bump is formed and mounted on a substrate.
As described above, when the semiconductor chip 1 is newly designed, the wiring-shaped electrode 2 ′ can be provided. However, in the existing case, the wiring-shaped electrode 2 ′ is replaced with the wiring electrode 2 ′ as in the first and second embodiments. It can also be formed by plating or the like. At this time, if the connection to the ground terminal is made by the secondary wiring, the electromagnetic wave shielding effect is further improved.
[0055]
The contents described in the first to fourth embodiments are of the surface mount type among the area array type semiconductor devices. However, as another example, pin-shaped external terminals are vertically arranged on the bottom surface of the package in a grid shape. It is also conceivable to use a pin grid array type which is arranged upright. In this case, the effect of shielding electromagnetic waves is more important than improving the bonding strength after mounting on the board. Thus, the structure of the present invention can be applied to various area array type semiconductor devices.
[0056]
【The invention's effect】
ADVANTAGE OF THE INVENTION According to the semiconductor device which concerns on this invention, while bonding strength after mounting to a board | substrate etc. can be improved, after mounting to a board | substrate etc., the electromagnetic wave radiation from a semiconductor device to the outside, It is possible to realize a semiconductor device capable of preventing the influence and the influence of external light. In addition, even when the electrodes are densely provided in a part of the mounting surface, not in the entirety, it is possible to prevent the semiconductor device from being out of balance and tilting.
[0057]
According to the semiconductor device of the present invention, the bonding strength after mounting on a substrate or the like can be improved, and after mounting on a substrate or the like, electromagnetic wave radiation from the semiconductor device to the outside and external A semiconductor device which can prevent the influence of electromagnetic waves and the influence of external light can be realized. Further, since an insulating material such as an underfill material can be injected, the bonding strength after mounting on a substrate or the like can be further improved. Further, when a printing method is used at the time of forming the bump, it can be easily manufactured because the pattern does not completely surround the masking area by the opening area of the print mask.
[0058]
According to the semiconductor device of the present invention, the bonding strength after mounting on a substrate or the like can be improved, and after mounting on a substrate or the like, electromagnetic wave radiation from the semiconductor device to the outside and external A semiconductor device that can more reliably prevent the effects of electromagnetic waves can be realized.
[0059]
According to the semiconductor device of the present invention, the bonding strength after mounting on a substrate or the like can be improved, and after mounting on a substrate or the like, electromagnetic wave radiation from the semiconductor device to the outside and external A semiconductor device which can prevent the influence of electromagnetic waves and the influence of external light can be realized. Further, even when the mounting surface of the semiconductor device is small, the wiring-shaped electrode can be provided.
[0060]
According to the semiconductor device of the present invention, the bonding strength after mounting on a substrate or the like can be improved, and after mounting on a substrate or the like, electromagnetic wave radiation from the semiconductor device to the outside and external A semiconductor device which can prevent the influence of electromagnetic waves and the influence of external light can be realized. Further, the ease of mounting can be improved.
[0061]
Further, according to the method of manufacturing a semiconductor device according to the present invention, a method of manufacturing a semiconductor device in which bumps can be simultaneously and easily formed on a wiring-shaped electrode and an electrode other than the wiring-shaped electrode is realized. You can do it.
[Brief description of the drawings]
1A and 1B are a plan view and a cross-sectional view illustrating a configuration of an embodiment of an area array type semiconductor device according to the present invention.
2A and 2B are a plan view and a cross-sectional view illustrating an example of a configuration in which bumps are formed on electrodes and wiring-shaped electrodes of the semiconductor device illustrated in FIG.
3A and 3B are a plan view and a cross-sectional view illustrating a configuration of an embodiment of an area array type semiconductor device according to the present invention;
4A and 4B are a plan view and a cross-sectional view illustrating a configuration of an embodiment of an area array type semiconductor device according to the present invention.
5A and 5B are a plan view and a cross-sectional view illustrating a configuration of an embodiment of an area array type semiconductor device according to the present invention.
6 is an explanatory diagram showing an example of a method for obtaining a mounting state of the semiconductor device shown in FIG.
FIG. 7 is an explanatory diagram showing an example of a method for obtaining a mounting state of the semiconductor device shown in FIG. 2 on a mounting board.
FIG. 8 is an explanatory diagram illustrating an example of a mounting state of a semiconductor device according to the present invention.
FIG. 9 is an explanatory view showing one example of a manufacturing process of the semiconductor device shown in FIGS. 1 and 2;
FIG. 10 is an explanatory diagram illustrating an example of a manufacturing process of the semiconductor device illustrated in FIG. 3;
FIG. 11 is a cross-sectional view illustrating a schematic structure example of a conventional semiconductor device.
FIG. 12 is a cross-sectional view illustrating a schematic structure example of a semiconductor device having a gull wing structure.
[Explanation of symbols]
1 semiconductor chip
2 electrode pad (electrode)
2 'electrode pad (wiring shaped electrode)
2a, 2b Electrode pad (electrode, ground terminal (terminal given fixed potential))
3,4,5,21,42,43 Insulating layer
6,7,22,23,44,45 opening
11, 13, 13a, 13b Secondary wiring
12, 12a Secondary wiring (electrode)
14,54 Wiring shape electrode
31, 32 Bump
41, 81 Mounting board
51 Wiring
52 Wiring (pad)
53 Wiring (electrode)
61 Fine metal wire (bonding wire)
91,92 Wiring (land)

Claims (6)

外部と接続する為の実装用電極を形成した実装面を有するエリアアレイ型の半導体装置において、
前記実装面の外縁部に沿って形成された配線形状の電極を有することを特徴とする半導体装置。In an area array type semiconductor device having a mounting surface on which mounting electrodes for connecting to the outside are formed,
A semiconductor device having wiring-shaped electrodes formed along the outer edge of the mounting surface. 前記配線形状の電極は、複数に分割されている請求項１記載の半導体装置。The semiconductor device according to claim 1, wherein the wiring-shaped electrode is divided into a plurality. 前記配線形状の電極は、グランド端子に接続されている請求項１又は２記載の半導体装置。The semiconductor device according to claim 1, wherein the wiring-shaped electrode is connected to a ground terminal. 前記実装面は、前記グランド端子又は該グランド端子に接続された前記配線形状の電極の外層側に絶縁層が設けられ、該絶縁層には開口部を設け、該開口部を横切るべく前記配線形状の電極を形成してある請求項３記載の半導体装置。The mounting surface is provided with an insulating layer on an outer layer side of the ground terminal or the wiring-shaped electrode connected to the ground terminal. 4. The semiconductor device according to claim 3, wherein said electrode is formed. 前記配線形状の電極にはバンプを形成してある請求項１乃至４の何れかひとつに記載の半導体装置。The semiconductor device according to claim 1, wherein a bump is formed on the wiring-shaped electrode. 請求項５に記載された半導体装置を製造する半導体装置の製造方法であって、
前記配線形状の電極には、印刷によりバンプを形成することを特徴とする半導体装置の製造方法。A method of manufacturing a semiconductor device according to claim 5, wherein the method comprises:
A method of manufacturing a semiconductor device, wherein a bump is formed on the wiring-shaped electrode by printing.
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Publication number Priority date Publication date Assignee Title
JP2007208243A (en) * 2006-02-01 2007-08-16 Samsung Electro Mech Co Ltd Ltcc module, and method of fabricating same
JP2009238905A (en) * 2008-03-26 2009-10-15 Nippon Telegr & Teleph Corp <Ntt> Mounting structure and mounting method for semiconductor element
JP4589450B1 (en) * 2009-08-13 2010-12-01 株式会社ＳＫＬｉｎｋ Circuit board manufacturing method
US8508046B2 (en) 2009-08-13 2013-08-13 Disco Corporation Circuit substrate and method of manufacturing same

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007208243A (en) * 2006-02-01 2007-08-16 Samsung Electro Mech Co Ltd Ltcc module, and method of fabricating same
JP2009238905A (en) * 2008-03-26 2009-10-15 Nippon Telegr & Teleph Corp <Ntt> Mounting structure and mounting method for semiconductor element
JP4589450B1 (en) * 2009-08-13 2010-12-01 株式会社ＳＫＬｉｎｋ Circuit board manufacturing method
JP2011061183A (en) * 2009-08-13 2011-03-24 Sk Link:Kk Method of manufacturing circuit board
US8508046B2 (en) 2009-08-13 2013-08-13 Disco Corporation Circuit substrate and method of manufacturing same

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