【０００１】
【発明の属する技術分野】
本発明は、素子領域上に外部接続用端子が設けられた半導体装置に関するものである。
【０００２】
【従来の技術】
半導体集積回路は、搭載される電子機器の高機能化および高性能化の進展に伴い、集積度（１つのチップ上に集積される半導体素子の数）の向上が求められている。また、同時に半導体集積回路を搭載したパッケージの小型化も求められている。そこで、加工寸法の微細化（デザインルールの縮小化）や新たな配線構造が模索されている。
【０００３】
さて、半導体集積回路のチップは、チップ内部の動作領域（素子領域）と、チップ表面に形成されるボンディングパッド領域とに大別できる。動作領域は、トランジスタ等の回路素子が形成された領域と回路素子間を繋ぐ配線（金属配線）の領域である。ボンディングパッド領域は、信号の入出力等のために半導体集積回路と外部とを接続する端子であるボンディングパッド（以下、パッドと称する）が形成されている領域である。パッドは、金の細線等を用いたワイヤボンディングにて外部と接続されており、通常、半導体基板の動作領域と重なる領域を避けてチップの周縁部に設けられている。これは、ボンディングを行う際に、パッドに加わる機械的な圧力等によってパッドに発生する応力が、回路素子が形成された動作領域へ印加されないようにするためである。
【０００４】
上記したような近年の半導体集積回路の高機能化や集積度の増大に伴い、上記動作領域では、回路素子間を繋ぐ配線が複雑かつ長くなっている。また、パッド領域では、配線の複雑化に伴って、パッドの数が数百個から千個近くにも増え、チップ表面におけるパッド領域の占める面積が増大している。
【０００５】
このような状況を背景に、層間絶縁膜を介して複数の配線層を積層する多層配線構造が提案されている。この多層配線構造によって、配線の自由度が増し、半導体集積回路の機能・性能、集積度の向上、あるいはチップの縮小化が可能となる。
【０００６】
さらにこの多層配線構造において、上記パッド領域を、従来のようなチップ周縁部ではなく、半導体基板の動作領域と重なる領域（動作領域の上部）に設け、さらなるチップの縮小化を図る手法が提案されている。
【０００７】
このようにパッド直下に回路素子や配線を配置する場合、ボンディング等の際にパッド上に加わる外部応力によってパッド直下の絶縁膜にクラックが発生し、パッドと直下の配線間にリークが発生したり、パッド直下のトランジスタ等の特性が変化するなどの問題がある。
【０００８】
この問題に関する従来技術として、特許文献１（特開２００２−３１９５８７号公報）がある。図６（ａ）〜（ｃ）に半導体装置における、従来のパッド形成部位の構成を示す。図６（ａ）はＮＰＮトランジスタ上に配線層を積層した半導体装置における、１つのパッド形成部位の平面図、図６（ｂ）は図６（ａ）に示すパッド形成部位の平面透過図、図６（ｃ）は図６（ａ）・（ｂ）に示すＣ−Ｃ’矢視断面図である。
【０００９】
図６（ｃ）に示すように、半導体装置４０は、ＮＰＮトランジスタ２５が形成されたＮ型エピタキシャル層２１、第１絶縁層２７、第１配線層２８、中間絶縁層３３、中間配線層３４、第２絶縁層２９、第２配線層３０、パッシベーション膜３１の積層構造を有する。
【００１０】
ＮＰＮトランジスタ２５は、Ｐ型拡散層２２（ベース）、半導体基板であるＮ型エピタキシャル層２１（コレクタ）、高濃度Ｎ型拡散層２３（エミッタ）を備えている。（図６（ｃ）参照）。また、ベース電極のオーム性接触を得るための高濃度Ｐ型拡散層２４、コレクタ電極のオーム性接触を得るための高濃度Ｎ型拡散層３５（図６（ｂ）参照）を備えている。なお、Ｎ型エピタキシャル層２１の上面に形成されたフィールド酸化膜２６は、ＮＰＮトランジスタ２５を他の半導体素子（トランジスタ等）から電気的に分離するためのものである。
【００１１】
このＮＰＮトランジスタ２５の上部には、第１絶縁層２７を介して第１配線層２８が積層されている。第１絶縁層２７は、ＮＰＮトランジスタ２５と第１配線層２８とを電気的に絶縁するものである。ＮＰＮトランジスタ２５のベース（Ｐ型拡散層２２）と第１配線層２８の配線の一部２８ｂとはコンタクトホール３８ｂを介して接続されており、同様に、エミッタ（高濃度Ｎ型拡散層２３）と第１配線層２８の配線の一部２８ｅとはコンタクトホール３８ｅによって接続され、コレクタ（Ｎ型エピタキシャル層２１）と第１配線２８の配線の一部２８ｃ（図６（ｂ）参照）とはコンタクトホール３８ｃによって接続されている。
【００１２】
また、第１配線層２８の上部には、中間絶縁層３３を介して中間配線層３４が積層されている。中間絶縁層３３は、第１配線層２８と中間配線層３４とを電気的に絶縁するものである。ただし、第１配線層２８の配線の一部２８ｅと中間配線層３４の配線とは、コンタクトホール３９ｅを介して接続されている。
【００１３】
また、中間配線層３４の上部には、第２絶縁層２９を介して第２配線層３０が積層されている。ここで、中間配線層３４に形成される配線パターンは、図６（ａ）〜（ｃ）に示すように格子状をなしている。このため、中間配線層３４上に形成される第２絶縁層２９および第２配線層３０の表面は凹凸をなす。
【００１４】
第２配線層３０の上部にはパッシベーション膜３１（図６（ｃ）参照）が形成されている。パッシベーション膜３１の一部には、パッド開口部３２が設けられており、外部に露出した第２配線層３０の表面がパッド４３となっている。
【００１５】
このように、パッド４３に凹凸をもたせることで、ボンディングの際などにかかる外部応力の作用面積を広げ、該外部応力を緩和することができる。
【００１６】
【特許文献１】
特開２００２−３１９５８７号公報（公開日：２００２年１０月３１日）
【００１７】
【発明が解決しようとする課題】
しかしながら、以上の従来の構成では、以下の課題がある。
すなわち、▲１▼中間配線層３４の配線パターンが格子状であるため、格子を形成する配線はすべて等電位となり、配線としての利用は１つの信号用に限定されてしまう。したがって、中間配線層３４は、配線層としての機能が低く、その上部のパッドに凹凸を持たせ、外部応力を緩和するためだけの特別な配線層となっている。そして換言すれば、上記従来の構成は、外部応力を緩和するために、特別な配線層（中間配線層３４）を設けた構成ともいえ、製造コストの増加を招来するものである。
【００１８】
また、▲２▼格子状のパターンでは、格子の内側、つまり格子の開口となる部分にエッチング液やエッチングガスが浸透しにくく、所望の格子状に形成することが困難という問題がある。また、エッチング液が残存しやすく、配線層が腐食する問題もある。これらの問題は、不良製品を増加させ、製造コストの増加を招来する。
【００１９】
本発明は、上記課題を解決するためになされたものであり、その目的は、耐外部応力性を有しつつ、小型で低製造コストの半導体装置を提供することにある。
【００２０】
【課題を解決するための手段】
本発明の半導体装置は、上記課題を解決するために、半導体基板の半導体素子を含む素子領域上に外部接続用端子が設けられた半導体装置であって、上記外部接続用端子の下部領域にストライプ形状を有する配線が形成されており、該ストライプ形状を有する配線によって、上記外部接続用端子表面が凹凸をなしていることを特徴としている。
【００２１】
まず、半導体素子とは、トランジスタやダイオード等の能動素子である。また、外部接続用端子（以下、パッドと称する）とは、半導体装置とその外部とを電気的に接続する端子である。
【００２２】
上記構成によれば、半導体基板には半導体素子を含む素子領域が形成されており、この素子領域上にストライプ形状を有する配線が形成され、さらに該ストライプ形状を有する配線の上部領域に、パッドが設けられている。
【００２３】
このように、パッドの下部領域にはストライプ形状を有する配線が形成されていることから、パッド表面は凹凸を有している。このように、表面に凹凸のあるパッドは、平坦なパッドと比較して、外部から応力がかかった場合に、この応力の作用面積を大きくし、パッドにかかる圧力を小さくする。これにより、パッドにかかる外部応力（例えば、ボンディングやプロービングの際にかかる圧力）が緩和されることになり、配線や半導体素子に伝わる外部応力を低減することができる。
【００２４】
また、ストライプ形状の配線は、従来のような格子状の配線と異なり、複数の電位を接続することができるため、複数の信号用として利用できる。これにより、外部応力を緩和するためのストライプ形状の配線が有効な回路構成要素となり、半導体装置（チップ）の高集積化および製造工程の簡略化、製造コストの低減化を実現することができる。
【００２５】
また、エッチング工程において、ストライプ形状のパターンは、格子状のパターンに比較して、エッチング液やエッチングガスを内部（ストライプ間）に浸透させやすく、またストライプ間から排出することも容易である。したがって、所望のストライプ形状の配線を容易に形成することができる。また、エッチング液等が残存するおそれも少ないため、配線層の腐食等の問題も回避することができる。これにより、不良製品の発生率を減少させ、製造コストを低減することができる。
【００２６】
また、本発明の半導体装置は、上記構成に加えて、上記ストライプ形状を有する配線が、上記半導体素子間を電気的に接続する配線と同一の配線層に形成されていることを特徴としている。
【００２７】
上記構成によれば、ストライプ形状を有する配線を形成するためだけの配線層を別途設ける必要がない。これにより、従来のように外部応力を緩和するためだけの特別な配線層が不要となり、半導体装置（チップ）の高集積化が可能であり、また、製造工程の簡略化、製造コストの低減化を実現することができる。
【００２８】
また、本発明の半導体装置は、上記構成に加えて、上記ストライプ形状を有する配線が、電気信号の伝達に用いられないダミー配線を含んでいることを特徴としている。
【００２９】
上記構成によれば、電気信号が伝達される配線が形成されていない領域にダミー配線を設けることで、パッド下部に位置する配線を容易にストライプ形状にすることができる。
【００３０】
また、本発明の半導体装置は、上記構成に加えて、上記半導体素子にバイポーラ型トランジスタが含まれていることを特徴としている。
【００３１】
上記構成のように、回路規模に比して比較的大きな回路面積を専有する、バイポーラ型トランジスタを半導体素子に用いた場合には、上記トランジスタの１つの電極に接続される層間配線（例えば、コンタクトホール）を複数設けることができる。したがって、これら層間配線に接続される配線をストライプ形状にすることが容易である。これにより、ストライプ形状を有する配線を別途形成しなくてすみ、半導体装置（チップ）の小型化が可能となる。
【００３２】
【発明の実施の形態】
〔実施の形態１〕
本発明の実施の形態１について図１に基づいて説明すれば、以下の通りである。
【００３３】
図１（ａ）（ｂ）に、本実施の形態にかかる半導体装置の構造を示す。図１（ａ）はＮＰＮトランジスタ上に配線層を積層した半導体装置における、１つのパッド形成部位の平面透過図、図１（ｂ）は図１（ａ）に示すパッド形成部位のＡ−Ａ’矢視断面図である。
【００３４】
図１（ｂ）に示すように、半導体装置２０は、Ｎ型エピタキシャル層１（半導体基板）、第１絶縁層７、第１配線層８、第２絶縁層９、第２配線層１０、パッシベーション膜１１の積層構造を有する。
【００３５】
Ｎ型エピタキシャル層１には、１個の大型のＮＰＮトランジスタ５（半導体素子）を含む素子領域１４が形成されている。
【００３６】
第１配線層８には、ストライプ形状を有する配線（８ｂ、８ｅ、８ｃ）が形成されており、第２配線層１０（ストライプ形状を有する配線（８ｂ、８ｅ、８ｃ）の上部）には、パッド１３（外部接続用端子）が形成されている。
【００３７】
まず、ＮＰＮトランジスタ５は大面積を有し、外部の静電気から半導体内部の回路を保護するものである。このＮＰＮトランジスタ５は、Ｐ型拡散層２（ベース）、Ｎ型エピタキシャル層１（コレクタ）、高濃度Ｎ型拡散層３（エミッタ）を備えている（図１（ｂ）参照）。また、ベース電極のオーム性接触を得るための高濃度Ｐ型拡散層４、コレクタ電極のオーム性接触を得るための高濃度Ｎ型拡散層１５（図１（ａ）参照）を備えている。また、図１には省略されているが、Ｎ型エピタキシャル層１には、該ＮＰＮトランジスタを他の素子と電気的に分離するためのＰ型分離拡散層が形成されている。
【００３８】
ＮＰＮトランジスタ５を含む素子領域１４上には、フィールド酸化膜６および第１絶縁層７を介して第１配線層８が積層されている。フィールド酸化膜６は、ＮＰＮトランジスタ５を他の半導体素子（トランジスタ等）から電気的に分離するためのものである。第１絶縁層７は、ＮＰＮトランジスタ５と第１配線層８とを電気的に絶縁するためのものである。
【００３９】
第１絶縁層７の形成にはＣＶＤ法等が用いられ、例えば、二酸化シリコンを成膜することで形成される。第１配線層８の形成にはスパッタ法等が用いられ、ターゲットとしてアルミニウムなどの導電性の高い金属材を使用し、これらの金属を成膜することで形成される。
【００４０】
ここで、図１（ａ）に示すように、第１配線層８には、ベース用配線８ｂ、エミッタ用配線８ｅ、コレクタ用配線８ｃがストライプ形状にパターンされている。
【００４１】
ベース用配線８ｂは、幹線部８ｂｂと４本のストライプ状の細線部８ｂ１〜８ｂ４で構成されており、細線部８ｂ１と８ｂ２は、各々２箇所ずつ、合計４箇所にてコンタクトホール１８ｂと接続されている。このコンタクトホール１８ｂを介して、ベース用配線８ｂとＮＰＮトランジスタ５のベース電極（高濃度Ｐ型拡散層４）とが接続されている。なお、コンタクトホールに接続されていない細線部８ｂ３、８ｂ４はダミー配線であり、配線（電気信号を伝達する配線）が形成されていない領域を埋め、パットの下部全体をストライプ形状にするためのものである。
【００４２】
エミッタ用配線８ｅは、幹線部８ｅｅと４本のストライプ状の細線部８ｅ１〜８ｅ４で構成されており、細線部８ｅ２〜８ｅ４は、各々２箇所ずつ、合計６箇所にてコンタクトホール１８ｅと接続されている。このコンタクトホール１８ｅを介して、エミッタ用配線８ｅとＮＰＮトランジスタ５のエミッタ電極（高濃度Ｎ型拡散層３）とが接続されている。なお、コンタクトホールに接続されていない細線部８ｅ１は、ストライプ形状を形成するためだけのダミー配線である。
【００４３】
コレクタ用配線８ｃは、幹線部８ｃｃと９本のストライプ状の細線部８ｃ１〜８ｃ９で構成されており、細線部８ｃ２〜８ｃ７は、各々１箇所ずつ、合計６箇所にてコンタクトホール１８ｃに接続されている。このコンタクトホール１８ｃを介して、コレクタ用配線８ｃとＮＰＮトランジスタ５のコレクタ電極（高濃度Ｎ型拡散層１５）とが接続されている。なお、コンタクトホールに接続されていないストライプ状の細線部８ｃ１、８ｃ８、８ｃ９は、ストライプ形状を形成するためだけのダミー配線である。
【００４４】
第１配線層８の上部には、第２絶縁層９を介して第２配線層１０が積層されている。第２絶縁層９は、例えば、低温で生成でき、水分の浸透を防ぐ目的のプラズマＣＶＤ法によるプラズマ窒化膜と、上部配線層の段差を緩やかにする目的のＰＳＧ膜の複合膜により形成される。これにより、第２絶縁層の表面（ストライプ形状を有する配線８ｂ、８ｅ、８ｃの上部にあたる部分）には凹凸が形成される。
【００４５】
第２配線層１０の形成には、スパッタ法等が用いられ、ターゲットとしてアルミニウムなどの導電性の高い金属材を使用し、これらの金属を成膜することで形成される。ここで、第２配線層１０の表面（凹凸を有する第２絶縁層の表面の上部にあたる部分）には凹凸が形成される。
【００４６】
第２配線層１０の上にはパッシベーション膜１１が形成されている。このパッシベーション膜１１は、低温で生成でき、水分の浸透を防ぐ目的でプラズマＣＶＤ法によるプラズマ窒化膜により形成されている。
【００４７】
第２配線層１０上のパッシベーション膜１１には、パッド開口部１２が設けられており、露出された凹凸を有する第２配線層１０の表面がパッド１３となっている。パッド１３は、半導体装置２０と外部とを電気的に接続するためのものである。
【００４８】
以上のように、本実施の形態１では、回路規模に比して比較的大きな回路面積を専有する、バイポーラ型トランジスタの半導体素子が形成されているため、該バイポーラ型トランジスタ５の１つの電極に接続されるコンタクトホール１８を複数（ベース用４個、エミッタ用６個、コレクタ用６個）設けることができる。したがって、これらコンタクトホール１８に接続される配線（８ｂ、８ｅ、８ｃ）をストライプ形状にすることが容易である。そして、パッド１３の直下領域にストライプ形状を有する配線が形成されていることによって、パッド１３の表面は凹凸をなす。そして、この表面に凹凸のあるパッド１３は、表面が平坦なパッドと比較して、外部から応力がかかった場合に、この応力の作用面積を大きくし、パッド１３にかかる圧力を小さくする。これにより、パッド１３にかかる外部応力（例えば、ボンディングやプロービングの際にかかる圧力）が緩和されることになり、配線やＮＰＮトランジスタ５に伝わる外部応力を低減させることができる。
【００４９】
また、ＮＰＮトランジスタ５に接続されている配線（８ｂ、８ｅ、８ｃ）がストライプ形状を有していることで、従来のように外部応力を緩和するためだけの特別な配線層が不要となり、半導体装置（チップ）の小型化、高集積化が可能であり、また、製造工程の簡略化、製造コストの低減化を実現することができる。
【００５０】
また、第１配線層８のエッチング工程において、エッチング液やエッチングガスを配線（８ｂ、８ｅ、８ｃ）のストライプ間に浸透させやすく、またストライプ間から排出することも容易である。したがって、所望のストライプ形状の配線を容易に形成することができる。また、エッチング液等が残存するおそれも少ないため、第１配線層８の腐食等の問題も回避することができる。これにより、不良製品の発生率を減少させ、製造コストを低減することができる。
【００５１】
図３は、第１配線層８をフラット形状にした場合（ケース１、図４（ａ）参照）及び、第１配線層８をストライプ形状にした場合（ケース２、図４（ｂ）参照）の、第１配線層８と第２配線層１０間に発生するリーク電流を比較したグラフである。
【００５２】
上記リーク電流は図５（ａ）〜（ｃ）に示す方法で測定する。すなわち、ケース１では、フラット形状の第１配線層８を用い（図４（ａ）参照）、図５（ｂ）中の矢印のように、パッド１３にウェハーテストプロービングを０〜３回行い、図５（ｃ）のように、第１配線層８と第２配線層１０間に２０Ｖを印加したときのリーク電流を測定する。ケース２では、ストライプ形状の第１配線層８を用い、ケース１と同様にリーク電流を測定する。ケース２ではストライプの幅及びその間隔を約３μｍとしている。なお、図５（ａ）〜（ｃ）は、模式図であり、ケース２におけるパッド１３表面の凹凸等は省略している。
【００５３】
図３に示されるグラフの横軸はウェハテストプローブ５０のパッド１３の表面からの沈み込み量と、ウェハーテストプロービングの繰り返し回数である。したがって、横軸右方向にそって、プロービング圧力が増加することになる。
なお、標準のプロービング条件は沈み込み量５０μｍでプロービング回数１回である。また、上記グラフの縦軸は第１配線層８と第２配線層１０間に発生するリーク電流（対数目盛）である。さらに、同図中×印はケース１のリーク電流、□印はケース２のリーク電流を示す。
【００５４】
上記グラフに示されるように、ケース２のリーク電流（□印）は、ケース１のリーク電流（×印）と比較して小さく、これらの差は、プロービング圧力が増加するほど顕著になる。この測定結果から、ストライプ形状の第１配線層８による外部応力の緩和効果が明確であるといえる。
【００５５】
〔実施の形態２〕
本発明の実施の形態２について図２（ａ）（ｂ）に基づいて説明すれば、以下の通りである。
【００５６】
実施の形態２では、半導体素子として、小面積のＮＰＮトランジスタ５が形成されている。図２（ａ）（ｂ）に、実施の形態２にかかる半導体装置の構造を示す。図２（ａ）は小型（小面積）のＮＰＮトランジスタ上に配線層を積層した半導体装置における、１つのパッド形成部位の平面透過図、図２（ｂ）は図２（ａ）に示すパッド形成部位のＢ−Ｂ’矢視断面図である。
【００５７】
図２（ｂ）に示すように、半導体装置２０は、Ｎ型エピタキシャル層１（半導体基板）、第１絶縁層７、第１配線層８、第２絶縁層９、第２配線層１０、パッシベーション膜１１の積層構造を有している。
【００５８】
実施の形態２では、小面積のＮＰＮトランジスタ５が形成されているため、１個のパッドの下部に、例えば、６個の小型ＮＰＮトランジスタを形成することができる（図２（ａ）参照）。これにより、第１配線層８の配線パターンが異なる。以下、実施の形態２における第１配線層８の配線パターンを説明する。
【００５９】
図２（ａ）に示すように、６個のＮＰＮトランジスタ５ａ〜５ｆのそれぞれには、ベース用配線８ｂ、エミッタ用配線８ｅ、コレクタ用配線８ｃが接続され、これらがストライプ形状にパターニングされている。
【００６０】
そして、図２（ｂ）に示すように、ＮＰＮトランジスタ５ａのベース用配線８ｂは、コンタクトホール１８ｂに接続されており、このコンタクトホール１８ｂを介して、ベース用配線８ｂとＮＰＮトランジスタ５ａのベース電極（高濃度Ｐ型拡散層４）とが接続されている。また、エミッタ用配線８ｅは、コンタクトホール１８ｅに接続されており、このコンタクトホール１８ｅを介して、エミッタ用配線８ｅとＮＰＮトランジスタ５ａのエミッタ電極（高濃度Ｎ型拡散層３）とが接続されている。また、コレクタ用配線８ｃは、コンタクトホール１８ｃに接続されており、このコンタクトホール１８ｃを介して、コレクタ用配線８ｃとＮＰＮトランジスタ５ａのコレクタ電極（高濃度Ｎ型拡散層１５）とが接続されている。
【００６１】
また、配線８ｘ、８ｙは、ＮＰＮトランジスタ５ａとは接続されておらず、それぞれ、ＮＰＮトランジスタ５ｅのコレクタ用配線およびベース用配線になっている。さらに、配線８ｄはどのＮＰＮトランジスタにも接続されておらず、ストライプ形状の配線を形成するためだけのダミー配線である。この配線８ｘ、８ｙ、ダミー配線８ｄによって、パッドの下部全体を容易にストライプ形状にすることができる。
【００６２】
ここで、ＮＰＮトランジスタ５ｅに接続された配線には、８ｘ’や８ｙ’のように、配線層を横切る（ストライプに対して直交する）部分が生じているが、パッド下部に位置する配線のごく一部であり、また格子のような形状にはなっていないことから、エッチング時のエッチング液の残留などのおそれは少なく、また、パッド１３に形成される凹凸の状態に与える影響もほとんどない。
【００６３】
なお、上記実施の形態１、２においては、パッドの下部領域には、ＮＰＮトランジスタが形成されているが、これに限定されない。パッドの下部領域にＭＯＳ型トランジスタが形成されていてもよいし、トランジスタ間をつなぐ配線が形成されていてもよい。
【００６４】
また、上記実施の形態１、２においては、配線層として第１配線層と第２配線層の２層が設けられているが、これに限定されない。パッドの下部領域にストライプ形状を有する配線が形成されておればよく、配線層が３層以上設けられていてもかまわない。
【００６５】
【発明の効果】
本発明の半導体装置は、以上のように、半導体基板の半導体素子を含む素子領域上に外部接続用端子が設けられた半導体装置であって、上記外部接続用端子の下部領域にストライプ形状を有する配線が形成されており、該ストライプ形状を有する配線によって、上記外部接続用端子表面が凹凸をなしていることを特徴としている。
【００６６】
上記構成によれば、パッド表面は凹凸を有し、この表面に凹凸のあるパッドは、平坦なパッドと比較して、外部から応力がかかった場合に、この応力の作用面積を大きくし、パッドにかかる圧力を小さくする。これにより、パッドにかかる外部応力（例えば、ボンディングやプロービングの際にかかる圧力）が緩和されることになり、配線や半導体素子に伝わる外部応力を低減することができるという効果を奏する。
【００６７】
また、ストライプ形状の配線は、従来のような格子状の配線と異なり、複数の電位を接続することができ、複数の信号用として利用できる。これにより、外部応力を緩和するためのストライプ形状の配線が有効な回路構成要素となり、半導体装置（チップ）の高集積化および製造工程の簡略化、製造コストの低減化を実現することができるという効果を奏する。
【００６８】
また、エッチング工程において、ストライプ形状のパターンは、格子状のパターンに比較して、エッチング液やエッチングガスを内部（ストライプ間）に浸透させやすく、またストライプ間から排出することも容易である。したがって、所望のストライプ形状の配線を容易に形成することができる。また、エッチング液等が残存するおそれも少ないため、配線層の腐食等の問題も回避することができる。これにより、不良製品の発生率を減少させ、製造コストを低減することができるという効果を奏する。
【００６９】
また、本発明の半導体装置は、上記構成に加えて、上記ストライプ形状を有する配線が、上記半導体素子間を電気的に接続する配線と同一の配線層に形成されていることを特徴としている。
【００７０】
上記構成によれば、ストライプ形状を有する配線を形成するためだけの配線層を別途設ける必要がない。これにより、従来のように外部応力を緩和するためだけの特別な配線層が不要となり、半導体装置（チップ）の高集積化が可能であり、また、製造工程の簡略化、製造コストの低減化を実現することができるという効果を奏する。
【００７１】
また、本発明の半導体装置は、上記構成に加えて、上記ストライプ形状を有する配線が、電気信号の伝達に用いられないダミー配線を含んでいることを特徴としている。
【００７２】
上記構成によれば、電気信号の伝達に用いる配線が形成されていない領域にダミー配線を設けることで、パッド下部に位置する配線を容易にストライプ形状にすることができるという効果を奏する。
【００７３】
また、本発明の半導体装置は、上記構成に加えて、上記半導体素子にバイポーラ型トランジスタが含まれていることを特徴としている。
【００７４】
上記構成によれば、ストライプ形状を有する配線を形成することが容易である。これにより、ストライプ形状を有する配線を別途形成する必要がなくなり、半導体装置（チップ）の小型化が可能となるという効果を奏する。
【図面の簡単な説明】
【図１】図１（ａ）は、本発明の実施の一形態に係る半導体装置の平面図である。
図１（ｂ）は、上記半導体装置のＡ−Ａ’矢視断面図である。
【図２】図２（ａ）は、本発明の実施の他の形態に係る半導体装置の平面図である。
図２（ｂ）は、上記半導体装置のＢ−Ｂ’矢視断面図である。
【図３】図３は、ケース１およびケース２におけるリーク電流を示すグラフである。
【図４】図４（ａ）は、上記ケース１を説明する説明図である。
図４（ｂ）は、上記ケース２を説明する説明図である。
【図５】図５は、図３におけるリーク電流の測定方法を示す模式図である。
【図６】図６（ａ）は、従来の半導体装置の平面図である。
図６（ｂ）は、上記半導体装置の平面透過図である。
図６（ｃ）は、上記半導体装置のＣ−Ｃ’矢視断面図である。
【符号の説明】
１ Ｎ型エピタキシャル層（半導体基板）
５、５ａ〜５ｆ ＮＰＮトランジタ（半導体素子）
８ 第１配線層（ストライプ形状を有する配線）
８ｄ ダミー配線
１３ パッド（外部接続用端子）
１４ 素子領域[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device having an external connection terminal provided on an element region.
[0002]
[Prior art]
2. Description of the Related Art With the advancement of higher functionality and higher performance of mounted electronic devices, improvement in the degree of integration (the number of semiconductor elements integrated on one chip) is required for semiconductor integrated circuits. At the same time, there is also a demand for miniaturization of packages on which semiconductor integrated circuits are mounted. Therefore, miniaturization of processing dimensions (reduction of design rules) and a new wiring structure are being sought.
[0003]
A chip of a semiconductor integrated circuit can be roughly divided into an operation area (element area) inside the chip and a bonding pad area formed on the chip surface. The operation region is a wiring (metal wiring) region connecting a region where a circuit element such as a transistor is formed and the circuit element. The bonding pad region is a region where bonding pads (hereinafter, referred to as pads), which are terminals for connecting a semiconductor integrated circuit to the outside for inputting and outputting signals, and the like, are formed. The pad is connected to the outside by wire bonding using a thin gold wire or the like, and is usually provided on the periphery of the chip so as to avoid a region overlapping with the operation region of the semiconductor substrate. This is to prevent stress generated in the pad due to mechanical pressure or the like applied to the pad during bonding from being applied to the operation region where the circuit element is formed.
[0004]
With the recent advancement of functions and the degree of integration of semiconductor integrated circuits as described above, in the above-mentioned operation region, wiring connecting circuit elements is complicated and long. In the pad region, the number of pads has increased from several hundreds to nearly 1,000 with the increase in wiring complexity, and the area occupied by the pad region on the chip surface has increased.
[0005]
Against this background, a multilayer wiring structure in which a plurality of wiring layers are stacked via an interlayer insulating film has been proposed. With this multilayer wiring structure, the degree of freedom of wiring is increased, and the function and performance of the semiconductor integrated circuit, the degree of integration can be improved, or the chip can be reduced.
[0006]
Further, in this multilayer wiring structure, a method has been proposed in which the pad region is provided not in the peripheral portion of the chip as in the related art but in a region overlapping with the operation region of the semiconductor substrate (upper portion of the operation region) to further reduce the chip size. ing.
[0007]
When arranging circuit elements and wiring directly under the pad in this manner, cracks occur in the insulating film immediately below the pad due to external stress applied to the pad during bonding or the like, and leakage may occur between the pad and the wiring immediately below. In addition, there is a problem that characteristics of a transistor and the like directly under the pad change.
[0008]
Patent Document 1 (Japanese Patent Application Laid-Open No. 2002-319587) is a conventional technique relating to this problem. 6A to 6C show the configuration of a conventional pad formation site in a semiconductor device. 6A is a plan view of one pad forming portion in a semiconductor device in which a wiring layer is stacked on an NPN transistor, and FIG. 6B is a plan transparent view of the pad forming portion shown in FIG. 6 (c) is a cross-sectional view taken along the line CC ′ shown in FIGS. 6 (a) and 6 (b).
[0009]
As shown in FIG. 6C, the semiconductor device 40 includes an N-type epitaxial layer 21 having an NPN transistor 25 formed thereon, a first insulating layer 27, a first wiring layer 28, an intermediate insulating layer 33, an intermediate wiring layer 34, It has a laminated structure of a second insulating layer 29, a second wiring layer 30, and a passivation film 31.
[0010]
The NPN transistor 25 includes a P-type diffusion layer 22 (base), an N-type epitaxial layer 21 (collector) as a semiconductor substrate, and a high-concentration N-type diffusion layer 23 (emitter). (See FIG. 6 (c)). Further, a high-concentration P-type diffusion layer 24 for obtaining ohmic contact with the base electrode and a high-concentration N-type diffusion layer 35 for obtaining ohmic contact with the collector electrode (see FIG. 6B) are provided. The field oxide film 26 formed on the upper surface of the N-type epitaxial layer 21 is for electrically isolating the NPN transistor 25 from other semiconductor elements (such as transistors).
[0011]
On the NPN transistor 25, a first wiring layer 28 is stacked via a first insulating layer 27. The first insulating layer 27 electrically insulates the NPN transistor 25 from the first wiring layer 28. The base (P-type diffusion layer 22) of the NPN transistor 25 and a part 28b of the wiring of the first wiring layer 28 are connected via a contact hole 38b, and similarly, the emitter (high-concentration N-type diffusion layer 23) And a part 28e of the wiring of the first wiring layer 28 is connected by a contact hole 38e, and the collector (N-type epitaxial layer 21) and a part 28c of the wiring of the first wiring 28 (see FIG. 6B) They are connected by a contact hole 38c.
[0012]
On the first wiring layer 28, an intermediate wiring layer 34 is laminated via an intermediate insulating layer 33. The intermediate insulating layer 33 electrically insulates the first wiring layer 28 from the intermediate wiring layer 34. However, a part 28e of the wiring of the first wiring layer 28 and the wiring of the intermediate wiring layer 34 are connected via a contact hole 39e.
[0013]
Further, a second wiring layer 30 is stacked on the intermediate wiring layer 34 with a second insulating layer 29 interposed therebetween. Here, the wiring pattern formed on the intermediate wiring layer 34 has a lattice shape as shown in FIGS. Therefore, the surfaces of the second insulating layer 29 and the second wiring layer 30 formed on the intermediate wiring layer 34 have irregularities.
[0014]
A passivation film 31 (see FIG. 6C) is formed above the second wiring layer 30. A pad opening 32 is provided in a part of the passivation film 31, and the surface of the second wiring layer 30 exposed to the outside is a pad 43.
[0015]
In this manner, by providing the pads 43 with irregularities, the working area of external stress applied during bonding or the like can be increased, and the external stress can be reduced.
[0016]
[Patent Document 1]
JP 2002-319587 A (Publication date: October 31, 2002)
[0017]
[Problems to be solved by the invention]
However, the above conventional configuration has the following problems.
That is, (1) since the wiring pattern of the intermediate wiring layer 34 is in the form of a grid, all the wirings forming the grid have the same potential, and the use as a wiring is limited to one signal. Therefore, the intermediate wiring layer 34 has a low function as a wiring layer, and is a special wiring layer only for making the pads on the upper surface thereof uneven so as to reduce external stress. In other words, the above-described conventional configuration can be said to be a configuration in which a special wiring layer (intermediate wiring layer 34) is provided in order to alleviate external stress, which causes an increase in manufacturing cost.
[0018]
Also, (2) the lattice-shaped pattern has a problem that it is difficult for the etching liquid or the etching gas to penetrate into the inside of the lattice, that is, a portion to be an opening of the lattice, and it is difficult to form the lattice in a desired shape. Further, there is also a problem that the etching solution easily remains and the wiring layer is corroded. These problems increase defective products and increase manufacturing costs.
[0019]
SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a small-sized and low-cost semiconductor device having resistance to external stress.
[0020]
[Means for Solving the Problems]
According to another aspect of the present invention, there is provided a semiconductor device in which an external connection terminal is provided on an element region including a semiconductor element of a semiconductor substrate, wherein a stripe is provided in a region below the external connection terminal. A wiring having a shape is formed, and the surface of the external connection terminal has an uneven surface due to the wiring having the stripe shape.
[0021]
First, a semiconductor element is an active element such as a transistor or a diode. Further, an external connection terminal (hereinafter, referred to as a pad) is a terminal for electrically connecting the semiconductor device to the outside.
[0022]
According to the above configuration, an element region including a semiconductor element is formed on the semiconductor substrate, a wiring having a stripe shape is formed on the element region, and a pad is formed in an upper region of the wiring having the stripe shape. Is provided.
[0023]
As described above, since the wiring having the stripe shape is formed in the lower region of the pad, the pad surface has irregularities. As described above, when a pad having an uneven surface has a stress applied from the outside, the pad has a larger acting area and a smaller pressure applied to the pad than a flat pad. As a result, external stress applied to the pad (for example, pressure applied during bonding or probing) is reduced, and external stress transmitted to the wiring and the semiconductor element can be reduced.
[0024]
Further, unlike a conventional grid-shaped wiring, a plurality of potentials can be connected to a striped wiring, so that the wiring can be used for a plurality of signals. As a result, stripe-shaped wiring for relaxing external stress becomes an effective circuit component, and high integration of a semiconductor device (chip), simplification of a manufacturing process, and reduction of a manufacturing cost can be realized.
[0025]
In the etching step, the stripe-shaped pattern makes it easier for the etching solution or etching gas to penetrate inside (between the stripes) and to be easily discharged from between the stripes, as compared with the lattice-shaped pattern. Therefore, a desired stripe-shaped wiring can be easily formed. In addition, since there is little possibility that an etchant or the like remains, problems such as corrosion of the wiring layer can be avoided. Thereby, the incidence of defective products can be reduced, and the manufacturing cost can be reduced.
[0026]
Further, in the semiconductor device of the present invention, in addition to the above structure, the stripe-shaped wiring is formed in the same wiring layer as a wiring for electrically connecting the semiconductor elements.
[0027]
According to the above configuration, it is not necessary to separately provide a wiring layer only for forming a wiring having a stripe shape. This eliminates the need for a special wiring layer only for relaxing external stress as in the related art, enables high integration of a semiconductor device (chip), simplifies the manufacturing process, and reduces the manufacturing cost. Can be realized.
[0028]
Further, in the semiconductor device of the present invention, in addition to the above-described structure, the wiring having the stripe shape includes a dummy wiring which is not used for transmitting an electric signal.
[0029]
According to the above configuration, by providing the dummy wiring in the region where the wiring for transmitting the electric signal is not formed, the wiring located under the pad can be easily formed into a stripe shape.
[0030]
In addition, a semiconductor device of the present invention is characterized in that in addition to the above structure, the semiconductor element includes a bipolar transistor.
[0031]
When a bipolar transistor occupying a relatively large circuit area as compared with the circuit scale is used for a semiconductor element as in the above configuration, an interlayer wiring (for example, a contact) connected to one electrode of the transistor is used. Holes). Therefore, it is easy to make the wiring connected to these interlayer wirings into a stripe shape. Accordingly, it is not necessary to separately form a wiring having a stripe shape, and the semiconductor device (chip) can be downsized.
[0032]
BEST MODE FOR CARRYING OUT THE INVENTION
[Embodiment 1]
The first embodiment of the present invention is described below with reference to FIG.
[0033]
1A and 1B show the structure of the semiconductor device according to the present embodiment. FIG. 1A is a plan perspective view of one pad forming portion in a semiconductor device in which a wiring layer is stacked on an NPN transistor, and FIG. 1B is an AA ′ of the pad forming portion shown in FIG. It is arrow sectional drawing.
[0034]
As shown in FIG. 1B, the semiconductor device 20 includes an N-type epitaxial layer 1 (semiconductor substrate), a first insulating layer 7, a first wiring layer 8, a second insulating layer 9, a second wiring layer 10, a passivation. It has a laminated structure of the film 11.
[0035]
An element region 14 including one large NPN transistor 5 (semiconductor element) is formed in the N-type epitaxial layer 1.
[0036]
Wirings (8b, 8e, 8c) having a stripe shape are formed on the first wiring layer 8, and on the second wiring layer 10 (above the wirings (8b, 8e, 8c) having the stripe shape), Pads 13 (terminals for external connection) are formed.
[0037]
First, the NPN transistor 5 has a large area and protects a circuit inside the semiconductor from external static electricity. The NPN transistor 5 includes a P-type diffusion layer 2 (base), an N-type epitaxial layer 1 (collector), and a high-concentration N-type diffusion layer 3 (emitter) (see FIG. 1B). Further, a high-concentration P-type diffusion layer 4 for obtaining ohmic contact with the base electrode and a high-concentration N-type diffusion layer 15 for obtaining ohmic contact with the collector electrode (see FIG. 1A) are provided. Although not shown in FIG. 1, the N-type epitaxial layer 1 is provided with a P-type isolation diffusion layer for electrically isolating the NPN transistor from other elements.
[0038]
On the element region 14 including the NPN transistor 5, a first wiring layer 8 is stacked via a field oxide film 6 and a first insulating layer 7. The field oxide film 6 is for electrically separating the NPN transistor 5 from other semiconductor elements (such as transistors). The first insulating layer 7 is for electrically insulating the NPN transistor 5 from the first wiring layer 8.
[0039]
The first insulating layer 7 is formed by using a CVD method or the like, for example, by forming silicon dioxide. The first wiring layer 8 is formed by using a sputtering method or the like, using a highly conductive metal material such as aluminum as a target and forming a film of these metals.
[0040]
Here, as shown in FIG. 1A, in the first wiring layer 8, a base wiring 8b, an emitter wiring 8e, and a collector wiring 8c are patterned in a stripe shape.
[0041]
The base wiring 8b is composed of a main line portion 8bb and four stripe-shaped thin line portions 8b1 to 8b4. The thin line portions 8b1 and 8b2 are connected to the contact hole 18b at a total of four locations, each of two locations. ing. Through this contact hole 18b, the base wiring 8b is connected to the base electrode (high-concentration P-type diffusion layer 4) of the NPN transistor 5. The thin wire portions 8b3 and 8b4 that are not connected to the contact holes are dummy wires, which fill the area where no wires (wires for transmitting electric signals) are formed and make the entire lower portion of the pad into a stripe shape. It is.
[0042]
The emitter wiring 8e is composed of a main line portion 8ee and four striped thin line portions 8e1 to 8e4. The thin line portions 8e2 to 8e4 are connected to the contact holes 18e at a total of six locations, each of which is two locations. ing. The emitter wiring 8e and the emitter electrode (high-concentration N-type diffusion layer 3) of the NPN transistor 5 are connected via the contact hole 18e. The thin line portion 8e1 not connected to the contact hole is a dummy wiring only for forming a stripe shape.
[0043]
The collector wiring 8c is composed of a trunk line portion 8cc and nine stripe-like thin line portions 8c1 to 8c9. ing. The collector wiring 8c and the collector electrode (high-concentration N-type diffusion layer 15) of the NPN transistor 5 are connected through the contact hole 18c. The striped thin line portions 8c1, 8c8, and 8c9 not connected to the contact holes are dummy wirings only for forming a stripe shape.
[0044]
A second wiring layer 10 is stacked on the first wiring layer 8 with a second insulating layer 9 interposed therebetween. The second insulating layer 9 is formed of, for example, a composite film of a plasma nitride film formed by a plasma CVD method for the purpose of preventing moisture penetration and a PSG film for the purpose of relaxing the step of the upper wiring layer, which can be formed at a low temperature. . As a result, irregularities are formed on the surface of the second insulating layer (portions corresponding to the upper portions of the wirings 8b, 8e, and 8c having a stripe shape).
[0045]
The second wiring layer 10 is formed by using a sputtering method or the like, using a highly conductive metal material such as aluminum as a target, and forming these metals. Here, irregularities are formed on the surface of the second wiring layer 10 (the portion corresponding to the upper part of the surface of the second insulating layer having irregularities).
[0046]
A passivation film 11 is formed on the second wiring layer 10. This passivation film 11 can be formed at a low temperature and is formed of a plasma nitride film by a plasma CVD method for the purpose of preventing the penetration of moisture.
[0047]
A pad opening 12 is provided in the passivation film 11 on the second wiring layer 10, and the surface of the second wiring layer 10 having the exposed unevenness serves as a pad 13. The pad 13 is for electrically connecting the semiconductor device 20 to the outside.
[0048]
As described above, in the first embodiment, since the semiconductor element of the bipolar transistor occupying a relatively large circuit area compared to the circuit scale is formed, one electrode of the bipolar transistor 5 is formed on one electrode of the bipolar transistor 5. A plurality of contact holes 18 to be connected (four for base, six for emitter, six for collector) can be provided. Therefore, it is easy to form the wiring (8b, 8e, 8c) connected to these contact holes 18 into a stripe shape. The surface of the pad 13 has irregularities due to the formation of the stripe-shaped wiring in the region directly below the pad 13. The pad 13 having an uneven surface has a larger acting area of the stress and a smaller pressure applied to the pad 13 when a stress is applied from the outside, as compared with a pad having a flat surface. As a result, external stress applied to the pad 13 (for example, pressure applied during bonding or probing) is reduced, and external stress transmitted to the wiring and the NPN transistor 5 can be reduced.
[0049]
In addition, since the wirings (8b, 8e, 8c) connected to the NPN transistor 5 have a stripe shape, a special wiring layer only for relaxing external stress as in the related art is not required, and the The device (chip) can be reduced in size and highly integrated, and the manufacturing process can be simplified and the manufacturing cost can be reduced.
[0050]
Further, in the etching step of the first wiring layer 8, an etching solution or an etching gas can easily permeate between the stripes of the wirings (8b, 8e, 8c) and can be easily discharged from between the stripes. Therefore, a desired stripe-shaped wiring can be easily formed. In addition, since there is little possibility that an etching solution or the like remains, problems such as corrosion of the first wiring layer 8 can be avoided. Thereby, the incidence of defective products can be reduced, and the manufacturing cost can be reduced.
[0051]
FIG. 3 shows a case where the first wiring layer 8 has a flat shape (case 1, see FIG. 4 (a)) and a case where the first wiring layer 8 has a stripe shape (case 2, see FIG. 4 (b)). 5 is a graph comparing the leakage currents generated between the first wiring layer 8 and the second wiring layer 10 of FIG.
[0052]
The leak current is measured by the method shown in FIGS. That is, in case 1, the first wiring layer 8 having a flat shape is used (see FIG. 4A), and wafer test probing is performed on the pad 13 0 to 3 times as shown by the arrow in FIG. As shown in FIG. 5C, a leakage current when 20 V is applied between the first wiring layer 8 and the second wiring layer 10 is measured. In Case 2, the leakage current is measured in the same manner as in Case 1, using the stripe-shaped first wiring layer 8. In Case 2, the width of the stripe and the interval between the stripes are set to about 3 μm. FIGS. 5A to 5C are schematic diagrams, in which the irregularities on the surface of the pad 13 in the case 2 are omitted.
[0053]
The horizontal axis of the graph shown in FIG. 3 represents the amount of sink of the wafer test probe 50 from the surface of the pad 13 and the number of repetitions of the wafer test probing. Therefore, the probing pressure increases along the right side of the horizontal axis.
The standard probing conditions are that the amount of sinking is 50 μm and the number of times of probing is one. The vertical axis of the above graph is a leak current (log scale) generated between the first wiring layer 8 and the second wiring layer 10. Further, in the same figure, the mark x indicates the leak current of Case 1, and the mark □ indicates the leak current of Case 2.
[0054]
As shown in the above graph, the leak current of Case 2 (marked by □) is smaller than the leak current of Case 1 (marked by ×), and these differences become more significant as the probing pressure increases. From this measurement result, it can be said that the effect of relaxing the external stress by the stripe-shaped first wiring layer 8 is clear.
[0055]
[Embodiment 2]
Embodiment 2 of the present invention will be described below with reference to FIGS. 2 (a) and 2 (b).
[0056]
In the second embodiment, a small-area NPN transistor 5 is formed as a semiconductor element. 2A and 2B show the structure of the semiconductor device according to the second embodiment. FIG. 2A is a plan perspective view of one pad formation site in a semiconductor device in which a wiring layer is stacked on a small (small area) NPN transistor, and FIG. 2B is a plan view of the pad formation shown in FIG. It is BB 'arrow sectional drawing of a site | part.
[0057]
As shown in FIG. 2B, the semiconductor device 20 includes an N-type epitaxial layer 1 (semiconductor substrate), a first insulating layer 7, a first wiring layer 8, a second insulating layer 9, a second wiring layer 10, a passivation. It has a laminated structure of the film 11.
[0058]
In the second embodiment, since the NPN transistor 5 having a small area is formed, for example, six small NPN transistors can be formed below one pad (see FIG. 2A). Thus, the wiring pattern of the first wiring layer 8 is different. Hereinafter, the wiring pattern of the first wiring layer 8 according to the second embodiment will be described.
[0059]
As shown in FIG. 2A, a base wiring 8b, an emitter wiring 8e, and a collector wiring 8c are connected to each of the six NPN transistors 5a to 5f, and these are patterned in a stripe shape. .
[0060]
Then, as shown in FIG. 2B, the base wiring 8b of the NPN transistor 5a is connected to the contact hole 18b, and through the contact hole 18b, the base wiring 8b and the base electrode of the NPN transistor 5a. (High-concentration P-type diffusion layer 4). The emitter wiring 8e is connected to a contact hole 18e, and the emitter wiring 8e and the emitter electrode (high-concentration N-type diffusion layer 3) of the NPN transistor 5a are connected through the contact hole 18e. I have. The collector wiring 8c is connected to the contact hole 18c, and the collector wiring 8c and the collector electrode (high-concentration N-type diffusion layer 15) of the NPN transistor 5a are connected via the contact hole 18c. I have.
[0061]
The wirings 8x and 8y are not connected to the NPN transistor 5a, but serve as a collector wiring and a base wiring of the NPN transistor 5e, respectively. Further, the wiring 8d is not connected to any NPN transistor, and is a dummy wiring only for forming a stripe-shaped wiring. With the wirings 8x and 8y and the dummy wiring 8d, the entire lower part of the pad can be easily formed into a stripe shape.
[0062]
Here, the wiring connected to the NPN transistor 5e has a portion crossing the wiring layer (perpendicular to the stripe), such as 8x 'and 8y'. Since it is a part and does not have a lattice-like shape, there is little possibility that an etchant remains during etching, and there is almost no effect on the state of the unevenness formed on the pad 13.
[0063]
In the first and second embodiments, the NPN transistor is formed in the region below the pad. However, the present invention is not limited to this. A MOS transistor may be formed in a region below the pad, or a wiring connecting the transistors may be formed.
[0064]
Further, in the first and second embodiments, two layers of the first wiring layer and the second wiring layer are provided as the wiring layers, but the present invention is not limited to this. It is sufficient that a wiring having a stripe shape is formed in the lower region of the pad, and three or more wiring layers may be provided.
[0065]
【The invention's effect】
As described above, the semiconductor device of the present invention is a semiconductor device in which an external connection terminal is provided on an element region including a semiconductor element of a semiconductor substrate, and has a stripe shape in a region below the external connection terminal. A wiring is formed, and the surface of the external connection terminal is made uneven by the wiring having the stripe shape.
[0066]
According to the above configuration, the pad surface has irregularities, and the pad having the irregularities on the surface increases the acting area of the stress when stress is applied from the outside, as compared with the flat pad. Pressure on the As a result, the external stress applied to the pad (for example, the pressure applied during bonding or probing) is reduced, and the effect is obtained that the external stress transmitted to the wiring and the semiconductor element can be reduced.
[0067]
In addition, unlike a conventional grid-like wiring, a stripe-shaped wiring can connect a plurality of potentials and can be used for a plurality of signals. As a result, stripe-shaped wiring for relaxing external stress becomes an effective circuit component, and high integration of a semiconductor device (chip), simplification of a manufacturing process, and reduction of a manufacturing cost can be realized. It works.
[0068]
In the etching step, the stripe-shaped pattern makes it easier for the etching solution or etching gas to penetrate inside (between the stripes) and to be easily discharged from between the stripes, as compared with the lattice-shaped pattern. Therefore, a desired stripe-shaped wiring can be easily formed. In addition, since there is little possibility that an etchant or the like remains, problems such as corrosion of the wiring layer can be avoided. This has the effect of reducing the incidence of defective products and reducing manufacturing costs.
[0069]
Further, in the semiconductor device of the present invention, in addition to the above structure, the stripe-shaped wiring is formed in the same wiring layer as a wiring for electrically connecting the semiconductor elements.
[0070]
According to the above configuration, it is not necessary to separately provide a wiring layer only for forming a wiring having a stripe shape. This eliminates the need for a special wiring layer only for relaxing external stress as in the related art, enables high integration of a semiconductor device (chip), simplifies the manufacturing process, and reduces the manufacturing cost. Is achieved.
[0071]
Further, in the semiconductor device of the present invention, in addition to the above-described structure, the wiring having the stripe shape includes a dummy wiring which is not used for transmitting an electric signal.
[0072]
According to the above configuration, by providing the dummy wiring in a region where the wiring used for transmitting the electric signal is not formed, the wiring located under the pad can be easily formed into a stripe shape.
[0073]
In addition, a semiconductor device of the present invention is characterized in that in addition to the above structure, the semiconductor element includes a bipolar transistor.
[0074]
According to the above configuration, it is easy to form a wiring having a stripe shape. This eliminates the need to separately form a wiring having a stripe shape, and has an effect that the semiconductor device (chip) can be downsized.
[Brief description of the drawings]
FIG. 1A is a plan view of a semiconductor device according to an embodiment of the present invention.
FIG. 1B is a cross-sectional view of the semiconductor device taken along the line AA ′.
FIG. 2A is a plan view of a semiconductor device according to another embodiment of the present invention.
FIG. 2B is a cross-sectional view of the semiconductor device taken along the line BB ′.
FIG. 3 is a graph showing a leakage current in Case 1 and Case 2.
FIG. 4A is an explanatory diagram for explaining the case 1;
FIG. 4B is an explanatory diagram illustrating the case 2.
FIG. 5 is a schematic diagram showing a method for measuring a leak current in FIG. 3;
FIG. 6A is a plan view of a conventional semiconductor device.
FIG. 6B is a transparent plan view of the semiconductor device.
FIG. 6C is a cross-sectional view of the semiconductor device taken along line CC ′.
[Explanation of symbols]
1 N-type epitaxial layer (semiconductor substrate)
5,5a-5f NPN transistor (semiconductor element)
8 First wiring layer (wiring having stripe shape)
8d dummy wiring
13 pad (terminal for external connection)
14 element area
