JP2004303986A

JP2004303986A - Semiconductor integrated circuit

Info

Publication number: JP2004303986A
Application number: JP2003095958A
Authority: JP
Inventors: Kenji Mochimaru; 健志持丸
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-03-31
Filing date: 2003-03-31
Publication date: 2004-10-28
Anticipated expiration: 2023-03-31
Also published as: JP4594599B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit capable of preventing the occurrence of improper continuity or the like. <P>SOLUTION: The semiconductor integrated circuit is provided with a function block, a plurality of I/O cells 1i each outputting a signal received from the function block to an external circuit or outputting a signal received from the external circuit to the function block, formed layered via insulation films 41 to 43, and provided with wires 31, 33, 35 interconnected by contacts 44, 45; and bonding pads 2i each provided with wires 32, 34, 36 formed layered via the insulation films 41, 42, and a wire 37 formed to an upper layer of the wires 31 to 36 via an insulation film 43 and connected to the wire 35 by a contact 46. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に関する。
【０００２】
【従来の技術】
従来の半導体集積回路について、図９〜図１２を参照しながら説明する。図９は、従来の半導体集積回路の概要を示す図である。図９に示すように、この半導体集積回路１０１は、基板１０２を具備しており、基板１０２の中央部には、所定の機能を実現する機能ブロック１０３が形成されている。
また、機能ブロック１０３から受け取った信号を外部回路に出力し又は外部回路から受け取った信号を機能ブロック１０３に出力するＩ／Ｏセル１１１〜１１ｐが、機能ブロック１０３の外周に沿って形成されており、ボンディングパッド１２１〜１２ｐが、Ｉ／Ｏセル１１１〜１１ｐに並行するように形成されている。
【０００３】
図１０は、図９中のＩ／Ｏセル１１ｋ及びボンディングパッド１２ｋの近傍を拡大した図である。図１１は、半導体集積回路１０１の図１０中のＸＩ−ＸＩ’線における断面を示す図である。Ｉ／Ｏセル１１ｋは、配線１３１を具備し、ボンディングパッド１２ｋは、配線１３２〜１３４を具備する。
【０００４】
基板１０２上には、配線１３１が形成されており、基板１０２及び配線１３１上には、絶縁膜１４１が形成されている。
絶縁膜１４１上には、配線１３２が形成されており、配線１３２と配線１３１は、コンタクト１５１、１５２によって接続されている。
【０００５】
絶縁膜１４１及び配線１３２上には、絶縁膜１４２が形成されており、絶縁膜１４２上には、配線１３３が形成されている。配線１３３と配線１３２は、コンタクト１５３、１５４によって接続されている。
絶縁膜１４２及び配線１３３上には、絶縁膜１４３が形成されており、絶縁膜１４３上には、配線１３４が形成されている。配線１３４と配線１３３は、コンタクト１５５、１５６によって接続されている。
【０００６】
図１２は、ボンディングパッド１２ｋにワイヤボンディングを行った様子を示す図である。図１２に示すように、配線１３４には、導体で構成されるボンディング部材１４７によって、ワイヤ１４８が電気的に接続されている。また、ボンディング部材１４７によって、配線１３４の中央部に孔が形成され、配線１３４の一部が配線１３３に接続している。
【０００７】
従来の半導体集積回路１０１においては、多層構造の配線層及び絶縁膜が、ワイヤボンディング時の衝撃を吸収する。しかしながら、コンタクト１５５、１５６の強度不足により、ワイヤボンディング時に配線１３４とコンタクト１５５、１５６との間、又は、配線１３３とコンタクト１５５、１５６との間に隙間が生じ、ワイヤ１４８〜配線１３１間の導通不良が発生する場合があった。
また、従来の半導体集積回路１０１においては、配線１３４〜配線１３１間の浮遊容量が大きいため、動作速度の高速化の妨げとなっていた。
【０００８】
ところで、信頼性の高い外部との電気的な接続が可能な薄膜多層配線基板が知られている（例えば、特許文献１参照）。
【０００９】
しかしながら、特許文献１に掲載された薄膜多層配線基板は、支持基板の主面上に多層配線部および外部との電気的接続をなすＩ／Ｏ端子部が形成されて成る薄膜多層配線基板において、Ｉ／Ｏ端子部が多層配線部の支持基板面に隣接する第１の配線層を構成する金属と同種の金属から成る複数に分離されている下地層、各下地層の周縁部並びに外周辺部の配線パターンが存在しない領域面を被覆する第１の配線層と第２の配線層との層間絶縁層と同種の絶縁体から成る端子部保護層、および多層配線部の第２の配線層以降のいずれかの配線層を構成する金属と同種の金属から成りその配線層に接続し、他端が対応する下地層の露出面に接続するコンタクト層を具備した構成を成しているものであり、ワイヤボンディング時の衝撃を吸収するのには適していない。
【００１０】
【特許文献１】
特開平６−３７４５０号公報（第２頁、図１）
【００１１】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、ワイヤボンディングによる導通不良の発生を防止することができ、動作速度を高速化することができる半導体集積回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
以上の課題を解決するため、本発明の第１の観点に係る半導体集積回路は、第１の領域において所望の機能ブロックが形成され、複数の第２の領域において複数の入出力回路がそれぞれ形成された半導体基板と、半導体基板上に絶縁膜を介して形成された複数の配線層であって、各々の配線層が複数の第３の領域においてそれぞれ形成された複数の配線を含み、各々の第３の領域において最上層の配線層に形成された配線の少なくとも一部分がボンディングパッドを構成し、ボンディングパッドがそれぞれの第２の領域において絶縁膜に形成された開口を通してそれぞれの入出力回路に電気的に接続されている、複数の配線層とを具備する。
【００１３】
ここで、第３の領域の各々において最上層以外の配線層に形成された配線が、いずれの入出力回路にも電気的に接続されていないこととしても良い。また、第３の領域の各々において最上層以外の配線層に形成された配線が、最上層の配線層に形成されたボンディングパッドが接続されているのと同一の入出力回路に電気的に接続されていることとしても良い。
【００１４】
以上の構成によれば、ワイヤボンディングによる導通不良の発生を防止するとともに、動作速度を高速化することができる。
【００１５】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施の形態について説明する。
図１は、本発明の第１の実施形態に係る半導体集積回路を示す図である。図１に示すように、半導体集積回路１は、基板２を具備しており、基板２の中央部には、所定の機能を実現する機能ブロック３が形成されている。
また、機能ブロック３から受け取った信号を外部回路に出力し又は外部回路から受け取った信号を機能ブロック３に出力するＩ／Ｏセル１１〜１ｎが、機能ブロック３の外周に沿って形成されており、ボンディングパッド２１〜２ｎが、Ｉ／Ｏセル１１〜１ｎに並行するように形成されている。
【００１６】
図２は、図１中のＩ／Ｏセル１ｉ及びボンディングパッド２ｉの近傍を拡大した図である。図３は、半導体集積回路１の図２中のＩＩＩ−ＩＩＩ’線における断面を示す図である。Ｉ／Ｏセル１ｉは、配線３１、３３、３５を具備し、ボンディングパッド２ｉは、配線３２、３４、３６、３７を具備する。
【００１７】
基板２上には、配線３１、３２が形成されており、基板２及び配線３１、３２上には、絶縁膜４１が形成されている。
絶縁膜４１上には、配線３３、３４が形成されており、配線３３と配線３１は、コンタクト４４によって接続されている。絶縁膜４１及び配線３３、３４上には、絶縁膜４２が形成されている。
絶縁膜４２上には、配線３５、３６が形成されており、配線３５と配線３３は、コンタクト４５によって接続されている。絶縁膜４２及び配線３５、３６上には、絶縁膜４３が形成されている。
絶縁膜４３上には、配線３７が形成されており、配線３７と配線３５は、コンタクト４６によって接続されている。
【００１８】
図４は、ボンディングパッド２ｉにワイヤボンディングを行った様子を示す図である。図４に示すように、配線３７には、導体で構成されるボンディング部材４７によって、ワイヤ４８が電気的に接続されている。また、ボンディング部材４７によって、配線３７の中央部に孔が形成され、配線３７の一部が配線３６に接続している。
【００１９】
ここで、半導体集積回路１を従来の半導体集積回路１０１（図１２参照）と比較する。半導体集積回路１においては、半導体集積回路１０１におけるボンディングパッド１５５、１５６に相当するものは具備していないが、配線３２、３４、３６及び絶縁膜４１〜４３が、ワイヤボンディング時の衝撃を吸収し、半導体集積回路１の破壊を防止する。従って、半導体集積回路１において、半導体集積回路１０１におけるボンディングパッド１５５、１５６に相当するものを具備していないことによる問題は生じない。
【００２０】
また、半導体集積回路１０１においては、ワイヤボンディング時に配線１３４とコンタクト１５５、１５６との間、又は、配線１３３とコンタクト１５５、１５６との間に隙間が生じ、ワイヤ１４８〜配線１３１間の導通不良が生ずる場合があった。一方、半導体集積回路１においては、ワイヤボンディング時の衝撃がコンタクト４６には伝達されないため、ワイヤ４８〜配線３１間の導通不良の発生を防止することができる。
【００２１】
さらに、従来の半導体集積回路１０１においては、配線１３４〜配線１３１間の浮遊容量が大きいが、半導体集積回路１においては、配線３７〜配線３１間の浮遊容量が小さい。そのため、半導体集積回路１の動作速度を高速化することができる。
【００２２】
次に、本発明の第２の実施形態について説明する。図５は、本発明の第２の実施形態に係る半導体集積回路を示す図である。図５に示すように、半導体集積回路５１は、基板５２を具備しており、基板５２の中央部には、所定の機能を実現する機能ブロック５３が形成されている。
また、機能ブロック５３から受け取った信号を外部回路に出力し又は外部回路から受け取った信号を機能ブロック５３に出力するＩ／Ｏセル６１〜６ｍが、機能ブロック５３の外周に沿って形成されており、ボンディングパッド７１〜７ｍが、Ｉ／Ｏセル６１〜７ｍに並行するように形成されている。
【００２３】
図６は、図５中のＩ／Ｏセル６ｊ及びボンディングパッド７ｊの近傍を拡大した図である。図７は、半導体集積回路５１の図６中のＶＩＩ−ＶＩＩ’線における断面を示す図である。Ｉ／Ｏセル６ｊは、配線８１を具備し、ボンディングパッド７ｊは、配線８２〜８４を具備する。
【００２４】
基板５２上には、配線８１が形成されており、基板５２及び配線８１上には、絶縁膜９１が形成されている。
絶縁膜９１上には、配線８２が形成されており、配線８２と配線８１は、コンタクト９４によって接続されている。絶縁膜９１及び配線８２上には、絶縁膜９２が形成されている。
絶縁膜９２上には、配線８３が形成されており、配線８３と配線８２は、コンタクト９５によって接続されている。絶縁膜９２及び配線８３上には、絶縁膜９３が形成されている。
絶縁膜９３上には、配線８４が形成されており、配線８４と配線８３は、コンタクト９６によって接続されている。
【００２５】
図８は、ボンディングパッド７ｊにワイヤボンディングを行った様子を示す図である。図８に示すように、配線８４には、導体で構成されるボンディング部材９７によって、ワイヤ９８が電気的に接続されている。また、ボンディング部材９７によって、配線８４に孔が形成され、配線８４の一部が配線８３に接続している。
【００２６】
ここで、半導体集積回路５１を従来の半導体集積回路１０１（図１２参照）と比較する。半導体集積回路５１においては、半導体集積回路１０１におけるボンディングパッド１５５、１５６に相当するものは具備していないが、配線８１〜８３及び絶縁膜９１〜９３が、ワイヤボンディング時の衝撃を吸収し、半導体集積回路５１の破壊を防止する。従って、半導体集積回路５１において、半導体集積回路１０１におけるボンディングパッド１５５、１５６に相当するものを具備していないことによる問題は生じない。
【００２７】
また、半導体集積回路１０１においては、ワイヤボンディング時に配線１３４とコンタクト１５５、１５６との間、又は、配線１３３とコンタクト１５５、１５６との間に隙間が生じ、ワイヤ１４８〜配線１３１間の導通不良が生ずる場合があった。一方、半導体集積回路５１においては、ワイヤボンディング時の衝撃がコンタクト９６には伝達されないため、ワイヤ９８〜配線８１間の導通不良の発生を防止することができる。
【００２８】
さらに、半導体集積回路５１を半導体集積回路１と比較する。半導体集積回路５１においては、ワイヤ９８とコンタクト９５との間が、ワイヤ９８〜配線８４〜コンタクト９６〜配線８３〜コンタクト９５の経路で導通されるほか、ワイヤ９８〜配線８４〜配線８３〜コンタクト９５の経路によっても導通される。従って、半導体集積回路５１においては、ワイヤ９８〜配線８１間の導通をより確実にすることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体集積回路を示す図。
【図２】図１のボンディングパッド２ｉの拡大図。
【図３】図２のＩＩＩ−ＩＩＩ’線における断面図。
【図４】図３において、ボンディングが行われた様子を示す図。
【図５】本発明の第２実施形態に係る半導体集積回路を示す図。
【図６】図５のボンディングパッド７ｊの拡大図。
【図７】図６のＶＩＩ−ＶＩＩ’線における断面図。
【図８】図７において、ボンディングが行われた様子を示す図。
【図９】従来の半導体集積回路を示す図。
【図１０】図９のボンディングパッド１２ｋの拡大図。
【図１１】図１０のＸＩ−ＸＩ’線における断面図。
【図１２】図１１において、ボンディングが行われた様子を示す図。
【符号の説明】
１、５１、１０１半導体集積回路、２、５２、１０２基板、３、５３、１０３機能ブロック、１１〜１ｎ、６１〜６ｍ、１１１〜１１ｐＩ／Ｏセル、２１〜２ｎ、７１〜７ｍ、１２１〜１２ｐボンディングパッド、３１〜３７、８１〜８４、１３１〜１３４配線、４１〜４３、９１〜９３、１４１〜１４３絶縁膜、４４〜４６、９４〜９６、１５１〜１５６コンタクト、４７、９７、１４７ボンディング部材、４８、９８、１４８ワイヤ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor integrated circuit.
[0002]
[Prior art]
A conventional semiconductor integrated circuit will be described with reference to FIGS. FIG. 9 is a diagram showing an outline of a conventional semiconductor integrated circuit. As shown in FIG. 9, the semiconductor integrated circuit 101 includes a substrate 102, and a functional block 103 for realizing a predetermined function is formed in the center of the substrate 102.
Further, I / O cells 111 to 11p for outputting a signal received from the functional block 103 to an external circuit or outputting a signal received from the external circuit to the functional block 103 are formed along the outer periphery of the functional block 103. , Bonding pads 121 to 12p are formed in parallel with the I / O cells 111 to 11p.
[0003]
FIG. 10 is an enlarged view of the vicinity of the I / O cell 11k and the bonding pad 12k in FIG. FIG. 11 is a diagram showing a cross section of the semiconductor integrated circuit 101 taken along line XI-XI ′ in FIG. The I / O cell 11k has a wiring 131, and the bonding pad 12k has wirings 132 to 134.
[0004]
A wiring 131 is formed over the substrate 102, and an insulating film 141 is formed over the substrate 102 and the wiring 131.
A wiring 132 is formed over the insulating film 141, and the wiring 132 and the wiring 131 are connected by contacts 151 and 152.
[0005]
An insulating film 142 is formed over the insulating film 141 and the wiring 132, and a wiring 133 is formed over the insulating film 142. The wiring 133 and the wiring 132 are connected by contacts 153 and 154.
An insulating film 143 is formed over the insulating film 142 and the wiring 133, and a wiring 134 is formed over the insulating film 143. The wiring 134 and the wiring 133 are connected by contacts 155 and 156.
[0006]
FIG. 12 is a diagram illustrating a state in which wire bonding is performed on the bonding pad 12k. As shown in FIG. 12, a wire 148 is electrically connected to the wiring 134 by a bonding member 147 formed of a conductor. Further, a hole is formed in the center of the wiring 134 by the bonding member 147, and a part of the wiring 134 is connected to the wiring 133.
[0007]
In the conventional semiconductor integrated circuit 101, the wiring layer and the insulating film having the multilayer structure absorb the shock at the time of wire bonding. However, due to insufficient strength of the contacts 155 and 156, a gap is generated between the wiring 134 and the contacts 155 and 156 or between the wiring 133 and the contacts 155 and 156 during wire bonding, and conduction between the wires 148 and 131 is performed. In some cases, defects occurred.
In the conventional semiconductor integrated circuit 101, the stray capacitance between the wiring 134 and the wiring 131 is large, which hinders an increase in operating speed.
[0008]
By the way, a thin film multilayer wiring board capable of highly reliable external electrical connection is known (for example, see Patent Document 1).
[0009]
However, the thin-film multilayer wiring board disclosed in Patent Document 1 is a thin-film multilayer wiring board in which a multilayer wiring portion and an I / O terminal portion for making an electrical connection with the outside are formed on a main surface of a support substrate. An underlayer in which an I / O terminal portion is separated into a plurality of metals of the same kind as a metal constituting a first wiring layer adjacent to the support substrate surface of the multilayer wiring portion, a peripheral portion of each underlayer, and an outer peripheral portion A terminal portion protection layer made of the same kind of insulator as an interlayer insulating layer between the first wiring layer and the second wiring layer covering an area where no wiring pattern exists, and a second wiring layer and subsequent layers of the multilayer wiring portion And a contact layer connected to the wiring layer and having the other end connected to the exposed surface of the corresponding underlying layer. Absorbs shocks during wire bonding Not suitable for.
[0010]
[Patent Document 1]
JP-A-6-37450 (page 2, FIG. 1)
[0011]
[Problems to be solved by the invention]
In view of the above, an object of the present invention is to provide a semiconductor integrated circuit that can prevent occurrence of conduction failure due to wire bonding and can increase the operation speed.
[0012]
[Means for Solving the Problems]
In order to solve the above problems, in a semiconductor integrated circuit according to a first aspect of the present invention, a desired functional block is formed in a first region, and a plurality of input / output circuits are formed in a plurality of second regions. And a plurality of wiring layers formed on the semiconductor substrate via an insulating film, wherein each wiring layer includes a plurality of wirings respectively formed in a plurality of third regions. At least a part of the wiring formed in the uppermost wiring layer in the third region forms a bonding pad, and the bonding pad electrically connects to each input / output circuit through an opening formed in the insulating film in each second region. And a plurality of wiring layers which are electrically connected to each other.
[0013]
Here, the wiring formed in the wiring layer other than the uppermost layer in each of the third regions may not be electrically connected to any of the input / output circuits. Also, in each of the third regions, the wiring formed on the wiring layer other than the uppermost layer is electrically connected to the same input / output circuit to which the bonding pad formed on the uppermost wiring layer is connected. It is good that it is.
[0014]
According to the above configuration, it is possible to prevent the occurrence of conduction failure due to wire bonding and to increase the operation speed.
[0015]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a diagram illustrating a semiconductor integrated circuit according to a first embodiment of the present invention. As shown in FIG. 1, the semiconductor integrated circuit 1 includes a substrate 2, and a functional block 3 for realizing a predetermined function is formed in a central portion of the substrate 2.
Further, I / O cells 11 to 1n for outputting a signal received from the functional block 3 to an external circuit or outputting a signal received from the external circuit to the functional block 3 are formed along the outer periphery of the functional block 3. , Bonding pads 21 to 2n are formed in parallel with the I / O cells 11 to 1n.
[0016]
FIG. 2 is an enlarged view of the vicinity of the I / O cell 1i and the bonding pad 2i in FIG. FIG. 3 is a diagram showing a cross section of the semiconductor integrated circuit 1 taken along line III-III ′ in FIG. The I / O cell 1i includes wirings 31, 33, 35, and the bonding pad 2i includes wirings 32, 34, 36, 37.
[0017]
Wirings 31 and 32 are formed on the substrate 2, and an insulating film 41 is formed on the substrate 2 and the wirings 31 and 32.
Wirings 33 and 34 are formed on the insulating film 41, and the wiring 33 and the wiring 31 are connected by a contact 44. An insulating film 42 is formed on the insulating film 41 and the wirings 33 and 34.
Wirings 35 and 36 are formed on the insulating film 42, and the wiring 35 and the wiring 33 are connected by a contact 45. An insulating film 43 is formed on the insulating film 42 and the wirings 35 and 36.
A wiring 37 is formed on the insulating film 43, and the wiring 37 and the wiring 35 are connected by a contact 46.
[0018]
FIG. 4 is a diagram showing a state where wire bonding is performed on the bonding pad 2i. As shown in FIG. 4, a wire 48 is electrically connected to the wiring 37 by a bonding member 47 formed of a conductor. A hole is formed in the center of the wiring 37 by the bonding member 47, and a part of the wiring 37 is connected to the wiring 36.
[0019]
Here, the semiconductor integrated circuit 1 is compared with the conventional semiconductor integrated circuit 101 (see FIG. 12). Although the semiconductor integrated circuit 1 does not have the components corresponding to the bonding pads 155 and 156 in the semiconductor integrated circuit 101, the wirings 32, 34 and 36 and the insulating films 41 to 43 absorb the shock at the time of wire bonding. In addition, the destruction of the semiconductor integrated circuit 1 is prevented. Therefore, there is no problem due to the fact that the semiconductor integrated circuit 1 does not include those corresponding to the bonding pads 155 and 156 of the semiconductor integrated circuit 101.
[0020]
Further, in the semiconductor integrated circuit 101, a gap occurs between the wiring 134 and the contacts 155 and 156 or between the wiring 133 and the contacts 155 and 156 during wire bonding, and a conduction failure between the wires 148 and 131 is caused. Sometimes occurred. On the other hand, in the semiconductor integrated circuit 1, since the impact at the time of wire bonding is not transmitted to the contact 46, it is possible to prevent the occurrence of poor conduction between the wire 48 and the wiring 31.
[0021]
Further, in the conventional semiconductor integrated circuit 101, the stray capacitance between the wiring 134 and the wiring 131 is large, but in the semiconductor integrated circuit 1, the stray capacitance between the wiring 37 and the wiring 31 is small. Therefore, the operation speed of the semiconductor integrated circuit 1 can be increased.
[0022]
Next, a second embodiment of the present invention will be described. FIG. 5 is a diagram illustrating a semiconductor integrated circuit according to the second embodiment of the present invention. As shown in FIG. 5, the semiconductor integrated circuit 51 includes a substrate 52, and a functional block 53 for realizing a predetermined function is formed in the center of the substrate 52.
Further, I / O cells 61 to 6m for outputting a signal received from the functional block 53 to an external circuit or outputting a signal received from the external circuit to the functional block 53 are formed along the outer periphery of the functional block 53. , Bonding pads 71 to 7m are formed in parallel with the I / O cells 61 to 7m.
[0023]
FIG. 6 is an enlarged view of the vicinity of the I / O cell 6j and the bonding pad 7j in FIG. FIG. 7 is a diagram showing a cross section of the semiconductor integrated circuit 51 taken along line VII-VII ′ in FIG. The I / O cell 6j has a wiring 81, and the bonding pad 7j has wirings 82 to 84.
[0024]
A wiring 81 is formed on the substrate 52, and an insulating film 91 is formed on the substrate 52 and the wiring 81.
A wiring 82 is formed on the insulating film 91, and the wiring 82 and the wiring 81 are connected by a contact 94. On the insulating film 91 and the wiring 82, an insulating film 92 is formed.
A wiring 83 is formed on the insulating film 92, and the wiring 83 and the wiring 82 are connected by a contact 95. On the insulating film 92 and the wiring 83, an insulating film 93 is formed.
A wiring 84 is formed on the insulating film 93, and the wiring 84 and the wiring 83 are connected by a contact 96.
[0025]
FIG. 8 is a diagram showing a state in which wire bonding has been performed on the bonding pad 7j. As shown in FIG. 8, a wire 98 is electrically connected to the wiring 84 by a bonding member 97 formed of a conductor. Further, a hole is formed in the wiring 84 by the bonding member 97, and a part of the wiring 84 is connected to the wiring 83.
[0026]
Here, the semiconductor integrated circuit 51 is compared with the conventional semiconductor integrated circuit 101 (see FIG. 12). Although the semiconductor integrated circuit 51 does not include the components corresponding to the bonding pads 155 and 156 of the semiconductor integrated circuit 101, the wirings 81 to 83 and the insulating films 91 to 93 absorb the shock at the time of wire bonding, and The destruction of the integrated circuit 51 is prevented. Therefore, there is no problem due to the fact that the semiconductor integrated circuit 51 does not include those corresponding to the bonding pads 155 and 156 of the semiconductor integrated circuit 101.
[0027]
Further, in the semiconductor integrated circuit 101, a gap occurs between the wiring 134 and the contacts 155 and 156 or between the wiring 133 and the contacts 155 and 156 during wire bonding, and a conduction failure between the wires 148 and 131 is caused. Sometimes occurred. On the other hand, in the semiconductor integrated circuit 51, since the impact at the time of wire bonding is not transmitted to the contact 96, it is possible to prevent the occurrence of poor conduction between the wires 98 and the wiring 81.
[0028]
Further, the semiconductor integrated circuit 51 is compared with the semiconductor integrated circuit 1. In the semiconductor integrated circuit 51, conduction between the wire 98 and the contact 95 is established by the route of the wire 98, the wiring 84, the contact 96, the wiring 83, and the contact 95. Is also conducted by the path of. Therefore, in the semiconductor integrated circuit 51, conduction between the wires 98 to the wiring 81 can be further ensured.
[Brief description of the drawings]
FIG. 1 is a diagram showing a semiconductor integrated circuit according to a first embodiment of the present invention.
FIG. 2 is an enlarged view of a bonding pad 2i of FIG.
FIG. 3 is a sectional view taken along line III-III ′ of FIG. 2;
FIG. 4 is a diagram showing a state where bonding is performed in FIG. 3;
FIG. 5 is a diagram showing a semiconductor integrated circuit according to a second embodiment of the present invention.
FIG. 6 is an enlarged view of a bonding pad 7j in FIG. 5;
FIG. 7 is a sectional view taken along line VII-VII ′ of FIG. 6;
FIG. 8 is a view showing a state where bonding is performed in FIG. 7;
FIG. 9 is a diagram showing a conventional semiconductor integrated circuit.
FIG. 10 is an enlarged view of a bonding pad 12k in FIG. 9;
FIG. 11 is a sectional view taken along line XI-XI ′ in FIG. 10;
FIG. 12 is a diagram showing a state where bonding is performed in FIG. 11;
[Explanation of symbols]
1, 51, 101 semiconductor integrated circuit, 2, 52, 102 substrate, 3, 53, 103 functional blocks 11-1n, 61-6m, 111-11p I / O cells, 21-2n, 71-7m, 121- 12p bonding pad, 31-37, 81-84, 131-134 wiring, 41-43, 91-93, 141-143 insulating film, 44-46, 94-96, 151-156 contact, 47, 97, 147 bonding Member, 48, 98, 148 wire

Claims

A semiconductor substrate in which a desired functional block is formed in a first region, and a plurality of input / output circuits are formed in a plurality of second regions;
A plurality of wiring layers formed on the semiconductor substrate via an insulating film, wherein each wiring layer includes a plurality of wirings respectively formed in a plurality of third regions; At least a part of the wiring formed in the uppermost wiring layer forms a bonding pad, and the bonding pad is electrically connected to each input / output circuit through an opening formed in the insulating film in each second region. Said plurality of wiring layers;
A semiconductor integrated circuit comprising:

2. The semiconductor integrated circuit according to claim 1, wherein a wiring formed in a wiring layer other than the uppermost layer in each of the third regions is not electrically connected to any input / output circuit.

In each of the third regions, a wiring formed on a wiring layer other than the uppermost layer is electrically connected to the same input / output circuit to which a bonding pad formed on the uppermost wiring layer is connected. The semiconductor integrated circuit according to claim 1, wherein