【０００１】
【発明の属する技術分野】
本発明は、半導体装置におけるデカップル用容量の配置に関する。
【０００２】
【従来の技術】
半導体装置内に設けられたボンディングパッドは、保護回路等を経て内部回路に接続されている。従来、ボンディングパッドと基板との間には層間絶縁膜が設けられており、ボンディングパッドの下には、素子等が配置されていなかった。その理由は、ボンディングおよびテスト時のプロービングにより素子がダメージを受けることがあり、そのダメージを避ける必要があるからである（例えば、特許文献１または２参照）。
【０００３】
一方、素子と素子とを電気的に接続するため、半導体装置にはメタル配線層が設けられている。通常、半導体装置では、全ての領域が配線領域として使用されることはなく、配線が設けられていない領域が存在する。配線のない領域には、素子等も配置されていなかった。
【０００４】
外部電源等の変動を補償するため、半導体装置には、電源とＧＮＤとを電極とするデカップル容量を配置するのが通常である。デカップル容量を配置することにより、急激な外部電源の変動が生じた場合も容量に保持されていた電荷によって内部電圧が補償され、回路の誤動作を防止できるからである。半導体装置の高速化、高集積化に伴い、デカップル容量およびその設置位置を確保する必要性が高まっている。
【０００５】
【特許文献１】
特開平１０−７５１４６号公報（
【０００８】段落、図１、図２）
【特許文献２】
特開２０００−５８７６５号公報（
【０００６】段落）
【０００６】
【発明が解決しようとする課題】
従来は、ボンディングパッドの下や、配線領域以外の箇所に素子等を配置することがなかったため、デカップル容量も配置されることはなかった。よってボンディングパッド以外の箇所に容量を配置しなくてはならず、回路面積の増大は避けられなかった。
【０００７】
本発明の目的は、半導体装置においてデカップル容量を効率的に配置することである。
【０００８】
【課題を解決するための手段】
本発明の半導体装置は、パッドの下層に、ゲート電極を電源電極とする半導体のデカップル容量を有する。前記パッドの下層は前記ゲート電極で覆われている。これにより上記目的が達成される。
【０００９】
また本発明の別の半導体装置は、対向する２つの配線層を有し、各配線層は、回路要素が配置された第１の領域、および、前記第１の領域とは異なる第２の領域から構成されている。そして各配線層について、前記第２の領域の形状に基づいて得られる配線パターンを設け、一方の配線パターンを電源電極に接続し、他方の配線パターンを接地電極に接続している。これにより上記目的が達成される。
【００１０】
【発明の実施の形態】
以下、添付の図面を参照して本発明の実施の形態を説明する。図面では、同様の機能および構成の要素には、同じ参照符号を付している。なお本明細書において「半導体装置」とは、半導体チップ、半導体基板等の半導体を用いて構成された回路を含む。また「回路要素」とは、半導体装置を構成する回路上の素子、回路配線等の要素である。
【００１１】
（実施の形態１）
図１の（ａ）は、本発明による半導体装置１０（半導体集積回路）の構成を示す斜視断面図である。この図は、パッド３周辺の構成を明確にするためパッド３部分を拡大して示している。図１の（ｂ）は、パッド３周辺の上面図である。
【００１２】
以下図１の（ａ）を参照して、半導体装置１０のパッド３周辺の構成を説明する。半導体装置１０は、基板４上に形成されており、表面にパッド３を有する。パッド３は、例えばワイヤがボンディングされるボンディングパッド、テスト時に用いられる、いわゆるモニタパッドであり、使用するプロセスにおける最上層のメタルが利用される。パッド３は、図の矢印の方向に延び、保護回路等をへて内部回路に接続される。
【００１３】
パッド３の下層には、層間絶縁膜５が設けられ、さらに層間絶縁膜５の下に、ＭＯＳ容量が形成されている。ＭＯＳ容量は、ゲート電極１と、ソース電極２−１と、ドレイン電極２−２とにより構成され、外部電源等の変動を補償するためのデカップル容量として機能する。デカップル容量は電源に接続された電極（電源電極）と、ＧＮＤ端子に接続された電極（接地電極）とにより形成される。ゲート電極１は、ポリシリコン等で形成されて、メタル配線で外部電源（ＶＣＣ）（図示せず）へ接続される。またソース電極２−１およびドレイン電極２−２は拡散層２で形成され、メタル配線で半導体装置１０のＧＮＤ端子（図示せず）と接続され、接地される。デカップル容量を設けることにより、急激な外部電源の変動が生じた場合も容量に保持されていた電荷によって内部電圧が補償され、回路の誤動作を防止できる。
【００１４】
ゲート電極１の下層には、ゲート酸化膜６が設けられ、さらに下層には基板４が存在する。ゲート酸化膜６に隣接して、サイドウォール１１が設けられている。サイドウォール１１に隔てられた基板４上には、ソース電極２−１およびドレイン電極２−２をなす領域が形成されている。
【００１５】
実施の形態１による発明の主要な特徴は、パッド３の下層に、デカップル容量を構成するＭＯＳ（ｍｅｔａｌ−ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）のゲート電極１を設けたことにある。このゲート電極１の領域は、パッド３の領域を完全にカバーしている。換言すれば、図１の（ｂ）に示すように上方からみたとき、パッド３よりもゲート電極１の方が広い。このように構成することにより、パッド３下層における、デカップル容量Ｃの各電極との接続を確保するためのメタル配線およびコンタクトホールが不要となり、テスト時におけるプロ−ビングのダメージを避けることができる。なおソース電極２−１の位置とドレイン電極２−２の位置は、入れ替えてもよい。
【００１６】
続いて図１の（ｂ）を参照すると、上述のように構成されたデカップル容量のゲート電極１は、コンタクトホール７を介して、パッド３に併設され半導体装置１０表面に設けられたメタル配線８に接続される。コンタクトホール７およびメタル配線８は、ゲート電極１と外部電源（ＶＣＣ）との電気的な接続を与える。一方、ソース電極２−１およびドレイン電極２−２も、コンタクトホール７を介して、パッド３に併設され半導体装置１０表面に設けられたメタル配線９−１および９−２にそれぞれ接続される。コンタクトホール７、メタル配線９−１および９−２は、ソース電極２−１およびドレイン電極２−２とＧＮＤ端子との接続を与える。
【００１７】
図２は、パッド３部分のより詳細な断面図である。図１と同じ参照符号が付された各部分の説明は、先の図１の（ａ）および（ｂ）と同じであるので省略する。本発明の構成によれば、パッド電極３からデカップル容量のゲート電極１までの断面方向の距離Ｌ（層間絶縁膜５の厚さ）は、デカップル容量がない場合におけるパッド電極から基板までの距離とほぼ等しくできる。よってパッド３へのプロ−ビングのダメージに対する信頼性を従来と同等にできる。これに加え、パッド３の下層にデカップル容量を設けているので、半導体装置１０の別の位置に改めて設ける必要がなくなり、回路全体の面積を縮小化できる。
【００１８】
パッド電極３からデカップル容量のゲート電極１までの断面方向の距離Ｌを増加することにより、さらに信頼性を高くすることができる。図３は、実施の形態１の第１の変形例による半導体装置３０の構成を示す断面図である。半導体装置３０が半導体装置１０（図１の（ａ））と相違する点は、パッド３とゲート電極１の間の層間絶縁膜内に、フローティングメタル配線層１２を設けたことにある。すなわち、メタル配線層１２とパッド３との間には層間絶縁膜５−１が存在し、メタル配線層１２とゲート電極１との間には層間絶縁膜５−２が存在する。配線層１２は、ゲート電極１およびパッド３と絶縁されている。図１の（ａ）および（ｂ）と同じ参照符号が付された各部分の説明は、先の図１と同じであるので省略する。
【００１９】
このようにパッド３の下層にメタル配線層１２を挿入することによって、パッド３からデカップル容量までの半導体装置３０の厚さ方向の距離はより長くなる。それによりパッド３へのプロ−ビングのダメージに対する信頼性をより高めることができる。さらに挿入したメタル配線層１２は、パッド３やゲート電極１等と絶縁されたフローティング状態であるため、プロービングのダメージでパッド３と下層のメタル配線層１２とがショートしてもデバイス不良にならない。よって半導体装置３０の信頼性をより高くすることができる。
【００２０】
なお、パッド３と下層のメタル配線層とを予めショートさせておいてもよい。この構成の例を図４に示す。図４は、実施の形態１の第２の変形例による半導体装置４０の構成を示す断面図である。半導体装置４０では、パッド３の下層にメタル層１４を設け、スルーホール１３−１、１３−２により、パッド３とメタル層１４とを電気的に接続している。このような構成によっても、パッド３からデカップル容量までの断面方向距離はより長くなるため、パッド３へのプロ−ビングのダメージに対する信頼性をより高めることができる。なお半導体装置４０の他の構成は、半導体装置１０（図１の（ａ））と同じであるので、その説明は省略する。
【００２１】
なお図３は、ゲート電極１とフローティングメタル配線層１２の２層メタルプロセスにおける構造を示すが、フローティングメタル配線層を３層以上設けることもできる。またデカップル容量のゲート電極１に接続される電源は、外部電源（ＶＣＣ）でなくてもよく、半導体装置１０の内部で発生される内部電源等であってもよい。
【００２２】
（実施の形態２）
実施の形態２では、パッド３との関係において、デカップル容量の配置位置を改善する。図５は、実施の形態２による半導体装置５０のパッド３周辺の上面図である。半導体装置５０では、デカップル容量は、パッド３中央の下層ではなく、パッド３周辺部の下層にデカップル容量を配置する。実施の形態１では、ゲート電極１は、パッド３の下層にパッド３よりも広く設けられていた。しかし実施の形態２では、ゲート電極１は、パッド３の周辺部の下層においてパッド３よりも小さい面積で形成されている。ゲート電極１の両側には、ソース電極２−１およびドレイン電極２−２が設けられている。図５に示す例では、パッド３のより周辺側の下層にソース電極２−１が設けられ、パッド３の中央よりの下層にドレイン電極２−２が設けられる。図１の（ａ）および（ｂ）と同じ参照符号が付された各部分の説明は、先の図１と同じであるので省略する。
【００２３】
パッド３は、テスト時に用いられるモニタパッドであると同時に、ボンディングの対象ともなることがあり、そのようなボンディング対象パッドは、テスト時のプロービング及びボンディング時の両方においてダメージを受ける。よって、図５に示すように、パッド３中央部の下層にデカップル容量を配置せず、パッド３の周辺部の下層のみにデカップル容量を配置することにより、ダメージに対する信頼性をより高めることができる。
【００２４】
なお、デカップル容量の配置位置以外の点については、半導体装置５０には、実施の形態１の半導体装置１０（図１）、半導体装置３０（図３）、半導体装置４０（図４）のいずか１つ以上の特徴を含むことができる。
【００２５】
（実施の形態３）
実施の形態３は、パッドの下層に限ることなく、半導体装置にデカップル容量を効率的に配置する。
【００２６】
図６は、実施の形態３によるデカップル容量６０の構成を示す図である。デカップル容量６０は、対向する２つの電極６１および６２と、電極６１および電極６２の間に挟まれた層間絶縁膜５とを備えている。電極６１および６２はいずれもメタル層である。例えば電極６１が外部電源（ＶＣＣ）に接続され、電極６２がＧＮＤに接続される。このような構成により、容量を得ることができる。なお、電極６２が外部電源（ＶＣＣ）に接続され、電極６１がＧＮＤに接続されてもよい。
【００２７】
通常、半導体装置では、全ての領域が配線領域として使用されることはなく、回路要素を含むメタル層が設けられていない領域（非配線領域）が存在する。そのような非配線領域の形状に適合する形状の電極を用いてデカップル容量６０を構成すれば、半導体装置内に効率が良くデカップル容量を確保できる。電極形状を調整は、個々の半導体装置設計時に、設計者が適宜判断して行うこともできるし、コンピュータを用いて自動的に行うことができる。
【００２８】
以下図７を参照して、デカップル容量６０のレイアウト（電極の形状）をコンピュータの処理により自動的に決定する手順を説明する。図７の（ａ）〜（ｄ）は、実施の形態３によるデカップル容量６０の電極形成手順を説明する図である。この手順は、デカップル容量を含まないレイアウトが終了した段階から適用される。なお、図７の（ａ）〜（ｄ）では具体的なパターンを示して説明しているが、コンピュータ上はこれらのパターンを表すパターンデータに対して処理を行うこととなる。
【００２９】
まずそれぞれのメタル層に対し、回路領域全体から配線領域のエリアを除去する。図７の（ａ）は、回路領域全体７０から、メタル層７１−１、７１−２を除去する操作を説明する概念図である。以下では、メタル層７１−２を電源配線とし、メタル層７１−２に注目して説明する。ただしこれは本発明の内容を特に限定するものではない。メタル層７１−１についても全く同様に考えることができる。
【００３０】
図７の（ｂ）は、メタル層パターン７４の除去により抽出された非配線領域７３を示す図である。非配線領域７３をすべて電極６１、６２（図６）として用いると、その電極が配線領域と接触してしまう。そのため、所定のマージンを設ける必要がある。マージン等の配置条件は、スペースルールとして予め規定されている。そこで、得られた非配線領域７３に対して、メタル層間のスペースルールを満たすようにメタル層パターン７４を拡大する（逆にいえば、非配線領域７３のパターンを縮小する）。その結果を図７の（ｃ）に示す。図７の（ｃ）は、メタル層間のスペースルールを適用して得られたパターン７５を示す図である。拡大したメタル層パターン７６の内部には、新たに領域７７が設けられている。領域７７は、非配線領域７３をデカップル容量の電極６１、６２（図６）として利用する際に、外部電源（ＶＣＣ）との接続を確保する部分であり、以下では電源配線領域７７と称する。
【００３１】
図７の（ｃ）のパターン７５では、電源配線領域７７はフローティング状態であり、電源配線との接続はされていない。そこで、非配線領域７３を電源配線と接続することが必要となる。そこでパターン７５において、隣接配線同士でデカップル容量の電極に接続できる電源配線が存在するか否かを判定する。ここでは電源配線領域７７がデカップル容量の電極に接続できる電源配線であるため、電源配線領域７７を非配線領域７３と接続する。図７の（ｄ）は、位置７９において電源配線領域７７と接続された非配線領域７３を示す図である。このようにして得られた図７の（ｄ）に示す非配線領域７３のパターンが、電極６１（図６）のパターンとなる。２層でデカップル容量を形成する場合には、電極６２（図６）に相当するパターンも必要となる。ここでは例えば、図７の（ｄ）に示す非配線領域７３のパターンを用いて、例えば、電源配線領域７７の部分でＧＮＤ端子に接続すればよい。
【００３２】
レイアウト設計において、以上の手順によりデカップル容量の電極パターンを形成することにより、人手を介して設計する必要がなくなり、設計工期を短縮できる。またデカップル容量の形成位置もパッド下に限られず、空いた配線領域を全てデカップル容量の電極として利用できるので、より多くの容量を確保できる。同時に、効率的に回路全体の面積を縮小化できる。
【００３３】
上述の図６および図７を参照して説明した例は、対向する２つの電極を用いる２層メタルプロセスによる構造であったが、フローティングメタル配線層を電極を構成するメタル層間に挿入して３層以上のメタル層を設けることもできる。またデカップル容量のゲート電極１（図６）に接続される電源は、外部電源（ＶＣＣ）でなくてもよく、半導体装置１０の内部で発生される内部電源等であってもよい。
【００３４】
【発明の効果】
本発明によれば、パッドの下層を、デカップル容量の電源電極であるゲート電極で覆うように構成した。これによりパッドの下層には、デカップル容量の各電極との接続を確保するためのメタル配線、および、コンタクトホールが不要になる。よってテスト時におけるプロ−ビングのダメージを避けることができる。
【００３５】
また、本発明によれば、回路要素が配置されていない領域の形状に基づいて得られる配線パターンを、デカップル容量の電極としたので、半導体装置内に効率が良くデカップル容量を確保できる。また、空いた配線領域を全てデカップル容量の電極として利用できるので、より多くのデカップル容量を確保できる。
【図面の簡単な説明】
【図１】（ａ）は、本発明による半導体装置の構成を示す斜視断面図である。（ｂ）は、パッド周辺の上面図である。
【図２】パッド部分のより詳細な断面図である。
【図３】実施の形態１の第１の変形例による半導体装置の構成を示す断面図である。
【図４】実施の形態１の第２の変形例による半導体装置の構成を示す断面図である。
【図５】実施の形態２による半導体装置のパッド周辺の上面図である。
【図６】実施の形態３によるデカップル容量の構成を示す図である。
【図７】（ａ）は、回路領域全体から、メタル層を除去する操作を説明する概念図である。（ｂ）は、メタル層パターンの除去により抽出された非配線領域を示す図である。（ｃ）は、メタル層間のスペースルールを適用して得られたパターンを示す図である。（ｄ）は、電源配線領域と接続された非配線領域を示す図である。
【符号の説明】
１ ゲート電極、 ２−１ ソース電極、 ２−２ ドレイン電極、 ３ パッド、 ４ 基板、 ５ 層間絶縁膜、 ６ ゲート酸化膜、 ７ コンタクトホール、 ８ メタル配線、 ９−１、９−２ メタル配線、 １０ 半導体装置[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an arrangement of a decoupling capacitor in a semiconductor device.
[0002]
[Prior art]
A bonding pad provided in the semiconductor device is connected to an internal circuit via a protection circuit and the like. Conventionally, an interlayer insulating film is provided between a bonding pad and a substrate, and no element or the like is arranged below the bonding pad. The reason is that the element may be damaged by probing at the time of bonding and test, and it is necessary to avoid the damage (for example, see Patent Document 1 or 2).
[0003]
On the other hand, in order to electrically connect the elements, the semiconductor device is provided with a metal wiring layer. Normally, in a semiconductor device, not all regions are used as wiring regions, and there are regions where no wiring is provided. No element or the like was arranged in a region without wiring.
[0004]
In order to compensate for fluctuations in an external power supply or the like, a semiconductor device is generally provided with a decoupling capacitor having a power supply and GND as electrodes. This is because, by arranging the decoupling capacitor, even when a sudden change in the external power supply occurs, the internal voltage is compensated by the electric charge held in the capacitor, and malfunction of the circuit can be prevented. 2. Description of the Related Art As semiconductor devices operate at higher speeds and with higher integration, there is an increasing need to secure decoupling capacitors and their installation positions.
[0005]
[Patent Document 1]
JP-A-10-75146 (
[0008] Paragraph, FIG. 1, FIG. 2)
[Patent Document 2]
JP-A-2000-58765 (
[0006] paragraph
[0006]
[Problems to be solved by the invention]
Conventionally, since no element or the like is arranged below the bonding pad or in a place other than the wiring area, the decoupling capacitance is not arranged. Therefore, it is necessary to dispose a capacitor at a place other than the bonding pad, and an increase in circuit area cannot be avoided.
[0007]
An object of the present invention is to efficiently arrange a decoupling capacitance in a semiconductor device.
[0008]
[Means for Solving the Problems]
The semiconductor device of the present invention has a semiconductor decoupling capacitance using a gate electrode as a power supply electrode below the pad. The lower layer of the pad is covered with the gate electrode. This achieves the above object.
[0009]
Another semiconductor device of the present invention has two wiring layers facing each other, and each wiring layer has a first region where a circuit element is arranged, and a second region different from the first region. It is composed of Then, for each wiring layer, a wiring pattern obtained based on the shape of the second region is provided, one wiring pattern is connected to a power supply electrode, and the other wiring pattern is connected to a ground electrode. This achieves the above object.
[0010]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings. In the drawings, elements having similar functions and configurations are denoted by the same reference numerals. In this specification, the “semiconductor device” includes a circuit formed using a semiconductor such as a semiconductor chip and a semiconductor substrate. The “circuit element” is an element such as an element on a circuit constituting a semiconductor device, a circuit wiring, or the like.
[0011]
(Embodiment 1)
FIG. 1A is a perspective sectional view showing a configuration of a semiconductor device 10 (semiconductor integrated circuit) according to the present invention. In this figure, the pad 3 is shown in an enlarged manner in order to clarify the configuration around the pad 3. FIG. 1B is a top view around the pad 3.
[0012]
The configuration around the pad 3 of the semiconductor device 10 will be described below with reference to FIG. The semiconductor device 10 is formed on a substrate 4 and has pads 3 on the surface. The pad 3 is, for example, a bonding pad to which a wire is bonded, a so-called monitor pad used at the time of a test, and uses the uppermost metal in a process to be used. The pad 3 extends in the direction of the arrow in the figure, and is connected to an internal circuit via a protection circuit and the like.
[0013]
An interlayer insulating film 5 is provided below the pad 3, and a MOS capacitor is formed below the interlayer insulating film 5. The MOS capacitance is constituted by the gate electrode 1, the source electrode 2-1, and the drain electrode 2-2, and functions as a decoupling capacitance for compensating fluctuations of an external power supply or the like. The decoupling capacitance is formed by an electrode connected to the power supply (power supply electrode) and an electrode connected to the GND terminal (ground electrode). The gate electrode 1 is formed of polysilicon or the like, and is connected to an external power supply (VCC) (not shown) by metal wiring. The source electrode 2-1 and the drain electrode 2-2 are formed of the diffusion layer 2, are connected to a GND terminal (not shown) of the semiconductor device 10 by metal wiring, and are grounded. By providing the decoupling capacitor, even when a sudden change in the external power supply occurs, the internal voltage is compensated by the electric charge held in the capacitor, and malfunction of the circuit can be prevented.
[0014]
A gate oxide film 6 is provided below the gate electrode 1, and a substrate 4 exists further below the gate oxide film 6. A sidewall 11 is provided adjacent to the gate oxide film 6. On the substrate 4 separated by the side walls 11, regions forming the source electrode 2-1 and the drain electrode 2-2 are formed.
[0015]
The main feature of the invention according to the first embodiment is that a gate electrode 1 of a metal-oxide semiconductor (MOS) constituting a decoupling capacitor is provided below the pad 3. The area of the gate electrode 1 completely covers the area of the pad 3. In other words, the gate electrode 1 is wider than the pad 3 when viewed from above as shown in FIG. With this configuration, a metal wiring and a contact hole for ensuring connection with each electrode of the decoupling capacitor C in a layer below the pad 3 are not required, and damage to probing during a test can be avoided. Note that the positions of the source electrode 2-1 and the drain electrode 2-2 may be interchanged.
[0016]
Subsequently, referring to FIG. 1B, the gate electrode 1 of the decoupling capacitance configured as described above is connected to the pad 3 via the contact hole 7 and the metal wiring 8 provided on the surface of the semiconductor device 10. Connected to. Contact hole 7 and metal wiring 8 provide an electrical connection between gate electrode 1 and an external power supply (VCC). On the other hand, source electrode 2-1 and drain electrode 2-2 are also connected via contact holes 7 to metal wirings 9-1 and 9-2 provided alongside pad 3 and provided on the surface of semiconductor device 10, respectively. The contact hole 7 and the metal wires 9-1 and 9-2 provide connection between the source electrode 2-1 and the drain electrode 2-2 and the GND terminal.
[0017]
FIG. 2 is a more detailed cross-sectional view of the pad 3 portion. Descriptions of the respective parts denoted by the same reference numerals as those in FIG. 1 are the same as those in FIGS. According to the configuration of the present invention, the distance L (the thickness of the interlayer insulating film 5) in the cross-sectional direction from the pad electrode 3 to the gate electrode 1 of the decoupling capacitance is equal to the distance from the pad electrode to the substrate when there is no decoupling capacitance. Can be almost equal. Therefore, the reliability against the damage of the probing to the pad 3 can be made equal to that of the related art. In addition, since the decoupling capacitance is provided below the pad 3, it is not necessary to provide the decoupling capacitance at another position of the semiconductor device 10, and the area of the entire circuit can be reduced.
[0018]
By increasing the distance L in the sectional direction from the pad electrode 3 to the gate electrode 1 of the decoupling capacitance, the reliability can be further increased. FIG. 3 is a sectional view showing a configuration of a semiconductor device 30 according to a first modification of the first embodiment. The semiconductor device 30 is different from the semiconductor device 10 (FIG. 1A) in that a floating metal wiring layer 12 is provided in an interlayer insulating film between a pad 3 and a gate electrode 1. That is, the interlayer insulating film 5-1 exists between the metal wiring layer 12 and the pad 3, and the interlayer insulating film 5-2 exists between the metal wiring layer 12 and the gate electrode 1. The wiring layer 12 is insulated from the gate electrode 1 and the pad 3. Descriptions of the parts denoted by the same reference numerals as those in FIGS. 1A and 1B are the same as those in FIG.
[0019]
By inserting the metal wiring layer 12 below the pad 3 in this manner, the distance in the thickness direction of the semiconductor device 30 from the pad 3 to the decoupling capacitance becomes longer. Thereby, the reliability against the damage of the probing to the pad 3 can be further improved. Furthermore, since the inserted metal wiring layer 12 is in a floating state insulated from the pad 3, the gate electrode 1, and the like, even if the pad 3 and the lower metal wiring layer 12 are short-circuited due to probing damage, device failure does not occur. Therefore, the reliability of the semiconductor device 30 can be further improved.
[0020]
The pad 3 and the lower metal wiring layer may be short-circuited in advance. FIG. 4 shows an example of this configuration. FIG. 4 is a sectional view showing a configuration of a semiconductor device 40 according to a second modification of the first embodiment. In the semiconductor device 40, the metal layer 14 is provided below the pad 3, and the pad 3 and the metal layer 14 are electrically connected through the through holes 13-1 and 13-2. With such a configuration as well, the distance in the cross-sectional direction from the pad 3 to the decoupling capacitance becomes longer, so that the reliability of the pad 3 against damage caused by probing can be further improved. The other configuration of the semiconductor device 40 is the same as that of the semiconductor device 10 ((a) of FIG. 1), and a description thereof will be omitted.
[0021]
Although FIG. 3 shows a structure in a two-layer metal process of the gate electrode 1 and the floating metal wiring layer 12, three or more floating metal wiring layers can be provided. The power supply connected to the gate electrode 1 of the decoupling capacitor may not be an external power supply (VCC), but may be an internal power supply generated inside the semiconductor device 10.
[0022]
(Embodiment 2)
In the second embodiment, the arrangement position of the decoupling capacitance is improved in relation to the pad 3. FIG. 5 is a top view around the pad 3 of the semiconductor device 50 according to the second embodiment. In the semiconductor device 50, the decoupling capacitance is arranged not in the lower layer of the center of the pad 3 but in the lower layer of the periphery of the pad 3. In the first embodiment, the gate electrode 1 is provided below the pad 3 so as to be wider than the pad 3. However, in the second embodiment, the gate electrode 1 is formed with a smaller area than the pad 3 in a layer below the periphery of the pad 3. A source electrode 2-1 and a drain electrode 2-2 are provided on both sides of the gate electrode 1. In the example shown in FIG. 5, the source electrode 2-1 is provided in a lower layer on the peripheral side of the pad 3, and the drain electrode 2-2 is provided in a layer below the center of the pad 3. Descriptions of the parts denoted by the same reference numerals as those in FIGS. 1A and 1B are the same as those in FIG.
[0023]
The pad 3 is a monitor pad used at the time of a test, and may be a target of bonding at the same time. Such a bonding target pad is damaged during both probing at the time of testing and bonding. Therefore, as shown in FIG. 5, by arranging the decoupling capacitance only in the lower layer of the peripheral portion of the pad 3 without disposing the decoupling capacitance in the lower layer of the central portion of the pad 3, the reliability against damage can be further improved. .
[0024]
Regarding points other than the arrangement position of the decoupling capacitors, the semiconductor device 50 includes any of the semiconductor device 10 (FIG. 1), the semiconductor device 30 (FIG. 3), and the semiconductor device 40 (FIG. 4) of the first embodiment. Or one or more features.
[0025]
(Embodiment 3)
In the third embodiment, the decouple capacitance is efficiently arranged in the semiconductor device without being limited to the lower layer of the pad.
[0026]
FIG. 6 is a diagram showing a configuration of a decoupling capacitor 60 according to the third embodiment. The decoupling capacitor 60 includes two electrodes 61 and 62 facing each other, and the interlayer insulating film 5 interposed between the electrodes 61 and 62. Each of the electrodes 61 and 62 is a metal layer. For example, the electrode 61 is connected to an external power supply (VCC), and the electrode 62 is connected to GND. With such a configuration, a capacity can be obtained. Note that the electrode 62 may be connected to an external power supply (VCC), and the electrode 61 may be connected to GND.
[0027]
Usually, in a semiconductor device, not all regions are used as wiring regions, and there are regions (non-wiring regions) where metal layers including circuit elements are not provided. If the decoupling capacitance 60 is formed by using an electrode having a shape conforming to the shape of the non-wiring region, the decoupling capacitance can be efficiently secured in the semiconductor device. The adjustment of the electrode shape can be made by a designer as appropriate at the time of designing each semiconductor device, or can be made automatically using a computer.
[0028]
Hereinafter, a procedure for automatically determining the layout (electrode shape) of the decoupling capacitor 60 by computer processing will be described with reference to FIG. FIGS. 7A to 7D are diagrams illustrating a procedure for forming an electrode of the decoupling capacitor 60 according to the third embodiment. This procedure is applied from the stage when the layout not including the decoupling capacitance is completed. Although specific patterns are shown and described in FIGS. 7A to 7D, processing is performed on pattern data representing these patterns on a computer.
[0029]
First, the area of the wiring region is removed from the entire circuit region for each metal layer. FIG. 7A is a conceptual diagram illustrating an operation of removing the metal layers 71-1 and 71-2 from the entire circuit region 70. Hereinafter, the metal layer 71-2 will be described as a power supply wiring, and the description will be given focusing on the metal layer 71-2. However, this does not particularly limit the content of the present invention. The same applies to the metal layer 71-1.
[0030]
FIG. 7B is a diagram showing the non-wiring region 73 extracted by removing the metal layer pattern 74. If all the non-wiring regions 73 are used as the electrodes 61 and 62 (FIG. 6), the electrodes come into contact with the wiring regions. Therefore, it is necessary to provide a predetermined margin. Arrangement conditions such as margins are defined in advance as space rules. Therefore, the metal layer pattern 74 is enlarged for the obtained non-wiring region 73 so as to satisfy the space rule between metal layers (in other words, the pattern of the non-wiring region 73 is reduced). The result is shown in FIG. FIG. 7C shows a pattern 75 obtained by applying a space rule between metal layers. A new region 77 is provided inside the enlarged metal layer pattern 76. The region 77 is a portion for securing connection to an external power supply (VCC) when the non-wiring region 73 is used as the electrodes 61 and 62 (FIG. 6) of the decoupling capacitance, and is hereinafter referred to as a power supply wiring region 77.
[0031]
In the pattern 75 of FIG. 7C, the power supply wiring area 77 is in a floating state, and is not connected to the power supply wiring. Therefore, it is necessary to connect the non-wiring region 73 to the power supply wiring. Therefore, in the pattern 75, it is determined whether or not there is a power supply wiring that can be connected to the electrode of the decoupling capacitance between adjacent wirings. Here, since the power supply wiring region 77 is a power supply wiring that can be connected to the electrode of the decoupling capacitance, the power supply wiring region 77 is connected to the non-wiring region 73. FIG. 7D is a diagram illustrating the non-wiring region 73 connected to the power supply wiring region 77 at the position 79. The pattern of the non-wiring region 73 shown in FIG. 7D obtained as described above becomes the pattern of the electrode 61 (FIG. 6). When a decoupling capacitance is formed by two layers, a pattern corresponding to the electrode 62 (FIG. 6) is also required. Here, for example, the pattern of the non-wiring region 73 shown in FIG. 7D may be used to connect to the GND terminal at the power supply wiring region 77, for example.
[0032]
In the layout design, by forming the electrode pattern of the decoupling capacitor by the above procedure, it is not necessary to perform the design manually, and the design period can be shortened. Further, the formation position of the decoupling capacitance is not limited to below the pad, and all the vacant wiring regions can be used as electrodes of the decoupling capacitance, so that more capacitance can be secured. At the same time, the area of the entire circuit can be efficiently reduced.
[0033]
In the example described with reference to FIGS. 6 and 7 described above, the structure is based on the two-layer metal process using two opposing electrodes. However, the floating metal wiring layer is inserted between the metal layers constituting the electrodes. More than two metal layers can be provided. The power supply connected to the gate electrode 1 (FIG. 6) of the decoupling capacitor does not have to be an external power supply (VCC), but may be an internal power supply generated inside the semiconductor device 10.
[0034]
【The invention's effect】
According to the present invention, the lower layer of the pad is configured to be covered with the gate electrode which is the power supply electrode of the decoupling capacitance. This eliminates the need for a metal wiring and a contact hole in the lower layer of the pad for ensuring connection with each electrode of the decoupling capacitance. Therefore, it is possible to avoid probing damage during the test.
[0035]
Further, according to the present invention, since the wiring pattern obtained based on the shape of the region where the circuit element is not disposed is used as the electrode of the decoupling capacitance, the decoupling capacitance can be efficiently secured in the semiconductor device. Further, since all the vacant wiring regions can be used as electrodes of the decoupling capacitance, more decoupling capacitance can be secured.
[Brief description of the drawings]
FIG. 1A is a perspective sectional view showing a configuration of a semiconductor device according to the present invention. (B) is a top view around the pad.
FIG. 2 is a more detailed sectional view of a pad portion.
FIG. 3 is a sectional view illustrating a configuration of a semiconductor device according to a first modification of the first embodiment;
FIG. 4 is a sectional view showing a configuration of a semiconductor device according to a second modification of the first embodiment;
FIG. 5 is a top view around a pad of the semiconductor device according to the second embodiment;
FIG. 6 is a diagram showing a configuration of a decoupling capacitor according to a third embodiment.
FIG. 7A is a conceptual diagram illustrating an operation of removing a metal layer from the entire circuit region. (B) is a diagram showing a non-wiring region extracted by removing the metal layer pattern. (C) is a diagram showing a pattern obtained by applying a space rule between metal layers. (D) is a diagram showing a non-wiring area connected to a power wiring area.
[Explanation of symbols]
1 gate electrode, 2-1 source electrode, 2-2 drain electrode, 3 pad, 4 substrate, 5 interlayer insulating film, 6 gate oxide film, 7 contact hole, 8 metal wiring, 9-1, 9-2 metal wiring, 10 Semiconductor device
