JP2004296754A

JP2004296754A - Semiconductor device and its manufacturing method

Info

Publication number: JP2004296754A
Application number: JP2003086644A
Authority: JP
Inventors: Takashi Uehara; 隆上原; Hironao Iwai; 弘尚岩井
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-03-27
Filing date: 2003-03-27
Publication date: 2004-10-21

Abstract

<P>PROBLEM TO BE SOLVED: To provide a manufacturing method of a semiconductor device capable of preventing the deterioration of various characteristics in a low breakdown voltage region and a high breakdown voltage region, even when trench separation is employed especially in connection with the microfabrication of the low breakdown voltage region, in the semiconductor device having a low breakdown voltage transistor and a high breakdown voltage transistor having different thicknesses of gate insulating films. <P>SOLUTION: Separation in the high breakdown voltage region is effected by LOCOS separation 13 with a separating end having a smooth bird's beak configuration, and separation in the low breakdown voltage region is effected by trench separation 6 suitable for the microfabrication. The low breakdown voltage region is protected by a silicone nitride film 7 upon forming a thick thermal oxidation film 16 of the high breakdown voltage region, whereby the film 16 is formed separately from a thin thermal oxidation film 19 of the low breakdown voltage region. Accordingly, the semiconductor device and its manufacturing method can prevent the deterioration of various characteristics in both regions even when the trench separation is adopted especially in connection with the microfabrication of the low breakdown voltage region. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する利用分野】
本発明は、ゲート絶縁膜の膜厚が互いに異なる低耐圧トランジスタと高耐圧トランジスタおよび異なる構造の素子分離領域を同一半導体チップ上に形成された半導体装置とその製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置の微細化・高集積化につれて、素子領域および素子分離領域の寸法もますます小さくなってきている。従来、素子分離は工程が簡便なＬＯＣＯＳ法が用いられてきたが、素子分離端でのバーズビーク形状が素子寸法全体と比較して無視できなくなってきており、バーズビークを抑制した改良型のＬＯＣＯＳ法やさらにはＬＯＣＯＳ法にかわりトレンチ分離（ＳｈａｌｌｏｗＴｒｅｎｃｈ
Ｉｓｏｌａｔｉｏｎ；ＳＴＩ）が使用されるようになってきている。
【０００３】
半導体装置の微細化・高集積化にあわせてゲート絶縁膜も薄膜化され、信頼性上の問題から電源電圧も合わせて低電圧化している。一方、システム上の問題から、従来の高い電源電圧との併用が必要となり、それに合わせて半導体基板上に膜厚の異なる複数のゲート絶縁膜を形成することが一般的になりつつある。顕著な例として、液晶ドライバー用半導体装置等ではチップ内部の一般的な低電圧駆動ＣＭＯＳ回路では３Ｖ程度の電圧が用いられ、ゲート絶縁膜も〜１０ｎｍ程度であるが、別に表示パネル駆動のために〜４０Ｖ程度の電圧が必要であり、高耐圧ＭＯＳトランジスタ用として〜１００ｎｍ程度の厚いゲート絶縁膜が依然として使用されている。この様にゲート絶縁膜厚の大きく異なるトランジスタを同一半導体装置内に形成することが必要となってきている。
【０００４】
膜厚の異なる複数のゲート絶縁膜を同一装置上に形成する方法として、従来の半導体装置の製造方法は、初めにＬＯＣＯＳ法による素子分離を形成し、その後熱酸化により全面に高耐圧用ＭＯＳトランジスタの第１のゲート絶縁膜（厚膜）を形成し、高耐圧領域をレジストマスクで覆った後、低耐圧トランジスタ形成領域の第１のゲート絶縁膜をウェットエッチにより除去した後、レジストを除去して熱酸化により全面に第２のゲート絶縁膜（薄膜）を形成するのが一般的である（例えば、特許文献１参照）。
【０００５】
しかしながら、この方法では、低耐圧ＭＯＳトランジスタ形成領域は第１の厚いゲート絶縁膜の形成および第１の厚いゲート絶縁膜の除去工程が施され、素子分離端の絶縁膜がゲート絶縁膜の除去によるオーバーエッチにより後退してしまう。素子分離がＬＯＣＯＳ分離の場合には分離端はバーズビーク形状のため、分離端の絶縁膜が相当量後退しても分離端は滑らかな形状を維持できる。しかし、微細な低耐圧微細ＭＯＳトランジスタ領域で使用されているトレンチ分離では分離端が急峻な形状のため、オーバーエッチにより分離端で絶縁膜が大きく下方に後退し半導体基板の活性領域が突き出た形状になるとハンプ現象や逆ナローチャネル特性のような素子特性の低下、分離端におけるゲート絶縁膜の信頼性の劣化が起こるという問題点があった。
【０００６】
第２の従来の製造方法の例としては、初めにＬＯＣＯＳ法による素子分離を形成し、低耐圧ＭＯＳトランジスタ形成領域を保護する膜を形成した後、高耐圧領域に第１のゲート絶縁膜（厚膜）および第１のゲート電極を形成し、その保護膜を除去した後、低耐圧領域に第２のゲート絶縁膜（薄膜）および第２のゲート電極を形成する方法も提案されている（例えば、特許文献２参照）。この方法によれば、素子分離をトレンチ分離で形成しても分離領域絶縁膜のエッチングがされないので低耐圧領域における素子特性の低下やゲート絶縁膜の信頼性の劣化といった問題を回避することができる。
【０００７】
【特許文献１】
特開２００１−１７６９８３号公報
【０００８】
【特許文献２】
特開平６−１９６６３９号公報
【０００９】
【発明が解決しようとする課題】
素子分離を微細パターンを有する低耐圧トランジスタ形成領域の要求に合わせてバーズビークを抑制した改良型のＬＯＣＯＳ分離やトレンチ分離に変更していくと、上記第１の従来の製造方法においてはすでに述べたように低耐圧領域でのハンプ現象や逆ナローチャネル特性のような素子特性の低下やゲート絶縁膜の信頼性の劣化が問題となり、それの対策が必要である。
【００１０】
これに対して上記第２の従来の製造方法では前記したようにトレンチ分離にしたときであっても素子特性の低下や信頼性の劣化は回避可能であるが、次の点で問題点が残る。すなわち、素子分離をトレンチ分離にすると当然高耐圧領域においてもトレンチ分離となる。従来のＬＯＣＯＳ分離を使用する限り分離端が滑らかなバーズビーク形状を有するために、高耐圧用の厚いゲート絶縁膜を形成しても素子特性・分離特性の劣化等は見られないが、トレンチ分離を採用しゲート熱酸化膜を厚く形成すると、急峻な分離端の形状のために熱ストレスが増大し、半導体基板に欠陥が誘起されて接合リーク等の不良を引き起こしてしまうという問題が生じる。
【００１１】
本発明は上記問題点に鑑み、ゲート絶縁膜の膜厚が異なる低耐圧トランジスタと高耐圧トランジスタを有する半導体装置において、低耐圧領域の微細化に伴って特にトレンチ分離を採用しても、低耐圧領域と高耐圧領域の諸特性の劣化を防止することのできる半導体装置の製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するために本発明の請求項１記載の半導体装置、低耐圧トランジスタと高耐圧トランジスタが同一半導体基板上に混在する半導体装置であって、前記低耐圧トランジスタを素子分離するトレンチ分離と、前記高耐圧トランジスタを素子分離するＬＯＣＯＳ分離とを有することを特徴とする。
【００１３】
請求項２記載の半導体装置の製造方法は、低耐圧トランジスタと高耐圧トランジスタを同一半導体基板上に形成する半導体装置の製造方法において、半導体基板の第１の領域にトレンチ分離である第１の素子分離を形成する工程と、前記半導体基板の第２の領域にＬＯＣＯＳ分離である第２の素子分離を形成する工程と、前記第１の領域を覆う耐酸化性マスク層をマスクとして前記第２の領域に露出した前記半導体基板の表面に第２のトランジスタの厚いゲート絶縁膜を形成する工程と、前記耐酸化性マスク層を除去して前記第１の領域に半導体基板表面を露出させる工程と、前記露出させた第１の領域に第１のトランジスタの薄いゲート絶縁膜を形成する工程とを含むことを特徴とする。
【００１４】
請求項３記載の半導体装置の製造方法は、低耐圧トランジスタと高耐圧トランジスタを同一半導体基板上に形成する半導体装置の製造方法において、半導体基板の第１の領域にトレンチ分離である第１の素子分離を形成する工程と、前記第２の領域に形成されるべき第２のトランジスタの活性領域上と前記第１の領域の全面に耐酸化性マスク層を形成する工程と、前記耐酸化性マスク層をマスクとして前記第２の領域の半導体基板を選択的に酸化してＬＯＣＯＳ分離である第２の素子分離を形成する工程と、前記第２のトランジスタの活性領域上の前記耐酸化性マスク層を除去する工程と、前記第１の領域を覆う耐酸化性マスク層をマスクとして前記第２の領域に露出した前記半導体基板の表面に第２のトランジスタの厚いゲート絶縁膜を形成する工程と、前記耐酸化性マスク層を除去し、前記第１の領域に半導体基板表面を露出させて第１のトランジスタの薄いゲート絶縁膜を形成する工程とを含むことを特徴とする。
【００１５】
請求項４記載の半導体装置の製造方法は、低耐圧トランジスタと高耐圧トランジスタを同一半導体基板上に形成する半導体装置の製造方法において、半導体基板の第１の領域にトレンチ分離である第１の素子分離を形成する工程と、前記半導体基板の第２の領域にＬＯＣＯＳ分離である第２の素子分離を形成する工程と、前記第１の領域を覆う耐酸化性マスク層をマスクとして前記第２の領域に露出した前記半導体基板の表面に第２のトランジスタの厚いゲート絶縁膜を形成する工程と、前記厚いゲート絶縁膜上に前記第２のトランジスタのゲート電極を形成する工程と、前記第２のトランジスタのゲート電極表面に絶縁膜を形成する工程と、前記第１の領域上の前記耐酸化性マスク層を除去し、前記第１の領域に半導体基板表面を露出させて第１のトランジスタの薄いゲート絶縁膜を形成する工程と、前記薄いゲート絶縁膜上に前記第１のトランジスタのゲート電極を形成する工程とを含むことを特徴とする。
【００１６】
請求項５記載の半導体装置の製造方法は、請求項２または請求項３または請求項４のいずれかに記載の半導体装置の製造方法において、前記第１のトランジスタは低耐圧トランジスタであり、前記第２のトランジスタは高耐圧トランジスタであることを特徴とする。
【００１７】
請求項６記載の半導体装置の製造方法は、請求項４記載の半導体装置の製造方法において、前記第１のトランジスタのゲート電極は、前記第２のトランジスタのゲート電極より薄いことを特徴とする。
【００１８】
以上のように、ゲート絶縁膜の膜厚が異なる低耐圧トランジスタと高耐圧トランジスタを有する半導体装置において、低耐圧領域の微細化に伴って特にトレンチ分離を採用しても、低耐圧領域と高耐圧領域の諸特性の劣化を防止することのできる半導体装置の製造方法を提供することができる。
【００１９】
【発明の実施の形態】
以下本発明の実施の形態について、図面を参照しながら説明する。
（実施の形態１）
以下、図１，図２の工程断面図を用いて本発明の実施の形態１による半導体装置の製造方法について説明する。ここでは、高耐圧および低耐圧ＭＯＳトランジスタを同一半導体基板上に形成する半導体装置を示している。また、図において左半分の領域は低耐圧トランジスタの形成領域、右半分の領域は高耐圧トランジスタの形成領域である。
【００２０】
図１（ａ）は実施の形態１におけるレジストパターン形成工程を示す工程断面図，図１（ｂ）は実施の形態１における素子分離用の溝を形成する工程を示す工程断面図，図１（ｃ）は実施の形態１におけるトレンチ分離形成工程を示す工程断面図，図１（ｄ）は実施の形態１におけるシリコン窒化膜エッチング工程を示す工程断面図，図１（ｅ）は実施の形態１におけるイオン注入層形成工程を示す工程断面図，図２（ａ）は実施の形態１におけるＬＯＣＯＳ分離形成工程を示す工程断面図，図２（ｂ）は実施の形態１におけるシリコン窒化膜除去工程を示す工程断面図，図２（ｃ）は実施の形態１における熱酸化膜形成工程を示す工程断面図，図２（ｄ）は実施の形態１におけるイオン注入層形成工程を示す工程断面図，図２（ｅ）は実施の形態１におけるトランジスタ形成工程を示す工程断面図である。
【００２１】
まず、図１（ａ）において、Ｐ型半導体基板１上に１０ｎｍのパッド酸化膜２および１００ｎｍのシリコン窒化膜３を順次形成し、低耐圧領域の素子分離領域を形成するためのレジストパターン４を形成する。次に、図１（ｂ）において、レジストパターン４をマスクにシリコン窒化膜３、パッド酸化膜２およびＰ型半導体基板１を総量３００ｎｍエッチングして素子分離用の溝５を形成し、レジストパターン４を除去する。その後、図１（ｃ）において、熱酸化およびＣＶＤ法により埋め込み酸化膜を溝５内部に形成し、ＣＭＰ（化学機械研磨）により表面の平坦化を行い、シリコン窒化膜３を全面除去して、低耐圧領域に素子分離としてのトレンチ分離６を形成する。次に、図１（ｄ）において、全面に２００ｎｍのシリコン窒化膜７を形成し、今度は高耐圧領域の素子分離領域などを形成するためのレジストパターン８を形成し、レジストパターン８をマスクにシリコン窒化膜７をエッチングする。このとき、高耐圧トランジスタ形成領域のシリコン窒化膜パターン９ａはソース・ドレイン領域を規定し、シリコン窒化膜パターン９ｂは高耐圧トランジスタのチャンネル領域を規定するものである。すなわち９ａ、９ｂはトランジスタの活性領域を規定する。次に、図１（ｅ）において、レジストパターン８を除去した後、別のレジストパターン１０を形成してリンイオンの注入を行いイオン注入層１１を形成する。この注入は、高耐圧トランジスタのチャンネル領域の両側にＮ型オフセットソース・ドレインを形成するためのものである。次に、図２（ａ）において、レジストパターン１０を除去し、シリコン窒化膜パターン９ａ、９ｂを含むシリコン窒化膜７をマスクとして熱酸化することにより、高耐圧領域に素子分離としてのＬＯＣＯＳ分離１３および高耐圧トランジスタのオフセットソース・ドレイン酸化膜１４を形成する。この酸化工程において、イオン注入層１１はＰ型半導体基板１内に拡散しオフセットソース・ドレイン１２ａおよび中濃度Ｎ型拡散層１２ｂが同時に形成される。その後、図２（ｂ）において、低耐圧領域を覆うレジストパターン１５を形成し、高耐圧領域のシリコン窒化膜９ａ、９ｂをドライエッチにより除去する。次に、図２（ｃ）おいて、レジストパターン１５を除去し、高耐圧領域にチャネル領域のしきい値電圧などを設定するイオン注入を行い、工程の最初に形成したパッド酸化膜２をウェットエッチングにより除去してＰ型半導体基板１表面を露出させ、高耐圧トランジスタの厚いゲート絶縁膜として１１０ｎｍの熱酸化膜１６を形成する。その後、図２（ｄ）において、低耐圧領域のシリコン窒化膜７を除去し、レジストパターン１７を形成して低耐圧領域に低耐圧トランジスタのしきい値電圧を決定するイオン注入層１８やチャンネルストッパ形成用のイオン注入を行い、レジストパターン１７を除去する。そして、図２（ｅ）において、この低耐圧トランジスタの活性領域のパッド酸化膜２をウェットエッチにより除去し、低耐圧トランジスタの薄いゲート絶縁膜として１５ｎｍの熱酸化膜１９を形成する。その後、全面にシリコン膜を３００ｎｍ堆積し、リソグラフィ、エッチングによりゲート電極２０、２１を形成する。この後は通常の製造方法に従って低耐圧領域のＮ型ＬＤＤ層２３、ソース，ドレインとなるＮ型高濃度拡散層２２、２４を形成し、トランジスタが形成される。
【００２２】
以上説明したように実施の形態１における半導体装置の製造方法によれば、高耐圧領域は素子分離端が滑らかなバーズビーク形状を有し、高耐圧ＭＯＳトランジスタの特性劣化を引き起こさない従来のＬＯＣＯＳ分離で形成され、低耐圧領域は微細化に適したトレンチ分離で形成される。特に、高耐圧領域では、従来どおり一般に高耐圧トランジスタとして使用されているＬＯＣＯＳオフセット構造をＬＯＣＯＳ分離形成と同時に形成することができる。また、ゲート酸化膜を高耐圧領域と低耐圧領域で別々に形成するため、高耐圧領域の厚いゲート酸化膜を形成する前工程において（図２（ｂ）〜（ｃ））、低耐圧領域は、まだシリコン窒化膜７で覆われているため、低耐圧領域に高耐圧トランジスタ用の厚いゲート酸化がなされることはなく、したがって当然その厚いゲート酸化膜を除去する工程にもさらされない。これは、トレンチ分離６の分離端がゲート用熱酸化膜１６の除去工程のオーバーエッチングによって全くエッチングされないことを意味する。
【００２３】
ここで、図２（ｄ）〜（ｅ）の低耐圧トランジスタ用ゲート熱酸化膜１９形成前工程にもパッド酸化膜２を除去する工程があるが、パッド酸化膜自体の膜厚は１０ｎｍと薄くトレンチ分離６の分離端をほとんどエッチングしない。
【００２４】
したがって、ゲート絶縁膜の膜厚が異なる低耐圧トランジスタと高耐圧トランジスタを有する半導体装置において、低耐圧領域の微細化に伴って特にトレンチ分離を採用しても、低耐圧領域と高耐圧領域の諸特性の劣化を防止することのできる半導体装置の製造方法を提供することができる。
（実施の形態２）
以下、図３，図４の工程断面図を用いて本発明の実施の形態２による半導体装置の製造方法について説明する。この半導体装置も実施の形態１と同じく高耐圧および低耐圧ＭＯＳトランジスタを同一半導体基板上に形成する半導体装置であり、図において左半分の領域は低耐圧トランジスタの形成領域、右半分の領域は高耐圧トランジスタの形成領域となっており、以下図面に沿って説明する。
【００２５】
図３（ａ）は実施の形態１における素子分離完成時の工程断面図，図３（ｂ）は実施の形態２におけるＣＶＤ−ＳｉＯ_２膜堆積工程の工程断面図，図３（ｃ）は実施の形態２における高耐圧領域のパターン除去工程の工程断面図，図３（ｄ）は実施の形態２における高耐圧トランジスタのゲート絶縁膜形成工程の工程断面図，図３（ｅ）は実施の形態２における高耐圧トランジスタ用のゲート電極形成工程の工程断面図，図４（ａ）は実施の形態２における酸化膜形成工程の工程断面図，図４（ｂ）は実施の形態２におけるイオン注入層形成工程の工程断面図，図４（ｃ）は実施の形態２におけるトランジスタ形成工程の工程断面図である。
【００２６】
半導体基板の低耐圧領域にトレンチ分離、および高耐圧領域にＬＯＣＯＳ分離を形成する工程は、実施の形態１（図１（ａ）〜図２（ａ））と同じであり、工程断面図およびＬＯＣＯＳ分離を形成するまでの工程の説明は省略する。図３（ａ）は実施の形態１と同様の工程で素子分離まで完成した断面図である。この工程の後、図３（ｂ）において、全面にＣＶＤ−ＳｉＯ_２膜３１を２０ｎｍ堆積し、低耐圧ＭＯＳトランジスタを形成する領域を覆うレジストパターン３２を形成する。その後、レジストパターン３２をマスクにしてＣＶＤ−ＳｉＯ_２膜３１を選択的にエッチングし、レジストパターン３２を除去する。次に、図３（ｃ）において、パターニングされたＣＶＤ−ＳｉＯ_２膜３１をマスクに高耐圧領域のパターン９ａ、９ｂを熱リン酸などで選択的にウェットエッチにより除去する。その後、図３（ｄ）において、高耐圧領域に最初に形成したパッド酸化膜２を通して高耐圧ＭＯＳトランジスタのしきい値電圧設定などのため、Ｐ型半導体基板１のチャネル領域にイオン注入を行い、高耐圧領域のパッド酸化膜２およびＣＶＤ−ＳｉＯ_２膜３１を同時にウェットエッチングにより除去してＰ型半導体基板１表面を露出させ、高耐圧トランジスタのゲート絶縁膜として１１０ｎｍの熱酸化膜１６を形成する。さらに、図３（ｅ）において、全面に不純物をドープしたシリコン膜を３００ｎｍ堆積し、リソグラフィ、エッチングにより高耐圧トランジスタ用の第１のゲート電極３３を形成する。その後、図４（ａ）において、熱酸化により第１のゲート電極３３を保護する酸化膜３４を２０ｎｍ形成した後、低耐圧領域に残していたシリコン窒化膜７を除去する。次に、図４（ｂ）において、レジストパターン３５を高耐圧ＭＯＳトランジスタを形成する領域に形成し、これをマスクとして低耐圧領域に、最初に形成したパッド酸化膜２を通して低耐圧ＭＯＳトランジスタのしきい値電圧設定用イオン注入をＰ型半導体基板１に行いイオン注入層３６を形成する。そして、図４（ｃ）において、レジスト３５を除去した後、パッド酸化膜２をウェットエッチにより除去してＰ型半導体基板１の表面を露出させ、低耐圧トランジスタのゲート絶縁膜として１５ｎｍの熱酸化膜３７を形成する。その後、全面に不純物をドープしたシリコン膜を１５０ｎｍ堆積し、リソグラフィ、エッチングにより第２のゲート電極３８を形成する。この際、第１ゲート電極３３は酸化膜３４で覆われているために第２ゲート電極用シリコン膜のエッチングのときも保護されエッチングされることがない。この後、イオン注入によって低耐圧ＭＯＳトランジスタのＮ型ＬＤＤ層２３や低耐圧ＭＯＳトランジスタのソース・ドレイン２４、高耐圧ＭＯＳトランジスタのＮ型高濃度ソース・ドレインを形成し、トランジスタが形成される。
【００２７】
以上説明したように実施の形態２における半導体装置の製造方法によれば、高耐圧領域は素子分離端が滑らかなバーズビーク形状を有し、高耐圧ＭＯＳトランジスタの特性劣化を引き起こさない従来のＬＯＣＯＳ分離で形成され、低耐圧領域は微細化に適したトレンチ分離で形成される。また、高耐圧領域の厚いゲート酸化膜を形成する際には、低耐圧領域は耐酸化性のシリコン窒化膜７で覆われているため、低耐圧領域のシリコン基板表面が酸化されることはない。したがって、従来のように低耐圧領域にまで形成された厚いゲート酸化膜を除去する必要がないから、この酸化膜除去の際トレンチ分離端部がオーバーエッチされない。
【００２８】
したがって、ゲート絶縁膜の膜厚が異なる低耐圧トランジスタと高耐圧トランジスタを有する半導体装置において、低耐圧領域の微細化に伴って特にトレンチ分離を採用しても、低耐圧領域と高耐圧領域の諸特性の劣化を防止することのできる半導体装置の製造方法を提供することができる。
【００２９】
また、本実施の形態２によれば、高耐圧領域のシリコン窒化膜７を除去する工程をウェットエッチで行っており、ドライエッチで除去する場合に比べて工程数は多くなるが、ドライエッチ時のダメージを低減でき、かつ窒化膜除去後のパッド酸化膜２の残膜ばらつきを低減することができ、半導体装置の品質を向上させることができると共に、低耐圧領域と高耐圧領域の諸特性の劣化を防止することのできる半導体装置の製造方法を提供することができる。
【００３０】
さらに、本実施の形態２によれば、高耐圧部のゲート電極と低耐圧部のゲート電極を異なる厚さで別々に形成することができる。ゲート電極を同時に形成する場合に比べて工程数は多くなるが、先に高耐圧ＭＯＳトランジスタのゲート電極３３が形成されゲート絶縁膜が露出しないため、低耐圧領域の各種注入工程でのレジスト除去工程や洗浄工程にさらされないのでゲート絶縁膜の膜質が向上する。一方、低耐圧部のゲート電極の膜厚を薄くすることができるためゲート電極の加工精度が向上する。こうして低耐圧トランジスタの寸法を小さくできるからチップ面積の小さい半導体装置が製造可能となるとともに、低耐圧領域と高耐圧領域の諸特性の劣化を防止することのできる半導体装置の製造方法を提供することができる。
【００３１】
なお、上記２つの実施の形態では２種類のゲート絶縁膜の場合について説明したが、ゲート絶縁膜の膜厚が３種類以上になった場合であっても領域を厚膜側（高耐圧側）と薄膜側（低耐圧側）に２分することにより、同様の効果を得ることができる。
【００３２】
【発明の効果】
以上のように、本発明の半導体装置は、ゲート酸化膜厚が異なる高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとを同時に搭載した半導体装置において、高耐圧領域は分離端が滑らかなバーズビーク形状を有するＬＯＣＯＳ分離、低耐圧領域は微細化に適したトレンチ分離を採用する。同時に、その製造方法は、高耐圧領域の厚いゲート酸化膜と低耐圧領域の薄いゲート酸化膜を別々に形成することを特徴とし、高耐圧領域の厚いゲート酸化膜を形成する際に、低耐圧領域は耐酸化性のシリコン窒化膜で保護するため、低耐圧領域が酸化されず厚いゲート酸化膜の除去工程にさらされることがない。したがって、ゲート絶縁膜の膜厚が異なる低耐圧トランジスタと高耐圧トランジスタを有する半導体装置において、低耐圧領域の微細化に伴って特にトレンチ分離を採用しても、低耐圧領域と高耐圧領域の諸特性の劣化を防止することのできる半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】（ａ）実施の形態１におけるレジストパターン形成工程を示す工程断面図
（ｂ）実施の形態１における素子分離用の溝を形成する工程を示す工程断面図
（ｃ）実施の形態１におけるトレンチ分離形成工程を示す工程断面図
（ｄ）実施の形態１におけるシリコン窒化膜エッチング工程を示す工程断面図
（ｅ）実施の形態１におけるイオン注入層形成工程を示す工程断面図
【図２】（ａ）実施の形態１におけるＬＯＣＯＳ分離形成工程を示す工程断面図
（ｂ）実施の形態１におけるシリコン窒化膜除去工程を示す工程断面図
（ｃ）実施の形態１における熱酸化膜形成工程を示す工程断面図
（ｄ）実施の形態１におけるイオン注入層形成工程を示す工程断面図
（ｅ）実施の形態１におけるトランジスタ形成工程を示す工程断面図
【図３】（ａ）実施の形態１における素子分離完成時の工程断面図
（ｂ）実施の形態２におけるＣＶＤ−ＳｉＯ_２膜堆積工程の工程断面図
（ｃ）実施の形態２における高耐圧領域のパターン除去工程の工程断面図
（ｄ）実施の形態２における高耐圧トランジスタのゲート絶縁膜形成工程の工程断面図
（ｅ）実施の形態２における高耐圧トランジスタ用のゲート電極形成工程の工程断面図
【図４】（ａ）実施の形態２における酸化膜形成工程の工程断面図
（ｂ）実施の形態２におけるイオン注入層形成工程の工程断面図
（ｃ）実施の形態２におけるトランジスタ形成工程の工程断面図
【符号の説明】
１Ｐ型半導体基板
２パッド酸化膜
３シリコン窒化膜
４レジストパターン
５溝
６トレンチ分離
７シリコン窒化膜
８レジストパターン
９ａシリコン窒化膜パターン
９ｂシリコン窒化膜パターン
１０レジストパターン
１１イオン注入層
１２ａオフセットソース・ドレイン
１２ｂ中濃度Ｎ型拡散層
１３ＬＯＣＯＳ分離
１４オフセットソース・ドレイン酸化膜
１５レジストパターン
１６熱酸化膜
１７レジストパターン
１８イオン注入層
１９熱酸化膜
２０ゲート電極
２１ゲート電極
２２Ｎ型高濃度拡散層
２３Ｎ型ＬＤＤ層
２４Ｎ型高濃度拡散層
３１ＣＶＤ−ＳｉＯ_２膜
３２レジストパターン
３３ゲート電極
３４熱酸化膜
３５レジストパターン
３６イオン注入層
３７熱酸化膜
３８ゲート電極[0001]
FIELD OF THE INVENTION
The present invention relates to a semiconductor device in which low breakdown voltage transistors and high breakdown voltage transistors having different thicknesses of gate insulating films and element isolation regions having different structures are formed on the same semiconductor chip, and a method of manufacturing the same.
[0002]
[Prior art]
With miniaturization and high integration of semiconductor devices, dimensions of element regions and element isolation regions are becoming smaller and smaller. Conventionally, the LOCOS method, which has a simple process, has been used for element isolation.However, the bird's beak shape at the element isolation end cannot be ignored compared to the entire element size, and the improved LOCOS method, which suppresses the bird's beak, Further, instead of the LOCOS method, a trench trench (Shallow Trench) is used.
Isolation (STI) is being used.
[0003]
With the miniaturization and higher integration of semiconductor devices, gate insulating films have become thinner, and power supply voltages have also been reduced due to reliability problems. On the other hand, system problems necessitate the use of a conventional high power supply voltage, and a plurality of gate insulating films having different film thicknesses are generally formed on a semiconductor substrate accordingly. As a prominent example, in a semiconductor device for a liquid crystal driver or the like, a voltage of about 3 V is used in a general low-voltage driving CMOS circuit inside a chip, and a gate insulating film is also about 10 nm. A voltage of about 40 V is required, and a thick gate insulating film of about 100 nm is still used for high voltage MOS transistors. As described above, it is necessary to form transistors having greatly different gate insulating film thicknesses in the same semiconductor device.
[0004]
As a method of forming a plurality of gate insulating films having different thicknesses on the same device, a conventional method of manufacturing a semiconductor device is to first form an element isolation by a LOCOS method, and then to form a high-voltage MOS transistor over the entire surface by thermal oxidation. After the first gate insulating film (thick film) is formed, the high withstand voltage region is covered with a resist mask, the first gate insulating film in the low withstand voltage transistor forming region is removed by wet etching, and then the resist is removed. Generally, a second gate insulating film (thin film) is formed on the entire surface by thermal oxidation (for example, see Patent Document 1).
[0005]
However, in this method, the first thick gate insulating film is formed and the first thick gate insulating film is removed from the low breakdown voltage MOS transistor forming region, and the insulating film at the element isolation end is removed by removing the gate insulating film. It retreats due to overetch. When the element isolation is LOCOS isolation, the isolation end has a bird's beak shape, so that the isolation end can maintain a smooth shape even if the insulating film at the isolation end is retreated a considerable amount. However, in the trench isolation used in the minute low breakdown voltage MOS transistor region, since the isolation end is steep, the insulating film is largely receded downward at the isolation end due to overetching, and the active region of the semiconductor substrate protrudes. In such a case, there is a problem that the device characteristics such as the hump phenomenon and the inverse narrow channel characteristic are reduced, and the reliability of the gate insulating film at the separation end is deteriorated.
[0006]
As an example of a second conventional manufacturing method, first, an element isolation is formed by a LOCOS method, a film for protecting a low voltage MOS transistor formation region is formed, and then a first gate insulating film (thickness) is formed in a high voltage region. A method of forming a second gate insulating film (thin film) and a second gate electrode in a low withstand voltage region after forming a film) and a first gate electrode, removing a protective film thereof, and the like (for example, there is also proposed a method of forming the second gate electrode). , Patent Document 2). According to this method, even if the element isolation is formed by trench isolation, the isolation region insulating film is not etched, so that it is possible to avoid problems such as deterioration of element characteristics in a low breakdown voltage region and deterioration of reliability of the gate insulating film. .
[0007]
[Patent Document 1]
JP 2001-176983 A
[0008]
[Patent Document 2]
JP-A-6-196639
[0009]
[Problems to be solved by the invention]
If the element isolation is changed to an improved LOCOS isolation or trench isolation in which a bird's beak is suppressed in accordance with the requirement of a low breakdown voltage transistor forming region having a fine pattern, the first conventional manufacturing method has already been described. In addition, device characteristics such as a hump phenomenon and a reverse narrow channel characteristic in a low withstand voltage region and deterioration of the reliability of a gate insulating film become problems.
[0010]
On the other hand, in the above-described second conventional manufacturing method, it is possible to avoid a decrease in device characteristics and a decrease in reliability even when trench isolation is performed as described above, but problems remain in the following points. . That is, if the element isolation is a trench isolation, the trench isolation is naturally performed even in a high breakdown voltage region. As long as the conventional LOCOS isolation is used, the isolation edge has a bird's beak shape that is smooth. Even if a thick gate insulating film for high withstand voltage is formed, there is no deterioration in device characteristics and isolation characteristics. If the gate thermal oxide film is employed and formed thick, thermal stress increases due to the steep shape of the separation end, and a problem arises that defects are induced in the semiconductor substrate to cause defects such as junction leak.
[0011]
In view of the above problems, the present invention provides a semiconductor device having a low withstand voltage transistor and a high withstand voltage transistor having different gate insulating film thicknesses. It is an object of the present invention to provide a method for manufacturing a semiconductor device capable of preventing deterioration of various characteristics of a region and a high breakdown voltage region.
[0012]
[Means for Solving the Problems]
2. A semiconductor device according to claim 1, wherein the low breakdown voltage transistor and the high breakdown voltage transistor are mixed on the same semiconductor substrate. And LOCOS isolation for isolating the high breakdown voltage transistor.
[0013]
3. The method of manufacturing a semiconductor device according to claim 2, wherein the low breakdown voltage transistor and the high breakdown voltage transistor are formed on the same semiconductor substrate, and the first element is trench-isolated in the first region of the semiconductor substrate. Forming an isolation, forming a second element isolation, which is LOCOS isolation, in a second region of the semiconductor substrate, and using the oxidation-resistant mask layer covering the first region as a mask. Forming a thick gate insulating film of a second transistor on the surface of the semiconductor substrate exposed to a region; removing the oxidation-resistant mask layer to expose the semiconductor substrate surface to the first region; Forming a thin gate insulating film of the first transistor in the exposed first region.
[0014]
4. The method of manufacturing a semiconductor device according to claim 3, wherein the low breakdown voltage transistor and the high breakdown voltage transistor are formed on the same semiconductor substrate, and wherein the first element is trench-isolated in the first region of the semiconductor substrate. Forming an isolation, forming an oxidation-resistant mask layer on an active region of a second transistor to be formed in the second region and over the entire surface of the first region; Selectively oxidizing the semiconductor substrate in the second region using the layer as a mask to form a second element isolation that is a LOCOS isolation; and the oxidation-resistant mask layer on an active region of the second transistor. And forming a thick gate insulating film of a second transistor on the surface of the semiconductor substrate exposed to the second region using the oxidation-resistant mask layer covering the first region as a mask. A step of, removing the oxidation-resistant mask layer, characterized in that it comprises a step of forming the first of the first to expose the semiconductor substrate surface in the region 1 of the transistor thin gate insulating film.
[0015]
5. The method of manufacturing a semiconductor device according to claim 4, wherein the low breakdown voltage transistor and the high breakdown voltage transistor are formed on the same semiconductor substrate, and wherein the first element is trench-isolated in the first region of the semiconductor substrate. Forming an isolation, forming a second element isolation, which is LOCOS isolation, in a second region of the semiconductor substrate, and using the oxidation-resistant mask layer covering the first region as a mask. Forming a thick gate insulating film of a second transistor on the surface of the semiconductor substrate exposed to the region; forming a gate electrode of the second transistor on the thick gate insulating film; Forming an insulating film on the surface of the gate electrode of the transistor, removing the oxidation-resistant mask layer on the first region, exposing the surface of the semiconductor substrate to the first region; Forming a first transistor having a thin gate insulating film, characterized in that it comprises a step of forming a gate electrode of said first transistor to said thin gate insulating film.
[0016]
According to a fifth aspect of the present invention, in the method of manufacturing a semiconductor device according to any one of the second to third aspects, the first transistor is a low breakdown voltage transistor. The second transistor is a high breakdown voltage transistor.
[0017]
According to a sixth aspect of the present invention, in the method of the fourth aspect, a gate electrode of the first transistor is thinner than a gate electrode of the second transistor.
[0018]
As described above, in a semiconductor device having a low-breakdown-voltage transistor and a high-breakdown-voltage transistor having different thicknesses of the gate insulating film, the low breakdown voltage region and the high breakdown voltage can be increased even if the trench isolation is employed with the miniaturization of the low breakdown voltage region. A method for manufacturing a semiconductor device capable of preventing deterioration of various characteristics of a region can be provided.
[0019]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(Embodiment 1)
Hereinafter, a method of manufacturing a semiconductor device according to the first embodiment of the present invention will be described with reference to the process sectional views of FIGS. Here, a semiconductor device in which high-voltage and low-voltage MOS transistors are formed on the same semiconductor substrate is shown. In the drawing, the left half region is a region for forming a low breakdown voltage transistor, and the right half region is a formation region for a high breakdown voltage transistor.
[0020]
FIG. 1A is a sectional view showing a step of forming a resist pattern according to the first embodiment. FIG. 1B is a sectional view showing a step of forming a groove for element isolation according to the first embodiment. FIG. 1C is a process sectional view showing a trench isolation forming process in the first embodiment, FIG. 1D is a process sectional view showing a silicon nitride film etching process in the first embodiment, and FIG. FIG. 2A is a sectional view showing a LOCOS isolation forming step in the first embodiment, and FIG. 2B is a sectional view showing a silicon nitride film removing step in the first embodiment. FIG. 2C is a process sectional view showing a thermal oxide film forming step in the first embodiment, and FIG. 2D is a process sectional view showing an ion implanted layer forming step in the first embodiment. 2 (e) is implemented It is a process cross-sectional view showing a transistor forming step in the embodiment 1.
[0021]
First, in FIG. 1A, a 10-nm pad oxide film 2 and a 100-nm silicon nitride film 3 are sequentially formed on a P-type semiconductor substrate 1, and a resist pattern 4 for forming an element isolation region of a low breakdown voltage region is formed. Form. 1B, the silicon nitride film 3, the pad oxide film 2 and the P-type semiconductor substrate 1 are etched to a total thickness of 300 nm using the resist pattern 4 as a mask to form trenches 5 for element isolation. Is removed. Thereafter, in FIG. 1C, a buried oxide film is formed inside the groove 5 by thermal oxidation and CVD, the surface is planarized by CMP (chemical mechanical polishing), and the silicon nitride film 3 is entirely removed. A trench isolation 6 as an element isolation is formed in the low breakdown voltage region. Next, in FIG. 1D, a silicon nitride film 7 of 200 nm is formed on the entire surface, and a resist pattern 8 for forming an element isolation region or the like of a high withstand voltage region is formed, and the resist pattern 8 is used as a mask. The silicon nitride film 7 is etched. At this time, the silicon nitride film pattern 9a in the high breakdown voltage transistor formation region defines the source / drain region, and the silicon nitride film pattern 9b defines the channel region of the high breakdown voltage transistor. That is, 9a and 9b define the active region of the transistor. Next, in FIG. 1E, after removing the resist pattern 8, another resist pattern 10 is formed and phosphorus ions are implanted to form an ion implanted layer 11. This implantation is for forming N-type offset sources and drains on both sides of the channel region of the high breakdown voltage transistor. Next, in FIG. 2A, the resist pattern 10 is removed, and thermal oxidation is performed using the silicon nitride film 7 including the silicon nitride film patterns 9a and 9b as a mask. Then, an offset source / drain oxide film 14 of the high breakdown voltage transistor is formed. In this oxidation step, the ion implantation layer 11 is diffused into the P-type semiconductor substrate 1, and the offset source / drain 12a and the medium-concentration N-type diffusion layer 12b are simultaneously formed. Thereafter, in FIG. 2B, a resist pattern 15 covering the low breakdown voltage region is formed, and the silicon nitride films 9a and 9b in the high breakdown voltage region are removed by dry etching. Next, in FIG. 2C, the resist pattern 15 is removed, ion implantation for setting a threshold voltage of the channel region and the like is performed in the high breakdown voltage region, and the pad oxide film 2 formed at the beginning of the process is wetted. The surface is removed by etching to expose the surface of the P-type semiconductor substrate 1, and a thermal oxide film 16 of 110 nm is formed as a thick gate insulating film of the high breakdown voltage transistor. Then, in FIG. 2D, the silicon nitride film 7 in the low breakdown voltage region is removed, a resist pattern 17 is formed, and the ion implantation layer 18 and the channel stopper for determining the threshold voltage of the low breakdown voltage transistor are formed in the low breakdown voltage region. Ion implantation for formation is performed to remove the resist pattern 17. Then, in FIG. 2E, the pad oxide film 2 in the active region of the low breakdown voltage transistor is removed by wet etching, and a 15 nm thermal oxide film 19 is formed as a thin gate insulating film of the low breakdown voltage transistor. Thereafter, a silicon film is deposited on the entire surface to a thickness of 300 nm, and gate electrodes 20 and 21 are formed by lithography and etching. Thereafter, the N-type LDD layer 23 in the low withstand voltage region and the N-type high concentration diffusion layers 22 and 24 serving as a source and a drain are formed according to a normal manufacturing method, and a transistor is formed.
[0022]
As described above, according to the method of manufacturing the semiconductor device in the first embodiment, the high breakdown voltage region has a smooth bird's beak shape at the element isolation end, and is formed by the conventional LOCOS isolation that does not cause the characteristic deterioration of the high breakdown voltage MOS transistor. The low breakdown voltage region is formed by trench isolation suitable for miniaturization. Particularly, in the high breakdown voltage region, the LOCOS offset structure conventionally used as a high breakdown voltage transistor can be formed simultaneously with the LOCOS isolation formation. In addition, since the gate oxide film is formed separately in the high breakdown voltage region and the low breakdown voltage region, the low breakdown voltage region is formed in a step before forming the thick gate oxide film in the high breakdown voltage region (FIGS. 2B to 2C). Since the silicon nitride film 7 is still covered with the silicon nitride film 7, the low-breakdown-voltage region does not undergo thick gate oxidation for the high-breakdown-voltage transistor, and therefore is not naturally exposed to the step of removing the thick gate oxide film. This means that the isolation end of the trench isolation 6 is not etched at all by the over-etching in the step of removing the gate thermal oxide film 16.
[0023]
Here, there is a step of removing the pad oxide film 2 also in the step before forming the gate thermal oxide film 19 for the low breakdown voltage transistor shown in FIGS. 2D to 2E, but the thickness of the pad oxide film itself is as thin as 10 nm. The isolation end of the trench isolation 6 is hardly etched.
[0024]
Therefore, in a semiconductor device having a low-breakdown-voltage transistor and a high-breakdown-voltage transistor having different thicknesses of the gate insulating film, even if the trench isolation is employed in accordance with the miniaturization of the low-breakdown-voltage region, various types of the low-breakdown-voltage region and the high-breakdown-voltage region are used. It is possible to provide a method for manufacturing a semiconductor device capable of preventing deterioration of characteristics.
(Embodiment 2)
Hereinafter, a method of manufacturing a semiconductor device according to the second embodiment of the present invention will be described with reference to the process cross-sectional views of FIGS. This semiconductor device is also a semiconductor device in which high voltage and low voltage MOS transistors are formed on the same semiconductor substrate as in the first embodiment. In the figure, the left half region is a low voltage transistor formation region and the right half region is a high voltage region. This is a region for forming a breakdown voltage transistor, and will be described below with reference to the drawings.
[0025]
FIG. 3A is a cross-sectional view of a process at the time of completion of element isolation according to the first embodiment, and FIG. ₂ FIG. 3C is a process sectional view of a film deposition process, FIG. 3C is a process sectional view of a pattern removal process of a high breakdown voltage region in the second embodiment, and FIG. 3D is a gate insulating film formation of a high breakdown voltage transistor in the second embodiment FIG. 3E is a sectional view of a gate electrode forming step for a high breakdown voltage transistor according to the second embodiment, and FIG. 4A is a sectional view of an oxide film forming step according to the second embodiment. FIG. 4B is a process sectional view of an ion implantation layer forming step in the second embodiment, and FIG. 4C is a process sectional view of a transistor forming step in the second embodiment.
[0026]
The steps of forming the trench isolation in the low withstand voltage region and the LOCOS isolation in the high withstand voltage region of the semiconductor substrate are the same as those in the first embodiment (FIGS. 1A to 2A). The description of the steps up to the formation of the separation is omitted. FIG. 3A is a cross-sectional view in which steps up to element isolation are completed in the same steps as in the first embodiment. After this step, as shown in FIG. ₂ A film 31 is deposited to a thickness of 20 nm, and a resist pattern 32 is formed to cover a region for forming a low breakdown voltage MOS transistor. Thereafter, using the resist pattern 32 as a mask, the CVD-SiO ₂ The film 31 is selectively etched, and the resist pattern 32 is removed. Next, in FIG. 3C, the patterned CVD-SiO ₂ Using the film 31 as a mask, the patterns 9a and 9b in the high breakdown voltage region are selectively removed by wet etching using hot phosphoric acid or the like. Thereafter, in FIG. 3D, ions are implanted into the channel region of the P-type semiconductor substrate 1 through the pad oxide film 2 initially formed in the high breakdown voltage region to set the threshold voltage of the high breakdown voltage MOS transistor. Pad oxide film 2 in high breakdown voltage region and CVD-SiO ₂ The film 31 is simultaneously removed by wet etching to expose the surface of the P-type semiconductor substrate 1, and a 110 nm thermal oxide film 16 is formed as a gate insulating film of the high breakdown voltage transistor. Further, in FIG. 3E, a silicon film doped with impurities is deposited to a thickness of 300 nm on the entire surface, and a first gate electrode 33 for a high breakdown voltage transistor is formed by lithography and etching. Thereafter, in FIG. 4A, an oxide film 34 for protecting the first gate electrode 33 is formed to a thickness of 20 nm by thermal oxidation, and then the silicon nitride film 7 left in the low breakdown voltage region is removed. Next, in FIG. 4B, a resist pattern 35 is formed in a region where a high-breakdown-voltage MOS transistor is to be formed, and this is used as a mask to form a low-breakdown-voltage MOS transistor in the low-breakdown-voltage region through the pad oxide film 2 formed first. Threshold voltage setting ion implantation is performed on the P-type semiconductor substrate 1 to form an ion implantation layer 36. Then, in FIG. 4C, after removing the resist 35, the pad oxide film 2 is removed by wet etching to expose the surface of the P-type semiconductor substrate 1, and a 15-nm thermal oxidation is performed as a gate insulating film of the low breakdown voltage transistor. A film 37 is formed. Thereafter, a 150 nm-thick silicon film doped with impurities is deposited on the entire surface, and a second gate electrode 38 is formed by lithography and etching. At this time, since the first gate electrode 33 is covered with the oxide film 34, the first gate electrode 33 is protected and is not etched when the second gate electrode silicon film is etched. Thereafter, the N-type LDD layer 23 of the low-voltage MOS transistor, the source / drain 24 of the low-voltage MOS transistor, and the N-type high-concentration source / drain of the high-voltage MOS transistor are formed by ion implantation, and the transistor is formed.
[0027]
As described above, according to the method for manufacturing a semiconductor device in the second embodiment, the high breakdown voltage region has a smooth bird's beak shape at the element isolation end, and is formed by the conventional LOCOS isolation that does not cause the characteristic deterioration of the high breakdown voltage MOS transistor. The low breakdown voltage region is formed by trench isolation suitable for miniaturization. When a thick gate oxide film having a high breakdown voltage region is formed, the low breakdown voltage region is covered with the oxidation-resistant silicon nitride film 7, so that the surface of the silicon substrate in the low breakdown voltage region is not oxidized. . Therefore, it is not necessary to remove the thick gate oxide film formed up to the low withstand voltage region as in the prior art, so that the trench isolation end is not overetched when removing the oxide film.
[0028]
Therefore, in a semiconductor device having a low-breakdown-voltage transistor and a high-breakdown-voltage transistor having different thicknesses of the gate insulating film, even if the trench isolation is employed in accordance with the miniaturization of the low-breakdown-voltage region, various types of the low-breakdown-voltage region and the high-breakdown-voltage region are used. It is possible to provide a method for manufacturing a semiconductor device capable of preventing deterioration of characteristics.
[0029]
Further, according to the second embodiment, the step of removing the silicon nitride film 7 in the high breakdown voltage region is performed by wet etching, and the number of steps is increased as compared with the case of removing by dry etching. Of the pad oxide film 2 after the removal of the nitride film can be reduced, the quality of the semiconductor device can be improved, and various characteristics of the low breakdown voltage region and the high breakdown voltage region can be improved. A method for manufacturing a semiconductor device that can prevent deterioration can be provided.
[0030]
Further, according to the second embodiment, the gate electrode of the high breakdown voltage portion and the gate electrode of the low breakdown voltage portion can be separately formed with different thicknesses. Although the number of steps is increased as compared with the case where the gate electrode is formed at the same time, since the gate electrode 33 of the high-breakdown-voltage MOS transistor is formed first and the gate insulating film is not exposed, the resist removing step in various implantation steps of the low-breakdown-voltage region is performed. The film quality of the gate insulating film is improved because the gate insulating film is not exposed to the cleaning process. On the other hand, since the thickness of the gate electrode in the low breakdown voltage portion can be reduced, the processing accuracy of the gate electrode is improved. Thus, it is possible to manufacture a semiconductor device having a small chip area because the size of a low breakdown voltage transistor can be reduced, and to provide a method of manufacturing a semiconductor device capable of preventing deterioration of various characteristics of a low breakdown voltage region and a high breakdown voltage region. Can be.
[0031]
In the above two embodiments, the case of using two types of gate insulating films has been described. However, even when the thickness of the gate insulating film becomes three or more, the region is formed on the thick film side (high breakdown voltage side). And the thin film side (low breakdown voltage side), the same effect can be obtained.
[0032]
【The invention's effect】
As described above, according to the semiconductor device of the present invention, in a semiconductor device in which a high breakdown voltage MOS transistor and a low breakdown voltage MOS transistor having different gate oxide thicknesses are simultaneously mounted, the high breakdown voltage region has a bird's beak shape having a smooth separation end. For the isolation and low breakdown voltage regions, trench isolation suitable for miniaturization is adopted. At the same time, the manufacturing method is characterized in that a thick gate oxide film in a high withstand voltage region and a thin gate oxide film in a low withstand voltage region are separately formed. Since the region is protected by an oxidation-resistant silicon nitride film, the low breakdown voltage region is not oxidized and is not exposed to the step of removing a thick gate oxide film. Therefore, in a semiconductor device having a low-breakdown-voltage transistor and a high-breakdown-voltage transistor having different thicknesses of the gate insulating film, even if the trench isolation is employed in accordance with the miniaturization of the low-breakdown-voltage region, various types of the low-breakdown-voltage region and the high-breakdown-voltage region are used. It is possible to provide a method for manufacturing a semiconductor device capable of preventing deterioration of characteristics.
[Brief description of the drawings]
FIG. 1 (a) is a process sectional view showing a resist pattern forming step in Embodiment 1.
(B) Process sectional view showing process of forming trench for element isolation in First Embodiment
(C) Process sectional view showing trench isolation forming process in First Embodiment
(D) Process sectional view showing silicon nitride film etching process in the first embodiment.
(E) Process sectional view showing ion-implanted layer formation process in Embodiment 1.
FIG. 2A is a process cross-sectional view illustrating a LOCOS isolation forming process in First Embodiment;
(B) Process cross-sectional view showing silicon nitride film removing process in First Embodiment
(C) Process cross-sectional view showing thermal oxide film forming process in First Embodiment
(D) Process sectional view showing ion-implanted layer formation process in Embodiment 1.
(E) Process sectional view showing transistor forming process in Embodiment 1.
FIG. 3 (a) is a process sectional view at the time of element isolation completion in the first embodiment.
(B) CVD-SiO in Embodiment 2 ₂ Sectional view of the film deposition process
(C) Step sectional view of pattern removing step of high withstand voltage region in Embodiment 2
(D) Step cross-sectional view of step of forming gate insulating film of high breakdown voltage transistor according to Second Embodiment
(E) Process sectional view of gate electrode forming process for high withstand voltage transistor in Embodiment 2
FIG. 4 (a) is a process sectional view of an oxide film forming step in Embodiment 2;
(B) Process sectional view of ion-implanted layer forming process in Embodiment 2.
(C) Process sectional view of transistor forming process in Embodiment 2
[Explanation of symbols]
1 P-type semiconductor substrate
2 Pad oxide film
3 Silicon nitride film
4 Resist pattern
5 grooves
6. Trench isolation
7 Silicon nitride film
8 Resist pattern
9a Silicon nitride film pattern
9b Silicon nitride film pattern
10. Resist pattern
11 Ion implantation layer
12a Offset source / drain
12b Medium concentration N-type diffusion layer
13 LOCOS separation
14 Offset source / drain oxide film
15 Resist pattern
16 Thermal oxide film
17 Resist pattern
18 Ion implantation layer
19 Thermal oxide film
20 Gate electrode
21 Gate electrode
22 N-type high concentration diffusion layer
23 N-type LDD layer
24 N-type high concentration diffusion layer
31 CVD-SiO ₂ film
32 resist pattern
33 Gate electrode
34 Thermal oxide film
35 resist pattern
36 ion implantation layer
37 Thermal oxide film
38 Gate electrode

Claims

A semiconductor device in which low-voltage transistors and high-voltage transistors are mixed on the same semiconductor substrate,
Trench isolation for element isolation of the low breakdown voltage transistor;
A semiconductor device having LOCOS isolation for isolating the high breakdown voltage transistor.

In a method of manufacturing a semiconductor device in which a low breakdown voltage transistor and a high breakdown voltage transistor are formed on the same semiconductor substrate,
Forming a first element isolation, which is a trench isolation, in a first region of the semiconductor substrate;
Forming a second element isolation that is a LOCOS isolation in a second region of the semiconductor substrate;
Forming a thick gate insulating film of a second transistor on the surface of the semiconductor substrate exposed in the second region using the oxidation-resistant mask layer covering the first region as a mask;
Removing the oxidation-resistant mask layer to expose a semiconductor substrate surface in the first region;
Forming a thin gate insulating film of a first transistor in the exposed first region.

In a method of manufacturing a semiconductor device in which a low breakdown voltage transistor and a high breakdown voltage transistor are formed on the same semiconductor substrate,
Forming a first element isolation, which is a trench isolation, in a first region of the semiconductor substrate;
Forming an oxidation-resistant mask layer on an active region of a second transistor to be formed in the second region and on the entire surface of the first region;
Using the oxidation-resistant mask layer as a mask, selectively oxidizing the semiconductor substrate in the second region to form a second element isolation, which is a LOCOS isolation;
Removing the oxidation-resistant mask layer on the active region of the second transistor;
Forming a thick gate insulating film of a second transistor on the surface of the semiconductor substrate exposed in the second region using the oxidation-resistant mask layer covering the first region as a mask;
Removing the oxidation-resistant mask layer and exposing a surface of the semiconductor substrate to the first region to form a thin gate insulating film of the first transistor.

In a method of manufacturing a semiconductor device in which a low breakdown voltage transistor and a high breakdown voltage transistor are formed on the same semiconductor substrate,
Forming a first element isolation, which is a trench isolation, in a first region of the semiconductor substrate;
Forming a second element isolation that is a LOCOS isolation in a second region of the semiconductor substrate;
Forming a thick gate insulating film of a second transistor on the surface of the semiconductor substrate exposed in the second region using the oxidation-resistant mask layer covering the first region as a mask;
Forming a gate electrode of the second transistor on the thick gate insulating film;
Forming an insulating film on the surface of the gate electrode of the second transistor;
Removing the oxidation-resistant mask layer on the first region, exposing a semiconductor substrate surface in the first region to form a thin gate insulating film of a first transistor;
Forming a gate electrode of the first transistor on the thin gate insulating film.

5. The method according to claim 2, wherein the first transistor is a low breakdown voltage transistor, and the second transistor is a high breakdown voltage transistor. 6. .

5. The method according to claim 4, wherein a gate electrode of the first transistor is thinner than a gate electrode of the second transistor.