JP2004296627A - Semiconductor device - Google Patents

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貴義 山口
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賢治 小山
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聡 新井
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Abstract

<P>PROBLEM TO BE SOLVED: To improve whole heat dissipation in a semiconductor device. <P>SOLUTION: Source electrodes at rear faces of semiconductor chips 11a, 11c and 11b where amplification n channel LDMOS are formed are joined to wiring patterns 10b on a main face of a wiring board 10. They are electrically and thermally connected to the wiring patterns for reference potential supply 10b at the rear face of the wiring board 10 through via holes 10c2 extending to the rear face from the main face of the wiring board 10. A drain electrode at the rear face of the semiconductor chip 11b where pMOS of trench gate structure supplying power voltage to n channel LDMOS is formed is joined to the wiring pattern 10b on the main face of the wiring board 10, and it is electrically and thermally connected to via holes 10c3 extending from the main face of the wiring board 10 to middle position of thickness of the wiring board 10. Then, via holes 10c4 are made below the via holes 10c3 across an insulator plate 10a1. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置技術に関し、特に、携帯電話等のような移動体通信機器に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
本発明者が検討したのは、例えばＧＳＭ（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎ）方式のネットワークを利用して情報を伝送する携帯電話の高周波パワーモジュールについてである。この高周波パワーモジュールの配線基板上には、高周波電力増幅用の半導体チップや各種電子部品が実装されている。その高周波電力増幅用の半導体チップの主面には、例えばＬＤＭＯＳ・ＦＥＴ（Ｌａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ・Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が形成され、その主面とは反対側の裏面にはそのＬＤＭＯＳのソース電極が形成されている。高周波電力増幅用の半導体チップは、その裏面のソース電極を上記配線基板の導体パターンに電気的に接続させた状態で配線基板上に実装されている。そして、そのソース電極が電気的に接続された導体パターンは、配線基板の主裏面を貫通するサーマルビアと称する導体が充填された孔を通じて配線基板の裏面の基準電位用の導体パターンに電気的に接続されている。
【０００３】
なお、例えば特開２００２−２２２８９７号公報には、メタルポストの上下を絶縁層で挟み込むような構成を有するメタルコア基板上に半導体チップを実装する技術が開示されている（例えば特許文献１）。
【０００４】
【特許文献１】
特開２００２−２２２８９７号公報
【０００５】
【発明が解決しようとする課題】
ところで、本発明者は、上記ＧＳＭ方式に、ＥＤＧＥ（Ｅｎｈａｎｃｅｄ Ｄａｔａ ＧＳＭ Ｅｎｖｉｒｏｎｍｅｎｔ）方式と称するデータ伝送方式を加え、ＧＳＭ／ＥＤＧＥデュアルモード（Ｄｕａｌ Ｍｏｄｅ）の開発を進める中で、以下の課題があることを見出した。
【０００６】
すなわち、ＥＤＧＥ方式用の回路を追加したことにより、上記高周波電力増幅用の半導体チップの電源電圧の安定化が必要となり、そのために縦型のｐチャネルＭＯＳ・ＦＥＴを高周波パワーモジュールに追加することが必要になるが、上記縦型のｐチャネルＭＯＳ・ＦＥＴが形成された電源安定用の半導体チップはその裏面（上記電源安定用の半導体チップの配線基板への実装面）がドレイン電極になるので、そのドレイン電極をそのまま上記配線基板中のサーマルビアを通じて配線基板の裏面まで引き出すと、そのドレイン電極が配線基板裏面においてドレイン電位とは電位の異なる基準電位用の導体パターンに電気的に接続されてしまう。このため、上記電源安定用の半導体チップのドレイン電極にはサーマルビアを接続することができないが、そのドレイン電極下にサーマルビアが無いと電源安定用の半導体チップの放熱性が低下してしまう問題が生じる。
【０００７】
本発明の目的は、半導体装置の全体的な放熱性を向上させることのできる技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
すなわち、本発明は、第１面とそれとは反対の第２面とを有する多層配線構造の配線基板と、前記配線基板の第１面に搭載された第１半導体チップと、前記配線基板の第１面に搭載され、前記第１半導体チップの裏面電極に供給される電位とは異なる電位が裏面電極に供給される第２半導体チップとを備え、前記第１半導体チップの裏面電極は前記配線基板の第１孔内の導体を通じて前記配線基板の第２面の導体パターンに接続され、前記第２半導体チップの裏面電極は前記配線基板の第２孔内の導体に接続されており、前記第２孔は前記配線基板の第１面からその配線基板の厚さ方向の途中位置まで延びるが前記第２面までは達せず、前記第２孔内の導体は前記配線基板の第２面の前記導体パターンには電気的に接続されない構成を有するものである。
【００１１】
【発明の実施の形態】
本願発明の実施の形態を詳細に説明する前に、本実施の形態における用語の意味を説明すると次の通りである。
【００１２】
ＧＳＭ（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎ）は、デジタル携帯電話に使用されている無線通信方式の１つまたは規格をいう。ＧＳＭには、使用する電波の周波数帯が３つあり、９００ＭＨｚ帯をＧＳＭ９００または単にＧＳＭ、１８００ＭＨｚ帯をＧＳＭ１８００またはＤＣＳ（Ｄｉｇｉｔａｌ Ｃｅｌｌｕｌａｒ Ｓｙｓｔｅｍ）１８００若しくはＰＣＮ、１９００ＭＨｚ帯をＧＳＭ１９００またはＤＣＳ１９００若しくはＰＣＳ（Ｐｅｒｓｏｎａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｓｅｒｖｉｃｅｓ）という。なお、ＧＳＭ１９００は主に北米で使用されている。北米ではその他に８５０ＭＨｚ帯のＧＳＭ８５０を使用する場合もある。
【００１３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、本実施の形態では、電界効果トランジスタの代表例であるＭＯＳ・ＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ・Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）をＭＯＳと略し、ｐチャネル型のＭＯＳをｐＭＯＳと略し、ｎチャネル型のＭＯＳをｎＭＯＳと略す。
【００１４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１５】
（実施の形態１）
本実施の形態１では、例えばＧＳＭ（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎ）方式のネットワークを利用して情報を伝送するデジタル携帯電話に使用されるＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）パワーモジュールに適用した場合について説明する。
【００１６】
図１は、そのＲＦパワーモジュールの要部回路図の一例を示している。このＲＦパワーモジュールは、高周波電力増幅回路１と、動作電圧制御回路２とを有している。高周波電力増幅回路１は、例えば３段の増幅回路部（パワーアンプ）ＡＭＰ１，ＡＭＰ２，ＡＭＰ３と、これらの増幅回路部ＡＭＰ１，ＡＭＰ２，ＡＭＰ３にバイアス電圧を印加するバイアス回路ＢＩＡＳとを有している。また、上記動作電圧制御回路２は、上記高周波電力増幅回路１への印加電圧を発生する回路であり、電源制御回路２Ａと、バイアス電圧生成回路２Ｂとを有している。電源制御回路２Ａは、上記増幅回路部ＡＭＰ１，ＡＭＰ２，ＡＭＰ３の各々の出力用のパワーＭＯＳのドレイン端子に印加される電源電圧Ｖｄｄ１を生成する回路である（電源電圧（Ｖｄｄ１）コントロール方式の回路）。また、上記バイアス電圧生成回路２Ｂは、上記バイアス回路ＢＩＡＳを制御するための制御電圧Ｖｃｔｌを生成する回路である。本実施の形態１では、電源制御回路２Ａがベースバンド回路から供給される出力レベル指定信号ＶＰＬに基づいて上記電源電圧Ｖｄｄ１を生成すると、バイアス電圧生成回路２Ｂが電源制御回路２Ａで生成された上記電源電圧Ｖｄｄ１に基づいて上記制御電圧Ｖｃｔｌを生成するようになっている。上記ベースバンド回路は、上記出力レベル指定信号ＶＰＬを生成する回路である。この出力レベル指定信号ＶＰＬは、高周波電力増幅回路１の出力レベルを指定する信号で、携帯電話と、その基地局との間の距離、すなわち、電波の強弱に応じた出力レベルに基づいて生成されているようになっている。
【００１７】
また、本実施の形態１の半導体装置では、ＧＭＳＫ（Ｇａｕｓｓｉａｎ ｆｉｌｔｅｒｅｄ Ｍｉｎｉｍｕｍ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）変調方式およびＥＤＧＥ変調方式の両方の通信方式が使用可能な構造となっている。ＧＭＳＫ変調方式は、音声信号の通信に用いる方式で搬送波の位相を送信データに応じて位相シフトする方式である。また、ＥＤＧＥ変調方式は、データ通信に用いる方式でＧＭＳＫ変調の位相シフトにさらに振幅シフトを加えた方式である。本実施の形態１では、ＧＭＳＫ変調方式と、ＥＤＧＥ変調方式との両方の通信を可能とするため、ＧＭＳＫ変調方式またはＥＤＧＥ変調方式のいずれかを選択する切換スイッチＳＷ１が設けられている。切換スイッチＳＷ１は、変復調用回路に設けられている。この切換スイッチＳＷ１による変調方式の切り換えは、変調方式を指示するモード信号ＭＯＤＥによって行われる。ＧＭＳＫ変調方式が使用される場合は、切換スイッチＳＷ１により上記電源制御回路２Ａに上記出力レベル指定信号ＶＰＬが入力される。一方、ＥＤＧＥ変調方式が使用される場合は、切換スイッチＳＷ１により上記電源制御回路２Ａに上記出力レベル指定信号ＶＰＬの代わりに信号ＬＤＯが入力される。上記信号ＬＤＯは、送信データの振幅情報に相当する信号であり、コンパレータ回路３から伝送される。このコンパレータ回路３は、上記高周波電力増幅回路１の入力側に設けられた位相振幅分離回路４からの振幅情報信号Ｖｉｎと、上記高周波電力増幅回路１の出力側に設けられた出力レベル検出用のカプラ５からの検出信号Ｖｄｔとを比較して電位差に応じた信号を出力するように構成されている。上記位相振幅分離回路４は、送信信号ＩＮを位相情報信号Ｐｉｎと振幅情報信号Ｖｉｎとに分離する回路である。このような構成により、高周波電力増幅回路１の出力レベルを振幅情報信号Ｖｉｎのレベルに一致させるようなフィードバック制御が行われる。なお、カプラ５の出力は、ミクサＭＩＸにより周波数変換され、フィルタＦＬＴと増幅回路部ＡＭＰ４を介して上記検出信号Ｖｄｔとしてコンパレータ回路３に伝送される。
【００１８】
また、ＥＤＧＥ変調モードにおいては、電源制御回路２Ａに対して出力レベル指定信号ＶＰＬが入力されないため、バイアス電圧生成回路２Ｂは電源制御回路２Ａからの電源電圧Ｖｄｄ１に基づいて必要な出力レベルに応じた制御電圧Ｖｃｔｌを生成することができない。そこで、バイアス電圧生成回路２Ｂからの電圧に代えて、ベースバンド回路または変復調用回路から供給される出力レベル制御電圧Ｖａｐｃをバイアス回路ＢＩＡＳに供給する切換スイッチＳＷ２が設けられている。この切換スイッチＳＷ２による変調方式の切り換えは、上記モード信号ＭＯＤＥによって行われる。なお、符号Ｔｒは、電源制御回路２Ａの入力端子、Ｖｒａｍｐは電源制御回路２Ａへの入力電圧、Ｔｉｎは高周波電力増幅回路１の入力端子、Ｔｏｕｔは高周波電力増幅回路１の出力端子、Ｖｏｕｔは高周波電力増幅回路１の出力電圧、Ｔｂｉはバイアス回路ＢＩＡＳの入力端子を示している。
【００１９】
次に、図２は図１の電源制御回路２Ａの回路図の一例を示している。電源制御回路２Ａは、オペアンプＯＰ１と、ｐＭＯＳＱｐと、帰還回路７と、抵抗Ｒ１と、コンデンサＣ１とを有している。符号のＴｂａｔは電源回路に接続された端子を示し、Ｖｄｄはその電源回路から供給される電源電圧を示している。上記オペアンプＯＰ１の反転入力端子には上記入力端子Ｔｒが電気的に接続されている。オペアンプＯＰ１の出力端子は上記ｐＭＯＳＱｐのゲート電極に電気的に接続されている。ｐＭＯＳＱｐは、上記増幅回路部ＡＭＰ１〜ＡＭＰ３（すなわち、ｎＭＯＳＱｎ１〜Ｑｎ３）への電源電圧供給用の出力ＭＯＳであり、オペアンプＯＰ１からの出力信号によりドレイン電極から電源電圧Ｖｄｄ１を取り出すようになっている。本実施の形態１のようにＧＳＭ／ＥＤＧＥデュアルモードで、電源電圧Ｖｄｄ１コントロールのポーラーループ（Ｐｏｌｏｒ Ｌｏｏｐ）方式を用いる回路では、ｐＭＯＳＱｐが必要である。このｐＭＯＳＱｐを設けたことにより、端子Ｔｂａｔに印加される電源電圧Ｖｄｄが変動しても、電源電圧Ｖｄｄ１が一定に保たれるようにすることができる。また、入力端子Ｔｒに印加される電圧を積極的に動かした場合に、ＲＦパワーモジュールの出力電力を良好に制御することができる。ここでｎＭＯＳを使用せずｐＭＯＳＱｐを使用した理由は、ｐＭＯＳはしきい値Ｖｔｈ分の電圧降下を生じないため、ｎＭＯＳに比べて出力の電源電圧Ｖｄｄ１を、供給元の電源回路からの電源電圧Ｖｄｄ（＞Ｖｄｄ１）により近づけることができるためで、これにより電力ロスを低減できるからである。後述のように、このｐＭＯＳＱｐは縦型のｐＭＯＳが用いられる。
【００２０】
このｐＭＯＳＱｐのドレイン電極とオペアンプＯＰ１の非反転入力端子との間には上記帰還回路７が電気的に接続されている。帰還回路７は、ｐＭＯＳＱｐのドレイン端子からオペアンプＯＰ１の非反転入力端子に対して、電源制御回路２Ａの出力の電源電圧Ｖｄｄ１をフィードバックする回路で、例えばコンデンサと抵抗とを有するＣＲ回路で構成されている。このように電源制御回路２Ａの出力の電源電圧Ｖｄｄ１が帰還回路７を介してオペアンプＯＰ１の非反転入力端子にフィードバックされることにより、電源制御回路２Ａは、その出力の電源電圧Ｖｄｄ１が入力電圧（信号ＬＤＯまたは出力レベル指定信号ＶＰＬ）に対してほぼリニアに変化するように、出力の電源電圧Ｖｄｄ１の値を自動制御できるようになっている。
【００２１】
次に、図３は図１および図２の高周波電力増幅回路１の回路図の一例を示している。本実施の形態１の高周波電力増幅回路１は、能動素子として複数のｎＭＯＳＱｎ（Ｑｎ１，Ｑｎ２，Ｑｎ３）を順次従属接続した回路構成を有している。すなわち、高周波電力増幅回路１の入力端子Ｔｉｎは、整合回路Ｍ１およびコンデンサＣ２を介して初段のｎＭＯＳＱｎ１のゲート電極に接続され、その初段のｎＭＯＳＱｎ１のドレイン電極は整合回路Ｍ２およびコンデンサＣ３を介して中段のｎＭＯＳＱｎ２のゲート電極に接続され、その中段のｎＭＯＳＱｎ２のドレイン電極は整合回路Ｍ３およびコンデンサＣ４を介して終段のｎＭＯＳＱｎ３のゲート電極に接続され、さらに、その終段のｎＭＯＳＱｎ３のドレイン電極は整合回路Ｍ４を介して出力端子Ｔｏｕｔに接続された３段構成を有している。高周波電力増幅回路１の出力レベルは、上記バイアス回路ＢＩＡＳおよび電源制御回路２Ａからの電源電圧Ｖｄｄ１によって制御される。ここでは、その電源電圧Ｖｄｄ１が３つのｎＭＯＳＱｎ１，Ｑｎ２，Ｑｎ３の各々のドレイン電極に供給されるようになっている。整合回路Ｍ１〜Ｍ４は、それそれの各段間のインピーダンス整合をとるためのインダクタンス素子として機能するマイクロストリップ線路である。また、この整合回路Ｍ１〜Ｍ３の各々と直列に接続されたコンデンサＣ２〜Ｃ４は、電源電圧Ｖｄｄ１とゲートバイアス電圧との直流電圧を遮断する機能を有している。
【００２２】
上記バイアス回路ＢＩＡＳは、複数の抵抗Ｒ２ａ，Ｒ２ｂ，Ｒ３ａ，Ｒ３ｂ，Ｒ４ａ，Ｒ４ｂを有している。抵抗Ｒ２ａ，Ｒ２ｂは、バイアス回路ＢＩＡＳの入力端子Ｔｂｉに接続された配線と基準電位（例えば接地電位で０Ｖ）との間に直列に接続されている。この抵抗Ｒ２ａ，Ｒ２ｂ間を繋ぐ配線部分とｎＭＯＳＱｎ１のゲート電極とが電気的に接続されている。同様に、抵抗Ｒ３ａ，Ｒ３ｂは、バイアス回路ＢＩＡＳの入力端子Ｔｂｉに接続された配線と上記基準電位との間に直列に接続され、この抵抗Ｒ３ａ，Ｒ３ｂ間を繋ぐ配線部分とｎＭＯＳＱｎ２のゲート電極とが電気的に接続されている。同様に、抵抗Ｒ４ａ，Ｒ４ｂは、バイアス回路ＢＩＡＳの入力端子Ｔｂｉに接続された配線と上記基準電位との間に直列に接続され、この抵抗Ｒ４ａ，Ｒ４ｂ間を繋ぐ配線部分とｎＭＯＳＱｎ２のゲート電極とが電気的に接続されている。この回路では、バイアス回路ＢＩＡＳの入力端子Ｔｂｉに上記制御電圧Ｖｃｔｌまたは出力レベル制御電圧Ｖａｐｃが入力されると、その電圧が上記抵抗Ｒ２ａ，２ｂ、抵抗３ａ，３ｂおよび抵抗４ａ，４ｂの各々で分圧されて所望のゲートバイアス電圧が生成され、そのゲートバイアス電圧が各々のｎＭＯＳＱｎ１，Ｑｎ２，Ｑｎ３のゲート電極に入力されるようになっている。バイアス回路ＢＩＡＳの変形例として、例えば温度補償したバイアス電圧を発生する回路または素子のばらつきによるバイアス電圧のずれを補正する回路等を含むバイアス回路を用いても良い。
【００２３】
特に限定されるものではないが、初段および中段のｎＭＯＳＱｎ１，Ｑｎ２およびバイアス回路ＢＩＡＳの抵抗Ｒ２ａ，２ｂ，３ａ，３ｂ，４ａ，４ｂは１つの半導体チップに半導体集積回路として形成され、最終段のｎＭＯＳＱｎ３は別の１つの半導体チップに半導体集積回路として形成されている。また、上記コンデンサＣ１〜Ｃ４等はチップ部品で形成され、上記ｎＭＯＳＱｎ１，Ｑｎ２および抵抗Ｒ２ａ，２ｂ，３ａ，３ｂ，４ａ，４ｂが形成された半導体チップおよびｎＭＯＳＱｎ３が形成された半導体チップと共通の配線基板上に搭載されてＲＦパワーモジュールが形成されている。
【００２４】
次に、図４は本実施の形態１のＲＦパワーモジュールのさらに具体的な回路図の一例を示している。ここでは、例えばＧＳＭ９００とＤＣＳ１８００との２つの周波数帯を使用可能（デュアルバンド方式）で、それぞれの周波数帯でＧＭＳＫ変調方式とＥＤＧＥ変調方式との２つの通信方式を使用可能なＲＦパワーモジュールが例示されている。このため、このＲＦパワーモジュールは、電波の周波数がＤＣＳ帯の送信信号ＩＮａ（ＩＮ）を取り扱う高周波電力増幅回路１Ａ（１）と、電波の周波数がＧＳＭ帯の送信信号ＩＮｂ（ＩＮ）を取り扱う高周波電力増幅回路１Ｂ（１）とを有している（図４では高周波電力増幅回路１Ａ，１Ｂ内のバイアス回路ＢＩＡＳ（図１〜図３参照）を省略している）。また、ＧＳＭ９００とＤＣＳ１８００との２つの周波数帯の各々でＧＭＳＫ変調方式とＥＤＧＥ変調方式との両通信方式を使用可能なように、切換スイッチＳＷ３が設けられている。切換スイッチＳＷ３は、動作電圧制御回路２で生成される電源電圧Ｖｄｄ１の代わりに、ベースバンド回路または変復調用回路から供給される出力レベル制御電圧Ｖａｐｃを上記高周波電力増幅回路１に入力させるためのスイッチである。この切換スイッチＳＷ３の切り換えは、ベースバンド回路から供給されるモード信号ＭＯＤＥによって制御される。また、ＧＳＭ帯の信号を送信する際の初期バイアス電圧とＤＣＳ帯の信号を送信する際の初期バイアス電圧とを切り換える抵抗Ｒ５，Ｒ６と切換スイッチＳＷ４とが設けられている。この切換スイッチＳＷ４の切り換えは、ＧＳＭ帯とＤＣＳ帯とのバンド切換信号ＢＡＮＤによって制御される。さらに、高周波電力増幅回路１Ａ，１Ｂのそれぞれの出力端子は、コンデンサＣａ，Ｃｂを介してＲＦパワーモジュールの出力端子Ｔｏｕｔａ，Ｔｏｕｔｂと接続されている。この接続経路は、上記配線基板上の導体パターンによるマイクロストリップ線路ＭＳａ，ＭＳｂにより形成される。このマイクロストリップ線路ＭＳａ，ＭＳｂの途中には、誘電体層を挟んで対向するように導体層が設けられることでカプラ５ａ，５ｂが形成されている。このうち、カプラ５ａはＤＣＳ帯のＥＤＧＥ変調モードで使用され、カプラ５ｂはＧＳＭ帯のＥＤＧＥ変調モードで使用される。このカプラ５ａ，５ｂはＲＦパワーモジュールとは別個に構成することも可能であるが、高周波電力増幅回路１Ａ，１Ｂが搭載される配線基板上にカプラ５ａ，５ｂを設けることもできる。これにより、部品点数を減らすことができ、このＲＦパワーモジュールを使用したデジタル携帯電話の小型化を図ることが可能となる。また、配線経路も短くできるので、デジタル携帯電話の電気的特性の向上も図ることができる。
【００２５】
ただし、動作電圧制御回路２は、高周波電力増幅回路１Ａ，１Ｂで共通になっている。電源スイッチ回路６は、この共通の動作電圧制御回路２のオン、オフを制御するための回路である。入力端子Ｔｘｏｎには、電源スイッチ回路６の動作を制御する信号が入力される。電源端子Ｔｒｅｇには、電源スイッチ回路６を介して動作電圧制御回路２に供給される動作電圧Ｖｒｅｇが印加される。動作電圧制御回路２への動作電圧Ｖｒｅｇの供給が電源スイッチ回路６により遮断されると動作電圧制御回路２の動作が停止されるようになっている。また、このような状態においても外部から直接供給される電圧で増幅回路部ＡＭＰ１〜ＡＭＰ３が動作可能なように、入力端子Ｔｃｔｌが設けられている。
【００２６】
次に、図５は本実施の形態１のＲＦパワーモジュールのデバイス構造の一例を示す斜視図、図６は図５の主面の要部平面図、図７は図６の半導体チップを取り外して示した要部平面図、図８は図５の裏面の平面図、図９は図５の裏面の他の一例を示す平面図、図１０は図５の要部断面図をそれぞれ示している。なお、図５、図６、図７および図１０では、図面を見易くするため封止部材を示していない。また、図６〜図９は平面図であるが、図面を見易くするため配線パターン（ランドパターンおよびパッドパターンを含む上位概念）にハッチングを付した。また、配線基板上に搭載された複数の半導体チップの搭載領域の平面の基本的な様子はほぼ同じなので、図６および図７では１つの半導体チップの搭載領域の平面図のみを示し、他の半導体チップの搭載領域の平面図を省略した。
【００２７】
ＲＦパワーモジュールの配線基板１０は、例えば６枚の絶縁体板１０ａを積層して一体化した多層配線構造を有している。この絶縁体板１０ａは、例えばミリ波域まで誘電損失の少ないアルミナ（酸化アルミニウム、Ａｌ２Ｏ３、比誘電率＝９〜９．７）等のようなセラミックからなるが、これに限定されるものではなく種々変更可能であり、例えばガラスエポキシ樹脂等を用いても良い。各絶縁体板１０ａの表面または裏面には配線形成用の配線パターン１０ｂが形成されている。配線基板１０の主面（第１面）および裏面（第２面）の配線パターン１０ｂは、例えば銅（Ｃｕ）とタングステン（Ｗ）との合金の表面にニッケル（Ｎｉ）メッキおよび金（Ａｕ）メッキを順に施した構成となっている。この金メッキは、配線パターンの酸化や侵食を防ぐ機能を有している。また、配線基板１０の内層の配線パターン１０ｂは、例えば銅（Ｃｕ）とタングステン（Ｗ）との合金からなる。ここでは、配線基板１０の主面から第１、第３および第６層目の絶縁体板１０ａの裏面は主として基準電位（ここでは接地電位で、例えば０Ｖ）供給用の配線パターン１０ｂの配線層とされ、残りの各絶縁体板１０ａの表裏面は主として伝送線路用の配線パターン１０ｂの配線層とされている。基準電位供給の配線パターン１０ｂは、絶縁体板１０ａの配線形成面の大半の領域を覆うようなベタパターンで形成され、伝送線路用の配線パターン１０ｂは帯状のパターンで形成されている。このように伝送線路用の配線層と配線層との間に、基準電位供給用の配線層を設けることにより、ＲＦ信号を伝送する配線と他の配線（電源配線等）とを流れる信号間の干渉を抑制または防止することができる。このような配線基板１０の配線パターン１０ｂの幅および絶縁体板１０ａの厚さ等を適宜設定することにより、伝送線路のインピーダンスが、例えば５０Ω程度となるようになっている。異なる配線層の配線パターン１０ｂ同士は、ビアホール１０ｃ１内の導体膜を通じて電気的に接続されている。ビアホール１０ｃ１内の導体膜は、例えば銅（Ｃｕ）とタングステン（Ｗ）との合金からなる。
【００２８】
配線基板１０の主面には、複数の半導体チップ１１ａ〜１１ｄと複数のチップ部品１２とが搭載されているとももに、上記配線パターン１０ｂが形成されている。配線基板１０において各半導体チップ１１ａ〜１１ｄの搭載領域には、キャビティと称する平面矩形状の窪み１０ｄが形成されている。この窪み１０ｄの底面にはその底面全体が覆われるように配線パターン（第１、第２導体パターン）１０ｂがパターン形成されている。上記半導体チップ１１ａ〜１１ｄは、半導体チップ１１ａ〜１１ｄの裏面を配線基板１０に向けた状態で、半導体チップ１１ａ〜１１ｄの裏面の電極を窪み１０ｄ底面の配線パターン１０ｂに接合させた状態で収まり良く搭載されている。ここでは、半導体チップ１１ａ〜１１ｄの厚さ方向の全体が窪み１０ｄの中に収まるような状態が例示されている。この窪み１０ｄ内に半導体チップ１１ａ〜１１ｄを収容することにより、半導体チップ１１ａ〜１１ｄの動作時に発生する熱を、半導体チップ１１ａ〜１１ｄの側面から窪み１０ｄの側面の絶縁体板１０ａをも通じて放散させることができる。また、放熱源である半導体チップ１１ａ〜１１ｄの裏面側下方の配線基板１０の厚さ（絶縁体板１０ａの層数）を薄くすることができ、半導体チップ１１ａ〜１１ｄからＲＦパワーモジュールを搭載するマザーボードまでの距離を短くできるので、熱抵抗を小さくすることが可能となる。その結果、窪み１０ｄを設けない場合に比べて、半導体チップ１１ａ〜１１ｄの動作時に発生した熱の放散性を向上させることが可能となっている。各半導体チップ１１ａ〜１１ｄの主面上のボンディングパッドＢＰは、ボンディングワイヤ１３を通じて配線基板１０の主面の配線パターン１０ｂと電気的に接続されている。ボンディングワイヤ１３は、例えば金（Ａｕ）からなる。
【００２９】
配線基板１０の裏面には、図８に示すように、基準電位供給用の配線パターン（第３導体パターン）１０ｂが、パッドパターン１０ｂｐの配置領域を除いて配線基板１０の裏面をほぼ全体的に覆うように形成されている。パッドパターン１０ｂｐは、ＲＦパワーモジュールをマザーボードに搭載した際の引き出し電極で、配線基板１０の裏面の四辺近傍に沿って複数並んで配置されている。破線ＣＡ１〜ＣＡ４は、それぞれ半導体チップ１１ａ〜１１ｄの搭載領域を示している。一方、図９は、配線基板１０の裏面の変形例を示している。図９では、基準電位供給用の配線パターン１０ｂが２つに分かれている。ここでは半導体チップ１１ｂの搭載領域ＣＡ２が、２つの基準電位供給用の配線パターン１０ｂのうちのいずれか一方の配線パターン１０ｂの領域内に配置されている。このような配線基板１０の裏面の基準電位供給用の配線パターン１０ｂの形状や寸法等は、一般的にＲＦパワーモジュールを搭載するマザーボード側の基準電位供給用の配線パターンの形状や寸法により決まる。
【００３０】
図５の中央手前の相対的に大きな半導体チップ（第１半導体チップ）１１ａには、ＧＳＭ９００用とＤＣＳ１８００またはＰＣＳ用との上記初段および中段の増幅回路部ＡＭＰ１，ＡＭＰ２（すなわち、上記ｎＭＯＳＱｎ１，Ｑｎ２）と、上記バイアス回路ＢＩＡＳ回路用の抵抗Ｒ２ａ，２ｂ，３ａ，３ｂ，４ａ，４ｂ等のような素子が形成されている。このｎＭＯＳＱｎ１，Ｑｎ２は、例えばＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ ＭＯＳ）等のような横型のＭＯＳで形成されている。この半導体チップ１１ａの裏面にはｎＭＯＳＱｎ１，Ｑｎ２の共通のソース電極が形成されている。この半導体チップ１１ａの裏面のソース電極は、例えば半田等のような接合材１０ｅを通じて窪み１０ｄの底面のチップ搭載用の配線パターン（第１導体パターン）１０ｂと接合され電気的に接続されている。
【００３１】
図５の中央奥の１つの半導体チップ（第２半導体チップ）１１ｂには、上記ｐＭＯＳＱｐが形成されている。このｐＭＯＳＱｐは、例えばトレンチゲート構造の縦型のＭＯＳで形成されている。ｐＭＯＳＱｐを縦型とすることによりｐＭＯＳＱｐのオン抵抗を下げることができる。これにより、電圧降下を低減でき、消費電流を低減できる。この半導体チップ１１ｂの裏面にはｐＭＯＳＱｐのドレイン電極が形成されている。この半導体チップ１１ｂの裏面のドレイン電極は、例えば半田等のような接合材１０ｅを通じて窪み１０ｄの底面のチップ搭載用の配線パターン（第２導体パターン）１０ｂと接合され電気的に接続されている。
【００３２】
図５の左奥の半導体チップ（第１半導体チップ）１１ｃには、例えばＧＳＭ９００用の上記後段の増幅回路部ＡＭＰ３（すなわち、上記ｎＭＯＳＱｎ３）が形成されている。図５の右奥の半導体チップ（第１半導体チップ）１１ｄには、例えばＤＣＳ１８００またはＰＣＳ用の上記後段の増幅回路部ＡＭＰ３（すなわち、上記ｎＭＯＳＱｎ３）が形成されている。この半導体チップ１１ｃ，１１ｄのｎＭＯＳＱｎ３も、例えばＬＤＭＯＳ等のような横型のＭＯＳで形成されており、半導体チップ１１ｃ，１１ｄの各々の裏面にはｎＭＯＳＱｎ３のソース電極が形成されている。この半導体チップ１１ｃ，１１ｄの裏面のソース電極は、例えば半田等のような接合材１０ｅを通じて各々の窪み１０ｄの底面のチップ搭載用の配線パターン（第１導体パターン）１０ｂと接合され電気的に接続されている。
【００３３】
ところで、上記ｎＭＯＳが形成された半導体チップ１１ａ，１１ｃ，１１ｄの裏面のソース電極は、上記チップ搭載用の配線パターン１０ｂを介して配線基板１０内のサーマルビアと称する複数のビアホール（第１接続部）１０ｃ２内の導体膜と電気的かつ熱的に接続されている。このビアホール１０ｃ２は、平面的には図７に示すように、半導体チップ１１ａ，１１ｃ，１１ｄの搭載領域内に縦横方向に沿って所定の間隔毎に配置され、断面的には図１０に示すように配線基板１０の主面のチップ搭載用の配線パターン（第１導体パターン）１０ｂから配線基板１０の裏面の基準電位供給用の配線パターン（第３導体パターン）１０ｂに達するまで延在し、半導体チップ１１ａ，１１ｃ，１１ｄの裏面のソース電極と配線基板１０の裏面の基準電位供給用の配線パターン１０ｂとを電気的かつ熱的に接続している。これにより、半導体チップ１１ａ，１１ｃ，１１ｄの動作時に生じた熱は、半導体チップ１１ａ，１１ｃ，１１ｄの裏面から主としてビアホール１０ｃ２を通じて配線基板１０の裏面の基準電位供給用の配線パターン１０ｂに放散されるようになっている。このため、半導体チップ１１ａ，１１ｃ，１１ｄの放熱性を向上させることができる。また、このビアホール１０ｃ２を通じて配線基板１０の裏面の配線パターン１０ｂから半導体チップ１１ａ，１１ｃ，１１ｄの裏面のソース電極に対して基準電位を良好に供給することができる。ビアホール１０ｃ２内の導体膜は、例えば銅（Ｃｕ）とタングステン（Ｗ）との合金からなる。
【００３４】
一方、ｐＭＯＳＱｐが形成された半導体チップ１１ｂの裏面のドレイン電極は、上記チップ搭載用の配線パターン（第２導体パターン）１０ｂを介して配線基板１０内のサーマルビアと称する複数のビアホール（第２接続部）１０ｃ３内の導体膜と電気的かつ熱的に接続されている。ビアホール１０ｃ３の平面的な配置状態は上記ビアホール１０ｃ２と同じである。ただし、このビアホール１０ｃ３は、配線基板１０の裏面の基準電位供給用の配線パターン（第３導体パターン）１０ｂに接続されず、配線基板１０の厚さ方向の途中の位置（配線基板１０の裏面から２番目）に存在する絶縁体板１０ａ１（１０ａ）の上面（第１位置）までしか延在されていない。したがって、ビアホール１０ｃ３は、配線基板１０の裏面の基準電位供給用の配線パターン１０ｂと絶縁されている。すなわち、半導体チップ１１ｂの裏面のドレイン電極は、上記半導体チップ１１ａ，１１ｃ，１１ｄの裏面のソース電極とは電気的に独立しており、半導体チップ１１ｂの裏面のドレイン電極への電位供給と、半導体チップ１１ａ，１１ｃ，１１ｄの裏面のソース電極への電位供給は配線基板１０内のそれぞれ別々の配線パターン１０ｂを通じて行われるようになっている。また、ビアホール１０ｃ３の下方には絶縁体板１０ａ１を挟んで、複数のビアホール（第３接続部）１０ｃ４が配置されている。このビアホール１０ｃ４の平面的な配置状態は上記ビアホール１０ｃ３と同じである。このビアホール１０ｃ４は、上記ビアホール１０ｃ３とは絶縁されているが、絶縁体板１０ａ１の下面（第２位置）から配線基板１０の裏面の基準電位供給用の配線パターン１０ｂまで延在し、その基準電位供給用の配線パターン１０ｂと電気的かつ熱的に接続されている。ここではビアホール１０ｃ３の延在長（配線基板１０の厚さ方向の長さ）の方が、ビアホール１０ｃ４の延在長よりも長くなっている。すなわち、ビアホール１０ｃ３の総放熱面積（総体積）の方が、ビアホール１０ｃ４の総放熱面積（総体積）よりも大きい。これは、放熱源の半導体チップ１１ｂに接続されたビアホール１０ｃ３の延在長を長くすることで放熱面積（ビアホール１０ｃ３の体積）を増大させ、放熱性を向上させるためである。以上のような構造とすることにより、ｐＭＯＳＱｐが形成された半導体チップ１１ｂの動作時に生じた熱は、半導体チップ１１ｂの裏面からビアホール１０ｃ３に伝搬し、さらにビアホール１０ｃ４や他の配線パターン１０ｂあるいは絶縁体板１０ａを通じて配線基板１０の裏面の基準電位供給用の配線パターン１０ｂに放散されるようになっている。すなわち、ビアホール１０ｃ３を設けたことにより、半導体チップ１１ｂの動作時の放熱面積を向上させることができるので、ビアホール１０ｃ３が無い場合に比べて半導体チップ１１ｂの放熱性を向上させることができる。また、本発明者の検討によれば、ビアホール１０ｃ４を設けたことにより、さらに放熱性を向上させることができることを初めて見出した。ビアホール１０ｃ３のみを設けビアホール１０ｃ４を設けなかった場合、熱抵抗θｊ−ｃは、８．２９℃／Ｗ程度、２スロット動作時で２．８３℃／Ｗ程度であるのに対して、ビアホール１０ｃ３，１０ｃ４を設けた場合、熱抵抗θｊ−ｃは、７．２３℃／Ｗ程度、２スロット動作時で２．５４℃／Ｗ程度であり、配線基板１０の裏面に貫通するビアホール１０ｃ４を設けた方が熱抵抗を低くできることが本発明者によって初めて判明した。また、このビアホール１０ｃ３は、配線基板１０の裏面の配線パターン１０ｂとは絶縁されているので、半導体チップ１１ｂの裏面のドレイン電極に電位の異なる基準電位が供給されてしまうこともない。ビアホール１０ｃ３，１０ｃ４内の導体膜は、例えば銅（Ｃｕ）とタングステン（Ｗ）との合金からなる。
【００３５】
ここでは、上記ｎＭＯＳＱｎ１〜Ｑｎ３が形成された半導体チップ１１ａ，１１ｃ，１１ｄの方が放熱量が多いので、その半導体チップ１１ａ，１１ｃ，１１ｄ側のビアホール１０ｃ２の数の方が、ｐＭＯＳＱｐが形成された半導体チップ１１ｂ側のビアホール１０ｃ３の数よりも多くなっている。また、ｎＭＯＳＱｎ１〜Ｑｎ３が形成された半導体チップ１１ａ，１１ｃ，１１ｄ側のビアホール構造とｐＭＯＳＱｐが形成された半導体チップ１１ｂ側のビアホール構造とを逆にしても良いが、そうしなかった主な理由は、ｎＭＯＳＱｎ１〜Ｑｎ３は上記のように増幅回路部を構成する素子であり、放熱量がｐＭＯＳＱｐよりも高いからである。また、ｎＭＯＳＱｎ１〜Ｑｎ３が形成された半導体チップ１１ａ，１１ｃ，１１ｄの数の方が、ｐＭＯＳＱｐが形成された半導体チップ１１ｂの数よりも多いこともその理由の１つである。また、絶縁体板１０ａ１の層位置は、前記したように配線基板１０の裏面から２番目に限定されるものではなく種々変更可能であるが、この絶縁体板１０ａ１の層位置があまり配線基板１０の主面（チップ搭載面）に近すぎると、ビアホール１０ｃ３の延在長が短くなる結果、放熱面積（ビアホール１０ｃ３の体積）が小さくなり放熱性が低くなるので、放熱性を考慮すると絶縁体板１０ｃ１は配線基板１０の裏面に近い方が好ましい。ただし、絶縁体板１０ａ１を最下層（配線基板１０の裏面）に設けると、図１０等に示した配線基板１０の裏面の基準電位供給用の配線パターン１０ｂにビアホールを開口せざるを得ないような状況が生じる結果、基準電位の供給能力が弱まり、ＲＦパワーモジュールの電気的特性劣化や発振等の問題が生じる場合があるので、絶縁体板１０ａ１を最下層（配線基板１０の裏面）に設けない方が好ましい。
【００３６】
このように本実施の形態１によれば、ｎＭＯＳＱｎ１〜Ｑｎ３が形成された半導体チップ１１ａ，１１ｃ，１１ｄおよびｐＭＯＳＱｐが形成された半導体チップ１１ｂの両方の放熱性を向上させることができるので、ＲＦパワーモジュールの全体的な放熱性を向上させることができる。このため、ＲＦパワーモジュールの全体の動作信頼性を向上させることができる。また、熱的マージンを向上させることができるので、ＲＦパワーモジュールの熱設計の容易性を向上させることができる。
【００３７】
上記チップ部品１２には、前記整合回路や電源スイッチ回路６等を形成するための容量素子、ダイオード素子、トランジスタ素子等が形成されている。チップ部品１２は接合材１０ｅにより配線基板１０の主面の配線パターン１０ｂに接合され電気的に接続されている。なお、上記容量素子は、チップ部品を使用せずに、絶縁体板１０ａの表裏面の導体層を利用して配線基板１０の内層に形成することもできる。このような配線基板１０の主面の半導体チップ１１ａ〜１１ｄおよびチップ部品１２等は封止部材で覆われる。
【００３８】
次に、上記半導体チップ１１ａ，１１ｃ，１１ｄの断面構造の要部例を図１１に示す。半導体チップ１１ａ，１１ｃ，１１ｄを構成する半導体基板（以下、単に基板という）１５は、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ＋型のシリコン（Ｓｉ）単結晶からなる半導体層１５ａ上に、ｐ−型の半導体層（エピタキシャルシリコン層）１５ｂがエピタキシャル法などにより形成された構成を有している。半導体層１５ｂには、ｐ型ウエル領域１７が、例えばホウ素（Ｂ）などの不純物をイオン注入することなどにより形成されている。基板１５の主面（すなわち半導体層１５ｂの主面（第３面））には、上記ｎＭＯＳＱｎ１〜Ｑｎ３を形成するｎチャネル型のＬＤＭＯＳ１８ａ，１８ｂが形成されている。ＬＤＭＯＳ１８ａ，１８ｂのゲート絶縁膜１９は、例えば薄い酸化シリコン膜（ＳｉＯ２等）などからなり、例えば熱酸化法などによって形成されている。ＬＤＭＯＳ１８ａ，１８ｂのゲート電極（入力電極）２０は、例えば基板１５の主面上に形成された多結晶シリコン膜および金属シリサイド層（例えばチタンシリサイド層またはコバルトシリサイド層）をフォトリソグラフィ法およびエッチング法によりパターニングすることにより形成されている。ＬＤＭＯＳ１８ａ，１８ｂのチャネルはゲート電極２０の下のｐ型ウエル領域１７の上部に形成される。ＬＤＭＯＳ１８ａ，１８ｂのソース領域としてのｎ＋型半導体領域（ｎ＋型拡散層）２１は、ゲート電極２０の一方の端部にまで延びるような状態でｐ型ウエル領域１７に形成されている。ＬＤＭＯＳ１８ａ，１８ｂのドレイン領域は、互いに共通になるように、隣接するゲート電極２０，２０の間に形成されており、各々のゲート電極２０の端部にまで延びるように形成されたｎ−型半導体領域（ｎ−型拡散層）２２と、各々のゲート電極２０からｎ−型半導体領域２２分だけ離間して設けられ、ｎ−型半導体領域２２よりも不純物濃度が高く設定されたｎ＋型半導体領域（ｎ＋型拡散層）２３とを有するＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造とされている。ｎ−型半導体領域２２およびｎ＋型半導体領域２３は、それぞれリン（Ｐ）などの不純物をイオン注入することなどにより形成されている。また、ｐ型ウエル領域１７には、ｐ＋型半導体領域（ｐ＋型不純物拡散層）２４が、例えばホウ素（Ｂ）などの不純物をイオン注入することなどにより形成されている。ｐ＋型半導体領域２４の下方、すなわちｐ＋型半導体領域２４と半導体層１５ａとの間には、ｐ＋＋型半導体領域（ｐ＋＋型打ち抜き領域またはｐ＋＋型不純物拡散層）２５が、例えばホウ素（Ｂ）などの不純物をイオン注入することなどにより形成されている。基板１５の主面上には、ゲート電極２０を覆うように、例えば酸化シリコン膜などからなる絶縁膜２６が形成されている。絶縁膜２６には、ｎ＋型半導体領域２１，２３またはｐ＋型半導体領域２４を露出するコンタクトホール２７が形成されている。コンタクトホール２７には、例えばバリア膜とタングステン膜とからなるプラグ２８が埋め込まれている。絶縁膜２６上には、プラグ２８を介してｎ＋型半導体領域２１およびｐ＋型半導体領域２４に電気的に接続するソース電極（ソース配線電極または接地電極）２９と、プラグ２８を介してｎ＋型半導体領域２３に電気的に接続するドレイン電極（ドレイン配線電極または出力電極）３０とが形成されている。ソース電極２９およびドレイン電極３０は、例えば、絶縁膜２６上に形成したアルミニウム合金膜などをフォトリソグラフィ法およびエッチング法によりパターニングすることにより形成することができる。ソース電極２９およびドレイン電極３０は、バリア膜とアルミニウム合金膜との積層膜により形成することもできる。絶縁膜２６上には、ソース電極２９およびドレイン電極３０を覆うように絶縁膜３１が形成されている。なお、絶縁膜３１上には必要に応じて他の配線層や層間絶縁膜などが形成され得るが、理解を簡単にするために、ここでは図示およびその説明を省略する。基板１５の裏面（主面と反対側の面（第４面））上には、例えば金属層などからなる導体層（裏面電極）３２が形成されている。ソース電極２９は、プラグ２８、ｐ＋型半導体領域２４、ｐ＋＋型半導体領域２５および半導体層１５ａを介して、導体層３２と電気的に接続されている。すなわち、基板１５の裏面の導体層３２は、ＬＤＭＯＳ１８ａ，１８ｂのソース電極（第１電極）となっており、上記基準電位（第１電位）が印加される。図１１に示された部分は繰り返しの最小単位であり、この単位増幅素子（単位半導体素子）、ここでは単位ＭＯＳ（ＬＤＭＯＳ１８ａまたはＬＤＭＯＳ１８ｂ）が複数個並列に接続されて１つの増幅素子（上記ｎＭＯＳＱｎ１〜Ｑｎ３）が形成されている。
【００３９】
次に、上記半導体チップ１１ｂの断面構造の要部例を図１２に示す。図１２の半導体チップ１１ｂを構成する基板１５は、例えばｐ＋型の半導体層１５ｃ上に、ｐ−型の半導体層１５ｄがエピタキシャル法によって堆積された構造を有している。半導体層１５ｃ，１５ｄは、例えば単結晶シリコン（Ｓｉ）からなる。半導体層１５ｄには、ｎ−型の半導体領域（ウエル）３５が形成されている。この半導体領域３５は、複数のｐチャネル型のトレンチＭＯＳ（単位増幅素子、単位半導体素子）３６のチャネルが形成される領域である。半導体領域３５は、例えばリン（Ｐ）が半導体層１５ｄの主面から半導体層１５ｄの厚さ方向の途中位置まで分布することで形成されている。また、半導体層１５ｄにおいて半導体領域３５の外周端には、ｎ型の半導体領域（ウエル）３７が形成されている。この半導体領域３７には、例えばリンが含有されている。また、半導体層１５ｄの主面（第５面）の分離領域には、例えば酸化シリコン（ＳｉＯ２等）からなる分離部３８がＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄｉｚａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法等によって形成されている。分離部３８は溝型のもの（トレンチアイソレーション）でも良い。この分離部３８に囲まれた活性領域はトレンチＭＯＳ形成領域となっている。この活性領域には、複数の溝３９が形成されている。各溝３９は、セル毎に設けられており、断面で見た場合、半導体層１５ｄの主面から半導体層１５ｄの深さ方向の途中位置にまで延び、平面で見た場合は所定の方向に沿って延びている。この溝３９の内壁面および溝３９の開口周辺の半導体層１５ｄ上面には、トレンチＭＯＳ３６のゲート絶縁膜４０が形成されている。ゲート絶縁膜４０は、例えば酸化シリコン膜からなり、そのゲート絶縁膜４０上には、トレンチＭＯＳ３６のトレンチ型のゲート電極４１が形成されている。ゲート電極４１は、例えば低抵抗な多結晶シリコン膜からなり、断面Ｔ字状に形成されている。すなわち、ゲート電極４１は、溝３９の内部にゲート絶縁膜４０を介して埋め込まれた第１部分４１ａと、この第１部分４１ａに連なり、溝３９の外部に突出され、かつ、溝３９の幅寸法（短方向寸法）よりも幅広の第２部分４１ｂとを有している。また、トレンチＭＯＳ形成領域の外周には、ゲート引出配線４１Ｌが半導体層１５ｄの主面上にゲート絶縁膜４０および分離部３８を介して形成されている。ゲート引出配線４１Ｌは、各ゲート電極４１と一体的に形成され電気的に接続されている。このようなゲート電極４１およびゲート引出配線４１Ｌ上には、例えば酸化シリコン膜からなるキャップ絶縁膜４２がパターニングされて堆積されている。上記ゲート電極４１およびキャップ絶縁膜４２の側面には、サイドウォール４３ａが形成されている。また、上記ゲート引出配線４１Ｌの側面および上面には絶縁膜４３ｂが形成されている。また、ゲート電極４１の隣接間の半導体層１５ｄには、ソース用のｐ型の半導体領域４４が形成されている。この半導体領域４４は、例えばホウ素（Ｂ）が半導体層１５ｄの主面から半導体領域３５の深さ方向の途中位置まで分布することで形成されている。また、ゲート電極４１の隣接間の半導体層１５ｄには溝４５が形成されている。この溝４５は、断面で見た場合、半導体層１５ｄの主面から半導体領域３５の深さ方向の途中位置にまで延びている。そして、この溝４５底部の半導体領域３５には、ｎ＋型の半導体領域４６が形成されている。この半導体領域４６には、例えばリンまたはヒ素が含有されている。このような基板１５の主面上には、ゲート引出電極４７Ｇおよびソース引出電極４７Ｓが形成されている。ゲート引出電極４７Ｇは、コンタクトホール４８を通じてゲート引出配線４１Ｌと電気的に接続されている。ソース引出電極４７Ｓは、その一部が溝４５に埋め込まれており、ｐ＋型の半導体領域４４およびｎ＋型の半導体領域４６と電気的に接続されている。また、基板１５（半導体層１５ｃ）の裏面（第６面）には導体層４９が形成されている。この導体層４９はトレンチＭＯＳ３６のドレイン電極（第２電極）となっている。ドレイン電極には上記基準電位よりも高い電源電位（第２電位）が印加される。図１２の個々のトレンチＭＯＳ３６は最小単位であり、この単位増幅素子（単位半導体素子）であるトレンチＭＯＳ３６が複数個並列に接続されて１つの増幅素子（上記ｐＭＯＳＱｐ）が形成されている。
【００４０】
次に、図１３は上記ＲＦパワーモジュールＰＭをマザーボード５１に実装した状態の側面図、図１４は図１３のＲＦパワーモジュールＰＭの搭載部分の要部拡大断面図をそれぞれ示している。
【００４１】
マザーボード５１は、例えば多層配線構造を有するプリント配線基板等からなる。マザーボード５１の主面上には、ＲＦパワーモジュールＰＭと、その他に複数のチップ部品１２が搭載されている。ＲＦパワーモジュールＰＭの半導体チップ１１ａ〜１１ｄおよびチップ部品１２は上記封止部材５３により封止されている。封止部材５３は、例えばシリコーンゴム等からなる。ＲＦパワーモジュールＰＭは、上記配線基板１０の裏面の基準電位供給用の配線パターン１０ｂおよびパッドパターン１０ｂｐをマザーボード５１の主面に向けた状態でマザーボード５１上に搭載されている。このＲＦパワーモジュールＰＭの基準電位供給用の配線パターン１０ｂ（すなわち、ビアホール１０ｃ２，１０ｃ４）およびパッドパターン１０ｂｐは、半田等のような接合材５４を介してそれぞれマザーボード５１の配線パターン５１ａ，５１ｂと接続されている。配線パターン５１ａ，５１ｂは、例えば銅（Ｃｕ）等のような導体膜からなる。このうち、配線パターン５１ａは、マザーボード５１のサーマルビアと称する複数のビアホール５１ｃ内の導体膜と電気的かつ熱的に接続されている。すなわち、ＲＦパワーモジュールＰＭの動作時に半導体チップ１１ａ〜１１ｄで生じた熱は、配線基板１０の裏面の配線パターン１０ｂおよび接合材５４を通じてマザーボード５１のビアホール５１ｃに伝搬され、これを通じて外部に放散される構成となっている。
【００４２】
次に、図１５は、本実施の形態１のＲＦパワーモジュールを用いたデジタル携帯電話機システムの一例を示している。図１５の符号ＡＮＴは信号電波の送受信用のアンテナ、符号５６はフロントエンド・モジュール、符号５７は音声信号をベースバンド信号に変換したり、受信信号を音声信号に変換したり、変調方式切換信号やバンド切換信号を生成したりする前記ベースバンド回路、符号５８は受信信号をダウンコンバートして復調しベースバンド信号を生成したり送信信号を変調したりする変復調用回路、ＦＬＴ１，ＦＬＴ２は受信信号からノイズや妨害波を除去するフィルタである。フィルタＦＬＴ１はＧＳＭ用、フィルタＦＬＴ２はＤＣＳ用である。ベースバンド回路５７は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）やマイクロプロセッサ、半導体メモリ等の複数の半導体集積回路で構成されている。フロントエンド・モジュール５６は、インピーダンス整合回路ＭＮ１，ＭＮ２、ロウパスフィルタＬＰＦ１，ＬＰＦ２、スイッチ回路５９ａ，５９ｂ、コンデンサＣ５，Ｃ６および分波器６０を有している。インピーダンス整合回路ＭＮ１，ＭＮ２は、ＲＦパワーモジュールＰＭの送信出力端子に接続されてインピーダンスの整合を行う回路、ロウパスフィルタＬＰＦ１，ＬＰＦ２は高調波を減衰させる回路、スイッチ回路５９ａ，５９ｂは送受信切り換え用のスイッチ回路、コンデンサＣ５，Ｃ６は受信信号から直流成分をカットする素子、分波器６０は、ＧＳＭ９００帯の信号と、ＤＣＳ１８００帯の信号とを分波する回路であり、これら回路および素子は１つの配線基板上に搭載されてモジュールとされている。なお、スイッチ回路５９の切換信号ＣＮＴ１，ＣＮＴ２は上記ベースバンド回路５７から供給される。
【００４３】
（実施の形態２）
本実施の形態２では、ＲＦパワーモジュールのデバイス構造の変形例について説明する。
【００４４】
図１６は、本実施の形態２のＲＦパワーモジュールの断面図の一例を示している。前記実施の形態１と異なるのは、絶縁体板１０ａが前記実施の形態１の場合よりも多く積層されていることと、窪み１０ｄが浅いことである。この構造では、半導体チップ１１ａ〜１１ｄの下部は窪み１０ｄ内にあるが、半導体チップ１１ａ〜１１ｄの上部が最上の絶縁体板１０ａの上面から突出している。
【００４５】
また、図１７は、さらに他のＲＦパワーモジュールの断面図の一例を示している。前記実施の形態１と異なるのは、キャビティと称する窪み１０ｄが存在せず、半導体チップ１１ａ〜１１ｄの側面を取り囲むような絶縁体板１０ａが存在しないことである。
【００４６】
本発明者の検討によれば、図１６および図１７の構成でも前記実施の形態１と同様の効果が得られるが、前記実施の形態１、図１６および図１７で放熱性の観点で比較した場合、前期実施の形態１の構成が最も良く、次いで図１６の構成が良く、その次に図１７の構成が良いとされた。
【００４７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４８】
例えば前記実施の形態では、ＲＦパワーモジュールの増幅回路部を３段設けたが、２段構成または４段構成にしても良い。
【００４９】
また、前記実施の形態では、ＲＦパワーモジュールの２つの増幅回路部を１つの半導体チップに形成し、他の増幅回路部を他の半導体チップに形成した場合について説明したが、これに限定されるものではなく、３段全ての増幅回路部を１つの半導体チップに形成しても良い。
【００５０】
また、前記実施の形態では、ＧＳＭ９００とＤＣＳ１８００との２つの周波数帯の電波を取り扱うことが可能なデュアルバンド方式に適用した場合について説明したが、上記２つの周波数帯の他に、例えばＰＣＳ帯の電波をも取り扱うことが可能な、いわゆるトリプルバンド方式に適用しても良い。その場合、ＤＣＳ１８００とＰＣＳとは周波数帯が比較的近いので、ＤＣＳ１８００とＰＣＳとの信号の入力および出力と信号の増幅に、図４の送信信号ＩＮａの入力端子および出力端子Ｔｏｕｔａと高周波電力増幅回路１ＡとをＤＣＳ１８００とＰＣＳとで共用させるようにしても良い。
【００５１】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるデジタル携帯電話に適用した場合について説明したが、それに限定されるものではなく、例えばＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）等のような移動体通信機能を有する情報処理装置やパーソナルコンピュータ等のような情報処理装置にも適用できる。
【００５２】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００５３】
すなわち、第１面とそれとは反対の第２面とを有する多層配線構造の配線基板と、前記配線基板の第１面に搭載された第１半導体チップと、前記配線基板の第１面に搭載され、前記第１半導体チップの裏面電極に供給される電位とは異なる電位が裏面電極に供給される第２半導体チップとを備え、前記第１半導体チップの裏面電極は前記配線基板の第１孔内の導体を通じて前記配線基板の第２面の導体パターンに接続され、前記第２半導体チップの裏面電極は前記配線基板の第２孔内の導体に接続されており、前記第２孔は前記配線基板の第１面からその配線基板の厚さ方向の途中位置まで延びるが前記第２面までは達せず、前記第２孔内の導体は前記配線基板の第２面の前記導体パターンには電気的に接続されない構成を有することにより、第２半導体チップの放熱性を向上させることができるので、半導体装置の全体の放熱性を向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置の一例の要部回路図である。
【図２】図１の電源制御回路の一例の回路図である。
【図３】図１および図２の高周波電力増幅回路の一例の回路図である。
【図４】図１の半導体装置のさらに具体的な一例の回路図である。
【図５】図１の半導体装置のデバイス構造の一例を示す斜視図である。
【図６】図５の半導体装置の主面の要部平面図である。
【図７】図６の半導体チップを取り外して示した半導体装置の要部平面図である。
【図８】図５の半導体装置の裏面の平面図である。
【図９】図５の半導体装置の裏面の他の一例を示す平面図である。
【図１０】図５の半導体装置の要部断面図である。
【図１１】図５の半導体装置の第１半導体チップの一例の要部断面図である。
【図１２】図５の半導体装置の第２半導体チップの一例の要部断面図である。
【図１３】図５の半導体装置を搭載基板に搭載した状態の側面図である。
【図１４】図１３の半導体装置の搭載部分の要部拡大断面図である。
【図１５】本発明の一実施の形態の半導体装置を用いた携帯電話機システムの一例の説明図である。
【図１６】本発明の他の実施の形態である半導体装置のデバイス構造の要部断面図である。
【図１７】本発明のさらに他の実施の形態である半導体装置のデバイス構造の要部断面図である。
【符号の説明】
１ 高周波電力増幅回路
２ 動作電圧制御回路
２Ａ 電源制御回路
２Ｂ バイアス電圧生成回路
３ コンパレータ回路
４ 位相振幅分離回路
５，５ａ，５ｂ カプラ
６ 電源スイッチ回路
１０ 配線基板
１０ａ 絶縁体板
１０ｂ 配線パターン
１０ｃ１ ビアホール
１０ｃ２ ビアホール
１０ｃ３ ビアホール
１０ｃ４ ビアホール
１０ｄ 窪み
１１ａ〜１１ｄ 半導体チップ
１２ チップ部品
１３ ボンディングワイヤ
１５ 半導体基板
１５ａ，１５ｂ，１５ｃ，１５ｄ 半導体層
１７ ｐ型ウエル領域
１８ａ ＬＤＭＯＳ・ＦＥＴ
１８ｂ ＬＤＭＯＳ・ＦＥＴ
１９ ゲート絶縁膜
２０ ゲート電極
２１ ｎ＋型半導体領域
２２ ｎ−型半導体領域
２３ ｎ＋型半導体領域
２４ ｐ＋型半導体領域
２５ ｐ＋＋型半導体領域
２６ 絶縁膜
２７ コンタクトホール
２８ プラグ
２９ ソース電極
３０ ドレイン電極
３１ 絶縁膜
３２ 導体層
３５ 半導体領域
３６ トレンチＭＯＳ・ＦＥＴ
３７ 半導体領域
３８ 分離部
３９ 溝
４０ ゲート絶縁膜
４１ ゲート電極
４１ａ 第１部分
４１ｂ 第２部分
４１Ｌ ゲート引出配線
４２ キャップ絶縁膜
４３ 半導体領域
４４ 半導体領域
４５ 溝
４６ 半導体領域
４７Ｇ ゲート引出電極
４７Ｓ ソース引出電極
４８ コンタクトホール
４９ 導体層
５１ マザーボード
５１ａ，５１ｂ 配線パターン
５１ｃ ビアホール
５３ 封止部材
５４ 接合材
５６ フロントエンド・モジュール
５７ ベースバンド回路
５８ 変復調用回路
５９ スイッチ回路
６０ 分波器
ＡＭＰ１，ＡＭＰ２，ＡＭＰ３ 増幅回路部
ＡＭＰ４ 増幅回路部
ＢＩＡＳ バイアス回路
Ｖｄｄ１ 電源電圧
Ｖｃｔｌ 制御電圧
ＳＷ１，ＳＷ２ 切換スイッチ
ＶＰＬ 出力レベル指定信号
ＭＯＤＥ モード信号
ＬＤＯ 信号
Ｖｄｔ 検出信号
ＩＮ 送信信号
Ｐｉｎ 位相情報信号
Ｖｉｎ 振幅情報信号
ＭＩＸ ミクサ
ＦＬＴ フィルタ
Ｖａｐｃ 出力レベル制御電圧
Ｔｒ 入力端子
Ｔｉｎ 入力端子
Ｔｏｕｔ 出力端子
Ｖｏｕｔ 出力電圧
ＯＰ１ オペアンプ
Ｑｐ ｐチャネル型のＭＯＳ・ＦＥＴ
Ｔｂａｔ 端子
Ｍ１〜Ｍ４ 整合回路
Ｃ１〜Ｃ４，Ｃａ，Ｃｂ コンデンサ
Ｒ１，Ｒ２ａ，Ｒ２ｂ，Ｒ３ａ，Ｒ３ｂ，Ｒ４ａ，Ｒ４ｂ，Ｒ５ 抵抗
ＢＡＮＤ バンド切換信号
Ｔｃｔｌ，Ｔｘｏｎ 入力端子
ＭＳａ，ＭＳｂ マイクロストリップ線路
Ｔｒｅｇ 電源端子
ＰＭ ＲＦパワーモジュール
ＡＮＴ アンテナ
ＦＬＴ１，ＦＬＴ２ フィルタ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device technology, and more particularly to a technology that is effective when applied to a mobile communication device such as a mobile phone.
[0002]
[Prior art]
What the inventor has studied is, for example, a high-frequency power module of a mobile phone that transmits information using a GSM (Global System for Mobile Communication) type network. A semiconductor chip and various electronic components for high frequency power amplification are mounted on a wiring board of the high frequency power module. For example, an LDMOS • FET (Laterally Diffused Metal Oxide Semiconductor / Field Effect Transistor) is formed on the main surface of the semiconductor chip for amplifying high frequency power, and a source electrode of the LDMOS is formed on the back surface opposite to the main surface. Is formed. The semiconductor chip for high-frequency power amplification is mounted on the wiring board with the source electrode on the back surface electrically connected to the conductor pattern of the wiring board. The conductor pattern to which the source electrode is electrically connected is electrically connected to a conductor pattern for reference potential on the back surface of the wiring board through a hole filled with a conductor called a thermal via penetrating the main back surface of the wiring board. It is connected.
[0003]
In addition, for example, Japanese Patent Application Laid-Open No. 2002-222897 discloses a technique of mounting a semiconductor chip on a metal core substrate having a structure in which insulating layers are sandwiched above and below metal posts (for example, Patent Document 1).
[0004]
[Patent Document 1]
JP 2002-222897 A
[0005]
[Problems to be solved by the invention]
By the way, the present inventor has added the data transmission method referred to as the EDGE (Enhanced Data GSM Environment) method to the GSM method, and has the following problems in developing the GSM / EDGE dual mode (Dual Mode). Was found.
[0006]
That is, the addition of the circuit for the EDGE system requires the stabilization of the power supply voltage of the semiconductor chip for high-frequency power amplification. Therefore, it is necessary to add a vertical p-channel MOS-FET to the high-frequency power module. Although it becomes necessary, since the back surface (the mounting surface of the power supply stabilizing semiconductor chip on the wiring board) of the power supply stabilizing semiconductor chip on which the vertical p-channel MOSFET is formed becomes a drain electrode, If the drain electrode is pulled out to the rear surface of the wiring substrate through the thermal via in the wiring substrate as it is, the drain electrode is electrically connected to a conductor pattern for a reference potential different from the drain potential on the rear surface of the wiring substrate. . For this reason, a thermal via cannot be connected to the drain electrode of the power supply stabilizing semiconductor chip. However, if there is no thermal via under the drain electrode, the heat dissipation of the power supply stabilizing semiconductor chip is reduced. Occurs.
[0007]
An object of the present invention is to provide a technique capable of improving the overall heat dissipation of a semiconductor device.
[0008]
The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
[0009]
[Means for Solving the Problems]
The following is a brief description of an outline of typical inventions disclosed in the present application.
[0010]
That is, the present invention provides a wiring substrate having a multilayer wiring structure having a first surface and a second surface opposite thereto, a first semiconductor chip mounted on the first surface of the wiring substrate, A second semiconductor chip mounted on one surface and supplied to the back electrode with a potential different from the potential supplied to the back electrode of the first semiconductor chip, wherein the back electrode of the first semiconductor chip is connected to the wiring substrate The second semiconductor chip is connected to a conductor in a second hole of the wiring board through a conductor in the first hole of the second substrate; The hole extends from the first surface of the wiring board to an intermediate position in the thickness direction of the wiring board, but does not reach the second surface, and the conductor in the second hole is the conductor on the second surface of the wiring board. Has a configuration that is not electrically connected to the pattern Than it is.
[0011]
BEST MODE FOR CARRYING OUT THE INVENTION
Before describing the embodiments of the present invention in detail, the meanings of terms in the present embodiment will be described as follows.
[0012]
GSM (Global System for Mobile Communication) refers to one or a standard of wireless communication systems used in digital mobile phones. GSM has three radio frequency bands to be used. The 900 MHz band is GSM900 or simply GSM, the 1800 MHz band is GSM1800 or DCS (Digital Cellular System) 1800 or PCN, the 1900 MHz band is GSM1900 or DCS1900 or PCS (Personal Communication Services). ). GSM1900 is mainly used in North America. In North America, GSM850 in the 850 MHz band may be used.
[0013]
In the following embodiments, when necessary for the sake of convenience, the description will be made by dividing into a plurality of sections or embodiments, but unless otherwise specified, they are not unrelated to each other and one is the other. In some or all of the modifications, details, supplementary explanations, and the like. Further, in the following embodiments, when referring to the number of elements (including the number, numerical value, amount, range, etc.), a case where it is particularly specified, and a case where it is clearly limited to a specific number in principle, etc. However, the number is not limited to the specific number, and may be more than or less than the specific number. Further, in the following embodiments, the constituent elements (including element steps, etc.) are not necessarily essential unless otherwise specified, and when it is deemed essential in principle. Needless to say. Similarly, in the following embodiments, when referring to the shapes, positional relationships, and the like of the constituent elements, the shapes are substantially the same unless otherwise specified and in cases where it is considered that it is not clearly apparent in principle. And the like. This is the same for the above numerical values and ranges. In all the drawings for describing the present embodiment, components having the same function are denoted by the same reference numerals, and repeated description thereof will be omitted. Further, in some drawings used in the present embodiment, hatching is used even in a plan view so as to make the drawings easy to see. In this embodiment mode, a MOS / FET (Metal Oxide Semiconductor / Field Effect Transistor), which is a typical example of a field effect transistor, is abbreviated as MOS, a p-channel type MOS is abbreviated as a pMOS, and an n-channel type MOS is an nMOS. Abbreviated.
[0014]
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0015]
(Embodiment 1)
In the first embodiment, for example, a case will be described in which the present invention is applied to an RF (Radio Frequency) power module used for a digital mobile phone that transmits information by using a GSM (Global System for Mobile Communication) network.
[0016]
FIG. 1 shows an example of a main part circuit diagram of the RF power module. This RF power module has a high-frequency power amplifier circuit 1 and an operating voltage control circuit 2. The high-frequency power amplifier circuit 1 includes, for example, three-stage amplifier circuit units (power amplifiers) AMP1, AMP2, and AMP3, and a bias circuit BIAS that applies a bias voltage to these amplifier circuit units AMP1, AMP2, and AMP3. . The operating voltage control circuit 2 is a circuit that generates a voltage applied to the high-frequency power amplifier circuit 1, and includes a power supply control circuit 2A and a bias voltage generation circuit 2B. The power supply control circuit 2A is a circuit that generates a power supply voltage Vdd1 applied to the drain terminals of the output power MOSs of the amplifier circuits AMP1, AMP2, and AMP3 (power supply voltage (Vdd1) control system circuit). . The bias voltage generation circuit 2B is a circuit that generates a control voltage Vctl for controlling the bias circuit BIAS. In the first embodiment, when the power supply control circuit 2A generates the power supply voltage Vdd1 based on the output level designation signal VPL supplied from the baseband circuit, the bias voltage generation circuit 2B generates the bias voltage generation circuit 2B. The control voltage Vctl is generated based on the power supply voltage Vdd1. The baseband circuit is a circuit that generates the output level designation signal VPL. This output level designation signal VPL is a signal for designating the output level of the high-frequency power amplifier circuit 1, and is generated based on the distance between the mobile phone and its base station, that is, the output level according to the strength of radio waves. It has become.
[0017]
Further, the semiconductor device of the first embodiment has a structure in which both the GMSK (Gaussian Filtered Minimum Shift Keying) modulation method and the EDGE modulation method can be used. The GMSK modulation method is a method used for communication of a voice signal, and is a method of shifting the phase of a carrier wave according to transmission data. The EDGE modulation method is a method used for data communication and is a method in which an amplitude shift is further added to a phase shift of GMSK modulation. In the first embodiment, a changeover switch SW1 for selecting either the GMSK modulation method or the EDGE modulation method is provided to enable communication using both the GMSK modulation method and the EDGE modulation method. The changeover switch SW1 is provided in the modulation / demodulation circuit. The switching of the modulation method by the changeover switch SW1 is performed by a mode signal MODE instructing the modulation method. When the GMSK modulation method is used, the output level designation signal VPL is input to the power supply control circuit 2A by the changeover switch SW1. On the other hand, when the EDGE modulation method is used, a signal LDO is input to the power supply control circuit 2A by the changeover switch SW1 instead of the output level designation signal VPL. The signal LDO is a signal corresponding to amplitude information of transmission data, and is transmitted from the comparator circuit 3. The comparator circuit 3 includes an amplitude information signal Vin from a phase / amplitude separation circuit 4 provided on the input side of the high-frequency power amplifier circuit 1 and an output level detection output provided on the output side of the high-frequency power amplifier circuit 1. It is configured to compare with the detection signal Vdt from the coupler 5 and output a signal corresponding to the potential difference. The phase / amplitude separation circuit 4 is a circuit that separates the transmission signal IN into a phase information signal Pin and an amplitude information signal Vin. With such a configuration, feedback control is performed such that the output level of the high-frequency power amplifier circuit 1 matches the level of the amplitude information signal Vin. The output of the coupler 5 is frequency-converted by the mixer MIX and transmitted to the comparator circuit 3 as the detection signal Vdt via the filter FLT and the amplifier circuit AMP4.
[0018]
Further, in the EDGE modulation mode, since the output level designation signal VPL is not input to the power supply control circuit 2A, the bias voltage generation circuit 2B responds to a required output level based on the power supply voltage Vdd1 from the power supply control circuit 2A. The control voltage Vctl cannot be generated. Therefore, instead of the voltage from the bias voltage generation circuit 2B, a changeover switch SW2 for supplying the output level control voltage Vapc supplied from the baseband circuit or the modulation / demodulation circuit to the bias circuit BIAS is provided. The switching of the modulation method by the changeover switch SW2 is performed by the mode signal MODE. The symbol Tr is an input terminal of the power control circuit 2A, Vramp is an input voltage to the power control circuit 2A, Tin is an input terminal of the high-frequency power amplifier circuit 1, Tout is an output terminal of the high-frequency power amplifier circuit 1, and Vout is a high frequency. The output voltage Tbi of the power amplification circuit 1 indicates an input terminal of the bias circuit BIAS.
[0019]
Next, FIG. 2 shows an example of a circuit diagram of the power supply control circuit 2A of FIG. The power supply control circuit 2A has an operational amplifier OP1, a pMOS Qp, a feedback circuit 7, a resistor R1, and a capacitor C1. Reference symbol Tbat indicates a terminal connected to the power supply circuit, and Vdd indicates a power supply voltage supplied from the power supply circuit. The input terminal Tr is electrically connected to the inverting input terminal of the operational amplifier OP1. The output terminal of the operational amplifier OP1 is electrically connected to the gate electrode of the pMOS Qp. The pMOS Qp is an output MOS for supplying a power supply voltage to the amplifier circuits AMP1 to AMP3 (that is, the nMOSs Qn1 to Qn3), and extracts a power supply voltage Vdd1 from a drain electrode by an output signal from the operational amplifier OP1. In the GSM / EDGE dual mode circuit using the polar loop method of controlling the power supply voltage Vdd1 as in the first embodiment, the pMOSQp is required. By providing the pMOS Qp, the power supply voltage Vdd1 can be kept constant even if the power supply voltage Vdd applied to the terminal Tbat fluctuates. In addition, when the voltage applied to the input terminal Tr is positively moved, the output power of the RF power module can be favorably controlled. Here, the reason why the pMOS Qp is used without using the nMOS is that the pMOS does not cause a voltage drop corresponding to the threshold value Vth, so that the power supply voltage Vdd1 of the output is lower than that of the nMOS and the power supply voltage Vdd from the power supply circuit of the supply source is used. (> Vdd1) because the power loss can be reduced. As described later, a vertical pMOS is used as the pMOS Qp.
[0020]
The feedback circuit 7 is electrically connected between the drain electrode of the pMOS Qp and the non-inverting input terminal of the operational amplifier OP1. The feedback circuit 7 is a circuit for feeding back the power supply voltage Vdd1 of the output of the power supply control circuit 2A from the drain terminal of the pMOS Qp to the non-inverting input terminal of the operational amplifier OP1, and is configured by, for example, a CR circuit having a capacitor and a resistor. I have. In this way, the power supply voltage Vdd1 output from the power supply control circuit 2A is fed back to the non-inverting input terminal of the operational amplifier OP1 via the feedback circuit 7, so that the power supply voltage Vdd1 output from the power supply control circuit 2A is changed to the input voltage ( The output power supply voltage Vdd1 can be automatically controlled so that the output power supply voltage Vdd1 changes substantially linearly with the signal LDO or the output level designation signal VPL).
[0021]
Next, FIG. 3 shows an example of a circuit diagram of the high-frequency power amplifier circuit 1 of FIGS. The high-frequency power amplifier circuit 1 according to the first embodiment has a circuit configuration in which a plurality of nMOSs Qn (Qn1, Qn2, Qn3) are sequentially cascaded as active elements. That is, the input terminal Tin of the high-frequency power amplifier circuit 1 is connected to the gate electrode of the first-stage nMOS Qn1 via the matching circuit M1 and the capacitor C2, and the drain electrode of the first-stage nMOS Qn1 is connected to the middle stage via the matching circuit M2 and the capacitor C3. , The drain electrode of the middle nMOS Qn2 is connected to the gate electrode of the last nMOS Qn3 via the matching circuit M3 and the capacitor C4, and the drain electrode of the last nMOS Qn3 is connected to the matching circuit. It has a three-stage configuration connected to the output terminal Tout via M4. The output level of the high-frequency power amplifier 1 is controlled by the bias circuit BIAS and the power supply voltage Vdd1 from the power supply control circuit 2A. Here, the power supply voltage Vdd1 is supplied to the drain electrodes of the three nMOSs Qn1, Qn2, and Qn3. Each of the matching circuits M1 to M4 is a microstrip line that functions as an inductance element for achieving impedance matching between respective stages. The capacitors C2 to C4 connected in series with each of the matching circuits M1 to M3 have a function of cutting off the DC voltage between the power supply voltage Vdd1 and the gate bias voltage.
[0022]
The bias circuit BIAS has a plurality of resistors R2a, R2b, R3a, R3b, R4a, R4b. The resistors R2a and R2b are connected in series between a line connected to the input terminal Tbi of the bias circuit BIAS and a reference potential (for example, 0 V at ground potential). A wiring portion connecting the resistors R2a and R2b is electrically connected to the gate electrode of the nMOS Qn1. Similarly, the resistors R3a and R3b are connected in series between a wire connected to the input terminal Tbi of the bias circuit BIAS and the reference potential, and a wire connecting the resistors R3a and R3b to the gate electrode of the nMOS Qn2. Are electrically connected. Similarly, the resistors R4a and R4b are connected in series between a wire connected to the input terminal Tbi of the bias circuit BIAS and the reference potential, and a wire connecting the resistors R4a and R4b to the gate electrode of the nMOS Qn2. Are electrically connected. In this circuit, when the control voltage Vctl or the output level control voltage Vapc is input to the input terminal Tbi of the bias circuit BIAS, the voltage is divided by the resistors R2a and 2b, the resistors 3a and 3b, and the resistors 4a and 4b. The gate bias voltage is generated to generate a desired gate bias voltage, and the gate bias voltage is input to the gate electrodes of the respective nMOSs Qn1, Qn2, and Qn3. As a modification of the bias circuit BIAS, for example, a bias circuit including a circuit for generating a temperature-compensated bias voltage or a circuit for correcting a bias voltage shift due to a variation in elements may be used.
[0023]
Although not particularly limited, the nMOS Qn1 and Qn2 in the first and middle stages and the resistors R2a, 2b, 3a, 3b, 4a and 4b of the bias circuit BIAS are formed as a semiconductor integrated circuit on one semiconductor chip, and the nMOS Qn3 in the last stage. Is formed as a semiconductor integrated circuit on another semiconductor chip. Further, the capacitors C1 to C4 and the like are formed of chip components, and are interconnected in common with the semiconductor chip on which the nMOSs Qn1 and Qn2 and the resistors R2a, 2b, 3a, 3b, 4a and 4b are formed and the semiconductor chip on which the nMOS Qn3 is formed. The RF power module is mounted on a substrate.
[0024]
Next, FIG. 4 shows an example of a more specific circuit diagram of the RF power module according to the first embodiment. Here, for example, an RF power module that can use two frequency bands of GSM900 and DCS1800 (dual band system) and can use two communication systems of a GMSK modulation system and an EDGE modulation system in each frequency band is exemplified. Have been. For this reason, this RF power module includes a high-frequency power amplifier circuit 1A (1) that handles a transmission signal INa (IN) whose radio wave frequency is in the DCS band and a high-frequency power amplifier circuit that handles a transmission signal INb (IN) whose radio wave frequency is in the GSM band. And a power amplifier circuit 1B (1) (in FIG. 4, the bias circuit BIAS (see FIGS. 1 to 3) in the high frequency power amplifier circuits 1A and 1B is omitted). Further, a changeover switch SW3 is provided so that both the GMSK modulation method and the EDGE modulation method can be used in each of the two frequency bands of GSM900 and DCS1800. The changeover switch SW3 is a switch for inputting the output level control voltage Vapc supplied from the baseband circuit or the modulation / demodulation circuit to the high-frequency power amplifier circuit 1 instead of the power supply voltage Vdd1 generated by the operation voltage control circuit 2. It is. The switching of the changeover switch SW3 is controlled by a mode signal MODE supplied from the baseband circuit. Further, resistors R5 and R6 for switching between an initial bias voltage for transmitting a signal in the GSM band and an initial bias voltage for transmitting a signal in the DCS band, and a switch SW4 are provided. The switching of the switch SW4 is controlled by a band switching signal BAND between the GSM band and the DCS band. Further, output terminals of the high-frequency power amplifier circuits 1A and 1B are connected to output terminals Touta and Toutb of the RF power module via capacitors Ca and Cb. This connection path is formed by microstrip lines MSa and MSb formed by a conductor pattern on the wiring board. Couplers 5a and 5b are formed in the middle of the microstrip lines MSa and MSb by providing conductor layers so as to face each other with a dielectric layer interposed therebetween. The coupler 5a is used in the EDGE modulation mode in the DCS band, and the coupler 5b is used in the EDGE modulation mode in the GSM band. Although the couplers 5a and 5b can be configured separately from the RF power module, the couplers 5a and 5b can be provided on a wiring board on which the high-frequency power amplifier circuits 1A and 1B are mounted. Thus, the number of components can be reduced, and the size of a digital mobile phone using the RF power module can be reduced. Further, since the wiring path can be shortened, the electrical characteristics of the digital mobile phone can be improved.
[0025]
However, the operating voltage control circuit 2 is common to the high-frequency power amplifier circuits 1A and 1B. The power switch circuit 6 is a circuit for controlling ON / OFF of the common operation voltage control circuit 2. A signal for controlling the operation of the power switch circuit 6 is input to the input terminal Txon. The operating voltage Vreg supplied to the operating voltage control circuit 2 via the power switch circuit 6 is applied to the power terminal Treg. When the supply of the operation voltage Vreg to the operation voltage control circuit 2 is cut off by the power switch circuit 6, the operation of the operation voltage control circuit 2 is stopped. Also, in such a state, the input terminal Tctl is provided so that the amplifier circuits AMP1 to AMP3 can operate with a voltage directly supplied from the outside.
[0026]
Next, FIG. 5 is a perspective view showing an example of a device structure of the RF power module of the first embodiment, FIG. 6 is a plan view of a main part of a main surface of FIG. 5, and FIG. 8 is a plan view of the back surface of FIG. 5, FIG. 9 is a plan view of another example of the back surface of FIG. 5, and FIG. 10 is a cross-sectional view of the main portion of FIG. In FIGS. 5, 6, 7, and 10, a sealing member is not shown for easy understanding of the drawings. Although FIGS. 6 to 9 are plan views, the wiring patterns (upper concept including land patterns and pad patterns) are hatched to make the drawings easier to see. Further, since the basic state of the plane of the mounting area of the plurality of semiconductor chips mounted on the wiring board is almost the same, only the plan view of the mounting area of one semiconductor chip is shown in FIGS. A plan view of a semiconductor chip mounting area is omitted.
[0027]
The wiring board 10 of the RF power module has a multilayer wiring structure in which, for example, six insulator plates 10a are stacked and integrated. This insulator plate 10a is made of alumina (aluminum oxide, Al 2 O 3 , Relative permittivity = 9 to 9.7), but is not limited thereto, and various changes can be made. For example, a glass epoxy resin or the like may be used. A wiring pattern 10b for forming wiring is formed on the front surface or the back surface of each insulator plate 10a. The wiring pattern 10b on the main surface (first surface) and the back surface (second surface) of the wiring substrate 10 is formed, for example, by plating nickel (Ni) and gold (Au) on the surface of an alloy of copper (Cu) and tungsten (W). The plating is applied in order. This gold plating has a function of preventing oxidation and erosion of the wiring pattern. The wiring pattern 10b in the inner layer of the wiring board 10 is made of, for example, an alloy of copper (Cu) and tungsten (W). Here, the back surface of the first, third, and sixth layers of the insulating plate 10a from the main surface of the wiring board 10 is mainly a wiring layer of a wiring pattern 10b for supplying a reference potential (here, a ground potential, for example, 0 V). The front and back surfaces of the remaining insulator plates 10a are mainly used as wiring layers of the transmission line wiring pattern 10b. The wiring pattern 10b for supplying the reference potential is formed as a solid pattern that covers most of the wiring forming surface of the insulator plate 10a, and the wiring pattern 10b for the transmission line is formed as a band-shaped pattern. By providing the wiring layer for supplying the reference potential between the wiring layer for the transmission line and the wiring layer as described above, the wiring between the wiring for transmitting the RF signal and the signal flowing through another wiring (such as a power supply wiring) is provided. Interference can be suppressed or prevented. By appropriately setting the width of the wiring pattern 10b of the wiring board 10, the thickness of the insulator plate 10a, and the like, the impedance of the transmission line is, for example, about 50Ω. The wiring patterns 10b of different wiring layers are electrically connected to each other through a conductor film in the via hole 10c1. The conductor film in the via hole 10c1 is made of, for example, an alloy of copper (Cu) and tungsten (W).
[0028]
On the main surface of the wiring board 10, a plurality of semiconductor chips 11a to 11d and a plurality of chip components 12 are mounted, and the wiring pattern 10b is formed. In the wiring board 10, in a mounting area of each of the semiconductor chips 11a to 11d, a flat rectangular recess 10d called a cavity is formed. A wiring pattern (first and second conductor patterns) 10b is formed on the bottom surface of the recess 10d so as to cover the entire bottom surface. The semiconductor chips 11a to 11d fit well with the electrodes on the back surfaces of the semiconductor chips 11a to 11d joined to the wiring patterns 10b on the bottom surfaces of the recesses 10d with the back surfaces of the semiconductor chips 11a to 11d facing the wiring board 10. It is installed. Here, a state is illustrated in which the entirety of the semiconductor chips 11a to 11d in the thickness direction is accommodated in the recess 10d. By accommodating the semiconductor chips 11a to 11d in the recess 10d, heat generated during the operation of the semiconductor chips 11a to 11d is transmitted from the side surfaces of the semiconductor chips 11a to 11d through the insulator plate 10a on the side surface of the recess 10d. Can be dissipated. In addition, the thickness (the number of layers of the insulator plate 10a) of the wiring board 10 below the back surface side of the semiconductor chips 11a to 11d, which are heat radiation sources, can be reduced, and the RF power module is mounted from the semiconductor chips 11a to 11d. Since the distance to the motherboard can be shortened, the thermal resistance can be reduced. As a result, it is possible to improve the heat dissipation of the heat generated during the operation of the semiconductor chips 11a to 11d, as compared with the case where the depression 10d is not provided. The bonding pads BP on the main surfaces of the semiconductor chips 11a to 11d are electrically connected to the wiring patterns 10b on the main surface of the wiring board 10 through the bonding wires 13. The bonding wire 13 is made of, for example, gold (Au).
[0029]
As shown in FIG. 8, a wiring pattern (third conductor pattern) 10b for supplying a reference potential is provided on the rear surface of the wiring substrate 10 almost entirely on the rear surface of the wiring substrate 10 except for the arrangement region of the pad pattern 10bp. It is formed to cover. The pad pattern 10 bp is a lead electrode when the RF power module is mounted on the motherboard, and a plurality of pad patterns are arranged along the vicinity of the four sides on the back surface of the wiring board 10. Dashed lines CA1 to CA4 indicate mounting areas of the semiconductor chips 11a to 11d, respectively. On the other hand, FIG. 9 shows a modification of the back surface of the wiring board 10. In FIG. 9, the wiring pattern 10b for supplying the reference potential is divided into two. Here, the mounting area CA2 of the semiconductor chip 11b is arranged in the area of one of the two wiring patterns 10b for supplying the reference potential. The shape and size of the reference potential supply wiring pattern 10b on the back surface of the wiring board 10 are generally determined by the shape and size of the reference potential supply wiring pattern on the motherboard on which the RF power module is mounted.
[0030]
In the relatively large semiconductor chip (first semiconductor chip) 11a in front of the center of FIG. 5, the first-stage and middle-stage amplifier circuit units AMP1 and AMP2 for GSM900 and DCS1800 or PCS (ie, the nMOS Qn1 and Qn2) And elements such as the resistors R2a, 2b, 3a, 3b, 4a, and 4b for the bias circuit BIAS circuit. The nMOSs Qn1 and Qn2 are formed of a lateral MOS such as an LDMOS (Laterally Diffused MOS) or the like. On the back surface of the semiconductor chip 11a, a common source electrode of the nMOSs Qn1 and Qn2 is formed. The source electrode on the back surface of the semiconductor chip 11a is joined and electrically connected to a chip mounting wiring pattern (first conductor pattern) 10b on the bottom surface of the depression 10d through a joining material 10e such as solder.
[0031]
The pMOS Qp is formed on one semiconductor chip (second semiconductor chip) 11b at the center back in FIG. The pMOS Qp is formed of, for example, a vertical MOS having a trench gate structure. By making the pMOS Qp vertical, the on-resistance of the pMOS Qp can be reduced. Thus, the voltage drop can be reduced, and the current consumption can be reduced. The drain electrode of the pMOS Qp is formed on the back surface of the semiconductor chip 11b. The drain electrode on the back surface of the semiconductor chip 11b is joined and electrically connected to a chip mounting wiring pattern (second conductor pattern) 10b on the bottom surface of the recess 10d through a joining material 10e such as solder.
[0032]
On the semiconductor chip (first semiconductor chip) 11c at the back left in FIG. 5, the above-described amplifier circuit section AMP3 for GSM900 (that is, the nMOS Qn3) is formed, for example. In the semiconductor chip (first semiconductor chip) 11d at the far right in FIG. 5, for example, the amplifying circuit section AMP3 (that is, the nMOS Qn3) for the DCS 1800 or PCS is formed. The nMOS Qn3 of the semiconductor chips 11c and 11d is also formed of a lateral MOS such as an LDMOS, for example, and the source electrode of the nMOS Qn3 is formed on the back surface of each of the semiconductor chips 11c and 11d. The source electrodes on the back surfaces of the semiconductor chips 11c and 11d are joined and electrically connected to a chip mounting wiring pattern (first conductor pattern) 10b on the bottom surface of each recess 10d through a joining material 10e such as solder. Have been.
[0033]
By the way, the source electrode on the back surface of the semiconductor chip 11a, 11c, 11d on which the nMOS is formed is connected to a plurality of via holes (first connection portions) called thermal vias in the wiring board 10 via the wiring pattern 10b for mounting the chip. ) Electrically and thermally connected to the conductor film in 10c2. The via holes 10c2 are arranged at predetermined intervals in the vertical and horizontal directions in the mounting area of the semiconductor chips 11a, 11c, 11d as shown in FIG. 7 in plan view, and as shown in FIG. And extends from the wiring pattern for chip mounting (first conductor pattern) 10b on the main surface of the wiring substrate 10 to the wiring pattern (third conductor pattern) 10b for supplying the reference potential on the back surface of the wiring substrate 10. The source electrodes on the rear surfaces of the chips 11a, 11c, and 11d are electrically and thermally connected to the wiring pattern 10b for supplying a reference potential on the rear surface of the wiring substrate 10. As a result, heat generated during the operation of the semiconductor chips 11a, 11c, 11d is dissipated from the rear surfaces of the semiconductor chips 11a, 11c, 11d to the wiring pattern 10b for supplying a reference potential on the rear surface of the wiring substrate 10 mainly through the via holes 10c2. It has become. Therefore, the heat dissipation of the semiconductor chips 11a, 11c, 11d can be improved. Further, a reference potential can be satisfactorily supplied from the wiring pattern 10b on the back surface of the wiring board 10 to the source electrodes on the back surfaces of the semiconductor chips 11a, 11c, 11d through the via hole 10c2. The conductor film in the via hole 10c2 is made of, for example, an alloy of copper (Cu) and tungsten (W).
[0034]
On the other hand, the drain electrode on the back surface of the semiconductor chip 11b on which the pMOS Qp is formed is connected to a plurality of via holes (second connection) called thermal vias in the wiring board 10 via the wiring pattern (second conductor pattern) 10b for mounting the chip. (Part) 10c3 is electrically and thermally connected to the conductor film in the part 10c3. The planar arrangement state of the via hole 10c3 is the same as that of the via hole 10c2. However, the via hole 10c3 is not connected to the reference potential supply wiring pattern (third conductor pattern) 10b on the rear surface of the wiring substrate 10 and is located at a position halfway in the thickness direction of the wiring substrate 10 (from the rear surface of the wiring substrate 10). It extends only to the upper surface (first position) of the second) insulator plate 10a1 (10a). Therefore, the via hole 10c3 is insulated from the wiring pattern 10b for supplying the reference potential on the back surface of the wiring board 10. That is, the drain electrode on the back surface of the semiconductor chip 11b is electrically independent of the source electrode on the back surface of the semiconductor chip 11a, 11c, 11d. The supply of the potential to the source electrodes on the back surfaces of the chips 11a, 11c, 11d is performed through separate wiring patterns 10b in the wiring substrate 10. A plurality of via holes (third connection portions) 10c4 are arranged below the via holes 10c3 with the insulator plate 10a1 interposed therebetween. The planar arrangement state of the via hole 10c4 is the same as the via hole 10c3. Although the via hole 10c4 is insulated from the via hole 10c3, it extends from the lower surface (second position) of the insulator plate 10a1 to the wiring pattern 10b for supplying the reference potential on the back surface of the wiring board 10, and the reference potential It is electrically and thermally connected to the supply wiring pattern 10b. Here, the extension length of the via hole 10c3 (the length in the thickness direction of the wiring board 10) is longer than the extension length of the via hole 10c4. That is, the total heat radiation area (total volume) of the via hole 10c3 is larger than the total heat radiation area (total volume) of the via hole 10c4. This is to increase the heat radiation area (volume of the via hole 10c3) by increasing the extension length of the via hole 10c3 connected to the semiconductor chip 11b as the heat radiation source, thereby improving heat radiation. With the above structure, the heat generated during the operation of the semiconductor chip 11b on which the pMOS Qp is formed propagates from the back surface of the semiconductor chip 11b to the via hole 10c3, and furthermore, the via hole 10c4, the other wiring pattern 10b, or the insulator. The light is radiated to the wiring pattern 10b for supplying the reference potential on the back surface of the wiring board 10 through the plate 10a. That is, by providing the via hole 10c3, the heat radiation area during operation of the semiconductor chip 11b can be improved, so that the heat radiation of the semiconductor chip 11b can be improved as compared with the case where the via hole 10c3 is not provided. Further, according to the study of the present inventors, it has been found for the first time that the provision of the via hole 10c4 can further improve the heat dissipation. In the case where only the via hole 10c3 is provided and the via hole 10c4 is not provided, the thermal resistance θj-c is about 8.29 ° C./W and about 2.83 ° C./W in the two-slot operation, while the via hole 10c3 In the case where the via hole 10c4 is provided, the thermal resistance θj-c is about 7.23 ° C./W, about 2.54 ° C./W when the two slots are operated, and the via hole 10c4 penetrating the back surface of the wiring board 10 is provided. It has been found for the first time that the present inventors can lower the thermal resistance. Further, since the via hole 10c3 is insulated from the wiring pattern 10b on the back surface of the wiring board 10, a different reference potential is not supplied to the drain electrode on the back surface of the semiconductor chip 11b. The conductor films in the via holes 10c3 and 10c4 are made of, for example, an alloy of copper (Cu) and tungsten (W).
[0035]
Here, since the semiconductor chips 11a, 11c, and 11d on which the nMOSs Qn1 to Qn3 are formed have a larger amount of heat radiation, the number of the via holes 10c2 on the semiconductor chips 11a, 11c, and 11d is larger than the pMOS Qp. The number is larger than the number of via holes 10c3 on the semiconductor chip 11b side. Further, the via hole structure on the semiconductor chip 11a, 11c, 11d side where the nMOS Qn1 to Qn3 is formed may be reversed with the via hole structure on the semiconductor chip 11b side where the pMOS Qp is formed, but the main reason for not doing so is , NMOS Qn1 to Qn3 are elements constituting the amplifier circuit section as described above, and the amount of heat dissipation is higher than that of pMOS Qp. Another reason is that the number of semiconductor chips 11a, 11c and 11d on which the nMOSs Qn1 to Qn3 are formed is larger than the number of semiconductor chips 11b on which the pMOS Qp is formed. The layer position of the insulator plate 10a1 is not limited to the second position from the back surface of the wiring board 10 as described above, and can be variously changed. Too close to the main surface (chip mounting surface), the extension length of the via hole 10c3 becomes short, so that the heat radiation area (volume of the via hole 10c3) becomes small and the heat radiation becomes low. 10c1 is preferably closer to the back surface of the wiring board 10. However, if the insulator plate 10a1 is provided on the lowermost layer (the back surface of the wiring board 10), a via hole must be opened in the wiring pattern 10b for supplying the reference potential on the back surface of the wiring board 10 shown in FIG. As a result, the ability to supply the reference potential is weakened, and problems such as deterioration of electrical characteristics and oscillation of the RF power module may occur. Therefore, the insulator plate 10a1 is provided on the lowermost layer (the back surface of the wiring board 10). Not preferred.
[0036]
As described above, according to the first embodiment, the heat dissipation of both the semiconductor chips 11a, 11c and 11d on which the nMOSs Qn1 to Qn3 are formed and the semiconductor chip 11b on which the pMOS Qp is formed can be improved. The overall heat dissipation of the module can be improved. Therefore, the overall operation reliability of the RF power module can be improved. In addition, since the thermal margin can be improved, the ease of thermal design of the RF power module can be improved.
[0037]
The chip component 12 includes a capacitance element, a diode element, a transistor element, and the like for forming the matching circuit, the power switch circuit 6, and the like. The chip component 12 is joined to and electrically connected to the wiring pattern 10b on the main surface of the wiring board 10 by a joining material 10e. The above-mentioned capacitance element can be formed in the inner layer of the wiring board 10 by using the conductor layers on the front and back surfaces of the insulator plate 10a without using chip components. The semiconductor chips 11a to 11d and the chip components 12 on the main surface of the wiring board 10 are covered with a sealing member.
[0038]
Next, FIG. 11 shows an example of a main part of a cross-sectional structure of the semiconductor chips 11a, 11c, and 11d. A semiconductor substrate (hereinafter, simply referred to as a substrate) 15 constituting the semiconductor chips 11a, 11c, 11d has a specific resistance of, for example, about 1 to 10 Ωcm. + P-type semiconductor layer 15a made of silicon (Si) single crystal − Semiconductor layer (epitaxial silicon layer) 15b is formed by an epitaxial method or the like. A p-type well region 17 is formed in the semiconductor layer 15b by, for example, ion-implanting an impurity such as boron (B). On the main surface of the substrate 15 (that is, the main surface (third surface) of the semiconductor layer 15b), n-channel LDMOSs 18a and 18b forming the nMOSs Qn1 to Qn3 are formed. The gate insulating film 19 of the LDMOSs 18a and 18b is, for example, a thin silicon oxide film (SiO 2). 2 And the like, for example, and formed by a thermal oxidation method or the like. The gate electrodes (input electrodes) 20 of the LDMOSs 18a and 18b are formed by photolithography and etching a polycrystalline silicon film and a metal silicide layer (for example, a titanium silicide layer or a cobalt silicide layer) formed on the main surface of the substrate 15, for example. It is formed by patterning. The channels of the LDMOSs 18a and 18b are formed above the p-type well region 17 below the gate electrode 20. N as source regions of LDMOSs 18a and 18b + Semiconductor region (n + The type diffusion layer 21 is formed in the p-type well region 17 so as to extend to one end of the gate electrode 20. The drain regions of the LDMOSs 18a and 18b are formed between the adjacent gate electrodes 20 and 20 so as to be common to each other, and n is formed to extend to the end of each gate electrode 20. − Semiconductor region (n − Diffusion layer) 22 and each gate electrode 20 to n − Are provided separated by the type semiconductor region 22 and n − N whose impurity concentration is set higher than that of the semiconductor region 22. + Semiconductor region (n + (Diffused layer) 23 and an LDD (Lightly Doped Drain) structure. n − Type semiconductor region 22 and n + The type semiconductor regions 23 are formed by ion-implanting impurities such as phosphorus (P). Further, the p-type well region 17 includes + Type semiconductor region (p + The impurity diffusion layer 24 is formed by ion-implanting an impurity such as boron (B). p + Below the semiconductor region 24, ie, p + P type semiconductor region 24 and semiconductor layer 15a ++ Type semiconductor region (p ++ Stamped area or p ++ The impurity diffusion layer 25 is formed by ion implantation of an impurity such as boron (B). On the main surface of the substrate 15, an insulating film 26 made of, for example, a silicon oxide film is formed so as to cover the gate electrode 20. The insulating film 26 has n + Semiconductor regions 21, 23 or p + A contact hole 27 exposing the type semiconductor region 24 is formed. A plug 28 made of, for example, a barrier film and a tungsten film is embedded in the contact hole 27. On the insulating film 26, n + Semiconductor region 21 and p + Electrode (source wiring electrode or ground electrode) 29 electrically connected to the type semiconductor region 24 and n via a plug 28 + A drain electrode (drain wiring electrode or output electrode) 30 electrically connected to the mold semiconductor region 23 is formed. The source electrode 29 and the drain electrode 30 can be formed, for example, by patterning an aluminum alloy film or the like formed on the insulating film 26 by photolithography and etching. The source electrode 29 and the drain electrode 30 can also be formed by a stacked film of a barrier film and an aluminum alloy film. An insulating film 31 is formed on the insulating film 26 so as to cover the source electrode 29 and the drain electrode 30. Note that other wiring layers, interlayer insulating films, and the like may be formed on the insulating film 31 as necessary, but illustration and description thereof are omitted here for ease of understanding. On the back surface (the surface (fourth surface) opposite to the main surface) of the substrate 15, a conductor layer (back surface electrode) 32 made of, for example, a metal layer is formed. The source electrode 29 is connected to the plug 28, p + Type semiconductor region 24, p ++ It is electrically connected to the conductor layer 32 via the mold semiconductor region 25 and the semiconductor layer 15a. That is, the conductor layer 32 on the back surface of the substrate 15 serves as a source electrode (first electrode) of the LDMOSs 18a and 18b, and the reference potential (first potential) is applied. The portion shown in FIG. 11 is a minimum unit of repetition, and a plurality of unit amplifiers (unit semiconductor elements), here, unit MOSs (LDMOS 18a or LDMOS 18b) are connected in parallel to form one amplifier Qn3) is formed.
[0039]
Next, FIG. 12 shows an example of a main part of a cross-sectional structure of the semiconductor chip 11b. The substrate 15 constituting the semiconductor chip 11b of FIG. + P type semiconductor layer 15c − The semiconductor layer 15d has a structure in which a semiconductor layer 15d is deposited by an epitaxial method. The semiconductor layers 15c and 15d are made of, for example, single crystal silicon (Si). In the semiconductor layer 15d, n − A type semiconductor region (well) 35 is formed. The semiconductor region 35 is a region where the channels of a plurality of p-channel trench MOSs (unit amplifying elements, unit semiconductor elements) 36 are formed. The semiconductor region 35 is formed by, for example, distributing phosphorus (P) from the main surface of the semiconductor layer 15d to an intermediate position in the thickness direction of the semiconductor layer 15d. Further, an n-type semiconductor region (well) 37 is formed at an outer peripheral end of the semiconductor region 35 in the semiconductor layer 15d. The semiconductor region 37 contains, for example, phosphorus. Further, for example, silicon oxide (SiO 2) 2 ) Is formed by a LOCOS (Local Oxidation of Silicon) method or the like. The separating portion 38 may be a groove type (trench isolation). The active region surrounded by the isolation portion 38 is a trench MOS formation region. A plurality of grooves 39 are formed in this active region. Each groove 39 is provided for each cell, and extends from the main surface of the semiconductor layer 15d to an intermediate position in the depth direction of the semiconductor layer 15d when viewed in a cross section, and extends in a predetermined direction when viewed in a plane. Extends along. A gate insulating film 40 of the trench MOS 36 is formed on the inner wall surface of the groove 39 and on the upper surface of the semiconductor layer 15d around the opening of the groove 39. The gate insulating film 40 is made of, for example, a silicon oxide film, and a trench type gate electrode 41 of the trench MOS 36 is formed on the gate insulating film 40. The gate electrode 41 is made of, for example, a low-resistance polycrystalline silicon film and has a T-shaped cross section. That is, the gate electrode 41 has a first portion 41 a embedded in the groove 39 via the gate insulating film 40, the first portion 41 a being continuous with the first portion 41 a, protruding outside the groove 39, and having a width of the groove 39. The second portion 41b is wider than the dimension (shorter dimension). Further, on the outer periphery of the trench MOS formation region, a gate lead-out line 41L is formed on the main surface of the semiconductor layer 15d via the gate insulating film 40 and the isolation part 38. The gate lead-out line 41L is formed integrally with each gate electrode 41 and is electrically connected. On such a gate electrode 41 and a gate lead-out line 41L, a cap insulating film 42 made of, for example, a silicon oxide film is patterned and deposited. Side walls 43a are formed on the side surfaces of the gate electrode 41 and the cap insulating film. An insulating film 43b is formed on the side and upper surfaces of the gate lead-out wiring 41L. In the semiconductor layer 15d between the adjacent gate electrodes 41, a p-type semiconductor region 44 for a source is formed. The semiconductor region 44 is formed by, for example, boron (B) being distributed from the main surface of the semiconductor layer 15 d to a position in the depth direction of the semiconductor region 35. In addition, a groove 45 is formed in the semiconductor layer 15d between adjacent gate electrodes 41. The groove 45 extends from the main surface of the semiconductor layer 15 d to a position halfway in the depth direction of the semiconductor region 35 when viewed in cross section. The semiconductor region 35 at the bottom of the groove 45 has n + A semiconductor region 46 is formed. The semiconductor region 46 contains, for example, phosphorus or arsenic. On the main surface of such a substrate 15, a gate lead electrode 47G and a source lead electrode 47S are formed. The gate lead electrode 47G is electrically connected to the gate lead wiring 41L through the contact hole. Part of the source extraction electrode 47S is embedded in the groove 45, and p + Semiconductor region 44 and n + It is electrically connected to the semiconductor region 46 of the mold. A conductor layer 49 is formed on the back surface (sixth surface) of the substrate 15 (semiconductor layer 15c). The conductor layer 49 serves as a drain electrode (second electrode) of the trench MOS 36. A power supply potential (second potential) higher than the reference potential is applied to the drain electrode. Each trench MOS 36 in FIG. 12 is a minimum unit, and a plurality of trench MOSs 36 as unit amplification elements (unit semiconductor elements) are connected in parallel to form one amplification element (the pMOS Qp).
[0040]
Next, FIG. 13 is a side view showing a state where the RF power module PM is mounted on the motherboard 51, and FIG. 14 is an enlarged sectional view of a main part of a mounting portion of the RF power module PM in FIG.
[0041]
The motherboard 51 is made of, for example, a printed wiring board having a multilayer wiring structure. On the main surface of the motherboard 51, an RF power module PM and a plurality of chip components 12 are mounted. The semiconductor chips 11a to 11d and the chip component 12 of the RF power module PM are sealed by the sealing member 53. The sealing member 53 is made of, for example, silicone rubber. The RF power module PM is mounted on the motherboard 51 with the wiring pattern 10b for supplying the reference potential and the pad pattern 10bp on the back surface of the wiring board 10 facing the main surface of the motherboard 51. The wiring pattern 10b for supplying the reference potential of the RF power module PM (that is, the via holes 10c2 and 10c4) and the pad pattern 10bp are respectively connected to the wiring patterns 51a and 51b of the mother board 51 via a bonding material 54 such as solder. Have been. The wiring patterns 51a and 51b are made of a conductive film such as copper (Cu). Among these, the wiring pattern 51a is electrically and thermally connected to the conductor films in the plurality of via holes 51c called thermal vias of the motherboard 51. That is, the heat generated in the semiconductor chips 11a to 11d during the operation of the RF power module PM is transmitted to the via hole 51c of the motherboard 51 through the wiring pattern 10b on the rear surface of the wiring board 10 and the bonding material 54, and is radiated to the outside. It has a configuration.
[0042]
Next, FIG. 15 illustrates an example of a digital mobile phone system using the RF power module according to the first embodiment. Reference numeral ANT in FIG. 15 is an antenna for transmitting and receiving signal radio waves, reference numeral 56 is a front-end module, reference numeral 57 is for converting an audio signal into a baseband signal, converting a received signal into an audio signal, and a modulation scheme switching signal. And 58, a modulation and demodulation circuit for down-converting and demodulating a received signal to generate a base band signal and modulating a transmission signal, and FLT1 and FLT2 for a received signal. This is a filter that removes noise and interference waves from. The filter FLT1 is for GSM, and the filter FLT2 is for DCS. The baseband circuit 57 is configured by a plurality of semiconductor integrated circuits such as a DSP (Digital Signal Processor), a microprocessor, and a semiconductor memory. The front-end module 56 has impedance matching circuits MN1 and MN2, low-pass filters LPF1 and LPF2, switch circuits 59a and 59b, capacitors C5 and C6, and a duplexer 60. The impedance matching circuits MN1 and MN2 are connected to the transmission output terminal of the RF power module PM to perform impedance matching, the low-pass filters LPF1 and LPF2 are circuits for attenuating harmonics, and the switch circuits 59a and 59b are used for switching between transmission and reception. The capacitors C5 and C6 are elements for cutting a DC component from a received signal, and the demultiplexer 60 is a circuit for demultiplexing a signal in the GSM900 band and a signal in the DCS1800 band. A module is mounted on one wiring board. The switching signals CNT1 and CNT2 of the switching circuit 59 are supplied from the baseband circuit 57.
[0043]
(Embodiment 2)
In the second embodiment, a modification of the device structure of the RF power module will be described.
[0044]
FIG. 16 shows an example of a cross-sectional view of the RF power module according to the second embodiment. The difference from the first embodiment is that the insulator plates 10a are stacked more than in the first embodiment, and that the depressions 10d are shallower. In this structure, the lower portions of the semiconductor chips 11a to 11d are in the depressions 10d, but the upper portions of the semiconductor chips 11a to 11d protrude from the upper surface of the uppermost insulator plate 10a.
[0045]
FIG. 17 shows an example of a cross-sectional view of still another RF power module. The difference from the first embodiment is that there is no dent 10d called a cavity, and there is no insulator plate 10a surrounding the side surfaces of the semiconductor chips 11a to 11d.
[0046]
According to the study by the inventor, the same effects as those of the first embodiment can be obtained with the configurations of FIGS. 16 and 17, but compared with the first embodiment, FIGS. 16 and 17 from the viewpoint of heat dissipation. In this case, the configuration of the first embodiment is the best, then the configuration of FIG. 16 is good, and then the configuration of FIG. 17 is good.
[0047]
As described above, the invention made by the inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the gist of the invention. Needless to say.
[0048]
For example, in the above-described embodiment, three stages of the amplifier circuit of the RF power module are provided, but a two-stage configuration or a four-stage configuration may be employed.
[0049]
Further, in the above-described embodiment, the case has been described where the two amplifying circuit portions of the RF power module are formed on one semiconductor chip and the other amplifying circuit portion is formed on another semiconductor chip. However, the present invention is not limited to this. Instead, all three stages of amplifier circuits may be formed on one semiconductor chip.
[0050]
Further, in the above-described embodiment, a case has been described where the present invention is applied to a dual band system capable of handling radio waves in two frequency bands of GSM900 and DCS1800. The invention may be applied to a so-called triple band system that can handle radio waves. In this case, since the DCS 1800 and the PCS have relatively close frequency bands, the input and output terminals Touta and the high-frequency power amplifier circuit of the transmission signal INa shown in FIG. 1A may be shared by the DCS 1800 and the PCS.
[0051]
In the above description, the case where the invention made by the present inventor is applied to a digital mobile phone, which is the field of use as the background, has been described. However, the present invention is not limited to this case, and for example, PDA (Personal Digital Assistants) The present invention can also be applied to an information processing apparatus having a mobile communication function such as described above and an information processing apparatus such as a personal computer.
[0052]
【The invention's effect】
The effects obtained by typical aspects of the invention disclosed in the present application will be briefly described as follows.
[0053]
That is, a wiring substrate having a multilayer wiring structure having a first surface and a second surface opposite thereto, a first semiconductor chip mounted on the first surface of the wiring substrate, and a wiring substrate mounted on the first surface of the wiring substrate A second semiconductor chip to which a potential different from the potential supplied to the back electrode of the first semiconductor chip is supplied to the back electrode. The back electrode of the first semiconductor chip has a first hole in the wiring board. And a conductor pattern on the second surface of the wiring board is connected to a conductor pattern on a second surface of the wiring board through a conductor in the wiring board. A back electrode of the second semiconductor chip is connected to a conductor in a second hole of the wiring board. The conductor in the second hole extends from the first surface of the substrate to an intermediate position in the thickness direction of the wiring substrate but does not reach the second surface, and the conductor in the second hole is electrically connected to the conductor pattern on the second surface of the wiring substrate. By having a configuration that is not connected It is possible to improve the heat radiation of the second semiconductor chip, it is possible to improve the overall heat dissipation of the semiconductor device.
[Brief description of the drawings]
FIG. 1 is a main part circuit diagram of an example of a semiconductor device according to an embodiment of the present invention;
FIG. 2 is a circuit diagram of an example of a power supply control circuit of FIG. 1;
FIG. 3 is a circuit diagram of an example of the high-frequency power amplifier circuit shown in FIGS. 1 and 2;
FIG. 4 is a circuit diagram of a more specific example of the semiconductor device of FIG. 1;
FIG. 5 is a perspective view showing an example of a device structure of the semiconductor device of FIG. 1;
6 is a plan view of a main part of a main surface of the semiconductor device of FIG. 5;
FIG. 7 is a plan view of a principal part of the semiconductor device shown in FIG. 6, with the semiconductor chip removed;
FIG. 8 is a plan view of the back surface of the semiconductor device of FIG. 5;
FIG. 9 is a plan view showing another example of the back surface of the semiconductor device of FIG. 5;
FIG. 10 is a sectional view of a principal part of the semiconductor device of FIG. 5;
11 is a fragmentary cross-sectional view of an example of a first semiconductor chip of the semiconductor device of FIG. 5;
12 is a cross-sectional view of a main part of an example of a second semiconductor chip of the semiconductor device of FIG. 5;
13 is a side view showing a state where the semiconductor device of FIG. 5 is mounted on a mounting substrate.
14 is an enlarged sectional view of a main part of a mounting portion of the semiconductor device of FIG. 13;
FIG. 15 is an explanatory diagram of an example of a mobile phone system using the semiconductor device according to one embodiment of the present invention;
FIG. 16 is a fragmentary cross-sectional view of a device structure of a semiconductor device according to another embodiment of the present invention;
FIG. 17 is a fragmentary cross-sectional view of a device structure of a semiconductor device according to still another embodiment of the present invention;
[Explanation of symbols]
1 High frequency power amplifier circuit
2 Operating voltage control circuit
2A power control circuit
2B bias voltage generation circuit
3 Comparator circuit
4 Phase / amplitude separation circuit
5,5a, 5b coupler
6. Power switch circuit
10 Wiring board
10a Insulator plate
10b Wiring pattern
10c1 Via hole
10c2 Via hole
10c3 Via hole
10c4 Via hole
10d hollow
11a to 11d semiconductor chips
12 Chip parts
13 Bonding wire
15 Semiconductor substrate
15a, 15b, 15c, 15d Semiconductor layer
17 p-type well region
18a LDMOS ・ FET
18b LDMOS ・ FET
19 Gate insulating film
20 Gate electrode
21 n + Type semiconductor region
22 n − Type semiconductor region
23 n + Type semiconductor region
24p + Type semiconductor region
25 p ++ Type semiconductor region
26 Insulating film
27 Contact hole
28 plug
29 source electrode
30 drain electrode
31 Insulating film
32 conductor layer
35 Semiconductor area
36 Trench MOS ・ FET
37 Semiconductor area
38 Separation unit
39 grooves
40 Gate insulating film
41 Gate electrode
41a first part
41b second part
41L Gate extraction wiring
42 Cap insulating film
43 Semiconductor area
44 Semiconductor area
45 grooves
46 Semiconductor Area
47G Gate extraction electrode
47S source extraction electrode
48 Contact hole
49 conductor layer
51 Motherboard
51a, 51b wiring pattern
51c Via hole
53 Sealing member
54 joining materials
56 Front-end module
57 Baseband circuit
58 Modulation / demodulation circuit
59 switch circuit
60 splitter
AMP1, AMP2, AMP3 amplifier circuit
AMP4 amplifier circuit
BIAS bias circuit
Vdd1 power supply voltage
Vctl control voltage
SW1, SW2 selector switch
VPL output level designation signal
MODE mode signal
LDO signal
Vdt detection signal
IN transmission signal
Pin phase information signal
Vin amplitude information signal
MIX Mixer
FLT filter
Vapc output level control voltage
Tr input terminal
Tin input terminal
Tout output terminal
Vout output voltage
OP1 Operational Amplifier
Qp p-channel type MOSFET
Tbat terminal
M1-M4 matching circuit
C1 to C4, Ca, Cb capacitors
R1, R2a, R2b, R3a, R3b, R4a, R4b, R5 Resistance
BAND band switching signal
Tctl, Txon input terminal
MSa, MSb Microstrip line
Treg power terminal
PM RF power module
ANT antenna
FLT1, FLT2 filters

Claims (19)

多層配線構造を有する配線基板と、前記配線基板に搭載された第１、第２半導体チップとを備え、
前記配線基板は、第１面とその反対側の第２面とを有し、前記第１面には第１、第２導体パターンが形成され、前記第２面には第３導体パターンが形成され、
前記第１半導体チップには第１電位を供給するための第１電極が形成され、前記第１電極は、前記第１導体パターンに接合され、前記配線基板に形成された第１接続部を通じて前記第３導体パターンと電気的に接続されており、
前記第２半導体チップには前記第１電位とは異なる第２電位を供給するための第２電極が形成され、前記第２電極は、前記第２導体パターンに接合され、前記配線基板に形成された第２接続部と電気的に接続されているが、前記第３導体パターンとは電気的に接続されていない構成を有し、
前記第１接続部は、前記第１面から第２面に達するように形成され、
前記第２接続部は、一端が前記第１面の第２導体パターンに接合され、他端が前記第１面と第２面との間の第１位置で終端するように、前記第１面から前記第１位置に延在されて形成されていることを特徴とする半導体装置。A wiring board having a multilayer wiring structure, and first and second semiconductor chips mounted on the wiring board;
The wiring board has a first surface and a second surface opposite to the first surface, and first and second conductor patterns are formed on the first surface, and a third conductor pattern is formed on the second surface. And
A first electrode for supplying a first potential is formed on the first semiconductor chip, the first electrode is joined to the first conductor pattern, and the first electrode is formed through a first connection portion formed on the wiring board. Electrically connected to the third conductor pattern,
A second electrode for supplying a second potential different from the first potential is formed on the second semiconductor chip, and the second electrode is joined to the second conductor pattern and formed on the wiring board. Has a configuration that is electrically connected to the second connection portion, but is not electrically connected to the third conductor pattern.
The first connection portion is formed so as to reach the second surface from the first surface,
The second connection portion has a first surface joined to the second conductor pattern on the first surface and a second end terminated at a first position between the first and second surfaces. Wherein the semiconductor device is formed to extend from the first position to the first position. 請求項１記載の半導体装置において、前記配線基板の前記第２半導体チップの搭載領域下に第３接続部を有し、前記第３接続部は、一端が前記第２面の第３導体パターンに接続され、他端が前記第１面と第２面との間の第２位置で終端するように、前記第２面から前記第２位置まで延在されて形成されていることを特徴とする半導体装置。2. The semiconductor device according to claim 1, further comprising a third connection portion below a mounting area of the second semiconductor chip on the wiring board, wherein one end of the third connection portion corresponds to a third conductor pattern on the second surface. 3. And a second end extending from the second surface to the second position such that the other end ends at a second position between the first surface and the second surface. Semiconductor device. 請求項２記載の半導体装置において、前記配線基板の第１、第３接続部は、前記配線基板を搭載する搭載基板の導体パターンと電気的に接続されていることを特徴とする半導体装置。3. The semiconductor device according to claim 2, wherein the first and third connection portions of the wiring board are electrically connected to a conductor pattern of a mounting board on which the wiring board is mounted. 請求項２記載の半導体装置において、前記第２接続部の体積は、前記第３接続部の体積よりも大きいことを特徴とする半導体装置。3. The semiconductor device according to claim 2, wherein a volume of the second connection portion is larger than a volume of the third connection portion. 請求項２記載の半導体装置において、前記第２接続部は、前記第３接続部よりも長いことを特徴とする半導体装置。3. The semiconductor device according to claim 2, wherein said second connection portion is longer than said third connection portion. 請求項１記載の半導体装置において、前記第１半導体チップにはｎチャネル型の電界効果トランジスタが形成され、前記第２半導体チップにはｐチャネル型の電界効果トランジスタが形成されていることを特徴とする半導体装置。2. The semiconductor device according to claim 1, wherein an n-channel field effect transistor is formed on said first semiconductor chip, and a p-channel field effect transistor is formed on said second semiconductor chip. Semiconductor device. 請求項６記載の半導体装置において、
前記第１半導体チップは、第３面とその反対側の第４面とを有し、前記第３面にゲート電極およびドレイン電極が設けられ、前記第４面の前記第１電極がソース電極であり、
前記第２半導体チップは、第５面とその反対側の第６面とを有し、前記第５面にゲート電極およびソース電極が設けられ、前記第６面の前記第２電極がドレイン電極であることを特徴とする半導体装置。The semiconductor device according to claim 6,
The first semiconductor chip has a third surface and a fourth surface opposite to the third surface, a gate electrode and a drain electrode are provided on the third surface, and the first electrode on the fourth surface is a source electrode. Yes,
The second semiconductor chip has a fifth surface and a sixth surface opposite to the fifth surface, a gate electrode and a source electrode are provided on the fifth surface, and the second electrode on the sixth surface is a drain electrode. A semiconductor device, comprising: 請求項７記載の半導体装置において、前記第１半導体チップの前記ソース電極と、前記第２半導体チップの前記ドレイン電極とは電気的に独立していることを特徴とする半導体装置。8. The semiconductor device according to claim 7, wherein said source electrode of said first semiconductor chip and said drain electrode of said second semiconductor chip are electrically independent. 請求項６記載の半導体装置において、前記第１半導体チップは横型の電界効果トランジスタであり、前記第２半導体チップは縦型の電界効果トランジスタであることを特徴とする半導体装置。7. The semiconductor device according to claim 6, wherein said first semiconductor chip is a horizontal field-effect transistor, and said second semiconductor chip is a vertical field-effect transistor. 請求項６記載の半導体装置において、前記第１半導体チップはパワーアンプ用の半導体チップであり、前記第２半導体チップは前記第１半導体チップへの電源電圧供給用の半導体チップであることを特徴とする半導体装置。7. The semiconductor device according to claim 6, wherein the first semiconductor chip is a semiconductor chip for a power amplifier, and the second semiconductor chip is a semiconductor chip for supplying a power supply voltage to the first semiconductor chip. Semiconductor device. 請求項６記載の半導体装置において、前記第１半導体チップの動作時の発熱量は、前記第２半導体チップの動作時の発熱量よりも大きいことを特徴とする半導体装置。7. The semiconductor device according to claim 6, wherein a heat value of the first semiconductor chip during operation is larger than a heat value of the second semiconductor chip during operation. 請求項１記載の半導体装置において、前記配線基板の第１面には、前記第１、第２半導体チップが収まるような窪みが設けられていることを特徴とする半導体装置。2. The semiconductor device according to claim 1, wherein the first surface of the wiring board is provided with a recess for accommodating the first and second semiconductor chips. 請求項１記載の半導体装置において、前記配線基板の絶縁体がセラミックからなることを特徴とする半導体装置。2. The semiconductor device according to claim 1, wherein an insulator of said wiring board is made of ceramic. 請求項１記載の半導体装置において、前記第２接続部は前記配線基板の第２面に到達しないことを特徴とする半導体装置。2. The semiconductor device according to claim 1, wherein said second connection portion does not reach a second surface of said wiring board. 請求項１記載の半導体装置において、前記第１半導体チップの数が、前記第２半導体チップの数よりも多いことを特徴とする半導体装置。2. The semiconductor device according to claim 1, wherein the number of said first semiconductor chips is larger than the number of said second semiconductor chips. 多層配線構造を有する配線基板と、前記配線基板に搭載された第１、第２半導体チップとを備え、
前記配線基板は、第１面とその反対側の第２面とを有し、前記第１面には、前記第１、第２半導体チップが収まるような窪みと、その窪みの底面に配置された第１、第２導体パターンとが形成され、前記第２面には第３導体パターンが形成され、
前記第１半導体チップには、ｎチャネル型の電界効果トランジスタが形成され、第１電位を供給するための第１電極が形成され、前記第１電極は、前記第１導体パターンに接合され、前記配線基板に形成された第１接続部を通じて前記第３導体パターンと電気的に接続されており、
前記第２半導体チップには、ｐチャネル型の電界効果トランジスタが形成され、前記第１電位とは異なる第２電位を供給するための第２電極が形成され、前記第２電極は、前記第２導体パターンに接合され、前記配線基板に形成された第２接続部と電気的に接続されているが、前記第３導体パターンとは電気的に接続されていない構成を有し、
前記第１接続部は、前記第１面から第２面に達するように形成され、
前記第２接続部は、一端が前記第１面の第２導体パターンに接合され、他端が前記第１面と第２面との間の第１位置で終端するように、前記第１面から前記第１位置に延在されて形成され、
前記配線基板の前記第２半導体チップの搭載領域下に形成された第３接続部は、一端が前記第２面の第３導体パターンに接続され、他端が前記第２接続部に達しない前記第１面と第２面との間の第２位置で終端するように、前記第２面から前記第２位置まで延在されて形成されており、
前記第２接続部は前記第３接続部よりも長くなるように形成されていることを特徴とする半導体装置。A wiring board having a multilayer wiring structure, and first and second semiconductor chips mounted on the wiring board;
The wiring board has a first surface and a second surface opposite to the first surface. The first surface is provided with a recess for accommodating the first and second semiconductor chips, and a bottom surface of the recess. First and second conductive patterns are formed, and a third conductive pattern is formed on the second surface.
An n-channel type field effect transistor is formed on the first semiconductor chip, a first electrode for supplying a first potential is formed, the first electrode is joined to the first conductor pattern, Electrically connected to the third conductor pattern through a first connection portion formed on the wiring board,
A p-channel field-effect transistor is formed on the second semiconductor chip, and a second electrode for supplying a second potential different from the first potential is formed on the second semiconductor chip. A structure that is joined to the conductor pattern and is electrically connected to the second connection portion formed on the wiring board, but is not electrically connected to the third conductor pattern;
The first connection portion is formed so as to reach the second surface from the first surface,
The second connection portion has a first surface joined to the second conductor pattern on the first surface and a second end terminated at a first position between the first and second surfaces. Extending from the first position to the first position,
The third connection portion formed below the mounting area of the second semiconductor chip of the wiring board has one end connected to the third conductor pattern on the second surface and the other end not reaching the second connection portion. Extending from the second surface to the second position to terminate at a second position between the first surface and the second surface;
The semiconductor device according to claim 1, wherein the second connection portion is formed to be longer than the third connection portion. 請求項１６記載の半導体装置において、前記第１半導体チップは横型の電界効果トランジスタであり、前記第２半導体チップは縦型の電界効果トランジスタであることを特徴とする半導体装置。17. The semiconductor device according to claim 16, wherein said first semiconductor chip is a horizontal field-effect transistor, and said second semiconductor chip is a vertical field-effect transistor. 請求項１６記載の半導体装置において、前記第１半導体チップはパワーアンプ用の半導体チップであり、前記第２半導体チップは前記第１半導体チップへの電源電圧供給用の半導体チップであることを特徴とする半導体装置。17. The semiconductor device according to claim 16, wherein the first semiconductor chip is a semiconductor chip for a power amplifier, and the second semiconductor chip is a semiconductor chip for supplying a power supply voltage to the first semiconductor chip. Semiconductor device. 請求項１６記載の半導体装置において、前記第１半導体チップの動作時の発熱量は、前記第２半導体チップの動作時の発熱量よりも大きいことを特徴とする半導体装置。17. The semiconductor device according to claim 16, wherein a heat value during operation of the first semiconductor chip is larger than a heat value during operation of the second semiconductor chip.
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