【０００１】
【発明の属する技術分野】
この発明は、半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
半導体デバイスの微細化にともなって、チップサイズも縮小され、半導体メモリにおいても容量の増大が必要となっている。２５６ＭＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）では、ストーレージノード電極の表面化処理を施して同電極の表面積を増大させることによって、キャパシタ容量の増大化を図る方法が用いられている（特許文献１参照）。
【０００３】
図７に従来の半導体メモリの縦断面図を示す。図７に示すように、従来の半導体メモリは大別して、トランスファーゲート８１として機能するＭＯＳトランジスターとキャパシタとから構成される。８２はポリシリコンプラグ、８３はストレージノード、８４はビット線、８５は配線である。
【０００４】
図６に示すようにキャパシタの形成方法は、層間絶縁膜上１９にＢＰＴＥＯＳ膜１２を常圧ＣＶＤ法により堆積しアニールし、その上にＴＥＯＳ膜１３を減圧ＣＶＤ法により堆積する。リソグラフィによりキャパシタパターンを形成後、ドライエッチング装置によりＴＥＯＳ／ＢＰＴＥＯＳ膜をエッチングして円筒を形成する。次にドープトアモロファスシリコン膜とノンドープトアモロファスシリコン膜とを順次積層した後、ジシランザンガスの流量２０ｓｃｃｍ、２Ｔｏｒｒの条件で粗面化処理を施して、図６に示すように粗面化ポリ粒を有するシリコン膜１４を形成する。
【０００５】
次に円筒内に粗面ポリ粒を有するシリコン膜１４を残置させることによりストレージノードを形成する。円筒内に粗面ポリ粒を有するシリコン膜１４を残置させる方法として、レジスト１５を全面塗布した後、レジスト１５を全面ドライエッチングすることにより円筒内に粗面ポリ粒を有するシリコン膜１４を残置させる方法があるが、粗面ポリ粒内のレジスト残りを発生させないようにするためにオーバーエッチングを行わないといけないため開口部付近のポリシリコンがエッチングされる分容量が小さくなったり、エッチング装置からの発塵による歩留り低下の問題がある。それに対して図６（ａ），（ｂ）に示すように、基板の露出表面上にレジスト１５を塗布し、レジスト１５の全面を露光する。このときレジスト１５の円筒内の部分は、レジスト１５の露出表面から遠い位置に存在するので、露光されず、現像後にレジストとして残置する。その後、ドライエッチング装置において、レジスト１５をマスクとする異方性エッチングを実施する。これによりシリコン膜１４内でレジスト１５で覆われていない部分は除去される一方で、レジスト１５が覆われた部分がストーレージノード電極として残置する。その後、レジスト１５を除去することが出来る（図６（ｃ））。
【０００６】
【特許文献１】
特開２００１−３６０３５号公報（Ｐ．３）
【０００７】
【発明が解決しようとする課題】
しかしながら、従来の全面露光による抜き粗面キャパシタの形成方法によれば、マスクを用いないで円筒内にレジストが残る露光量でレジストを全面露光するので、露光装置の照度、レジスト膜厚、レジスト感度が変動した場合、露光量が過剰な場合に円筒内まで露光される場合がある。かかる場合、円筒の開口部付近のレジストが現像されてしまい、該開口部付近より深い領域にのみしかレジストが残置しなくなる。このままの状態で異方性エッチングを実施すると、開口部上面から１０００オングストローム程度の領域にレジストが残置しなくなり、開口部付近にストレージ電極が存在しない分容量が小さいという問題がある。また、露光量不足の場合は、円筒内のならず円筒外の基板表面にもレジストが残置する。そしてそのままの状態で異方性エッチングを行うとＤＲＡＭセル間のキャパシタ同士がブリッジを起こしメモリ動作しない場合がある。
【０００８】
したがって、この発明の目的は、前記従来技術の問題を解決することに指向するものであり、キャパシタ形成される凹部内のレジスト埋め込み量をモニタし安定化させることにより、歩留り向上を図ることができる半導体装置の製造方法を提供することである。
【０００９】
【課題を解決するための手段】
上記の目的を達成するために、この発明の請求項１記載の半導体装置の製造方法は、半導体基板上に形成された誘電層にキャパシタ形成用凹部を形成する第１工程と、前記誘電層に導電層を積層し、フォトレジストを塗布しプリベークを行い、前記半導体基板を全面露光、現像する第２工程と、前記導電層に対してエッチングを実施し、前記凹部内に残置した導電層をキャパシタ電極とする第３工程とを含む半導体装置の製造方法であって、前記誘電層に前記凹部とともにモニタパターンを形成し、前記第２工程の後に前記モニタパターン内に残置した前記フォトレジストにより狭められた前記モニタパターンの幅を計測することにより、前記凹部に埋め込まれたフォトレジストの量を管理する。
【００１０】
このように、第１工程で誘電層に凹部とともにモニタパターンを形成し、半導体基板を全面露光、現像する第２工程の後にモニタパターン内に残置したフォトレジストにより狭められたモニタパターンの幅を計測することにより、凹部に埋め込まれたフォトレジストの量を管理するので、キャパシタ形成用凹部内のフォトレジスト埋め込み量を、モニタパターンの幅をモニタすることにより安定化させることができる。すなわち、露光量が過剰な場合に開口部付近のレジストが現像されてしまい、開口付近にストレージ電極が存在しない分容量が小さくなる問題と、露光量不足の場合に基板表面にレジストが残置し、セル間のキャパシタ同士がブリッジを起こしメモリ動作しない問題を解消できる。これにより、キャパシタ容量値を安定化することができ、歩留りが向上する。
【００１１】
請求項２記載の半導体装置の製造方法は、請求項１記載の半導体装置の製造方法によれば、モニタパターンの幅が、凹部の幅の２倍以上である。このように、モニタパターンの幅が、凹部の幅の２倍以上であるので、モニタパターンの中央部のレジストが除去されてモニタパターン幅を計測することができる。
【００１２】
請求項３記載の半導体装置の製造方法は、請求項１記載の半導体装置の製造方法によれば、モニタパターンの平面形状が正方形である。このように、モニタパターンの平面形状が正方形であるので、レジスト残りがホール中心に対して対称に残置するので、ホール径を測定することにより辺方向の非対称なレジスト残りがなく測定誤差が小さくなる。
【００１３】
請求項４記載の半導体装置の製造方法は、半導体基板上に形成された誘電層にキャパシタ形成用凹部を形成する第１工程と、前記誘電層に導電層を積層し、フォトレジストを塗布しプリベークを行い、前記半導体基板を全面露光、現像する第２工程と、前記導電層に対してエッチングを実施し、前記凹部内に残置した導電層をキャパシタ電極とする第３工程とを含む半導体装置の製造方法であって、前記第１工程で前記誘電層に前記凹部とともにモニタパターンを形成し、前記第２工程の後に前記モニタパターン内に残置した前記フォトレジストの段差を計測することにより、前記凹部に埋め込まれたフォトレジストの量を管理する。
【００１４】
このように、第１工程で誘電層に凹部とともにモニタパターンを形成し、半導体基板を全面露光、現像する第２工程の後にモニタパターン内に残置したフォトレジストの段差を計測することにより、凹部に埋め込まれたフォトレジストの量を管理するので、キャパシタ形成用凹部内のフォトレジスト埋め込み量を、モニタパターン内のフォトレジスト埋め込みによる段差をモニタすることにより安定化させることができる。これにより、請求項１と同様にキャパシタ容量値を安定化することができ、歩留りが向上する。
【００１５】
請求項５記載の半導体装置の製造方法は、半導体基板上に形成された誘電層にキャパシタ形成用凹部を形成する第１工程と、前記誘電層に導電層を積層し、フォトレジストを塗布しプリベークを行い、前記半導体基板を全面露光、現像する第２工程と、前記導電層に対してエッチングを実施し、前記凹部内に残置した導電層をキャパシタ電極とする第３工程とを含む半導体装置の製造方法であって、前記第１工程で前記誘電層に前記凹部とともに、前記凹部より幅が大きく互いに異なる大きさのモニタパターンを複数形成し、前記第２工程の後に前記フォトレジストが前記モニタパターン内に残置する最大の大きさのモニタパターン幅と、前記フォトレジストが前記モニタパターン内に残置しない最小の大きさのモニタパターン幅を計測することにより、前記凹部に埋め込まれたフォトレジストの量を管理する。
【００１６】
このように、第１工程で誘電層に凹部とともに、凹部より幅が大きく互いに異なる大きさのモニタパターンを複数形成し、半導体基板を全面露光、現像する第２工程の後にフォトレジストがモニタパターン内に残置する最大の大きさのモニタパターン幅と、フォトレジストがモニタパターン内に残置しない最小の大きさのモニタパターン幅を計測することにより、凹部に埋め込まれたフォトレジストの量を管理するので、キャパシタ形成用凹部内のフォトレジスト埋め込み量を、フォトレジストが残置する最大のモニタパターン幅と残置しない最小のモニタパターン幅をモニタすることにより安定化させることができる。これにより、請求項１と同様にキャパシタ容量値を安定化することができ、歩留りが向上する。
【００１７】
【発明の実施の形態】
この発明の第１の実施の形態を図１および図２に基づいて説明する。図１はこの発明の第１の実施の形態における円筒形キャパシタ内に埋め込まれたレジストの管理方法を示す断面図である。図１は円筒形キャパシタ形成のレジスト埋め込み方法を図示しているが、基板１１は図６に示すように、シリコン基板、即ちＭＯＳトランジスタ等の素子と、コンタクトホールを有する層間絶縁膜と、コンタクトホール内に形成されて、後にシリコン膜の一部を成すプラグとから構成されている（図示せず）。
【００１８】
図１に示すように、半導体基板１１上に形成された誘電層１２，１３にキャパシタ形成用凹部１６を形成する第１工程と、誘電層１２，１３に導電層１４を積層し、フォトレジスト１５を塗布しプリベークを行い、半導体基板１１を全面露光、現像する第２工程と、導電層１４に対してエッチングを実施し、凹部１６内に残置した導電層１４をキャパシタ電極とする第３工程とを含む。また、第１工程で誘電層１２，１３に凹部１６とともにモニタパターン１７としてトレンチを形成し、第２工程の後にモニタパターン１７内に残置したフォトレジスト１５により狭められたモニタパターン１７の幅を計測することにより、凹部１６に埋め込まれたフォトレジスト１５の量を管理する。
【００１９】
この場合、図１の状態の基板１１の表面露出表面上に厚さ１．２μｍ程度のＢＰＴＥＯＳ膜１２を常圧ＣＶＤ法で堆積しアニールする。その後、減圧ＣＶＤ法によりＴＥＯＳ膜１３を１００オングストローム堆積する。ＴＥＯＳとＢＰＴＥＯＳの積層絶縁膜上にレジストを塗布し、露光装置で露光、現像し、短径０．３μｍ、長径０．６μｍのキャパシタ用楕円形パターンを形成する。同時に１ミクロン幅の矩形パターン（レジスト埋め込み量モニタパターン）１７をスクライブライン上に形成する。そしてパターンニングされたレジストをマスクとしてＢＰＴＥＯＳ膜１２をドライエッチングし、誘電層内がくり抜かれた抜き円筒を形成する。
【００２０】
次にドープドポリシリコン膜とノンドープドシリコン膜とを順次で順次積層して、両アモロファスシリコン膜からなる導電層膜を形成する。その後、表面温度５２０℃、ジシランザンガスの流量２０ｓｃｃｍ、２Ｔｏｒｒの圧力条件でシリコン膜１４の露出表面を凹凸５００オングストローム程度に粗面化する。図１の状態の基板１１上にＩ線のノボラックレジスト１５を１μｍ厚塗布して（図１（ａ））、ｉ線ステッパを用いてマスクなしの状態で３００ｍｓｅｃで全面露光後、ＴＭＡＨ現像液で現像を行う（図１（ｂ））。このときレジスト１５の円筒内の部分はレジスト１５の露出表面から遠い位置に存在するので、開口幅が狭いと円筒内に存在するレジスト１５は露光されず現像後にレジストとして残置する（図１（ｃ））。その際の露光量は、全面露光現像後、円筒開口部でのレジスト埋め込み形状を断面ＳＥＭで観察して、円筒内にレジストへこみ量が０．２５μｍ以上になるように設定した。それに対してスクライブライン内のレジスト埋め込みモニタ用の矩形パターン１７は幅広のため矩形トレンチ内のレジスト１５は感光し、矩形中央部のレジスト１５が現像されて図１（ｃ）に示すようなトレンチ側面にレジスト残りが発生する。
【００２１】
図２は露光量に対するトレンチ幅の依存性を示している。円筒キャパシタ内にレジストが適正に残置する３００ｍｓｅｃの露光量でのトレンチ幅は０．４μｍになる。露光量が多くなるとトレンチ幅は広がり、露光量が少なくなるとトレンチ幅は狭くなる。露光、現像後のトレンチ幅と円筒キャパシタ内のレジスト埋め込み量を予めデータ化しておくことにより、トレンチ幅を測長する事で円筒キャパシター内のレジスト埋め込み量を推定することが出来る。そしてトレンチ幅が規格外の場合は、レジストシンナー処理によりレジストを除去し、再度レジスト塗布し全面露光を行いトレンチ寸法が規格内になった場合、次のドライエッチング工程に進める。
【００２２】
表１は露光量に対するトレンチ幅に対するレジスト残置有無状態を調べた結果である。露光量３００ｍｓｅｃではキャパシタパターン短辺方向の２倍の０．６μｍ以上であれば、段差モニタパターン１７の中央部のレジスト１５が除去され矩形トレンチ幅を計測することができる。
【００２３】
【表１】
【００２４】
この後、図１（ｃ）の状態の基板の露出表面に対してドライエッチングを実施する。円筒内のシリコン膜１４はレジスト１５により保護されされるが、レジスト１５で覆われていない表面は除去される。その後レジスト除去しストレージノード電極が形成される。そして、シリコン膜の表面にＣＶＤ法などによりシリコン窒化酸化膜等の誘電体を形成後、ポリシリコン膜などを例えばＣＶＤ法などの方法で堆積してセルプレート電極を形成する。以上のように本発明を適用することにより、露光装置の照度、レジスト膜厚、レジスト感度が変動した場合も、円筒内に所望のレジストが残置されるので、キャパシター容量が少なくなったり、キャパシタ同士がブリッジをおこさないので、安定な歩留りが得られる。
【００２５】
本実施の形態では１ミクロンのラインパターンを用いたが正方形マスクの場合、レジスト残りが矩形（またはホール）中心に対して対称に残置するのでホール径を測定することにより辺方向の非対称なレジスト残りがなく測定誤差が小さくなる。このように従来円筒内に残置したレジストは、断面ＳＥＭにより観察することにより評価を行っており、インラインでレジストの埋め込み量を評価することができなかったが、本発明を実施することによりウエハを璧開することなくインラインでレジスト埋め込み量をモニタする事ができる。
【００２６】
この発明の第２の実施の形態を図３および図４に基づいて説明する。図３はこの発明の第２の実施の形態における円筒形キャパシタ内に埋め込まれたレジストの管理方法を示す断面図である。第１の実施の形態と同様に基板１１は図６と同様に構成されている。
【００２７】
図３に示すように、半導体基板１１上に形成された誘電層１２，１３にキャパシタ形成用凹部１６を形成する第１工程と、誘電層１２，１３に導電層１４を積層し、フォトレジスト１５を塗布しプリベークを行い、半導体基板１１を全面露光、現像する第２工程と、導電層１４に対してエッチングを実施し、凹部１６内に残置した導電層１４をキャパシタ電極とする第３工程とを含む。また、第１工程で誘電層１２，１３に凹部１６とともにモニタパターン１７としてトレンチを形成し、第２工程の後にモニタパターン１７内に残置したフォトレジスト１５の段差を計測することにより、凹部１６に埋め込まれたフォトレジスト１５の量を管理する。
【００２８】
この場合、第１の実施の形態と同様にＴＥＯＳとＢＰＴＥＯＳの積層絶縁膜上にレジストを塗布し、露光装置で露光，現像しキャパシタ用楕円形パターンを形成する。このとき短辺０．３μｍ、長辺０．６μｍ程度の矩形のキャパシタパターン１６と同時に０．５ミクロン幅の矩形パターン１７をスクライブライン上に形成する。そしてパターンニングされたレジストをマスクとしてＢＰＴＥＯＳ膜１２をドライエッチングし、誘電層内がくり抜かれた抜き円筒を形成する。
【００２９】
次にドープドポリシリコン膜とノンドープドシリコン膜とを順次で順次積層して、両アモロファスシリコン膜からなる導電層膜を形成する。その後、表面温度５２０℃、ジシランザンガスの流量２０ｓｃｃｍ、２Ｔｏｒｒの圧力条件でシリコン膜の露出表面を凹凸５００オングストローム程度に粗面化する。図３の状態の基板上にＩ線のノボラックレジスト１５を１μｍ厚塗布して（図３（ａ））、ｉ線ステッパを用いてマスクなしの状態で３００ｍｓｅｃで全面露光後、ＴＭＡＨ現像液で現像を行う（図３（ｂ））。このとき円筒内に存在するレジスト１５は露出表面から遠い位置に存在するので、露光されず現像後にレジストとして残置する（図３（ｃ））。それに対してスクライブライン内の矩形パターン幅は広いためトレンチ内のレジスト１５は感光し、矩形中央部のレジスト１５が現像されて図３（ｃ）に示すようなトレンチ内にレジスト残りが発生する。トレンチ内のフォトレジスト残りによる段差をＡＦＭにより計測することにより容量形成用トレンチ内のフォトレジスト埋め込み量をモニタすることが出来る。
【００３０】
図４は露光量に対するトレンチ部の段差をＡＦＭで計測した結果である。円筒キャパシタ部は開口径が小さいためＡＦＭでの段差計測は困難であるが、本発明の実施の形態のような幅広のトレンチパターンでのレジスト埋め込みによる段差をモニタすることにより円筒キャパシタ内のレジスト埋め込み量をモニタすることが可能となる。特にフォトレジストの溶解コントラストが高く、露光量に対する埋め込み量モニタパターンの側壁のレジスト残りによる寸法変動が急激であったり、またはレジスト溶解特性が不均一でレジストエッジラフネスが悪くてレジスト埋め込み量モニタパターンの寸法測定が困難な場合、本発明の実施の形態の段差測定を行うとレジスト埋め込みを高精度にモニタすることができる。
【００３１】
この後、図３（ｃ）の状態の基板の露出表面に対して第１の実施の形態と同様にドライエッチングを実施してストレージノード電極を形成し、セルプレート電極を形成する。
【００３２】
この発明の第３の実施の形態を図５に基づいて説明する。図５はこの発明の第３の実施の形態における円筒形キャパシタ内に埋め込まれたレジストの管理方法を示す断面図である。第１の実施の形態と同様に基板１１は図６と同様に構成されている。
【００３３】
図５に示すように、半導体基板１１上に形成された誘電層１２，１３にキャパシタ形成用凹部１６を形成する第１工程と、誘電層１２，１３に導電層１４を積層し、フォトレジスト１５を塗布しプリベークを行い、半導体基板１１を全面露光、現像する第２工程と、導電層１４に対してエッチングを実施し、凹部１６内に残置した導電層１４をキャパシタ電極とする第３工程とを含む。また、第１工程で誘電層１２，１３に凹部１６とともに、凹部１６より幅が大きく互いに異なる大きさのモニタパターン１８としてトレンチを複数形成し、第２工程の後にフォトレジスト１５がモニタパターン１８内に残置する最大の大きさのモニタパターン幅と、フォトレジスト１５がモニタパターン１８内に残置しない最小の大きさのモニタパターン幅とを計測することにより、凹部１６に埋め込まれたフォトレジスト１５の量を管理する。
【００３４】
この場合、第１の実施の形態と同様にＴＥＯＳとＢＰＴＥＯＳの積層絶縁膜上にレジストを塗布し、露光装置で露光、現像しキャパシタ用楕円形パターンを形成する。このとき短辺０．３μｍ、長辺０．６μｍ程度の矩形のキャパシタパターン１６と同時に、スクライブライン上に０．３μｍから０．３μｍステップで３μｍまでのトレンチパターン群１８を形成する（図面は一部省略）。そしてパターンニングされたレジストをマスクとしてＢＰＴＥＯＳ膜１２をドライエッチングし、誘電層内がくり抜かれた抜き円筒を形成する。
【００３５】
次にドープドポリシリコン膜とノンドープドシリコン膜とを順次で順次積層して、両アモロファスシリコン膜からなる導電層膜１４を形成する。その後、表面温度５２０℃、ジシランザンガスの流量２０ｓｃｃｍ、２Ｔｏｒｒの圧力条件でシリコン膜の露出表面を凹凸５００オングストローム程度に粗面化する。図５の状態の基板１１上にＩ線のノボラックレジスト１５を１μｍ厚塗布して（図５（ａ））、ｉ線ステッパを用いてマスクない状態で３００ｍｓｅｃで全面露光後、ＴＭＡＨ現像液で現像を行う（図５（ｂ））。このとき円筒内に存在するレジスト１５は露出表面から遠い位置に存在するので、露光されず現像後にレジストとして残置する（図５（ｃ））。それに対してスクライブライン内の矩形パターンのなかで容量のパターンとパターン幅が近い場合は、露出表面から遠い位置に存在するので、露光されず現像後にレジストとして残置するが、トレンチ幅が広くなるとトレンチ内に露光光が進入するためレジスト１５は感光し、矩形中央部のレジスト１５が現像されて図５に示すようなトレンチ側面にレジスト残りが発生し、さらにトレンチ幅が広くなるとトレンチ内のレジスト１５が完全に現像で除去される。
【００３６】
露光量に対するトレンチ幅に対するレジスト残置有無状態は第１の実施の形態の表１に示した通りである。すなわち、３００ｓｅｃの露光量では、０．６μｍ幅のトレンチの矩形中央部（部分的）のレジストが残らず、且つ１．５μｍ幅以上の矩形トレンチ内にレジスト残りがない場合にキャパシタ用凹部内にレジストが適切量残置する。したがってレジストが残置する最大のトレンチ幅とレジストが残置しない最小のトレンチ幅をモニタすることにより、前記容量形成用凹部内のレジスト埋め込み量を管理することが出来る。
【００３７】
【発明の効果】
この発明の請求項１記載の半導体装置の製造方法によれば、第１工程で誘電層に凹部とともにモニタパターンを形成し、半導体基板を全面露光、現像する第２工程の後にモニタパターン内に残置したフォトレジストにより狭められたモニタパターンの幅を計測することにより、凹部に埋め込まれたフォトレジストの量を管理するので、キャパシタ形成用凹部内のフォトレジスト埋め込み量を、モニタパターンの幅をモニタすることにより安定化させることができる。すなわち、露光量が過剰な場合に開口部付近のレジストが現像されてしまい、開口付近にストレージ電極が存在しない分容量が小さくなる問題と、露光量不足の場合に基板表面にレジストが残置し、セル間のキャパシタ同士がブリッジを起こしメモリ動作しない問題を解消できる。これにより、キャパシタ容量値を安定化することができ、歩留りが向上する。
【００３８】
請求項２では、モニタパターンの幅が、凹部の幅の２倍以上であるので、モニタパターンの中央部のレジストが除去されてモニタパターン幅を計測することができる。
【００３９】
請求項３では、モニタパターンの平面形状が正方形であるので、レジスト残りがホール中心に対して対称に残置するので、ホール径を測定することにより辺方向の非対称なレジスト残りがなく測定誤差が小さくなる。
【００４０】
この発明の請求項４記載の半導体装置の製造方法によれば、第１工程で誘電層に凹部とともにモニタパターンを形成し、半導体基板を全面露光、現像する第２工程の後にモニタパターン内に残置したフォトレジストの段差を計測することにより、凹部に埋め込まれたフォトレジストの量を管理するので、キャパシタ形成用凹部内のフォトレジスト埋め込み量を、モニタパターン内のフォトレジスト埋め込みによる段差をモニタすることにより安定化させることができる。これにより、請求項１と同様にキャパシタ容量値を安定化することができ、歩留りが向上する。
【００４１】
この発明の請求項５記載の半導体装置の製造方法によれば、第１工程で誘電層に凹部とともに、凹部より幅が大きく互いに異なる大きさのモニタパターンを複数形成し、半導体基板を全面露光、現像する第２工程の後にフォトレジストがモニタパターン内に残置する最大の大きさのモニタパターン幅と、フォトレジストがモニタパターン内に残置しない最小の大きさのモニタパターン幅を計測することにより、凹部に埋め込まれたフォトレジストの量を管理するので、キャパシタ形成用凹部内のフォトレジスト埋め込み量を、フォトレジストが残置する最大のモニタパターン幅と残置しない最小のモニタパターン幅をモニタすることにより安定化させることができる。これにより、請求項１と同様にキャパシタ容量値を安定化することができ、歩留りが向上する。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態における円筒形キャパシタ内に埋め込まれたレジストの管理方法を示す断面図である。
【図２】露光量に対するトレンチ幅の依存性を示すグラフである。
【図３】この発明の第２の実施の形態における円筒形キャパシタ内に埋め込まれたレジストの管理方法を示す断面図である。
【図４】露光量に対するトレンチ部の段差をＡＦＭで計測した結果を示すグラフである。
【図５】この発明の第３の実施の形態における円筒形キャパシタ内に埋め込まれたレジストの管理方法を示す断面図である。
【図６】従来例におけるキャパシタ形成方法の説明図である。
【図７】従来の半導体メモリの縦断面図を示す。
【符号の説明】
１１ 基板
１２ ＢＰＴＥＯＳ
１３ ＴＥＯＳ
１４ 粗粒化ポリシリコン
１５ フォトレジスト
１６ キャパシタパターン
１７ レジスト埋め込み量モニタパターン
１８ レジスト埋め込み量モニタパターン群
１９ 層間絶縁膜
８１ トランスファーゲート
８２ ポリシリコンプラグ
８３ ストーレージノード
８４ ビット線
８５ 配線[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device.
[0002]
[Prior art]
With the miniaturization of semiconductor devices, the chip size has been reduced, and the capacity of semiconductor memories also needs to be increased. In a 256M DRAM (Dynamic Random Access Memory), a method of increasing the capacitor capacity by performing surface treatment of a storage node electrode to increase the surface area of the storage node electrode is used (see Patent Document 1).
[0003]
FIG. 7 shows a longitudinal sectional view of a conventional semiconductor memory. As shown in FIG. 7, the conventional semiconductor memory is roughly divided into a MOS transistor functioning as a transfer gate 81 and a capacitor. 82 is a polysilicon plug, 83 is a storage node, 84 is a bit line, and 85 is a wiring.
[0004]
As shown in FIG. 6, in the method of forming a capacitor, a BPTEOS film 12 is deposited on an interlayer insulating film 19 by a normal pressure CVD method, annealed, and a TEOS film 13 is deposited thereon by a low pressure CVD method. After forming a capacitor pattern by lithography, the TEOS / BPTEOS film is etched by a dry etching apparatus to form a cylinder. Next, after a doped amorphous silicon film and a non-doped amorphous silicon film are sequentially laminated, a roughening treatment is performed under the conditions of a flow rate of disilane gas of 20 sccm and 2 Torr, and the surface is roughened as shown in FIG. A silicon film 14 having poly grains is formed.
[0005]
Next, a storage node is formed by leaving the silicon film 14 having the coarse poly particles in the cylinder. As a method of leaving the silicon film 14 having the coarse poly particles in the cylinder, a resist 15 is applied over the entire surface, and then the resist 15 is dry-etched to leave the silicon film 14 having the coarse poly particles in the cylinder. Although there is a method, over-etching must be performed to prevent the generation of resist residue in the polycrystalline particles on the rough surface. There is a problem of yield reduction due to dust generation. On the other hand, as shown in FIGS. 6A and 6B, a resist 15 is applied on the exposed surface of the substrate, and the entire surface of the resist 15 is exposed. At this time, since the portion of the resist 15 in the cylinder is located far from the exposed surface of the resist 15, it is not exposed and is left as a resist after development. Thereafter, in a dry etching apparatus, anisotropic etching is performed using the resist 15 as a mask. As a result, the portion of the silicon film 14 not covered with the resist 15 is removed, while the portion covered with the resist 15 is left as a storage node electrode. Thereafter, the resist 15 can be removed (FIG. 6C).
[0006]
[Patent Document 1]
JP 2001-36035 A (P. 3)
[0007]
[Problems to be solved by the invention]
However, according to the conventional method for forming a rough surface capacitor by whole-surface exposure, the entire surface of the resist is exposed at an exposure amount where the resist remains in the cylinder without using a mask. Is fluctuated, the cylinder may be exposed when the exposure amount is excessive. In such a case, the resist near the opening of the cylinder is developed, and the resist is left only in a region deeper than the vicinity of the opening. If the anisotropic etching is performed in this state, the resist will not remain in a region of about 1000 Å from the upper surface of the opening, and there is a problem that the capacity is small because the storage electrode does not exist near the opening. When the exposure amount is insufficient, the resist remains on the substrate surface outside the cylinder, not inside the cylinder. If the anisotropic etching is performed as it is, the capacitors between the DRAM cells may cause a bridge, and the memory may not operate.
[0008]
Therefore, an object of the present invention is to solve the above-mentioned problem of the prior art, and the yield can be improved by monitoring and stabilizing the amount of resist embedded in a concave portion formed with a capacitor. An object of the present invention is to provide a method for manufacturing a semiconductor device.
[0009]
[Means for Solving the Problems]
In order to achieve the above object, a method of manufacturing a semiconductor device according to claim 1 of the present invention includes a first step of forming a concave portion for forming a capacitor in a dielectric layer formed on a semiconductor substrate; A second step of laminating a conductive layer, applying a photoresist, performing prebaking, exposing and developing the entire surface of the semiconductor substrate, etching the conductive layer, and removing the conductive layer remaining in the concave portion by a capacitor; Forming a monitor pattern together with the recess in the dielectric layer, and narrowing the photoresist by the photoresist remaining in the monitor pattern after the second step. By measuring the width of the monitor pattern, the amount of the photoresist embedded in the concave portion is managed.
[0010]
As described above, the monitor pattern is formed together with the concave portion in the dielectric layer in the first step, and the width of the monitor pattern narrowed by the photoresist remaining in the monitor pattern after the second step of exposing and developing the entire semiconductor substrate is measured. By doing so, the amount of photoresist buried in the concave portion is managed, so that the amount of photoresist buried in the capacitor forming concave portion can be stabilized by monitoring the width of the monitor pattern. That is, when the exposure amount is excessive, the resist in the vicinity of the opening is developed, and there is a problem that the capacity is reduced by the absence of the storage electrode near the opening, and the resist is left on the substrate surface when the exposure amount is insufficient, It is possible to eliminate the problem that the capacitors between the cells cause a bridge and the memory does not operate. Thereby, the capacitance value of the capacitor can be stabilized, and the yield can be improved.
[0011]
According to a second aspect of the present invention, the width of the monitor pattern is at least twice the width of the concave portion. As described above, since the width of the monitor pattern is twice or more the width of the concave portion, the resist at the center of the monitor pattern is removed, and the width of the monitor pattern can be measured.
[0012]
According to a third aspect of the present invention, in the method of manufacturing a semiconductor device according to the first aspect, the planar shape of the monitor pattern is a square. As described above, since the planar shape of the monitor pattern is a square, the remaining resist is left symmetrically with respect to the center of the hole. Therefore, by measuring the hole diameter, there is no asymmetric resist remaining in the side direction and the measurement error is reduced. .
[0013]
5. A method for manufacturing a semiconductor device according to claim 4, wherein a first step of forming a concave portion for forming a capacitor in a dielectric layer formed on a semiconductor substrate, and a step of laminating a conductive layer on the dielectric layer, applying a photoresist, and performing pre-baking. Performing a second step of exposing and developing the entire surface of the semiconductor substrate, and a third step of performing etching on the conductive layer and using the conductive layer remaining in the recess as a capacitor electrode. Forming a monitor pattern together with the concave portion in the dielectric layer in the first step, and measuring a step of the photoresist remaining in the monitor pattern after the second step, thereby forming the concave portion. Manage the amount of photoresist embedded in the
[0014]
As described above, the monitor pattern is formed in the dielectric layer together with the concave portion in the first step, and the level difference of the photoresist remaining in the monitor pattern after the second step of exposing and developing the entire surface of the semiconductor substrate is measured. Since the amount of the buried photoresist is controlled, the amount of the buried photoresist in the capacitor forming recess can be stabilized by monitoring the step caused by the burying of the photoresist in the monitor pattern. As a result, the capacitance value of the capacitor can be stabilized as in the first aspect, and the yield can be improved.
[0015]
6. A method for manufacturing a semiconductor device according to claim 5, wherein a first step of forming a concave portion for forming a capacitor in a dielectric layer formed on the semiconductor substrate, and a step of laminating a conductive layer on the dielectric layer, applying a photoresist, and performing prebaking. Performing a second step of exposing and developing the entire surface of the semiconductor substrate, and a third step of performing etching on the conductive layer and using the conductive layer remaining in the recess as a capacitor electrode. In the manufacturing method, in the first step, a plurality of monitor patterns having different widths from each other and having a width larger than that of the recess are formed in the dielectric layer together with the recess. The width of the largest monitor pattern that remains in the monitor and the width of the smallest monitor pattern that does not leave the photoresist in the monitor pattern are measured. And it allows to manage the amount of photoresist embedded in the recess.
[0016]
In this way, in the first step, a plurality of monitor patterns having a width larger than the recesses and different sizes are formed together with the recesses in the dielectric layer, and after the second step of exposing and developing the entire surface of the semiconductor substrate, the photoresist remains in the monitor patterns. The amount of the photoresist embedded in the recess is managed by measuring the maximum size of the monitor pattern width to be left in the monitor pattern and the minimum size of the monitor pattern width in which the photoresist is not left in the monitor pattern. The amount of photoresist embedded in the concave portion for forming the capacitor can be stabilized by monitoring the maximum monitor pattern width left by the photoresist and the minimum monitor pattern width not remaining. As a result, the capacitance value of the capacitor can be stabilized as in the first aspect, and the yield can be improved.
[0017]
BEST MODE FOR CARRYING OUT THE INVENTION
A first embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a sectional view showing a method for managing a resist embedded in a cylindrical capacitor according to the first embodiment of the present invention. FIG. 1 shows a method of embedding a resist for forming a cylindrical capacitor. As shown in FIG. 6, a substrate 11 is a silicon substrate, that is, an element such as a MOS transistor, an interlayer insulating film having a contact hole, and a contact hole. And a plug which later forms a part of the silicon film (not shown).
[0018]
As shown in FIG. 1, a first step of forming a capacitor forming recess 16 in dielectric layers 12 and 13 formed on a semiconductor substrate 11, a conductive layer 14 laminated on the dielectric layers 12 and 13, and a photoresist 15 And a second step of exposing and developing the entire surface of the semiconductor substrate 11, and a third step of performing etching on the conductive layer 14 and using the conductive layer 14 remaining in the recess 16 as a capacitor electrode. including. In the first step, a trench is formed as a monitor pattern 17 together with the concave portion 16 in the dielectric layers 12 and 13, and the width of the monitor pattern 17 narrowed by the photoresist 15 left in the monitor pattern 17 after the second step is measured. By doing so, the amount of the photoresist 15 buried in the recess 16 is managed.
[0019]
In this case, a BPTEOS film 12 having a thickness of about 1.2 μm is deposited on the exposed surface of the substrate 11 in the state of FIG. Thereafter, a TEOS film 13 is deposited to a thickness of 100 angstroms by a low pressure CVD method. A resist is applied on the laminated insulating film of TEOS and BPTEOS, exposed and developed by an exposure device to form an elliptical capacitor pattern having a short diameter of 0.3 μm and a long diameter of 0.6 μm. At the same time, a 1 micron wide rectangular pattern (resist embedded amount monitor pattern) 17 is formed on the scribe line. Then, the BPTEOS film 12 is dry-etched using the patterned resist as a mask to form a hollow cylinder having the dielectric layer hollowed out.
[0020]
Next, a doped polysilicon film and a non-doped silicon film are sequentially laminated in order to form a conductive layer film made of both amorphous silicon films. Thereafter, the exposed surface of the silicon film 14 is roughened to about 500 angstroms under the conditions of a surface temperature of 520 ° C., a flow rate of disilane gas of 20 sccm, and a pressure of 2 Torr. An I-line novolak resist 15 is applied to the substrate 11 in the state of FIG. 1 in a thickness of 1 μm (FIG. 1A), and the entire surface is exposed using a i-line stepper without a mask for 300 msec. Development is performed (FIG. 1B). At this time, since the portion of the resist 15 in the cylinder is far from the exposed surface of the resist 15, if the opening width is small, the resist 15 existing in the cylinder is not exposed and is left as a resist after development (FIG. )). The exposure amount at that time was set such that after the entire surface exposure and development, the resist embedding shape in the cylindrical opening was observed with a cross-sectional SEM, and the amount of resist dent in the cylinder was 0.25 μm or more. On the other hand, since the rectangular pattern 17 for monitoring the embedded resist in the scribe line is wide, the resist 15 in the rectangular trench is exposed, and the resist 15 in the center of the rectangular is developed to form the side of the trench as shown in FIG. Residual resist is generated at the same time.
[0021]
FIG. 2 shows the dependency of the trench width on the exposure amount. The trench width becomes 0.4 μm at an exposure dose of 300 msec at which the resist is properly left in the cylindrical capacitor. The trench width increases as the exposure amount increases, and the trench width decreases as the exposure amount decreases. By converting the trench width after exposure and development and the resist burying amount in the cylindrical capacitor into data in advance, the resist burying amount in the cylindrical capacitor can be estimated by measuring the trench width. If the trench width is out of the standard, the resist is removed by a resist thinner process, the resist is applied again, the entire surface is exposed, and if the trench dimension is within the standard, the process proceeds to the next dry etching step.
[0022]
Table 1 shows the result of examining the state of the presence or absence of the resist with respect to the trench width with respect to the exposure amount. If the exposure amount is 300 msec, and if it is 0.6 μm or more, which is twice the short side direction of the capacitor pattern, the resist 15 at the center of the step monitor pattern 17 is removed, and the rectangular trench width can be measured.
[0023]
[Table 1]
[0024]
Thereafter, dry etching is performed on the exposed surface of the substrate in the state shown in FIG. The silicon film 14 in the cylinder is protected by the resist 15, but the surface not covered with the resist 15 is removed. Thereafter, the resist is removed to form a storage node electrode. Then, after a dielectric such as a silicon nitride oxide film is formed on the surface of the silicon film by a CVD method or the like, a polysilicon film or the like is deposited by a method such as a CVD method to form a cell plate electrode. As described above, by applying the present invention, even when the illuminance of the exposure apparatus, the resist film thickness, and the resist sensitivity fluctuate, the desired resist remains in the cylinder, so that the capacitance of the capacitor is reduced, Does not cause bridging, so that a stable yield can be obtained.
[0025]
In this embodiment, a line pattern of 1 micron is used. However, in the case of a square mask, the remaining resist is left symmetrically with respect to the center of a rectangle (or a hole). Measurement error is reduced. As described above, the resist remaining in the conventional cylinder was evaluated by observing it with a cross-sectional SEM, and the amount of embedded resist could not be evaluated in-line. The amount of embedded resist can be monitored in-line without opening.
[0026]
A second embodiment of the present invention will be described with reference to FIGS. FIG. 3 is a sectional view showing a method for managing a resist embedded in a cylindrical capacitor according to a second embodiment of the present invention. As in the first embodiment, the substrate 11 has the same configuration as in FIG.
[0027]
As shown in FIG. 3, a first step of forming a capacitor forming recess 16 in dielectric layers 12 and 13 formed on a semiconductor substrate 11, a conductive layer 14 laminated on the dielectric layers 12 and 13, and a photoresist 15 And a second step of exposing and developing the entire surface of the semiconductor substrate 11, and a third step of performing etching on the conductive layer 14 and using the conductive layer 14 remaining in the recess 16 as a capacitor electrode. including. In the first step, a trench is formed as a monitor pattern 17 together with the recess 16 in the dielectric layers 12 and 13, and the level difference of the photoresist 15 left in the monitor pattern 17 after the second step is measured. The amount of the buried photoresist 15 is managed.
[0028]
In this case, as in the first embodiment, a resist is applied on the laminated insulating film of TEOS and BPTEOS, and is exposed and developed by an exposure device to form an elliptical pattern for a capacitor. At this time, a rectangular pattern 17 having a width of 0.5 μm is formed on the scribe line simultaneously with a rectangular capacitor pattern 16 having a short side of about 0.3 μm and a long side of about 0.6 μm. Then, the BPTEOS film 12 is dry-etched using the patterned resist as a mask to form a hollow cylinder having the dielectric layer hollowed out.
[0029]
Next, a doped polysilicon film and a non-doped silicon film are sequentially stacked in order to form a conductive layer film made of both amorphous silicon films. Thereafter, the exposed surface of the silicon film is roughened to about 500 angstroms under the conditions of a surface temperature of 520 ° C. and a flow rate of disilane gas of 20 sccm and a pressure of 2 Torr. An I-line novolak resist 15 is applied to the substrate in the state of FIG. 3 in a thickness of 1 μm (FIG. 3A), and the entire surface is exposed using a i-line stepper without a mask for 300 msec, and then developed with a TMAH developer. (FIG. 3B). At this time, since the resist 15 existing in the cylinder exists at a position far from the exposed surface, it is not exposed and is left as a resist after development (FIG. 3C). On the other hand, since the width of the rectangular pattern in the scribe line is wide, the resist 15 in the trench is exposed to light, and the resist 15 in the center of the rectangle is developed, so that the resist remains in the trench as shown in FIG. The amount of photoresist buried in the trench for capacity formation can be monitored by measuring the step due to the remaining photoresist in the trench by AFM.
[0030]
FIG. 4 shows the result of measuring the step of the trench portion with respect to the exposure amount by AFM. Since the opening diameter of the cylindrical capacitor portion is small, it is difficult to measure the step by the AFM. However, the resist embedded in the cylindrical capacitor is monitored by monitoring the step due to the resist being embedded in the wide trench pattern as in the embodiment of the present invention. The amount can be monitored. In particular, the dissolution contrast of the photoresist is high, the dimensional change due to the remaining resist on the side wall of the buried amount monitor pattern with respect to the exposure amount is sharp, or the resist dissolution characteristics are uneven and the resist edge roughness is poor, so that the resist buried amount monitor pattern When the dimension measurement is difficult, by performing the step measurement according to the embodiment of the present invention, the resist embedding can be monitored with high accuracy.
[0031]
Thereafter, dry etching is performed on the exposed surface of the substrate in the state of FIG. 3C as in the first embodiment to form a storage node electrode, and a cell plate electrode is formed.
[0032]
A third embodiment of the present invention will be described with reference to FIG. FIG. 5 is a sectional view showing a method for managing a resist embedded in a cylindrical capacitor according to a third embodiment of the present invention. As in the first embodiment, the substrate 11 has the same configuration as in FIG.
[0033]
As shown in FIG. 5, a first step of forming a capacitor forming recess 16 in dielectric layers 12 and 13 formed on a semiconductor substrate 11, a conductive layer 14 is laminated on the dielectric layers 12 and 13, and a photoresist 15 is formed. And a second step of exposing and developing the entire surface of the semiconductor substrate 11, and a third step of performing etching on the conductive layer 14 and using the conductive layer 14 remaining in the recess 16 as a capacitor electrode. including. Further, in the first step, a plurality of trenches are formed in the dielectric layers 12 and 13 together with the concave portions 16 as the monitor patterns 18 having a width larger than the concave portions 16 and different sizes from each other. The amount of the photoresist 15 embedded in the concave portion 16 is measured by measuring the maximum size of the monitor pattern width remaining in the recess 16 and the minimum size of the monitor pattern width in which the photoresist 15 does not remain in the monitor pattern 18. Manage.
[0034]
In this case, as in the first embodiment, a resist is applied on the laminated insulating film of TEOS and BPTEOS, and is exposed and developed by an exposure device to form an elliptical pattern for a capacitor. At this time, simultaneously with the rectangular capacitor pattern 16 having a short side of about 0.3 μm and a long side of about 0.6 μm, a trench pattern group 18 of 0.3 μm to 0.3 μm in steps of 3 μm is formed on the scribe line (FIG. Part omitted). Then, the BPTEOS film 12 is dry-etched using the patterned resist as a mask to form a hollow cylinder having the dielectric layer hollowed out.
[0035]
Next, a doped polysilicon film and a non-doped silicon film are sequentially laminated in order to form a conductive layer film 14 composed of both amorphous silicon films. Thereafter, the exposed surface of the silicon film is roughened to about 500 angstroms under the conditions of a surface temperature of 520 ° C., a flow rate of disilane gas of 20 sccm, and a pressure of 2 Torr. An I-line novolak resist 15 is applied to the substrate 11 in the state shown in FIG. 5 by a thickness of 1 μm (FIG. 5A), and the entire surface is exposed using an i-line stepper without a mask for 300 msec, and then developed with a TMAH developer. (FIG. 5B). At this time, since the resist 15 existing in the cylinder exists at a position far from the exposed surface, it is not exposed and is left as a resist after development (FIG. 5C). On the other hand, if the pattern width of the capacitor is close to the pattern width in the rectangular pattern in the scribe line, it is located at a position far from the exposed surface, so it is not exposed and remains as a resist after development. The resist 15 is exposed because the exposure light enters therein, the resist 15 in the center of the rectangle is developed, and a resist remains on the side surface of the trench as shown in FIG. Is completely removed by development.
[0036]
The state of the presence or absence of the resist with respect to the trench width with respect to the exposure amount is as shown in Table 1 of the first embodiment. That is, in the exposure amount of 300 sec, when the resist in the rectangular central portion (partial portion) of the trench having a width of 0.6 μm does not remain and the resist remains in the rectangular trench having a width of 1.5 μm or more, the resist remains in the concave portion for the capacitor. An appropriate amount of resist is left. Therefore, by monitoring the maximum trench width in which the resist remains and the minimum trench width in which the resist does not remain, it is possible to control the amount of the resist buried in the capacitance forming recess.
[0037]
【The invention's effect】
According to the method of manufacturing a semiconductor device according to the first aspect of the present invention, the monitor pattern is formed in the dielectric layer together with the concave portion in the first step, and is left in the monitor pattern after the second step of exposing and developing the entire surface of the semiconductor substrate. The amount of the photoresist embedded in the concave portion is managed by measuring the width of the monitor pattern narrowed by the formed photoresist, so that the amount of the photoresist embedded in the concave portion for forming the capacitor and the width of the monitor pattern are monitored. By doing so, it can be stabilized. That is, when the exposure amount is excessive, the resist in the vicinity of the opening is developed, and there is a problem that the capacity is reduced by the absence of the storage electrode near the opening, and the resist is left on the substrate surface when the exposure amount is insufficient, It is possible to eliminate the problem that the capacitors between the cells cause a bridge and the memory does not operate. Thereby, the capacitance value of the capacitor can be stabilized, and the yield can be improved.
[0038]
According to the second aspect, since the width of the monitor pattern is twice or more the width of the recess, the resist at the center of the monitor pattern is removed, and the width of the monitor pattern can be measured.
[0039]
According to the third aspect, since the monitor pattern has a square planar shape, the remaining resist is left symmetrically with respect to the center of the hole. Therefore, by measuring the hole diameter, there is no asymmetric resist remaining in the side direction and the measurement error is small. Become.
[0040]
According to the method of manufacturing a semiconductor device according to the fourth aspect of the present invention, the monitor pattern is formed in the dielectric layer together with the concave portion in the first step, and is left in the monitor pattern after the second step of exposing and developing the entire surface of the semiconductor substrate. The amount of photoresist buried in the recesses is managed by measuring the level of the photoresist that has been removed, so that the amount of photoresist buried in the recesses for forming the capacitor can be monitored by the level difference caused by the photoresist burying in the monitor pattern. Can be stabilized. As a result, the capacitance value of the capacitor can be stabilized as in the first aspect, and the yield can be improved.
[0041]
According to the method of manufacturing a semiconductor device according to the fifth aspect of the present invention, in the first step, a plurality of monitor patterns having different widths from the recesses are formed together with the recesses in the dielectric layer, and the entire surface of the semiconductor substrate is exposed. By measuring the maximum monitor pattern width in which the photoresist remains in the monitor pattern after the second step of developing and the minimum monitor pattern width in which the photoresist does not remain in the monitor pattern, the concave portion is formed. Since the amount of photoresist embedded in the capacitor is controlled, the amount of photoresist embedded in the concave part for capacitor formation is stabilized by monitoring the maximum monitor pattern width left by the photoresist and the minimum monitor pattern width not remaining. Can be done. As a result, the capacitance value of the capacitor can be stabilized as in the first aspect, and the yield is improved.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a method for managing a resist embedded in a cylindrical capacitor according to a first embodiment of the present invention.
FIG. 2 is a graph showing dependency of a trench width on an exposure amount.
FIG. 3 is a cross-sectional view showing a method for managing a resist embedded in a cylindrical capacitor according to a second embodiment of the present invention.
FIG. 4 is a graph showing a result of measuring a step of a trench portion with respect to an exposure amount by an AFM.
FIG. 5 is a cross-sectional view showing a method for managing a resist embedded in a cylindrical capacitor according to a third embodiment of the present invention.
FIG. 6 is an explanatory diagram of a capacitor forming method in a conventional example.
FIG. 7 is a longitudinal sectional view of a conventional semiconductor memory.
[Explanation of symbols]
11 Substrate
12 BPTEOS
13 TEOS
14 Coarse-grained polysilicon
15 Photoresist
16 Capacitor pattern
17 Resist embedding amount monitor pattern
18 resist embedding amount monitor patterns
19 Interlayer insulation film
81 Transfer Gate
82 polysilicon plug
83 Storage Node
84 bit line
85 Wiring
