JP2004281906A

JP2004281906A - Wiring board and its producing method

Info

Publication number: JP2004281906A
Application number: JP2003074009A
Authority: JP
Inventors: Haruhiko Murata; 晴彦村田; Tetsuo Suzuki; 哲夫鈴木; Kazuhisa Sato; 和久佐藤
Original assignee: NGK Spark Plug Co Ltd
Current assignee: Niterra Co Ltd
Priority date: 2003-03-18
Filing date: 2003-03-18
Publication date: 2004-10-07

Abstract

<P>PROBLEM TO BE SOLVED: To provide a wiring board having a structure advantageous for compacting in which deterioration is retarded in noise resistance of a board and impedance mismatching of a transmission line including pads although metal terminal pads having an electronic Ni plating layer are provided, and interval of the metal terminal pads can be reduced easily. <P>SOLUTION: In the wiring board 1, the metal terminal pad 10, 110, 17, 117 comprises a Cu plating layer 52, an Ni plating layer 53 and an Au plating layer 54 formed sequentially from the first major surface CP side wherein the Ni plating layer 53 is an electrolytic Ni plating layer 53. On the first major surface CP of a dielectric layer 6 becoming a pad forming surface, metal wiring having one end connected with the metal terminal pad 10, 110, 17, 117 is not arranged or the other end side of metal wiring 77 is connected with an inner layer conductor layer 7 through a via 34. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
この発明は配線基板とその製造方法に関する。
【０００２】
【従来の技術】
【特許文献１】
特開２００２−４０９８号公報
【０００３】
ＩＣあるいはＬＳＩ等のチップ接続用として使用される多層配線基板のうち、オーガニックパッケージ基板と称されるものは、高分子材料からなる誘電体層と導体層とが交互に積層された配線積層部を有し、該配線積層部の誘電体層にて形成された第一主表面上に、フリップチップ接続用あるいはマザーボード接続用（例えばＢＧＡあるいはＰＧＡによる）の複数の金属端子パッドが配置される。これら金属端子パッドは、配線積層部内に位置する内層導体層にビアを介して導通する。内層導体層及びビアは導電率の良好なＣｕ系金属で構成されるのが一般的であり、金属端子パッドも、これらと接続する本体部分がＣｕメッキ層として形成される。しかし、金属端子パッドにはチップやマザーボードと接続するための半田が接触するので、半田との結合力及びぬれ性を向上させるため、Ａｕメッキが施される。
【０００４】
ところで、金属端子パッドの本体部分をなすＣｕメッキ層は、リフロー工程やその他の組立工程における加熱により、Ｃｕメッキ層からＡｕメッキ層表面にＣｕが拡散により湧き上がり、Ａｕメッキ層表面がＣｕの酸化層で覆われて半田ぬれ性や半田接合性が損なわれる可能性がある。そこで、Ｃｕメッキ層を形成した後、Ａｕメッキ層への拡散が少なくかつ半田接合性も良好なＮｉメッキ層を形成し、そのＮｉメッキ層上にＡｕメッキ層を形成するパッド構造が広く採用されている。このＮｉメッキ層の形成方法には電解Ｎｉメッキを用いる方法と、無電解Ｎｉメッキ（特許文献１）を用いる方法との２種類がある。
【０００５】
【発明が解決しようとする課題】
無電解Ｎｉメッキを用いる方法によると、誘電体層上に互いに絶縁された複数のパッドに対しても、メッキ液への浸漬により簡単にＮｉメッキ層を形成できる。しかしながら、一般に使用されている無電解Ｎｉメッキ浴は、還元剤として次亜リン酸ソーダなどのリン酸化合物が使用されるため、得られるＮｉメッキ層に４〜８質量％もの比較的多量のリンが必然的に含有されたものしか得られない問題がある。Ａｕメッキ層上にＳｎ−Ｐｂ合金からなる半田を接触させると、Ａｕメッキ層を溶かし込んだ半田が、下地のＮｉメッキ層と接触することがある。このとき、Ｎｉメッキ層中にリンが多量に含まれていると、Ｎｉとともに共析出したリンが半田とのぬれ性を阻害し、接続不良を生ずる惧れがある。
【０００６】
他方、無電解Ｎｉメッキ浴には、還元剤として水素化ホウ素化合物を用いる非リン酸系浴も知られている。該浴を用いると、Ｎｉメッキ層のリン濃度は大幅に低減できるが、Ｎｉ析出の還元反応時に多量の水素ガスが発生し、この水素ガスがＮｉメッキ層中に取り込まれて気泡や膨れといった不良を生じやすい問題がある。結局のところ、現状では無電解Ｎｉメッキ浴でを用いた場合、上記の理由により配線基板のパッド形成用として好適な性状のＮｉメッキ層が得られていないのが実情である。
【０００７】
他方、電解Ｎｉメッキを用いる場合は、浴がリンや水素混入源となる還元剤が使用されないので、半田に対するぬれ性や密着性の良好なＮｉメッキ層が得られる利点がある。しかし、従来の電解Ｎｉメッキを用いたパッド形成工程では、パッドが形成される誘電体層面（パッド形成面）上に、パッドに接続するメッキ用の導通路（タイバー）を複雑に入り組んだ形で形成する必要がある。この方式では、パッド間にメッキタイバー挿入用のスペースを確保しなければならないので、パッドの配列間隔を一定以上には縮小できなくなり、基板面積の増大を引き起こしやすくなるとともに、設計上の制約も非常に大きくなる問題がある。また、メッキタイバーは、末端が電気的に開放した不要な導通路として、最終的にはパッドに付随した形で基板上に残留する。すると、該部分がノイズ収拾源となって、基板の耐ノイズ性が悪化したり、あるいはパッドを含んだ伝送経路のインピーダンス不整合を招く原因となることも、大きな欠点の一つである。
【０００８】
本発明の課題は、電解Ｎｉメッキ層を有した金属端子パッドが設けられているにもかかわらず、基板の耐ノイズ性の悪化やパッドを含んだ伝送経路のインピーダンス不整合が生じにくく、また、金属端子パッドの間隔を容易に縮小することができ、ひいてはコンパクト化に有利な構造を有した配線基板と、その製造方法とを提供することにある。
【０００９】
【発明を解決するための手段及び作用・効果】
上記の課題を解決するために、本発明の配線基板は、
第一主表面が誘電体層にて形成されるように、高分子材料からなる誘電体層と導体層とが交互に積層された配線積層部と、該配線積層部の誘電体層にて形成された第一主表面上に配置される複数の金属端子パッドとを有し、それら金属端子パッドの少なくとも一部のものが、配線積層部内に位置する内層導体層にビアを介して導通するとともに、
金属端子パッドは、第一主表面側からＣｕメッキ層、Ｎｉメッキ層及びＡｕメッキ層がこの順序で積層されるとともに、Ｎｉメッキ層が電解Ｎｉメッキ層とされ、かつ、誘電体層の第一主表面には、金属端子パッドに一端が結合され他端が開放したメッキ用金属配線が形成されていないことを特徴とする。
【００１０】
上記本発明の配線基板によると、金属端子パッドは、第一主表面側からＣｕメッキ層、Ｎｉメッキ層及びＡｕメッキ層がこの順序で積層されるとともに、Ｎｉメッキ層が電解Ｎｉメッキ層とされ、かつ、誘電体層の第一主表面には、金属端子パッドに一端が結合され他端が開放したメッキ用金属配線が形成されていない。つまり、誘電体層の第一主表面（パッド形成面）には、金属端子パッドに一端が結合される金属配線が配置されないか、又は、配置されていても、該金属配線の他端側が内層配線層にビアを介して接続される。また、金属端子パッドにビアを介して接続される内層配線層にも、末端が開放したメッキ用金属配線は含まれない構造となる。つまり、本発明の配線基板は、末端が電気的に開放した不要な導通路が排除された構造となっている。その結果、該不要な導通路による基板の耐ノイズ性の悪化や、パッドを含んだ伝送経路のインピーダンス不整合を効果的に防止できる。そして、不要な導通路が設けられない分、パッド間スペースも節約でき、基板のコンパクト化に寄与できる他、配線レイアウトの複雑化も生じにくいので、設計上の制約も少なくなる。そして、無電解Ｎｉメッキ層を用いた従来技術では両立できなかった課題解決、すなわち金属端子パッドを構成するＮｉメッキ層が、リンや水素の含有率を低くできる電解メッキ層として構成されているから、半田に対するぬれ性や密着性の向上も同時に達成できる。
【００１１】
上記本発明の配線基板の構造は、以下の本発明の配線基板の製造方法を採用することによりはじめて実現可能となるものである。すなわち、本発明の方法は、第一主表面が誘電体層にて形成されるように、高分子材料からなる誘電体層と導体層とが交互に積層された配線積層部と、該配線積層部の誘電体層にて形成された第一主表面上に配置される複数の金属端子パッドとを有し、それら金属端子パッドの少なくとも一部のものが、配線積層部内に位置する内層導体層にビアを介して導通する配線基板の製造方法であって、
金属端子パッドを、配線積層部の第一主表面側からＣｕメッキ層、Ｎｉメッキ層及びＡｕメッキ層がこの順序で積層されたものとして形成するために、
配線積層部の第一主表面に、複数の金属端子パッド形成予定領域を互いに連結する形でメッキ用下地導電層を形成するメッキ用下地導電層形成工程と、
メッキ用下地導電層の金属端子パッド形成予定領域にＣｕメッキ層を選択的に形成するＣｕメッキ工程と、
該Ｃｕメッキ工程終了後に、複数の金属端子パッド形成予定領域に形成された各Ｃｕメッキ層上に、メッキ用下地導電層を電流供給路としてそれぞれ電解Ｎｉメッキ層を形成する電解Ｎｉメッキ工程と、
該電解Ｎｉメッキ層上にＡｕメッキ層を形成するＡｕメッキ工程と、
電解Ｎｉメッキ工程が終了した後、配線積層部の第一主表面の、金属端子パッド形成予定領域以外の領域に形成された不要なメッキ用下地導電層を除去するメッキ用下地導電層除去工程と、
を含むことを特徴とする。
【００１２】
上記本発明の方法によると、配線積層部の第一主表面、すなわちパッド形成面上に、複数の金属端子パッドのＣｕメッキ層同士を互いに連結するための、メッキ用下地導電層を形成する（このメッキ用下地導電層もＣｕメッキ層として形成できるが、これに限られるものではない）。これにより、最終的には電気的に分離されるべき各金属端子パッドのＣｕメッキ層同士が電気的に連結することができる。そして、上記のメッキ用下地導電層をメッキ導通経路として、全ての金属端子パッドのＣｕメッキ層上に電解Ｎｉメッキ層を一括して形成できる。そして、該電解Ｎｉメッキが終了後に、不要なメッキ用下地導電層をエッチング等により除去すれば、電解Ｎｉメッキ層を有した金属端子パッドを簡単に分離でき、しかもパッド形成面からは不要なメッキ用下地導電層も排除できる。つまり、本発明の配線基板の構造を簡単に得ることができる。
【００１３】
メッキ用下地導電層の金属端子パッド形成予定領域にＣｕメッキ層を選択的に形成する方法としては、Ｃｕメッキ工程において、金属端子パッド形成予定領域が露出するようにメッキ用下地導電層をマスク材にて覆い、その状態でＣｕメッキを行なう方法が簡便であり、本発明に工程に採用できる。
【００１４】
なお、参考技術としては、金属端子パッドがビアを介して内層導体層と導通している場合、該内層導体層をメッキ導通経路として金属端子パッドに電解Ｎｉメッキ層を形成することも可能である。しかし、この方法を採用した場合、複数の金属端子パッドの一部のものが、内層導体層に導通しない、電気的に孤立したフローティングパッドとして構成されているとき、該フローティングパッドにはメッキ電流の供給は不能であるから、電解Ｎｉメッキ層を形成できない欠点がある。しかし、本発明の方法によると、複数の金属端子パッドの一部のものを、内層導体層に導通しない、電気的に孤立したフローティングパッドとして構成する場合においても、該フローティングパッドにもメッキ用下地導電層を用いて電解Ｎｉメッキ層を簡単に形成することができる。
【００１５】
次に、本発明の配線基板においては、配線積層部として、板状コアの第一主表面に形成される第一配線積層部と、同じく第二主表面に形成される第二配線積層部とを設けることができ、それぞれ上記本発明特有の構造を有する金属端子パッドを形成することができる。この態様は、第一配線積層部側の金属端子パッドを、集積回路チップなどをフリップチップ接続するためのパッドとして利用し、第二配線積層部側の金属端子パッドを、配線基板自体をマザーボード等にピングリッドアレイ（ＰＧＡ）あるいはボールグリッドアレイ（ＢＧＡ）により接続するためのパッドとして利用する基板態様に好適に採用できる。
【００１６】
金属端子パッドをなす電解Ｎｉメッキ層のリンの含有率は、３質量％以下となっていることが望ましい。これにより、金属端子パッドに対する半田（特にＳｎ−Ｐｂ系半田）ぬれ性を良好に確保することができる。このためには、使用する電解Ｎｉメッキ浴にリン化合物を添加しないことが望ましい。なお、電解Ｎｉメッキ層のリンの含有率は、望ましくは１質量％以下となっているのがよく、さらに望ましくは検出限界以下となっているのがよい。
【００１７】
また、金属端子パッドをなす電解Ｎｉメッキ層は、コバルトの含有率が２質量％以下でとなっていることが、Ａｕメッキ層との密着性を向上させる観点において望ましい。電解Ｎｉメッキにおいては、得られるメッキ膜の硬度を高めるためにコバルトが添加されることがあるが、本発明においては金属端子パッド用のＮｉメッキ層としてそれほど硬度が要求されることがなく、また、Ａｕメッキ層との密着性を考慮すれば、メッキ浴にコバルトはなるべく含有させないことが望ましいといえる。
【００１８】
次に、本発明の配線基板において、金属端子パッドは、Ｃｕメッキ層の側面が電解Ｎｉメッキ層にて覆われた構造とすることができる。この構造によると、Ｃｕメッキ層の側面部が電解Ｎｉメッキ層にて保護されているから、例えばメッキ用下地導電層をエッチング除去する際に、Ｃｕメッキ層の側面部がエッチングでアンダーカットされたりする不具合を生じにくくなり、ひいてはＣｕメッキ層の有効面積が損なわれにくくなる利点を生ずる。この場合、Ｎｉメッキ層の周縁部を、Ｃｕメッキ層の側面よりも外側に張り出して形成すれば、上記の効果をさらに高めることができる。
【００１９】
上記の形態の電解Ｎｉメッキ層は、本発明の製造方法において、以下の工程を採用することにより簡単に形成できる。すなわち、Ｃｕメッキ工程において、金属端子パッド形成予定領域が露出するようにメッキ用下地導電層を第一のマスク材にて覆い、その状態でＣｕメッキ層を形成した後、該第一のマスク材を除去し、他方、Ｎｉメッキ工程において、第一のマスク材により被覆されていた領域のうち、形成されているＣｕメッキ層の周囲を除いた部分を第二のマスク材にて覆い、その状態で電解Ｎｉメッキを行なった後、第二のマスク材を除去する。第二のマスク材を配置する際に、既に形成されているＣｕメッキ層の周囲は第二のマスク材で覆われないようにすることで、Ｃｕメッキ層の周側面を覆い、ひいてはＣｕメッキ層領域の外側にはみ出した電解Ｎｉメッキ層を簡単に被覆することができる。
【００２０】
次に、本発明の配線基板は、配線積層部の第一主表面はソルダーレジスト層にて覆われてなり、かつ、該ソルダーレジスト層は金属端子パッドを個別に露出させるための開口を有するとともに、該開口の内周縁が金属端子パッドの主表面外周縁よりも内側に張り出して位置するものとして構成できる。この場合、金属端子パッドのＣｕメッキ層の主表面の全面が電解Ｎｉメッキ層にて覆われてなり、該電解Ｎｉメッキ層の、Ｃｕメッキ層の主表面直上に位置する領域の外周縁部がソルダーレジスト層にて覆われてなるものとすることができる。これにより、Ｃｕメッキ層の主表面全面を覆う電解Ｎｉメッキ層の外周縁部が、ソルダーレジスト層の開口内周縁部により押さえ込まれるので、電解Ｎｉメッキ層のＣｕメッキ層からの剥離等を生じにくくすることができる。該構造は、本発明の配線基板において、電解Ｎｉメッキ工程終了後に、配線積層部の第一主表面を、金属端子パッドを個別に露出させるための開口を有するソルダーレジスト層により、該開口の内周縁が金属端子パッドの主表面外周縁よりも内側に張り出して位置するように覆うことにより、簡単に製造することができる。
【００２１】
次に、Ａｕメッキ層の形成は、メッキ用下地導電層除去工程の前に実施することもできるし、後で実施することもできる。前者の場合、電解Ｎｉメッキ工程の実施後に、電解Ａｕメッキによりソルダーレジスト層の形成前にＡｕメッキ層を形成することになる。しかし、この工程では、Ａｕメッキ層の形成後に、ソルダーレジスト層を感光性樹脂の露光現像を行なう際に、Ａｕメッキ層上への樹脂分のコンタミが懸念される場合がある。
【００２２】
そこで、本発明の配線基板は、金属端子パッドの電解Ｎｉメッキ層に対し、ソルダーレジスト層の開口の内側に位置する領域のみＡｕメッキ層にて覆った構造とすることができる。該構造は、ソルダーレジスト層を形成した後、電解Ｎｉメッキ層の、該ソルダーレジスト層の開口の内側に露出する領域に無電解Ａｕメッキを施すことにより形成できる（無電解Ａｕメッキを用いるのは、メッキ用下地導電層が除去されて各パッドが電気的に分離され、電解メッキが既に不能となっているからである）。Ａｕメッキ層の形成後は、ソルダーレジスト層の露光現像工程が介在しないので、Ａｕメッキ層上への樹脂分のコンタミ付着を効果的に抑制できる。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を用いて説明する。
図３は本発明の一実施形態に係る配線基板１の断面構造を模式的に示すものである。該配線基板は、耐熱性樹脂板（例えばビスマレイミド−トリアジン樹脂板）や、繊維強化樹脂板（例えばガラス繊維強化エポキシ樹脂）等で構成された板状コア２の両表面に、所定のパターンに配線金属層をなすコア導体層Ｍ１，Ｍ１１がそれぞれ形成される。これらコア導体層Ｍ１，Ｍ１１は板状コア２の表面の大部分を被覆する面導体パターンとして形成され、電源層又は接地層として用いられるものである。他方、板状コア２には、ドリル等により穿設されたスルーホール１２が形成され、その内壁面にはコア導体層Ｍ１，Ｍ１１を互いに導通させるスルーホール導体３０が形成されている。また、スルーホール１２は、エポキシ樹脂等の樹脂製穴埋め材３１により充填されている。
【００２４】
また、コア導体層Ｍ１，Ｍ１１の上層には、感光性樹脂組成物６にて構成された第一ビア層（ビルドアップ層：誘電体層）Ｖ１，Ｖ１１がそれぞれ形成されている。さらに、その表面にはそれぞれ金属配線７を有する第一導体層Ｍ２，Ｍ１２がＣｕメッキにより形成されている。なお、コア導体層Ｍ１，Ｍ１１と第一導体層Ｍ２，Ｍ１２とは、それぞれビア３４により層間接続がなされている。同様に、第一導体層Ｍ２，Ｍ１２の上層には、感光性樹脂組成物６を用いた第二ビア層（ビルドアップ層：誘電体層）Ｖ２，Ｖ１２がそれぞれ形成されている。その表面には、金属端子パッド８，１８を有する第二導体層Ｍ３，Ｍ１３が形成されている。これら第一導体層Ｍ２，Ｍ１２と第二導体層Ｍ３，Ｍ１３とは、それぞれビア３４により層間接続がなされている。ビア３４は、図７に示すように、ビアホール３４ｈとその内周面に設けられたビア導体３４ｓと、底面側にてビア導体３４ｓと導通するように設けられたビアパッド３４ｐと、ビアパッド３４ｐと反対側にてビア導体３４ｈの開口周縁から外向きに張り出すビアランド３４ｌとを有している。
【００２５】
板状コア２の第一主表面ＭＰ１においては、コア導体層Ｍ１、第一ビア層Ｖ１、第一導体層Ｍ２及び第二ビア層Ｖ２が第一の配線積層部Ｌ１を形成している。また、板状コア２の第二主表面ＭＰ２においては、コア導体層Ｍ１１、第一ビア層Ｖ１１、第一導体層Ｍ１２及び第二ビア層Ｖ１２が第二の配線積層部Ｌ２を形成している。いずれも、第一主表面ＣＰが誘電体層６にて形成されるように、誘電体層と導体層とが交互に積層されたものであり、該第一主表面ＣＰ上には、複数の金属端子パッド１０，１１０ないし１７，１１７がそれぞれ形成されている。第一配線積層部Ｌ１側の金属端子パッド１０，１１０は、集積回路チップなどをフリップチップ接続するためのパッドである半田ランドを構成する。また、第二配線積層部Ｌ２側の金属端子パッド１７，１１７は、配線基板自体をマザーボード等にピングリッドアレイ（ＰＧＡ）あるいはボールグリッドアレイ（ＢＧＡ）により接続するための裏面ランド（パッド）として利用されるものである。
【００２６】
図１に示すように、半田ランド１０は配線基板１の第一主表面の略中央部分に格子状に配列し、各々その上に形成された半田バンプ１１（図３）とともにチップ搭載部４０を形成している。また、図２に示すように、第二導体層Ｍ１３内の裏面ランド１７も、格子状に配列形成されている。そして、各第二導体層Ｍ３，Ｍ１３上には、それぞれ、感光性樹脂組成物よりなるソルダーレジスト層８，１８（ＳＲ１，ＳＲ１１）が形成されている。いずれも半田ランド１０，１１０あるいは裏面ランド１７，１１７を露出させるために、各ランドに一対一に対応する形で開口部８ａ，１８ａが形成されている。
【００２７】
ビア層Ｖ１，Ｖ１１，Ｖ２，Ｖ１２、及びソルダーレジスト層８，１８は例えば以下のようにして製造されたものである。すなわち、感光性樹脂組成物ワニスをフィルム化した感光性接着フィルムをラミネート（貼り合わせ）し、ビアホール３４ｈに対応したパターンを有する透明マスク（例えばガラスマスクである）を重ねて露光する。ビアホール３４ｈ以外のフィルム部分は、この露光により硬化する一方、ビアホール３４ｈ部分は未硬化のまま残留するので、これを溶剤に溶かして除去すれば、所期のパターンにてビアホール３４ｈを簡単に形成することができる（いわゆるフォトビアプロセス）。
【００２８】
図４に示すように、金属端子パッド１０，１１０，１７，１１７は、各配線積層部Ｌ１，Ｌ２の第一主表面ＣＰ側から、Ｃｕメッキ層５２、Ｎｉメッキ層５３及びＡｕメッキ層５４がこの順序で積層されるとともに、Ｎｉメッキ層５３が電解Ｎｉメッキ層５３とされた構造を有する。第二配線積層部Ｌ２においては、誘電体層６の第一主表面ＣＰに、金属端子パッド１７，１１７に一端が結合される金属配線が全く配置されていない。他方、第一配線積層部Ｌ１の第一主表面ＣＰには、金属端子パッド１０に一端が結合される金属配線７７が設けられているが、その他端側は内層導体層７にビア３４を介して接続されている。
【００２９】
つまり、いずれの配線積層部Ｌ１，Ｌ２においても、金属端子パッド１０，１１０，１７，１１７の形成面をなす誘電体層６の第一主表面ＣＰ（及び内層された金属層）から、メッキタイバー（メッキ用金属配線）などの末端が電気的に開放した不要な導通路が排除された構造となっており、かつ、いずれのパッドにおいても、Ｃｕメッキ層５２上のＮｉメッキ層が、リンや水素の含有率が低い電解メッキ層として構成されている。
【００３０】
電解Ｎｉメッキ層５３のリンの含有率は３質量％以下であり、コバルトの含有率が２質量％以下である。本実施形態では、金属端子パッド１０，１１０，１７，１１７において、いずれもＣｕメッキ層５２の側面が電解Ｎｉメッキ層５３にて覆われおり、具体的には、Ｎｉメッキ層５３の周縁部５３ｐが、Ｃｕメッキ層５２の側面よりも外側に張り出して形成されている。
【００３１】
前述の通り、各配線積層部Ｌ１，Ｌ２の第一主表面ＣＰはソルダーレジスト層８，１８にて覆われてなり、それらソルダーレジスト層８，１８の開口８ａ，１８ａの内周縁が、金属端子パッド１０，１１０，１７，１１７の主表面外周縁よりも内側に張り出して位置している。そして、金属端子パッド１０，１１０，１７，１１７は、Ｃｕメッキ層５２の主表面の全面が電解Ｎｉメッキ層５３にて覆われており、該電解Ｎｉメッキ層５３の、Ｃｕメッキ層５２の主表面直上に位置する領域の外周縁部がソルダーレジスト層８，１８にて覆われている。また、金属端子パッド１０，１１０，１７，１１７の電解Ｎｉメッキ層５３は、ソルダーレジスト層８，１８の開口８ａ，１８ａの内側に位置する領域のみＡｕメッキ層５４にて覆われている。
【００３２】
なお、複数の金属端子パッド１０，１１０，１７，１１７は、一部のものが、内層導体層７に導通しない、電気的に孤立したフローティングパッド１１０，１１７として構成されている。そして、該フローティングパッド１１０，１１７にも電解Ｎｉメッキ層５３が形成されている。回路設計上は、内層導体層７に導通する金属端子パッド１０，１７（以下、非フローティングパッドという）のみが重要であるが、これらのパッドだけでは、フリップチップ接続やＢＧＡ（あるいはＰＧＡ）接続に適した格子状配列を完備するのに十分な個数や配列が実現できない場合があり、例えば基板の一部領域にパッドが偏って配置されることもありえる。この場合、集積回路チップをフリップチップ接続した場合や、基板１自体をマザーボードにＢＧＡ（あるいはＰＧＡ）接続したとき、荷重分布が不均一となって接続不良等の原因となる場合がある。そこで、非フローティングパッドだけでは完備できないパッドの格子状配列を、上記のごときフローティングパッド１１０，１１７で補うことが、安定な接続状態を実現する上で望ましいといえる。本実施形態では、これらフローティングパッド１１０，１１７も電解Ｎｉメッキ層で覆われるので、半田ぬれ性が良好であり、非フローティングパッド１０，１７ともども、良好な半田接続状態を形成できる。
【００３３】
以下、配線基板１の製造工程について説明する。
まず、既に説明した周知のビルドアップ法等により、板状コア２の両主表面に、配線積層部Ｌ１，Ｌ２をそれぞれ形成する。その後、各配線積層部Ｌ１，Ｌ２についてパッド形成工程を実施するが、その基本工程は第一の配線積層部Ｌ１と第二の配線積層部Ｌ２とで略同じであるので、ここでは第一の配線積層部Ｌ１側で代表させて説明する。まず、図６の工程１に示すように、第一の配線積層部Ｌ１の第一主表面ＣＰに、複数の金属端子パッド１０，１１０の形成予定領域を互いに連結する形で、メッキ導通路をなすメッキ用下地導電層５１を形成する。本実施形態では、メッキ用下地導電層５１を無電解Ｃｕメッキ（厚さ：例えば０．４μｍ以上２μｍ以下）により、第一主表面ＣＰの全面に形成する。
【００３４】
次に、工程２に示すように、メッキ用下地導電層５１の金属端子パッド１０，１１０の形成予定領域にＣｕメッキ層５２（厚さ：例えば１０μｍ以上３０μｍ以下）を選択的に形成する。具体的には、メッキ用下地導電層５１を、フォトレジスト等からなるマスク材６１にて、周知のフォトリソグラフィー工程により、金属端子パッド１０，１１０の形成予定領域が露出するように覆い、その後Ｃｕメッキを行なう。このＣｕメッキは、本実施形態ではメッキ用下地導電層５１を電流供給路して用いる電解Ｃｕメッキにより行なっているが、無電解Ｃｕメッキにより行なうことも可能である。
【００３５】
図５に示すように、配線基板１は、中間製品１’の段階では複数個のものが縦横に一体化された大判の状態で製造され、各メッキ層の形成も全ての中間製品１’について一括して行われる。また、後述の電解Ｎｉメッキ用の給電部６０を、中間製品１’の大判の集合体の外周縁に沿って同様のＣｕメッキ層により形成してある。図５からも明らかなように、第一の配線積層部Ｌ１の第一主表面ＣＰに形成されるメッキ用の導通路が、メッキタイバーではなくベタのメッキ用下地導電層５１で形成される点が重要である。
【００３６】
Ｃｕメッキ工程が終了したら、複数の金属端子パッド１０，１１０の形成予定領域に形成された各Ｃｕメッキ層５２上に、メッキ用下地導電層５１を電流供給路としてそれぞれ電解Ｎｉメッキ層５３を形成する。本実施形態では、工程１に示すように、Ｃｕメッキ工程において、金属端子パッド１０，１１０の形成予定領域が露出するようにメッキ用下地導電層５１を第一のマスク材６１にて覆い、その状態でＣｕメッキ層５２を形成した後、工程２に示すように、該第一のマスク材６１を一旦除去する。そして、工程３に示すように、第一のマスク材６１により被覆されていた領域のうち、形成されているＣｕメッキ層５２の周囲５１ｐを除いた部分を第二のマスク材６２にて覆う。そして、工程４に示すように、その状態で電解Ｎｉメッキを行なう。
【００３７】
電解Ｎｉメッキは、給電部６０を介して通電用端子６３から電流供給することにより行なう。使用する電解Ｎｉメッキ浴としては、周知のスルファミン酸浴やワット浴を使用できるが、Ｎｉ金属源となる原料（スルファミン酸浴ではスルファミン酸Ｎｉ、ワット浴では硫酸Ｎｉ）として、コバルトをなるべく含有しないもの（例えば３質量％未満：望ましくは検出限界以下）を用い、リン化合物系の添加物は使用しないようにする。
【００３８】
電解Ｎｉメッキが終了すれば、図７の工程５に進み、第二のマスク材６２を除去する。そして、配線積層部Ｌ１の第一主表面ＣＰの、金属端子パッド１０，１１０の形成予定領域以外の領域に形成された不要なメッキ用下地導電層５１を、過硫酸ナトリウム溶液や過酸化水素／硫酸混合液等のエッチング液を用いて、化学エッチングにより除去する。このとき、各パッドとなるＣｕメッキ層５２の側面がＮｉメッキ層で覆われているので、Ｃｕメッキ層５２のアンダーカットを生じにくい。なお、Ｃｕメッキにより形成されるメッキ用下地導電層５１の側面はＮｉメッキ層で覆われないが、厚さが小さいので影響は小さく、パッド本体をなすＣｕメッキ層５２の側面がＮｉメッキ層にて覆われることにより、アンダーカット防止効果は十分に達成できる。
【００３９】
次に、工程６に示すように、配線積層部Ｌ１，Ｌ２の第一主表面ＣＰをソルダーレジスト層８により覆う。具体的には、感光性樹脂からなるソルダーレジストフィルムを用いたフォトリソグラフィー工程により、金属端子パッド１０，１１０を個別に露出させるための開口８ａを有し、かつ該開口８ａの内周縁が金属端子パッド１０，１１０の主表面外周縁よりも内側に張り出して位置するように、ソルダーレジスト層８のパターニングを行なう。
【００４０】
そして、ソルダーレジスト層８の形成が終了した後、工程７に示すように、開口８ａ内に露出している電解Ｎｉメッキ層５３上に、Ａｕメッキ層５４を無電解Ａｕメッキにより形成する。その後、工程８に示すように、図５のように大判状態で一体化された中間製品１’を、カッターを用いてストリッピングし、余分な給電部６０等を除去すれば、完成状態の配線基板１が得られる。
【００４１】
従来、電解Ｎｉメッキを用いたパッド形成工程では、図８に示すように、パッド形成面上に、各パッド１０に接続するメッキタイバー２０２を複雑に入り組んだ形で形成する必要があった。この方式では、パッド１０間にメッキタイバー２０２を挿入するためのスペースを確保しなければならないので、パッド１０の配列間隔を一定以上には縮小できなくなり、基板面積の増大を引き起こしやすくなるとともに、設計上の制約も非常に大きくなる問題があった。また、メッキタイバー２０２は、末端が電気的に開放した不要な導通路として、最終的にはパッド１０に付随した形で基板上に残留し、基板の耐ノイズ性が悪化したり、パッド１０を含んだ伝送経路のインピーダンス不整合を将来するもととなっていた。しかし、上記の工程によると、図５に示すように、パッド１０が電解Ｎｉメッキ層を含んでいるにも拘らず、配線積層部Ｌ１の第一主表面ＣＰからは、メッキタイバーなどの、末端が電気的に開放した不要な導通路が完全に排除できる。その結果、該不要な導通路による基板の耐ノイズ性の悪化や、パッド１０を含んだ伝送経路のインピーダンス不整合を効果的に防止できる。そして、不要な導通路が設けられない分、パッド間のスペースも節約でき、基板のコンパクト化に寄与できる。また、図８のように、配線レイアウトの複雑化も生じにくいので、設計上の制約も少なくなる。そして、金属端子パッド１０を構成するＮｉメッキ層が、リンや水素の含有率を低くできる電解メッキ層として構成されているから、半田に対するぬれ性や密着性の向上も同時に達成できる。
【図面の簡単な説明】
【図１】本発明の配線基板の一実施形態を示す平面図。
【図２】同じく裏面図。
【図３】本発明の配線基板の断面構造の一例を示す図。
【図４】その要部を示す断面模式図。
【図５】メッキ用下地導電層の形成形態を示す平面模式図。
【図６】本発明の配線基板の製造方法の一例を示す工程説明図。
【図７】図６に続く工程説明図。
【図８】従来の配線基板の製造方法の問題点を示す図。
【符号の説明】
１配線基板
６誘電体層
７内層導体層
８，１８ソルダーレジスト層
８ａ，１８ａ開口
Ｌ１，Ｌ２配線積層部
ＣＰ第一主表面
１０，１１０，１７，１１７金属端子パッド
３４ビア
５１メッキ用下地導電層
５２Ｃｕメッキ層
５３Ｎｉメッキ層
５４Ａｕメッキ層
６１第一のマスク材
６２第二のマスク材
１１０，１１７フローティングパッド[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a wiring board and a method for manufacturing the same.
[0002]
[Prior art]
[Patent Document 1]
JP-A-2002-4098 [0003]
Among multi-layer wiring boards used for connecting chips such as ICs or LSIs, those called organic package boards include a wiring laminated portion in which dielectric layers and conductive layers made of a polymer material are alternately laminated. A plurality of metal terminal pads for flip-chip connection or motherboard connection (for example, by BGA or PGA) are arranged on the first main surface formed of the dielectric layer of the wiring laminated portion. These metal terminal pads are electrically connected via vias to an inner conductor layer located in the wiring laminated portion. The inner conductor layer and the via are generally made of a Cu-based metal having good conductivity, and the metal terminal pad is also formed as a Cu plating layer in a main body portion connected to the metal terminal pad. However, since the solder for connecting to the chip or the mother board is in contact with the metal terminal pad, Au plating is applied to improve the bonding strength with the solder and the wettability.
[0004]
By the way, the Cu plating layer which forms the main body of the metal terminal pad is heated by a reflow process or another assembling process, so that Cu diffuses from the Cu plating layer to the Au plating layer surface, and the Au plating layer surface oxidizes Cu. There is a possibility that solder wettability and solder jointability may be impaired by being covered with the layer. Therefore, a pad structure in which a Cu plating layer is formed, a Ni plating layer with less diffusion into the Au plating layer and good soldering property is formed, and an Au plating layer is formed on the Ni plating layer has been widely adopted. ing. There are two methods for forming the Ni plating layer: a method using electrolytic Ni plating and a method using electroless Ni plating (Patent Document 1).
[0005]
[Problems to be solved by the invention]
According to the method using electroless Ni plating, a Ni plating layer can be easily formed on a plurality of pads insulated from each other on a dielectric layer by immersion in a plating solution. However, since a generally used electroless Ni plating bath uses a phosphate compound such as sodium hypophosphite as a reducing agent, a relatively large amount of phosphorous of 4 to 8% by mass is contained in the obtained Ni plating layer. However, there is a problem that only those which inevitably are contained can be obtained. When a solder made of a Sn—Pb alloy is brought into contact with the Au plating layer, the solder in which the Au plating layer is melted may come into contact with the underlying Ni plating layer. At this time, if a large amount of phosphorus is contained in the Ni plating layer, phosphorus co-precipitated with Ni impairs the wettability with the solder, and there is a fear that poor connection may occur.
[0006]
On the other hand, as the electroless Ni plating bath, a non-phosphoric acid-based bath using a borohydride compound as a reducing agent is also known. When the bath is used, the phosphorus concentration of the Ni plating layer can be greatly reduced, but a large amount of hydrogen gas is generated during the reduction reaction of the Ni deposition, and this hydrogen gas is taken into the Ni plating layer to cause defects such as bubbles and swelling. There is a problem that easily occurs. After all, at present, when using an electroless Ni plating bath, a Ni plating layer having properties suitable for forming pads on a wiring board has not been obtained for the above-mentioned reason.
[0007]
On the other hand, when electrolytic Ni plating is used, there is an advantage that a Ni plating layer having good wettability and adhesion to solder can be obtained because the bath does not use a reducing agent that is a source of phosphorus or hydrogen contamination. However, in a conventional pad forming process using electrolytic Ni plating, a conductive path (tie bar) for plating connected to the pad is complicatedly formed on a dielectric layer surface (pad forming surface) on which the pad is formed. Need to be formed. In this method, the space for inserting the plating tie bar must be secured between the pads, so that the arrangement interval of the pads cannot be reduced beyond a certain value. There is a problem that becomes large. Further, the plating tie bar eventually remains on the substrate as an unnecessary conductive path whose terminal is electrically open, and is finally attached to the pad. Then, one of the major drawbacks is that the portion serves as a noise collection source, thereby deteriorating the noise resistance of the substrate or causing impedance mismatch of the transmission path including the pad.
[0008]
The problem of the present invention is that, despite the provision of the metal terminal pad having the electrolytic Ni plating layer, deterioration of the noise resistance of the substrate and impedance mismatch of the transmission path including the pad hardly occur, and It is an object of the present invention to provide a wiring board having a structure that can easily reduce the interval between metal terminal pads and that is advantageous for downsizing, and a method of manufacturing the wiring board.
[0009]
Means and Action / Effect for Solving the Invention
In order to solve the above problems, the wiring board of the present invention is:
A wiring laminated portion in which dielectric layers made of a polymer material and a conductor layer are alternately laminated so that the first main surface is formed of a dielectric layer, and formed by a dielectric layer of the wiring laminated portion And a plurality of metal terminal pads disposed on the first main surface, and at least some of the metal terminal pads are electrically connected via vias to the inner conductor layer located in the wiring laminated portion. ,
The metal terminal pad has a Cu plating layer, a Ni plating layer, and an Au plating layer laminated in this order from the first main surface side, the Ni plating layer is an electrolytic Ni plating layer, and the first of the dielectric layers is It is characterized in that a metal wiring for plating having one end coupled to the metal terminal pad and the other end opened is not formed on the main surface.
[0010]
According to the wiring board of the present invention, the metal terminal pad has a Cu plating layer, a Ni plating layer, and an Au plating layer laminated in this order from the first main surface side, and the Ni plating layer is an electrolytic Ni plating layer. Further, on the first main surface of the dielectric layer, a metal wiring for plating having one end coupled to the metal terminal pad and the other end opened is not formed. In other words, on the first main surface (pad formation surface) of the dielectric layer, the metal wiring whose one end is coupled to the metal terminal pad is not arranged, or even if it is arranged, the other end of the metal wiring is connected to the inner layer. It is connected to the wiring layer via a via. In addition, the inner wiring layer connected to the metal terminal pad via the via does not include the metal wiring for plating whose ends are open. In other words, the wiring board of the present invention has a structure in which unnecessary conductive paths whose ends are electrically opened are eliminated. As a result, it is possible to effectively prevent the noise resistance of the substrate from deteriorating due to the unnecessary conductive path and the impedance mismatch of the transmission path including the pad. Since unnecessary conductive paths are not provided, the space between pads can be saved, which contributes to the downsizing of the substrate, and the wiring layout is less likely to be complicated, so that design restrictions are reduced. The problem solved by the prior art using the electroless Ni plating layer could not be achieved. That is, the Ni plating layer constituting the metal terminal pad was configured as an electrolytic plating layer capable of reducing the content of phosphorus and hydrogen. At the same time, improvement in wettability and adhesion to solder can be achieved.
[0011]
The structure of the wiring board of the present invention can be realized only by employing the following method of manufacturing a wiring board of the present invention. That is, the method according to the present invention comprises a wiring laminated portion in which dielectric layers and conductive layers made of a polymer material are alternately laminated so that the first main surface is formed by the dielectric layer; A plurality of metal terminal pads disposed on a first main surface formed of a portion of the dielectric layer, wherein at least some of the metal terminal pads are located in the wiring laminated portion. A method of manufacturing a wiring board that conducts via vias,
In order to form a metal terminal pad as a Cu plating layer, a Ni plating layer, and an Au plating layer laminated in this order from the first main surface side of the wiring laminated portion,
On the first main surface of the wiring laminated portion, a plating underlying conductive layer forming step of forming a plating underlying conductive layer in such a manner that a plurality of metal terminal pad formation scheduled regions are connected to each other,
A Cu plating step of selectively forming a Cu plating layer in a region where a metal terminal pad is to be formed in the underlying conductive layer for plating;
After the completion of the Cu plating step, an electrolytic Ni plating step of forming an electrolytic Ni plating layer on each of the Cu plating layers formed in the plurality of metal terminal pad formation scheduled areas, using the underlying conductive layer for plating as a current supply path,
An Au plating step of forming an Au plating layer on the electrolytic Ni plating layer;
After the electrolytic Ni plating step is completed, a plating base conductive layer removing step of removing an unnecessary plating base conductive layer formed in a region other than the metal terminal pad formation planned region on the first main surface of the wiring laminated portion. ,
It is characterized by including.
[0012]
According to the method of the present invention, a plating base conductive layer for connecting the Cu plating layers of the plurality of metal terminal pads to each other is formed on the first main surface of the wiring laminated portion, that is, the pad formation surface ( The underlying conductive layer for plating can also be formed as a Cu plating layer, but is not limited to this. Thereby, the Cu plating layers of the metal terminal pads to be finally electrically separated can be electrically connected to each other. Then, an electrolytic Ni plating layer can be collectively formed on the Cu plating layers of all the metal terminal pads by using the above-described plating base conductive layer as a plating conduction path. After the completion of the electrolytic Ni plating, if the unnecessary plating conductive layer is removed by etching or the like, the metal terminal pad having the electrolytic Ni plating layer can be easily separated, and unnecessary plating can be performed from the pad formation surface. The underlying conductive layer can also be eliminated. That is, the structure of the wiring board of the present invention can be easily obtained.
[0013]
As a method of selectively forming a Cu plating layer in a region where a metal terminal pad is to be formed in the underlying conductive layer for plating, there is a method of using a masking material so that the region where the metal terminal pad is to be formed is exposed in a Cu plating step. And a method of performing Cu plating in that state is simple, and can be adopted in the process of the present invention.
[0014]
As a reference technology, when the metal terminal pad is electrically connected to the inner conductor layer via the via, an electrolytic Ni plating layer can be formed on the metal terminal pad using the inner conductor layer as a plating conduction path. . However, when this method is employed, when a part of the plurality of metal terminal pads is configured as an electrically isolated floating pad that does not conduct to the inner conductor layer, the floating pad does not have a plating current. Since supply is impossible, there is a disadvantage that an electrolytic Ni plating layer cannot be formed. However, according to the method of the present invention, even when a part of the plurality of metal terminal pads is configured as an electrically isolated floating pad that does not conduct to the inner conductor layer, the floating pad also has a plating base. The electrolytic Ni plating layer can be easily formed using the conductive layer.
[0015]
Next, in the wiring board of the present invention, as a wiring laminated portion, a first wiring laminated portion formed on the first main surface of the plate-shaped core, and a second wiring laminated portion also formed on the second main surface And metal terminal pads each having a structure unique to the present invention can be formed. In this aspect, a metal terminal pad on the first wiring laminated portion side is used as a pad for flip-chip connection of an integrated circuit chip or the like, and a metal terminal pad on the second wiring laminated portion side is used as a wiring board itself or the like. The present invention can be suitably applied to a substrate mode used as a pad for connecting to a pin grid array (PGA) or ball grid array (BGA).
[0016]
The phosphorus content of the electrolytic Ni plating layer forming the metal terminal pad is desirably 3% by mass or less. Thereby, the wettability of the solder (particularly, Sn-Pb-based solder) to the metal terminal pad can be ensured. For this purpose, it is desirable not to add a phosphorus compound to the electrolytic Ni plating bath used. The content of phosphorus in the electrolytic Ni plating layer is desirably 1% by mass or less, and more desirably the detection limit or less.
[0017]
Further, it is desirable that the electrolytic Ni plating layer forming the metal terminal pad has a cobalt content of 2% by mass or less from the viewpoint of improving the adhesion with the Au plating layer. In electrolytic Ni plating, cobalt may be added in order to increase the hardness of the obtained plating film. In the present invention, however, not much hardness is required as the Ni plating layer for metal terminal pads, and Considering the adhesion to the Au plating layer, it can be said that it is desirable that the plating bath contain as little cobalt as possible.
[0018]
Next, in the wiring board of the present invention, the metal terminal pad may have a structure in which the side surface of the Cu plating layer is covered with the electrolytic Ni plating layer. According to this structure, since the side surface of the Cu plating layer is protected by the electrolytic Ni plating layer, the side surface of the Cu plating layer may be undercut by etching when, for example, the base conductive layer for plating is removed by etching. This is advantageous in that the effective area of the Cu plating layer is hardly impaired. In this case, if the peripheral portion of the Ni plating layer is formed so as to protrude outside the side surface of the Cu plating layer, the above effect can be further enhanced.
[0019]
The electrolytic Ni plating layer of the above embodiment can be easily formed by employing the following steps in the manufacturing method of the present invention. That is, in the Cu plating step, the underlying conductive layer for plating is covered with a first mask material so that a region where a metal terminal pad is to be formed is exposed, and a Cu plating layer is formed in that state. On the other hand, in the Ni plating step, a portion of the region covered with the first mask material except for the periphery of the formed Cu plating layer is covered with a second mask material, After performing the electrolytic Ni plating, the second mask material is removed. When disposing the second mask material, the periphery of the already formed Cu plating layer is prevented from being covered with the second mask material, thereby covering the peripheral side surface of the Cu plating layer, and thus the Cu plating layer. The electrolytic Ni plating layer protruding outside the region can be easily covered.
[0020]
Next, in the wiring board of the present invention, the first main surface of the wiring laminated portion is covered with a solder resist layer, and the solder resist layer has openings for individually exposing the metal terminal pads. The inner peripheral edge of the opening protrudes inward from the outer peripheral edge of the main surface of the metal terminal pad. In this case, the entire surface of the main surface of the Cu plating layer of the metal terminal pad is covered with the electrolytic Ni plating layer, and the outer peripheral edge of the region of the electrolytic Ni plating layer located immediately above the main surface of the Cu plating layer is formed. It can be made to be covered with a solder resist layer. As a result, the outer peripheral edge of the electrolytic Ni plating layer covering the entire main surface of the Cu plating layer is pressed by the inner peripheral edge of the opening of the solder resist layer, so that the electrolytic Ni plating layer hardly peels off from the Cu plating layer. can do. In the wiring board of the present invention, after the electrolytic Ni plating step is completed, the first main surface of the wiring laminated portion is formed by a solder resist layer having openings for individually exposing the metal terminal pads. By covering the metal terminal pad so as to protrude inward from the outer peripheral edge of the main surface of the metal terminal pad, it can be easily manufactured.
[0021]
Next, the formation of the Au plating layer can be performed before or after the step of removing the base conductive layer for plating. In the former case, an Au plating layer is formed by electrolytic Au plating after the execution of the electrolytic Ni plating step and before the formation of the solder resist layer. However, in this step, when the solder resist layer is subjected to exposure and development of the photosensitive resin after the formation of the Au plating layer, there is a case where contamination of the resin on the Au plating layer may occur.
[0022]
Therefore, the wiring board of the present invention can have a structure in which only the region located inside the opening of the solder resist layer is covered with the Au plating layer with respect to the electrolytic Ni plating layer of the metal terminal pad. The structure can be formed by forming a solder resist layer and then applying an electroless Au plating to a region of the electrolytic Ni plating layer exposed inside the opening of the solder resist layer. This is because the underlying conductive layer for plating is removed and the respective pads are electrically separated, so that electrolytic plating has already been disabled.) After the formation of the Au plating layer, the step of exposing and developing the solder resist layer does not intervene, so that the adhesion of the resin component on the Au plating layer can be effectively suppressed.
[0023]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 3 schematically shows a cross-sectional structure of a wiring board 1 according to one embodiment of the present invention. The wiring board has a predetermined pattern on both surfaces of a plate-like core 2 made of a heat-resistant resin plate (for example, a bismaleimide-triazine resin plate) or a fiber-reinforced resin plate (for example, a glass fiber-reinforced epoxy resin). Core conductor layers M1 and M11 forming the wiring metal layer are respectively formed. These core conductor layers M1 and M11 are formed as surface conductor patterns that cover most of the surface of the plate-like core 2, and are used as power supply layers or ground layers. On the other hand, a through-hole 12 formed by a drill or the like is formed in the plate-shaped core 2, and a through-hole conductor 30 that connects the core conductor layers M1 and M11 to each other is formed on the inner wall surface. The through hole 12 is filled with a resin filling material 31 such as an epoxy resin.
[0024]
On the upper layers of the core conductor layers M1 and M11, first via layers (build-up layers: dielectric layers) V1 and V11 made of the photosensitive resin composition 6 are formed, respectively. Further, first conductive layers M2 and M12 each having a metal wiring 7 are formed on the surface thereof by Cu plating. The core conductor layers M1 and M11 and the first conductor layers M2 and M12 are connected to each other by vias 34. Similarly, second via layers (build-up layers: dielectric layers) V2 and V12 using the photosensitive resin composition 6 are formed on the first conductor layers M2 and M12, respectively. On the surface thereof, second conductor layers M3 and M13 having metal terminal pads 8 and 18 are formed. The first conductor layers M2, M12 and the second conductor layers M3, M13 are interconnected by vias 34, respectively. As shown in FIG. 7, the via 34 includes a via hole 34h, a via conductor 34s provided on the inner peripheral surface thereof, a via pad 34p provided on the bottom side to be electrically connected to the via conductor 34s, and a via pad 34p. And a via land 341 projecting outward from the peripheral edge of the opening of the via conductor 34h.
[0025]
On the first main surface MP1 of the plate-shaped core 2, the core conductor layer M1, the first via layer V1, the first conductor layer M2, and the second via layer V2 form a first wiring laminated portion L1. Further, on the second main surface MP2 of the plate-shaped core 2, the core conductor layer M11, the first via layer V11, the first conductor layer M12, and the second via layer V12 form a second wiring laminated portion L2. . In each case, the dielectric layers and the conductor layers are alternately laminated so that the first main surface CP is formed by the dielectric layer 6. Metal terminal pads 10, 110 to 17, 117 are formed respectively. The metal terminal pads 10 and 110 on the first wiring laminated portion L1 side constitute solder lands which are pads for flip-chip connection of an integrated circuit chip or the like. Further, the metal terminal pads 17, 117 on the second wiring laminated portion L2 side are used as back surface lands (pads) for connecting the wiring board itself to a motherboard or the like by a pin grid array (PGA) or a ball grid array (BGA). Is what is done.
[0026]
As shown in FIG. 1, the solder lands 10 are arranged in a grid at substantially the center of the first main surface of the wiring board 1, and the chip mounting portion 40 is formed together with the solder bumps 11 (FIG. 3) formed thereon. Has formed. Further, as shown in FIG. 2, the back lands 17 in the second conductor layer M13 are also arranged in a grid pattern. Then, on each of the second conductor layers M3 and M13, solder resist layers 8 and 18 (SR1 and SR11) made of a photosensitive resin composition are formed, respectively. In each case, in order to expose the solder lands 10, 110 or the back lands 17, 117, openings 8a, 18a are formed in one-to-one correspondence with the lands.
[0027]
The via layers V1, V11, V2, V12 and the solder resist layers 8, 18 are manufactured, for example, as follows. That is, a photosensitive adhesive film obtained by forming a photosensitive resin composition varnish into a film is laminated (laminated), and a transparent mask (for example, a glass mask) having a pattern corresponding to the via hole 34h is overlaid and exposed. The film portion other than the via hole 34h is cured by this exposure, while the via hole 34h remains uncured. If this is dissolved in a solvent and removed, the via hole 34h can be easily formed in an intended pattern. (A so-called photo via process).
[0028]
As shown in FIG. 4, the metal terminal pads 10, 110, 17, and 117 have a Cu plating layer 52, a Ni plating layer 53, and an Au plating layer 54 from the first main surface CP side of each of the wiring laminated portions L1, L2. The layers are stacked in this order, and the Ni plating layer 53 is configured to be an electrolytic Ni plating layer 53. In the second wiring laminated portion L2, no metal wiring whose one end is coupled to the metal terminal pads 17, 117 is disposed on the first main surface CP of the dielectric layer 6. On the other hand, the first main surface CP of the first wiring laminated portion L1 is provided with a metal wiring 77 whose one end is coupled to the metal terminal pad 10, but the other end side is connected to the inner conductor layer 7 via the via. Connected.
[0029]
That is, in each of the wiring laminated portions L1 and L2, the plating tie bars are formed from the first main surface CP (and the inner metal layer) of the dielectric layer 6 forming the metal terminal pads 10, 110, 17, and 117. (Plating metal wiring) and the like are free of unnecessary conductive paths whose terminals are electrically open, and in any pad, the Ni plating layer on the Cu plating layer 52 is It is configured as an electrolytic plating layer having a low hydrogen content.
[0030]
The phosphorus content of the electrolytic Ni plating layer 53 is 3% by mass or less, and the cobalt content is 2% by mass or less. In the present embodiment, in each of the metal terminal pads 10, 110, 17, and 117, the side surface of the Cu plating layer 52 is covered with the electrolytic Ni plating layer 53, and more specifically, the peripheral portion 53p of the Ni plating layer 53. Are formed to protrude outside the side surfaces of the Cu plating layer 52.
[0031]
As described above, the first main surface CP of each of the wiring laminated portions L1 and L2 is covered with the solder resist layers 8 and 18, and the inner peripheral edges of the openings 8a and 18a of the solder resist layers 8 and 18 are formed by metal terminals. The pads 10, 110, 17, 117 are located so as to protrude inward from the outer peripheral edge of the main surface. The metal terminal pads 10, 110, 17, and 117 have the entire surface of the main surface of the Cu plating layer 52 covered with an electrolytic Ni plating layer 53. The outer peripheral edge of the region located just above the surface is covered with solder resist layers 8 and 18. The electrolytic Ni plating layer 53 of the metal terminal pads 10, 110, 17, 117 is covered with the Au plating layer 54 only in regions located inside the openings 8a, 18a of the solder resist layers 8, 18.
[0032]
Some of the plurality of metal terminal pads 10, 110, 17 and 117 are configured as electrically isolated floating pads 110 and 117 that do not conduct to the inner conductor layer 7. An electrolytic Ni plating layer 53 is also formed on the floating pads 110 and 117. In terms of circuit design, only metal terminal pads 10 and 17 (hereinafter referred to as non-floating pads) that conduct to the inner conductor layer 7 are important, but only these pads are used for flip chip connection or BGA (or PGA) connection. In some cases, it may not be possible to realize a sufficient number or arrangement to complete a suitable lattice-like arrangement, and for example, pads may be unevenly arranged in a partial area of the substrate. In this case, when the integrated circuit chip is flip-chip connected, or when the substrate 1 itself is connected to the mother board by BGA (or PGA), the load distribution becomes non-uniform, which may cause a connection failure or the like. Therefore, it can be said that it is desirable to compensate for the grid-like arrangement of pads that cannot be completed only by the non-floating pads with the floating pads 110 and 117 as described above in order to realize a stable connection state. In the present embodiment, since the floating pads 110 and 117 are also covered with the electrolytic Ni plating layer, the solder wettability is good, and a good solder connection state can be formed with both the non-floating pads 10 and 17.
[0033]
Hereinafter, the manufacturing process of the wiring board 1 will be described.
First, the wiring laminated portions L1 and L2 are formed on both main surfaces of the plate-shaped core 2 by the well-known build-up method or the like already described. Thereafter, a pad forming step is performed for each of the wiring laminations L1 and L2. Since the basic steps are substantially the same for the first wiring lamination L1 and the second wiring lamination L2, the first step is performed here. The description will be made on behalf of the wiring laminated portion L1. First, as shown in Step 1 of FIG. 6, a plating conduction path is formed on the first main surface CP of the first wiring laminated portion L1 by connecting regions where the plurality of metal terminal pads 10 and 110 are to be formed to each other. An underlying plating conductive layer 51 is formed. In the present embodiment, the underlying conductive layer for plating 51 is formed on the entire first main surface CP by electroless Cu plating (thickness: for example, 0.4 μm or more and 2 μm or less).
[0034]
Next, as shown in Step 2, a Cu plating layer 52 (having a thickness of, for example, 10 μm or more and 30 μm or less) is selectively formed in a region where the metal terminal pads 10 and 110 are to be formed on the plating underlying conductive layer 51. Specifically, the underlying conductive layer for plating 51 is covered with a mask material 61 made of a photoresist or the like by a well-known photolithography process so that regions where the metal terminal pads 10 and 110 are to be formed are exposed. Perform plating. In this embodiment, the Cu plating is performed by electrolytic Cu plating using the underlying conductive layer for plating 51 as a current supply path, but may be performed by electroless Cu plating.
[0035]
As shown in FIG. 5, at the stage of the intermediate product 1 ', the wiring board 1 is manufactured in a large format in which a plurality of products are integrated vertically and horizontally, and the formation of each plating layer is performed for all the intermediate products 1'. It is performed collectively. In addition, a power supply unit 60 for electrolytic Ni plating, which will be described later, is formed of a similar Cu plating layer along the outer peripheral edge of the large-sized aggregate of the intermediate product 1 '. As is clear from FIG. 5, the conductive path for plating formed on the first main surface CP of the first wiring laminated portion L1 is formed not by the plating tie bar but by the solid underlying conductive layer 51 for plating. is important.
[0036]
When the Cu plating step is completed, an electrolytic Ni plating layer 53 is formed on each of the Cu plating layers 52 formed in the regions where the plurality of metal terminal pads 10 and 110 are to be formed, using the underlying conductive layer for plating 51 as a current supply path. I do. In the present embodiment, as shown in Step 1, in the Cu plating step, the underlying conductive layer for plating 51 is covered with the first mask material 61 so that the regions where the metal terminal pads 10 and 110 are to be formed are exposed. After the Cu plating layer 52 is formed in this state, as shown in Step 2, the first mask material 61 is once removed. Then, as shown in Step 3, a portion of the region covered with the first mask material 61 except for the periphery 51p of the formed Cu plating layer 52 is covered with the second mask material 62. Then, as shown in step 4, electrolytic Ni plating is performed in that state.
[0037]
The electrolytic Ni plating is performed by supplying a current from the power supply terminal 63 via the power supply unit 60. As the electrolytic Ni plating bath to be used, a well-known sulfamic acid bath or Watt bath can be used, but cobalt is not contained as much as possible as a raw material as a Ni metal source (Ni sulfamate in a sulfamic acid bath, Ni sulfate in a Watt bath). (For example, less than 3% by mass: desirably below the detection limit) and do not use phosphorus compound-based additives.
[0038]
When the electrolytic Ni plating is completed, the process proceeds to step 5 in FIG. 7, and the second mask material 62 is removed. Then, the unnecessary plating conductive base layer 51 formed in a region other than the region where the metal terminal pads 10 and 110 are to be formed on the first main surface CP of the wiring laminated portion L1 is coated with a sodium persulfate solution or hydrogen peroxide. It is removed by chemical etching using an etchant such as a sulfuric acid mixture. At this time, since the side surface of the Cu plating layer 52 serving as each pad is covered with the Ni plating layer, the Cu plating layer 52 is less likely to be undercut. Although the side surface of the plating underlying conductive layer 51 formed by Cu plating is not covered with the Ni plating layer, its influence is small because the thickness is small, and the side surface of the Cu plating layer 52 forming the pad body is formed on the Ni plating layer. By covering, the undercut prevention effect can be sufficiently achieved.
[0039]
Next, as shown in Step 6, the first main surface CP of the wiring laminated portions L1 and L2 is covered with the solder resist layer 8. Specifically, by a photolithography process using a solder resist film made of a photosensitive resin, an opening 8a for individually exposing the metal terminal pads 10, 110 is provided, and the inner peripheral edge of the opening 8a is The solder resist layer 8 is patterned so as to protrude inward from the outer peripheral edges of the main surfaces of the pads 10 and 110.
[0040]
Then, after the formation of the solder resist layer 8 is completed, an Au plating layer 54 is formed by electroless Au plating on the electrolytic Ni plating layer 53 exposed in the opening 8a as shown in Step 7. Thereafter, as shown in step 8, the intermediate product 1 'integrated in a large format as shown in FIG. 5 is stripped using a cutter to remove an excess power supply portion 60 and the like, thereby completing the completed wiring. The substrate 1 is obtained.
[0041]
Conventionally, in a pad forming process using electrolytic Ni plating, as shown in FIG. 8, it is necessary to form a complicated and complicated plating tie bar 202 connected to each pad 10 on a pad forming surface. In this method, a space for inserting the plating tie bar 202 between the pads 10 must be ensured, so that the arrangement interval of the pads 10 cannot be reduced to a certain value or more, and the area of the substrate is easily increased, and the design is easy. There was a problem that the above restrictions became very large. In addition, the plating tie bar 202 remains on the substrate as an unnecessary conductive path whose terminal is electrically open, and eventually remains on the substrate in a form attached to the pad 10, thereby deteriorating the noise resistance of the substrate or removing the pad 10. The impedance mismatch of the included transmission path has been a source of the future. However, according to the above-described process, as shown in FIG. 5, although the pad 10 includes the electrolytic Ni plating layer, the terminal 10 such as the plating tie bar does not extend from the first main surface CP of the wiring laminated portion L1. However, unnecessary conductive paths that are electrically open can be completely eliminated. As a result, it is possible to effectively prevent the noise resistance of the substrate from deteriorating due to the unnecessary conductive path and the impedance mismatch of the transmission path including the pad 10. In addition, since no unnecessary conductive path is provided, the space between the pads can be saved, which contributes to downsizing of the substrate. Further, as shown in FIG. 8, the wiring layout is less likely to be complicated, so that design restrictions are reduced. Since the Ni plating layer constituting the metal terminal pad 10 is configured as an electrolytic plating layer capable of reducing the content of phosphorus and hydrogen, improvement in wettability and adhesion to solder can be achieved at the same time.
[Brief description of the drawings]
FIG. 1 is a plan view showing an embodiment of a wiring board of the present invention.
FIG. 2 is a rear view.
FIG. 3 is a diagram showing an example of a cross-sectional structure of a wiring board according to the present invention.
FIG. 4 is a schematic sectional view showing a main part thereof.
FIG. 5 is a schematic plan view showing a form of formation of a base conductive layer for plating.
FIG. 6 is a process explanatory view showing one example of a method for manufacturing a wiring board of the present invention.
FIG. 7 is a process explanatory view following FIG. 6;
FIG. 8 is a view showing a problem of a conventional method of manufacturing a wiring board.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Wiring board 6 Dielectric layer 7 Inner conductor layer 8, 18 Solder resist layer 8a, 18a Opening L1, L2 Wiring laminated portion CP First main surface 10, 110, 17, 117 Metal terminal pad 34 Via 51 Plating underlying conductive layer 52 Cu plating layer 53 Ni plating layer 54 Au plating layer 61 First mask material 62 Second mask material 110, 117 Floating pad

Claims

As the first main surface is formed of a dielectric layer, a wiring laminated portion in which dielectric layers made of a polymer material and a conductor layer are alternately laminated, and the dielectric layer of the wiring laminated portion includes And a plurality of metal terminal pads arranged on the first main surface formed, at least a part of the metal terminal pads via vias to the inner conductor layer located in the wiring laminated portion While conducting,
The metal terminal pad includes a Cu plating layer, a Ni plating layer, and an Au plating layer laminated in this order from the first main surface side, the Ni plating layer being an electrolytic Ni plating layer, and A wiring board, wherein a metal wiring for plating having one end connected to the metal terminal pad and the other end opened is not formed on the first main surface of the layer.

2. A part of the plurality of metal terminal pads is configured as an electrically isolated floating pad which does not conduct to the inner conductor layer, and the floating Ni pad is formed with the electrolytic Ni plating layer. The wiring board as described.

The first wiring laminated portion formed on the first main surface of the plate-shaped core and the second wiring laminated portion also formed on the second main surface are provided as the wiring laminated portions, respectively, and each of the wiring laminated portions according to claim 1. 3. The wiring board according to claim 1, wherein the metal terminal pad having the structure described above is provided.

4. The wiring board according to claim 1, wherein a content of phosphorus in the electrolytic Ni plating layer forming the metal terminal pad is 3% by mass or less. 5.

5. The wiring board according to claim 1, wherein the electrolytic Ni plating layer forming the metal terminal pad has a cobalt content of 2% by mass or less. 6.

The wiring board according to any one of claims 1 to 5, wherein, in the metal terminal pad, a side surface of the Cu plating layer is covered with the electrolytic Ni plating layer.

The wiring board according to claim 6, wherein a peripheral portion of the Ni plating layer is formed so as to protrude outside a side surface of the Cu plating layer.

The first main surface of the wiring laminated portion is covered with a solder resist layer, and the solder resist layer has an opening for individually exposing the metal terminal pad, and an inner peripheral edge of the opening is formed. The metal terminal pad is located so as to protrude inward from the outer peripheral edge of the main surface,
An outer peripheral portion of a region of the metal terminal pad, the entire surface of the Cu plating layer being covered with the electrolytic Ni plating layer, and the electrolytic Ni plating layer being located immediately above the main surface of the Cu plating layer. 8. The wiring board according to claim 1, wherein the wiring board is covered with the solder resist layer.

9. The wiring board according to claim 8, wherein the electrolytic Ni plating layer of the metal terminal pad is covered with the Au plating layer only in a region located inside the opening of the solder resist layer.

As the first main surface is formed of a dielectric layer, a wiring laminated portion in which dielectric layers made of a polymer material and a conductor layer are alternately laminated, and the dielectric layer of the wiring laminated portion includes And a plurality of metal terminal pads arranged on the first main surface formed, at least a part of the metal terminal pads via vias to the inner conductor layer located in the wiring laminated portion A method of manufacturing a conductive wiring board,
In order to form the metal terminal pad, a Cu plating layer, a Ni plating layer, and an Au plating layer are laminated in this order from the first main surface side of the wiring laminated portion,
A plating underlying conductive layer forming step of forming a plating underlying conductive layer in such a manner that a plurality of metal terminal pad formation scheduled regions are connected to each other on the first main surface of the wiring laminated portion;
A Cu plating step of selectively forming a Cu plating layer in the region where the metal terminal pad is to be formed in the plating underlying conductive layer;
After the completion of the Cu plating step, electrolytic Ni plating is performed by forming an electrolytic Ni plating layer on each of the Cu plating layers formed in the plurality of regions where the metal terminal pads are to be formed, using the underlying conductive layer for plating as a current supply path. Process and
An Au plating step of forming an Au plating layer on the electrolytic Ni plating layer;
After the electrolytic Ni plating step is completed, an unnecessary plating base conductive layer formed on the first main surface of the wiring laminated portion other than an area where the metal terminal pad is to be formed is removed. A layer removing step;
A method for manufacturing a wiring board, comprising:

11. The method of manufacturing a wiring board according to claim 10, wherein, in the Cu plating step, the underlying conductive layer for plating is covered with a mask material so that the area where the metal terminal pad is to be formed is exposed, and the Cu plating is performed in that state.

A part of the plurality of metal terminal pads is configured as an electrically isolated floating pad that does not conduct to the inner conductive layer, and the floating Ni is also used as the electrolytic Ni by using the plating underlying conductive layer. The method of manufacturing a wiring board according to claim 10, wherein a plating layer is formed.

In the Cu plating step, the underlying conductive layer for plating is covered with a first mask material so that the area where the metal terminal pad is to be formed is exposed, and after forming the Cu plating layer in that state, the first plating is performed. Remove the mask material,
In the Ni plating step, of the area covered with the first mask material, a portion excluding the periphery of the formed Cu plating layer is covered with a second mask material. The method for manufacturing a wiring board according to claim 11, wherein the second mask material is removed after plating.

After the completion of the electrolytic Ni plating step, the first main surface of the wiring laminated portion is covered with a solder resist layer having an opening for individually exposing the metal terminal pad. 14. The method for manufacturing a wiring board according to claim 13, wherein the wiring board is covered so as to protrude inward from the outer peripheral edge of the main surface.

15. The method of manufacturing a wiring board according to claim 14, wherein after forming the solder resist layer, electroless Au plating is performed on a region of the electrolytic Ni plating layer exposed inside the opening of the solder resist layer.