JP2004281465A - 自動位相制御単電子トランジスタ素子 - Google Patents
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Abstract
【解決手段】単電子島1Aとそれぞれトンネル接合を介して接続されたソース電極Sおよびドレイン電極Dと,単電子島1Aに容量接合されたゲート電極Gとを有する単電子トランジスタ1と、単電子トランジスタ1のドレイン電極Dに一端が接続された負荷素子6と、単電子トランジスタのソース電極Sと負荷素子6の他端との間に電圧を印加するための端子2,3と、単電子トランジスタ1の単電子島1Aにチャネルが容量接合された電界効果トランジスタSGと、電界効果トランジスタSGのゲート電極CGと負荷素子6の一端との間に接続されたスイッチ素子8とを備えている。
【選択図】 図5
Description
【発明の属する技術分野】
本発明は、単電子トランジスタの電流周期位相を自己制御する自動位相制御単電子トランジスタ素子に関する。
【0002】
【従来の技術】
単電子トランジスタは、2つのトンネル接合に挟まれた単電子島と呼ばれる微小な導電性の島の電位をゲートキャパシタを介して制御することにより、クーロンブロッケイド状態(島の帯電エネルギーが大きいため、電子のトンネリングが禁止された状態)の発現・非発現を制御して、ソース・ドレイン間の電流を制御するトランジスタである。
図26は、一般的な単電子トランジスタの等価回路を示す図である。単電子トランジスタ1は、単電子島1Aとそれぞれトンネル接合を介して接続されたソース電極Sおよびドレイン電極Dと、単電子島1Aに絶縁膜を介して接続されることにより容量接合されたゲート電極Gとを有している。
【0003】
単電子島1Aはトンネル接合に挟まれているために、電子1個が単電子島1Aに入ることによるエネルギー増加分に相当するエネルギー準位ができる(以下、エネルギー準位はすべて電子に対するものとする)。ゲート・ソース間電圧Vgsを変化させると、ゲート電極Gと単電子島1Aとの容量的な結合によって、このエネルギー準位が一定のギャップを保ったまま上下する。
ソース・ドレイン間電圧Vdsがこのギャップよりも小さい場合、ギャップ内にソースとドレインの両方の伝導可能な準位がないと、ソース・ドレイン間に電流Idが流れないクーロンブロッケード状態となる。一方、ソースとドレインの準位の間に単電子島1Aの準位のいずれかが入ると、単電子島1Aの準位を介してソース・ドレイン間に電流Idが流れる状態になる。
【0004】
よって、あるゲート・ソース間電圧Vgsではブロッケードの効果で単電子島1A内の電子個数がn個(nは整数)で安定となり、電流Idは流れないが、ゲート・ソース間電圧Vgsが増加するとブロッケードが破れ、もう1個電子が増えることが可能となる。後者の領域にゲート・ソース間電圧Vgsが入ると、単電子島1Aの電子数がnとn+1の両方の値を取れるので、電子が1個島内に入り、次に出て行く(島内の電子数はnとn+1との間を往復する)ことで電流Idが流れるようになる。したがって、図27に示すように、ゲート・ソース間電圧Vgsを変化させると、ソース・ドレイン間の電流Idが振動することになる。その振動の周期はe/Cgとなる。ここに、eは電気素量であり、Cgはゲートキャパシタの容量である。
【0005】
この単電子トランジスタ1は、低電圧・微小電流で動作するので、消費電力が極めて小さいこと、また素子面積が極めて小さいことなどの理由により、論理回路・記憶回路応用の観点からも注目を集めている。
単電子トランジスタ1の従来の論理回路応用の例は、非特許文献1などに見られる。図28は、単電子トランジスタ1を用いた抵抗負荷型のインバータの構成を示す回路図である。単電子トランジスタ1のドレイン電極Dは負荷抵抗6を介して電源端子2に接続され、ソース電極Sは接地端子3に接続されている。また、ゲート電極Gに入力端子4が接続され、ドレイン電極Dと負荷抵抗6との接続点に出力端子5が接続されている。
【0006】
この回路構成は、従来より用いられてきた電界効果トランジスタやバイポーラトランジスタを単電子トランジスタ1に置き換えたものであり、以下の条件の下で、従来のインバータと同じ機能を実現できる。すなわち、単電子トランジスタ1のソース・ドレイン間電圧Vdsが、e/Ctotalよりも小さい場合に、クーロンブロッケード状態が発現し、ソース・ドレイン間が非導通状態となる。ここに、eは電気素量であり、Ctotalは単電子トランジスタ1の全容量(ゲートキャパシタの容量Cg、ソース電極Sおよびドレイン電極Dのトンネル接合の容量Cs,Cdの総和)である。したがって、インバータ回路として動作するためには、クーロンブロッケード状態が発現するように、電源電圧Vddをe/Ctotalより十分に小さくする必要がある。
【0007】
また、単電子トランジスタ1のドレイン電流Idは図27に示したようにゲート・ソース間電圧Vgsに対して周期的に増減するので、一般的な2値のインバータとして使用するためには、ドレイン電流Idが単調に増加する範囲にゲート・ソース間電圧Vgsすなわち入力電圧Vinを設定する必要がある。
また、単電子トランジスタ1を集積化して論理回路に用いる場合には、個々の単電子トランジスタ1の周期的に変化するドレイン電流Idが最適となる入力電圧Vinが異なる確率が高く、個別に入力電圧Vinの設定を行うか、ドレイン電流Idの周期的な振動の位相設定を行う必要がある。
また、単電子トランジスタ1はこれまで半導体や金属をべ一スに作製されてきたため、加工技術の問題や単電子トランジスタ1の周りにランダムに蓄えられた電荷の存在によって、単電子トランジスタ1の電流周期の位相にもばらつきが生じる。したがって、この理由によっても単電子トランジスタ1の電流周期位相を制御する必要がある。
【0008】
【非特許文献1】
IBM J.Res.Develop.Vol.32,p.144.1988(K.K.Likharev)
【0009】
【発明が解決しようとする課題】
電流周期位相を制御するには、図29に示すような単電子トランジスタ101を用いる方法が考えられる。この単電子トランジスタ101には、ゲート電極Gの他に、単電子島1Aと容量的に結合している制御ゲート電極CGが設けられている。
単電子トランジスタ101において、ゲート電圧Vgを変えたときのドレイン電流Idは、図30(a)に示すように周期的に変化する。ここで、制御ゲート電極CGに電圧Vcgを印加すると、図30(b)に示すようにドレイン電流Idの周期位相がCcgVcg/Cgだけシフトする。ここに、Ccgは単電子島1Aと制御ゲート電極CGとの接合容量である。したがって、ゲート電圧Vgを変えたときのドレイン電流Idの位相を、制御ゲート電極CGによって任意に制御することが可能となる。
【0010】
しかし、この方法では、制御ゲート電極CGによって位相を制御する前に、どの程度、位相をシフトする必要があるのか知るために、すべての単電子トランジスタ101の位相を把握しておく必要がある。これは、論理回路を構成する単電子トランジスタ101の数が増えるほど困難になるという問題があった。
また、制御ゲート電極CGによって位相制御を行った後、通常の動作を行うときにも、制御ゲート電極CGにそれぞれの単電子トランジスタ101の位相制御量に応じた位相制御電圧Vcgを印加し続けなければならないという問題があった。
また、位相制御を行うための電圧Vcgが単電子トランジスタ101毎に異なるため、位相制御用に出力電圧が異なる電圧源が複数必要となり、回路が複雑になるという問題があった。
以上のような単電子トランジスタの電流周期位相制御の困難さから、単電子トランジスタを集積化することができなかった。
【0011】
本発明はこのような課題を解決するためになされたものであり、その目的は、単電子トランジスタの電流周期位相の制御を簡単な構成で容易に行い、制御後の状態が保持されるようにすることにある。
【0012】
【課題を解決するための手段】
このような目的を達成するために、本発明の自動位相制御単電子トランジスタ素子は、単電子島とそれぞれトンネル接合を介して接続されたソース電極およびドレイン電極と,単電子島に容量接合されたゲート電極とを有する単電子トランジスタと、この単電子トランジスタのソース電極およびドレイン電極の一方に一端が接続された負荷素子と、単電子トランジスタのソース電極およびドレイン電極の他方と負荷素子の他端との間に電圧を印加する電源と、単電子トランジスタの単電子島にチャネルが容量接合された第1の電界効果トランジスタと、この第1の電界効果トランジスタのゲート電極と負荷素子の一端との間に接続されたスイッチ素子とを備えたことを特徴とする。
【0013】
この自動位相制御単電子トランジスタ素子に対して次のような操作を行う。
まず、第1の電界効果トランジスタのゲート電極に所定の電圧を印加し、エネルギーバンドにポテンシャルの壁を形成する。この状態で第1の電界効果トランジスタの一端に電圧を印加し、ポテンシャルの壁を相対的に低くすることによって、第1の電界効果トランジスタの他端(すなわち、単電子島に容量接合されたチャネル端部)にキャリアを誘起させる。第1の電界効果トランジスタの一端の電圧を元に戻すと、ポテンシャルの壁が再び高くなり、第1の電界効果トランジスタの他端にキャリアが蓄積される。この蓄積されたキャリアによって単電子島に電荷が誘起され、単電子トランジスタのゲート・ソース間電圧に対するドレイン電流の周期位相がシフトする。
【0014】
一方、単電子トランジスタと負荷素子との接続点は、単電子トランジスタのソース・ドレイン間の導通・非導通によって2つの電圧レベルを示す。この接続点をスイッチ手段によって第1の電界効果トランジスタのゲート電極に接続したときに、第1の電圧レベルではポテンシャルの壁が十分に低くなり、第2の電圧レベルではあまり変わらないように設定する。これにより、第1の電圧レベルの接続点を第1の電界効果トランジスタのゲート電極に接続すると、ポテンシャルの壁が低くなり、第1の電界効果トランジスタの他端に蓄積されたキャリアの一部が一端の側に放出され、その結果、単電子トランジスタのドレイン電流の周期位相が再びシフトする。そして、単電子トランジスタの導通状態が変化し、単電子トランジスタと負荷素子との接続点の電圧レベルが第2の電圧レベルになると、第1の電界効果トランジスタのポテンシャルの壁が高くなるので、蓄積されたキャリアの放出が停止し、シフトした周期位相もその状態で保持される。なお、当初から第2の電圧レベルの接続点を第1の電界効果トランジスタのゲート電極に接続しても、蓄積されたキャリアの放出は起こらず、周期位相は変化しない。よって、単電子トランジスタと負荷素子との接続点の当初の電圧レベルがいずれの場合でも、最終的には第2の電圧レベルとなる。
【0015】
このように、本発明によれば、周期位相制御の際に単電子トランジスタの位相状態を予め把握する必要がない。また、位相シフト量が単電子トランジスタ毎に異なっていたとしても、第1の電界効果トランジスタに蓄積されたキャリアによる位相のシフト量は、ゲート電極によるその第1の電界効果トランジスタのON/OFFで調整されるので、位相制御時の電圧は一定の値でよく、その電源を共通化することが可能となる。
【0016】
また、上述した自動位相制御単電子トランジスタ素子では、単電子トランジスタのソース電極およびドレイン電極の一方と負荷素子の一端とが、第2の電界効果トランジスタを介して接続された構成としてもよい。これにより、負荷素子の一端における電圧振幅を大きくすることができる。負荷素子の一端の電圧が第1の電界効果トランジスタに印加されるので、第1の電界効果トランジスタの駆動条件を満たすことが容易になる。
また、単電子トランジスタのゲート電極と第1の電界効果トランジスタのチャネルとが、第3の電界効果トランジスタのチャネルを介して接続され、この第3の電界効果トランジスタのゲート電極が、定電圧源に接続される構成としてもよい。これにより、第1の電界効果トランジスタのゲート電極と単電子トランジスタの単電子島との電気的な容量接合が小さくなる。また、第1の電界効果トランジスタに蓄積されるキャリア数を、より任意にコントロールできる。
【0017】
また、第1の電界効果トランジスタが、少なくとも1つの正孔キャリアの電界効果トランジスタと、少なくとも1つの電子キャリアの電界効果トランジスタとからなり、正孔キャリアの電界効果トランジスタおよび電子キャリアの電界効果トランジスタのゲート電極のそれぞれと負荷素子の一端との間にスイッチ素子が設けられている構成としてもよい。電界効果トランジスタのキャリアが正孔か電子かによって、単電子トランジスタの位相制御後に負荷素子との接続点で最終的に得られる電圧レベルが異なる。したがって、いずれの電界効果トランジスタを用いて位相制御を行うかによって、単電子トランジスタと負荷素子との接続点における電圧レベルが選択的に設定される。
【0018】
また、単電子トランジスタが複数並列に接続され、単電子トランジスタのそれぞれに対し、単電子島にチャネルが容量接合された第1の電界効果トランジスタと、この第1の電界効果トランジスタのゲート電極と負荷素子の一端との間に接続されたスイッチ素子とが設けられている構成としてもよい。
また、単電子トランジスタが複数直列に接続され、単電子トランジスタのそれぞれに対し、単電子島にチャネルが容量接合された第1の電界効果トランジスタと、この第1の電界効果トランジスタのゲート電極と負荷素子の一端との間に接続されたスイッチ素子とが設けられている構成としてもよい。
【0019】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
(第1の実施の形態)
図1は、本発明の第1の実施の形態に係る自動位相制御単電子トランジスタ素子の要部構成を示す回路図である。この図では、図26と同一の構成要素を、図26と同一の符号で示している。
本実施の形態は、単電子トランジスタ1の単電子島1Aに、第1の電界効果トランジスタ(Field−Effect−Transistor:FET)のチャネルが容量的に接合された構成を有している。ここでは、このFETのことをサイドゲート素子SGと呼ぶ。
【0020】
単電子トランジスタ1およびサイドゲート素子SGは、図2に示すようなデバイス構造をしている。このデバイス構造は、例えば次のようにして形成することができる。
まず、SOI(Silicon on Insulator)基板21の上に絶縁膜22を形成し、この絶縁膜22の上に単電子トランジスタ1の細線チャネル23を形成するとともに、この細線チャネル23の単電子島1Aとなる部分に先端部が近接するようにサイドゲート素子SGを形成する。
【0021】
Y.Takahashi et al.,IEEE Transaction no Electron Device,Vol.43,(1996)p.1213に記載されているパターン依存酸化法(PADOX(Pattern−Depecdent Oxidation)法)を用いることによって、細線チャネル23が単電子トランジスタ1のチャネルとなる。
サイドゲート素子SGの上部に、絶縁膜25を挟んでゲート電極を形成する。このゲート電極はサイドゲート素子SGをスイッチングするためのものであり、コントロールゲート電極CGと呼ぶ。
さらに、細線チャネル23、サイドゲート素子SGおよびコントロールゲート電極CGの上部に、絶縁膜25を挟んで上部電極26を形成する。この上部電極26と細線チャネル23とから単電子トランジスタ1が構成される。
【0022】
コントロールゲート電極CGは、図2(c)に示すようにサイドゲート素子SGを囲むように形成してもよい。このように形成することによって、サイドゲート素子SGのスイッチングの制御性がよくなる。
単電子トランジスタ1の各部のサイズは、細線チャネル23の図2(b)における断面の縦横を数十nm、図2(a)における縦方向(細線チャネル23の長め方向)の長さを数十nm〜数百nm、細線チャネル23の上部の絶縁膜25の厚さを数十nmとすることが望ましい。また、サイドゲート素子SGの図2(c)における断面の縦横を数十nm、コントロールゲート電極CGの図2(b)における断面の縦横を数十nmとする。
【0023】
図3に図2(b)での電子に対するエネルギーバンドダイアグラムを示す。図3(a)は、サイドゲート素子SGの一端にサイドゲート電圧VsgとしてVsg0を印加し、コントロールゲート電極CGにコントロールゲート電圧VcgとしてVcg0を印加した初期状態を示している。サイドゲート素子SGのエネルギーバンドにはコントロールゲート電極CGによるポテンシャルの壁が形成され、サイドゲート素子SGの他端部分(単電子トランジスタ1側の部分)が電気的に浮いた状態になっている。
サイドゲート電圧Vsgを負の方向に加えていくと、サイドゲート素子SGの伝導帯が上昇し、コントロールゲート電極CGによるポテンシャルの壁が相対的に下がる。そして、サイドゲート電圧VsgをVsg1(<Vsg0)より小さくすると、図3(b)に示すようにポテンシャルの壁がなくなり、サイドゲート素子SGの他端部分と絶縁膜25Aとの界面に電子が誘起される。
【0024】
今度はサイドゲート電圧Vsgを正の方向に加えていくと、サイドゲート素子SGの伝導帯が下がり、コントロールゲート電極CGによるポテンシャルの壁が再び生じ、サイドゲート素子SGが電気的に分離される。このとき、図3(b)において誘起された電子の一部が、図3(c)に示すようにサイドゲート素子SGの電気的に浮いた他端部分に蓄えられる。蓄えられる電荷量をQ1、これによって単電子島1Aに誘起される電荷量をdQ1とすると、単電子トランジスタ1のゲート・ソース間電圧Vgsに対するドレイン電流Idの周期位相は、図4(a)に示す初期状態と比較して、図4(b)に示すようにdQ1/Cgずれることとなる。ここに、Cgは単電子島1Aとゲート電極G(上部電極26)との接合容量である。Q1はサイドゲート電圧Vsgとコントロールゲート電極CGによるポテンシャルの壁の高さ(コントロールゲート電圧Vcg0と、サイドゲート素子SGとコントロールゲート電極CGとの容量とで決まる)とで決まり、dQ1はコントロールゲート電極CGと単電子島1Aとの接合容量の全容量に対する比で決まる。
【0025】
続いて、コントロールゲート電圧Vcgを正の方向に増加してVcg1(>Vcg0)にし、ポテンシャルの壁を下げると、サイドゲート素子SGの浮いた他端部分に蓄えられた電子の一部が、電気的に接続されている一端の側に放出され、電荷量がQ2(<Q1)に減少する。これにより、単電子トランジスタ1のドレイン電流Idの周期位相も図4(c)に示すように変化する。
コントロールゲート電圧Vcgを初期の値Vcg0に戻すと、ポテンシャルの壁が再度上昇するので、サイドゲート素子SGの他端部分に蓄えられた電子はそのまま残り、シフトした位相もその状態のまま保たれる。
これらの操作により、単電子トランジスタ1のドレイン電流Idの周期位相をコントロールすることができ、位相をシフトした状態を初期の電圧条件(Vsg0,Vcg0)で保持することができる。また、最終的な位相のシフト量はdQ2で決まるので、VsgおよびVcgで任意に制御することができる。
【0026】
次に、本実施の形態に係る自動位相制御単電子トランジスタ素子の全体構成について説明する。図5は、その回路図である。この図では、図26および図28と同一の構成要素を、図26および図28と同一の符号で示している。
本実施の形態に係る自動位相制御単電子トランジスタ素子では、図1に示した要部構成における単電子トランジスタ1のドレイン電極Dが負荷抵抗6を介して電源端子2に接続され、ソース電極Sが接地端子3に接続されている。また、ゲート電極Gが入力端子4となり、ドレイン電極Dと負荷抵抗6との接続点が出力端子5となる。さらに、図1に示した要部構成におけるサイドゲート素子SGのコントロールゲート電極CGを、電源端子7と出力端子5とに選択的に接続するスイッチ8が設けられている。なお、電源端子2は電圧Vddの電源に接続され、接地端子3は接地され、電源端子7はコントロールゲート電圧Vcg0を印加する電源に接続されている。
【0027】
本実施の形態は単電子トランジスタ1と負荷抵抗6とが直列接続された構成を有しており、インバータ回路として動作する。図6は、その特性図である。すなわち、入力電圧Vinをゲート電極Gに印加したとき、単電子トランジスタ1がクーロンブロッケード状態でドレイン電流Idが流れなければ(図6(a)に示す入力電圧Vinが「A」のとき)、出力電圧VoutがVddという大きい値をとる(以下では信号Hと呼ぶ)。一方、単電子トランジスタ1がクーロンブロッケードの条件を満たさなければ(図6(a)に示す入力電圧Vinが「B」のとき)、ドレイン電流Idが流れるので、出力電圧Voutが負荷抵抗値Rと単電子トランジスタ1の抵抗RSETに起因したVddRSET/(R+RSET)という小さい値となる(以下では信号Lと呼ぶ)。単電子トランジスタ1は入力電圧Vinに対して図6(a)のようにe/Cgの周期でクーロンブロッケード状態となるので、出力信号も図6(b)のようにe/Cgの周期で信号Hと信号Lを繰り返すこととなる。
【0028】
また、単電子トランジスタ1と負荷抵抗6とからなる構成に、上述したサイドゲート素子SGおよびスイッチ8を付加することによって、単電子トランジスタ1の位相制御を行うことが可能となる。ただし、信号Hとなる電圧Vddは、サイドゲート素子SGのコントロールゲート電極CGによるポテンシャルの壁を十分に下げることができる程度に設定し、信号LとなるVddRSET/(R+RSET)は逆に、コントロールゲート電極CGによるポテンシャルの壁が十分に高くなるように設定する必要がある。
以下、図7および図8を参照し、単電子トランジスタ1の位相制御の方法について説明する。図7には、サイドゲート素子SGのコントロールゲート電圧Vcg、サイドゲート電圧Vsg、サイドゲート素子SGに蓄積される電子数n、出力電圧Voutの時間変化を示す。また図8には、入力電圧Vinに対する単電子トランジスタ1のドレイン電流Idおよび出力電圧Voutの特性を示す。
【0029】
▲1▼(t:t0〜t1)初期設定。コントロールゲート電極CGにコントロールゲート電圧VcgとしてVcg0、サイドゲート素子SGの一端にサイドゲート電圧VsgとしてVsg0を印加する。この状態ではコントロールゲート電極CGによってサイドゲート素子SGにポテンシャルの壁が生じている。サイドゲート素子SGには電子が存在しないのでn=0である。
【0030】
▲2▼(t:t1〜t2)サイドゲート電圧VsgとしてVsg1(<Vsg0)を印加し、サイドゲート素子SGに電子を発生させることでn=n0となる。これにより、単電子トランジスタ1のドレイン電流Idの周期位相が図8(a)に示すようにdn0×e/Cgずれる。dn0×eはn0個の電子によって単電子島1Aに誘起される電荷量、Cgは単電子トランジスタ1のゲート容量である。
【0031】
▲3▼(t:t2〜t3)サイドゲート電圧Vsgとして再びVsg0を印加し、コントロールゲート電極CGによるポテンシャルの壁を形成する。これにより、サイドゲート素子SGにn1個の電子が蓄積される。その結果、単電子トランジスタ1のドレイン電流Idの周期位相が図8(b)に示すようにdn1×e/Cgずれる。dn1×eはn1個の電子によって単電子島1Aに誘起される電荷量、Cgは単電子トランジスタ1のゲート容量である。
【0032】
▲4▼(t:t3〜t4)スイッチ8によって出力端子5をコントロールゲート電極CGに接続しVcg=Voutとする。
入力電圧Vinが図8(b)に示す「A」をとるとき、出力電圧Voutは信号Hとなり、コントロールゲート電極CGによるポテンシャルの壁が下がり、サイドゲート素子SGに蓄えられた電子が一部放出され、単電子トランジスタ1のドレイン電流Idの周期位相がずれる。その結果、出力電圧Voutが信号Lとなると、コントロールゲート電極CGによるポテンシャルの壁が上昇し、電子の放出が止まってn=n2となり、周期位相のシフトも止まる。このときの単電子トランジスタ1のドレイン電流Idの特性は図8(c)に示すように位相がdn2×e/Cgシフトしており、入力電圧Vinが「A」のときに出力がLをとるようになる。ここで、dn2×eはn2個の電子によって単電子島1Aに誘起される電荷量、Cgは単電子トランジスタ1のゲート容量である。
【0033】
一方、入力電圧Vinが図8(b)に示す「B」をとるとき、出力電圧Voutは信号Lとなり低い値をとるので、コントロールゲート電極CGによるポテンシャルの壁が形成されたままになる。このため、サイドゲート素子SGに蓄積された電子は変化せず、ドレイン電流Idの周期位相も変化しない。よって、出力はLで一定である。
【0034】
▲5▼(t:t4〜t5)初期設定(コントロールゲート電圧Vcg=Vcg0、サイドゲート電圧Vsg=Vsg0)に戻す。しかし、サイドゲート素子SGに蓄積された電子はコントロールゲート電極CGによるポテンシャルの壁によって変化しないので、▲4▼での周期位相はそのまま保持される。
【0035】
これらの操作により、どのような入力電圧Vinに対しても、フィードバックを行った瞬間に、出力電圧VoutがLとなるように単電子トランジスタ1のドレイン電流Idの周期位相が制御される。この制御にあたって、位相シフト量が単電子トランジスタ1毎に異なっていたとしても、サイドゲート素子SGに蓄積された電子による位相のシフト量は、コントロールゲート電極CGによるサイドゲート素子SGのON/OFFで調整されるので、位相制御時の電圧Vsg0,Vsg1,Vcg0,Voutはそれぞれ一定の値でよい。このため、電圧Vsg0,Vsg1,Vcg0のそれぞれを各単電子トランジスタ1の間で共通にできるので、回路構成を簡素化することが可能となる。
また、サイドゲート素子SGは、エンハンスメント形またはディプレッション形のいずれであってもよい。エンハンスメント形の場合、初期設定において、コントロールゲート電圧Vcg0をゼロとすることができる。上述したように位相制御後は初期設定に戻すので、コントロールゲート電極CGを接地端子に接続しておけばよく、従来のように特別な電圧を印加し続けなくても、制御後の周期位相が保持される。
【0036】
なお、図5に示したコントロールゲート電極CGに接続されるスイッチ8はFETなどで構成することができ、一例として図9に示すようなCMOS−FETを加えた回路構成で可能となる。この場合、CMOSの入力電圧Vswitchでコントロールゲート電極CGに接続される端子が選択される。
また、単電子トランジスタ1と負荷抵抗6とからなる直列接続体への電圧の印加は図5に示したものには限定されず、例えば単電子トランジスタ1のドレイン電極Dが負荷抵抗6を介して接地端子3に接続され、ソース電極Sが電源端子2に接続される構成としてもよい。
【0037】
(第2の実施の形態)
本発明の第2の実施の形態に係る自動位相制御単電子トランジスタ素子は、出力振幅と入力振幅との比によって決まる電圧利得が制限されることなく、出力振幅を大きくできるようにしたものである。図10はその全体構成を示す回路図、また図11はその一部の構成を示す回路図である。これらの図では、図5と同一の構成要素を、図5と同一の符号で示している。
本実施の形態は、第1の実施の形態において、負荷抵抗6に代えて負荷素子として定電流源16を用い、この定電流源16の一端と単電子トランジスタ1のドレイン電極Dとの間に第2の電界効果トランジスタを直列に接続したものであり、図11に示すような構成を有している。ここでは第2の電界効果トランジスタの一例として、MOS(Metal Oxide Semiconductor)を用いた回路を考える。
【0038】
すなわち、単電子トランジスタ1のドレイン電極DがMOS−FET9のソース電極(MOS−S)に接続され、MOS−FET9のドレイン電極(MOS−D)が定電流源16の一端に接続されている。MOS−FET9のゲート電極(MOS−G)に、バイアス電圧端子10が接続され、定電流源16の他端に、電圧Vddを印加する電源端子2が接続され、単電子トランジスタ1のソース電極Sに、接地端子3が接続されている。単電子トランジスタ1のゲートGが入力端子4となり、MOS−FET9と定電流源16との接続点が出力端子5となる。なお、バイアス電圧端子10は電圧Vggを印加する定電圧源に接続されている。この構成は、H.Inokawa et al.,Japanese Journal Applied Physics 41(2002)2566に記載されている。
【0039】
MOS−FET9をオン状態にする閾値電圧をVthとすると、MOS−FET9のゲート電圧Vggに対し、MOS−FET9のソース電圧はVgg−Vthとなる。MOS−FET9のソース電圧はドレイン電圧(出力電圧Vout)の影響をほとんど受けないので、ソース電圧はVgg−Vthにほぼ固定される。単電子トランジスタ1のドレイン電圧はMOS−FET9のソース電圧Vgg−Vthに等しく、単電子トランジスタ1のソース電圧はゼロであるから、単電子トランジスタ1のソース・ドレイン間電圧VdsもVgg−Vthにほぼ固定される。したがって、Vgg−Vthがe/Ctotal以下となるように設定することにより、単電子トランジスタ1においてクーロンブロッケイド状態を維持することができる。
【0040】
図12(a)に単電子トランジスタ1のId−Vgs特性を示し、図12(b)に図11に示した論理回路の入出力特性(Vout−Vin特性)を示す。
単電子トランジスタ1のドレイン電流Idは、図12(a)に示すように周期的に増減する。図11における定電流源16の電流I0は、単電子トランジスタ1のドレイン電流Idの最大値より小さく、最小値より大きい値に設定される。図12(a)では、電流I0はドレイン電流Idの最大値と最小値の中間の値に設定されている。
【0041】
図12(a)において、単電子トランジスタ1のゲート・ソース間電圧Vgs(=入力電圧Vin)がV1より小さい場合、単電子トランジスタ1のドレイン電流Idは定電流源の電流I0よりも小さいため、図12(b)に示すようにMOS−FET9のドレイン電圧(=出力電圧Vout)は電源電圧Vddとほぼ等しくなる。このとき、単電子トランジスタ1のソース・ドレイン間電圧Vdsは出力電圧Vout=Vddの影響をほとんど受けず、ほぼVgg−Vth(<e/Ctotal)のままであるので、ドレイン電流Idの少ない状態(クーロンブロッケイド状態)は維持される。
また、図12(a)において、Vgs(=Vin)がV1より大きくなると、IdはI0よりも大きくなりうるため、図12(b)に示すようにMOS−FET9のドレイン電圧(=Vout)はソース電圧Vgg−Vthとほぼ等しくなる。したがって、V1の前後で出力電圧Voutはハイレベルからローレベルに切り替わる。
【0042】
また、図12(a)において、Vgs(=Vin)がV2より大きくなると、図12(b)に示すように、再びMOS−FET9のドレイン電圧(=Vout)は電源電圧Vddとほぼ等しくなる。したがって、V2の前後で出力電圧Voutはローレベルからハイレベルに切り替わる。
以後これを繰り返し、V3,・・・,V11の前後で出力電圧Voutがハイレベルからローレベルに切り替わり、V4,・・・,V12の前後で出力電圧Voutがローレベルからハイレベルに切り替わる。
したがって、図11に示した論理回路は、入力電圧VinとしてゼロからV2までの間を利用すれば、2値のインバータとして機能する。
【0043】
また、この論理回路では、出力電圧Voutが電源電圧Vddに等しいハイレベルの状態でも、単電子トランジスタ1のソース・ドレイン間電圧VdsはほぼVgg−Vthのままであり、ドレイン電流Idの少ない状態(クーロンブロッケイド状態)が維持される。よって、電源電圧Vddを大きくして、ハイレベルの電圧Vddとローレベルの電圧Vgg−Vthとの差である出力振幅を大きくすることができる。このように出力振幅を大きくするために電源電圧Vddを大きくしても、単電子トランジスタ1のドレイン電圧はVgg−Vthにほぼ固定される。このため、出力振幅と入力振幅との比によって決まる電圧利得は、単電子島1Aの電位に対する負帰還作用によってCg/Cdに制限されることはない。ここに、Cgはゲートキャパシタの容量であり、Cdはドレイン電極Dのトンネル接合の容量である。
【0044】
なお、MOS−FET9はエンハンスメント形またはディプレッション形のいずれであってもよい。エンハンスメント形の場合、MOS−FET9のゲート電極は、MOS−FET9をオン状態にする閾値電圧Vthだけソース電極の電圧より高い電圧を印加するバイアス電圧端子10に接続される構成となる。一方、ディプレッション形では、ゲート電極に接続されるバイアス電圧端子10が接地端子であってもよい。この場合、独自にバイアス電圧端子10を設ける必要がなくなる。
【0045】
また、本実施の形態では、負荷素子として定電流源16を用いている。定電流源16は、内部抵抗が高く、ゼロ近傍から電源端子2の電圧までの広い電圧範囲を出力できるので、出力振幅および電圧利得を大きくすることができる。また、負荷素子として、ゲート電極・ソース電極間を短絡して一端とし、ドレイン電極を他端としたディプレッション形MOS−FETを用いてもよい。このディプレッション形MOS−FET9は擬似的な定電流源として動作するので、定電流源を用いた場合と同様に、電圧利得などを大きくすることができる。
【0046】
図10に示すように、本実施の形態は、上述した図11に示した構成に加え、単電子トランジスタ1の単電子島1Aに容量的に接合されたサイドゲート素子SGと、このサイドゲート素子SGのコントロールゲート電極CGに電源端子7と出力端子5とを選択的に接続するスイッチ8とからなる構成を有している。この構成により、第1の実施の形態と同様にして、単電子トランジスタ1の位相制御を行うことができる。ただし、出力電圧Voutとなる電源電圧Vddは、サイドゲート素子SGのコントロールゲート電極CGによるポテンシャルの壁を十分に下げることができる程度に設定し、Vgg−Vthは逆に、コントロールゲート電極CGによるポテンシャルの壁が十分に高くなるように設定する必要がある。
【0047】
以下、図13および図14を参照し、単電子トランジスタ1の位相制御の方法について説明する。図13には、サイドゲート素子SGのコントロールゲート電圧Vcg、サイドゲート電圧Vsg、サイドゲート素子SGに蓄積される電子数n、出力電圧Voutの時間変化を示す。また図14には、入力電圧Vinに対する単電子トランジスタ1のドレイン電流Idおよび出力電圧Voutの特性を示す。
【0048】
▲1▼(t:t0〜t1)初期設定。コントロールゲート電極CGにコントロールゲート電圧VcgとしてVcg0、サイドゲート素子SGの一端にサイドゲート電圧VsgとしてVsg0を印加する。この状態ではコントロールゲート電極CGによってサイドゲート素子SGにポテンシャルの壁が生じている。サイドゲート素子SGには電子が存在しないのでn=0である。
【0049】
▲2▼(t:t1〜t2)サイドゲート電圧VsgとしてVsg1(<Vsg0)を印加し、サイドゲート素子SGに電子を発生させることでn=n0となる。これにより、単電子トランジスタ1のドレイン電流Idの周期位相が図14(a)に示すようにdn0×e/Cgずれる。dn0×eはn0個の電子によって単電子島1Aに誘起される電荷量、Cgは単電子トランジスタ1のゲート容量である。
【0050】
▲3▼(t:t2〜t3)サイドゲート電圧Vsgとして再びVsg0を印加し、コントロールゲート電極CGによるポテンシャルの壁を形成する。これにより、サイドゲート素子SGにn1個の電子が蓄積される。その結果、単電子トランジスタ1のドレイン電流Idの周期位相が図14(b)に示すようにdn1×e/Cgずれる。dn1×eはn1個の電子によって単電子島1Aに誘起される電荷量、Cgは単電子トランジスタ1のゲート容量である。
【0051】
▲4▼(t:t3〜t4)スイッチ8によって出力端子5をコントロールゲート電極CGに接続しVcg=Voutとする。
入力電圧Vinが図14(b)に示す「A」をとるとき、出力電圧VoutがVddという高い電圧(信号Hと表現する)となり、コントロールゲート電極CGによるポテンシャルの壁が下がり、サイドゲート素子SGに蓄えられた電子が一部放出され、単電子トランジスタ1のドレイン電流Idの周期位相がずれる。その結果、出力電圧VoutがVdd−Vthという低い電圧(信号Lと表現する)となると、コントロールゲート電極CGによるポテンシャルの壁が上昇し、電子の放出が止まってn=n2となり、周期位相のシフトも止まる。このときの単電子トランジスタ1のドレイン電流Idの特性は図14(c)に示すように位相がdn2×e/Cgシフトしており、入力電圧Vinが「A」のときに出力がLをとるようになる。ここで、dn2×eはn2個の電子によって単電子島1Aに誘起される電荷量、Cgは単電子トランジスタ1のゲート容量である。
【0052】
一方、入力電圧Vinが図14(b)に示す「B」をとるとき、出力電圧VoutはLとなり低い値をとるので、コントロールゲート電極CGによるポテンシャルの壁が形成されたままになる。このため、サイドゲート素子SGに蓄積された電子は変化せず、ドレイン電流Idの周期位相も変化しない。よって、出力はLで一定である。
【0053】
▲5▼(t:t4〜t5)初期設定(コントロールゲート電圧Vcg=Vcg0、サイドゲート電圧Vsg=Vsg0)に戻す。しかし、サイドゲート素子SGに蓄積された電子はコントロールゲート電極CGによるポテンシャルの壁によって変化しないので、▲4▼での周期位相はそのまま保持される。
【0054】
これらの操作により、どのような入力電圧Vinに対しても、フィードバックを行った瞬間に、出力電圧VoutがLとなるように単電子トランジスタ1のドレイン電流Idの周期位相が制御される。この制御にあたって、位相シフト量が単電子トランジスタ1毎に異なっていたとしても、サイドゲート素子SGに蓄積された電子による位相のシフト量は、コントロールゲート電極CGによるサイドゲート素子SGのON/OFFで調整されるので、位相制御時の電圧Vsg0,Vsg1,Vcg0,Voutはそれぞれ一定の値でよい。このため、電圧Vsg0,Vsg1,Vcg0のそれぞれを各単電子トランジスタ1の間で共通にできるので、回路構成を簡素化することが可能となる。
また、サイドゲート素子SGは、エンハンスメント形またはディプレッション形のいずれであってもよい。エンハンスメント形の場合、初期設定において、コントロールゲート電圧Vcg0をゼロとすることができる。上述したように位相制御後は初期設定に戻すので、コントロールゲート電極CGを接地端子に接続しておけばよく、従来のように特別な電圧を印加し続けなくても、制御後の周期位相が保持される。
【0055】
また、本実施の形態では、MOS−FET9を単電子トランジスタ1に接続することによって、上述した理由から単電子トランジスタ1の動作条件とは別に出力電圧Voutを任意に設定できるので、サイドゲート素子SGを駆動するための条件を満たすことが容易になるという効果も得られる。
なお、図10に示したコントロールゲート電極CGに接続されるスイッチ8はFETなどで構成することができ、一例として図15に示すようなCMOS−FETを加えた回路構成で可能となる。この場合、CMOSの入力電圧Vswitchでコントロールゲート電極CGに接続される端子が選択される。
また、単電子トランジスタ1とMOS−FET9と定電流源16とからなる直列接続体への電圧の印加は図10に示したものには限定されず、例えば定電流源16の他端が接地端子3に接続され、単電子トランジスタ1のソース電極Sが電源端子2に接続される構成としてもよい。
【0056】
(第3の実施の形態)
本発明の第3の実施の形態に係る自動位相制御単電子トランジスタ素子は、単電子トランジスタ1の位相制御をより正確に行えるようにしたものである。図16はその全体構成を示す回路図である。この図では、図10と同一の構成要素を、図10と同一の符号で示している。
【0057】
本実施の形態では、チャネルが直列に接続された2つのFETによってサイドゲート素子SGAが構成されている。このサイドゲート素子SGAのチャネルは、単電子トランジスタ1の単電子島1Aに容量的に接合されている。単電子トランジスタ1から離れた方のFET(第1の電界効果トランジスタ)のコントロールゲート電極CG1には、スイッチ8によって、コントロールゲート電圧Vcg0を印加する電源端子7と出力端子5とに選択的に接続される。また、単電子トランジスタ1から近い方のFET(第3の電界効果トランジスタ)のコントロールゲート電極CG2には、電源端子7Aを介して一定電圧を印加する定電圧源が接続されている。
【0058】
単電子トランジスタ1およびサイドゲート素子SGAのデバイス構造の一例を図17に示す。サイドゲート素子SGAの上部に、絶縁膜25を挟んで、2つのコントロールゲート電極CG1,CG2が並んで形成されている。このようにサイドゲート素子SGAを2つのゲート電極をもつFETによって構成してもよい。
【0059】
コントロールゲート電極CG1と単電子島1Aとには多少なりとも電気的な容量接合があり、コントロールゲート電極CG1も単電子トランジスタ1から見てゲート電極として働く。このため、スイッチ8によって出力端子5をコントロールゲート電極CG1に接続したとき、出力電圧Voutの変化が単電子トランジスタ1のドレイン電極Idを変化させるので、ドレイン電極Idの周期位相のフィードバック制御が正確に行われなくなる可能性がある。そこで、コントロールゲート電極CG2に一定電圧を印加することによって、コントロールゲート電極CG1と単電子島1Aとの電気的な容量接合を弱める。これにより、出力電圧Voutの影響をなくし、位相制御を正確に行うことができる。
【0060】
また、サイドゲート素子SGにおける電子の蓄積は、サイドゲート電圧Vsg、コントロールゲート電圧Vcgおよび単電子トランジスタ1のゲート電極Gに印加される入力電圧Vinによって決まる。ここで、電圧VsgおよびVcgはゲート電極Gに印加される入力電圧Vinを基準にして相対的に決める必要がある。しかし、入力電圧Vinは単電子トランジスタ1が適切に動作するように設定されるので、この入力電圧inを基準にして決めなければならない電圧Vsg,Vcgの自由度は小さい。そこで、コントロールゲート電極CG2に一定電圧を印加すると、コントロールゲート電極CG2に印加される電圧を基準にして電圧Vsg,Vcgを決めることができるので、電圧Vsg,Vcgの自由度が大きくなる。よって、サイドゲート素子SGに蓄積される電子数を、より任意にコントロールできるようになる。なお、図16には第2の実施の形態のように単電子トランジスタ1と定電流源16との間にMOS−FET9を直列に接続した構成を示したが、第1の実施の形態のようにMOS−FET9を含まない構成であってもよい。また、後述する第4〜第7の実施の形態に、2つのFETを含むサイドゲート素子SGAを適用してもよい。
【0061】
(第4の実施の形態)
第1〜第3の実施の形態では、サイドゲート素子SGのキャリアとして電子を用いる例を説明したが、キャリアとして正孔を用いることもできる。この場合、サイドゲート素子SGおよびコントロールゲート電極CGへの印加電圧Vsg,Vcg,Voutは、キャリアが電子の場合と逆符合になる。図18および図19に、正孔がサイドゲートSGに蓄積されて位相が変化する原理を示す。コントロールゲート電極CGに印加する電圧Vcg,Voutが逆符号となるので、フィードバック動作により出力電圧VoutがLのとき、Hとなるように単電子トランジスタ1のドレイン電流Idの周期位相が制御されることになる。
【0062】
(第5の実施の形態)
本発明の第5の実施の形態に係る自動位相制御単電子トランジスタ素子は、所定の入力電圧Vinに対する出力電圧VoutのLまたはHの状態を選択的に設定できるようにしたものである。図20は、その全体構成を示す回路図である。この図では、図10と同一の構成要素を、図10と同一の符号で示している。
本実施の形態では、単電子トランジスタ1の単電子島1Aに、電子がキャリアのサイドゲート素子SG1と、正孔がキャリアのサイドゲート素子SG2とが容量的に接合されている。電子がキャリアのサイドゲート素子SG1はNチャネルFETで、また正孔がキャリアのサイドゲート素子SG2はPチャネルFETで構成される。なお、単電子トランジスタ1およびサイドゲート素子SG1,SG2のデバイス構造の一例を図21に示す。
【0063】
また、図20に示すように、サイドゲート素子SG1,SG2のコントロールゲート電極CG1,CG2は、それぞれスイッチ81,82によって、コントロールゲート電圧Vcg0を印加する電源端子7と出力端子5とに選択的に接続される。
所定の入力電圧Vinに対して出力電圧VoutとしてLが望ましいときには、スイッチ81によって出力端子5をコントロールゲート電極CG1に接続し、出力を電子キャリアのサイドゲート素子SG1にフィードバックする。逆にHが望ましいときには、スイッチ82によって出力端子5をコントロールゲート電極CG2に接続し、出力を正孔キャリアのサイドゲート素子SG2にフィードバックする。これにより、LまたはHの状態を選択的に設定することができる。
なお、図20には第2の実施の形態のように単電子トランジスタ1と定電流源16との間にMOS−FET9を直列に接続した構成を示したが、第1の実施の形態のようにMOS−FET9を含まない構成であってもよい。
【0064】
(第6の実施の形態)
本発明の第6の実施の形態に係る自動位相制御単電子トランジスタ素子は、単電子トランジスタ1とサイドゲート素子SGとからなるSG−SETを複数並列に接続したものであり、出力電圧VoutがHとなるようにすべてのSG−SETをフィードバック制御することができる。
【0065】
図22は、その一構成例を示す回路図である。この図では、図10と同一の構成要素を、図10と同一の符号で示している。
単電子トランジスタ11とサイドゲート素子SG1とからSG−SET1が構成され、サイドゲート素子SG1のコントロールゲート電極CG1がスイッチ81を介して出力端子5に接続される。また、単電子トランジスタ11に対して並列に接続された単電子トランジスタ12とサイドゲート素子SG2とからSG−SET2が構成され、サイドゲート素子SG2のコントロールゲート電極CG2がスイッチ82を介して出力端子5に接続される。なお、サイドゲート素子SG1,SG2のキャリアが共に正孔であるものとする。
【0066】
この構成例の場合、2つのSG−SET1,2の相対的な位相状態によって論理関数が変わる。基準の位相状態として図23(a),(b)となるような状態をそれぞれ位相が0°,180°として考えると、2つのSG−SET1,2は合計4つの位相状態を取り得る。そして、それぞれの位相状態での論理関数は図24(a)〜(d)に示すようになる。演算表上部の括弧内は(SG−SET1の位相、SG−SET2の位相)を示している。
この構成例では、いずれの位相状態でも、2つの入力電圧Vin1,Vin2に対し、ある1つの組み合わせのときのみ出力電圧VoutがHとなる。例えば、2つのSG−SET1,2の位相状態が(0°、0°)のときには、入力電圧Vin1,Vin2が共にLのときのみ出力電圧VoutがHとなる。
【0067】
よって、入力電圧Vin1,Vin2を共にLとし、正孔キャリアの各サイドゲート素子SG1,SG2に出力電圧Voutをフィードバックすると、出力電圧VoutがHとなるように、2つのSG−SET1,2の位相関係が(0°、0°)にコントロールされる。これは、単電子トランジスタ11,12の単電子島1Aとサイドゲート素子SG1,SG2との接合容量をそれぞれ構造的に変えておくと、サイドゲート素子SG1,SG2に蓄積される電荷量が同じでもフィードバックによる位相シフトが2つのSG−SET1,2で異なるので、すべての位相パターンが得られるという特徴を利用することで可能となる。
【0068】
つまり、出力電圧VoutがHとなる入力電圧Vin1,Vin2を印加し、出力電圧Voutをフィードバックすることにより、同じ回路構成で4つの論理関数を任意に変えることができる。
また、ある特定の2つの入力に対し出力がHとなるように回路を構成することができるので、特定の入力情報を記憶する回路であるとも言える。これは素子数が増えても、特定の入力信号の組み合わせに対してのみ出力がHとなるという任意の論理関数に対して有効な方法である。
図22には第2の実施の形態のように単電子トランジスタ11,12と定電流源16との間にMOS−FET9を直列に接続した構成を示したが、第1の実施の形態のようにMOS−FET9を含まない構成であってもよい。
なお、図22において、キャリアが電子のサイドゲート素子SG1,SG2を用いてSG−SET1,2を構成した場合、SG−SET1,2の単電子トランジスタ11,12の位相状態の指定について考慮しなければ、ある特定の入力信号では必ず出力がLとなるような制御は可能である。
【0069】
(第7の実施の形態)
本発明の第7の実施の形態に係る自動位相制御単電子トランジスタ素子は、単電子トランジスタ1とサイドゲート素子SGとからなるSG−SETを複数直列に接続したものであり、出力電圧VoutがLとなるようにすべてのSG−SETをフィードバック制御することができる。
【0070】
図25は、その一構成例を示す回路図である。この図では、図10と同一の構成要素を、図10と同一の符号で示している。
単電子トランジスタ11とサイドゲート素子SG1とからSG−SET1が構成され、サイドゲート素子SG1のコントロールゲート電極CG1がスイッチ81を介して出力端子5に接続される。また、単電子トランジスタ11に対して直列に接続された単電子トランジスタ12とサイドゲート素子SG2とからSG−SET2が構成され、サイドゲート素子SG2のコントロールゲート電極CG2がスイッチ82を介して出力端子5に接続される。
【0071】
サイドゲート素子SG1,SG2のキャリアが共に正孔であるとき、図24に示した入力電圧Vin1,Vin2の組み合わせに対してのみ、出力電圧VoutがLとなるように位相が制御される。
図25には第2の実施の形態のように単電子トランジスタ11と定電流源16との間にMOS−FET9を直列に接続した構成を示したが、第1の実施の形態のようにMOS−FET9を含まない構成であってもよい。
なお、図25において、キャリアが電子のサイドゲート素子SG1,SG2を用いてSG−SET1,2を構成した場合、SG−SET1,2の単電子トランジスタ11,12の位相状態の指定について考慮しなければ、ある特定の入力信号では必ず出力がHとなるような制御は可能である。
【0072】
(その他)
上述した第1〜第7の実施の形態においては、図2、図17および図21に示したように、単電子トランジスタ1とサイドゲート素子SGとなるMOS−FETのチャネルとが同一平面(同一シリコン層)となる構成としている。この構成では、単電子トランジスタ1とサイドゲート素子SGとなるMOS−FETの双方を単結晶シリコンで作製できるので、デバイスとしての特性の制御性と再現性が高い。しかし、この構成は必須ではない。例えば、サイドゲート素子SGとなるMOS−FETを多結晶シリコンやアモルファスシリコン等からなる所謂TFTで代用することも可能である。この場合は、単電子トランジスタ1と同時にTFTを作製する必要がないので、これらの相対的な位置関係も自由度が高まり、同一平面上にある必要性もない。例えば、サイドゲート素子SGの端を単電子トランジスタ1となるシリコン細線上に重なる様に作製することもできる。
【0073】
また、ここではシリコンを材料として構成する例を示したが、GaAsやカーボンナノチューブその他の半導体を用いて単電子トランジスタ1やFETを形成してよいことは言うまでもない。また、単電子トランジスタ1は金属などで形成してもよいことは言うまでもない。
【0074】
【発明の効果】
以上説明したように、本発明によれば、単電子トランジスタのドレイン電流の周期位相のばらつきを一律に制御することができる。この際、各単電子トランジスタの位相状態を予め知る必要がない。また、単電子トランジスタの位相は制御後も保持され、余計な電源が不要となる。よって、単電子トランジスタの位相制御を簡単な構成で容易に行えるので、多数の単電子トランジスタが使用される集積回路が実現可能となる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係る自動位相制御単電子トランジスタ素子の要部構成を示す回路図である。
【図2】単電子トランジスタおよびサイドゲート素子の構造の一例を示す図であり、(a)は平面透視図、(b)はIIb−IIb′線方向断面図、(c)はIIc−IIc′線方向断面図である。
【図3】図2(b)での電子に対するエネルギーバンドダイアグラムである。
【図4】サイドゲート素子での電荷蓄積によって起こる単電子トランジスタのゲート・ソース間電圧に対するドレイン電流の周期位相の変化を示す図である。
【図5】本発明の第1の実施の形態に係る自動位相制御単電子トランジスタ素子の全体構成を示す回路図である。
【図6】図5に示した自動位相制御単電子トランジスタ素子の特性を示す図である。
【図7】図5に示した自動位相制御単電子トランジスタ素子の位相制御時の特性を示す図である。ここで、(a)にはサイドゲート素子のコントロールゲート電圧、(b)にはサイドゲート電圧、(c)にはサイドゲート素子に蓄積される電子数、(d)には出力電圧を示している。
【図8】入力電圧に対する単電子トランジスタのドレイン電流および出力電圧の特性を示す図である。
【図9】図5におけるスイッチの一構成例を示す回路図である。
【図10】本発明の第2の実施の形態に係る自動位相制御単電子トランジスタ素子の全体構成を示す回路図である。
【図11】図10に示した自動位相制御単電子トランジスタ素子の一部の構成を示す回路図である。
【図12】(a)は単電子トランジスタのId−Vgs特性を示す図であり、(b)は図11に示した論理回路の入出力特性(Vout−Vin特性)を示す図である。
【図13】図10に示した自動位相制御単電子トランジスタ素子の位相制御時の特性を示す図である。ここで、(a)にはサイドゲート素子のコントロールゲート電圧、(b)にはサイドゲート電圧、(c)にはサイドゲート素子に蓄積される電子数、(d)には出力電圧を示している。
【図14】入力電圧に対する単電子トランジスタのドレイン電流および出力電圧の特性を示す図である。
【図15】図10におけるスイッチの一構成例を示す回路図である。
【図16】本発明の第3の実施の形態に係る自動位相制御単電子トランジスタ素子の全体構成を示す回路図である。
【図17】単電子トランジスタおよびサイドゲート素子の構造の一例を示す図であり、(a)は平面透視図、(b)はXVIIb−XVIIb′線方向断面図である。
【図18】正孔に対するエネルギーバンドダイアグラムである。
【図19】サイドゲート素子での正孔蓄積によって起こる単電子トランジスタのゲート・ソース間電圧に対するドレイン電流の周期位相の変化を示す図である。
【図20】本発明の第5の実施の形態に係る自動位相制御単電子トランジスタ素子の全体構成を示す回路図である。
【図21】単電子トランジスタおよびサイドゲート素子の構造の一例を示す平面透視図である。
【図22】本発明の第6の実施の形態に係る自動位相制御単電子トランジスタ素子の全体構成を示す回路図である。
【図23】単電子トランジスタのドレイン電流の周期位相の定義を示す図である。
【図24】図22に示した自動位相制御単電子トランジスタ素子の論理値表を示す図である。
【図25】本発明の第7の実施の形態に係る自動位相制御単電子トランジスタ素子の全体構成を示す回路図である。
【図26】一般的な単電子トランジスタの等価回路を示す図である。
【図27】単電子トランジスタのドレイン電流のゲート・ソース間電圧依存性を示す図である。
【図28】単電子トランジスタを用いた抵抗負荷型のインバータの構成を示す回路図である。
【図29】ドレイン電流の位相制御が可能な従来の単電子トランジスタの構成を示す回路図である。
【図30】位相制御前後のドレイン電流のゲート・ソース間電圧依存性を示す図である。
【符号の説明】
1,11,12…単電子トランジスタ、1A…単電子島、2,7,7A…電源端子、3…接地端子、4,41,42…入力端子、5…出力端子、6…負荷抵抗、8,81,82…スイッチ、9…MOS−FET、10…バイアス電圧端子、16…定電流源、21…基板、22,25,25A,25B…絶縁膜、23…細線チャネル、26…上部電極、D…ドレイン電極、G…ゲート電極、S…ソース電極、Cd,CS…トンネル接合の容量、Cg…ゲートキャパシタの容量、Csg,Csg1,Csg2,…サイドゲートキャパシタの容量、CG,CG1,CG2…ゲートコントロール電極、Id…ドレイン電流、SG,SG1,SG2,SGA…サイドゲート素子、Vcg…コントロールゲート電圧、Vdd…電源電圧、Vgg…バイアス電圧、Vgs…ゲート・ソース間電圧、Vin,Vin1,Vin2,…入力電圧、Vout…出力電圧、Vsg…サイドゲート電圧、Vth…閾値電圧。
Claims (6)
- 単電子島とそれぞれトンネル接合を介して接続されたソース電極およびドレイン電極と、前記単電子島に容量接合されたゲート電極とを有する単電子トランジスタと、
この単電子トランジスタのソース電極およびドレイン電極の一方に一端が接続された負荷素子と、
前記単電子トランジスタのソース電極およびドレイン電極の他方と前記負荷素子の他端との間に電圧を印加する電源と、
前記単電子トランジスタの単電子島にチャネルが容量接合された第1の電界効果トランジスタと、
この第1の電界効果トランジスタのゲート電極と前記負荷素子の一端との間に接続されたスイッチ素子と
を備えたことを特徴とする自動位相制御単電子トランジスタ素子。 - 請求項1に記載された自動位相制御単電子トランジスタ素子において、
前記単電子トランジスタのソース電極およびドレイン電極の一方と前記負荷素子の一端とは、第2の電界効果トランジスタを介して接続されていることを特徴とする自動位相制御単電子トランジスタ素子。 - 請求項1または2に記載された自動位相制御単電子トランジスタ素子において、
前記単電子トランジスタのゲート電極と前記第1の電界効果トランジスタのチャネルとは、第3の電界効果トランジスタのチャネルを介して接続され、
この第3の電界効果トランジスタのゲート電極は、定電圧源に接続されることを特徴とする自動位相制御単電子トランジスタ素子。 - 請求項1〜3のいずれか1項に記載された自動位相制御単電子トランジスタ素子において、
前記第1の電界効果トランジスタは、少なくとも1つの正孔キャリアの電界効果トランジスタと、少なくとも1つの電子キャリアの電界効果トランジスタとからなり、
前記正孔キャリアの電界効果トランジスタおよび前記電子キャリアの電界効果トランジスタのゲート電極のそれぞれと前記負荷素子の一端との間にスイッチ素子が設けられていることを特徴とする自動位相制御単電子トランジスタ素子。 - 請求項1または2に記載された自動位相制御単電子トランジスタ素子において、
前記単電子トランジスタが複数並列に接続され、
前記単電子トランジスタのそれぞれに対し、前記単電子島にチャネルが容量接合された第1の電界効果トランジスタと、この第1の電界効果トランジスタのゲート電極と前記負荷素子の一端との間に接続されたスイッチ素子とが設けられていることを特徴とする自動位相制御単電子トランジスタ素子。 - 請求項1または2に記載された自動位相制御単電子トランジスタ素子において、
前記単電子トランジスタが複数直列に接続され、
前記単電子トランジスタのそれぞれに対し、前記単電子島にチャネルが容量接合された第1の電界効果トランジスタと、この第1の電界効果トランジスタのゲート電極と前記負荷素子の一端との間に接続されたスイッチ素子とが設けられていることを特徴とする自動位相制御単電子トランジスタ素子。
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