JP2004279686A - 表示装置 - Google Patents

Abstract

【課題】開口率を低下させることなく装置全体の集積度を向上させた、低解像度の画像データに基づき高精細な画像を表示する表示装置を提供する。
【解決手段】本表示装置におけるアクティブマトリクス基板は、駆動回路一体型ポリシリコン薄膜トランジスタ基板であり、複数の画素を含む画面メモリアレイ１０１と、各走査信号線およびその駆動回路と、各データ信号線およびその駆動回路と、画素の表示データを読み出す画面メモリ読み出し部１０６と、当該表示データを一時的に保持する表示データ保持部１０７と、読み出された表示データをデータ処理するデータプロセッサ１１１と、処理された表示データを再び書き込む表示データ書き込み部１１２とを備える。この構成により低解像度の画像データが入力される場合、所定のデータ処理により高解像度の画像データが生成され表示される。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリクス型液晶パネルやＥＬ（ＥｌｅｃｔｒｏｎｉｃＬｕｍｉｎｅｓｃｅｎｃｅ）ディスプレイ等の表示装置に関し、より詳しくは外部より入力される画像データよりも高精細な画像表示を行う表示装置に関する。
【０００２】
【従来の技術】
従来より、液晶パネル等のアクティブマトリクス型画像表示装置は、１画素毎に静電容量を有しているためメモリ機能を持つことが知られており、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）としても用いることが可能である。従来のアクティブマトリクス型画像表示装置には、このメモリ機能に基づく表示データの読み出し機能を有することにより、その機能性がさらに高められているものがある。
【０００３】
このような読み出し記憶機能を有する装置として、例えば特開昭５８−６４６９９号公報では、データ線を読み出し期間前に充電（プリチャージ）しておき、読み出し時には充電状態を保持しているか、または放電している状態かのいずれの状態にあるかの判定を行う装置が開示されている。
【０００４】
また、例えば特開昭５９−５３８９２号公報では、画像データを画素容量に一旦蓄積した後に読み出す機能を有する表示装置が開示されている。この装置における画素電極に蓄積されたデータを読み出すための手段は、画素電極に蓄積されたデータを増幅する手段と、当該増幅手段により増幅されたデータを読み出す手段と、当該増幅手段により増幅されたデータを画素電極に帰還する手段とを含むことを特徴としている。
【０００５】
さらに、例えば特開平４−６０５８１号公報では、画像データを画素容量に一旦蓄積した後に読み出し、データ処理した後に再表示する表示装置が開示されている。この液晶表示装置にはリフレッシュ制御回路が内蔵されているため、新たにデータを書き換える必要のない静止画像等を表示する場合には、外部から画像信号を常に供給する必要がなくなる。この構成により低価格なシステムが実現されている。
【０００６】
さらにまた、例えば特開平１０−２２２１３６号公報では、静止画表示時にドレインドライバを停止させる手段と、読み出された画像信号の極性を反転する極性反転手段を含む画像信号のレベル変換手段とを備える表示装置が開示されている。
【０００７】
また、特開平１１−２３７６４５号公報では、光照射によりスイッチング素子のリーク電流が増加することを利用し、検出された画素の電荷変化に基づき、画像信号をデータ変換して再表示する液晶表示装置が開示されている。この表示装置では、新たなセンサ素子を設けることなく、画面全体がイメージセンサとして機能する。
【０００８】
さらにまた、特開２００１−１００６９０号公報では、低解像度画像などの情報量の少ない画像信号に基づき、より高精細な画像を表示できる表示装置が開示されている。この表示装置は主画素と副画素とを有しており、主画素を形成する主画素形成部と副画素を形成する副画素形成部とは、表示部を構成する基板上にマトリクス状に配置される。主画素形成部は、データ信号線と走査信号線との交差箇所に配置されており、データ信号線および走査信号線に接続されるトランジスタ等からなるスイッチング手段により電圧を印加される。また、副画素形成部は、所定の演算回路を含んでおり、当該演算回路は、近傍に配置された主画素形成部および他の副画素形成部へ印加される電圧信号を補助信号線を介して受けとり、主画素による表示を補間するような印加電圧を出力するように、論理演算または数値演算を行う。この演算回路からの出力電圧は、副画素形成部の画素電極に印加される。このことにより主画素による表示が補間され、より高精細な画像が表示される。
【０００９】
【特許文献１】
特開昭５８−６４６９９号公報
【特許文献２】
特開昭５９−５３８９２号公報
【特許文献３】
特開平４−６０５８１号公報
【特許文献４】
特開平１０−２２２１３６号公報
【特許文献５】
特開平１１−２３７６４５号公報
【特許文献６】
特開２００１−１００６９０号公報
【００１０】
【発明が解決しようとする課題】
以上のような従来の表示装置における画像処理（データプロセッシング）は、外部のメモリと外部のデータ処理チップとにより行われる。典型的には従来の表示装置に備えられる、データ信号線駆動回路、走査信号線駆動回路、画素形成部、主メモリ、およびデータプロセッシング回路は、別々の基板または別々のチップ上に形成されるため、互いを接続する配線は基板外またはチップ外に設けられる。その結果、データ信号線の数および走査信号線の数が増加するにしたがい、基板外またはチップ外に出すこれらの（信号線）配線の数も増加するため、組み立ての手間が増大する。また、これらの信号線を基板外で接続するための端子を設ける必要が生じるため、不要な静電容量が増大し、さらに装置全体の集積度も低下する。
【００１１】
また、近年のトランジスタの特性および集積度の向上により、表示画面がより大きくかつより高解像である画像表示装置が求められており、このような表示装置に入力されるデータは非常に大きな量となっている。このため、表示装置と演算処理装置との間をデータ転送する際に用いられるデータバスがボトルネックとなることがある。また、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）等を介してデータの転送がなされる場合には、その伝送時間が長くなるとともに伝送路の使用帯域が増大し、さらにデータを記憶するため必要な記憶容量も増加する。したがって、データを圧縮した後に転送し、システムの内部で圧縮されたデータを展開して画像処理を行うなどの工夫が従来よりなされるが、根本的な解決とはならない。この点で、上述した特開２００１−１００６９０号公報に示されるように、データ量の少ない低解像度の画像データを入力し、主画素の周辺に設けられる副画素で主画素の表示を補間することにより高精細な画像の表示を実現する表示装置が好ましい。しかし、この従来の表示装置は、画素形成部の内部に回路等が形成されるため開口率が低下する。したがって、反射型液晶表示装置には適するが、透過型液晶表示装置には必ずしも適していない。
【００１２】
そこで、本発明の目的は、低解像度の画像データに基づき高精細な画像を表示する表示装置であって、開口率を低下させることなく装置全体の集積度を向上させた表示装置を提供することである。
【００１３】
【課題を解決するための手段】
第１の発明は、表示画素を形成するために入力されるデータ信号に含まれる画像データを保持可能に構成される画素形成部と、前記画素形成部に入力されるべきデータ信号を選択的に与える第１のスイッチング素子と、前記第１のスイッチング素子を介して前記画素形成部に前記データ信号を供給する第１のデータ信号線と、前記データ信号を与えることにより前記第１のデータ信号線を駆動するデータ信号線駆動回路と、前記第１のスイッチング素子を制御するための第１の走査信号を前記第１のスイッチング素子に与える第１の走査信号線と、前記第１の走査信号を与えることにより前記第１の走査信号線を駆動する第１の走査信号線駆動回路とを備えるアクティブマトリクス型の表示装置であって、
前記画素形成部で保持される画像データを前記第１のデータ信号線を介して読み出す画面メモリ読み出し手段と、
前記画面メモリ読み出し手段により読み出された画像データを一時的に保持するデータ保持手段と、
前記データ保持手段により一時的に保持された画像データに対して所定のデータ処理を行うことにより得られる画像データを出力するデータ処理手段と、
前記データ処理手段からの画像データを前記第１のデータ信号線を介して前記画素形成部に書き込むデータ書き込み手段とを備え、
前記画素形成部は、装置外部からの画像データを受け取る場合には複数のうちの所定の一部のみが表示画素を形成し、前記データ書き込み手段からの画像データを受け取る場合には前記所定の一部よりも多くが表示画素を形成することを特徴とする。
【００１４】
第２の発明は、第１の発明において、
前記データ保持手段は、
前記画像データを記憶するためのコンデンサと、
前記コンデンサに記憶されるべき画像データを選択的に与える第２のスイッチング素子と、
前記第２のスイッチング素子を介して前記コンデンサに前記画像データを供給する第２のデータ信号線と、
前記第２のスイッチング素子を制御するための第２の走査信号を前記第２のスイッチング素子に与える第２の走査信号線とを含み、
前記画面メモリ読み出し手段は、前記第２のデータ信号線を介して前記データ保持手段に前記画像データを与えるために、前記第２の走査信号を与えることにより前記第２の走査信号線を駆動する第２の走査信号線駆動回路を含むことを特徴とする。
【００１５】
第３の発明は、第２の発明において、
前記第２のデータ信号線は、前記第１のデータ信号線と同数であり、
前記第２の走査信号線は、前記第１の走査信号線よりも少ないことを特徴とする。
【００１６】
第４の発明は、第３の発明において、
前記第２の走査信号線は、２本または３本であることを特徴とする。
【００１７】
第５の発明は、第１の発明において、
前記第１の走査信号線駆動回路および前記第１のデータ信号線駆動回路の一方または双方は、装置外部からの画像データを前記画素形成部に与えるべき場合と前記データ書き込み手段からの画像データを前記画素形成部に与えるべき場合とで段数が変更可能に構成されるシフトレジスタを含む。
【００１８】
第６の発明は、第１の発明において、
前記第１の走査信号線駆動回路および前記第１のデータ信号線駆動回路の一方または双方は、装置外部からの画像データを前記画素形成部に与えるための駆動回路と、前記データ書き込み手段からの画像データを前記画素形成部に与えるための駆動回路との２系統の駆動回路からなることを特徴とする。
【００１９】
第７の発明は、第６の発明において、
前記第１の走査信号線駆動回路および前記第１のデータ信号線駆動回路の一方または双方は、前記データ書き込み手段からの画像データを前記画素形成部に与えるべき場合には装置外部からの画像データを前記画素形成部に与えるための駆動回路が停止され、装置外部からの画像データを前記画素形成部に与えるべき場合には前記データ書き込み手段からの画像データを前記画素形成部に与えるための駆動回路が停止されることを特徴とする。
【００２０】
第８の発明は、第１から第７までのいずれか１つの発明において、
前記第１の走査信号線の本数は、装置外部からの画像データを含む映像信号の走査線数よりも多くが設けられること、および／または、前記第１のデータ信号線の本数は、装置外部からの画像データを含む映像信号の一走査線あたりの画素数よりも多くが設けられることを特徴とする。
【００２１】
第９の発明は、第１から第８までのいずれか１つの発明において、
前記画素形成部および前記第１のスイッチング素子は、同一基板上に一体形成されており、
前記データ信号線駆動回路、前記第１の走査信号線駆動回路、前記画面メモリ読み出し手段、前記データ保持手段、前記データ処理手段、前記データ書き込み手段のうちの少なくとも１つは前記画素形成部近傍の前記同一基板上に一体形成されることを特徴とする。
【００２２】
第１０の発明は、第１から第９までのいずれか１つの発明において、
前記画素形成部、前記第１のスイッチング素子、前記データ信号線駆動回路、前記第１の走査信号線駆動回路、前記画面メモリ読み出し手段、前記データ保持手段、前記データ処理手段、前記データ書き込み手段は、６００℃以下の低温プロセスで形成された半導体素子を含むことを特徴とする。
【００２３】
第１１の発明は、第１から第１０までのいずれか１つの発明において、
前記画素形成部は、液晶素子またはＥＬ素子を含むことを特徴とする。
【００２４】
【発明の実施の形態】
以下、添付図面を参照して本発明の各実施形態について説明する。
【００２５】
（第１の実施形態）
本実施形態に係る表示装置であるアクティブマトリクス型画像表示装置の構成につき、図１を参照して説明する。図１は、本実施形態に係る表示装置におけるアクティブマトリクス基板の構成を示す模式図である。このアクティブマトリクス基板は、複数の画素を含む表示部を構成する画面メモリアレイ（表示部）１０１と、第１の走査信号線１０２と、第１のデータ信号線１０３と、所定の第１の走査信号を上記第１の走査信号線１０２へ順次与える第１の走査信号線駆動回路１０４と、各画素へのデータ信号を上記第１のデータ信号線１０３へ与えるデータ信号線駆動回路１０５と、画素を表示するための画素形成部に含まれる画像データ（以下「表示データ」とも略する）の一部を読み出す画面メモリ読み出し部１０６と、画面メモリ読み出し部１０６により読み出された表示データを一時的に保持する表示データ保持部１０７と、この表示データ保持部１０７に表示データを与える第２のデータ信号線１０８と、第２の走査信号線１０９と、第２の走査信号線を駆動する第２の走査信号線駆動回路１１０と、画面メモリアレイ１０１から読み出された表示データをデータ処理（データプロセッシング）するデータプロセッサ１１１と、データ処理された表示データを映像信号として再びデータ信号線駆動回路１０５へ出力する表示データ書き込み部１１２とを備える。
【００２６】
このアクティブマトリクス基板は、ポリシリコンの薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）からなる基板であって、上記各回路（および信号線）が一体に形成されている。これらの回路を含む上記構成要素は、典型的には全て同一基板上に形成される。このポリシリコン薄膜トランジスタ基板は、６００℃以下のプロセス温度で、ガラス基板上に活性層となるポリシリコン薄膜を形成後、ゲート絶縁膜を挟んでゲート電極および層間絶縁膜を形成し、さらに配線層および透明導電膜等を形成することにより作製される。このプロセスにより、画素および関連する各回路を同一基板上に容易に形成することができる。また、６００℃以下のプロセス温度でポリシリコン薄膜トランジスタを形成する構成により、歪み点温度が低い反面、安価で大型化が容易なガラスを基板として用いることができ、大型の画像表示装置を低コストで製造することができる。なお、上記薄膜トランジスタは各回路に含まれるスイッチング素子等として機能する。以下、アクティブマトリクス基板の各構成要素の構成および動作の概略について説明する。
【００２７】
画面メモリアレイ１０１は、画素を表示するためのものであってマトリクス状に配置される複数の画素形成部と、当該画素形成部毎に設けられる第１のスイッチング素子とを含む。上記第１のスイッチング素子は、各画素の各行に配置される第１の走査信号線１０２から第１の走査信号により制御され、上記画素形成部は、当該画素形成部の各列毎に配置される第１のデータ信号線１０３から第１のスイッチング素子を介して上記データ信号を受け取る。
【００２８】
第１の走査信号線駆動回路１０４は、予め定められた周期の第１のクロック信号に同期することにより互いに異なるタイミングを有する複数の第１の走査信号を生成し、この第１の走査信号を第１の走査信号線１０２へ順次与える。
【００２９】
データ信号線駆動回路１０５は、予め定められた周期の第２のクロック信号に同期することにより各画素の表示状態を示す映像信号から各画素に表示されるべきデータ信号を順次抽出し、上記第１のデータ信号線１０３へ与える。なお、この映像信号は、以下、２値のディジタル信号であるものとする。
【００３０】
画面メモリ読み出し部１０６は、画面メモリアレイ１０１の各画素形成部に画素を表示するデータである表示（画像）データの一部を第１のデータ信号線１０３を介して読み出す。
【００３１】
表示データ保持部１０７は、画面メモリ読み出し部１０６および第２の走査信号線駆動回路１１０により読み出された表示データをデータ処理されるまで一時的に保持するための複数のコンデンサと、当該コンデンサ毎に設けられる第２のスイッチング素子とを含む。上記第２のスイッチング素子は、第２の走査信号線１０９からの第２の走査信号により制御され、上記コンデンサは、第２のデータ信号線１０８から第２のスイッチング素子を介して表示データを受け取る。この表示データは、データプロセッサ１１１により読み出されてデータ処理された後、表示データ書き込み部１１２により映像信号として再びデータ信号線駆動回路１０５へ出力される。
【００３２】
さらに、上記アクティブマトリクス基板の構成および動作につき詳述する。図２は、表示部である画面メモリアレイと関連する回路とを示す図である。図では関連する回路として、第１の走査信号線駆動回路１０４、データ信号線駆動回路１０５、および制御回路１２０が示されている。
【００３３】
図２に示す画面メモリアレイ１０１は、画素を形成する画素形成部ＰＩＸ（以下では単に「画素ＰＩＸ」と略する）と、図１に示すデータ信号線１０３に対応するｍ本の第１のデータ信号線ＳＬ１１ 〜ＳＬ１ｍ と、図１に示す第１の走査信号線１０２に対応するｎ本の第１の走査信号線ＧＬ１１ 〜ＧＬ１ｎ とを備える。これら第１のデータ信号線ＳＬ１１ 〜ＳＬ１ｍ と第１の走査信号線ＧＬ１１ 〜ＧＬ１ｎ とは格子状に交差するように配置されており、画素ＰＩＸは隣接する２本の第１のデータ信号線および隣接する２本の第１の走査信号線によって囲まれる領域に配置される。より詳しくは、ｍ以下の任意の正整数をｉとし、ｎ以下の任意の正整数をｊとする場合、第１のデータ信号線ＳＬ１ｉ と第１の走査信号線ＧＬ１ｊ との組み合せ毎に、１つの画素ＰＩＸ（ｉ，ｊ）が設けられる。この画素ＰＩＸ（ｉ，ｊ）は、隣接する２本の第１のデータ信号線ＳＬ１ｉ，ＳＬ１ｉ＋１ 、および隣接する２本の第１の走査信号線ＧＬ１ｊ ，ＧＬ１ｊ＋１ により囲まれる領域に配置されている。この画素ＰＩＸ（ｉ，ｊ）の構成および動作についてさらに説明する。
【００３４】
図３は、画素ＰＩＸ（ｉ，ｊ）の構成を示す回路図である。この画素ＰＩＸ（ｉ，ｊ）は、上記第１のスイッチング素子に対応する電界効果トランジスタＳＷ１と、画素の光量を調節するための液晶素子と、必要に応じて付加されるべき所定の容量を有する補助容量素子とを備える。上記電界効果トランジスタＳＷ１は、そのゲートに第１の走査信号線ＧＬ１ｊ が接続され、そのドレインに第１のデータ信号線ＳＬ１ｉ が接続される。また、液晶素子および補助容量素子の一端は電界効果トランジスタＳＷ１のソースに接続され、これらの他端は全画素形成部に共通の電極である共通電極線に接続される。なお、液晶素子の静電容量である液晶容量ＣＬＣおよび補助容量素子の静電容量である補助容量ＣＳ の和は、画素容量Ｃｐ と呼ばれており、説明の便宜のためこの画素容量Ｃｐ を有する１つの容量素子を仮定して、以下で画素容量ともいう。
【００３５】
第１の走査信号線駆動回路１０４により第１の走査信号線ＧＬ１ｊ に対して走査信号が与えられる場合、すなわち第１の走査信号線ＧＬ１ｊ が選択される場合、上記画素ＰＩＸ（ｉ，ｊ）の電界効果トランジスタＳＷ１は導通状態になるため、第１のデータ信号線ＳＬ１ｉ に印加される（データ信号の）電圧は画素容量に印加される。その後、第１の走査信号線ＧＬ１ｊ に対して第１の走査信号線駆動回路１０４により与えられていた走査信号が停止される場合、すなわち当該第１の走査信号線ＧＬ１ｊ の選択期間が終了する場合、電界効果トランジスタＳＷ１が遮断状態となるが、画素容量に蓄積（保持）された電荷により遮断時の電圧が保持され続ける。ここで、液晶素子の光透過率または光反射率は、印加される電圧により変化するため、第１の走査信号線ＧＬ１ｊ が選択される場合、第１のデータ信号線ＳＬ１ｊ に対して画像データに応じた電圧を印加すれば、画素ＰＩＸ（ｉ，ｊ）の表示状態を画像データに合わせて変化させることができる。
【００３６】
図２に示す第１の走査信号線駆動回路１０４は、第１の走査信号線ＧＬ１１ 〜ＧＬ１ｎ の１つ（例えば、第１の走査信号線ＧＬ１１ ）を選択し、データ信号線駆動回路１０５は、データ信号として所定の画像データを第１のデータ信号線ＳＬ１１ 〜ＳＬ１ｍ に出力する。この画像データは、選択された第１の走査信号線ＧＬ１１ 〜ＧＬ１ｎ の１つと全ての第１のデータ信号線ＳＬ１１ 〜ＳＬ１ｍ との組み合わせに対応する全ての画素ＰＩＸに表示すべき画像データであり、選択された第１の走査信号線ＧＬ１１ 〜ＧＬ１ｎ の１つ（例えば、第１の走査信号線ＧＬ１１ ）に接続される全ての画素ＰＩＸに書き込まれる。その後、走査信号線駆動回路１０４は、次に選択すべき第１の走査信号線ＧＬ１１ 〜ＧＬ１ｎ の１つ（例えば、第１の走査信号線ＧＬ１２ ）を選択し、データ信号線駆動回路１０５は、データ信号として所定の画像データを第１のデータ信号線ＳＬ１１ 〜ＳＬ１ｍ に出力する。この動作が順次繰り返されることにより、画面メモリアレイ１０１の画素ＰＩＸに表示すべき画像データが書き込まれる。
【００３７】
さらに上記動作につき詳説する。制御回路１２０は、アクティブマトリクス基板の外部に設けられており、画素ＰＩＸに与えられるべき画像データであって時分割された映像信号（以下「映像信号ＤＡＴ１」という）をデータ信号線駆動回路１０５へ伝送する。また、制御回路１２０は、タイミング信号である所定の周期を有するクロック信号ＣＫＳおよび後述するスタート信号ＳＰＳをデータ信号線駆動回路１０５に与える。データ信号線駆動回路１０５は、受け取ったクロック信号ＣＫＳおよびスタート信号ＳＰＳに基づく所定のタイミングで、映像信号ＤＡＴ１からデータ信号として出力すべき画像データを抽出し出力する。
【００３８】
このデータ信号線駆動回路１０５は、１クロックずつタイミングが異なる出力信号Ｓ１ 〜Ｓｍ を生成するシフトレジスタ１０５１と、出力信号Ｓ１ 〜Ｓｍ に基づき第１のデータ信号線ＳＬ１１ 〜ＳＬ１ｍ へデータ信号を出力するサンプリング部１０５２とを備える。シフトレジスタ１０５１は、制御回路１２０から与えられるクロック信号ＣＫＳに同期してスタート信号ＳＰＳを順次シフトすることにより、１クロックずつタイミングが異なる出力信号Ｓ１ 〜Ｓｍ を生成する。サンプリング部１０５２は、出力信号Ｓ１ 〜Ｓｍ が示すタイミングで、映像信号ＤＡＴ１をサンプリングすることにより、第１のデータ信号線ＳＬ１１〜ＳＬ１ｍ へ出力すべき画像データを映像信号ＤＡＴ１から抽出する。
【００３９】
同様に、制御回路１２０は、タイミング信号である所定の周期を有するクロック信号ＣＫＧと後述するスタート信号ＳＰＧとを走査信号線駆動回路１０４に与える。走査信号線駆動回路１０４は、シフトレジスタ１０４１を含んでおり、このシフトレジスタ１０４１によって上記クロック信号ＣＫＧに同期してスタート信号ＳＰＧを順次シフトすることにより、１クロックずつタイミングが異なる走査信号を第１の走査信号線ＧＬ１１ 〜ＧＬ１ｎ に出力する。
【００４０】
以上のように全ての画素ＰＩＸに書き込まれることにより表示される表示データは、画像メモリ読み出し部１０６により読み出され、データプロセッサ１１１によりデータ処理されることにより高精細の画像データとなり、表示データ書き込み部１１２により再び映像信号（以下「映像信号ＤＡＴ２」という）として再びデータ信号線駆動回路１０５へ与えられる。よって、このデータ信号線駆動回路１０５は、制御回路１２０から与えられる映像信号ＤＡＴ１を画素ＰＩＸへ書き込む動作と、データプロセッサ１１１によりデータ処理された映像信号ＤＡＴ２を画素ＰＩＸへ再び書き込む動作とを交互に切り替えるように繰り返す。以下、これら２つの動作を交互に切り替えるための構成および動作につき説明する。
【００４１】
図４は、図２に示すシフトレジスタの構成例を示す回路図である。このシフトレジスタ１０５１は、複数のフリップフロップと、電界効果トランジスタからなる複数のスイッチング素子と、ＮＯＴ（ゲート）回路であるインバータとを含んでおり、外部より与えられる切り替え信号ＩＰに基づき、図の上側に示すスイッチング素子群と下側に示すスイッチング素子群とを交互に開閉することにより上記２つの動作を切り替える。すなわち、外部より供給される画像データに基づく映像信号ＤＡＴ１が画素へ書き込まれる場合、切り替え信号ＩＰはＬＯＷとなるため、インバータにより反転された信号が入力される図の上側に示すスイッチング素子がＯＮされる。よって、シフトレジスタ１０５１は、１段おきに（具体的には出力信号Ｓ１ ，Ｓ３ ，Ｓ５ ，…の順に）信号を出力する。また、データ処理後の映像信号ＤＡＴ２が画素ＰＩＸに再び書き込まれる場合、切り替え信号ＩＰはＨＩＧＨとなるため、図の下側に示すスイッチング素子がＯＮされる。よって、シフトレジスタ１０５１は、１段毎に（具体的には出力信号Ｓ１ ，Ｓ２ ，Ｓ３ ，…の順に）信号を出力する。
【００４２】
また、第１の走査信号線駆動回路１０４のシフトレジスタ１０４１も、データ信号線駆動回路１０５のシフトレジスタ１０５１とほぼ同様に構成され動作する。すなわち、シフトレジスタ１０４１も、複数のフリップフロップと、複数のスイッチング素子とを含んでおり、切り替え信号ＩＰに基づき１段おきに出力する場合と１段毎に出力する場合とが切り替えられることにより、映像信号ＤＡＴ１を画素ＰＩＸへ書き込む動作と、映像信号ＤＡＴ２を画素ＰＩＸへ再び書き込む動作とが交互に切り替わるように順次行われる。すなわち、映像信号ＤＡＴ１が画素へ書き込まれる場合、切り替え信号ＩＰはＬＯＷとなるため、シフトレジスタ１０４１は、１段おきに（具体的には第１の走査信号線ＧＬ１１ ，ＧＬ１３ ，ＧＬ１５ ，…の順に）走査信号線を選択し、走査信号を出力する。また、映像信号ＤＡＴ２が画素ＰＩＸに再び書き込まれる場合、切り替え信号ＩＰはＨＩＧＨとなるため、シフトレジスタ１０４１は、１段毎に（具体的には第１の走査信号線ＧＬ１１ ，ＧＬ１２ ，ＧＬ１３ ，…の順に）走査信号線を選択し、走査信号を出力する。
【００４３】
次に、画面メモリ読み出し部１０６および表示データ保持部１０７の構成および動作につき詳述する。図５は、表示データ保持部と関連する回路とを示す図である。図では関連する回路として、画面メモリ読み出し部１０６、第２の走査信号線駆動回路１１０、データプロセッサ１１１、表示データ書き込み部１１２、および制御回路１２０が示されている。
【００４４】
画面メモリ読み出し部１０６は、複数の増幅回路からなる増幅回路群１０６１を含む。この増幅回路群１０６１の各増幅回路は、対応する画素容量から取り出された電荷により変化する第１のデータ信号線ＳＬ１１ 〜ＳＬ１ｍ のうちの１つの電位変位量を増幅し出力する。これらの増幅回路は、上述した切り替え信号ＩＰに基づき映像信号ＤＡＴ１が画素ＰＩＸへ書き込まれる場合と、映像信号ＤＡＴ２が画素ＰＩＸへ再び書き込まれる場合とで作動状態が切り替えられる。すなわち、切り替え信号ＩＰがＨＩＧＨのとき、増幅回路は動作状態（ＯＮ状態）となり、切り替え信号ＩＰがＬＯＷのとき、増幅回路は停止状態（ＯＦＦ状態）となる。
【００４５】
また、上記画面メモリ読み出し部１０６は、以下のプリチャージ回路を含んでいてもよい。図６は、プリチャージ回路を含む画面メモリ読み出し部の構成を示す図である。このプリチャージ回路１０６２は、全ての第１のデータ信号線ＳＬ１１ 〜ＳＬ１ｍ を予め定められた電位になるよう充電する。このようにプリチャージ（充電）を行うのは、以下の理由による。すなわち、より高精細な表示を行うために表示部の画素数が増加するに従って、データ信号線の容量は必然的に大きくなる。そのため、その充放電に要する時間は増加することになる。また、一般にＮチャネル型電界効果トランジスタで回路を構成する場合、放電に比べて充電に多くの時間を要する。そのため、データ信号線からデータを読み出す前にプリチャージを行い、読み出し時には、データ信号線が充電状態を保持しているか、または放電しているかのいずれの状態であるかが判定される。このプリチャージ回路１０６２の構成につき詳述する。
【００４６】
プリチャージ回路１０６２は、ｍ本の第１のデータ信号線ＳＬ１１ 〜ＳＬ１ｍ と、これらのデータ信号線ＳＬ１１ 〜ＳＬ１ｍ に接続されるトランスファーゲート（アナログスイッチ）から構成される。図７（ａ）は、プリチャージ回路の一構成例を示す回路図であり、図７（ｂ）は、他の構成例を示す回路図であり、図７（ｃ）は、さらに他の構成例を示す回路図である。図７（ａ）に示されるように、トランスファーゲートはＣＭＯＳトランジスタによって構成されてもよいし、図７（ｂ）に示されるようにＮチャネルトランジスタのみよって構成されてもよいし、図７（ｃ）に示されるようにＰチャネルトランジスタのみよって構成されてもよい。
【００４７】
上記プリチャージ回路１０６２のトランスファーゲートは、図示されるように、そのゲート端子が制御回路１２０からのプリチャージ制御信号線Ｐ＿ＣＴＬまたはＰ＿ＣＴＬＢに、そのソース端子が制御回路１２０からのプリチャージ電位線Ｐ＿ＶＩＤに、そのドレイン端子が第１のデータ信号線ＳＬ１１ 〜ＳＬ１ｍ の１つにそれぞれ接続される。制御回路１２０によりプリチャージ制御信号線Ｐ＿ＣＴＬまたはＰ＿ＣＴＬＢが選択される場合、トランスファーゲートが導通するため、プリチャージ電位線Ｐ＿ＶＩＤに印加される電圧が全ての第１のデータ信号線ＳＬ１１ 〜ＳＬ１ｍ に印加される。また、プリチャージ制御信号線Ｐ＿ＣＴＬまたはＰ＿ＣＴＬＢが選択されない場合（選択期間が終了した場合）、トランスファーゲートが遮断されるため、第１のデータ信号線ＳＬ１１ 〜ＳＬ１ｍ は、次にデータ信号が書き込まれるまで遮断時の電圧を保持する。
【００４８】
増幅回路群１０６１の各増幅回路は、その一方の入力端子を介して制御回路１２０から供給される基準電位Ｖｒｅｆを受け取り、その他方の入力端子を介して画素容量から取り出された電荷により変化する第１のデータ信号線ＳＬ１１ 〜ＳＬ１ｍ の１つの電位を受け取る。増幅回路群１０６１は、基準電位Ｖｒｅｆと第１のデータ信号線ＳＬ１１ 〜ＳＬ１ｍ の電位との電位差を所定の割合で増幅し、増幅された信号を第２のデータ信号線ＳＬ２１ 〜ＳＬ２ｍ に出力する。
【００４９】
表示データ保持部１０７は、データを記憶するためのメモリセルＭＥＭと、図１に示すデータ信号線１０８に対応するｍ本の第２のデータ信号線ＳＬ２１ 〜ＳＬ２ｍ と、図１に示す第２の走査信号線１０９に対応する３本の第２の走査信号線ＧＬ２１ ，ＧＬ２２ ，ＧＬ２３ とを備える。このように走査信号線が３本でよい理由については後述する。
【００５０】
なお、上述のようにデータ信号線駆動回路１０５（のシフトレジスタ１０５１）は、映像信号ＤＡＴ１を画素ＰＩＸへ書き込む場合には１段おきに（具体的には出力信号Ｓ１ ，Ｓ３ ，Ｓ５ ，…の順に）信号を出力するため、第２のデータ信号線ＳＬ２１ 〜ＳＬ２ｍ は第１のデータ信号線ＳＬ１１ 〜ＳＬ１ｍ の半数とすることができる。しかし、アクティブマトリクス基板上の回路形成を簡易にするため、ここでは同数のｍ本であるものとする。
【００５１】
上記第２のデータ信号線ＳＬ２１ 〜ＳＬ２ｍ と第２の走査信号線ＧＬ２１ ，ＧＬ２２ ，ＧＬ２３ とは格子状にそれぞれが交差するよう配置されており、メモリセルＭＥＭは隣接する２本の第２のデータ信号線および隣接する２本の第２の走査信号線により囲まれた領域に配置される。より詳しくは、ｍ以下の任意の正整数をｉとし、３以下の任意の正整数をｊとする場合、第２のデータ信号線ＳＬ２ｉ と第２の走査信号線ＧＬ２ｊ との組み合せ毎に、１つのメモリセルＭＥＭ（ｉ，ｊ）が設けられる。このメモリセルＭＥＭ（ｉ，ｊ）は、隣接する２本の第２のデータ信号線ＳＬ２ｉ ，ＳＬ２ｉ＋１ 、および隣接する２本の第２の走査信号線ＧＬ２ｊ ，ＧＬ２ｊ＋１ により囲まれた領域に配置されている。このメモリセルＭＥＭ（ｉ，ｊ）の構成および動作についてさらに説明する。
【００５２】
図８は、メモリセルＭＥＭ（ｉ，ｊ）の構成を示す回路図である。このメモリセルＭＥＭ（ｉ，ｊ）は、上記第２のスイッチング素子に対応する電界効果トランジスタＳＷ２と、所定の静電容量を有するコンデンサＣｍとを備える。上記電界効果トランジスタＳＷ２のゲートには第２の走査信号線ＧＬ２ｊ が接続され、そのドレインには第２のデータ信号線ＳＬ２ｉ が接続される。また、コンデンサＣｍの一端は電界効果トランジスタＳＷ２のソースに接続されており、その他端は全メモリセルに共通の電極である共通電極線に接続されている。
【００５３】
第２の走査信号線駆動回路１１０により第２の走査信号線ＧＬ２ｊ に対して走査信号が与えられるとき、すなわち第２の走査信号線ＧＬ２ｊ が選択されるとき、上記メモリセルＭＥＭ（ｉ，ｊ）の電界効果トランジスタＳＷ２は導通状態になるため、画面メモリ読み出し部１０６により第２のデータ信号線ＳＬ２ｉに印加される電位がコンデンサＣｍに印加される。具体的には、第２の走査信号線ＧＬ２ｊ が選択されるタイミングに合わせて第１の走査信号線ＧＬ１ｊ も同時に選択されるため、画素ＰＩＸ（ｉ，ｊ）のデータがメモリセルＭＥＭ（ｉ，ｊ）に書き込まれる。なお、この画素ＰＩＸ（ｉ，ｊ）のデータは、上述のように画面メモリ読み出し部１０６により読み出されるため、この画面メモリ読み出し部１０６および第２の走査信号線駆動回路１１０により画面メモリ読み出し手段が実現される。その後、第２の走査信号線ＧＬ２ｊ に対して第２の走査信号線駆動回路１１０により与えられていた走査信号が停止されるとき、すなわち当該第２の走査信号線ＧＬ１ｊ の選択期間が終了するとき、電界効果トランジスタＳＷ２は遮断状態となるが、コンデンサＣｍに蓄積された電荷により遮断時の電圧は保持され続ける。このようにメモリセルＭＥＭのコンデンサＣｍは、画素ＰＩＸとほぼ同様の構成により印加された電位を保持する。よって、第２の走査信号線駆動回路１１０により第２の走査信号線ＧＬ２１ ，ＧＬ２２ ，ＧＬ２３ の１つを選択する動作が順に行われることにより、表示データ保持部１０７の全てのメモリセルＭＥＭに対して、所定の範囲の画素ＰＩＸにおいて表示される表示（画像）データに対応する電位が書き込まれる。このメモリセルＭＥＭに書き込まれたデータは、データプロセッサ１１１により参照される。以下、データプロセッサ１１１の構成および動作につき詳述する。
【００５４】
本実施形態において外部から与えられる映像信号は、表示画面に表示されるべき行および列がともに１ラインおきの（すなわち走査線数が走査信号線の半数でありデータ線数がデータ信号線の半数である）低解像度の映像信号である。この低解像度の映像信号に含まれる画像データは、第１のデータ信号線ＳＬ１１ 〜ＳＬ１ｍ と第１の走査信号線ＧＬ１１ 〜ＧＬ１ｎ とがともに１本おきに用いられることにより画素ＰＩＸに書き込まれる。上記データプロセッサ１１１は、この低解像度の画像データを表示する画素であって１ラインおきに隣接する画素のデータに基づき、後述する論理演算回路でデータ処理（データプロセッシング）を行うことにより高解像度の画像データを形成するための所定の補間データを作成する。この補間データは、１ラインおきに隣接する上記画素の間に位置する画素ＰＩＸに書き込まれ、これにより高解像度の画像表示が行われる。
【００５５】
図９は、複数の画素からなる画素アレイを示す図である。図９に示す９つの画素は、３×３の画素アレイであり、（ｉ−１）番目および（ｉ＋１）番目のデータ信号線と（ｊ−１）番目および（ｊ＋１）番目の走査信号線とに囲まれた画素に着目している。ここで実際には、これらの画素のデータを含む上記走査信号線３本分のデータは一括して同時に論理演算されるが、以下では説明を簡単にするため、この３×３の画素アレイに関する論理演算のみにつき考える。また、以下ではこの３×３の画素アレイを「ブロックセル」と呼ぶ。このブロックセルに対して、外部より供給される映像信号に基づくデータが（ｉ−１）番目および（ｉ＋１）番目のデータ信号線と（ｊ−１）番目および（ｊ＋１）番目の走査信号線とを介して、画素ＰＩＸ（ｉ−１，ｊ−１）、画素ＰＩＸ（ｉ−１，ｊ＋１）、画素ＰＩＸ（ｉ＋１，ｊ−１）、および画素ＰＩＸ（ｉ＋１，ｊ＋１）に書き込まれる場合、画素ＰＩＸ（ｉ，ｊ−１）、画素ＰＩＸ（ｉ−１，ｊ）、画素ＰＩＸ（ｉ，ｊ）、画素ＰＩＸ（ｉ＋１，ｊ）、および画素ＰＩＸ（ｉ，ｊ＋１）の画像データは所定の論理演算処理により生成される。
【００５６】
ここで、上述のように映像信号は２値のディジタル信号であるため、データプロセッサも２値のディジタル論理回路によって構成される。そして、ブロックセルを構成する各画素のデータは所定数の組み合わせに限定されるため、上記論理演算処理は所定の対応関係または対応関係を示すパターンに表すことができる。このパターンはいくつか考えられるが、以下では第１から第３までの論理演算処理パターンを例示する。なお、これらの論理演算処理方法は例示であって以下の方法には限定されず、他の方法が用いられてもよい。
【００５７】
まず、第１の論理演算処理について、図１０（ａ）および図１０（ｂ）を参照して説明する。図１０（ａ）は、第１の論理演算処理前におけるブロックセルの画像データの組み合わせを示す図であり、図１０（ｂ）は、図１０（ａ）に示す各ブロックセルに対して第１の論理演算処理後に得られる各ブロックセルの画像データの組み合わせを示す図である。なお、この図中の「１」は当該画素の表示データに対応する論理レベルがＨＩＧＨであり、「０」は論理レベルがＬＯＷであることを示しており、他の図においても同様であるものとする。また、説明の便宜のため、以下では画素ＰＩＸの表示データに対応する論理値を単に画素ＰＩＸともいう。
【００５８】
画素ＰＩＸ（ｉ，ｊ−１）は、左右に隣接する２画素がともにＨＩＧＨのときＨＩＧＨになる。すなわち、画素ＰＩＸ（ｉ，ｊ−１）は、同一の走査信号線に接続された隣接する２個の画素ＰＩＸ（ｉ−１，ｊ−１）および画素ＰＩＸ（ｉ＋１，ｊ−１）の論理積により決定される。画素ＰＩＸ（ｉ，ｊ＋１）も同様に、画素ＰＩＸ（ｉ−１，ｊ＋１）および画素ＰＩＸ（ｉ＋１，ｊ＋１）の論理積により決定される。
【００５９】
画素ＰＩＸ（ｉ−１，ｊ）は、上下に隣接する２画素がともにＨＩＧＨのときＨＩＧＨになる。すなわち、同一のデータ信号線に接続された隣接する２個の画素ＰＩＸ（ｉ−１，ｊ−１）および画素ＰＩＸ（ｉ−１，ｊ＋１）の論理積により決定される。画素ＰＩＸ（ｉ＋１，ｊ）も同様に、画素ＰＩＸ（ｉ＋１，ｊ−１）および画素ＰＩＸ（ｉ＋１，ｊ＋１）の論理積により決定される。
【００６０】
画素ＰＩＸ（ｉ，ｊ）は、当該画素を通る２本の対角線のうち、どちらか一方の対角線上で隣接する２画素がともにＨＩＧＨのときＨＩＧＨになる。すなわち、対角線上で隣接する２個の画素ＰＩＸ（ｉ−１，ｊ−１）および画素ＰＩＸ（ｉ＋１，ｊ＋１）の論理積により得られる値と、画素ＰＩＸ（ｉ−１，ｊ＋１）および画素ＰＩＸ（ｉ＋１，ｊ−１）の論理積により得られる値との論理和により決定される。なお、その他の画素ＰＩＸは論理演算処理の前後で変化しない。
【００６１】
以上の第１の論理演算処理は、論理演算式を用いると以下のように表される。

【００６２】
これらの論理演算処理は、専用のハードウェア、例えばゲートアレイにより実現される。図１１は、ゲートアレイにより構成される演算処理回路の一例を示す図である。図示されるように６つのＡＮＤゲートと１つのＯＲゲートからなる組み合わせ論理回路により、図の上側に示すブロックセルが表示すべき低解像度の画像データ（具体的にはメモリセルＭＥＭより同時に読み出されるデータ）から図の下側に示すブロックセルが表示すべき高解像度の画像データを得ることができる。なお、上記論理演算処理は、所定のソフトウェア処理を行うコンピュータにより実現することもできる。
【００６３】
次に、第２の論理演算処理について、図１０（ｃ）および図１０（ｄ）を参照して説明する。図１０（ｃ）は、第２の論理演算処理前におけるブロックセルの画像データの組み合わせを示す図であり、図１０（ｄ）は、図１０（ｃ）に示す各ブロックセルに対して第２の論理演算処理後に得られる各ブロックセルの画像データの組み合わせを示す図である。
【００６４】
画素ＰＩＸ（ｉ，ｊ−１）は、左右に隣接する２画素がともにＨＩＧＨのときＨＩＧＨになる。すなわち、同一の走査信号線に接続された隣接する２個の画素ＰＩＸ（ｉ−１，ｊ−１）および画素ＰＩＸ（ｉ＋１，ｊ−１）の論理積により決定される。画素ＰＩＸ（ｉ，ｊ＋１）も同様に、画素ＰＩＸ（ｉ−１，ｊ＋１）および画素ＰＩＸ（ｉ＋１，ｊ＋１）の論理積により決定される。
【００６５】
画素ＰＩＸ（ｉ−１，ｊ）は、上下に隣接する２画素がともにＨＩＧＨのときＨＩＧＨになる。すなわち、同一のデータ信号線に接続された隣接する２個の画素ＰＩＸ（ｉ−１，ｊ−１）および画素ＰＩＸ（ｉ−１，ｊ＋１）の論理積により決定される。画素ＰＩＸ（ｉ＋１，ｊ）も同様に、画素ＰＩＸ（ｉ＋１，ｊ−１）および画素ＰＩＸ（ｉ＋１，ｊ＋１）の論理積により決定される。
【００６６】
画素ＰＩＸ（ｉ，ｊ）は、隣接する画素の論理値に関わらず０（すなわちＬＯＷ）になる。なお、その他の画素ＰＩＸは論理演算処理の前後で変化しない。
【００６７】
以上の第２の論理演算処理は、論理演算式を用いると以下のように表される。

【００６８】
これらの論理演算処理や以下の論理演算処理も図１１に示すようなゲートアレイと同様の演算処理回路により実現することができるが詳しい説明は省略する。なお、上記論理演算処理の方法は例示であって上記方法には限定されず、他の方法が用いられてもよい。
【００６９】
次に、第３の論理演算処理について、図１０（ｅ）および図１０（ｆ）を参照して説明する。図１０（ｅ）は、第３の論理演算処理前におけるブロックセルの画像データの組み合わせを示す図であり、図１０（ｆ）は、図１０（ｅ）に示す各ブロックセルに対して第３の論理演算処理後に得られる各ブロックセルの画像データの組み合わせを示す図である。
【００７０】
画素ＰＩＸ（ｉ，ｊ−１）および画素ＰＩＸ（ｉ，ｊ＋１）は、隣接する画素の論理値に関わらず０になる。同様に、画素ＰＩＸ（ｉ−１，ｊ）および画素ＰＩＸ（ｉ＋１，ｊ）も、隣接する画素の論理値に関わらず０になる。
【００７１】
画素ＰＩＸ（ｉ，ｊ）は、当該画素を通る２本の対角線のうち、どちらか一方の対角線上で隣接する２画素がともにＨＩＧＨのときＨＩＧＨになる。すなわち、対角線上で隣接する２個の画素ＰＩＸ（ｉ−１，ｊ−１）および画素ＰＩＸ（ｉ＋１，ｊ＋１）の論理積により得られる値と、画素ＰＩＸ（ｉ−１，ｊ＋１）および画素ＰＩＸ（ｉ＋１，ｊ−１）の論理積により得られる値との論理和により決定される。なお、その他の画素ＰＩＸは論理演算処理の前後で変化しない。
【００７２】
以上の第３の論理演算処理は、論理演算式を用いると以下のように表される。

【００７３】
次に、図５を再び参照して、表示データ書き込み部１１２について説明する。表示データ書き込み部１１２は、図５に示すマルチプレクサ回路１１２１を含む。図１２は、トランスファーゲートからなるマルチプレクサ回路の構成例を示す図である。より詳しくは、図１２（ａ）に示すマルチプレクサ回路１１２１は、ＣＭＯＳトランジスタからなるｍ個のトランスファーゲートで構成される。図１２（ｂ）に示すマルチプレクサ回路１１２１は、Ｎチャネルトランジスタのみからなるｍ個のトランスファーゲートで構成される。図１２（ｃ）に示すマルチプレクサ回路１１２１は、Ｐチャネルトランジスタのみからなるｍ個のトランスファーゲートで構成される。また、図１３は、論理回路からなるマルチプレクサ回路の別例を示す図である。このマルチプレクサ回路１１２１は、ｍ個のＡＮＤゲートおよび１つの（多入力）ＯＲゲートからなる論理回路で構成される。このマルチプレクサ回路１１２１は、各データ信号線に分割された映像信号を多重化し、高精細の画像データである映像信号ＤＡＴ２として再びデータ信号線駆動回路１０５へ出力する。この構成により高解像度の画像表示が行われる。
【００７４】
具体的には、上記表示データ書き込み部１１２からの映像信号ＤＡＴ２を受け取ったデータ信号線駆動回路１０５は、上述の第２のクロック信号に同期することにより映像信号ＤＡＴ２から各画素に表示されるべきデータ信号を順次抽出し、第１のデータ信号線１０３へ与える。また、このときの切り替え信号ＩＰはＨＩＧＨとなるため、第１の走査信号線駆動回路１０４（のシフトレジスタ１０４１）は、１段毎に（例えば第１の走査信号線ＧＬ１１ ，ＧＬ１２ ，ＧＬ１３ の順に）３つの走査信号線を選択し、走査信号を出力する。このような動作により、映像信号ＤＡＴ２に含まれる画像データは、対応する３本の第１の走査信号線に配置される画素ＰＩＸに書き込まれる。
【００７５】
以上の書き込み動作が終了すると、次の３本の第１の走査信号線および第２の走査信号線が１段毎に選択されることにより、対応する画素ＰＩＸに書き込まれている低解像度の画像データがメモリセルＭＥＭに書き込まれ、さらにデータプロセッサ１１１により高解像度の画像データに変換される。このようにブロックセル毎（３行毎）に画素ＰＩＸに書き込まれている低解像度の画像データが読み込まれ、これらの画像データを変換することにより生成される高解像度の画像データがブロックセル毎（３行毎）に再度画素ＰＩＸに書き込まれる、という動作が繰り返されることになる。なお、このような動作を実現するため、例えば第１の走査信号線駆動回路１０４は、画素ＰＩＸに書き込まれている低解像度の画像データを読み取るためのシフトレジスタと、高解像度の画像データを書き込むためシフトレジスタとを含み、これらのシフトレジスタをブロックセル毎（３つの走査信号線毎）に所定のタイミングで交互に動作させる構成も考えられる。
【００７６】
以上のように、本実施形態に係る画像処理機能を有する表示装置は、画面メモリアレイ１０１の画素アレイを画像処理におけるメモリアレイとして用いるため、外部に別にメモリアレイを設ける必要がない。したがって、装置の規模を小さくすることができる。
【００７７】
また、本実施形態に係る表示装置は、内部でデータプロセッシングをするため、入力すべき画像データをデータサイズの小さい低解像度データに予め変換しておくことにより、装置に入力すべき画像データの転送速度を上げることができる。よって、本表示装置は、表示画面の大型化や高解像化の要求に伴い大容量化する画像データを速やかに表示することができる。
【００７８】
さらに、本実施形態に係る表示装置は、画面メモリアレイ１０１の画素アレイおよび関連回路が互いに同一基板上に形成されているため、互いを接続する配線も当該基板上に形成される。よって、基板外に配線を引き出す必要がないので、画素数の増加に伴いデータ信号線の数および走査信号線の数が増加する場合であっても、基板外に信号線を引き出す配線作業が不要である。そのため、本表示装置を組み立てる際の手間および製造コストを削減することができる。また、各信号線を基板外に接続するための端子を設ける必要もないため、各信号線の不要な静電容量の増大を防止することができるとともに、装置全体の集積度を上げることができる。
【００７９】
さらにまた、本実施形態に係る表示装置は、表示に関連する回路を画素の内部に形成せず、画素アレイを含む画面メモリアレイ１０１の周囲近傍に配置するため、画素の開口率を低下させることがない。したがって、本表示装置は、反射型の画像表示装置だけでなく、透過型の画像表示装置にも好適な構成である。
【００８０】
（第１の実施形態の変形例）
上記第１の実施形態における表示データ保持部１０７は、３本の第２の走査信号線ＧＬ２１ ，ＧＬ２２ ，ＧＬ２３ を備えるが、これはブロックセルが３×３の画素アレイからなることに基づく。したがって、ブロックセルがさらに多くの画素アレイからなる場合には、上記第２の走査信号線の数は多くなる。
【００８１】
また、上記第１の実施形態では、画素データがメモリセルＭＥＭに書き込まれるとき、第１の走査信号線駆動回路１０４は、第１の走査信号線ＧＬ１１ 〜ＧＬ１ｎ を１段毎に順に選択し、同時に第２の走査信号線駆動回路１１０は、第２の走査信号線ＧＬ２１ ，ＧＬ２２ ，ＧＬ２３ を１段毎に順に選択する。しかし、上記第１の実施形態では、低解像度の画像データが１段おきに画素ＰＩＸに対して書き込まれるため、ブロックセルのうち画像データを含む行は１行目と３行目のみである。したがって、切り替え信号ＩＰがＬＯＷに設定されることにより、第１の走査信号線駆動回路１０４により第１の走査信号線ＧＬ１１ 〜ＧＬ１ｎ が１段おきに順に選択され、同時に第２の走査信号線駆動回路１１０により２本の第２の走査信号線ＧＬ２１ ，ＧＬ２２ が選択されるように構成してもよい。この場合、第２の走査信号線ＧＬ２３ およびこれに対応する行の全てのメモリセルＭＥＭは省略される。なお、この場合、第２の走査信号線ＧＬ２１から受け取られたメモリセルＭＥＭの画像データは、画素ＰＩＸ（ｉ−１，ｊ−１）および画素ＰＩＸ（ｉ＋１，ｊ−１）の画像データであり、第２の走査信号線ＧＬ２２ から受け取られたメモリセルＭＥＭの画像データは、画素ＰＩＸ（ｉ−１，ｊ＋１）および画素ＰＩＸ（ｉ＋１，ｊ＋１）の画像データであるため、図１１に示す論理回路により高解像度の画像データを得ることができる。
【００８２】
上記第１の実施形態では、データプロセッサ１１１は、典型的には図１１に示す組み合わせ論理回路のみからなるが、これらの論理回路はメモリセルＭＥＭの間に形成されてもよい。この場合、データ処理手段であるデータプロセッサ１１１とデータ保持手段であるメモリセルＭＥＭとが一体的に機能する。また、メモリセルＭＥＭに相当する記憶部がデータプロセッサ１１１に内蔵される場合、画素ＰＩＸから読み出される低解像度の画像データが直接データプロセッサ１１１に与えられてもよい。この場合、第２の走査信号線駆動回路１１０、第２の走査信号線ＧＬ２１ ，ＧＬ２２ ，ＧＬ２３ 、およびメモリセルＭＥＭの各機能はデータプロセッサ１１１に内蔵されることになるため、上記構成要素は省略され、データプロセッサ１１１はデータ処理手段およびデータ保持手段として一体的に機能する。
【００８３】
上記第１の実施形態では、低解像度の画像データは一旦画素ＰＩＸに書き込まれるが、直接メモリセルＭＥＭに書き込まれるように構成されてもよい。この場合、第１の走査信号線駆動回路１０４は、第１の走査信号線ＧＬ１１ 〜ＧＬ１ｎ を全て非選択とし、第２の走査信号線駆動回路１１０は、第２の走査信号線ＧＬ２１ ，ＧＬ２２ ，ＧＬ２３ を１段毎に順に選択する。このようにメモリセルＭＥＭに書き込まれた低解像度の画像データに基づきデータプロセッサ１１１により作成された高解像度の画像データが画素ＰＩＸに書き込まれた後、次の低解像度の画像データがメモリセルＭＥＭに書き込まれる。
【００８４】
上記第１の実施形態における表示データ保持部１０７は、３本の第２の走査信号線ＧＬ２１ ，ＧＬ２２ ，ＧＬ２３ を備えるが、第１の走査信号線ＧＬ１１ 〜ＧＬ１ｎ の半数であるｋ（＝ｎ／２）本の第２の走査信号線ＧＬ２１ 〜ＧＬ２ｋ を備える構成であってもよい。この場合には、切り替え信号ＩＰがＬＯＷに設定されることによって、第１の走査信号線駆動回路１０４は第１の走査信号線ＧＬ１１ 〜ＧＬ１ｎ を１段おきに順に選択し、同時に第２の走査信号線駆動回路１１０は第２の走査信号線ＧＬ２１ 〜ＧＬ２ｋ を１段毎に順に選択する。この動作により、画素ＰＩＸに書き込まれた低解像度の画像データは、一旦全てがメモリセルＭＥＭに書き込まれる。この動作が終了した後、第２の走査信号線駆動回路１１０により第２の走査信号線ＧＬ２１ 〜ＧＬ２ｋ が１段毎に順に選択されることにより、データプロセッサ１１１（に内蔵される記憶部）に低解像度の画像データが与えられ、このデータに基づきブロックセル毎に上述の論理演算が行われることにより高解像度の画像データが生成される。このような構成では、ｋ本の第２の走査信号線ＧＬ２１ 〜ＧＬ２ｋ および同数行のメモリセルＭＥＭが必要となるが、第１の走査信号線駆動回路１０４および第２の走査信号線駆動回路１１０は、順に走査信号線を選択する動作を行えばよいため、簡易な構成とすることができる。
【００８５】
なお、上記第１の実施形態の構成は、ＥＬ素子などの電流駆動型その他の発光素子を含む表示装置にも適用可能である。
【００８６】
（第２の実施形態）
本実施形態に係る表示装置であるアクティブマトリクス型画像表示装置の構成は、第１の実施形態とほぼ同様であるが、外部より供給される映像信号は、１列おきかつ１行毎の（すなわち走査線数が走査信号線と同数でありデータ線数がデータ信号線の半数である）映像信号を構成する低解像度データである点が異なる。以下、第１の実施形態の構成と同様の部分については説明を省略し、異なる部分について説明する。上記低解像度の映像信号は、第１のデータ信号線ＳＬ１１〜ＳＬ１ｍ が１本おきに用いられることにより画素形成部に書き込まれる。そのため、データプロセッサ１１１は、この低解像度の画像データを表示する１列おきの画素のデータに基づき、後述するデータ処理（データプロセッシング）を行うことにより高解像度の画像データを形成するための所定の補間データを作成する。この補間データは、１列おきの上記画素の間に位置する画素へ書き込まれ、これにより高解像度の画像表示が行われる。なお、本実施形態における第１の走査信号線駆動回路１０４（のシフトレジスタ１０４１）は、上記第１の実施形態の場合とは異なり、映像信号ＤＡＴ１を画素ＰＩＸへ書き込む場合に１段毎に第１の走査信号線ＧＬ１１ 〜ＧＬ１ｎ を選択することになる。
【００８７】
ここで、図９に示すブロックセルに関する論理演算について説明する。このブロックセルに対して、外部より供給される映像信号が（ｉ−１）番目および（ｉ＋１）番目のデータ信号線と（ｊ−１）番目から（ｊ＋１）番目までの走査信号線とを介して、画素ＰＩＸ（ｉ−１，ｊ−１）、画素ＰＩＸ（ｉ−１，ｊ）、画素ＰＩＸ（ｉ−１，ｊ＋１）、画素ＰＩＸ（ｉ＋１，ｊ−１）、画素ＰＩＸ（ｉ＋１，ｊ）、および画素ＰＩＸ（ｉ＋１，ｊ＋１）に書き込まれる場合、画素ＰＩＸ（ｉ，ｊ−１）、画素ＰＩＸ（ｉ，ｊ）、および画素ＰＩＸ（ｉ，ｊ＋１）の画像データは所定の論理演算処理により生成される。そして、上記論理演算処理は所定のパターンに表すことができるので、以下ではその１つを例示する。なお、論理演算処理方法は以下の方法には限定されず、他の方法が用いられてもよい。
【００８８】
図１４（ａ）は、上記論理演算処理前におけるブロックセルの画像データの組み合わせを示す図であり、図１４（ｂ）は、図１４（ａ）に示す各ブロックセルに対して論理演算処理後に得られる各ブロックセルの画像データの組み合わせを示す図である。
【００８９】
画素ＰＩＸ（ｉ，ｊ−１）は、左右に隣接する２画素がともにＨＩＧＨのときＨＩＧＨになる。すなわち、画素ＰＩＸ（ｉ，ｊ−１）は、同一の走査信号線に接続された隣接する２個の画素ＰＩＸ（ｉ−１，ｊ−１）および画素ＰＩＸ（ｉ＋１，ｊ−１）の論理積により決定される。画素ＰＩＸ（ｉ，ｊ＋１）も同様に、画素ＰＩＸ（ｉ−１，ｊ＋１）および画素ＰＩＸ（ｉ＋１，ｊ＋１）の論理積により決定される。
【００９０】
画素ＰＩＸ（ｉ，ｊ）は、左右に隣接する２画素がともにＨＩＧＨのとき、または当該画素を通る２本の対角線のうちどちらか一方の対角線上で隣接する２画素がともにＨＩＧＨのとき、ＨＩＧＨになる。すなわち、同一の走査信号線に接続された隣接する２個の画素ＰＩＸ（ｉ−１，ｊ）およびＰＩＸ（ｉ＋１，ｊ）の論理積により得られる値と、対角線上で隣接する２個の画素ＰＩＸ（ｉ−１，ｊ−１）および画素ＰＩＸ（ｉ＋１，ｊ＋１）の論理積により得られる値と、画素ＰＩＸ（ｉ−１，ｊ＋１）および画素ＰＩＸ（ｉ＋１，ｊ−１）の論理積により得られる値との論理和により決定される。なお、その他の画素ＰＩＸは論理演算処理の前後で変化しない。
【００９１】
以上の論理演算処理は、論理演算式を用いると以下のように表される。

【００９２】
これらの論理演算処理は、例えばゲートアレイにより実現される。図１５は、ゲートアレイにより構成される演算処理回路の一例を示す図である。図示されるように７つのＡＮＤゲートと１つのＯＲゲートからなる組み合わせ論理回路により、図の上側に示すブロックセルが表示すべき低解像度の画像データ（具体的にはメモリセルＭＥＭより同時に読み出されるデータ）から図の下側に示すブロックセルが表示すべき高解像度の画像データを得ることができる。なお、上記論理演算処理は、所定のソフトウェア処理により実現することもできる。
【００９３】
これらの演算結果は表示データ書き込み部１１２に与えられ、表示データ書き込み部１１２は、各データ信号線に分割された映像信号を多重化し、高精細の画像データである映像信号ＤＡＴ２として再びデータ信号線駆動回路１０５へ出力する。この構成により高解像度の画像表示が行われる。
【００９４】
（第３の実施形態）
本実施形態に係る表示装置であるアクティブマトリクス型画像表示装置の構成は、第１の実施形態とほぼ同様であるが、外部より供給される映像信号は、１行おきかつ１列毎の（すなわち走査線数が走査信号線の半数でありデータ線数がデータ信号線と同数である）映像信号により構成される低解像度データである点が異なる。以下、第１の実施形態の構成と同様の部分については説明を省略し、異なる部分について説明する。上記低解像度の映像信号は、第１の走査信号線ＧＬ１１ 〜ＧＬ１ｎ が１本おきに用いられることにより画素形成部に書き込まれるため、データプロセッサ１１１は、この低解像度の画像データを表示する１行おきの画素のデータに基づき、後述するデータ処理（データプロセッシング）を行うことにより高解像度の画像データを形成するための所定の補間データを作成する。この補間データは、１行おきの上記画素の間に位置する画素へ書き込まれ、これにより高解像度の画像表示が行われる。
【００９５】
ここで、図９に示すブロックセルに関する論理演算について説明する。このブロックセルに対して、外部より供給される映像信号が（ｉ−１）番目から（ｉ＋１）番目までのデータ信号線と（ｊ−１）番目および（ｊ＋１）番目の走査信号線とを介して、画素ＰＩＸ（ｉ−１，ｊ−１）、画素ＰＩＸ（ｉ，ｊ−１）、画素ＰＩＸ（ｉ＋１，ｊ−１）、画素ＰＩＸ（ｉ−１，ｊ＋１）、画素ＰＩＸ（ｉ，ｊ＋１）、および画素ＰＩＸ（ｉ＋１，ｊ＋１）に書き込まれる場合に、画素ＰＩＸ（ｉ−１，ｊ）、画素ＰＩＸ（ｉ，ｊ）、および画素ＰＩＸ（ｉ＋１，ｊ）の画像データは所定の論理演算処理により生成される。そして、上記論理演算処理は所定のパターンに表すことができるので、以下ではその１つを例示する。なお、論理演算処理方法は以下の方法には限定されず、他の方法が用いられてもよい。
【００９６】
図１６（ａ）は、上記論理演算処理前におけるブロックセルの画像データの組み合わせを示す図であり、図１６（ｂ）は、図１６（ａ）に示す各ブロックセルに対して論理演算処理後に得られる各ブロックセルの画像データの組み合わせを示す図である。
【００９７】
画素ＰＩＸ（ｉ−１，ｊ）は、上下に隣接する２画素がともにＨＩＧＨのときＨＩＧＨになる。すなわち、同一のデータ信号線に接続された隣接する２個の画素ＰＩＸ（ｉ−１，ｊ−１）および画素ＰＩＸ（ｉ−１，ｊ＋１）の論理積により決定される。画素ＰＩＸ（ｉ＋１，ｊ）も同様に、画素ＰＩＸ（ｉ＋１，ｊ−１）および画素ＰＩＸ（ｉ＋１，ｊ＋１）の論理積により決定される。
【００９８】
画素ＰＩＸ（ｉ，ｊ）は、上下に隣接する２画素がともにＨＩＧＨのとき、または当該画素を通る２本の対角線のうちどちらか一方の対角線上で隣接する２画素がともにＨＩＧＨのとき、ＨＩＧＨになる。すなわち、同一のデータ信号線に接続された隣接する２個の画素ＰＩＸ（ｉ，ｊ−１）および画素ＰＩＸ（ｉ，ｊ＋１）の論理積により得られる値と、対角線上で隣接する２個の画素ＰＩＸ（ｉ−１，ｊ−１）および画素ＰＩＸ（ｉ＋１，ｊ＋１）の論理積により得られる値と、対角線上で隣接する２個の画素ＰＩＸ（ｉ−１，ｊ＋１）および画素ＰＩＸ（ｉ＋１，ｊ−１）の論理積により得られる値との論理和により決定される。なお、その他の画素ＰＩＸは論理演算処理の前後で変化しない。
【００９９】
以上の論理演算処理は、論理演算式を用いると以下のように表される。

【０１００】
これらの論理演算処理は、例えばゲートアレイにより実現される。図１７は、ゲートアレイにより構成される演算処理回路の一例を示す図である。図示されるように７つのＡＮＤゲートと１つのＯＲゲートからなる組み合わせ論理回路により、図の上側に示すブロックセルが表示すべき低解像度の画像データ（具体的にはメモリセルＭＥＭより同時に読み出されるデータ）から図の下側に示すブロックセルが表示すべき（高解像度の）画像データを得ることができる。なお、上記論理演算処理は、所定のソフトウェア処理により実現することもできる。
【０１０１】
これらの演算結果は表示データ書き込み部１１２に与えられ、表示データ書き込み部１１２は、各データ信号線に分割された映像信号を多重化し、高精細の画像データである映像信号ＤＡＴ２として再びデータ信号線駆動回路１０５へ出力する。この構成により高解像度の画像表示が行われる。
【０１０２】
（第４の実施形態）
本実施形態に係る表示装置であるアクティブマトリクス型画像表示装置の構成は、第１の実施形態とほぼ同様であるが、第１の走査信号線駆動回路１０４およびデータ信号線駆動回路１０５の構成が異なる。すなわち、図２に示す第１の走査信号線駆動回路１０４は、シフトレジスタ１０４１を含み、データ信号線駆動回路１０５は、シフトレジスタ１０５１およびサンプリング部１０５２を含むが、本実施形態では、上記シフトレジスタ１０４１および上記シフトレジスタ１０５１に代えて、映像信号ＤＡＴ１を画素ＰＩＸへ書き込むためのシフトレジスタ１０４１ａ，１０５１ａおよび映像信号ＤＡＴ２を画素ＰＩＸへ再び書き込むためのシフトレジスタ１０４１ｂ，１０５１ｂと、シフトレジスタ１０５１ａ，１０５１ｂからの信号を受け取るサンプリング部１０５２ａ，１０５２ｂとがそれぞれに設けられる。以下、第１の実施形態の構成と同様の部分については説明を省略し、異なる部分について説明する。
【０１０３】
図１８は、これらのシフトレジスタおよびサンプリング部を含む第１の走査信号線駆動回路およびデータ信号線駆動回路を示す図である。映像信号ＤＡＴ１を画素ＰＩＸへ書き込むためのシフトレジスタ１０５１ａは、複数のフリップフロップを含んでおり、これらのフリップフロップは、制御回路１２０から与えられる切り替え信号ＩＰがＬＯＷのときに図の上部に示されるインバータで反転された信号（ＨＩＧＨ）が入力されることにより、１段おきに（具体的には出力信号Ｓ１ ，Ｓ３ ，Ｓ５ ，…の順に）信号を出力する。これらの信号はサンプリング部１０５２ａに入力され、出力信号Ｓ１ 〜Ｓｍ が示すタイミングで、映像信号ＤＡＴ１をサンプリングすることにより、第１のデータ信号線ＳＬ１１ 〜ＳＬ１ｍ へ出力すべき画像データを映像信号ＤＡＴ１から抽出し出力する。
【０１０４】
また、映像信号ＤＡＴ２を画素ＰＩＸへ再び書き込むためのシフトレジスタ１０５１ｂも、複数のフリップフロップを含んでおり、切り替え信号ＩＰがＨＩＧＨのときに１段毎に（具体的には出力信号Ｓ１ ，Ｓ２ ，Ｓ３ ，…の順に）信号を出力する。これらの信号はサンプリング部１０５２ｂに入力され、同様にデータ信号が生成される。
【０１０５】
なお、シフトレジスタ１０５１ａ，１０５１ｂに含まれるフリップフロップは、入力される信号（切り替え信号ＩＰまたはその反転信号）がＨＩＧＨである場合には動作し、ＬＯＷである場合には動作を停止する機能を有している。したがって、切り替え信号ＩＰにより、シフトレジスタ１０５１ａ，１０５１ｂ（に含まれるフリップフロップ）のいずれか一方の動作が停止するため、消費電力の増加を抑えることができる。
【０１０６】
このように、データ信号線駆動回路１０５は、外部の制御回路１２０から供給される映像信号ＤＡＴ１を各画素ＰＩＸへ書き込むためのデータ信号線駆動回路と、データプロセッサによって演算処理された映像信号ＤＡＴ２を各画素ＰＩＸへ再び書き込むためのデータ信号線駆動回路の２系統のデータ信号線駆動回路によって構成される。また、第１の走査信号線駆動回路１０４も同様に２系統の走査信号線駆動回路によって構成される。すなわち、第１の走査信号線駆動回路１０４は、映像信号ＤＡＴ１を画素ＰＩＸへ書き込むためのシフトレジスタ１０４１ａおよび映像信号ＤＡＴ２を画素ＰＩＸへ再び書き込むためのシフトレジスタ１０４１ｂを含む。これらのシフトレジスタ１０４１ａ，１０４１ｂの構成は、上述のシフトレジスタとほぼ同様の構成であるため、説明を省略する。
【０１０７】
なお、第１の走査信号線駆動回路１０４のシフトレジスタ１０４１ａは、映像信号ＤＡＴ１を画素ＰＩＸへ書き込むときの他、メモリセルＭＥＭに書き込むために、画素ＰＩＸに書き込まれた低解像度の画像データを読み出すときに動作してもよい。この場合、シフトレジスタ１０４１ａとシフトレジスタ１０４１ｂとは、所定のタイミングでブロックセル毎（３つの走査信号線毎）に交互に動作する。
【０１０８】
また、本実施形態における第１の走査信号線駆動回路１０４およびデータ信号線駆動回路１０５はともに２系統の回路構成であるが、いずれか一方のみが２系統の回路構成であってもよい。
【０１０９】
【発明の効果】
第１の発明によれば、画素形成部を画像処理におけるメモリアレイとして用いるため、外部に別にメモリアレイを設ける必要がない。したがって、装置の規模を小さくすることができる。また、データ処理手段の内部でデータプロセッシングをするため、入力すべき画像データをデータサイズの小さい低解像度データに予め変換しておくことにより、装置に入力すべき画像データの転送速度を上げることができる。よって、本表示装置は、表示画面の大型化や高解像化の要求に伴い大容量化する画像データを速やかに表示することができる。
【０１１０】
第２の発明によれば、所定の画像データを記憶するためのコンデンサと、スイッチング素子と、データ信号線と、走査信号線とによりデータ保持手段を構成するため、簡易な構成で画素形成部に保持される画像データを上記コンデンサに容易に保持させることができる。
【０１１１】
第３の発明によれば、第２のデータ信号線は第１のデータ信号線と同数であるため、共通の配線で容易に構成することができ、また第２の走査信号線は第１の走査信号線よりも少ないため、データ保持手段をより小さく形成することができる。
【０１１２】
第４の発明によれば、第２の走査信号線の数は、データ処理手段により一括して処理される画像データの行数に応じて、２本または３本であるため、データ保持手段をより小さく形成することができる。
【０１１３】
第５の発明によれば、段数が変更可能であるシフトレジスタにより、装置外部から与えられる画像データを画素形成部に与えるべき場合と表示データ書き込み部からの画像データを画素形成部に与えるべき場合とが容易に切り替え可能に構成することができる。
【０１１４】
第６の発明によれば、第１の走査信号線駆動回路および第１のデータ信号線駆動回路の一方または双方は２系統の駆動回路からなるため、シフトレジスタを省略することができる。
【０１１５】
第７の発明によれば、２系統の駆動回路の一方の動作が停止されるため、消費電力を抑えることができる。
【０１１６】
第８の発明によれば、装置外部から与えられる画像データを含む映像信号の走査線数またはデータ線数が少ない低解像度のデータ入力される。そのため、装置に入力すべき画像データの転送速度を上げることができるので、高精細な表示を速やかに行うことができる。
【０１１７】
第９の発明によれば、画素形成部および関連回路が互いに同一基板上に形成されているため、互いを接続する配線も当該基板上に形成される。よって、基板外に配線を引き出す必要がないので、画素数の増加に伴いデータ信号線の数および走査信号線の数が増加する場合であっても、基板外に信号線を引き出す配線作業が不要である。そのため、本表示装置を組み立てる際の手間および製造コストを削減することができる。また、各信号線を基板外に接続するための端子を設ける必要もないため、各信号線の不要な静電容量の増大を防止することができるとともに、装置全体の集積度を上げることができる。さらに、表示に関連する回路を画素の内部に形成せず、画素アレイを含む画面メモリアレイ１０１の周囲近傍に配置するため、画素の開口率を低下させることがない。したがって、本表示装置は、反射型の画像表示装置だけでなく、透過型の画像表示装置にも好適な構成である。
【０１１８】
第１０の発明によれば、６００℃以下のプロセス温度で半導体素子（例えばポリシリコン薄膜トランジスタ）を形成する構成により、安価で大型化が容易なガラスを基板として用いることができるため、大型の画像表示装置を低コストで製造することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る表示装置におけるアクティブマトリクス基板の構成を示す模式図である。
【図２】上記実施形態における画面メモリアレイ（表示部）と関連する回路とを示す図である。
【図３】上記実施形態における画素ＰＩＸ（ｉ，ｊ）の構成を示す回路図である。
【図４】上記実施形態におけるシフトレジスタの構成例を示す回路図である。
【図５】上記実施形態における表示データ保持部と関連する回路とを示す図である。
【図６】上記実施形態におけるプリチャージ回路を含む画面メモリ読み出し部の構成を示す図である。
【図７】上記実施形態におけるプリチャージ回路の構成例を示す回路図であり、
【図８】上記実施形態におけるメモリセルＭＥＭ（ｉ，ｊ）の構成を示す回路図である。
【図９】上記実施形態における複数の画素からなる画素アレイを示す図である。
【図１０】上記実施形態における論理演算処理前および処理後におけるブロックセルの画像データの組み合わせを示す図である。
【図１１】上記実施形態におけるゲートアレイにより構成される演算処理回路の一例を示す図である。
【図１２】上記実施形態におけるトランスファーゲートからなるマルチプレクサ回路の構成例を示す図である。
【図１３】上記実施形態における論理回路からなるマルチプレクサ回路の別例を示す図である。
【図１４】本発明の第２の実施形態における論理演算処理前および処理後におけるブロックセルの画像データの組み合わせを示す図である。
【図１５】上記実施形態におけるゲートアレイにより構成される演算処理回路の一例を示す図である。
【図１６】本発明の第３の実施形態における論理演算処理前および処理後におけるブロックセルの画像データの組み合わせを示す図である。
【図１７】上記実施形態におけるゲートアレイにより構成される演算処理回路の一例を示す図である。
【図１８】本発明の第４の実施形態におけるシフトレジスタおよびサンプリング部を含む第１の走査信号線駆動回路およびデータ信号線駆動回路を示す図である。
【符号の説明】
１０１…画面メモリアレイ
１０２…走査信号線
１０３…データ信号線
１０４…走査信号線駆動回路
１０５…データ信号線駆動回路
１０６…画面メモリ読み出し部
１０７…表示データ保持部
１０８…データ信号線
１０９…走査信号線
１１０…走査信号線駆動回路
１１１…データプロセッサ
１１２…表示データ書き込み部
１２０…制御回路
１０４１，１０５１…シフトレジスタ
１０５２…サンプリング部
１０６１…増幅回路群
１０６２…プリチャージ回路
１１２１…マルチプレクサ回路
ＰＩＸ…画素
ＭＥＭ…メモリセル
ＧＬ１，ＧＬ２…走査信号線
ＳＬ１，ＳＬ２…データ信号線
ＤＡＴ１，ＤＡＴ２…映像信号

Claims (11)

1. 表示画素を形成するために入力されるデータ信号に含まれる画像データを保持可能に構成される画素形成部と、前記画素形成部に入力されるべきデータ信号を選択的に与える第１のスイッチング素子と、前記第１のスイッチング素子を介して前記画素形成部に前記データ信号を供給する第１のデータ信号線と、前記データ信号を与えることにより前記第１のデータ信号線を駆動するデータ信号線駆動回路と、前記第１のスイッチング素子を制御するための第１の走査信号を前記第１のスイッチング素子に与える第１の走査信号線と、前記第１の走査信号を与えることにより前記第１の走査信号線を駆動する第１の走査信号線駆動回路とを備えるアクティブマトリクス型の表示装置であって、
   前記画素形成部で保持される画像データを前記第１のデータ信号線を介して読み出す画面メモリ読み出し手段と、
   前記画面メモリ読み出し手段により読み出された画像データを一時的に保持するデータ保持手段と、
   前記データ保持手段により一時的に保持された画像データに対して所定のデータ処理を行うことにより得られる画像データを出力するデータ処理手段と、
   前記データ処理手段からの画像データを前記第１のデータ信号線を介して前記画素形成部に書き込むデータ書き込み手段とを備え、
   前記画素形成部は、装置外部からの画像データを受け取る場合には複数のうちの所定の一部のみが表示画素を形成し、前記データ書き込み手段からの画像データを受け取る場合には前記所定の一部よりも多くが表示画素を形成することを特徴とする、表示装置。
2. 前記データ保持手段は、
   前記画像データを記憶するためのコンデンサと、
   前記コンデンサに記憶されるべき画像データを選択的に与える第２のスイッチング素子と、
   前記第２のスイッチング素子を介して前記コンデンサに前記画像データを供給する第２のデータ信号線と、
   前記第２のスイッチング素子を制御するための第２の走査信号を前記第２のスイッチング素子に与える第２の走査信号線とを含み、
   前記画面メモリ読み出し手段は、前記第２のデータ信号線を介して前記データ保持手段に前記画像データを与えるために、前記第２の走査信号を与えることにより前記第２の走査信号線を駆動する第２の走査信号線駆動回路を含むことを特徴とする、請求項１に記載の表示装置。
3. 前記第２のデータ信号線は、前記第１のデータ信号線と同数であり、
   前記第２の走査信号線は、前記第１の走査信号線よりも少ないことを特徴とする、請求項２に記載の表示装置。
4. 前記第２の走査信号線は、２本または３本であることを特徴とする、請求項３に記載の表示装置。
5. 前記第１の走査信号線駆動回路および前記第１のデータ信号線駆動回路の一方または双方は、装置外部からの画像データを前記画素形成部に与えるべき場合と前記データ書き込み手段からの画像データを前記画素形成部に与えるべき場合とで段数が変更可能に構成されるシフトレジスタを含むことを特徴とする、請求項１に記載の表示装置。
6. 前記第１の走査信号線駆動回路および前記第１のデータ信号線駆動回路の一方または双方は、装置外部からの画像データを前記画素形成部に与えるための駆動回路と、前記データ書き込み手段からの画像データを前記画素形成部に与えるための駆動回路との２系統の駆動回路からなることを特徴とする、請求項１に記載の表示装置。
7. 前記第１の走査信号線駆動回路および前記第１のデータ信号線駆動回路の一方または双方は、前記データ書き込み手段からの画像データを前記画素形成部に与えるべき場合には装置外部からの画像データを前記画素形成部に与えるための駆動回路が停止され、装置外部からの画像データを前記画素形成部に与えるべき場合には前記データ書き込み手段からの画像データを前記画素形成部に与えるための駆動回路が停止されることを特徴とする、請求項６に記載の表示装置。
8. 前記第１の走査信号線の本数は、装置外部からの画像データを含む映像信号の走査線数よりも多くが設けられること、および／または、前記第１のデータ信号線の本数は、装置外部からの画像データを含む映像信号の一走査線あたりの画素数よりも多くが設けられることを特徴とする、請求項１から請求項７までのいずれか１項に記載の表示装置。
9. 前記画素形成部および前記第１のスイッチング素子は、同一基板上に一体形成されており、
   前記データ信号線駆動回路、前記第１の走査信号線駆動回路、前記画面メモリ読み出し手段、前記データ保持手段、前記データ処理手段、前記データ書き込み手段のうちの少なくとも１つは前記画素形成部近傍の前記同一基板上に一体形成されることを特徴とする、請求項１から請求項８までのいずれか１項に記載の表示装置。
10. 前記画素形成部、前記第１のスイッチング素子、前記データ信号線駆動回路、前記第１の走査信号線駆動回路、前記画面メモリ読み出し手段、前記データ保持手段、前記データ処理手段、前記データ書き込み手段は、６００℃以下の低温プロセスで形成された半導体素子を含むことを特徴とする、請求項１から請求項９までのいずれか１項に記載の表示装置。
11. 前記画素形成部は、液晶素子またはＥＬ素子を含むことを特徴とする、請求項１から請求項１０までのいずれか１項に記載の表示装置。

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