JP2004273922A - Manufacturing method of thin film transistor, thin film transistor, display device, and electronic equipment - Google Patents

Manufacturing method of thin film transistor, thin film transistor, display device, and electronic equipment Download PDF

Info

Publication number
JP2004273922A
JP2004273922A JP2003065095A JP2003065095A JP2004273922A JP 2004273922 A JP2004273922 A JP 2004273922A JP 2003065095 A JP2003065095 A JP 2003065095A JP 2003065095 A JP2003065095 A JP 2003065095A JP 2004273922 A JP2004273922 A JP 2004273922A
Authority
JP
Japan
Prior art keywords
insulating film
semiconductor layer
film
thin film
film transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2003065095A
Other languages
Japanese (ja)
Inventor
Takashi Sato
尚 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2003065095A priority Critical patent/JP2004273922A/en
Publication of JP2004273922A publication Critical patent/JP2004273922A/en
Pending legal-status Critical Current

Links

Images

Abstract

<P>PROBLEM TO BE SOLVED: To provide a manufacturing method of a thin film transistor for suppressing contamination of a semiconductor film due to a resist, and to provide the thin film transistor obtaining good insulation, a display device provided with the thin film transistor, and electronic equipment provided with the display device. <P>SOLUTION: The manufacturing method of the thin film transistor provided with a semiconductor layer 1 having a channel region 1a' and a gate electrode 3a arranged oppositely through a gate insulating film 2 on the channel region 1a', comprises a process for forming the semiconductor layer 1 on a substrate 10, a process for forming a protection film on the semiconductor layer 1, and a process for applying the resist used for patterning of the semiconductor layer 1 on the protection film. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタの製造方法、薄膜トランジスタ、表示装置、並びに電子機器に関する。
【０００２】
【従来の技術】
近年、絶縁体層上に設けられたシリコン層（半導体層）を半導体装置の形成に利用するＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｒａｔｏｒ）技術は、α線耐性、ラッチアップ特性、或いはショートチャネルの抑制効果など、通常の単結晶シリコン基板では達成し得ない優れた特性を示すため、半導体装置の高集積化を目的として開発が進められている。
このようなシリコン層のパターニングにおいては、シリコン層を島状にパターニングした後に、シリコン層を被覆するように絶縁膜が形成されている（例えば、特許文献１参照。）。
【０００３】
【特許文献１】
特開２００１−３２００５５号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、上記特許文献１に記載の技術においては、シリコン層をパターニングする際のレジスト塗布により、レジストに含まれているリン、ボロン、硫黄、金属等がシリコン層に入り込み、半導体装置のＶｔｈ変動、ゲート絶縁膜のＴＤＤＢ信頼性低下等を招いてしまうという問題がある。
更に、図１７（ａ）に示すように、シリコン層を被覆していた絶縁膜を除去した場合には、図１７（ｂ）に示すように、えぐれ部分Ｅが形成されてしまう。この状態で、シリコン層に熱酸化を施して酸化絶縁膜を形成した場合には、図１７（ｃ）に示すように、シリコン層の表面に酸化絶縁膜が形成されるが、えぐれ部分Ｅが酸化絶縁膜で埋設されることがない。更に、ゲート電極を形成するために、酸化絶縁膜上に熱ＣＶＤでポリシリコンを成膜した後に、パターニングを行った場合には、図１７（ｄ）に示すように、えぐれ部分Ｅにポリシリコンが堆積してしまう。このようなポリシリコンの残留は、半導体装置のスイッチング特性に影響を与えるという問題がある。
また、図１８に示すようなダブルゲート構造のように、シリコン層の上に第１及び第２のゲート電極を形成した場合に、残留したポリシリコンを介して第１及び第２のゲート電極間が短絡し、正規のスイッチングが行われないという問題がある。
【０００５】
本発明は、上述する事情に鑑みてなされたものであり、レジストによる半導体膜の汚染を抑制すると共に、良好な絶縁性が得られた薄膜トランジスタの製造方法と、当該製造方法によって得られた薄膜トランジスタと、当該薄膜トランジスタを備えた表示装置と、当該表示装置を備えた電子機器を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記の目的を達成するために、本発明は以下の手段を採用した。
即ち、本発明の薄膜トランジスタの製造方法は、チャネル領域を有する半導体層と、チャネル領域にゲート絶縁膜を介して対向配置されたゲート電極とを備えた薄膜トランジスタの製造方法であって、基板上に半導体層を形成する工程と、半導体層上に保護膜を形成する工程と、保護膜上に半導体層のパターニングで用いるレジストを塗布する工程とを具備することを特徴とする。
ここで、半導体層とは、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）等の半導体材料や、化合物半導体により形成されたものである。また、基板とは、石英、シリコンカーバイト（ＳｉＣ）、サファイア等により形成されたものである。また、パターニングとは、レジスト塗布工程、露光工程、現像工程、エッチング工程を意味するものであり、このような工程のうちレジスト塗布工程においては上記レジスト液が用いられる。また、保護膜は、上記の半導体層の材料を有しており、特に、当該材料の酸化膜や窒化膜により形成されていることが好ましい。
従って、本発明によれば、保護膜を形成したことにより、レジスト液に含まれる金属等の不純物と半導体層とが接触することがないので、当該不純物の混入に起因する半導体層の特性悪化を防止することができる。
【０００７】
また、本発明の薄膜トランジスタの製造方法は、先に記載の薄膜トランジスタの製造方法であり、半導体層と保護膜とのパターニングを同時に行うことを特徴とする。
従って、本発明によれば、先に記載の製造方法と同様の効果を奏すると共に、同時にパターニングが行われることにより、工程の簡略化を図ることができる。
【０００８】
また、本発明の薄膜トランジスタの製造方法は、先に記載の薄膜トランジスタの製造方法であり、ゲート絶縁膜を形成するゲート絶縁膜形成工程を備え、当該ゲート絶縁膜形成工程は、半導体層を熱酸化して熱酸化膜を形成する第１絶縁膜形成工程と、気相合成法により熱酸化膜上に気相合成絶縁膜を形成する第２絶縁膜形成工程とを具備することを特徴とする。
ここで、第１絶縁膜形成工程においては、半導体層の上方に熱酸化膜が形成される。また、第２絶縁膜形成工程においては、気相合成法が用いられるので、熱酸化膜の上方及び側方に対して略均一な膜厚の気相合成絶縁膜が形成される。
従って、本発明によれば、先に記載の製造方法と同様の効果を奏すると共に、熱酸化膜及び気相合成絶縁膜とによる複数構造の絶縁膜が形成されるので、良好なゲート絶縁性を得ることができる。
また、第２絶縁膜形成工程を施すことにより、半導体層と下地絶縁膜との間にえぐれ部分が生じた場合であっても、当該えぐれ部分に気相合成絶縁膜を形成することができる。
【０００９】
また、本発明の薄膜トランジスタの製造方法は、先に記載の薄膜トランジスタの製造方法であり、半導体層は下地絶縁膜を介して基板上に形成され、保護膜と下地絶縁膜の一部とをエッチング法により除去する除去工程を更に具備することを特徴とする。
ここで、除去工程においては、保護膜と下地絶縁膜とを全面に同時にエッチングが行われ、保護膜が完全に除去されると共に、これに伴って下地絶縁膜の一部が除去される。エッチング法としては、ドライエッチング法又はウエットエッチング法が好適に用いられる。
従って、本発明によれば、先に記載の製造方法と同様の効果を奏すると共に、レジスト液により汚染された保護膜が完全に除去されるので、当該保護膜の残留に伴う半導体層への汚染を防止することができ、良好な半導体層を形成することができる。
【００１０】
また、本発明の薄膜トランジスタの製造方法は、先に記載の薄膜トランジスタの製造方法であり、除去工程における下地絶縁膜の除去量よりも、気相合成絶縁膜の膜厚が大きいことを特徴とする。
ここでいう除去量とは、半導体層と下地絶縁膜との界面と、除去工程により露出した下地絶縁膜の表面との基板に垂直な方向の距離を意味する（図３（ａ）のｄ参照）。
従って、本発明によれば、先に記載の製造方法と同様の効果を奏すると共に、除去工程による半導体層と下地絶縁膜との間のえぐれ部分に、気相合成絶縁膜を埋設することができる。
【００１１】
また、本発明の薄膜トランジスタの製造方法は、先に記載の薄膜トランジスタの製造方法であり、気相合成絶縁膜の膜厚は、下地絶縁膜の除去量の２倍以上であることを特徴とする。
従って、本発明によれば、先に記載の製造方法と同様の効果を奏すると共に、えぐれ部分に良好に気相合成絶縁膜を埋設することができる。
【００１２】
また、本発明の薄膜トランジスタの製造方法は、先に記載の薄膜トランジスタの製造方法であり、半導体層は単結晶半導体からなることを特徴とする。
従って、本発明によれば、先に記載の製造方法と同様の効果を奏すると共に、単結晶半導体によるＳＯＩ技術を用いることが可能になる。即ち、薄膜トランジスタのα線耐性やラッチアップ特性を向上させることができる。また、ショートチャネルの抑制効果等が得られる。更には、１００ｎｍ以下の厚さにＳＯＩ層を薄膜化することにより、ショートチャネルの抑制効果を向上させることが可能になる。また、更には放射線耐性の向上に伴う高信頼性が得られる。また、更には寄生容量の低減による素子の高速化や低消費電力化を図ることができる。或いは、完全空乏層型の薄膜トランジスタを形成することが可能になる。
【００１３】
また、本発明の薄膜トランジスタは、先に記載の薄膜トランジスタの製造方法で得られたことを特徴とする。
従って、本発明によれば、先に記載の方法と同様の効果を奏すると共に、良好な特性を有する薄膜トランジスタを提供することが可能になる。
【００１４】
また、本発明の表示装置は、先に記載の薄膜トランジスタを備えることを特徴とする。
従って、本発明よれば、先に記載の薄膜トランジスタと同様の効果が得られると共に、良好な特性を有した表示装置を提供することが可能となる。
【００１５】
次に、本発明の電子機器は、本発明の表示装置を備えることを特徴とする。
従って、本発明によれば、先に記載の表示装置と同様の効果が得られると共に、好適な電子機器を提供することが可能となる。
このような電子機器としては、例えば、携帯電話機、移動体情報端末、時計、ワープロ、パソコンなどの情報処理装置などを例示することができる。
【００１６】
【発明の実施の形態】
以下、本発明に係る薄膜トランジスタの製造方法、薄膜トランジスタ、表示装置、並びに電子機器について、図面を参照して説明する。
なお、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材の縮尺は実際のものとは異なるように表している。
【００１７】
（第１実施形態）
以下、本発明に係る薄膜トランジスタの製造方法と、薄膜トランジスタの第１実施形態について説明する。
図１及び図２は、薄膜トランジスタの製造方法の主要工程における基板本体の模式断面図である。
図１（ａ）に示すように、基板本体１０Ａ上に、下地絶縁膜１２と、半導体層１が形成されている。
【００１８】
基板本体１０Ａとしては、石英基板、ハードガラス等の透光性基板が用いられ、本実施形態においては、石英基板が採用される。また、当該基板本体１０ＡをＮ２（窒素）等の不活性ガス雰囲気下、約８５０〜１３００℃、より好ましくは１０００℃の高温で、アニール処理を施しておくことが好ましい。これにより、高温プロセスにおける基板本体１０Ａの歪みを少なくすることが可能になる。薄膜トランジスタの製造における最高温度に合わせて、基板本体１０Ａを同じ温度かそれ以上の温度で熱処理しておくことが好ましい。
【００１９】
下地絶縁膜１２の材料としては、酸化シリコンや窒化シリコン等が採用される。本実施形態の下地絶縁膜１２は、酸化シリコンが２００ｎｍの膜厚で形成されたものである。
また、後述する貼り合わせにより、基板本体１０Ａ上に下地絶縁膜１２を形成する場合には、ＮＳＧ（ノンドープトシリケートガラス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）などの高絶縁性ガラス等を採用してもよい。
【００２０】
半導体層１は、ポリシリコン（多結晶シリコン）、アモルファスシリコン（非晶質シリコン）、単結晶シリコン、化合物半導体等の材料によって形成されたものである。特に、後述する貼り合わせにより、下地絶縁膜１２上に半導体層１を形成する場合には、単結晶シリコンが用いられる。本実施形態の半導体層１は、単結晶シリコンが５０ｎｍの膜厚で形成されたものである。
【００２１】
次に、図１（ｂ）に示すように、半導体層１上に保護膜１４を形成する。
保護膜１４は、半導体層１に含まれる原子を有しており、酸化膜や窒化膜が好適に用いられる。膜厚としては、１０〜１００ｎｍの範囲が好ましく、より好ましくは２０〜５０ｎｍの範囲である。なお、本実施形態の保護膜１４は、酸化シリコンが１０ｎｍの膜厚で形成されたものである。
保護膜１４の形成方法としては、半導体層１の熱酸化により形成する。
なお、当該保護膜１４の形成方法は、熱酸化に限定することなく、ＣＶＤ（気相合成）法等の真空雰囲気中での成膜や、ポリシラザンを有した液体材料をスピンコート法により塗布した後に、加熱処理を施して酸化シリコンを形成する方法であってもよい。
【００２２】
次に、図１（ｃ）に示すように、半導体層１及び保護膜１４を同時にパターニングする。ここで、パターニングとは、レジスト塗布工程、露光工程、現像工程及びエッチング工程により、所定のパターンの半導体層１及び保護膜１４を形成するものである。エッチング工程においては、ドライエッチング法が用いられる。このようなパターニングにおいては、半導体層１の上に保護膜１４が形成されているので、レジスト塗布工程のおけるレジスト液と半導体層１とが接触することがない。
【００２３】
次に、図１（ｄ）に示すように、第１絶縁膜形成工程が施され、保護膜１４及び半導体膜１を覆うように、熱酸化膜２ａが形成される。本実施形態の熱酸化膜２ａは、酸化シリコンが１０ｎｍの膜厚で形成されたものである。半導体層１の端部においては、この熱酸化膜２ａが形成されることにより、下地絶縁膜１２と熱酸化膜２ａとによるえぐれ部分Ｅが形成される。
【００２４】
次に、図２（ｅ）に示すように、第２絶縁膜形成工程が施され、熱酸化膜２ａ及び下地絶縁膜１２を覆うように、気相合成絶縁膜２ｂが形成される。本実施形態の気相合成絶縁膜２ｂは、ＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜が５０ｎｍの膜厚で形成されたものである。
従って、熱酸化膜２ａの表面だけでなく、下地絶縁膜１２上に対して、略均一に気相合成絶縁膜２ｂが形成されるので、図１（ｄ）に示すえぐれ部分Ｅが気相合成絶縁膜２ｂによって埋設される。
【００２５】
次に、図２（ｆ）に示すように、ポリシリコンからなるゲート電極３が気相合成絶縁膜２ｂ上に形成される。ゲート電極３の形成においては、気相合成絶縁膜２ｂ全面にポリシリコン膜を一様に形成した後に、上述のパターニングが行われる。
【００２６】
次に、図２（ｇ）に示すように、ゲート電極３の表面をレジストＲで被覆し、当該ゲート電極３及びレジストＲを拡散マスクとして、イオンドーピング法により、リン（Ｐ）などのＶ族元素のドーパント１５をドープし、Ｎチャネルのソース領域１ｍ及びドレイン領域１ｎを形成する。
なお、イオンドーピング法においては、Ｐイオンの加速電圧を変更して、ソース領域１ｍ及びドレイン領域１ｎ内にＰイオンの低濃度領域と高濃度領域を形成してもよい。
【００２７】
次に、図２（ｈ）に示すように、ソース領域１ｍ及びドレイン領域１ｎを露出するようにコンタクトホールＣが形成され、当該コンタクトホールＣを埋めるように配線Ｌが形成される。ここで、コンタクトホールＣ及び配線Ｌの形成においては、上記のパターニングが行われる。なお、配線Ｌの材料としては、Ａｌ等の低抵抗金属材料が用いられる。
従って、以上説明したように、薄膜トランジスタが形成される。
【００２８】
このように形成された薄膜トランジスタに対して、Ｎ、ＰＣＨにおけるＶｔｈの値のバラツキを検査したところ、０．３±０．０５Ｖ、−０．４±０．０５Ｖとなった。従来方法によれば、０．５±０．５Ｖ、−０．５±０．６であった。即ち、本実施形態で製造した薄膜トランジスタの値のバラツキが小さくなった。更に、ゲート耐圧分布を調べたところ、従来方法ではＢモード不良が３０％であったが、本実施形態で製造した薄膜トランジスタでは略０％（不良が発見されなかった）となった。これは、ＴＤＤＢ寿命が大幅に改善されたことを意味している。
【００２９】
上述したように、本実施形態に示す薄膜トランジスタの製造方法においては、保護膜１４を半導体層１上に形成したことにより、レジスト液に含まれる金属等の不純物と半導体層１とが接触することがないので、当該不純物の混入に起因する半導体層１の特性悪化を防止することができる。また、半導体層１及び保護膜１４は同時にパターニングが行われるので、工程の簡略化を図ることができる。また、気相合成絶縁膜２ｂを形成することにより、えぐれ部分Ｅを埋設することができる。
また、上記の方法によって製造された薄膜トランジスタにおいては、Ｖｔｈのバラツキを小さくすることができると共に、不良が減少したことによるＴＤＤＢ寿命の改善を図ることができる。
【００３０】
また、半導体層１は、単結晶シリコンで形成されているので、ＳＯＩ技術を用いることが可能になる。従って、薄膜トランジスタのα線耐性やラッチアップ特性を向上させることが可能になる。また、ショートチャネルの抑制効果等が得られ、更には、１００ｎｍ以下の厚さにＳＯＩ層を薄膜化することにより、ショートチャネルの抑制効果を向上させることが可能になる。また、放射線耐性の向上に伴う高信頼性が得られる。また、更には寄生容量の低減による素子の高速化や低消費電力化を図ることができる。或いは、完全空乏層型の薄膜トランジスタを形成することが可能になる。
【００３１】
（第２実施形態）
以下、本発明に係る薄膜トランジスタの製造方法と、薄膜トランジスタの第２実施形態について説明する。
本実施形態は、第１実施形態に記載した保護膜の除去工程を備えている。
図３は薄膜トランジスタの製造方法の主要工程における基板本体の模式断面図である。なお、本実施形態においては、第１実施形態の図１（ａ）から図１（ｃ）までの工程が同一であるので、異なる部分のみを説明すると共に、同一部分には同一符号を付し、説明を簡略化する。
【００３２】
本実施形態においては、図１（ｃ）に示すように半導体層１及び保護膜１４を同時にパターニングされた後に、図３（ａ）に示すように保護膜１４の除去工程が行われる。この除去工程においては、ウエットエッチング法が用いられ、保護膜１４が完全に除去されると共に、これに伴って、下地絶縁膜１２の一部が除去される。従って、半導体層１の端部においては、下地絶縁膜１２の除去によるえぐれ部分Ｅが形成される。
【００３３】
次に、図３（ｂ）に示すように、第１絶縁膜形成工程が施され、半導体膜１を覆うように熱酸化膜２ａが形成される。熱酸化膜２ａは酸化シリコンが１０ｎｍの膜厚で形成されたものである。この第１絶縁膜形成工程においては、上記のえぐれ部分Ｅが埋設されることがない。
【００３４】
次に、図３（ｃ）に示すように、第２絶縁膜形成工程が施され、熱酸化膜２ａ及び下地絶縁膜１２を覆うように、気相合成絶縁膜２ｂが形成される。気相合成絶縁膜２ｂは、ＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜が５０ｎｍの膜厚で形成されたものである。ここで、気相合成絶縁膜２ｂの膜厚は５０ｎｍに限定することなく、上記の除去工程による下地絶縁膜の除去量（半導体層１と下地絶縁膜１４との界面と、除去工程により露出した下地絶縁膜１２の表面との基板１０Ａに垂直な方向の距離ｄ）よりも大きい膜厚であることが好ましく、より好ましくは、除去量の２倍以上の膜厚で形成するのがよい。
従って、熱酸化膜２ａの表面だけでなく、下地絶縁膜１２上に対して、略均一に気相合成絶縁膜２ｂが形成されるので、えぐれ部分Ｅは気相合成絶縁膜２ｂによって埋設される。
【００３５】
更に、第１実施形態と同様に、ゲート電極３、ソース領域１ｍ及びドレイン領域１ｎ、コンタクトホールＣ及び配線Ｌを形成することにより、図３（ｄ）に示す薄膜トランジスタが形成される。
【００３６】
本実施形態により形成された薄膜トランジスタのＶｔｈ値及びゲート耐圧分布は、第１実施形態の薄膜トランジスタと同様な結果が得られた。
【００３７】
上述したように、本実施形態に示す薄膜トランジスタの製造方法においては、第１実施形態と同様の効果が得られると共に、レジスト液により汚染された保護膜１４を完全に除去することができるので、保護膜１４が残留に起因する半導体層１への汚染を防止することができ、良好な半導体層を形成することができる。
【００３８】
（第３実施形態）
以下、第３実施形態として本発明の表示装置について説明する。
なお、本実施形態においては、第１及び第２実施形態と異なる部分を説明すると共に、同一部分には同一符号を付し、説明を簡略化する。
【００３９】
図４は、本発明の表示装置の一実施形態である液晶パネルの全体構成を説明するための平面図であり、ＴＦＴアレイ基板をその上に形成された各構成要素とともに対向基板の側から見た状態を示した平面図である。また、図５は、図４のＡ−Ａ’断面図であり、図６は、図４のＢ−Ｂ’断面図である。
【００４０】
図４及び図５、図６に示す液晶パネル（表示装置）は、一対の基板間に液晶が封入されたものであり、一方の基板をなす薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、以下、ＴＦＴと略記する）アレイ基板１０と、これに対向配置された他方の基板をなす対向基板２０とを備えている。
図４は、ＴＦＴアレイ基板１０をその上に形成された各構成要素とともに対向基板２０の側から見た状態を示している。図４に示すように、ＴＦＴアレイ基板１０の上には、シール材５１がその縁に沿って設けられており、その内側には、シール材５１に並行して額縁としての遮光膜５３が設けられている。また、図４において、符号５２は、表示領域を示している。表示領域５２は、額縁としての遮光膜５３の内側の領域であり、液晶パネルの表示に使用する領域である。また、符号５４は、表示領域の外側の領域である非表示領域を示している。
【００４１】
非表示領域５４には、データ線駆動回路１０１及び外部回路接続端子１０２がＴＦＴアレイ基板１０の一辺に沿って設けられ、走査線駆動回路１０４がこの一辺に隣接する２辺に沿って設けられ、プリチャージ回路１０３が残る一辺に沿って設けられている。さらに、データ線駆動回路１０１、プリチャージ回路１０３、走査線駆動回路１０４と外部回路接続端子１０２との間をつなぐための複数の配線１０５が設けられている。
また、対向基板２０のコーナー部に対応する位置には、ＴＦＴアレイ基板１０と対向基板２０との間で電気的導通をとるための導通材１０６が設けられている。そして、シール材５１とほぼ同じ輪郭を持つ対向基板２０が当該シール材５１によりＴＦＴアレイ基板１０に固着されている。
【００４２】
また、図５及び図６に示すように、ＴＦＴアレイ基板１０は、第１実施形態に記載した基板本体１０Ａと、その液晶層５０側表面上に形成され、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）膜などの透明導電性膜からなる画素電極９ａと、表示領域に設けられた画素スイッチング用ＴＦＴ３０及び非表示領域に設けられた駆動回路用ＴＦＴ３１と、ポリイミド膜等の有機膜から形成され、ラビング処理等の所定の配向処理が施された配向膜１６とを主体として構成されている。なお、前記の画素スイッチング用ＴＦＴ３０及び駆動回路用ＴＦＴ３１は、後述するように本発明の薄膜トランジスタの一例となるものである。
【００４３】
他方、対向基板２０は、透明なガラスや石英などの光透過性基板からなる基板本体２０Ａと、その液晶層５０側表面上に形成された対向電極２１と、配向膜２２と、金属などからなり、各画素部の開口領域以外の領域に設けられた遮光膜２３、及び、遮光膜２３と同じかあるいは異なる材料からなる額縁としての遮光膜５３とを主体として構成されている。
このように構成され、画素電極９ａと対向電極２１とが対向するように配置されたＴＦＴアレイ基板１０と対向基板２０との間には、液晶層５０が形成されている。
【００４４】
また、図５に示すように、ＴＦＴアレイ基板１０の基板本体１０Ａの液晶層５０側表面上において、各画素スイッチング用ＴＦＴ３０に対応する位置には、遮光層１１ａ（後述）が設けられている。また、当該遮光層１１ａと複数の画素スイッチング用ＴＦＴ３０との間には、第１層間絶縁膜（後に貼り合わせ工程により下地絶縁膜１２となる）が設けられている。第１層間絶縁膜４ａは、画素スイッチング用ＴＦＴ３０を構成する半導体層１を遮光層１１ａ（後述）から電気的に絶縁するために設けられるものである。
【００４５】
図５及び図６に示すように、本発明における薄膜トランジスタとなる画素スイッチング用ＴＦＴ３０及び駆動回路用ＴＦＴ３１は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造を有しており、走査線３ａからの電界によりチャネルが形成される半導体層１のチャネル領域１ａ’と、ゲート電極３ｃからの電界によりチャネルが形成される半導体層１のチャネル領域１ｋ’と、走査線３ａ及びゲート電極３ｃと半導体層１とを絶縁するゲート絶縁膜２と、データ線６ａと、半導体層１における低濃度ソース領域１ｂ、１ｇ及び低濃度ドレイン領域１ｃ、１ｈと、半導体層１における高濃度ソース領域（ソース領域）１ｄ、１ｉ及び高濃度ドレイン領域１ｅ、１ｊ（ドレイン領域）とを備えている。
【００４６】
ここで、半導体層１は単結晶シリコンからなっている。この半導体層１の厚さとしては、１００ｎｍ以下とすることが望ましい。半導体層１の厚さが１００ｎｍ以上の場合、光リークが生じることにより表示画像に悪影響を及ぼす恐れがあるからである。
【００４７】
ゲート絶縁膜２は、本実施形態では積層構造、即ち、熱酸化膜２ａと気相合成絶縁膜２ｂとの積層構造となっている。熱酸化膜２ａの厚さとしては、３〜５０ｎｍ程度、好ましくは５〜３０ｎｍ程度とされる。また、気相合成絶縁膜２ｂは、後述するようにＣＶＤ法等によって成膜されたもので、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜等から選択された１種以上の膜からなるものである。このような気相合成絶縁膜２ｂの厚さ（２種以上を形成した場合にはその合計厚さ）は１０ｎｍ以上とされる。また、ゲート絶縁膜２全体の厚さ、すなわち熱酸化膜２ａと気相合成絶縁膜２ｂとの合計厚さは４０〜８０ｎｍ程度とされる。これは、特に画素スイッチング用ＴＦＴ３０や駆動回路用ＴＦＴ３１の駆動電圧を１０〜１５Ｖ程度に設定した場合に、前記範囲の厚さが耐圧を確保するうえで必要となるからである。
【００４８】
なお、気相合成絶縁膜２ｂとして、シリコン窒化膜やシリコン酸窒化膜といった高誘電率材料を選択した場合、電流量を多くとれることから薄膜トランジスタのサイズの小型化を図ることができる。一方、気相合成絶縁膜２ｂとしてシリコン酸化膜を選択した場合には、その下層である熱酸化膜２ａと同じ材質となることから、半導体層１に通じるコンタクトホール形成の際のエッチングが容易になる。
【００４９】
また、この液晶パネルにおいては、図５に示すように、ゲート絶縁膜２を走査線３ａに対向する位置から延設して誘電体膜として用い、半導体層１を延設して第１蓄積容量電極１ｆとし、更にこれらに対向する容量線３ｂの一部を第２蓄積容量電極とすることにより、蓄積容量７０が構成されている。容量線３ｂ及び走査線３ａは、同一のポリシリコン膜、または、ポリシリコン膜と、金属単体、合金、金属シリサイド等の積層構造からなり、蓄積容量７０の誘電体膜と画素スイッチング用ＴＦＴ３０及び駆動回路用ＴＦＴ３１のゲート絶縁膜２とは、同一の高温酸化膜からなっている。また、画素スイッチング用ＴＦＴ３０のチャネル領域１ａ’、ソース領域１ｄ、ドレイン領域１ｅと、駆動回路用ＴＦＴ３１のチャネル領域１ｋ’、ソース領域１ｉ、ドレイン領域１ｊと、第１蓄積容量電極１ｆとは、同一の半導体層１からなっている。半導体層１は、前述したように単結晶シリコンによって形成されたもので、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）技術が適用されたＴＦＴアレイ基板１０に設けられたものである。
【００５０】
また、図５に示すように、走査線３ａ、ゲート絶縁膜２及び第１層間絶縁膜４ａの上には第２層間絶縁膜４ｂが形成されており、この第２層間絶縁膜４ｂには、画素スイッチング用ＴＦＴ３０の高濃度ソース領域１ｄへ通じるコンタクトホール５、及び画素スイッチング用ＴＦＴ３０の高濃度ドレイン領域１ｅへ通じるコンタクトホール８がそれぞれ形成されている。さらに、データ線６ａ及び第２層間絶縁膜４ｂの上には第３層間絶縁膜７が形成されており、この第３層間絶縁膜７には画素スイッチング用ＴＦＴ３０の高濃度ドレイン領域１ｅへのコンタクトホール８が形成されている。また、画素電極９ａは、このように構成された第３層間絶縁膜７の上面に設けられている。
【００５１】
一方、図６に示すように、駆動回路用ＴＦＴ３１には画素電極９ａは接続されておらず、駆動回路用ＴＦＴ３１のソース領域１ｉにはソース電極６ｂが接続され、駆動回路用ＴＦＴ３１のドレイン領域１ｊにはドレイン電極６ｃが接続されている。
【００５２】
次に、このような構成の液晶パネル（表示装置）の製造方法に基づき、本発明の薄膜トランジスタの製造方法を説明する。
まず、図７〜図１５に基づき、図４及び図５、図６に示した液晶パネルの製造方法におけるＴＦＴアレイ基板１０の製造方法について説明する。なお、図７及び図８と図９〜図１５とは異なる縮尺で示している。
まず、図７及び図８に基づいて、ＴＦＴアレイ基板１０の基板本体１０Ａの表面上に、遮光層１１ａと第１層間絶縁膜４ａとを形成する工程について詳細に説明する。なお、図７及び図８は、各工程におけるＴＦＴアレイ基板の一部分を、図５に示した液晶パネルの断面図に対応させて示す工程図である。
【００５３】
はじめに、基板本体１０Ａの表面上の全面に、図７（ａ）に示すように、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｂのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等を、スパッタリング法、ＣＶＤ法、電子ビーム加熱蒸着法などにより、例えば１５０〜２００ｎｍの膜厚に堆積することにより、遮光材料層１１を形成する。
【００５４】
次に、基板本体１０Ａの表面上の全面にフォトレジストを形成し、最終的に形成する遮光層１１ａのパターンを有するフォトマスクを用いてフォトレジストを露光する。その後、フォトレジストを現像することにより、図７（ｂ）に示すように、最終的に形成する遮光層１１ａのパターンを有するフォトレジスト２０７を形成する。
次に、フォトレジスト２０７をマスクとして遮光材料層１１のエッチングを行い、その後、フォトレジスト２０７を剥離することにより、基板本体１０Ａの表面上における画素スイッチング用ＴＦＴ３０の形成領域に、図７（ｃ）に示すように所定のパターンを有する遮光層１１ａが形成される。遮光層１１ａの膜厚は、例えば１５０〜２００ｎｍとする。
【００５５】
次に、図８（ａ）に示すように、遮光層１１ａを形成した基板本体１０Ａの表面上に、スパッタリング法、ＣＶＤ法などにより、第１層間絶縁膜４ａを形成する。このとき、遮光層１１ａを形成した領域上には、第１層間絶縁膜４ａの表層部に凸部１２ａが形成される。第１層間絶縁膜４ａの材料としては、酸化シリコンや、ＮＳＧ（ノンドープトシリケートガラス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）などの高絶縁性ガラス等を例示することができる。
次に、第１層間絶縁膜４ａの表面をＣＭＰ（化学的機械研磨）法などの方法を用いて研磨し、図８（ｂ）に示すように前記凹部１２ａを除去して第１層間絶縁膜４ａの表面を平坦化する。第１層間絶縁膜４ａの膜厚については、約４００〜１０００ｎｍ程度、より好ましくは８００ｎｍ程度とする。
【００５６】
次に、図９〜図１５に基づいて、第１層間絶縁膜４ａが形成された基板本体１０ＡからＴＦＴアレイ基板１０を製造する方法について説明する。なお、図９〜図１５は、各工程におけるＴＦＴアレイ基板の一部分を、図５に示した液晶パネルの断面図のＡ−Ａ’に対応させて示す工程図である。
図９（ａ）は、図８（ｂ）の一部分を取り出して異なる縮尺で示す図である。図９（ｂ）に示すように、図９（ａ）に示した表面が平坦化された第１層間絶縁膜４ａを有する基板本体１０Ａと、単結晶シリコン基板２０６との貼り合わせを行う。
【００５７】
貼り合わせに用いる単結晶シリコン基板２０６は、膜厚が例えば７００μｍの単結晶シリコン層２０６ａ（後述では、半導体層１と称する）と、予め単結晶シリコン基板２０６の基板本体１０Ａと貼り合わせる側の表面に形成された酸化膜層２０６ｂ（後に貼り合わせ工程により下地絶縁膜１２となる）とを有している。また、単結晶シリコン基板２０６の中には、水素イオン（Ｈ＋）が例えば加速電圧１００ｋｅＶ、ドーズ量１０×１０１６／ｃｍ２にて注入されている。酸化膜層２０６ｂは、単結晶シリコン基板２０６の表面を０．０５〜０．８μｍ程度酸化することにより形成される。
貼り合わせ工程は、例えば３００℃で２時間熱処理することにより２枚の基板を直接貼り合わせる方法を採用することができる。このような貼り合わせ工程によって酸化膜層２０６ｂと第１層間絶縁膜４ａとが密着して一体化し、下地絶縁膜１２となる。
【００５８】
また、貼り合わせ強度を更に高めるためには、熱処理温度を上げて４５０℃程度にする必要があるが、石英などからなる基板本体１０Ａの熱膨張係数と単結晶シリコン基板２０６の熱膨張係数との間には大きな差があるため、このまま加熱すると単結晶シリコン層にクラックなどの欠陥が発生し、製造されるＴＦＴアレイ基板１０の品質が劣化する恐れがある。クラックなどの欠陥の発生を抑制するためには、一度３００℃にて貼り合わせのための熱処理を行った単結晶シリコン基板２０６を、ウエットエッチングまたはＣＭＰによって１００〜１５０μｍ程度まで薄くし、その後、更に高温の熱処理を行うことが望ましい。例えば、８０℃のＫＯＨ水溶液を用いて単結晶シリコン基板２０６の厚さが１５０μｍとなるようにエッチングし、その後、基板本体１０Ａとの貼り合わせを行い、更に４５０℃にて再び熱処理することにより貼り合わせ強度を高めることが望ましい。
【００５９】
次に、図９（ｃ）に示すように、貼り合わせた単結晶シリコン基板２０６の貼り合わせ面側の酸化膜２０６ｂと単結晶シリコン層（半導体層１）２０６ａを残したまま、単結晶シリコン基板２０６を基板本体１０Ａから剥離（分離）するための熱処理を行う。
この基板の剥離現象は、単結晶シリコン基板２０６中に導入された水素イオンによって、単結晶シリコン層２０６ａの表面近傍のある層でシリコンの結合が分断されるために生じるものである。ここでの熱処理は、例えば、貼り合わせた２枚の基板を毎分２０℃の昇温速度にて６００℃まで加熱することにより行うことができる。この熱処理により、貼り合わせた単結晶シリコン基板２０６が基板本体１０Ａから分離し、基板本体１０Ａの表面上には約５５ｎｍ±５ｎｍ程度の単結晶シリコン層２０６ａが形成される。
【００６０】
単結晶シリコン層２０６の膜厚については、前述した単結晶シリコン基板２０６に対して行う水素イオン注入の加速電圧を変えることにより、例えば１０ｎｍ〜３０００ｎｍの範囲で任意に形成することができる。
なお、薄膜化した単結晶シリコン層２０６ａは、ここに述べた方法以外に、単結晶シリコン基板の表面を研磨して膜厚を３〜５μｍとした後、ＰＡＣＥ（Ｐｌａｓｍａ Ａｓｓｉｓｔｅｄ Ｃｈｅｍｉｃａｌ Ｅｔｃｈｉｎｇ）法によってその膜厚を０．０５〜０．８μｍ程度までエッチングして仕上げる方法や、多孔質シリコン上に形成したエピタキシャルシリコン層を、多孔質シリコン層の選択エッチングによって貼り合わせ基板上に転写するＥＬＴＲＡＮ（Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ Ｔｒａｎｓｆｅｒ）法によっても得ることができる。
【００６１】
更に、第１層間絶縁膜４ａと単結晶シリコン層２０６ａとの密着性を高め、貼り合わせ強度を高めるためには、基板本体１０Ａと単結晶シリコン基板２０６とを貼り合わせた後に、急速熱処理法（ＲＴＡ）などにより加熱することが望ましい。加熱温度としては、６００℃〜１２００℃、望ましくは酸化膜の粘度を下げ、原子的に密着性を高めるため１０５０℃〜１２００℃で加熱することが望ましい。
【００６２】
次に、図９（ｄ）に示すように、第１及び第２実施形態に示した保護膜１４を形成する。保護膜１４の形成は、単結晶シリコン層２０６ａを熱酸化して得られた熱酸化膜である。
なお、以降の説明では単結晶シリコン層２０６ａを半導体層１と称する。
【００６３】
次に、図９（ｅ）に示すように、フォトリソグラフィ工程、エッチング工程等によるメサ型分離法により、半導体層１及び保護膜１４を所定パターンに形成する。
【００６４】
次に、図９（ｆ）に示すように、保護膜１４をウエットエッチングにより除去することにより、半導体層１のみのパターンが形成される。ここで、特にデータ線６ａ下で容量線３ｂが形成される領域及び走査線３ａに沿って容量線３ｂが形成される領域には、画素スイッチング用ＴＦＴ３０を構成する半導体層１から延設された第１蓄積容量電極１ｆを形成する。なお、前記素子分離工程については、周知のＬＯＣＯＳ分離法やトレンチ分離法を用いてもよい。
なお、本実施形態においては、保護膜１４を除去したが、第１実施形態に記載したように、保護膜１４の除去を行わずに後の工程となる熱酸化膜２ａを形成してもよい。
また、第１及び第２実施形態に記載したように保護膜１４の除去に伴って第１層間絶縁膜４ａの一部が除去され、図３（ａ）に示したように、えぐれ部分Ｅが形成されるが、図９（ｆ）においては、えぐれ部分Ｅが形成されているものとする。
【００６５】
次に、図１０（ａ）に示すように、半導体層１を約８００〜１０５０℃の温度で熱酸化することにより、３〜５０ｎｍ程度、好ましくは５〜３０ｎｍ程度の厚さの熱酸化膜２ａを形成する。
【００６６】
次いで、図１０（ｂ）に示すように、気相合成法、例えば常圧又は減圧ＣＶＤ法、蒸着法等により、シリコン酸化物、シリコン窒化物、又はシリコン酸窒化物を堆積成膜し、気相合成絶縁膜２ｂを形成する。すると、この気相合成絶縁膜２ｂは略均一な厚さで前記熱酸化膜２ａ上、及び第１層間絶縁膜４ａ上に形成されることから、第２実施形態と同様にえぐれ部分Ｅが埋設される。従って、熱酸化膜２ａと気相合成絶縁膜２ｂとからなるゲート酸化膜２は、十分な耐圧が確保されたものとなる。
なお、この気相合成絶縁膜２ｂについては、単層で形成してもよく、また、前記絶縁材料より選択された２種以上の膜による積層膜としてもよい。また、その膜厚としては、前述したように１０ｎｍ以上とする。これは、１０ｎｍ未満に形成しようとしても、良好な膜質のものが得られないからである。
【００６７】
このようにして熱酸化膜２ａ、気相合成絶縁膜２ｂをそれぞれ形成したら、不活性ガス中、例えば窒素やアルゴン中にて９００〜１０５０℃程度の温度によるアニール処理を行い、前記熱酸化膜２ａ、気相合成絶縁膜２ｂの積層構造を有するゲート酸化膜２を得る。ここで、このゲート酸化膜２の膜厚、すなわち熱酸化膜２ａと気相合成絶縁膜２ｂとの合計厚さについては、４０〜８０ｎｍ程度となるようにするのが好ましい。
【００６８】
次に、図１１（ａ）に示すように、Ｎチャネルの半導体層１に対応する位置にレジスト膜３０１を形成し、Ｐチャネルの半導体層１にＰ（リン）などのＶ族元素のドーパント３０２を低濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、２×１０１１／ｃｍ２のドーズ量にて）ドープする。
次に、図１１（ｂ）に示すように、図示を省略するＰチャネルの半導体層１と対応する位置にレジスト膜を形成し、Ｎチャネルの半導体層１にＢ（ホウ素）などのＩＩＩ 族元素のドーパント３０３を低濃度で（例えば、Ｂイオンを３５ｋｅＶの加速電圧、１×１０１２／ｃｍ２のドーズ量にて）ドープする。
【００６９】
次に、図１１（ｃ）に示すように、半導体層１を延設してなる第１蓄積容量電極１ｆを低抵抗化するため、基板本体１０Ａ表面の第１蓄積容量電極１ｆ以外の部分に対応する部分にレジスト膜３０７（走査線３ａよりも幅が広い）を形成し、これをマスクとしてその上からＰなどのＶ族元素のドーパント３０８を低濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、３×１０１４／ｃｍ２のドーズ量にて）ドープする。
【００７０】
次に、図１２（ａ）に示すように、第１層間絶縁膜４ａに遮光層１１ａに達するコンタクトホール１３を反応性エッチング、反応性イオンビームエッチング等のドライエッチングにより、あるいはウエットエッチングにより形成する。この際、反応性エッチング、反応性イオンビームエッチングのような異方性エッチングにより、コンタクトホール１３等を開孔した方が、開孔形状をマスク形状とほぼ同じにできるという利点がある。ただし、ドライエッチングとウエットエッチングとを組み合わせて開孔すれば、これらのコンタクトホール１３等をテーパ状にできるので、配線接続時の断線を防止できるという利点が得られる。
【００７１】
次に、図１２（ｂ）に示すように、減圧ＣＶＤ法等によりポリシリコン層３を３５０ｎｍ程度の厚さで堆積し、その後、リン（Ｐ）を熱拡散してポリシリコン膜３を導電化する。又は、Ｐイオンをポリシリコン膜３の成膜と同時に導入したドープトシリコン膜を用いてもよい。これにより、ポリシリコン層３の導電性を高めることができる。更に、ポリシリコン層３の導電性を高めるため、ポリシリコン層３の上部に、Ｔｉ、Ｗ、Ｃｏ及びＭｏのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等を、スパッタリング法、ＣＶＤ法、電子ビーム加熱蒸着法などにより、例えば１５０〜２００ｎｍの膜厚に堆積した層構造にしてもよい。
次に、図１２（ｃ）に示すように、レジストマスクを用いたフォトリソグラフィ工程、エッチング工程等により、図５に示した所定パターンの走査線３ａと共に容量線３ｂを形成する。なお、この後、基板本体１０Ａの裏面に残存するポリシリコンを基板本体１０Ａの表面をレジスト膜で覆ってエッチングすることにより除去する。
【００７２】
次に、図１２（ｄ）に示すように、半導体層１に駆動回路用ＴＦＴ３１のＰチャネルのＬＤＤ領域を形成するために、Ｎチャネルの半導体層１に対応する位置をレジスト膜３０９で覆い、ゲート電極（走査線）３ａを拡散マスクとして、ＢなどのＩＩＩ 族元素のドーパント３１０を低濃度で（例えば、ＢＦ２イオンを９０ｋｅＶの加速電圧、３×１０１３／ｃｍ２のドーズ量にて）ドープし、図６に示すＰチャネルの低濃度ソース領域１ｇ及び低濃度ドレイン領域１ｈが形成される。
【００７３】
続いて、図１２（ｅ）に示すように、半導体層１に駆動回路用ＴＦＴ３１のＰチャネルの高濃度ソース領域及び高濃度ドレイン領域を形成するために、Ｎチャネルの半導体層１に対応する位置をレジスト膜３０９で覆った状態で、かつ、図示はしていないが走査線３ａよりも幅の広いマスクでレジスト層をＰチャネルに対応する走査線３ａ上に形成した状態で、同じくＢなどのＩＩＩ 族元素のドーパント３１１を高濃度で（例えば、ＢＦ２イオンを９０ｋｅＶの加速電圧、２×１０１５／ｃｍ２のドーズ量にて）ドープし、図６に示すＰチャネルの高濃度ソース領域１ｉ及び高濃度ドレイン領域１ｊが形成される。
【００７４】
次に、図１３（ａ）に示すように、半導体層１に画素スイッチング用ＴＦＴ３０及び駆動回路用ＴＦＴ３１のＮチャネルのＬＤＤ領域を形成するため、Ｐチャネルの半導体層１に対応する位置をレジスト膜（図示せず）で覆い、走査線３ａ（ゲート電極）を拡散マスクとして、ＰなどのＶ族元素のドーパント６０を低濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、６×１０１２／ｃｍ２のドーズ量にて）ドープし、Ｎチャネルの低濃度ソース領域１ｂ、１ｇ及び低濃度ドレイン領域１ｃ、１ｈを形成する。
【００７５】
続いて、図１３（ｂ）に示すように、半導体層１に画素スイッチング用ＴＦＴ３０及び駆動回路用ＴＦＴ３１のＮチャネルの高濃度ソース領域１ｄ、１ｉ及び高濃度ドレイン領域１ｅ、１ｊを形成するため、走査線３ａよりも幅の広いマスクでレジスト６２をＮチャネルに対応する走査線３ａ上に形成した後、同じくＰなどのＶ族元素のドーパント６１を高濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、４×１０１５／ｃｍ２のドーズ量にて）ドープする。
【００７６】
次に、図１３（ｃ）に示すように、容量線３ｂ及び走査線３ａを覆うように、例えば常圧又は減圧ＣＶＤ法によってＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第２層間絶縁膜４ｂを形成する。この第２層間絶縁膜４ｂの膜厚としては、約５００〜１５００ｎｍとするのが好ましく、８００ｎｍとするのがより好ましい。
この後、高濃度ソース領域１ｄ、１ｉ及び高濃度ドレイン領域１ｅ、１ｊを活性化するため、約８５０℃のアニール処理を２０分程度行う。
【００７７】
次に、図１３（ｄ）に示すように、データ線に対するコンタクトホール５を、反応性エッチング、反応性イオンビームエッチング等のドライエッチングによりあるいはウエットエッチングにより形成する。また、走査線３ａや容量線３ｂを図示しない配線と接続するためのコンタクトホールも、コンタクトホール５と同一の工程により第２層間絶縁膜４ｂに開孔する。
【００７８】
次に、図１４（ａ）に示すように、スパッタ処理等によって第２層間絶縁膜４ｂの上に、遮光性のＡｌ等の低抵抗金属や金属シリサイド等を金属膜６として、約１００〜７００ｎｍの厚さ、好ましくは約３５０ｎｍに堆積する。
更に、図１４（ｂ）に示すように、フォトリソグラフィ工程、エッチング工程等により、データ線６ａを形成する。
次に、図１４（ｃ）に示すように、データ線６ａ上を覆うように、例えば常圧又は減圧ＣＶＤ法により、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第３層間絶縁膜７を形成する。第３層間絶縁膜７の膜厚は、約５００〜１５００ｎｍとするのが好ましく、更に８００ｎｍとするのがより好ましい。
【００７９】
次に、図１５（ａ）に示すように、画素スイッチング用ＴＦＴ３０において、画素電極９ａと高濃度ドレイン領域１ｅとを電気的に接続するためのコンタクトホール８を、反応性エッチング、反応性イオンビームエッチング等のドライエッチングあるいはウエットエッチングにより形成する。
次に、図１５（ｂ）に示すように、スパッタ処理等によって第３層間絶縁膜７の上に、ＩＴＯ等の透明導電性薄膜９を約５０〜２００ｎｍの厚さに堆積する。
【００８０】
更に、図１５（ｃ）に示すように、フォトリソグラフィ工程、エッチング工程等により、画素電極９ａを形成する。なお、本実施形態の液晶装置が反射型液晶装置である場合には、Ａｌ等の反射率の高い不透明な材料から画素電極９ａを形成してもよい。
続いて、画素電極９ａの上にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角を持つように、且つ所定方向にラビング処理を施すこと等により、配向膜１６が形成される。
以上のようにして、ＴＦＴアレイ基板１０が製造される。
【００８１】
次に、対向基板２０の製造方法及びＴＦＴアレイ基板１０と対向基板２０とから液晶パネルを製造する方法について説明する。
図５に示した対向基板２０については、基板本体２０Ａとしてガラス基板等の光透過性基板を用意し、基板本体２０Ａの表面上に、遮光膜２３及び周辺見切りとしての遮光膜５３を形成する。遮光膜２３及び周辺見切りとしての遮光膜５３は、例えばＣｒ、Ｎｉ、Ａｌなどの金属材料をスパッタリングした後、フォトリソグラフィ工程、エッチング工程を経て形成される。なお、これらの遮光膜２３、５３は、前記の金属材料の他、カーボンやＴｉなどをフォトレジストに分散させた樹脂ブラックなどの材料から形成してもよい。
【００８２】
その後、スパッタリング法などによって基板本体２０Ａの表面上の全面に、ＩＴＯ等の透明導電性薄膜を約５０〜２００ｎｍの厚さに堆積し、対向電極２１を形成する。更に、対向電極２１の表面上の全面にポリイミドなどの配向膜の塗布液を塗布し、その後、所定のプレティルト角を持つように、且つ所定方向にラビング処理を施すこと等により、配向膜２２を形成する。
以上のようにして、対向基板２０が製造される。
【００８３】
最後に、前述のように製造されたＴＦＴアレイ基板１０と対向基板２０とを、配向膜１６及び２２が互いに対向するようにシール材５１によって貼り合わせる。そして、真空吸引法などの方法により、両基板間の空間に例えば複数種類のネマティック液晶を混合してなる液晶を吸引し、所定の厚みを有する液晶層５０を形成する。これにより、前記構造の液晶パネルが得られる。
【００８４】
このように構成された液晶パネルにおいては、第１及び第２実施形態に示した薄膜トランジスタを備えているので、同様の効果が得られる。
また、熱酸化膜２ａ上に気相合成絶縁膜２ｂを形成してゲート絶縁膜２を構成しているので、十分な耐圧を確保することができる。従って、絶縁耐圧が増加され、ゲート絶縁破壊を防止することができる。また、寄生トランジスタ効果を低下することができ、更に単結晶シリコン層へのストレス減少のため欠陥の誘起を小さくすることができる。
【００８５】
また、ゲート絶縁膜２の形成のプロセスに関しては、従来に比べ単に気相合成による成膜工程が加わるだけであるので、プロセスが複雑化せず、したがってコスト上有利になり、歩留まりの低下も抑えることができる。
また、メサ型分離法によって単結晶シリコン層を分離しているので、単結晶シリコン層を容易にかつ分離領域も狭く形成することができ、したがってこの単結晶シリコン層を用いた薄膜トランジスタからなる画素スイッチン用ＴＦＴ３０や駆動回路用ＴＦＴ３１を、良好に形成することができる。
【００８６】
また、特にこのようにして得られる画素スイッチング用ＴＦＴ３０や駆動回路用ＴＦＴ３１の構造にあっては、例えばダブルゲート構造のように半導体層１上に複数のゲート電極を複数形成した場合、図１８に示したようなポリシリコン残留物による第１及び第２のゲート電極の短絡といった不都合が防止されたものとなる。即ち、本発明においては、半導体層１に熱酸化膜２ａを形成した後、気相合成絶縁膜２ｂを形成するので、熱酸化膜２ａの側部においてえぐれ部分Ｅが形成されても、当該えぐれ部分を埋設するように気相合成絶縁膜２ｂが形成されることにより、従って、ポリシリコン残留物に起因する第１及び第２のゲート電極間の短絡が防止されるのである。
【００８７】
なお、本実施形態の液晶パネルでは、前述したように画素スイッチング用ＴＦＴ３０についてはＬＤＤ構造を有するものとしたが、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃを設けなくてもよく、また、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃに不純物イオンの打ち込みを行わないオフセット構造を採用してもよい。また、ゲート電極をマスクとして高濃度で不純物イオンを打ち込み、自己整合的に高濃度ソース及びドレイン領域を形成するセルフアライン型のＴＦＴとしてもよい。
【００８８】
また、本実施形態の液晶パネルでは、画素スイッチング用ＴＦＴ３０の走査線３ａの一部からなるゲート電極を、ソース・ドレイン領域間に１個のみ配置したシングルゲート構造としたが、これらの間に２個以上のゲート電極を配置してもよい。この際、各々のゲート電極には同一の信号が印加されるようにする。このようにデュアルゲート（ダブルゲート）あるいはトリプルゲート以上でＴＦＴを構成すれば、チャネルとソース・ドレイン領域接合部のリーク電流を防止でき、オフ時の電流を低減することができる。更に、これらのゲート電極の少なくとも１個をＬＤＤ構造あるいはオフセット構造にすれば、より一層、オフ電流を低減でき、安定したスイッチング素子を得ることができる。なお、このように２個以上のゲート電極を配置した場合、前述したようにエッチ残りに起因する第１及び第２の間の短絡が防止されているものとなる。
また、本実施形態の液晶パネルでは、画素スイッチング用ＴＦＴ３０をＮチャネル型としたが、Ｐチャネル型を用いても良く、更にはＮチャネル型とＰチャネル型の両方のＴＦＴを形成しても良い。
【００８９】
また、本実施形態の液晶パネルでは、ＴＦＴアレイ基板１０の非表示領域に駆動回路用ＴＦＴ３１が設けられているものとしたが、非表示領域に駆動回路用ＴＦＴ３１が設けられていないものとしてもよく、特に限定されない。
また、本実施形態の液晶パネルでは、画素スイッチング用ＴＦＴ３０を構成する半導体層と駆動回路用ＴＦＴ３１を構成する半導体層とを、同じ層厚としたが、異なる層厚としてもよい。
更に、本実施形態の液晶パネルでは、ＴＦＴアレイ基板１０は、ＳＯＩ技術が適用されたものとしたが、ＳＯＩ技術を適用したものでなくてもよく、特に限定されない。また、単結晶半導体層を形成する材料としては、単結晶シリコンに限定されるものではなく、化合物系の単結晶半導体などを使用してもよい。また、半導体層にポリシリコンを用いてもよい。
【００９０】
なお、本実施形態の液晶パネルでは、ＴＦＴアレイ基板１０における基板本体１０Ａとして石英基板、ハードガラス等の透光性のものを用い、また遮光層１１ａを形成して画素スイッチング用ＴＦＴ３０に向かう光を遮断し、画素スイッチング用ＴＦＴ３０に光が照射されるのを防止して光リーク電流を抑えるようにしたが、基板本体１０Ａとして非透光性のものを用いることもでき、その場合には遮光層１１ａの形成を省略してもよい。
【００９１】
また、本実施形態の液晶パネルでは、蓄積容量７０を形成する方法として、半導体層との間で容量を形成するための配線である容量線３ｂを設けているが、容量線３ｂを設ける代わりに、画素電極９ａと前段の走査線３ａとの間で容量を形成しても良い。または、第１蓄積容量電極１ｆを形成する代わりに、容量線３ｂの上に、薄い絶縁膜を介して別の蓄積容量電極を形成しても良い。
また、画素電極９ａと高濃度ドレイン領域１ｅとは、データ線６ａと同一のＡｌ膜や走査線３ａと同一のポリシリコン膜を中継して電気的に接続する構成としてもよい。
また、遮光層１１ａはポリシリコン膜３と接続されているが、図１３（ｄ）に示したデータ線に対するコンタクトホール５の形成工程と同時にコンタクトホールを形成し、金属膜６と接続しても良い。また、遮光層１１ａの電位を固定するために、上述したような各画素毎にコンタクトを取らず、画素領域の周辺で一括して接続をしても良い。
【００９２】
また、本実施形態の液晶パネルにおいては、ＴＦＴアレイ基板１０上に、更に製造途中や出荷時の当該液晶装置の品質、欠陥等を検査するための検査回路等を形成してもよい。
また、データ線駆動回路１０１及び走査線駆動回路１０４をＴＦＴアレイ基板１０の上に設ける代わりに、例えばＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ ）基板上に実装された駆動用ＬＳＩに、ＴＦＴアレイ基板１０の周辺部に設けられた異方性導電フィルムを介して電気的及び機械的に接続するようにしてもよい。
更に、対向基板２０の投射光が入射する側及びＴＦＴアレイ基板１０の出射光が出射する側に各々、例えば、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＶＡ（ＶｅｒｔｉｃａｌｌｙＡｌｉｇｎｅｄ ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード等の動作モードや、ノーマリーホワイトモード／ノーマリーブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光手段などが所定の方向で配置される。
【００９３】
なお、本発明の薄膜トランジスタを備えた表示装置としての液晶パネルは、反射型の液晶パネルにも、透過型の液晶パネルにも適用可能である。
また、前記の液晶パネルにおいては、例えばカラー液晶プロジェクタ（電子機器）に適用することができる。その場合、３枚の液晶パネルがＲＧＢ用のライトバルブとして各々用いられ、各ライトバルブには各々ＲＧＢ色分解用のダイクロイックミラーを介して分解された各色の光が投射光として各々入射されることになる。したがって、前記の実施形態では、対向基板２０に、カラーフィルタは設けられていない。しかしながら、遮光膜２３の形成されていない画素電極９ａに対向する所定領域に、ＲＧＢのカラーフィルタをその保護膜とともに対向基板２０上に形成してもよい。このようにすれば、液晶プロジェクタ以外の直視型や反射型のカラー液晶テレビなどのカラー液晶装置に各実施形態における液晶パネルを適用できる。
【００９４】
更に、対向基板２０上に１画素に１個対応するようにマイクロレンズを形成してもよい。このようにすれば、入射光の集光効率を向上することで、明るい液晶パネルが実現できる。更に、対向基板２０上に、何層もの屈折率の相違する干渉層を堆積することで、光の干渉を利用して、ＲＧＢ色を作り出すダイクロイックフィルタを形成してもよい。このダイクロイックフィルタ付対向基板によれば、より明るいカラー液晶装置が実現できる。
【００９５】
なお、本発明の薄膜トランジスタを備えた表示装置としては、前記の液晶パネルに限定されることなく、有機エレクトロルミネッセンス装置、電気泳動装置、プラズマディスプレイ装置等にも適用可能である。
また、本発明の半導体装置は、前記の画素スイッチング用ＴＦＴ３０のような、ゲート絶縁膜２を単結晶シリコン層（単結晶半導体層）の熱酸化による熱酸化膜２ａと気相合成絶縁膜２ｂとの少なくとも二層からなる積層構造とした薄膜トランジスタを有したものであり、このような薄膜トランジスタを有したものであれば、メモリ等いずれの半導体装置にも適用可能である。
【００９６】
（第４実施形態）
次に、第３実施形態に示した表示装置（液晶パネル）を備える電子機器の例について説明する。
図１６は、前記実施形態の表示装置（液晶装置）を用いた電子機器の例として、携帯電話の一例を示す斜視図である。図１６において、符号１０００は携帯電話本体を示し、符号１００１は上記の液晶装置を用いた液晶表示部を示している。
図１６に示す電子機器（携帯電話）にあっては、上記各実施形態の液晶装置を備えたものであるので、良好な表示特性を有した電子機器となる。
【００９７】
また、本発明の電子機器としては、携帯電話以外にも、例えば投射型表示装置や、前記の液晶表示装置を用いた液晶表示部を有する腕時計型電子機器、さらにはワープロ、パソコンなどの携帯型情報処理装置にも適用可能である。
なお、本発明の技術範囲は上記の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能であるのはもちろんである。
【図面の簡単な説明】
【図１】本発明の薄膜トランジスタの製造方法を説明するための模式断面図。
【図２】本発明の薄膜トランジスタの製造方法を説明するための模式断面図。
【図３】本発明の薄膜トランジスタの製造方法を説明するための模式断面図。
【図４】本発明の表示装置の一例である液晶パネルの平面図である。
【図５】図４のＡ−Ａ’断面図である。
【図６】図４のＢ−Ｂ’断面図である。
【図７】（ａ）〜（ｃ）は液晶パネルの製造工程図である。
【図８】（ａ）〜（ｂ）は液晶パネルの製造工程図である。
【図９】（ａ）〜（ｆ）は液晶パネルの製造工程図である。
【図１０】（ａ）、（ｂ）は液晶パネルの製造工程図である。
【図１１】（ａ）〜（ｃ）は液晶パネルの製造工程図である。
【図１２】（ａ）〜（ｅ）は液晶パネルの製造工程図である。
【図１３】（ａ）〜（ｄ）は液晶パネルの製造工程図である。
【図１４】（ａ）〜（ｃ）は液晶パネルの製造工程図である。
【図１５】（ａ）〜（ｃ）は液晶パネルの製造工程図である。
【図１６】電子機器としての携帯電話の一例を説明するための図である。
【図１７】課題を説明するための要部断面図である。
【図１８】ダブルゲート構造を模式的に示す平面図である。
【符号の説明】
１ 半導体層、１ａ’、１ｋ’ チャネル領域、１ｄ、１ｉ 高濃度ソース領域（ソース領域）、１ｅ、１ｊ 高濃度ドレイン領域（ドレイン領域）、２ ゲート絶縁膜、２ａ 熱酸化膜、２ｂ 気相合成絶縁膜、３ ゲート電極、１０Ａ 基板本体（基板）、１２ 下地絶縁膜、１４ 保護膜、３０ 薄膜トランジスタ（画素スイッチング用ＴＦＴ）、３１ 薄膜トランジスタ（駆動回路用ＴＦＴ）、Ｒ レジスト、１０００ 携帯電話（電子機器）[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for manufacturing a thin film transistor, a thin film transistor, a display device, and an electronic device.
[0002]
[Prior art]
In recent years, SOI (Silicon On Insulator) technology that uses a silicon layer (semiconductor layer) provided on an insulator layer to form a semiconductor device usually has an advantage such as α-ray resistance, latch-up characteristics, or short channel suppression effects. In order to exhibit excellent characteristics that cannot be achieved with the single crystal silicon substrate described above, development has been promoted for the purpose of high integration of semiconductor devices.
In patterning such a silicon layer, an insulating film is formed so as to cover the silicon layer after patterning the silicon layer into an island shape (for example, see Patent Document 1).
[0003]
[Patent Document 1]
JP 2001-320055 A
[0004]
[Problems to be solved by the invention]
However, in the technique described in Patent Document 1, phosphorus, boron, sulfur, metal, and the like contained in the resist enter the silicon layer due to the resist coating when patterning the silicon layer, and the Vth fluctuation of the semiconductor device is reduced. There is a problem that the TDDB reliability of the gate insulating film is reduced.
Further, when the insulating film covering the silicon layer is removed as shown in FIG. 17A, a scoured portion E is formed as shown in FIG. 17B. In this state, when the silicon layer is subjected to thermal oxidation to form an oxide insulating film, the oxide insulating film is formed on the surface of the silicon layer as shown in FIG. It is not buried with an oxide insulating film. Further, in the case where polysilicon is formed on the oxide insulating film by thermal CVD to form a gate electrode and then patterning is performed, as shown in FIG. Will accumulate. There is a problem that such residual polysilicon affects the switching characteristics of the semiconductor device.
Further, when the first and second gate electrodes are formed on the silicon layer as in the double gate structure as shown in FIG. 18, the first and second gate electrodes are interposed via the remaining polysilicon. However, there is a problem that normal switching is not performed.
[0005]
The present invention has been made in view of the above circumstances, and while suppressing contamination of a semiconductor film by a resist, a method of manufacturing a thin film transistor having good insulating properties, and a thin film transistor obtained by the manufacturing method. It is another object of the present invention to provide a display device including the thin film transistor and an electronic device including the display device.
[0006]
[Means for Solving the Problems]
In order to achieve the above object, the present invention employs the following solutions.
That is, a method for manufacturing a thin film transistor according to the present invention is a method for manufacturing a thin film transistor including a semiconductor layer having a channel region and a gate electrode disposed in the channel region so as to face the gate electrode with a gate insulating film interposed therebetween. The method includes a step of forming a layer, a step of forming a protective film on the semiconductor layer, and a step of applying a resist used for patterning the semiconductor layer on the protective film.
Here, the semiconductor layer is formed of a semiconductor material such as silicon (Si) or germanium (Ge) or a compound semiconductor. The substrate is formed of quartz, silicon carbide (SiC), sapphire, or the like. The term “patterning” means a resist application step, an exposure step, a development step, and an etching step. Among these steps, the above-described resist liquid is used in the resist application step. Further, the protective film has the above-mentioned material for the semiconductor layer, and is particularly preferably formed of an oxide film or a nitride film of the material.
Therefore, according to the present invention, since the semiconductor layer does not come into contact with an impurity such as a metal contained in the resist solution by forming the protective film, the deterioration of the characteristics of the semiconductor layer due to the contamination of the impurity is prevented. Can be prevented.
[0007]
A method for manufacturing a thin film transistor according to the present invention is the method for manufacturing a thin film transistor described above, wherein patterning of a semiconductor layer and a protective film is performed simultaneously.
Therefore, according to the present invention, the same effects as those of the above-described manufacturing method can be obtained, and the steps can be simplified by performing patterning at the same time.
[0008]
In addition, a method for manufacturing a thin film transistor according to the present invention is the method for manufacturing a thin film transistor described above, including a gate insulating film forming step of forming a gate insulating film, wherein the gate insulating film forming step includes thermally oxidizing the semiconductor layer. A first insulating film forming step of forming a thermally oxidized film by a thermal oxidation method, and a second insulating film forming step of forming a vapor-phase synthesized insulating film on the thermally oxidized film by a vapor-phase synthesis method.
Here, in the first insulating film forming step, a thermal oxide film is formed above the semiconductor layer. Further, in the second insulating film forming step, since the vapor phase synthesizing method is used, a vapor phase synthetic insulating film having a substantially uniform thickness is formed above and on the side of the thermal oxide film.
Therefore, according to the present invention, an effect similar to that of the above-described manufacturing method is obtained, and an insulating film having a plurality of structures including the thermal oxide film and the vapor-phase synthetic insulating film is formed. Obtainable.
In addition, by performing the second insulating film forming step, even when a scrambled portion occurs between the semiconductor layer and the base insulating film, a vapor-phase synthetic insulating film can be formed in the scrambled portion.
[0009]
The method for manufacturing a thin film transistor according to the present invention is the method for manufacturing a thin film transistor described above, wherein the semiconductor layer is formed over the substrate with the base insulating film interposed therebetween, and the protective film and a part of the base insulating film are etched by a method. The method further comprises a removing step of removing by (1).
Here, in the removing step, the protective film and the base insulating film are simultaneously etched on the entire surface, so that the protective film is completely removed and, along with this, a part of the base insulating film is removed. As the etching method, a dry etching method or a wet etching method is suitably used.
Therefore, according to the present invention, the same effects as those of the above-described manufacturing method can be obtained, and the protective film contaminated by the resist solution is completely removed. Can be prevented, and a good semiconductor layer can be formed.
[0010]
Further, a method of manufacturing a thin film transistor according to the present invention is the above-described method of manufacturing a thin film transistor, wherein the thickness of the vapor-phase synthetic insulating film is larger than the removal amount of the base insulating film in the removing step.
Here, the removal amount means a distance in a direction perpendicular to the substrate between the interface between the semiconductor layer and the base insulating film and the surface of the base insulating film exposed in the removing step (see d in FIG. 3A). ).
Therefore, according to the present invention, the same effects as those of the above-described manufacturing method can be obtained, and the vapor-phase synthetic insulating film can be buried in the recessed portion between the semiconductor layer and the base insulating film in the removing step. .
[0011]
A method for manufacturing a thin film transistor according to the present invention is the method for manufacturing a thin film transistor described above, wherein the thickness of the vapor-phase synthetic insulating film is twice or more the removal amount of the base insulating film.
Therefore, according to the present invention, the same effects as those of the above-described manufacturing method can be obtained, and the gas-phase synthetic insulating film can be buried well in the undercut.
[0012]
A method for manufacturing a thin film transistor according to the present invention is the method for manufacturing a thin film transistor described above, wherein the semiconductor layer is made of a single crystal semiconductor.
Therefore, according to the present invention, the same effects as those of the above-described manufacturing method can be obtained, and the SOI technology using a single crystal semiconductor can be used. That is, the α-ray resistance and the latch-up characteristics of the thin film transistor can be improved. In addition, an effect of suppressing a short channel and the like can be obtained. Further, by reducing the thickness of the SOI layer to a thickness of 100 nm or less, the effect of suppressing short channels can be improved. Further, high reliability can be obtained with improvement in radiation resistance. Further, it is possible to increase the speed of the element and reduce the power consumption by reducing the parasitic capacitance. Alternatively, it becomes possible to form a fully depleted layer type thin film transistor.
[0013]
Further, a thin film transistor of the present invention is characterized by being obtained by the method for manufacturing a thin film transistor described above.
Therefore, according to the present invention, it is possible to provide a thin film transistor having the same effects as the above-described method and having good characteristics.
[0014]
According to another aspect of the invention, a display device includes the thin film transistor described above.
Therefore, according to the present invention, it is possible to provide a display device having the same effects as those of the above-described thin film transistor and excellent characteristics.
[0015]
Next, an electronic device according to the present invention includes the display device according to the present invention.
Therefore, according to the present invention, the same effects as those of the above-described display device can be obtained, and a suitable electronic device can be provided.
Examples of such an electronic device include a mobile phone, a mobile information terminal, a clock, a word processor, and an information processing device such as a personal computer.
[0016]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, a method for manufacturing a thin film transistor, a thin film transistor, a display device, and an electronic device according to the present invention will be described with reference to the drawings.
In addition, in order to make each layer and each member a size recognizable on the drawing, the scale of each layer and each member is shown differently from the actual one.
[0017]
(1st Embodiment)
Hereinafter, a method for manufacturing a thin film transistor according to the present invention and a first embodiment of the thin film transistor will be described.
1 and 2 are schematic cross-sectional views of a substrate main body in main steps of a method for manufacturing a thin film transistor.
As shown in FIG. 1A, a base insulating film 12 and a semiconductor layer 1 are formed on a substrate body 10A.
[0018]
As the substrate body 10A, a light-transmitting substrate such as a quartz substrate or hard glass is used. In the present embodiment, a quartz substrate is used. Further, it is preferable that the substrate body 10A is subjected to an annealing treatment at a high temperature of about 850 to 1300 ° C., more preferably 1000 ° C. in an inert gas atmosphere such as N 2 (nitrogen). This makes it possible to reduce the distortion of the substrate body 10A in the high-temperature process. It is preferable that the substrate body 10A be heat-treated at the same temperature or higher in accordance with the highest temperature in the manufacture of the thin film transistor.
[0019]
As a material of the base insulating film 12, silicon oxide, silicon nitride, or the like is employed. The base insulating film 12 of the present embodiment is formed of silicon oxide with a thickness of 200 nm.
When the base insulating film 12 is formed on the substrate body 10A by lamination described later, NSG (non-doped silicate glass), PSG (phosphorous silicate glass), BSG (boron silicate glass), BPSG (boron phosphine glass) Highly insulating glass such as silicate glass) may be used.
[0020]
The semiconductor layer 1 is formed of a material such as polysilicon (polycrystalline silicon), amorphous silicon (amorphous silicon), single crystal silicon, or a compound semiconductor. In particular, when the semiconductor layer 1 is formed on the base insulating film 12 by bonding described later, single crystal silicon is used. The semiconductor layer 1 of the present embodiment is formed of single-crystal silicon with a thickness of 50 nm.
[0021]
Next, as shown in FIG. 1B, a protective film 14 is formed on the semiconductor layer 1.
The protective film 14 has atoms contained in the semiconductor layer 1, and an oxide film or a nitride film is preferably used. The thickness is preferably in the range of 10 to 100 nm, more preferably in the range of 20 to 50 nm. Note that the protective film 14 of the present embodiment is formed of silicon oxide with a thickness of 10 nm.
The protective film 14 is formed by thermal oxidation of the semiconductor layer 1.
The method of forming the protective film 14 is not limited to thermal oxidation, but may be a film formation in a vacuum atmosphere such as a CVD (vapor phase synthesis) method, or a liquid material containing polysilazane may be applied by a spin coating method. Later, a heat treatment may be performed to form silicon oxide.
[0022]
Next, as shown in FIG. 1C, the semiconductor layer 1 and the protective film 14 are simultaneously patterned. Here, the patterning is to form the semiconductor layer 1 and the protective film 14 in a predetermined pattern by a resist application step, an exposure step, a development step, and an etching step. In the etching step, a dry etching method is used. In such patterning, since the protective film 14 is formed on the semiconductor layer 1, the semiconductor layer 1 does not come into contact with the resist solution in the resist coating step.
[0023]
Next, as shown in FIG. 1D, a first insulating film forming step is performed, and a thermal oxide film 2a is formed so as to cover the protective film 14 and the semiconductor film 1. The thermal oxide film 2a of the present embodiment is formed by forming silicon oxide to a thickness of 10 nm. By forming the thermal oxide film 2a at the end of the semiconductor layer 1, a recess E formed by the base insulating film 12 and the thermal oxide film 2a is formed.
[0024]
Next, as shown in FIG. 2E, a second insulating film forming step is performed, and a vapor-phase synthetic insulating film 2b is formed so as to cover the thermal oxide film 2a and the underlying insulating film 12. The vapor-phase synthetic insulating film 2b of the present embodiment is formed by forming an HTO (High Temperature Oxide) film with a thickness of 50 nm.
Therefore, the vapor-phase synthetic insulating film 2b is formed substantially uniformly not only on the surface of the thermal oxide film 2a but also on the base insulating film 12, so that the recessed portion E shown in FIG. It is buried by the insulating film 2b.
[0025]
Next, as shown in FIG. 2F, a gate electrode 3 made of polysilicon is formed on the vapor-phase synthetic insulating film 2b. In forming the gate electrode 3, the above-described patterning is performed after a polysilicon film is uniformly formed on the entire surface of the vapor-phase synthetic insulating film 2b.
[0026]
Next, as shown in FIG. 2 (g), the surface of the gate electrode 3 is coated with a resist R, and the gate electrode 3 and the resist R are used as a diffusion mask to form a V group such as phosphorus (P) by ion doping. An element dopant 15 is doped to form an N-channel source region 1m and a drain region 1n.
In the ion doping method, a low concentration region and a high concentration region of P ions may be formed in the source region 1m and the drain region 1n by changing the acceleration voltage of P ions.
[0027]
Next, as shown in FIG. 2H, a contact hole C is formed so as to expose the source region 1m and the drain region 1n, and a wiring L is formed so as to fill the contact hole C. Here, in forming the contact hole C and the wiring L, the above-described patterning is performed. Note that a low-resistance metal material such as Al is used as the material of the wiring L.
Therefore, a thin film transistor is formed as described above.
[0028]
When the variation of the value of Vth in N and PCH was inspected for the thin film transistor thus formed, it was 0.3 ± 0.05 V and −0.4 ± 0.05 V. According to the conventional method, it was 0.5 ± 0.5V and −0.5 ± 0.6. That is, the variation in the values of the thin film transistors manufactured in this embodiment was reduced. Further, when the gate breakdown voltage distribution was examined, the B-mode failure was 30% in the conventional method, but was approximately 0% (no failure was found) in the thin film transistor manufactured in this embodiment. This means that the TDDB life has been greatly improved.
[0029]
As described above, in the method for manufacturing a thin film transistor according to the present embodiment, since the protective film 14 is formed on the semiconductor layer 1, impurities such as metals contained in the resist solution may come into contact with the semiconductor layer 1. Therefore, it is possible to prevent the characteristics of the semiconductor layer 1 from deteriorating due to the mixing of the impurities. Further, since the semiconductor layer 1 and the protective film 14 are simultaneously patterned, the process can be simplified. Further, by forming the vapor-phase synthetic insulating film 2b, the scorched portion E can be buried.
Further, in the thin film transistor manufactured by the above method, the variation in Vth can be reduced, and the TDDB life can be improved due to the decrease in defects.
[0030]
Further, since the semiconductor layer 1 is formed of single crystal silicon, it is possible to use the SOI technology. Therefore, it becomes possible to improve the α-ray resistance and the latch-up characteristics of the thin film transistor. Further, an effect of suppressing a short channel can be obtained, and the effect of suppressing the short channel can be improved by thinning the SOI layer to a thickness of 100 nm or less. In addition, high reliability can be obtained with improvement in radiation resistance. Further, it is possible to increase the speed of the element and reduce the power consumption by reducing the parasitic capacitance. Alternatively, it becomes possible to form a fully depleted layer type thin film transistor.
[0031]
(2nd Embodiment)
Hereinafter, a method for manufacturing a thin film transistor according to the present invention and a second embodiment of the thin film transistor will be described.
This embodiment includes the step of removing the protective film described in the first embodiment.
FIG. 3 is a schematic cross-sectional view of the substrate main body in a main step of the method for manufacturing a thin film transistor. In this embodiment, since the steps from FIG. 1A to FIG. 1C of the first embodiment are the same, only different parts will be described, and the same parts will be denoted by the same reference numerals. The description will be simplified.
[0032]
In this embodiment, after the semiconductor layer 1 and the protective film 14 are simultaneously patterned as shown in FIG. 1C, a step of removing the protective film 14 is performed as shown in FIG. In this removing step, a wet etching method is used to completely remove the protective film 14, and accordingly, a part of the underlying insulating film 12 is removed. Therefore, at the end of the semiconductor layer 1, a recessed portion E is formed due to the removal of the base insulating film 12.
[0033]
Next, as shown in FIG. 3B, a first insulating film forming step is performed, and a thermal oxide film 2a is formed so as to cover the semiconductor film 1. The thermal oxide film 2a is formed of silicon oxide with a thickness of 10 nm. In the first insulating film forming step, the above-mentioned undercut portion E is not buried.
[0034]
Next, as shown in FIG. 3C, a second insulating film forming step is performed, and a vapor-phase synthetic insulating film 2b is formed so as to cover the thermal oxide film 2a and the base insulating film 12. The vapor-phase synthetic insulating film 2b is formed by forming an HTO (High Temperature Oxide) film with a thickness of 50 nm. Here, the thickness of the vapor-phase synthetic insulating film 2b is not limited to 50 nm, but may be the amount of the base insulating film removed by the above-described removing step (the interface between the semiconductor layer 1 and the underlying insulating film 14 and exposed by the removing step). The thickness is preferably greater than the distance d) from the surface of the base insulating film 12 in the direction perpendicular to the substrate 10A, and more preferably, the thickness is twice or more the removal amount.
Therefore, since the vapor-phase synthetic insulating film 2b is formed substantially uniformly not only on the surface of the thermal oxide film 2a but also on the base insulating film 12, the scoring portion E is buried by the vapor-phase synthetic insulating film 2b. .
[0035]
Further, similarly to the first embodiment, by forming the gate electrode 3, the source region 1m and the drain region 1n, the contact hole C and the wiring L, the thin film transistor shown in FIG. 3D is formed.
[0036]
With respect to the Vth value and the gate breakdown voltage distribution of the thin film transistor formed according to the present embodiment, the same results as those of the thin film transistor according to the first embodiment were obtained.
[0037]
As described above, in the method of manufacturing a thin film transistor according to the present embodiment, the same effects as those of the first embodiment can be obtained, and the protective film 14 contaminated by the resist solution can be completely removed. The contamination of the semiconductor layer 1 due to the residual film 14 can be prevented, and a favorable semiconductor layer can be formed.
[0038]
(Third embodiment)
Hereinafter, a display device of the present invention will be described as a third embodiment.
In the present embodiment, portions different from those of the first and second embodiments will be described, and the same portions will be denoted by the same reference numerals and description thereof will be simplified.
[0039]
FIG. 4 is a plan view for explaining the overall configuration of a liquid crystal panel, which is an embodiment of the display device of the present invention, and shows a TFT array substrate together with components formed thereon as viewed from a counter substrate side. FIG. 4 is a plan view showing a state in which the camera is in a closed state. FIG. 5 is a sectional view taken along the line AA ′ of FIG. 4, and FIG. 6 is a sectional view taken along the line BB ′ of FIG.
[0040]
The liquid crystal panel (display device) shown in FIGS. 4, 5 and 6 has liquid crystal sealed between a pair of substrates, and a thin film transistor (Thin Film Transistor, hereinafter abbreviated as TFT) forming one of the substrates. It includes an array substrate 10 and a counter substrate 20 which is the other substrate facing the array substrate.
FIG. 4 shows a state in which the TFT array substrate 10 is viewed from the counter substrate 20 side together with the components formed thereon. As shown in FIG. 4, a sealing material 51 is provided along the edge of the TFT array substrate 10, and a light-shielding film 53 as a frame is provided inside the sealing material 51 in parallel with the sealing material 51. Have been. In FIG. 4, reference numeral 52 indicates a display area. The display area 52 is an area inside the light-shielding film 53 as a picture frame, and is an area used for display on a liquid crystal panel. Reference numeral 54 denotes a non-display area that is an area outside the display area.
[0041]
In the non-display area 54, a data line driving circuit 101 and an external circuit connection terminal 102 are provided along one side of the TFT array substrate 10, and a scanning line driving circuit 104 is provided along two sides adjacent to this one side, The precharge circuit 103 is provided along one remaining side. Further, a plurality of wirings 105 for connecting the data line driving circuit 101, the precharge circuit 103, the scanning line driving circuit 104, and the external circuit connection terminal 102 are provided.
At a position corresponding to the corner of the opposing substrate 20, a conductive material 106 for establishing electric conduction between the TFT array substrate 10 and the opposing substrate 20 is provided. The opposite substrate 20 having substantially the same contour as the sealing material 51 is fixed to the TFT array substrate 10 by the sealing material 51.
[0042]
As shown in FIGS. 5 and 6, the TFT array substrate 10 is formed on the substrate body 10A described in the first embodiment and the liquid crystal layer 50 side surface thereof, and is made of an ITO (Indium Tin Oxide) film or the like. A pixel electrode 9a made of a transparent conductive film, a pixel switching TFT 30 provided in a display area, a driving circuit TFT 31 provided in a non-display area, and an organic film such as a polyimide film are provided. And an alignment film 16 that has been subjected to the above alignment processing. The pixel switching TFT 30 and the driving circuit TFT 31 are examples of the thin film transistor of the present invention as described later.
[0043]
On the other hand, the opposing substrate 20 is composed of a substrate main body 20A made of a light-transmitting substrate such as transparent glass or quartz, an opposing electrode 21 formed on the surface of the liquid crystal layer 50 side, an alignment film 22, a metal or the like. And a light-shielding film 23 provided in a region other than the opening region of each pixel portion, and a light-shielding film 53 as a frame made of the same or different material as the light-shielding film 23.
A liquid crystal layer 50 is formed between the TFT array substrate 10 and the opposing substrate 20, which are configured as described above and are arranged so that the pixel electrode 9a and the opposing electrode 21 face each other.
[0044]
As shown in FIG. 5, a light-shielding layer 11a (described later) is provided at a position corresponding to each pixel switching TFT 30 on the surface of the substrate body 10A of the TFT array substrate 10 on the liquid crystal layer 50 side. Further, between the light shielding layer 11a and the plurality of pixel switching TFTs 30, a first interlayer insulating film (which becomes a base insulating film 12 by a bonding process later) is provided. The first interlayer insulating film 4a is provided to electrically insulate the semiconductor layer 1 constituting the pixel switching TFT 30 from the light shielding layer 11a (described later).
[0045]
As shown in FIGS. 5 and 6, the pixel switching TFT 30 and the driving circuit TFT 31 which are thin film transistors in the present invention have an LDD (Lightly Doped Drain) structure, and a channel is formed by an electric field from the scanning line 3a. A channel region 1a 'of the semiconductor layer 1 to be formed, a channel region 1k' of the semiconductor layer 1 in which a channel is formed by an electric field from the gate electrode 3c, and a gate for insulating the semiconductor layer 1 from the scanning line 3a and the gate electrode 3c. The insulating film 2, the data line 6a, the low-concentration source regions 1b and 1g and the low-concentration drain regions 1c and 1h in the semiconductor layer 1, and the high-concentration source regions (source regions) 1d and 1i and the high-concentration drain in the semiconductor layer 1 Regions 1e and 1j (drain regions).
[0046]
Here, the semiconductor layer 1 is made of single crystal silicon. It is desirable that the thickness of the semiconductor layer 1 be 100 nm or less. If the thickness of the semiconductor layer 1 is 100 nm or more, light leakage may adversely affect a displayed image.
[0047]
In the present embodiment, the gate insulating film 2 has a laminated structure, that is, a laminated structure of a thermal oxide film 2a and a vapor-phase synthetic insulating film 2b. The thickness of the thermal oxide film 2a is about 3 to 50 nm, preferably about 5 to 30 nm. The vapor-phase synthetic insulating film 2b is formed by a CVD method or the like as described later, and is formed of at least one film selected from a silicon oxide film, a silicon nitride film, a silicon oxynitride film, and the like. It is. The thickness of such a vapor-phase synthetic insulating film 2b (when two or more types are formed, the total thickness thereof) is set to 10 nm or more. Further, the total thickness of the gate insulating film 2, that is, the total thickness of the thermal oxide film 2a and the vapor-phase synthetic insulating film 2b is about 40 to 80 nm. This is because, especially when the driving voltage of the pixel switching TFT 30 and the driving circuit TFT 31 is set to about 10 to 15 V, the thickness in the above range is necessary to secure the withstand voltage.
[0048]
When a high-dielectric-constant material such as a silicon nitride film or a silicon oxynitride film is selected as the vapor-phase synthetic insulating film 2b, the amount of current can be increased and the size of the thin film transistor can be reduced. On the other hand, when a silicon oxide film is selected as the vapor-phase synthetic insulating film 2b, it is made of the same material as the thermal oxide film 2a, which is the lower layer, so that the etching for forming the contact hole leading to the semiconductor layer 1 is easily performed. Become.
[0049]
In this liquid crystal panel, as shown in FIG. 5, the gate insulating film 2 is used as a dielectric film extending from the position facing the scanning line 3a, and the semiconductor layer 1 is used to extend the first storage capacitor. The storage capacitor 70 is formed by using the electrode 1f and a part of the capacitor line 3b facing the electrode 1f as a second storage capacitor electrode. The capacitance line 3b and the scanning line 3a have the same polysilicon film or a laminated structure of a polysilicon film and a metal simple substance, an alloy, a metal silicide, and the like. The gate insulating film 2 of the circuit TFT 31 is made of the same high-temperature oxide film. The channel region 1a ', source region 1d, and drain region 1e of the pixel switching TFT 30 are the same as the channel region 1k', source region 1i, and drain region 1j of the driving circuit TFT 31, and the first storage capacitor electrode 1f. Of the semiconductor layer 1. The semiconductor layer 1 is formed of single crystal silicon as described above, and is provided on the TFT array substrate 10 to which SOI (Silicon On Insulator) technology is applied.
[0050]
As shown in FIG. 5, a second interlayer insulating film 4b is formed on the scanning line 3a, the gate insulating film 2, and the first interlayer insulating film 4a, and the second interlayer insulating film 4b includes A contact hole 5 leading to the high concentration source region 1d of the pixel switching TFT 30 and a contact hole 8 leading to the high concentration drain region 1e of the pixel switching TFT 30 are formed. Further, a third interlayer insulating film 7 is formed on the data line 6a and the second interlayer insulating film 4b, and the third interlayer insulating film 7 is in contact with the high-concentration drain region 1e of the pixel switching TFT 30. A hole 8 is formed. The pixel electrode 9a is provided on the upper surface of the third interlayer insulating film 7 configured as described above.
[0051]
On the other hand, as shown in FIG. 6, the pixel electrode 9a is not connected to the driving circuit TFT 31, the source electrode 6b is connected to the source region 1i of the driving circuit TFT 31, and the drain region 1j of the driving circuit TFT 31 is formed. Is connected to a drain electrode 6c.
[0052]
Next, a method for manufacturing a thin film transistor of the present invention will be described based on a method for manufacturing a liquid crystal panel (display device) having such a configuration.
First, a method for manufacturing the TFT array substrate 10 in the method for manufacturing the liquid crystal panel shown in FIGS. 4, 5, and 6 will be described with reference to FIGS. Note that FIGS. 7 and 8 and FIGS. 9 to 15 are shown on different scales.
First, a process of forming the light shielding layer 11a and the first interlayer insulating film 4a on the surface of the substrate main body 10A of the TFT array substrate 10 will be described in detail with reference to FIGS. 7 and 8 are process diagrams showing a part of the TFT array substrate in each process corresponding to the cross-sectional view of the liquid crystal panel shown in FIG.
[0053]
First, as shown in FIG. 7A, a single metal, alloy, metal silicide, or the like containing at least one of Ti, Cr, W, Ta, Mo, and Pb is provided on the entire surface of the substrate body 10A. Is deposited to a thickness of, for example, 150 to 200 nm by a sputtering method, a CVD method, an electron beam heating evaporation method, or the like to form the light shielding material layer 11.
[0054]
Next, a photoresist is formed on the entire surface of the substrate body 10A, and the photoresist is exposed using a photomask having a pattern of the light-shielding layer 11a to be finally formed. Thereafter, by developing the photoresist, a photoresist 207 having a pattern of the light-shielding layer 11a to be finally formed is formed as shown in FIG. 7B.
Next, the light-shielding material layer 11 is etched using the photoresist 207 as a mask, and then the photoresist 207 is peeled off, thereby forming the pixel switching TFT 30 on the surface of the substrate body 10A in the region where the pixel switching TFT 30 is formed as shown in FIG. A light shielding layer 11a having a predetermined pattern is formed as shown in FIG. The thickness of the light-shielding layer 11a is, for example, 150 to 200 nm.
[0055]
Next, as shown in FIG. 8A, a first interlayer insulating film 4a is formed on the surface of the substrate main body 10A on which the light shielding layer 11a is formed by a sputtering method, a CVD method, or the like. At this time, a projection 12a is formed on the surface of the first interlayer insulating film 4a on the region where the light shielding layer 11a is formed. As a material of the first interlayer insulating film 4a, a high insulating glass such as silicon oxide, NSG (non-doped silicate glass), PSG (phosphorus silicate glass), BSG (boron silicate glass), BPSG (boron phosphorus silicate glass), or the like is used. And the like.
Next, the surface of the first interlayer insulating film 4a is polished by a method such as a CMP (chemical mechanical polishing) method, and the concave portion 12a is removed as shown in FIG. The surface of 4a is flattened. The thickness of the first interlayer insulating film 4a is about 400 to 1000 nm, more preferably about 800 nm.
[0056]
Next, a method of manufacturing the TFT array substrate 10 from the substrate main body 10A on which the first interlayer insulating film 4a is formed will be described with reference to FIGS. 9 to 15 are process diagrams showing a part of the TFT array substrate in each process corresponding to AA ′ in the cross-sectional view of the liquid crystal panel shown in FIG.
FIG. 9A is a diagram showing a part of FIG. As shown in FIG. 9B, the substrate main body 10A having the first interlayer insulating film 4a whose surface is flattened as shown in FIG. 9A and the single crystal silicon substrate 206 are bonded.
[0057]
The single crystal silicon substrate 206 used for bonding includes a single crystal silicon layer 206a having a thickness of, for example, 700 μm (hereinafter, referred to as a semiconductor layer 1) and a surface of the single crystal silicon substrate 206 which is to be bonded to the substrate body 10A in advance. (Which will become the base insulating film 12 later by a bonding step). In the single crystal silicon substrate 206, hydrogen ions (H +) are, for example, at an acceleration voltage of 100 keV and a dose of 10 × 10 16 / Cm 2 It is injected at. Oxide film layer 206b is formed by oxidizing the surface of single crystal silicon substrate 206 by about 0.05 to 0.8 μm.
For the bonding step, for example, a method of directly bonding two substrates by performing a heat treatment at 300 ° C. for 2 hours can be adopted. By such a bonding step, the oxide film layer 206b and the first interlayer insulating film 4a are brought into close contact with each other and integrated to form the base insulating film 12.
[0058]
Further, in order to further increase the bonding strength, it is necessary to raise the heat treatment temperature to about 450 ° C., but the thermal expansion coefficient of the substrate body 10A made of quartz or the like and the thermal expansion coefficient of the single-crystal silicon substrate 206 are different. Since there is a large difference between them, if heating is performed as it is, defects such as cracks will occur in the single crystal silicon layer, and the quality of the manufactured TFT array substrate 10 may be degraded. In order to suppress the occurrence of defects such as cracks, the single-crystal silicon substrate 206 once subjected to a heat treatment for bonding at 300 ° C. is thinned to about 100 to 150 μm by wet etching or CMP, and then further thinned. It is desirable to perform a high-temperature heat treatment. For example, the single-crystal silicon substrate 206 is etched using an aqueous KOH solution at 80 ° C. so that the thickness of the single-crystal silicon substrate 206 becomes 150 μm, then bonded to the substrate body 10A, and further heat-treated at 450 ° C. It is desirable to increase the joining strength.
[0059]
Next, as shown in FIG. 9C, the oxide film 206b and the single crystal silicon layer (semiconductor layer 1) 206a on the bonding surface side of the bonded single crystal silicon substrate 206 are left, and the single crystal silicon substrate is left. Heat treatment for separating (separating) 206 from the substrate body 10A is performed.
This separation phenomenon of the substrate occurs because hydrogen bonding introduced into the single crystal silicon substrate 206 breaks silicon bonding in a layer near the surface of the single crystal silicon layer 206a. The heat treatment here can be performed, for example, by heating the two bonded substrates to 600 ° C. at a rate of 20 ° C./min. By this heat treatment, the bonded single crystal silicon substrate 206 is separated from the substrate main body 10A, and a single crystal silicon layer 206a of about 55 nm ± 5 nm is formed on the surface of the substrate main body 10A.
[0060]
The thickness of the single crystal silicon layer 206 can be arbitrarily formed in the range of, for example, 10 nm to 3000 nm by changing the acceleration voltage of the hydrogen ion implantation performed on the single crystal silicon substrate 206 described above.
Note that, in addition to the method described here, the thickness of the thinned single crystal silicon layer 206a is adjusted by polishing the surface of a single crystal silicon substrate to have a thickness of 3 to 5 μm, and then using a PACE (Plasma Assisted Chemical Etching) method. ELTRAN (Epitaxial Layer) in which a film is etched to a thickness of about 0.05 to 0.8 μm to finish it, or an epitaxial silicon layer formed on porous silicon is transferred onto a bonded substrate by selective etching of the porous silicon layer. Transfer) method.
[0061]
Further, in order to increase the adhesion between the first interlayer insulating film 4a and the single-crystal silicon layer 206a and to increase the bonding strength, after the substrate body 10A and the single-crystal silicon substrate 206 are bonded, a rapid heat treatment ( (RTA) or the like. The heating temperature is preferably from 600 ° C. to 1200 ° C., and more preferably from 1050 ° C. to 1200 ° C. in order to lower the viscosity of the oxide film and increase the atomic adhesion.
[0062]
Next, as shown in FIG. 9D, the protective film 14 shown in the first and second embodiments is formed. The formation of the protective film 14 is a thermal oxide film obtained by thermally oxidizing the single crystal silicon layer 206a.
In the following description, the single crystal silicon layer 206a is referred to as a semiconductor layer 1.
[0063]
Next, as shown in FIG. 9E, the semiconductor layer 1 and the protective film 14 are formed in a predetermined pattern by a mesa-type separation method such as a photolithography process and an etching process.
[0064]
Next, as shown in FIG. 9F, by removing the protective film 14 by wet etching, a pattern of only the semiconductor layer 1 is formed. Here, in particular, the region where the capacitance line 3b is formed below the data line 6a and the region where the capacitance line 3b is formed along the scanning line 3a are extended from the semiconductor layer 1 constituting the pixel switching TFT 30. The first storage capacitor electrode 1f is formed. Note that, for the element isolation step, a known LOCOS isolation method or a trench isolation method may be used.
In the present embodiment, the protective film 14 is removed. However, as described in the first embodiment, the thermal oxide film 2a to be a later step may be formed without removing the protective film 14. .
Further, as described in the first and second embodiments, a part of the first interlayer insulating film 4a is removed with the removal of the protective film 14, and as shown in FIG. However, in FIG. 9 (f), it is assumed that an undercut portion E is formed.
[0065]
Next, as shown in FIG. 10A, the semiconductor layer 1 is thermally oxidized at a temperature of about 800 to 1050 ° C., thereby forming a thermal oxide film 2a having a thickness of about 3 to 50 nm, preferably about 5 to 30 nm. To form
[0066]
Next, as shown in FIG. 10B, silicon oxide, silicon nitride, or silicon oxynitride is deposited and formed by a gas phase synthesis method, for example, normal pressure or reduced pressure CVD, evaporation, or the like. The phase composite insulating film 2b is formed. Then, since the vapor-phase synthetic insulating film 2b is formed on the thermal oxide film 2a and the first interlayer insulating film 4a with a substantially uniform thickness, the undercut portion E is buried as in the second embodiment. Is done. Therefore, the gate oxide film 2 composed of the thermal oxide film 2a and the vapor-phase synthetic insulating film 2b has a sufficient withstand voltage.
Note that the vapor-phase synthetic insulating film 2b may be formed as a single layer, or may be formed as a laminated film of two or more kinds of films selected from the insulating materials. The film thickness is set to 10 nm or more as described above. This is because even if the thickness is less than 10 nm, a film having good quality cannot be obtained.
[0067]
After forming the thermal oxide film 2a and the vapor-phase synthetic insulating film 2b in this manner, annealing is performed at a temperature of about 900 to 1050 ° C. in an inert gas, for example, nitrogen or argon. Then, a gate oxide film 2 having a laminated structure of the vapor-phase synthetic insulating film 2b is obtained. Here, the thickness of the gate oxide film 2, that is, the total thickness of the thermal oxide film 2a and the vapor-phase synthetic insulating film 2b, is preferably set to about 40 to 80 nm.
[0068]
Next, as shown in FIG. 11A, a resist film 301 is formed at a position corresponding to the N-channel semiconductor layer 1, and a dopant 302 of a group V element such as P (phosphorus) is formed on the P-channel semiconductor layer 1. At a low concentration (for example, P ions are accelerated at an accelerating voltage of 70 keV, 2 × 10 11 / Cm 2 Doping).
Next, as shown in FIG. 11B, a resist film is formed at a position corresponding to the P-channel semiconductor layer 1 (not shown), and a group III element such as B (boron) is formed on the N-channel semiconductor layer 1. At a low concentration (for example, B ions are accelerated to an acceleration voltage of 35 keV, 1 × 10 12 / Cm 2 Doping).
[0069]
Next, as shown in FIG. 11C, in order to reduce the resistance of the first storage capacitor electrode 1f formed by extending the semiconductor layer 1, a portion other than the first storage capacitor electrode 1f on the surface of the substrate body 10A is provided. A resist film 307 (which is wider than the scanning line 3a) is formed in a corresponding portion, and using this as a mask, a dopant 308 of a group V element such as P is applied at a low concentration (for example, P ions are accelerated at 70 keV). Voltage, 3 × 10 14 / Cm 2 Doping).
[0070]
Next, as shown in FIG. 12A, a contact hole 13 reaching the light shielding layer 11a is formed in the first interlayer insulating film 4a by dry etching such as reactive etching or reactive ion beam etching, or by wet etching. . At this time, there is an advantage that opening the contact hole 13 or the like by anisotropic etching such as reactive etching or reactive ion beam etching can make the opening shape almost the same as the mask shape. However, if the dry etching and the wet etching are performed in combination, the contact holes 13 and the like can be tapered, so that there is an advantage that disconnection during wiring connection can be prevented.
[0071]
Next, as shown in FIG. 12B, a polysilicon layer 3 is deposited to a thickness of about 350 nm by a low pressure CVD method or the like, and thereafter, the polysilicon film 3 is made conductive by thermally diffusing phosphorus (P). I do. Alternatively, a doped silicon film in which P ions are introduced simultaneously with the formation of the polysilicon film 3 may be used. Thereby, the conductivity of the polysilicon layer 3 can be increased. Further, in order to enhance the conductivity of the polysilicon layer 3, a single metal, alloy, metal silicide, or the like containing at least one of Ti, W, Co, and Mo is formed on the polysilicon layer 3 by a sputtering method. For example, a layer structure deposited to a thickness of 150 to 200 nm by a CVD method, an electron beam heating evaporation method, or the like may be used.
Next, as shown in FIG. 12C, the capacitor lines 3b are formed together with the scanning lines 3a having the predetermined pattern shown in FIG. 5 by a photolithography process using a resist mask, an etching process, or the like. After that, the polysilicon remaining on the back surface of the substrate body 10A is removed by covering the surface of the substrate body 10A with a resist film and etching.
[0072]
Next, as shown in FIG. 12D, in order to form a P-channel LDD region of the driving circuit TFT 31 in the semiconductor layer 1, a position corresponding to the N-channel semiconductor layer 1 is covered with a resist film 309. Using the gate electrode (scanning line) 3a as a diffusion mask, a dopant 310 of a group III element such as B is added at a low concentration (for example, BF2 ions are accelerated at an acceleration voltage of 90 keV, 3 × 10 3 Thirteen / Cm 2 Then, a lightly doped source region 1g and a lightly doped drain region 1h of the P channel shown in FIG. 6 are formed.
[0073]
Subsequently, as shown in FIG. 12E, in order to form a high-concentration source region and a high-concentration drain region of the P-channel of the driving circuit TFT 31 in the semiconductor layer 1, Is covered with a resist film 309, and a resist layer is formed on the scanning line 3a corresponding to the P channel with a mask (not shown) wider than the scanning line 3a. Group III element dopant 311 at a high concentration (for example, BF2 ions are accelerated at 90 keV, 2 × 10 Fifteen / Cm 2 To form a P-channel high-concentration source region 1i and a high-concentration drain region 1j shown in FIG.
[0074]
Next, as shown in FIG. 13A, in order to form the N-channel LDD regions of the pixel switching TFT 30 and the driving circuit TFT 31 in the semiconductor layer 1, a position corresponding to the P-channel semiconductor layer 1 is formed by a resist film. (Not shown), and using the scanning line 3a (gate electrode) as a diffusion mask, a dopant 60 of a group V element such as P at a low concentration (for example, P ions are accelerated at 70 keV, 6 × 10 6 12 / Cm 2 To form N-channel lightly doped source regions 1b and 1g and lightly doped drain regions 1c and 1h.
[0075]
Subsequently, as shown in FIG. 13B, the N-channel high-concentration source regions 1d and 1i and the high-concentration drain regions 1e and 1j of the pixel switching TFT 30 and the driving circuit TFT 31 are formed in the semiconductor layer 1. After a resist 62 is formed on the scanning line 3a corresponding to the N channel with a mask wider than the scanning line 3a, a dopant 61 of a group V element such as P is also doped at a high concentration (for example, P ions are accelerated at 70 keV). Voltage, 4 × 10 Fifteen / Cm 2 Doping).
[0076]
Next, as shown in FIG. 13C, a silicate glass film such as NSG, PSG, BSG, BPSG, etc., a silicon nitride film, or the like is formed to cover the capacitance line 3b and the scanning line 3a by, for example, normal pressure or low pressure CVD. A second interlayer insulating film 4b made of a silicon oxide film or the like is formed. The thickness of the second interlayer insulating film 4b is preferably about 500 to 1500 nm, more preferably 800 nm.
Thereafter, in order to activate the high-concentration source regions 1d and 1i and the high-concentration drain regions 1e and 1j, an annealing process at about 850 ° C. is performed for about 20 minutes.
[0077]
Next, as shown in FIG. 13D, a contact hole 5 for the data line is formed by dry etching such as reactive etching or reactive ion beam etching or by wet etching. Further, a contact hole for connecting the scanning line 3a and the capacitance line 3b to a wiring (not shown) is also formed in the second interlayer insulating film 4b in the same process as the contact hole 5.
[0078]
Next, as shown in FIG. 14A, a low-resistance metal such as Al or a metal silicide having a light-shielding property is formed as a metal film 6 on the second interlayer insulating film 4b by sputtering or the like to a thickness of about 100 to 700 nm. , Preferably about 350 nm.
Further, as shown in FIG. 14B, a data line 6a is formed by a photolithography process, an etching process, or the like.
Next, as shown in FIG. 14C, a silicate glass film such as NSG, PSG, BSG, BPSG, etc., a silicon nitride film, a silicon oxide film, etc. A third interlayer insulating film 7 made of a film or the like is formed. The thickness of the third interlayer insulating film 7 is preferably about 500 to 1500 nm, and more preferably 800 nm.
[0079]
Next, as shown in FIG. 15A, in the pixel switching TFT 30, a contact hole 8 for electrically connecting the pixel electrode 9a and the high concentration drain region 1e is formed by reactive etching and reactive ion beam. It is formed by dry etching such as etching or wet etching.
Next, as shown in FIG. 15B, a transparent conductive thin film 9 of ITO or the like is deposited to a thickness of about 50 to 200 nm on the third interlayer insulating film 7 by sputtering or the like.
[0080]
Further, as shown in FIG. 15C, a pixel electrode 9a is formed by a photolithography process, an etching process, and the like. When the liquid crystal device of the present embodiment is a reflection type liquid crystal device, the pixel electrode 9a may be formed from an opaque material having a high reflectance such as Al.
Subsequently, after applying a coating liquid for a polyimide-based alignment film on the pixel electrode 9a, the alignment film 16 is formed by performing a rubbing process or the like so as to have a predetermined pretilt angle and in a predetermined direction. .
As described above, the TFT array substrate 10 is manufactured.
[0081]
Next, a method for manufacturing the counter substrate 20 and a method for manufacturing a liquid crystal panel from the TFT array substrate 10 and the counter substrate 20 will be described.
As for the counter substrate 20 shown in FIG. 5, a light transmissive substrate such as a glass substrate is prepared as the substrate main body 20A, and the light shielding film 23 and the light shielding film 53 as a peripheral parting are formed on the surface of the substrate main body 20A. The light-shielding film 23 and the light-shielding film 53 serving as a peripheral parting are formed through a photolithography step and an etching step after sputtering a metal material such as Cr, Ni, or Al. The light-shielding films 23 and 53 may be formed of a material such as resin black in which carbon, Ti, or the like is dispersed in a photoresist, in addition to the above-described metal materials.
[0082]
Thereafter, a transparent conductive thin film such as ITO is deposited on the entire surface of the substrate body 20A to a thickness of about 50 to 200 nm by a sputtering method or the like, and the counter electrode 21 is formed. Further, a coating liquid for an alignment film such as polyimide is applied to the entire surface on the surface of the counter electrode 21, and then the alignment film 22 is subjected to a rubbing process in a predetermined direction so as to have a predetermined pretilt angle, and the like. Form.
The counter substrate 20 is manufactured as described above.
[0083]
Finally, the TFT array substrate 10 and the counter substrate 20 manufactured as described above are bonded together with the sealing material 51 so that the alignment films 16 and 22 face each other. Then, by a method such as a vacuum suction method, a liquid crystal formed by mixing, for example, a plurality of types of nematic liquid crystals is sucked into the space between the two substrates to form a liquid crystal layer 50 having a predetermined thickness. Thereby, a liquid crystal panel having the above structure is obtained.
[0084]
Since the liquid crystal panel configured as described above includes the thin film transistors described in the first and second embodiments, similar effects can be obtained.
Further, since the gate insulating film 2 is formed by forming the vapor-phase synthetic insulating film 2b on the thermal oxide film 2a, a sufficient withstand voltage can be secured. Therefore, the withstand voltage is increased, and gate dielectric breakdown can be prevented. In addition, the parasitic transistor effect can be reduced, and the induction of defects can be reduced due to a reduction in stress on the single crystal silicon layer.
[0085]
In addition, as for the process of forming the gate insulating film 2, since a film forming step by vapor phase synthesis is simply added as compared with the related art, the process is not complicated, which is advantageous in cost and suppresses a decrease in yield. be able to.
Further, since the single-crystal silicon layer is separated by the mesa-type separation method, the single-crystal silicon layer can be easily formed and the separation region can be formed narrow. Therefore, a pixel switch including a thin film transistor using the single-crystal silicon layer is used. And the driving circuit TFT 30 and the driving circuit TFT 31 can be formed satisfactorily.
[0086]
In particular, in the structure of the pixel switching TFT 30 and the driving circuit TFT 31 obtained as described above, when a plurality of gate electrodes are formed on the semiconductor layer 1 as in a double gate structure, for example, FIG. The inconvenience such as the short circuit of the first and second gate electrodes due to the polysilicon residue as shown is prevented. That is, in the present invention, after the thermal oxide film 2a is formed on the semiconductor layer 1, the vapor-phase synthetic insulating film 2b is formed. Therefore, even if the scoring portion E is formed on the side of the thermal oxide film 2a, By forming the vapor-phase synthetic insulating film 2b so as to bury the portion, a short circuit between the first and second gate electrodes due to the polysilicon residue is prevented.
[0087]
In the liquid crystal panel of the present embodiment, the pixel switching TFT 30 has the LDD structure as described above. However, the low-concentration source region 1b and the low-concentration drain region 1c do not have to be provided. An offset structure in which impurity ions are not implanted into the concentration source region 1b and the low concentration drain region 1c may be employed. Alternatively, a self-aligned TFT in which impurity ions are implanted at a high concentration using the gate electrode as a mask to form high-concentration source and drain regions in a self-aligned manner may be used.
[0088]
Further, in the liquid crystal panel of the present embodiment, a single gate structure in which only one gate electrode composed of a part of the scanning line 3a of the pixel switching TFT 30 is arranged between the source / drain regions is used. More than two gate electrodes may be arranged. At this time, the same signal is applied to each gate electrode. When a TFT is formed with a dual gate (double gate) or triple gate or more as described above, a leak current at a junction between a channel and a source / drain region can be prevented, and a current in an off state can be reduced. Furthermore, when at least one of these gate electrodes has an LDD structure or an offset structure, the off-state current can be further reduced and a stable switching element can be obtained. When two or more gate electrodes are arranged in this manner, as described above, a short circuit between the first and the second due to the remaining etch is prevented.
Further, in the liquid crystal panel of the present embodiment, the pixel switching TFT 30 is of the N-channel type. However, a P-channel type may be used, and both N-channel and P-channel type TFTs may be formed. .
[0089]
Further, in the liquid crystal panel of the present embodiment, the drive circuit TFT 31 is provided in the non-display area of the TFT array substrate 10, but the drive circuit TFT 31 may not be provided in the non-display area. Is not particularly limited.
In the liquid crystal panel of the present embodiment, the semiconductor layer forming the pixel switching TFT 30 and the semiconductor layer forming the drive circuit TFT 31 have the same layer thickness, but may have different layer thicknesses.
Furthermore, in the liquid crystal panel of the present embodiment, the TFT array substrate 10 is applied with the SOI technology. However, the TFT array substrate 10 does not need to apply the SOI technology, and is not particularly limited. Further, a material for forming the single crystal semiconductor layer is not limited to single crystal silicon, and a compound single crystal semiconductor or the like may be used. Further, polysilicon may be used for the semiconductor layer.
[0090]
In the liquid crystal panel of the present embodiment, a transparent substrate such as a quartz substrate or hard glass is used as the substrate body 10A of the TFT array substrate 10, and a light-shielding layer 11a is formed so that light traveling toward the pixel switching TFT 30 is formed. Although the light is prevented from being irradiated to the pixel switching TFT 30 by blocking the light, the light leakage current is suppressed. However, a non-light-transmitting substrate body 10A may be used. The formation of 11a may be omitted.
[0091]
Further, in the liquid crystal panel of the present embodiment, as a method of forming the storage capacitor 70, the capacitor line 3b which is a wiring for forming a capacitor with the semiconductor layer is provided, but instead of providing the capacitor line 3b. Alternatively, a capacitor may be formed between the pixel electrode 9a and the preceding scanning line 3a. Alternatively, instead of forming the first storage capacitor electrode 1f, another storage capacitor electrode may be formed on the capacitor line 3b via a thin insulating film.
The pixel electrode 9a and the high-concentration drain region 1e may be electrically connected to each other by relaying the same Al film as the data line 6a or the same polysilicon film as the scanning line 3a.
Although the light-shielding layer 11 a is connected to the polysilicon film 3, a contact hole is formed at the same time as the step of forming the contact hole 5 for the data line shown in FIG. good. Further, in order to fix the potential of the light-shielding layer 11a, a contact may not be taken for each pixel as described above, but may be connected collectively around the pixel region.
[0092]
Further, in the liquid crystal panel of the present embodiment, an inspection circuit or the like for inspecting the quality, defects, and the like of the liquid crystal device during manufacturing or shipping may be formed on the TFT array substrate 10.
In addition, instead of providing the data line driving circuit 101 and the scanning line driving circuit 104 on the TFT array substrate 10, for example, a driving LSI mounted on a TAB (Tape Automated Bonding) substrate is attached to a peripheral portion of the TFT array substrate 10. May be electrically and mechanically connected via an anisotropic conductive film provided on the substrate.
Furthermore, on the side of the opposite substrate 20 where the projected light is incident and on the side where the emitted light of the TFT array substrate 10 is emitted, for example, a TN (Twisted Nematic) mode, a VA (Vertically Aligned) mode, and a PDLC (Polymer Diverse Liquid Crystal) mode. The polarizing film, the retardation film, the polarizing means, and the like are arranged in a predetermined direction according to an operation mode such as the normal white mode / normally black mode.
[0093]
Note that the liquid crystal panel as a display device including the thin film transistor of the present invention can be applied to either a reflective liquid crystal panel or a transmissive liquid crystal panel.
The liquid crystal panel described above can be applied to, for example, a color liquid crystal projector (electronic device). In that case, three liquid crystal panels are used as light valves for RGB, and light of each color separated through a dichroic mirror for RGB color separation is incident on each light valve as projection light. become. Therefore, in the above embodiment, no color filter is provided on the opposing substrate 20. However, an RGB color filter may be formed on the opposing substrate 20 together with the protective film in a predetermined area facing the pixel electrode 9a where the light-shielding film 23 is not formed. In this way, the liquid crystal panel in each embodiment can be applied to a color liquid crystal device such as a direct-view or reflection type color liquid crystal television other than the liquid crystal projector.
[0094]
Further, a micro lens may be formed on the counter substrate 20 so as to correspond to one pixel. In this way, a bright liquid crystal panel can be realized by improving the efficiency of collecting incident light. Furthermore, a dichroic filter that creates RGB colors using light interference may be formed by depositing a number of interference layers having different refractive indexes on the counter substrate 20. According to this counter substrate with a dichroic filter, a brighter color liquid crystal device can be realized.
[0095]
The display device provided with the thin film transistor of the present invention is not limited to the above-described liquid crystal panel, but can be applied to an organic electroluminescence device, an electrophoresis device, a plasma display device, and the like.
Further, in the semiconductor device of the present invention, like the pixel switching TFT 30, the gate insulating film 2 is formed of a thermal oxide film 2a formed by thermal oxidation of a single crystal silicon layer (single crystal semiconductor layer) and a vapor-phase synthetic insulating film 2b. And a thin film transistor having a laminated structure composed of at least two layers, and can be applied to any semiconductor device such as a memory as long as it has such a thin film transistor.
[0096]
(Fourth embodiment)
Next, an example of an electronic apparatus including the display device (liquid crystal panel) described in the third embodiment will be described.
FIG. 16 is a perspective view showing an example of a mobile phone as an example of an electronic device using the display device (liquid crystal device) of the embodiment. In FIG. 16, reference numeral 1000 denotes a mobile phone main body, and reference numeral 1001 denotes a liquid crystal display unit using the above-described liquid crystal device.
The electronic device (cellular phone) shown in FIG. 16 includes the liquid crystal device of each of the above embodiments, and thus has good display characteristics.
[0097]
Further, as the electronic device of the present invention, in addition to a mobile phone, for example, a projection type display device, a wristwatch type electronic device having a liquid crystal display portion using the above liquid crystal display device, and a portable type such as a word processor or a personal computer. It is also applicable to information processing devices.
It should be noted that the technical scope of the present invention is not limited to the above embodiment, and it is needless to say that various changes can be made without departing from the spirit of the present invention.
[Brief description of the drawings]
FIG. 1 is a schematic cross-sectional view for explaining a method for manufacturing a thin film transistor of the present invention.
FIG. 2 is a schematic cross-sectional view for explaining a method for manufacturing a thin film transistor of the present invention.
FIG. 3 is a schematic cross-sectional view for explaining a method for manufacturing a thin film transistor of the present invention.
FIG. 4 is a plan view of a liquid crystal panel as an example of the display device of the present invention.
FIG. 5 is a sectional view taken along line AA ′ of FIG. 4;
FIG. 6 is a sectional view taken along the line BB ′ of FIG. 4;
FIGS. 7A to 7C are manufacturing process diagrams of a liquid crystal panel.
FIGS. 8A and 8B are manufacturing process diagrams of a liquid crystal panel.
FIGS. 9A to 9F are manufacturing process diagrams of a liquid crystal panel.
FIGS. 10A and 10B are manufacturing process diagrams of a liquid crystal panel.
FIGS. 11A to 11C are manufacturing process diagrams of a liquid crystal panel.
FIGS. 12A to 12E are manufacturing process diagrams of a liquid crystal panel.
FIGS. 13A to 13D are manufacturing process diagrams of a liquid crystal panel.
FIGS. 14A to 14C are manufacturing process diagrams of a liquid crystal panel.
FIGS. 15A to 15C are manufacturing process diagrams of a liquid crystal panel.
FIG. 16 is a diagram illustrating an example of a mobile phone as an electronic device.
FIG. 17 is a cross-sectional view of a main part for describing a problem.
FIG. 18 is a plan view schematically showing a double gate structure.
[Explanation of symbols]
Reference Signs List 1 semiconductor layer, 1a ', 1k' channel region, 1d, 1i high concentration source region (source region), 1e, 1j high concentration drain region (drain region), 2 gate insulating film, 2a thermal oxide film, 2b vapor phase synthesis Insulating film, 3 gate electrode, 10A substrate body (substrate), 12 base insulating film, 14 protective film, 30 thin film transistor (TFT for pixel switching), 31 thin film transistor (TFT for driving circuit), R resist, 1000 mobile phone (electronic equipment) )

Claims (10)

チャネル領域を有する半導体層と、前記チャネル領域にゲート絶縁膜を介して対向配置されたゲート電極とを備えた薄膜トランジスタの製造方法であって、
基板上に前記半導体層を形成する工程と、
前記半導体層上に保護膜を形成する工程と、
前記保護膜上に前記半導体層のパターニングで用いるレジストを塗布する工程とを具備することを特徴とする薄膜トランジスタの製造方法。A method for manufacturing a thin film transistor, comprising: a semiconductor layer having a channel region; and a gate electrode opposed to the channel region via a gate insulating film,
Forming the semiconductor layer on a substrate;
Forming a protective film on the semiconductor layer;
Applying a resist used for patterning the semiconductor layer on the protective film. 前記半導体層と前記保護膜とのパターニングを同時に行うことを特徴とする請求項１に記載の薄膜トランジスタの製造方法。2. The method according to claim 1, wherein patterning of the semiconductor layer and the protective film is performed simultaneously. 前記ゲート絶縁膜を形成するゲート絶縁膜形成工程を備え、
当該ゲート絶縁膜形成工程は、
前記半導体層を熱酸化して熱酸化膜を形成する第１絶縁膜形成工程と、
気相合成法により、前記熱酸化膜上に気相合成絶縁膜を形成する第２絶縁膜形成工程とを具備することを特徴とする請求項１又は請求項２に記載の薄膜トランジスタの製造方法。A gate insulating film forming step of forming the gate insulating film,
The gate insulating film forming step includes:
A first insulating film forming step of thermally oxidizing the semiconductor layer to form a thermal oxide film;
3. The method according to claim 1, further comprising: forming a second insulating film on the thermal oxide film by a gas phase synthesis method. 4. 前記半導体層は下地絶縁膜を介して前記基板上に形成され、前記保護膜と前記下地絶縁膜の一部とをエッチング法により除去する除去工程を更に具備することを特徴とする請求項１乃至請求項３のいずれかに記載の薄膜トランジスタの製造方法。4. The semiconductor device according to claim 1, wherein the semiconductor layer is formed on the substrate via a base insulating film, and further includes a removing step of removing the protective film and a part of the base insulating film by an etching method. A method for manufacturing a thin film transistor according to claim 3. 前記除去工程における前記下地絶縁膜の除去量よりも、前記気相合成絶縁膜の膜厚が大きいことを特徴とする請求項４に記載の薄膜トランジスタの製造方法。5. The method according to claim 4, wherein the thickness of the vapor-phase synthetic insulating film is larger than the removal amount of the base insulating film in the removing step. 前記気相合成絶縁膜の膜厚は、前記下地絶縁膜の除去量の２倍以上であることを特徴とする請求項５に記載の薄膜トランジスタの製造方法。6. The method according to claim 5, wherein a thickness of the vapor-phase synthetic insulating film is at least twice as large as a removal amount of the base insulating film. 前記半導体層は単結晶半導体からなることを特徴とする請求項１から請求項６のうちいずれかに記載の薄膜トランジスタの製造方法。7. The method according to claim 1, wherein the semiconductor layer is made of a single crystal semiconductor. 請求項１から請求項７のうちいずれかに記載の方法で得られたことを特徴とする薄膜トランジスタ。A thin film transistor obtained by the method according to claim 1. 請求項８に記載の薄膜トランジスタを備えることを特徴とする表示装置。A display device comprising the thin film transistor according to claim 8. 請求項９に記載の表示装置を備えることを特徴とする電子機器。An electronic apparatus comprising the display device according to claim 9.
JP2003065095A 2003-03-11 2003-03-11 Manufacturing method of thin film transistor, thin film transistor, display device, and electronic equipment Pending JP2004273922A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003065095A JP2004273922A (en) 2003-03-11 2003-03-11 Manufacturing method of thin film transistor, thin film transistor, display device, and electronic equipment

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003065095A JP2004273922A (en) 2003-03-11 2003-03-11 Manufacturing method of thin film transistor, thin film transistor, display device, and electronic equipment

Publications (1)

Publication Number Publication Date
JP2004273922A true JP2004273922A (en) 2004-09-30

Family

ID=33126202

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003065095A Pending JP2004273922A (en) 2003-03-11 2003-03-11 Manufacturing method of thin film transistor, thin film transistor, display device, and electronic equipment

Country Status (1)

Country Link
JP (1) JP2004273922A (en)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006251093A (en) * 2005-03-08 2006-09-21 Seiko Epson Corp Electrophoretic display device, method for manufacturing the same, and electronic appliance
JP2009021565A (en) * 2007-06-12 2009-01-29 Semiconductor Energy Lab Co Ltd Semiconductor device and manufacturing method thereof
JP2014003311A (en) * 2006-12-05 2014-01-09 Semiconductor Energy Lab Co Ltd Semiconductor device
US11705522B2 (en) 2012-12-25 2023-07-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006251093A (en) * 2005-03-08 2006-09-21 Seiko Epson Corp Electrophoretic display device, method for manufacturing the same, and electronic appliance
JP2014003311A (en) * 2006-12-05 2014-01-09 Semiconductor Energy Lab Co Ltd Semiconductor device
JP2009021565A (en) * 2007-06-12 2009-01-29 Semiconductor Energy Lab Co Ltd Semiconductor device and manufacturing method thereof
US8921902B2 (en) 2007-06-12 2014-12-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US11705522B2 (en) 2012-12-25 2023-07-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Similar Documents

Publication Publication Date Title
JP3956572B2 (en) Method for manufacturing substrate for liquid crystal device
JP3909583B2 (en) Manufacturing method of electro-optical device
KR100570405B1 (en) Transistor and method of manufacturing the same, electro-optical device, semiconductor device, and electronic apparatus
KR20030017428A (en) A manufacturing method of semiconductor substrate, semiconductor substrate, electrooptic apparatus and electronic eqipment
JP2001092372A (en) Production of electro-optic device, electro-optic device, and electronic appliance
JP2003172950A (en) Electrooptical device, manufacturing method therefor and electronic instrument
JP2004273922A (en) Manufacturing method of thin film transistor, thin film transistor, display device, and electronic equipment
JP2005166911A (en) Semiconductor device, manufacturing method thereof, electro-optical device, manufacturing method thereof, and electronic equipment
JP4366953B2 (en) Method for manufacturing composite semiconductor substrate
JP2002110998A (en) Electro-optical substrate, manufacturing method thereof, optoelectronic device, and electronic equipment
JP4556378B2 (en) Transistor manufacturing method and composite substrate manufacturing method
JP4366954B2 (en) Method for manufacturing composite semiconductor substrate
JP2002353464A (en) Electro-optical device, production method therefor and electronic equipment
JP4792694B2 (en) Electro-optical device substrate manufacturing method, electro-optical device substrate, electro-optical device, and electronic apparatus
JP2005275179A (en) Reflection liquid crystal display device and projection display device, and electronic apparatus
JP4677707B2 (en) Method for manufacturing thin film transistor array substrate for electro-optical device
JP4214702B2 (en) Electro-optical device manufacturing method, electro-optical device, projection display device, and electronic apparatus
JP2004246028A (en) Method for manufacturing device, and device manufactured by using the same, method for manufacturing composite substrate, electrooptical device, and electronic appliance
JP4556376B2 (en) Manufacturing method of semiconductor substrate
JP2003207806A (en) Electro-optical device, its manufacturing method, projection type display device, and electronic equipment
JP4333176B2 (en) Transistor manufacturing method, electro-optical substrate, electro-optical device, and electronic apparatus
JP2004200573A (en) Electro-optical device, its manufacturing method, projection type display device, and electronic apparatus
JP2003158270A (en) Electro-optic device and its manufacturing method, projection indicator, and electronic device
JP2004356533A (en) Process for producing compound semiconductor substrate, compound semiconductor substrate, process for fabricating device, device, electro-optical device and electronic apparatus
JP2003142667A (en) Method for manufacturing semiconductor substrate, semiconductor substrate, electrooptic device and electronic apparatus