JP2004271646A - 電流駆動型表示装置の駆動用半導体回路及びそれを用いた表示装置 - Google Patents
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Abstract
【解決手段】ゲート信号線の電位変化を抑えるために、基準電流を流すミラー元のトランジスタを大きくするか、もしくはトランジスタの数を多くする。更に、ゲート信号線電位が変化する原因である、トランジスタのドレイン電圧の変化を小さくする機能を設けた。また、ゲート電位の変化に対するドレイン電流の変化の感度を小さくすることで、大多数の出力端子の電流が変化した際でも、所定の電流値が出力できるようにした。
【選択図】 図37
Description
【発明の属する技術分野】
本発明は、有機電界発光素子など、電流量により階調表示を行う表示装置に用いる電流出力を行う駆動用半導体回路に関する。
【0002】
【従来の技術】
有機発光素子は、自発光素子であるため、液晶表示装置で必要とされるバックライトが不要であり、視野角が広いなどの利点から、次世代表示装置として期待されている。
【0003】
有機発光素子のように、素子の発光強度と素子に印加される電界が比例関係とならず、素子の発光強度と素子を流れる電流密度が比例関係にあるため、素子の膜厚のばらつき及び入力信号値のばらつきに対し、発光強度のばらつきは電流制御により階調表示を行うほうが小さくすることができる(たとえば、特許文献1参照)。
【0004】
【特許文献1】
特開2000−276108号公報
【0005】
【発明が解決しようとする課題】
有機発光素子においては、輝度は電流に対して比例し、電圧に対しては比例しない。従って、階調表示を行うには一般的には、階調データに応じた電流を有機発光素子に流す。
【0006】
有機発光素子などの電流駆動型素子を用いたパッシブマトリクス型の表示装置の例を図23に示す。
【0007】
セグメント信号線232とコモン信号線233の交点となる各画素に有機発光素子204を配置し、セグメントドライバ17およびコモンドライバ24を制御することで表示がなされる。
【0008】
線順次走査により表示を行い、選択行ではコモン信号線233はローレベルの電圧が印加され、非選択行では電源234によりアノード信号線232よりもハイレベルの信号が印加される。これにより非選択行の有機発光素子204は非点灯状態となり、選択行の有機発光素子204はセグメントドライバ17から出力される電流量に応じた輝度で発光する。図23の例では2行目が選択された例となっている。コモンドライバ24により1行目から最終行まで順に行を選択することで1フレームが形成される。
【0009】
このように有機発光素子を用いた表示装置においてはセグメントドライバ17は電流出力型のドライバICとする必要がある。
【0010】
アクティブマトリクス型表示装置の例を図20、21に示す。
【0011】
図20の例は、画素208にカレントコピア回路を形成したもので、行選択時にゲート信号線1(205)の操作により、トランジスタ202cおよび202dを導通状態とし、ソース信号線201に流れる電流を画素208に取り込む。202aに流れる電流に応じたゲート電圧を蓄積容量203に蓄える。非選択期間にはゲート信号線205および206を操作し、トランジスタ202c及び202dを非導通状態、202bを導通状態として、先に蓄積容量203に蓄積された電荷に基づいた電流がトランジスタ202aに流れ、導通状態となった202bを介して有機発光素子204に電流を供給する。つまりソース信号線201に流れる電流に応じた電流が有機発光素子204に流れる。従ってソースドライバ17は電流出力型のドライバICである必要がある。
【0012】
図21の例でも同様に、ゲートドライバ24の制御によりソース信号線201に流れる電流を画素208に取り込み、トランジスタ212eに電流が流れる。212eとカレントミラーを形成する212aにより有機発光素子204に電流が流れる。カレントミラー比×ソース信号線を流れる電流が有機発光素子に流れるため、ソースドライバ17はやはり電流出力型のICである。
【0013】
電流出力型のICの場合、1階調あたりに流す電流を決める元となる電流(基準電流)を設ける。
【0014】
ドライバIC17は2つの基準電流生成部10と、電流出力段14からなっている。
【0015】
電流出力段14の例を図3に示す。電流出力段は、基準電流19及び階調データ35により決められる電流値を電流出力34よりドライバIC17外部に出力する役割を持ち、液晶等で用いられるの電圧出力ドライバにおけるデジタルーアナログ変換部に相当する。
【0016】
具体的には、基準電流19をトランジスタ32及び33からなるカレントミラー構成により分配を行っている。またトランジスタ33は階調表示用電流源として、少なくとも階調表示数ー1個のトランジスタが用意される。
【0017】
階調データ35に応じてオンオフされるスイッチ38により、階調表示用電流源33が電流出力34に接続される個数を変化させることにより、入力階調データに応じた電流値が電流出力34に出力される。
【0018】
図3の例では、階調0の時にはどの電流源33も出力34に接続されず、電流0が出力される。階調1の時にはD0[0]に接続されたスイッチ38のみオンとなり電流源1つ分の電流が出力される。階調2〜7においても同様に説明可能である。またこの例では3ビット入力で説明を行ったが、一般のMビット入力においても同様に実現可能である。
【0019】
このように構成された電流ドライバIC17を用いて、図33に示すような表示を行うと、334に示す行は、他の行の白表示に比べ輝度が高くなり、335に示す部分は、他の行の白表示に比べ輝度が低くなる現象が、発生しやすい。
【0020】
本発明では隣接配置されたドライバIC17間で、基準電流のばらつきを小さくし、電流出力元が異なるIC17間の隣接画素において、中間調表示時にソース信号線に出力される電流のばらつきが1%以内とするように、基準電流発生部の構成を考えた。
【0021】
【課題を解決するための手段】
第1の本発明は、入力電流をカレントミラーにより駆動用半導体回路の少なくとも2つ以上の出力に分配するための1つもしくは複数の分配用ミラートランジスタ(図3、32)と、
複数の階調表示用トランジスタ(図3、33a〜33c)と、
前記階調表示用トランジスタ(33a〜33c)に流れる電流を外部に出力するかどうかを選択する切り替え部(図3、38a〜38c)とを具備し、
前記すべての分配用ミラートランジスタ(32)のドレイン及びゲート電極と、前記全ての階調表示用トランジスタ(33a〜33c)とが、共通ゲート線(図3、37)により接続された電流駆動型表示装置の駆動用半導体回路において、
前記分配用ミラートランジスタ(32)のチャネル面積の総和は、前記分配用ミラートランジスタ(32)と前記共通ゲート線(37)により接続された前記階調表示用トランジスタ(33a〜33c)のチャネル面積の総和の0.01倍以上0.5倍以下である駆動用半導体回路である。
【0022】
第2の本発明は、前記複数の階調表示用トランジスタとは、(1)入力映像信号のビット数以上の個数の階調表示用トランジスタ、または(2)表示階調数より一つ少ない個数の階調表示用トランジスタである第1の本発明の駆動用半導体回路である。
【0023】
第3の本発明は、前記分配用ミラートランジスタのチャネル面積の総和は、前記分配用ミラートランジスタと前記共通ゲート線により接続された前記階調表示用トランジスタのチャネル面積の総和の0.05倍以上0.5倍以下である第1の本発明の駆動用半導体回路である。
【0024】
第4の本発明は、ゲート電圧値により流れる電流が制御される複数の階調表示用トランジスタ(図40、33a〜33c)と、
前記階調表示用トランジスタ(33a〜33c)に流れる電流を外部に出力するかどうかを選択する入力映像信号のビット数と同数の切り替え部(図40、113)と、
ソースドレイン間が短絡された、少なくとも1つの電流経路形成用トランジスタ(図40、401)とを具備し、
前記階調表示用トランジスタ(33a〜33c)は、前記切り替え部(113)を介して外部に電流を出力し、前記1つ電流経路形成用トランジスタ(401)に対し、前記切り替え部(113)と状態が反対となる1つの第2の切り替え部(図40、403)が接続され、
前記第2の切り替え部(403)は前記電流経路形成用トランジスタ(401)の数に応じて、前記入力映像信号の最上位ビットから用意された数だけ順に、前記切り替え部(113)の前記階調表示用トランジスタ(33a〜33c)と接続される端子と接続されることで、前記階調表示用トランジスタ(33a〜33c)には常にゲート電圧に応じたドレイン電流が流れる駆動用半導体回路である。
【0025】
第5の本発明は、前記複数の階調表示用トランジスタとは、(1)入力映像信号のビット数以上の個数の階調表示用トランジスタ、または(2)表示階調数より一つ少ない個数の階調表示用トランジスタである第4の本発明の駆動用半導体回路である。
【0026】
第6の本発明は、前記少なくとも1つの電流経路形成用トランジスタとは、入力映像信号のビット数と同じ個数の電流経路形成用トランジスタである第4の本発明の駆動用半導体回路である。
【0027】
第7の本発明は、ゲート電圧値により流れる電流が制御される複数の階調表示用トランジスタ(図43、33a〜33c)と、
前記階調表示用トランジスタ(33a〜33c)に流れる電流を外部に出力するかどうかを選択する入力映像信号のビット数と同数の切り替え部(図43、113)と、
一端が正電源と接続された、少なくとも1つの抵抗素子(図43、431)とを具備し、
前記階調表示用トランジスタ(33a〜33c)は、前記切り替え部(113)を介して外部に電流を出力し、前記少なくとも1つの抵抗素子(431)に対し、前記切り替え部(113)と状態が反対となる1つの第2の切り替え部(図40、403)が接続され、
前記第2の切り替え部(403)は前記抵抗素子(431)の数に応じて、前記入力映像信号の最上位ビットから用意された数だけ順に、前記切り替え部(113)の前記階調表示用トランジスタ(33a〜33c)と接続される端子と接続されることで、前記階調表示用トランジスタ(33a〜33c)には常にゲート電圧に応じたドレイン電流が流れる駆動用半導体回路である。
【0028】
第8の本発明は、前記複数の階調表示用トランジスタとは、(1)入力映像信号のビット数以上の個数の階調表示用トランジスタ、または(2)表示階調数より一つ少ない個数の階調表示用トランジスタである第7の本発明の駆動用半導体回路である。
【0029】
第9の本発明は、前記少なくとも1つの抵抗素子とは、入力映像信号のビット数と同じ個数の抵抗素子である第7の本発明の駆動用半導体回路である。
【0030】
第10の本発明は、入力電流をカレントミラーにより駆動用半導体回路の少なくとも2つ以上の出力に分配するための1つもしくは複数の分配用ミラートランジスタ(図3、32)と、
複数の階調表示用トランジスタ(図3、33a〜33c)と、
前記階調表示用トランジスタ(33a〜33c)に流れる電流を外部に出力するかどうかを選択する切り替え部(図3、38a〜38c)とを具備する駆動用半導体回路において
前記複数の階調表示用トランジスタ(33a〜33c)のチャネル幅/チャネル長の値が0.01以上0.6以下である駆動用半導体回路である。
【0031】
第11の本発明は、前記複数の階調表示用トランジスタとは、(1)入力映像信号のビット数以上の個数の階調表示用トランジスタ、または(2)表示階調数より一つ少ない個数の階調表示用トランジスタである第10の本発明の駆動用半導体回路である。
【0032】
第12の本発明は、第1の本発明の駆動用半導体回路を、有機発光素子を用いた表示パネルに用いた駆動用半導体回路を用いた表示装置である。
【0033】
【発明の実施の形態】
ドライバIC17は2つの基準電流生成部10と、電流出力段14からなっている。
【0034】
電流出力段14の例を図3に示す。電流出力段は、基準電流19及び階調データ35により決められる電流値を電流出力34よりドライバIC17外部に出力する役割を持ち、液晶等で用いられるの電圧出力ドライバにおけるデジタルーアナログ変換部に相当する。
【0035】
具体的には、基準電流19をトランジスタ32及び33からなるカレントミラー構成により分配を行っている。またトランジスタ33は階調表示用電流源として、少なくとも階調表示数ー1個のトランジスタが用意される。
【0036】
階調データ35に応じてオンオフされるスイッチ38により、階調表示用電流源33が電流出力34に接続される個数を変化させることにより、入力階調データに応じた電流値が電流出力34に出力される。
【0037】
図3の例では、階調0の時にはどの電流源33も出力34に接続されず、電流0が出力される。階調1の時にはD0[0]に接続されたスイッチ38のみオンとなり電流源1つ分の電流が出力される。階調2〜7においても同様に説明可能である。またこの例では3ビット入力で説明を行ったが、一般のMビット入力においても同様に実現可能である。
【0038】
またカレントミラーを形成する32及び33は必ずしも1対1である必要はなく、任意のミラー比を取ることが可能である。また図3では分配用ミラートランジスタ32は1つで書いたが、複数のトランジスタで構成してもよい。
【0039】
図3では3つのデジタルアナログ変換部36により3出力を行った例で示したが、一般にMチャンネル出力ドライバICの場合、36をM個並べればよい。
【0040】
一方基準電流19を生成する方法として、一般的には図5に示すような定電流回路を用いる。信号線19に出力される電流値は、電源51と基準電圧信号線15の電位差を抵抗素子11の抵抗値で割った値が出力される。
【0041】
以上のような構成を用いることで基準電流と入力データに応じた電流値が出力される電流ドライバIC17ができる。
【0042】
一般にドライバICは、図2に示すようにパネルの額縁部に配置されることが多い上に、額縁サイズを小さくしたいため、一般的には細長い形状で作成されることが多い。出力パッドが並ぶ辺が長辺となる。従って図3に示したデジタルアナログ変換部36は横に長く配置することが多い。そのため、分配用ミラートランジスタ32から離れた場所に、カレントミラーの受けとなるトランジスタが配置される可能性が高くなる。この場合、ミラーを形成する1対のトランジスタの組において、移動度や閾値電圧が異なる可能性があり、実際のミラー比が設計値とは異なる。ドライバICは一般にクリスタルシリコンでできており、トランジスタの特性は、ウエハ面内でなだらかに変化すると考えられる。例えば図26(a)の261から263のような閾値電圧のチップ内分布があげられる。この分布により図26(b)に示すように同一デジタルアナログ変換部を並べたとしても出力電流が261bから263bに示すように変化する。このときに図1に示すような2つのドライバを並べた構成を考えた場合、図27に示すようにドライバIC17の境界で、出力電流におおきなずれが発生し、ブロックむらとして表示に影響を与える。
【0043】
そこで図1で用いる電流ドライバIC17は基準電流源10をチップの両端に用意し、図4に示すようにチップの両端から基準電流を供給し、共通ゲート線37を2つのトランジスタ32間の抵抗が数キロオームから数メガオーム程度となるように配線した。
【0044】
これにより、最も分配用ミラートランジスタ32aから離れていたN番目の出力(IoutN、34c)の近接にミラートランジスタ32bが配置される。
【0045】
図28(a)に示したような閾値電圧の分布があった場合、19a及び19bから電流I1が流れるとき、32a及び32bのゲート電圧はそれぞれ異なり、(32aのゲート電圧)<(32bのゲート電圧)となる。この電圧値をそれぞれVg1、Vg2とする。共通ゲート線37の抵抗を高くすることにより、入力基準電流19a及び19bがロスすることなく、共通ゲート線37の両端の電位差を発生させることができる。図28(b)に示すようにIout1に違いゲート線の電圧はVg1に、IoutNに近いゲート線の電圧はVg2にできる。出力電流値は図28(c)のようになり、少なくともチップの両端の出力電流値はほぼ等しい値I1にすることが可能である。
【0046】
以上のような電流出力段14の構成を用いることで、図1のように2つのドライバIC17を並べた場合、基準電流19b及び19cの入力が同一であればIoutN及びIout(N+1)の出力電流が全白時にI1となるため、ブロックむらがない表示が可能である。
【0047】
つまりブロックむらの発生を抑えるには、異なるIC間で隣接する基準電流19のばらつきが小さいことが重要である。
【0048】
この基準電流19のばらつきを少なくするために図1及び図12の構成を考案した。
【0049】
第1の方法である図1について説明を行う。
【0050】
図1の方法では、チップ内の2つの基準電流源を形成するために、図5で示した構成要素が2つずつ、チップ内に内蔵されている。また、抵抗素子11については2パーツに分割し、全部で4パーツ存在する。抵抗値の精度の問題から通常抵抗は外付けとすることが多いが、本発明では内蔵する構成とした。外付け部品を少なくすることが可能であり、コスト及び実装面積が削減可能である。
【0051】
ドライバIC17を1つ使いにした場合、もしくは複数チップ使用の場合において、他のドライバICと隣接しない場合、電流源は図1の10aに示すような構成とする。
【0052】
2つのドライバIC17が接する場合における電流源の構成は図1の中央部に示した2つの電流源の構成のようになる。外部配線16により2つ必要な抵抗素子11のうち一方を異なるIC17から取り込むようにした。ドライバ17aの右端の定電流源回路を図9(a)に、ドライバ17bの左端の定電流源回路を図9(b)に示す。図9の各構成要素についた番号は図1と対応している。
【0053】
抵抗素子11は隣り合うIC17の両方から1つずつ持ってきている。図9(a)では11dはIC17aから、11eはIC17bのものである。また図9(b)では11cはIC17aから、11fはIC17bのものである。抵抗素子11の抵抗値を図9のように定義すると、19bに流れる電流(I19b)はVstd1/(R1+R2)であり、19cに流れる電流(I19c)はVstd2/(R3+R4)となる。15a及び15bの基準電圧信号線はIC17外部にて接続するので、Vstd1=Vstd2となる。従ってI19bとI19cが異なる要因になるのは、4つの抵抗素子11のばらつきによる。IC17内部で抵抗を作成するには、拡散抵抗とポリシリコン抵抗がある。よりばらつきの少ない抵抗を作成するには、ポリシリコン抵抗を用いるほうがよく、チップ間及びロット間を含めるとおよそ5%程度のばらつきである。しかし、同一チップ内に近接して2つの抵抗素子11を作成した場合、抵抗値のばらつきは0.1%程度となる。よって図1及び図9に示す抵抗素子11cと11d間(R3とR2)、11eと11f間(R1とR4)のばらつきは0.1%に抑えられる。従って、I19bとI19c間でのばらつきの要因となる(R1+R2)と(R3+R4)間のばらつきは、0.1の2乗平均である0.14%となる。
【0054】
このように、電流値を決める抵抗を隣接する2つのチップから相互にとることで、チップ間及びロット間ばらつきとは無関係となり、5%程度ばらつきのあるポリシリコン抵抗でも実用可能となる。よって、内蔵抵抗、ブロックむらのできないドライバIC17が実現可能である。
【0055】
図1では2個のドライバIC17で説明を行ったが、一般にM個のドライバICを並べた場合にも同様に実施が可能である。その例を図29に示す。
【0056】
図13は第2の実施の形態である。
【0057】
図1と異なる点は、抵抗素子11の接続方法である。4つの抵抗素子とも、外部接続端と逆の端子は電源と接続されている。
【0058】
基準電流生成部の回路図を図15に示す。なおここでは基準電圧信号線15はICチップ外で接続している。
【0059】
基準電流19のばらつきは、第1の実施例と同様に、抵抗値のばらつきにより決まる。R21とR22、R31とR32は同一チップ内にあるため、この間のばらつきは0.1%程度となる。従って、R22とR31の合成抵抗であるRbとR21とR32の合成抵抗であるRc間でのばらつきは0.14%のばらつきとなる。
【0060】
この場合にもチップ間ばらつきの影響が見かけ上なくなるため、ポリシリコン抵抗で作成しても、ブロックむらのない表示が可能となる。
【0061】
以上の説明において、基準電圧信号線15は外部よりアナログ電圧を入力した例で説明を行ったが、図5の構成を図6に示すようにして、アナログ電圧をプログラマブルに変更できるようにしてもよい。図6では、制御データ63に応じて、スイッチ62のオンオフ状態が変化し、基準電圧15の値が変化する。制御データ63に応じて、基準電流19の値ひいては表示パネルの輝度を変えることが可能である。第1の実施例では図7のように、第2の実施例では図14に示すような構成となる。なお図1のように複数のドライバIC17を用いる場合、図7の回路をIC17ごとに個別に動作させてもよいが、図10に示すように複数の基準電流発生回路に供給する基準電圧信号線15を1つの電圧調節部65により制御してもよい。このようにIC17内部において、基準電流19を調整できるような構成にすることで、例えば図30に示すような携帯情報端末において、電池のもちをよくするために、ボタン302が操作されたときには、通常の輝度で表示を行い、ある一定期間がたった後には輝度を低下させるということが可能となる。具体的には、ボタン302において入力が発生したときにCPU312に情報転送する。CPUはコントローラ313に信号を送り、コントローラ313により、ドライバIC17内部の制御データを書き換え、基準電圧15をあらかじめ定められたデフォルト値に設定する。一方、CPU312にて、ある一定時間をカウントし、一定時間後にはコントローラ313に再び信号を送り、コントローラ313はドライバIC17の制御データを書き換え、基準電圧信号線15の電圧を低下させることで、輝度を下げる。極端には、基準電流がほとんど流れないような基準電圧15の設定が電圧調整部65により行えるようにしてもよい。これにより、ドライバIC17内部に流れる電流値を下げることが可能であり、さらに、表示素子に流れる電流も下げることで、消費電力を下げることも可能となる。
【0062】
他にも、図31のボタンなど302に代わって、光センサを用いれば、表示パネルの周辺環境(周りの明るさ)により、輝度を調整できるという利点がある。このドライバIC17が主に用いられる有機発光素子では、暗闇の中では視認性が高く、明るい外光下(例えば太陽光下)では視認性が低い。そこで、光センサにより、周囲の照度が高いときには、CPU、コントローラの制御により、ドライバIC17の基準電流をたくさん流すようにし、周囲の照度が低いときには、ドライバIC17の基準電流を少なくするようにするということが可能である。周囲の環境に応じて最も見やすい輝度で表示するという制御が可能になるという利点がある。
【0063】
このドライバIC17が複数用いられ、図1に示す第1の形態を実施する場合には、図7のような構成となる。ここでは、定電流源回路は1つしか記載していないが、複数の定電流源回路を1つの電圧調節部65で制御してもよい。例えば図10のような構成が考えられる。
【0064】
低電力化への方法としては、図25のような構成をとることも可能である。図1の構成に対し、基準電流線19にスイッチ251を設けた。スイッチ251を非導通状態とすることで、基準電流を0にすることができ、IC17内部で消費する電力を削減することが可能である。
【0065】
温度特性を持つ表示素子を表示部に用いた表示装置においては、温度特性を補償するための機能が必要となる。例えば、温度によって電流−輝度特性が変化し、同一電流入力に対し、輝度が変化するということが発生する素子もある。
【0066】
輝度を一定に保つには、温度に応じて基準電流を変化させればよい。例えば図6に示した温度補償素子61を抵抗11に並列に接続する方法がある。これにより、合成抵抗値は温度により変化し、基準電流19も変化する。この変化を温度特性を補償するような方向に変化させることで、温度変化に強い表示装置を実現することが可能となる。
【0067】
図1の構成において温度特性補償を行う場合には図12のように温度補償素子121をつければよい。温度によって、基準電流を決める抵抗値が変化するため温度特性補償が可能となる。
【0068】
ポリシリコン抵抗のばらつきはチップ内近接ではおよそ0.1%、チップ間、ロット間では5%程度である。この範囲であれば、本発明を用いることでブロックむらをなくすことができる。しかし、プロセス上の問題等でばらつきが大きくなることもある。ばらつきが大きくなると不良品となり、ドライバIC17の歩留まりが低下する。そこで、図8に示すように、抵抗素子11の抵抗値を調整できるような機能を設けることで、ばらつき範囲からはずれたドライバICも、ばらつき範囲内の値にすることで、良品とすることが可能となる。
【0069】
具体的には抵抗素子11を複数のパーツに分割する。複数のパーツのうちのいくつかのパーツは配線ショートする。抵抗素子11aの抵抗値を大きくするには、短絡した81の配線をFIB等でパターンカットすればよい。抵抗値をどれだけ大きくするかは、パターンカットする81の数で調整可能である。抵抗素子11bについても同様であり、本発明で用いたすべての抵抗素子11に適応可能である。
【0070】
このようにより多くのドライバICを良品とできる構成とすることで、歩留まりが上昇し、低コストかつむらの少ない表示装置が実現可能となる。
【0071】
電流出力段14が図3及び図4で示す構成である場合、先に述べたとおり、図26(a)に示すようなしきい値特性を持つウエハーを使用したときに、出力電流が端子ごとに傾斜を持って出力される。図4の構成により、左右端の電流値はほぼ同一にすることが可能であるが、全出力端子にわたってそろえることは難しい。一般的には隣接間の出力ばらつきが1%以内であれば、表示に支障はなく、閾値特性の傾きがその範囲内であればよい。しかし、IC作成時のプロセスばらつき、製膜装置の状態等によっては傾きが急になることがあり、その場合、該当するICは不良品となり歩留まりが悪くなることが考えられる。
【0072】
そこで、本発明ではさらに、図26(a)のような傾きによらず、均一な表示が実現できる構成を実現し、さらにそのICを複数個使ったときのブロックむらを防ぐ方法を考案した。
【0073】
均一表示を実現するために、基準電流を各出力に分配し、出力ごとに設けられた基準電流を元に、階調表示を行うことにする。電流分配を行う方法を図16及び17に、出力段の構成を図11に示す。
【0074】
各出力への基準電流の分配は3段階により行われる。1つの基準電流源161(親電流源)からまずN個の電流源162(子電流源)に電流を分配する。さらに子電流源162の電流をM個の電流源32(孫電流源)に分配する。これにより、1つの基準電流から、M×N個に電流を分配することが可能となった。
【0075】
この図では1つの電流源をM×N個に分配するにあたり、2回に分けて電流分配を行っている。分配回数に付いては1回でも、3回以上であっても実現可能であるが、2から3回で分割を行うことが最もよい。
【0076】
各分配手段における電流ばらつきが、分配回数の増加に伴い出力電流のばらつきとして影響する。各分配段階でのばらつきの2乗平均として、出力に影響を及ぼすため、隣接出力のばらつきを1%以内に収めるためには、分配回数を少なくするか、1回の分配でのばらつきを小さくする必要がある。1回の分配でのばらつきを小さくするには一般的にはトランジスタサイズを大きくするしかなく、トランジスタサイズの増大はチップ面積の増大にもつながり、IC17のチップが大きくなるという欠点がでる。また分配回数がおおいとそれだけトランジスタの数も多くなるため、これもまたチップ面積が増大する。それゆえ分配回数は多くても3回程度である。
【0077】
一方、1回ですべての出力に分配する場合は出力数が30以内のものでは有効であるが、100出力を超えるドライバICでは適用しにくい。1回の分配で出力数だけ電流を分配するには少なくとも、出力数+1個のトランジスタからなるカレントミラーを形成する必要がある。カレントミラーは一般的にはミラーを形成するトランジスタ同士を近接配置することで、近接ではトランジスタ特性がほぼ等しいということを利用して、ミラーを行っている。出力数+1個のカレントミラーを形成すると、ミラー元のトランジスタと、ミラー先のトランジスタの配置が遠くなるものが発生するため、正確にミラーすることがしにくくなる。1回に分配する個数を多くても30個程度にすることが望ましい。
【0078】
図17に電流分配の方法を示す。基準電流19に対し、親電流源161とトランジスタ171によりN個の電流に分配する。このとき、トランジスタの組174と161は近接に配置し、N個の電流にばらつきがないようにする。次に、分配された各電流をさらにM個の電流に分配する。このときもトランジスタ162と175は近接に配置し、特性ばらつきによる電流ばらつきを抑える。出力ごとに基準電流を分配できた。この分配した電流115(孫基準電流)を元に図11に示すような構成で、入力階調データに応じた電流を出力線114から出力する。(この例では6ビットのデータに応じて、適切な電流量を出力する)なおM及びNは2以上30以下が好ましい。
【0079】
ドライバIC17は、長方形型に作成されることが多く、その長辺側に出力パットを並べることが多い。電流出力段14の各出力はチップ面積の有効利用から、当該出力パッドの近くに置くことが多い。そのため、M×N出力のドライバICでは、1番目の出力段と、M×N番目の出力段は10〜25mm程度はなれていることが多い。1つの基準電流を、M×N個に分配する際には、各出力までの引きまわしも重要になる。図17の構成では、カレントミラーを形成し、電圧の形で情報を受け渡す部分については、近接に配置し、電流の形で情報が受け渡されるところで、出力段の近傍まで引きまわしを行うようにした。このようにすることで、10〜25mm離れた出力へもばらつき少なく分配が可能となる。
【0080】
さて、以上のような出力電流段を持つドライバIC17を複数個用いて表示を行う場合に、ブロックむらを防ぐには、各ICに同一量の基準電流を供給する必要がある。
【0081】
図18に2つのドライバIC17間で基準電流19のばらつきが小さくなる構成を示す。
【0082】
基準電流値を決める基準電圧15は外部で接続することで、同一電圧が供給される。次に抵抗素子11は第1及び第2の実施の形態と同様に2つに分割し、1つを隣接IC、1つを当該ICに内蔵されたものを用いることで、11b、11cの合成抵抗値と11a、11dの合成抵抗値間のばらつきは、内蔵ポリシリコン抵抗のチップ内ばらつきである0.1%の2乗平均である0.14%程度である。基準電流は0.14%のばらつきですむ。これは実施例1及び2と同等である。
【0083】
本発明における電流出力段での電流ばらつきは、基準電流19のばらつきが0.14%であることを考慮すると、デジタルアナログ変換部36に用いられるトランジスタのばらつきは0.5%以下である必要がある。この条件では、チップ内隣接端子間ばらつきが0.5%以下、チップ間隣接端子ばらつきが0.72%=(0.14^2+0.5^2+0.5^2)以下となる。全ての隣接端子間でばらつきが1%以下を実現できる。そのためには階調表示用電流源33のトランジスタサイズは、図19に示したトランジスタサイズと出力電流ばらつきの関係から33平方μm以上必要である。
【0084】
このように構成された電流ドライバIC17を用いて、図33に示すような表示を行うと、334に示す行は、他の行の白表示に比べ輝度が高くなり、335に示す部分は、他の行の白表示に比べ輝度が低くなる現象が、発生しやすい。
【0085】
輝度が高くなる部分334(ここでは輝線と呼ぶ)は、ドライバIC17の端子で黒信号を出力する端子の数が少なくなる行で発生し、輝度が低くなる部分335(ここでは黒線と呼ぶ)は、ドライバIC17の端子で黒信号を出力する端子の数が多くなる行で発生する。
【0086】
図20もしくは図21のような画素構成を持つ表示装置において、ドライバIC17の出力端子に接続されたソース信号線の電圧は、図33の336に示した信号線及び337に示した信号線において、図34に示すような、電圧波形となる。ここで、Vbは画素が黒を表示するときの電圧で、Vwは画素が白を表示するときの電圧である。
【0087】
列336に対応するソース信号線の電圧波形は、図34(a)に示すように図33に示した画像に対応して、341の期間では黒を示す電圧を、342の期間では白を示す電圧を、343の期間では黒を示す電圧を出力する。
【0088】
一方、列337に対応するソース信号線の電圧波形は、図34(b)に示すように、1フレームの全ての期間において、白を示す電圧を出力する。このとき、334で示した行の表示期間では電圧が低下する方向にハザードが発生し、より輝度が高くなる。335で示した行の表示期間では電圧が上昇する方向にハザードが発生し、より輝度が低くなる。その結果、図33の334では、他の白表示時に比べ輝度が高くなるため輝線が発生し、335では、他の白表示時に比べ輝度が低くなるため、黒線が発生する。
【0089】
このようなソース信号線電圧にハザードが出る要因について説明を行う。
【0090】
ドライバIC17の出力段回路と、表示パネル部の画素208を接続したときの回路を図35に示す。この例では、336、337に対応する2列のみを示す。なお、ここでは階調データが2ビットのときで説明を行うが、一般にNビットでも同様な説明が可能である。
【0091】
図33の338に対応する期間では、階調データ353aは黒データを、353bでは白データを出力数する。これにより、スイッチ38a及び38bは非導通状態となり、38cと38dは導通状態となる。これにより、トランジスタ33のドレイン電圧は、351aと351bではドライバIC17のグランド電位に近い値(図36に示した電圧Vdb)となり、351c及び351dは、ソース信号線201bの電位Vwと等しくなる。ソース信号線201aの電位はVbとなる。画素208aに黒を書きこんでいるとすると、スイッチ38a及び38bが非導通状態であるため、ソース信号線201aはドライバICと切り離された状態にある。一方画素208a内部においては、ゲート信号線205及び206の操作によりトランジスタ202c及び202dは導通状態、202bは非導通状態となる。また、ソース信号線201aにつながる他の全ての画素はゲート信号線の操作により、ソース信号線から電気的に切り離された状態にある。ソース信号線201aは、電源207とトランジスタ202aを介して接続された状態にある。トランジスタ202aを介して電流が流れる経路がないため、トランジスタ202aは電流が流れなくなるように、ドレイン電位を上昇させる。従って電圧Vbはほぼ電源電圧207に等しくなる。
【0092】
この状態で階調データ353aのみを図36に示すように、白信号とする。するとスイッチ38a及び38bは導通状態となる。その瞬間、351a及び351bの電位は、ソース信号線201aの電位まで上昇する。この変化がトランジスタ33に寄生する容量352を介して、容量結合として共通ゲート信号線37に伝播する。その結果、図36の361で示したようにゲート電圧がハザード的に上昇する期間が発生する。全ての出力トランジスタ33は同一の共通ゲート信号線37の電圧に基づいて、電流を出力しているため、ゲート信号線のハザードは全てのドライバ出力18に影響する。データ353bは変化しないため、スイッチ38c及び38dの状態は変化しないが、ゲート信号線37の電圧が361のように変化したため、362に示すように、出力電流が変化する。所定の電流値Iowと異なる電流値が出力される期間363が一水平走査期間に比べ長いと、ゲート信号線205によりソース信号線から画素回路が切り離されるときに規定される画素208に書き込まれる電流値がIowに比べ大きくなるため、所定輝度に比べ、高い輝度がEL素子204より出力される。
【0093】
同様に、階調データ353aが白から黒に変化した場合においても、スイッチ38a及び38bが閉じたとたんに、351a及び351bの電圧がVdwからVdbに変化し、この変化が、浮遊容量352を通じて共通ゲート信号線37に伝播することで、364のようにゲート電圧が低下し、18bに流れる電流も低下する。これにより、同様にこのハザードが一水平走査期間以上にわたって発生すると、ハザードがでた期間に対応した画素は所定輝度に比べ低い輝度で表示を行う。
【0094】
そこで、本発明では、輝線及び黒線をなくす方法として、大きく3つの方法について説明を行う。第1の方法としては、ゲート信号線37のゆれを抑制する方法。第2の方法としては、黒表示時におけるトランジスタ33のドレイン電位を高くして、ゲート信号線37のゆれの原因となるデータ変化時の電圧変化量を小さくする。第3の方法としては、ゲート信号線37の電圧の変化に対し、出力電流の変化を小さくし、ゲート信号線がゆれても、出力に影響しないようにする。以下、順に図面を交えながら3つの方法について説明を行う。
【0095】
図37は第1の方法の実施例である。図4と比較して、ゲート信号線37の電位を定める分配用ミラートランジスタ32の数を増やしたことが特徴である。これによりミラー比が変わるため、基準電流入力19の電流値も対応して増加させる。
【0096】
図36のゲート電位のハザード部361を拡大したものを図38に示す。図4の構成においては、381に示すようなゲート電圧の変化があり、1水平走査期間内では、所定の電圧に戻らない。ここでミラートランジスタ32の数を増加させると、382、更に数を増やすと383に示すような曲線になる。383に示す曲線であれば、水平走査期間内に所定電圧値に戻るため、画素には所定の電流値が書き込まれる。
【0097】
なお、分配用ミラートランジスタ32の数を増やす代わりに、トランジスタのサイズを大きくしても同様に実現可能である。
【0098】
分配用ミラートランジスタ32のサイズは図39の391で示される範囲が望ましい。ゲート電圧の変化率が、許容レベル以下であること。この許容レベルは出力電流の変化量が1%以内であれば、他の行との輝度差が視認できないことを考慮し、出力電流の変化が1%以内に収まる電圧変動レベルを示している。電圧の揺れはトランジスタ33の浮遊容量を介して発生するため、階調表示用電流源のチャネル面積及び個数により決まる。従って32の総サイズは33の総サイズに対する比により定義される。
【0099】
今回、さまざまな分配用トランジスタサイズ及び個数を作成し、評価を行った結果、(分配用ミラートランジスタ32のチャネル総面積)/(階調表示用電流源33のチャネル総面積)とゲート変化率の関係が図39に示す曲線であらわされた。
【0100】
このグラフによると分配用ミラートランジスタ32のチャネル総面積は、階調表示用電流源33のチャネル総面積の1%以上、好ましくは5%以上あれば、輝線および黒線がなくなる。一方、50%以上ではゲート電圧の変化率が低減しなくなる。従って50%以上では、どのような面積で設計しても、ハザードに影響しない。チップ面積を小さく造る観点から、50%以下にすることが好ましい。よって、分配用ミラートランジスタ32のチャネル総面積は、391のように階調表示用電流源33のチャネル総面積の1%以上50%以下、好ましくは5%以上50%以下になるように、設計するようにすればよい。
【0101】
なお、チップ間での、基準電流対ある階調出力電流の比のばらつきをおさえるためには、分配用ミラートランジスタ32と、階調表示用電流源33は同一サイズ、同一レイアウトで設計することが望ましい。トランジスタの数の増減により上記の面積比を実現することがよい。これにより、複数のドライバIC17を並べて使用する表示装置でも、ブロックむらのない表示が実現できる。
【0102】
例えば63階調表示で160出力のドライバICの場合、1出力にはトランジスタ33を63個並べる。この63個並んだ出力段を、出力数である160個用意する。更に、出力段を160出力の両端に9個ずつ用意し、トランジスタのドレインゲート間を短絡することで、63個のミラートランジスタ32を形成する。このようにすれば、ほぼ同一レイアウト、同一チャネルサイズで、カレントミラーを形成できるため、チップ間のミラー比のばらつきを小さくできる。この場合の分配用ミラートランジスタのチャネル総面積と、階調表示用電流源のチャネル総面積の比は、18/160=0.11であり、輝線黒線は発生しない。
【0103】
次に第2の方法について説明を行う。
【0104】
第2の方法は、共通ゲート線37の電圧を揺らす原因となる、階調表示用電流源33のドレイン電圧の変化量を小さくする方法である。変化量を小さくすることで、容量結合により変化するゲート線37の変化量も小さくすることが可能になる。
【0105】
図40に1出力分のデジタルアナログ変換部36及び分配用トランジスタの回路を示す。この例では階調データを6ビットとしている。402に示す回路を付加したことが本発明の特徴である。スイッチ113fと403を相補的に動作させることにより節点116はソース信号線もしくはトランジスタ401に接続され、階調表示用電流源33に常に電流を流すことが可能となる。
【0106】
従来の方法では、スイッチ113が非導通状態となると、トランジスタ33に流れる電流経路がなくなるにもかかわらず、トランジスタ33は電流を流そうとするため、ドレイン電圧を低くする。その結果、最も低くなる場合で、ドライバICのグランド電位まで116の電位が低下する。
【0107】
一方本発明の形態においては、スイッチ113が非導通であっても、スイッチ403が導通状態となり、トランジスタ401を介して、電源404から33に電流が供給される。このときの116の電圧はトランジスタ401のチャネルサイズ及び電源404の電圧によるが、図41に示すようなVb1の電位まで上昇させることが可能である。(従来はVdb。ここでVb1>Vdb)これにより、スイッチ113のオンオフによる節点116の電位変化が小さくなることで、浮遊容量を介して変動する共通ゲート線37の電位変動を小さくすることが可能となる。
【0108】
ダイオード接続されたトランジスタ401のゲート電圧−ドレイン電流特性を画素208に用いられる駆動トランジスタ202aとそろえるか、よりゲート電位が低くなるような、トランジスタサイズとするとより効果がある。
【0109】
画素208にソースドライバIC17から電流を供給する場合、ゲート信号線205及び206の操作により、画素の等価回路は図42に示されるようになる。ドライバIC17のドレイン電極にはソース信号線201、駆動トランジスタ202aを介して電源207に接続される。このとき402で示した部分の回路と画素208の回路は同一構成であることがわかる。従って電源401と207、トランジスタ202aと401が同一特性で形成できれば、節点116の電位はほぼ等しくなることが期待できる。(111aから111eのスイッチ部が非導通の場合)
ソース信号線の電位は、階調に応じて変化し、最低電圧は、白(最高階調)のときで、最高電圧は階調1の場合で、階調に応じて、その間の電位で変化する。従って、スイッチ113fが非導通、403が導通状態にあるときの116の電位は、上記ソース信号線の電圧変化の範囲内にすれば、スイッチ113fが導通状態になったときの電位変化が小さくできる。401のトランジスタサイズは、図40の場合は階調32に対応する電流が401に流れたときに、116の電圧がソース信号線の変化範囲内にあるように設計する。
【0110】
図40では6ビット階調データのときの最上位ビットに付加回路402を接続した場合で説明を行ったが、一般に、付加回路402にあるトランジスタ401のトランジスタサイズは、付加回路402が接続された信号線に接続されたトランジスタ数に一致する階調(ここでKとおく)の電流が、401に流れたときに、トランジスタ401のゲート電圧が、ソース信号線201の取りうる電圧可変範囲に入るように設計すれば、一般にJビット階調データの階調Kを出力するトランジスタのドレイン電圧の変化を抑えることが可能となる。
【0111】
従って図40の場合でも、D[0]からD[4]の信号線にも402のような回路を用いてもよい。
【0112】
また、図41に示すように、トランジスタ401の代わりに抵抗素子431を用いても同様に実現可能である。他にも、スイッチ113fが非導通状態になっても、トランジスタ33に常に電流が流れるような回路構成ができれば、抵抗、トランジスタ以外の素子を用いてもかまわない。
【0113】
次に第3の方法について説明を行う。
【0114】
基準電流を分配するためのミラートランジスタ32のチャネル幅/チャネル長(以下W/Lとする)を変化させると、ドレイン電流対ゲート電圧の特性が変化する。図44に示すように、W/Lを小さくすると、ゲート電圧の変化に対するドレイン電流の変化が小さくなる。
【0115】
今基準電流19の値をId1とする。このとき、階調データの変化点で、共通ゲート線37(ここでは、トランジスタ32のゲート電圧に一致)がΔVg変化したとする。ドレイン電流の変化は図44に示すように、W/L=1に比べ、W/L=0.3のほうが小さくなる。トランジスタ32とトランジスタ33はカレントミラーを形成しているため、このドレイン電流の変化は、トランジスタ33の出力電流の変化に対応する。ドレイン電流の変化が小さければ、たとえ共通ゲート信号線37の電圧が変化しても、輝線黒線がでないようにできる。
【0116】
そこで、図45に示すように、W/Lの違いに対する出力電流の変化率を測定した。(チャネル面積は一定)その結果、W/Lが0.6以下のときゲート線37の電圧揺れに対し、出力電流変化が1%以内に収まる。電流変化量が1%以内であれば、輝度変化を視認できない。よって、図33の334に示す部分と、他の部分における白の輝度差がわからなくなるため、輝線が見えない。黒線についても同様である。
【0117】
W/Lの値を小さくすると、同一ドレイン電流を得るのに必要なゲート電圧が上昇する。W/Lが0.01以下になると、ゲート電圧は1.5Vを超える。(1つの階調表示用電流源33に流れる電流が10nA〜100nA程度のとき)階調表示用電流源33のドレイン電流対ソースドレイン間電圧の特性を図46の曲線463、464に示す。出力の負荷によらず、一定の電流を出力するためには点線部より右の462で示した、飽和領域でトランジスタ33を動作させる必要がある。飽和領域でトランジスタ33を動作させるためには、トランジスタ33のゲート電圧より高いドレイン電圧が必要である。従って、図45においてW/Lが0.01以下となり、ゲート電圧が1.5V以上必要となると、ドレイン電圧も1.5V必要である。動作マージンを見越すと2V程度必要。さらにソース信号線電圧(=33のドレイン電圧)は階調信号により異なり、白〜黒レベルに必要な振幅は2V程度必要である。その他、配線抵抗、スイッチのオン抵抗による電圧ロスがある。合計すると必要な電圧は5V程度となる。ドライバIC17としては、この程度の電圧レベルの耐圧が必要。
【0118】
一方でドライバIC17のチップサイズを小さくするために、微細プロセスを用いる。携帯電話向けでは、更にドライバIC17内部にメモリやコントローラの機能を設ける。微細プロセスを用いるため、耐圧も大きくすることができず、現実的には5V程度までしか上げられない。
【0119】
このような観点から、W/Lの下限値はICの耐圧によりきめられ、0.01よりは小さくすることができない。W/Lのとりうる範囲は図45の451で示すように0.01以上0.6以下が望ましい。この範囲であれば、輝線黒線が発生せず、また微細ルールによるチップサイズの削減効果が期待できる。
【0120】
なお、以上の第1から第3までの方法を組み合わせて実施してもよい。組み合わせることにより、動作マージンが広くなる効果があるし、より、輝線黒線がでにくくなる。
【0121】
以上の説明においてはモノクロ出力のドライバとして説明を行ったが、マルチカラー出力のドライバにも適用可能である。表示色数倍同一回路を用意すればよい。例えば、赤、緑、青の3色出力の場合、3つの同一回路を同一IC内にいれ、それぞれを赤用、緑用、青用として使用すればよい。
【0122】
また、以上の説明において、画素に用いられるトランジスタがp型トランジスタを用いた場合で説明を行ったが、図22のようなn型トランジスタで画素回路を形成した場合でも同様に本発明を実施できる。ソース信号線201に流れる電流の向きが反転している違いだけであるためである。このときの図1に対応した図を図32に示す。また電流出力段14に関してはp型のトランジスタでカレントミラーを作成すれば、電流の向きを逆にすることが可能である。
【0123】
なお、上述の実施の形態においては、発光素子として有機発光素子を利用した。しかし、これに限らず、発光素子として発光ダイオードなど電流に比例して輝度が変化する素子を利用してもよい。
【0124】
【発明の効果】
以上のように、基準電流をゲート線を介してすべての出力に分配する電流出力型ドライバICにおいて、カレントミラーにより基準電流を分配する分配元のトランジスタサイズを大きくするか、個数をおおくすることでゲート信号線のゆれを抑制、もしくは黒表示時におけるトランジスタ33のドレイン電位を高くして、ゲート信号線37のゆれの原因となるデータ変化時の電圧変化量を小さくする。もしくは、カレントミラーの受け側のトランジスタのチャネル幅/チャネル長の値を小さくして、ゲート信号線電圧の変化に対し、出力電流の変化を小さくすることで、ゲート信号線のゆれによる、横輝線、横黒線の発生をなくした。
【図面の簡単な説明】
【図1】本発明における第1の実施の形態を示した図
【図2】複数のドライバICを用いた表示装置を示した図
【図3】ドライバICの電流出力段の例を示した図
【図4】ドライバICの両側から基準電流を供給した時の電流出力段の例を示した図
【図5】定電流源回路の図
【図6】電子ボリュームにより電流値を可変できるようにし、温度補正も行える定電流源回路を示した図
【図7】図6に示した定電流源回路において、異なるドライバICの抵抗も用いた場合を示した図
【図8】図7に示した定電流回路において、抵抗の値をトリミング操作により変更できるようにした機能を持たせたときの回路を示した図
【図9】図1における、2つの異なるICにした図
【図10】複数のドライバICを用いた場合における、電子ボリュームを用いた基準電流発生部の接続例を示した図
【図11】図16及び図17の構成における、入力階調データに応じた電流を出力するブロックを示した図
【図12】図1の構成に、温度補償機能を設ける場合を示した図
【図13】第2の実施の形態を示した図
【図14】第2の実施の形態における1つの基準電流生成部の回路を示した図
【図15】複数のドライバICを用いて第2の実施の形態を実施した場合の2つの基準電流生成部において、2つの基準電流のばらつきが少なくなる回路例を示した図
【図16】基準電流を各出力に分配する概念を示した図
【図17】基準電流を分配する回路を示した図
【図18】基準電流を各出力に分配する実施の形態における、複数のドライバICの接続関係を示した図
【図19】トランジスタサイズと出力ばらつきの関係を示した図
【図20】カレントコピアの画素構成を用いたアクティブマトリクス型表示装置を示した図
【図21】カレントミラーの画素構成を用いたアクティブマトリクス型表示装置を示した図
【図22】n型トランジスタを用いた場合のカレントコピアを用いた画素回路を示した図
【図23】有機発光素子を用いた単純マトリクス型表示装置を示した図
【図24】本発明の実施の形態のうちの少なくとも1つを用いたテレビを示した図
【図25】本発明の第1の実施の形態から、基準電流を切断することで、消費電力を低減させる方法を示した図
【図26】分配用ミラートランジスタからの距離によって、トランジスタの特性及びそれに応じて出力電流が変化する例を示した図
【図27】従来の例におけるドライバICを2つ接続したときの表示装置のソース信号線への出力電流の端子ごとの変化を示した図
【図28】本発明において、基準電流源をチップ両端に配置することで、出力電流を左右端でほぼ等しい値にできることを示した図
【図29】本発明の第1の実施の形態における4つ以上のICを接続したときの外部配線の接続を示した図
【図30】本発明を実施した表示パネルと、アンテナとキー入力を設けた携帯情報端末
【図31】図30に示した携帯情報端末のボタン入力により、本発明のドライバICの制御を行うためのブロック図
【図32】n型トランジスタを画素に適用した表示装置における、本発明のドライバICの概略回路を示した図
【図33】輝線及び黒線が発生する場所を示すための表示画像例を示した図
【図34】図33に示す画像表示を行った場合における336、337の列のソース信号線電圧波形を示した図
【図35】ドライバICの出力段と画素回路の接続を示した図
【図36】入力データに対応したドライバICの出力段の各部の電圧、電流波形を示した図
【図37】基準電流源を分配するためのミラートランジスタの数を増やした場合の図
【図38】図36の361部におけるハザードが、ミラートランジスタの数により変化することを示した図
【図39】分配用ミラートランジスタのチャネル総面積/階調表示用電流源のチャネル総面積とゲート電圧変化率の関係を示した図
【図40】節点116の電位変化量を抑えるために、トランジスタを付加した場合のデジタルアナログ変換部を示した図
【図41】スイッチ113fと節点116の電位の関係を示した図
【図42】ソース信号線より電流が画素回路に書き込まれるときの、画素回路の等価回路を示した図
【図43】図40において、トランジスタの代わりに抵抗を用いた場合の図
【図44】ゲートとドレイン電極が接続されたトランジスタ32の、ゲート電圧対ドレイン電流の関係を示した図
【図45】トランジスタのチャネル幅/チャネル長に対する出力電流の変化率ならびにゲート信号線電圧の関係を示した図
【図46】トランジスタ33のソースドレイン間電圧対ドレイン電流の関係を示した図
【符号の説明】
11 抵抗素子
12 演算増幅器
13 トランジスタ
14 電流出力段
15 基準電圧信号線
16 外部配線
17 ドライバIC
18 電流出力
19 基準電流線
Claims (12)
- 入力電流をカレントミラーにより駆動用半導体回路の少なくとも2つ以上の出力に分配するための1つもしくは複数の分配用ミラートランジスタと、
複数の階調表示用トランジスタと、
前記階調表示用トランジスタに流れる電流を外部に出力するかどうかを選択する切り替え部とを具備し、
前記すべての分配用ミラートランジスタのドレイン及びゲート電極と、前記全ての階調表示用トランジスタとが、共通ゲート線により接続された電流駆動型表示装置の駆動用半導体回路において、
前記分配用ミラートランジスタのチャネル面積の総和は、前記分配用ミラートランジスタと前記共通ゲート線により接続された前記階調表示用トランジスタのチャネル面積の総和の0.01倍以上0.5倍以下である駆動用半導体回路。 - 前記複数の階調表示用トランジスタとは、(1)入力映像信号のビット数以上の個数の階調表示用トランジスタ、または(2)表示階調数より一つ少ない個数の階調表示用トランジスタである請求項1記載の駆動用半導体回路。
- 前記分配用ミラートランジスタのチャネル面積の総和は、前記分配用ミラートランジスタと前記共通ゲート線により接続された前記階調表示用トランジスタのチャネル面積の総和の0.05倍以上0.5倍以下である請求項1記載の駆動用半導体回路。
- ゲート電圧値により流れる電流が制御される複数の階調表示用トランジスタと、
前記階調表示用トランジスタに流れる電流を外部に出力するかどうかを選択する入力映像信号のビット数と同数の切り替え部と、
ソースドレイン間が短絡された、少なくとも1つの電流経路形成用トランジスタとを具備し、
前記階調表示用トランジスタは、前記切り替え部を介して外部に電流を出力し、前記1つ電流経路形成用トランジスタに対し、前記切り替え部と状態が反対となる1つの第2の切り替え部が接続され、
前記第2の切り替え部は前記電流経路形成用トランジスタの数に応じて、前記入力映像信号の最上位ビットから用意された数だけ順に、前記切り替え部の前記階調表示用トランジスタと接続される端子と接続されることで、前記階調表示用トランジスタには常にゲート電圧に応じたドレイン電流が流れる駆動用半導体回路。 - 前記複数の階調表示用トランジスタとは、(1)入力映像信号のビット数以上の個数の階調表示用トランジスタ、または(2)表示階調数より一つ少ない個数の階調表示用トランジスタである請求項4記載の駆動用半導体回路。
- 前記少なくとも1つの電流経路形成用トランジスタとは、入力映像信号のビット数と同じ個数の電流経路形成用トランジスタである請求項4記載の駆動用半導体回路。
- ゲート電圧値により流れる電流が制御される複数の階調表示用トランジスタと、
前記階調表示用トランジスタに流れる電流を外部に出力するかどうかを選択する入力映像信号のビット数と同数の切り替え部と、
一端が正電源と接続された、少なくとも1つの抵抗素子とを具備し、
前記階調表示用トランジスタは、前記切り替え部を介して外部に電流を出力し、前記少なくとも1つの抵抗素子に対し、前記切り替え部と状態が反対となる1つの第2の切り替え部が接続され、
前記第2の切り替え部は前記抵抗素子の数に応じて、前記入力映像信号の最上位ビットから用意された数だけ順に、前記切り替え部の前記階調表示用トランジスタと接続される端子と接続されることで、前記階調表示用トランジスタは常にゲート電圧に応じたドレイン電流が流れる駆動用半導体回路。 - 前記複数の階調表示用トランジスタとは、(1)入力映像信号のビット数以上の個数の階調表示用トランジスタ、または(2)表示階調数より一つ少ない個数の階調表示用トランジスタである請求項7記載の駆動用半導体回路。
- 前記少なくとも1つの抵抗素子とは、入力映像信号のビット数と同じ個数の抵抗素子である請求項7記載の駆動用半導体回路。
- 入力電流をカレントミラーにより駆動用半導体回路の少なくとも2つ以上の出力に分配するための1つもしくは複数の分配用ミラートランジスタと、
複数の階調表示用トランジスタと、
前記階調表示用トランジスタに流れる電流を外部に出力するかどうかを選択する切り替え部とを具備する駆動用半導体回路において
前記複数の階調表示用トランジスタのチャネル幅/チャネル長の値が0.01以上0.6以下である駆動用半導体回路。 - 前記複数の階調表示用トランジスタとは、(1)入力映像信号のビット数以上の個数の階調表示用トランジスタ、または(2)表示階調数より一つ少ない個数の階調表示用トランジスタである請求項10記載の駆動用半導体回路。
- 請求項1記載の駆動用半導体回路を、有機発光素子を用いた表示パネルに用いた駆動用半導体回路を用いた表示装置。
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