JP2004259431A - Ｄｒａｍ - Google Patents

Abstract

【課題】 半導体メモリの電源回路を低消費電力化する。特にアクティブスタン
バイ電流を低減する。
【解決手段】 それぞれ活性化コマンドにより独立に活性化できる複数のメモリ
バンクと、メモリバンクのそれぞれに対応して設けられ、それぞれ外部電源電圧
を受けて所定の内部電源電圧を出力する複数の電源回路とを備え、電源回路の出
力は対応するメモリバンクにそれぞれ接続され、メモリバンクの一つを活性化す
るコマンドに応答して、電源回路のうち当該バンクに対応して設けられた電源回
路をオンとし、残る電源回路はオフとする。
【選択図】 図１

Description

本発明は半導体メモリの電源回路に係わり、特に低消費電力化に適した制御方式に関する。

半導体チップ上で外部電源電圧を降圧した内部電圧を発生し、これを電源として用いるいわゆるオンチップ電圧リミッタ方式（降圧方式）が、半導体メモリなどで広く用いられている。これは、回路の消費電流を低減するため、あるいは微細素子の信頼性を確保するためである。この目的のために内部電源電圧を発生する回路が、電圧リミッタ回路（降圧回路）である。

電圧リミッタ回路は、半導体メモリが待機状態の時でも、出力電圧レベルを維持するために定常電流を消費する。待機時の消費電流を低減するための方法の一つとして[文献１]は、４個のメモリセルアレイ毎に２個ずつ設けられた合計８個の電圧リミッタ回路と、全体に共通に設けられた１個の共通電圧リミッタ回路を記載する（[文献１]の図３）。共通電圧リミッタ回路は常時動作し、８個の電圧リミッタ回路はメモリアクセスがある時に、８個が一斉に動作を開始し、所定期間経過後に４個が動作するように制御される。

また、[文献２]には、第１及び第２バンクに対応して設けられた、第１及び第２電圧リミッタとその動作タイミングが記載される。第１バンクの活性化が指示されると第１電圧リミッタが内部電圧の発生を行い、第１バンクの活性化したまま引き続き第２バンクの活性化が指示されると第２電圧リミッタも第１電圧リミッタと合わせて内部電圧を発生することが記載される（[文献２]の図１２）。
特開平７−１０５６８２号公報 特開平９−１６１４８１号公報。

本願発明者等は、本願に先立ちSDRAM（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）のアクティブスタンバイ状態の消費電流について検討した。SDRAMにおけるアクティブスタンバイ状態とは、メモリアクセスに備え、メモリバンクを活性化して特定の１ワード分のデータをセンスアンプに保持し、読出し／書込みコマンドを印加せずに放置されている状態である。ダイナミックメモリセルからのデータの読み出しは、比較的時間を要するのに対して、一旦センスアンプに保持されれば、そのセンスアンプの保持データはあたかも１列分のＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）のようなものであるため高速に読み出すことができる。

アクティブスタンバイ状態とするためにバンク活性化コマンド印加後には、ワード線が選択されてセンスアンプが動作するため、大電流が流れるが、その後放置されているときには原理的には消費電流は流れないはずである。しかし電圧リミッタ回路があると、これの消費電流が流れる。このときには待機時用の回路と動作時用の回路の両方が動作していると、電圧リミッタの消費電流はかなり大きく（通常数mAないし数十mA）なってしまう。特にシンクロナスDRAMの場合は、高速データ転送の利点を活かすため、あらかじめバンクを活性化して放置しておくという使われ方が多い。そのため、アクティブスタンバイ電流がシステム全体の消費電流を大きく左右することになる。

前述した[文献１]の構成では、SDRAMに特有なバンクに依存した動作が考慮されていないために、８個もの電圧リミッタ回路が同時に動作することとなりピーク時の動作電流が大きくなりすぎる点が考慮されていない。アクティブスタンバイ状態でも４個（共通電圧リミッタ回路を含めれば５個）もの電圧リミッタ回路が動作することになり、アクティブスタンバイ電流が不必要に大きくなってしまう。

また、[文献２]においては、アクティブスタンバイ状態が考慮されておらず、複数のメモリバンクを次々に活性化すると対応する電圧リミッタ回路が加算的に動作してしまい、複数のメモリバンクをアクティブスタンバイ状態にするとリミッタ回路の動作電流が不必要に加算されてしまう点が考慮されていない。これは特にバンク数が多い場合、重大な問題になる。

上記課題を解決するための代表的なものの構成は以下の通りである。即ち、第１及び第２コマンドによりそれぞれ活性化される第１及び第２メモリバンクと、前記第１及び第２メモリバンクに渡って配線され、前記第１及び第２メモリバンクに所定電圧を供給するための電源配線と、上記第１及び第２メモリバンクのそれぞれに対応して設けられ、それぞれの出力ノードが前記電源配線に結合され、前記所定電圧を発生する第１及び第２電源回路とを備え、前記第１コマンドに応答して、前記第１電源回路は前記所定電圧の発生を開始し、前記第１メモリバンクの活性状態を維持した状態で前記第２コマンドが入力される時、前記第１電源回路は前記第２コマンドに応答して前記所定電圧の発生を停止し、前記第２電源回路は前記第２コマンドに応答して前記所定電圧の発生を開始させる。

本発明によれば、アクティブスタンバイ状態にあるときのオンチップ電圧リミッタ回路の消費電流を低減できる。

以下本発明の実施例を図面を用いて詳細に説明する。実施例の各ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。ＭＯＳＦＥＴの回路記号は矢印をつけないものはＮ形ＭＯＳＦＥＴ（ＮＭＯＳ）を表し、矢印をつけたＰ形ＭＯＳＦＥＴ（ＰＭＯＳ）と区別される。

〔実施例１〕
図１に本発明を適用した4バンク構成のシンクロナスDRAMを示す。図中、ＣＨＩＰは半導体メモリチップ、BANK0〜BANK3はメモリバンク、CKTは全バンクに共通な周辺回路、VDL0〜VDL3およびVDLSは外部電源VDDからメモリアレー用内部電源電圧VDL（第１内部電圧）を発生するための電圧リミッタ回路（又は降圧回路、より一般的には電源回路）、VCL4〜VCL6およびVCLSはVDDから周辺回路用内部電源電圧VCL（第２内部電圧）を発生するための電圧リミッタ回路である。電圧値の一例を示せば、VDD = 3.3 V、 VCL = 2.2 V、VDL = 1.8 Vである。即ち、外部電源電圧VDDから発生された、VDDよりも電圧の低い２種類の内部電圧VCLとVDLが内部回路ブロックに供給されている。VDLはVCLよりも低い電圧とされる。

CTL0はVDL0〜VDL3を制御する制御回路、CTL1はVCL4〜VCL6を制御する制御回路である。CTL0とCTL1はCKT内に配置されている。CKT内にはこの他に、ボンディングパッド、入力バッファ、出力バッファ、主制御回路（後述）、メインアンプ、リフレッシュカウンタなどが配置されている。特に制限されないが、入力バッファおよび出力バッファは外部から供給される電源電圧VDDで動作する。

各バンクの構成の一例を図２に示す。図中、ＭＡはメモリセルがマトリックス状に配置されたメモリアレー、ＳＣはセンス回路、SWDはサブワード線ドライバ、ＩＳはセンスアンプとサブワード線ドライバとの交点の領域であり、後述のようにセンスアンプ駆動回路が配置されている。

第１内部電圧VDLは、センスアンプ駆動回路の電源として用いられる。VDLの配線は寄生抵抗低減のため、メモリアレー上を第2層および第3層メタルを用いてメッシュ状に配置されている。そして、このVDLの配線は図１に示すようにBANK0〜BANK3に渡って配線されている。VDLはまた、VDLの1/2の電圧を発生するVDL/2発生回路（図示せず）にも供給される。電圧VDL/2は後述のように、メモリセルのプレート電極およびビット線プリチャージ用の電源として用いられる。

一方、第２内部電圧VCLは、ロウデコーダXD0およびXD1、カラムデコーダYD0およびYD1、バンク専用の周辺回路BCKT、共通周辺回路CKTに供給される。バンク専用の周辺回路BCKTにはアドレスラッチ、プリデコーダなどが含まれている。ロウデコーダ、カラムデコーダ、および周辺回路BCKT、CKTはVCLを電源として動作するので、VCLの配線がこれらの回路の中を通っている。VCLの配線も図１に示すようにBANK0〜BANK3に渡って配線されている。なお、共通周辺回路CKTに含まれる回路のうち、入力バッファおよび出力バッファは前述のようにVDDで動作するが、その他の大多数の回路は低消費電力化のためVDDよりも低いVCLを電源として動作する。たとえば、主制御回路、メインアンプ、リフレッシュカウンタ、さらには制御回路CTL0およびCTL1もVCLを電源として動作する。

図３にメモリアレーMA、センス回路SC、センスアンプ駆動回路ISの詳細を示す。サブワード線SWLとビット線対BL、/BLとの交点にスイッチＭＯＳＦＥＴのソース・ドレイン経路の一端に接続されたキャパシタを含むダイナミック形メモリセルMCが周知の折り返し形データ線対方式で配置されている。キャパシタの残る一端であるプレート電極には、VDL/2が共通に供給される。センス回路部には、ビット線対上の信号電圧を増幅するためのセンスアンプSA（交差結合された２つのＣＯＭＳインバータ）、ビット線対をVDLの1/2のレベルにプリチャージするため
のビット線プリチャージ回路PCなどが配置されている。センスアンプSAを駆動するための1対の信号線NCS、PCSがセンスアンプ駆動回路まで配線されている。信号線NCS、PCSの間にもビット線プリチャージ回路と同様なプリチャージ回路CSPCが設けられVDL/2が供給されている。センスアンプ駆動回路ISは、3個のMOSトランジスタMN1〜MN3から成る。

NCSとPCSはいずれも増幅動作をしない時にはCSPCによりVDLの1/2のレベルにプリチャージされている。増幅動作を行うときは、まずMN1とMN2をオンにする。これにより、NCSと接地が、PCSと外部電源VDDがそれぞれ接続されるので、NCSの電位が下降、PCSの電位が上昇する。PCSの電位がVDLレベル近くまで上昇したところで、MN2をオフに、MN3をオンにする。これにより、PCSと内部電源VDLが接続される。最終的にはNCS = 0 V、PCS = VDLとなり、ビット線対の一方が0 V、他方がVDLレベルとなって、増幅動作が完了する。PCSを最初からVDLに接続せずに一旦VDDに接続するのは、増幅動作を高速化するため、およびVDL電圧リミッタ回路の負担を軽減するためである。これはオーバードライブと言われている手法である。

図４に各回路間の接続関係を示す。第１内部電圧VDLを発生する電圧リミッタ回路VDL0〜VDL3およびVDLSは、基準電圧発生回路RVG（図１では記載を省略）により発生された基準電圧VRDを参照して、内部電源電圧VDLを発生する。このうち、VDLSは常時動作している、電流供給能力は小さいが消費電流の小さい回路である。VDL0〜VDL3は、消費電流が比較的大きく電流供給能力も大きい回路であり、制御回路CTL0により発生された活性化信号LD0〜LD3によりオン／オフされる。図４でリミッタ回路をあらわす箱の大きさは、各リミッタ回路の電流供給能力の大小を現している。VDL0〜VDL3およびVDLSの出力同士は、図１、図２に示すように、メモリアレー上に第2層（図１、２の実線）および第3層メタル配線（図１、２の点線）を縦横に配置して、接続されている。

第２内部電圧VCLを発生する電圧リミッタ回路VCL4〜VCL6およびVCLSは、基準電圧発生回路RVGにより発生された基準電圧VRCを参照して、内部電源電圧VCLを発生する。このうち、VCLSは常時動作している、電流供給能力は小さいが消費電流の小さい回路である。VCL4〜VCL6は、消費電流が比較的大きく電流供給能力も大きい回路である。VCL4は制御回路CTL1により発生された活性化信号LC4によってオン／オフされ、VCL5とVCL6は活性化信号LC5によってオン／オフされる。VCL4〜VCL6およびVCLSの出力同士も接続されている。

主制御回路CTLM（図１では記載を省略）は、クロック信号CLK、チップセレクト信号/CS（信号名の前の斜線"/"は補信号であることを示す）、ロウアドレスストローブ/RAS、カラムアドレスストローブ/CAS、書込みエネーブル信号/WE、クロックエネーブル信号CKEなどの信号を受けて、コマンドを解釈し、動作モードを設定する回路である。シンクロナスDRAMでは、クロック信号CLKの立上り時の/CS、/RAS、/CAS、/WE、CKEなどの信号の組み合わせによってコマンドを指定する方法が標準化されており、本実施例もその標準化された方法に従っている。

この実施例の特徴は、複数の電圧リミッタの出力同士が接続されていること、および以下に説明するようにメモリの動作モードによって細かく各回路をオン／オフすることである。

次に制御回路CTL0について、図５の回路図および図６、図７の動作波形図を参照しながら説明する。入力信号BA0〜BA3はバンクアクティブ信号であり、それぞれメモリバンク0〜3が活性化されているとき"1"、非活性のとき"0"となる。SDRAMで標準化されたバンクアクティブコマンドACTVは、/CS=L、/RAS=L、/CAS=H、/WE=H、ロウアドレス（ワード線を指定するアドレス）、バンクアドレス（バンクの番号を指定するアドレス）により指定される。より一般的なバンクの活性化とは、バンクの場所とそのバンクの中の１ワードを指定し、その１ワード分のデータを対応する複数のセンスアンプに読み出し、ラッチする動作である。RFはリフレッシュ信号であり、メモリがリフレッシュ中のとき"1"になる。出力信号LD0〜LD3は、前述のように、それぞれVDLリミッタ回路VDL0〜VDL3をオン／オフする信号である（"1"のときオン、"0"のときオフ）。

図６は通常動作の場合の動作波形図である。時刻t0、t1、t2、t3において、それぞれバンク0、バンク1、バンク2、バンク3の活性化コマンド（ACTV 0、ACTV 1、ACTV 2、ACTV 3）が入力され、時刻t4において全バンクプリチャージコマンド（PRE ALL）が入力された場合の波形である。PRE ALLが入力されると、全バンクは非活性となり、各バンクのデータ線対及びセンスアンプ駆動線対はプリチャージ電位VDL/2にプリチャージされる。実際の使用状態においては、バンク活性化とプリチャージとの間に読出しもしくは書込みコマンドが入力されるのが普通であるが、簡単のためここでは省略している。まずBA0が"1"になると、インバータ100-0とワンショットパルス発生回路101-0の働きにより、信号OS0が所定の時間だけ"0"になる。これにより、NANDゲート103-0と104-0とにより構成されたラッチの出力LT0が"1"になり、出力信号LD0が"1"になる。次にBA1が"1"になると、信号OS1が所定の時間だけ"0"になる。これにより、NANDゲート103-1と104-1とにより構成されたラッチの出力LT1が"1"になるとともに、LT0が"0"になる。出力信号LD1は"1"になり、LD0は遅延回路105-0の働きにより所定の時間だけ遅れて"0"になる。次にBA2が"1"になると、同様にして、出力信号LD2が"1"になり、LD1が所定時間だけ遅れて"0"になる。次にBA3が"1"になると、同様にして、出力信号LD3が"1"になり、LD2が所定時間だけ遅れて"0"になる。最後に時刻t4においてBA0〜BA3がすべて"0"になると、ORゲート106の出力IDBが"0"になるので、この時点まで"1"であった信号LT3が"0"になる。出力信号LD3は所定の時間だけ遅れて"0"になる。

上の説明から明らかなように、各電圧リミッタ回路VDL0〜VDL3は、自分の近くのメモリバンクの活性化コマンドが入力されたときオンになり、他のバンクの活性化コマンドが入力されたときオフになる。バンク活性化コマンドが入力された直後は、センスアンプが動作するため大電流が流れる。この期間に流れる電流はバンクの近傍にある電圧リミッタ回路から供給される。センスアンプ動作後は電圧レベルを保持するための電流しか流れないので、バンクから遠い回路、あるいは待機時用の電圧リミッタ回路VDLSからでも十分電流を供給できる。前述のように電圧リミッタ回路の出力同士が接続されているからである。このような制御方法をとることにより、複数のメモリバンクが活性化されても、（一時的に２個以上の電圧リミッタ回路がオンになることはあるが）ほとんどの時間帯はオンになっている電圧リミッタ回路はVDLSを除いては１個だけになる。もちろんアクティブスタンバイ状態においても、オンになっている電圧リミッタ回路はVDLSを除いては１個だけである。そのため、動作時はすべての電圧リミッタ回路をオンにする従来方式に比べて、アクティブスタンバイ時の消費電流を著しく低減することができる。シンクロナスDRAMでは、高速データ転送の利点を活かすため、あらかじめバンクを活性化して放置しておくという使われ方が多いので、アクティブスタンバイ電流の低減はシステム全体の消費電流の低減に大きく寄与する。

なお、各電圧リミッタ回路を、他バンクの活性化コマンドが入力されたときただちにオフにせずに、所定の時間を置いてからオフにするのは、次のような理由による。前述のようにバンク活性化コマンドが入力された直後は大電流が流れる。大電流が流れる時間は使用するプロセス技術や設計によって異なるが、10〜30ns程度である。一方、バンク活性化コマンドが続けて入力される間隔はシンクロナスDRAMの仕様で定められており、普通は２クロックサイクルである。たとえばクロックの周波数が100MHzならば20nsである。したがって、バンク0の活性化コマンドが入力されて２クロックサイクル後にバンク1の活性化コマンドが入力されたとき、バンク0にまだ大電流が流れている可能性がある。ここでただちに電圧リミッタ回路VDL0をオフすると、その大電流はバンク0から遠い回路VDL1から供給されることになり、配線抵抗による電圧降下によって誤動作あるいは動作遅延が生ずる可能性があり、好ましくない。

図７はリフレッシュ時（標準化されたSDRAMのコマンドREFで表されるオートリフレッシュ）の動作波形である。オートリフレッシュコマンドが入力されるとすべてのバンクが同時に活性化され、各バンク毎にリフレッシュカウンタが示すワード線を立ち上げて１ワード分のメモリセルがリフレッシュされる。時刻t5においてリフレッシュコマンド（REF）が入力されると、すべてのバンクアクティブ信号BA0〜BA3、およびリフレッシュ信号RFが"1"になる。これにより、ラッチの出力LT0〜LT3が"1"になり、出力信号LD0〜LD3が"1"になる。チップ内部でリフレッシュ動作が終了すると（このときはコマンドを入力する必要はない）、信号RFおよびBA0〜BA3が"0"になり、ORゲート106の出力IDBが"0"になり、ラッチの出力LT0〜LT3が"0"になり、所定の時間だけ遅れて出力信号LD0〜LD3が"0"になる。すなわち、リフレッシュ時には電圧リミッタ回路VDL0〜VDL3が同時にオンになる。これはリフレッシュ時にはすべてのバンクが同時に動作するので、通常動作時の４倍の電流を供給できるようにするためである。待機時用の電圧リミッタ回路VDLSは常にオンである。

次に制御回路51について、図８の回路図および図９〜図１２の動作波形図を参照しながら説明する。入力信号CKEは外部から入力されるクロックエネーブル信号である。PDMBは、後述のパワーダウンモードまたはセルフリフレッシュモードのとき"0"、その他のとき"1"になる信号である。RFはリフレッシュ信号であり、メモリがリフレッシュ中のとき"1"になる。BAはバンクアクティブコマンドが入力されたときに"1"になる信号である。RDおよびWRはそれぞれ、読出しモード、書込みモードにあるときに"1"になる信号である。出力信号LC4は、前述のようにVCLリミッタ回路VCL4をオン／オフする信号である（"1"のときオン、"0"のときオフ）。出力信号LC2は、前述のようにVCLリミッタ回路40および42をオン／オフする信号である（"1"のときオン、"0"のときオフ）。

図９はバンク0を活性化しデータを読み出した場合の動作波形図である。時刻t6においてバンク0の活性化コマンド（ACTV 0）が入力されると、信号BAがコマンドが入力されている間だけ"1"になり、遅延回路106の出力DLY1が所定の時間だけ"1"になる。次に、時刻t7においてバンク0の読出しコマンド（READ 0）が入力されると、読出しモードに入るので信号RDが"1"になり、遅延回路108の出力DLY2も"1"になる。時刻t8においてバンク0のプリチャージコマンド（PRE 0）が入力されると、RDが"0"になり、やや遅れてDLY2も"0"になる。出力信号LC5はDLY1とDLY2とのORであるから、バンク活性化コマンド入力直後と読出しモードのときに"1"になる。出力信号LC4は、クロックエネーブル信号CKEが"1"であるから、常に"1"である。

したがって、バンク活性化コマンド入力直後と読出しモードのときは電圧リミッタ回路VCL4〜VCL6およびVCLSがすべてオンになり、その他のときはVCL4とVCLSのみがオンでVCL5とVCL6はオフになる。バンク活性化コマンド入力直後は、アドレスバッファやロウデコーダなどが動作するため、大電流が流れる。また読出しモードのときも、カラムデコーダ、メインアンプ、出力バッファなどが動作するために大電流が流れる。そこで、これらの期間にはすべての電圧リミッタ回路をオンにして大電流を供給できるようにしている。その他の期間に流れる電流は小さいため、一部の回路をオフにしている。即ちVCL5やVCL6の動作期間は、バンク活性化や読み出しに伴って動作するロウデコーダやカラムデコーダ等の動作期間とほぼ同じか余裕を見て少し長くなるように設定する。このような制御方法をとることにより、アクティブスタンバイ状態（バンク活性化から読出しコマンドまでの間）にはオンになっている電圧リミッタ回路はVCLSを除いては１個だけになる。そのため、動作時はすべての電圧リミッタ回路をオンにする従来方式に比べて、アクティブスタンバイ時の消費電流を著しく低減することができる。

上に述べたのは読出しの場合であるが、書込みの場合も信号RDのかわりにWRが"1"になることを除いては、動作は同じであり、同様にアクティブスタンバイ電流を低減することができる。

図１０はリフレッシュ時（オートリフレッシュ）の動作波形である。図７の場合と同様に、時刻t5においてリフレッシュコマンド（REF）が入力されると、リフレッシュ動作が行われている間だけリフレッシュ信号RFが"1"になる。出力信号LC5は、ワンショットパルス発生回路114と遅延回路116の働きによって、RFの立上りから所定の時間だけ"1"になり、その後は"0"になる。クロックエネーブル信号CKEが"1"であるから、出力信号LC4は常に"1"である。したがって、リフレッシュ動作開始直後は電圧リミッタ回路VCL4〜VCL6とVCLSがすべてオンになり、その後はVCL5とVCL6はオフになる。リフレッシュ動作開始直後はロウデコーダなどが動作するため、大電流が流れる。そこで、この期間にはすべての電圧リミッタ回路をオンにして大電流を供給できるようにしている。その後はほとんど電流が流れないため、一部の回路をオフにし、消費電流の低減を図っている。

図１１はパワーダウンモード時の動作波形である。パワーダウンモードとは、通常のDRAMにおける待機状態（全てのデータ線をVDL/2にプリチャージしている状態）に相当する低消費電力モードのことである。クロックエネーブル信号CKEなどによってパワーダウンモード開始／終了を指定する方法が標準化されており、本実施例もその標準化された方法に従っている。時刻t9においてパワーダウンモード開始コマンド（PDM Entry）が入力されると、信号PDMBが"0"になるので、出力信号LC4が"0"になる。時刻t10においてパワーダウンモード終了コマンド（PDM Exit）が入力されるが、信号CKEがそれに先立って"1"になっているので、この時点でLC4が"1"になる。パワーダウンモードの間はLC4もLC5も"0"になるから、電圧リミッタ回路VCL4〜VCL6はすべてオフになり、待機時用電圧リミッタ回路VCLSのみがオンである。したがって、パワーダウンモードの間の消費電流はきわめて少なくなる。

なお、信号LC4の立下りはPDMBによって決めているが、立上りはCKEによって決めている理由は次のとおりである。シンクロナスDRAMの規格によれば、パワーダウンモード終了はクロック信号CLKの立上りエッジでのCKEを"1"にすることによって指定する。CKEを"1"にするのはCLKの立上りよりもセットアップ時間（普通は2〜3ns）だけ前でなければならない。したがって、パワーダウンモード終了をCKEによって判断する方がPDMBによって判断するよりも、LC4の立上りを早くできる。パワーダウンモード終了コマンドの次のクロックサイクルにはバンクアクティブなどのコマンドが入力される可能性があるので、これに備えて電圧リミッタVCL4を早めにオンにしておくのが望ましい。

図１２はセルフリフレッシュモード時の動作波形である。セルフリフレッシュコマンドが入力されるとセルフリフレッシュ終了コマンドが入力されるまで、SDRAMは内部タイマーにより周期的にリフレッシュを実行する。時刻t11においてセルフリフレッシュモード開始コマンド（SELF Entry）が入力されると、信号PDMBが"0"になるので、出力信号LC4が"0"になる。チップ上に設けられたタイマーによって時刻t12にリフレッシュ動作が開始されると、信号RFが"1"になる。出力信号LC4はRFが"1"になっている間"1"になる。出力信号LC5はRFの立上りから所定の時間だけ"1"になる。時刻t13においてセルフリフレッシュモード終了コマンド（SELF Exit）が入力されるが、信号CKEがそれに先立って"1"になっているので、この時点でLC4が"1"になる。したがってセルフリフレッシュモードのときは、電圧リミッタ回路VCL4〜VCL6は、実際にリフレッシュ動作が行われているときにはオンになるが、その他の時間帯はオフである。リフレッシュ動作が行われる間隔は普通数十〜数百μsであり、１回のリフレッシュ動作は数十nsで完了するから、リフレッシュ動作が行われている時間は全体の時間の0.1%以下である。その他の大部分の時間帯には、電圧リミッタ回路VCL4〜VCL6はすべてオフになり、待機時用電圧リミッタ回路VCLSのみがオンであるから、セルフリフレッシュモードの消費電流はきわめて少なくなる。

図１３はVCL電圧リミッタ回路の一例である。この回路は差動増幅器DAと出力段FSから成る。差動増幅器DAは、活性化信号LCiが"1"（高レベル）のとき活性化され、出力電圧VCLを２個のPチャネルMOSトランジスタM19、M20で分圧した電圧VFBと基準電圧VRCとを比較する。その出力PGは出力段のPチャネルMOSトランジスタM16のゲートに入力されている。VCLの電位が低下したときはPGの電位が下がり、M16がオンしてVDDからVCLに電荷が供給される。VCLの電位が上がり過ぎたときは、NチャネルMOSトランジスタM17、M18から成るリーク回路を通して電荷が放電される。活性化信号LCiが"0"（低レベル）のときは、NチャネルMOSトランジスタM1がオフ、PチャネルMOSトランジスタM8、M9、M15がオン、NチャネルMOSトランジスタM14がオンになる。これにより、PチャネルMOSトランジスタM4〜M7およびNチャネルMOSトランジスタM12、M13がオフになるので、差動増幅器DAに流れていた電流はすべてカットオフされる。さらに、出力段のM16およびM18もオフになる。したがって、消費電流は分圧回路M19、M20に流れる電流のみとなり、動作状態に比べてきわめて少なくなる。M19、M20に常時電流を流しておくには、次に差動増幅器DAが動作開始するときに備えて、電圧VFBのレベルを安定に保持しておくためである。

図１４はVDL電圧リミッタの一例である。図１３の回路との相違点は、出力電圧VDLの電位が上昇し過ぎたときに電荷を放電する機能が強化されていることである。差動増幅器DAは２つの出力PG、NGを有する。PGは図１３の回路と同様に、PチャネルMOSトランジスタM16に入力されており、一方NGはNチャネルMOSトランジスタM25のゲートに入力されている。VDLの電位が上昇し過ぎたときは、NGの電位が上がり、M25を通してVDLの電荷が放電される。オーバードライブ方式（図３参照）を用いている場合はVDLの電位が上昇し過ぎる可能性があるので、これに対処するためである。 本実施例は、４個のバンクを例にして説明したが、バンクの数は整数であれば良いが、２、４、８、１６、３２のような２のべき乗であれば更に好ましい。残る実施例も４バンク構成を例に取るが、バンク数は同様に４個には制限されない。

第１内部電圧VDLを発生する電圧リミッタ回路（待機時用を除く）の数は、バンク数（本実施例では４）に等しくすることにより、上述のような制御が可能になる。一方、第２内部電圧VCLを発生する電圧リミッタ回路（待機時用を除く）は、本実施例では３個であるが、２個以上であればよい。すなわち、制御信号LC4とLC5で制御される回路がそれぞれ１個以上あればよい。待機時用の電圧リミッタ回路は、VDL用とVCL用が各１個以上あればよいが、待機時消費電流低減のためには各１個とするのが望ましい。

〔実施例２〕
次に、本発明の第2の実施例について説明する。回路の配置は図１と同じであるからここでは省略し、図１５に回路間の接続関係を示す。図４との相違点は、電圧リミッタ回路VDL0とVDL1とをまとめて、活性化信号LD0で制御していることである。VDL2とVDL3についても同様に、活性化信号LD2で制御している。

制御回路CTL0の回路図を図１６に、動作波形を図１７に示す。図６の場合と同様に、時刻t0、t1、t2、t3において、それぞれバンク0、バンク1、バンク2、バンク3の活性化コマンドが入力され、時刻t4において全バンクプリチャージコマンドが入力された場合の波形である。まずBA0が"1"になると、図６の場合と同様に、信号OS0が所定の時間だけ"0"になり、NANDゲート103-0と104-0とにより構成されたラッチの出力LT0が"1"になり、出力信号LD0が"1"になる。次にBA1が"1"になると、信号OS1が所定の時間だけ"0"になるが、このときはラッチの出力LT0、LT2は変化しない。次にBA2が"1"になると、信号OS2が所定の時間だけ"0"になる。これにより、NANDゲート103-2と104-2とにより構成されたラッチの出力LT2が"1"になるとともに、LT0が"0"になる。出力信号LD2は"1"になり、LD0は遅延回路105-0の働きにより所定の時間だけ遅れて"0"になる。次にBA3が"1"になると、信号OS3が所定の時間だけ"0"になるが、このときはラッチの出力LT0、LT2は変化しない。最後に時刻t4においてBA0〜BA3がすべて"0"になると、ORゲート106の出力IDBが"0"になるので、この時点まで"1"であった信号LT2が"0"になる。出力信号LD2は所定の時間だけ遅れて"0"になる。

なお、電圧リミッタ回路VDL0とVDL1とは、常に同時にオン／オフされるので、まとめて１つの回路としてもよい。VDL2とVDL3についても同様である。

本実施例では、２個の電圧リミッタをまとめて１つの活性化信号で制御しているため、ほとんどの時間帯にはVDLS以外に２個の電圧リミッタ回路がオンになっている。したがって、消費電流低減効果は実施例１に比べて劣るが、制御回路が簡単になり、活性化信号の数も少なくなるという利点がある。これは特にバンク数が多い場合に有効である。たとえば、16個のバンクを有するメモリの場合、各バンクに１個の電圧リミッタ回路を個別に制御すれば16本の活性化信号が必要であるが、４個ずつまとめて制御すれば４本の活性化信号ですむ。

制御回路CTL1は実施例1（図８）と同じであるから、説明は省略する。

本実施例では、VDL用電圧リミッタ回路（待機時用を除く）の数はバンク数と同じく４個としているが、VDL0とVDL1は同じ制御信号LD0によって制御され、同時にオン／オフされるので、まとめて１つの回路としてもよい。VDL2とVDL3についても同様である。このように同じ制御信号で制御される回路を１つにまとめると、VDL用電圧リミッタ回路の数はバンク数の約数となる。

〔実施例３〕
図１８に本発明の第３の実施例を示す。図１との相違点はVDL用の電圧リミッタ回路VDL4が追加されていることである。この回路は、図１９に示すように活性化信号LC4によって制御される。

制御回路CTL0の回路図を図２０に、動作波形を図２１に示す。図６、図１７の場合と同様に、時刻t0、t1、t2、t3において、それぞれバンク0、バンク1、バンク2、バンク3の活性化コマンドが入力され、時刻t4において全バンクプリチャージコマンドが入力された場合の波形である。まずBA0が"1"になると、ワンショットパルス発生回路108-0の出力OS10が所定の時間だけ"1"になる。これにより、出力信号LD0が"1"になり、遅延回路105-0の働きにより所定の時間だけ遅れて"0"になる。BA1、BA2、BA3が"1"になったときも同様に、それぞれLD1、LD2、LD3が所定の時間だけ"1"になる。一方、LC4はここでは常に"1"である。

したがって、各電圧リミッタ回路VDL0〜VDL3は、自分の近くのメモリバンクの活性化コマンドが入力された直後のみオンになり、VDL4は常にオンである。バンク活性化コマンドが入力された直後は、センスアンプが動作するため大電流が流れる。この期間に流れる電流は主としてバンクの近傍にある電圧リミッタ回路から供給される。センスアンプ動作後に流れる電流は小さいので、VDL4あるいはVDLSからでも十分供給できる。このような制御方法をとることにより、複数のメモリバンクが活性化されても、（一時的に２個以上の電圧リミッタ回路がオンになることはあるが）ほとんどの時間帯はオンになっている電圧リミッタ回路はVDLSとVDL4だけである。もちろんアクティブスタンバイ状態においても、オンになっている電圧リミッタ回路はVDLSとVDL4だけである。そのため、動作時はすべての電圧リミッタ回路をオンにする従来方式に比べて、アクティブスタンバイ時の消費電流を著しく低減することができる。

以上の説明から明らかなように、電圧リミッタ回路VDL4の電流供給能力はVDL0〜VDL3に比べて小さくてもよい。しかし、VDLSよりは大きいことが望ましい。なぜならば、書き込みモードのときには、ビット線対の電位を反転するための電流が流れ、この電流は（VDL0〜VDL3がオフになっているので）VDL4から供給されるからである。なお、VDL4は活性化信号LC4によって制御されているので、パワーダウンモードやセルフリフレッシュのときにはオフになる（図１１、１２参照）。

本実施例の利点は、制御回路CTL0が簡単になることである。これは図２０と図５、図１６を比較してみれば明らかである。

制御回路CTL1は実施例1（図８）と同じであるから、説明は省略する。

本実施例の場合は、バンクの数を変えた時、VDL用電圧リミッタ回路（待機時用を除く）の数はバンク数＋１以上であればよい。すなわち、各バンクに対応した回路が１個ずつと、LC4によって制御される回路が１個以上である。

〔実施例４〕
図２２に本発明の第４の実施例を示す。本実施例の特徴は、VCL用の電圧リミッタ回路にVDL用と同様の制御方式（実施例３）を適用したことである。VCL用の電圧リミッタ回路は、各バンクの近傍に１個ずつ（VCL0〜VCL3）配置され、中央にVCL4と待機時用のVCLSが配置されている。図４に各回路間の接続関係を示す。VDL用電圧リミッタ回路VDL0〜VDL4はそれぞれ、実施例３（図１９）と同様に、活性化信号LD0、LD1、LD2、LD3、LC4によって制御される。VCL用電圧リミッタ回路VCL0〜VCL4はそれぞれ、活性化信号LC0、LC1、LC2、LC3、LC4によって制御される。

制御回路CTL0は実施例３（図２０）と同じであるから説明は省略し、制御回路CTL1について図２４の回路図と図２５の動作波形図を用いて説明する。図９の場合と同様に、バンク0を活性化しデータを読み出した場合である。まず時刻t6においてバンク0活性化コマンドが入力され、信号BA0が"1"になると、ワンショットパルス発生回路120-0の出力OS20が所定の時間だけ"1"になる。これにより、出力信号LC0が"1"になり、遅延回路122-0の働きにより所定の時間だけ遅れて"0"になる。次に、時刻t7においてバンク0の読出しコマンドが入力されると、読出しモードに入るので信号RDが"1"になり、出力信号LC0〜LC3がすべて"1"になる。時刻t8においてバンク0のプリチャージコマンド（PRE 0）が入力されると、RDが"0"になり、やや遅れてLC0〜LC3も"0"になる。出力信号LC4は、クロックエネーブル信号CKEが"1"であるから、常に"1"である。

したがって、バンク活性化コマンド入力直後は電圧リミッタ回路VCL0、VCL4、VCLSがオンになり、読出しモードのときはVCL0〜VCL4およびVCLSがすべてオンに直後と読出しモードのときは大電流が流れるので、これらの期間にはオンにする電圧リミッタ回路の数を多くして大電流を供給できるようにしている。その他の期間に流れる電流は小さいため、オンにする電圧リミッタ回路の数を少なくしている。このような制御方法をとることにより、アクティブスタンバイ状態（バンク活性化から読出しコマンドまでの間）にはオンになっている電圧リミッタ回路はVCL4とVCLSだけになる。そのため、動作時はすべての電圧リミッタ回路をオンにする従来方式に比べて、アクティブスタンバイ時の消費電流を著しく低減することができる。

以上の説明から明らかなように、電圧リミッタ回路VCL4の電流供給能力はVCL0〜VCL3に比べて小さくてもよい。しかし、VCLSよりは大きいことが望ましい。なぜならば、アクティブスタンバイ状態でもごく一部の回路（クロック信号CLKの入力バッファなど）は動作しているからである。なお、VCL4は活性化信号LC4によって制御されているので、パワーダウンモードやセルフリフレッシュのときにはオフになる（図１１、１２参照）。

上に述べたのは読出しの場合であるが、書込みの場合も信号RDのかわりにWRが"1"になることを除いては、動作は同じであり、同様にアクティブスタンバイ電流を低減することができる。

本実施例の場合は、VDL用、VCL用とも電圧リミッタ回路（待機時用を除く）の数はバンク数＋１以上であればよい。すなわち、各バンクに対応した回路が１個ずつと、LC4によって制御される回路が１個以上である。

〔実施例５〕
図２６に本発明の第５の実施例を示す。実施例１との相違点は、入力バッファ用に専用の内部電源電圧VIIを発生していること、およびメモリアレー用内部電源電圧VDLと周辺回路用内部電源電圧VCLのレベルが等しいことである。電圧値の一例を示せば、VDD = 3.3 V、VCL = VDL = 1.8 V、VII = 2.5 Vである。入力バッファは入力信号の高レベルVIH、低レベルVILなどの規格を満足するため、電源電圧が安定であることが望ましい。そこで、専用電源を電圧リミッタ回路VII0〜VII2およびVIISによって発生している。前述のように入力バッファは周辺回路CKT内に配置されているので、VIIの配線がCKT内を通っている。

図２７に各回路間の接続関係を示す。大要は実施例１（図４）と同じであるから、相違点についてのみ説明する。内部電源電圧VIIを発生するために、電圧リミッタ回路VII0〜VII2およびVIISが追加されている。これらの回路は、基準電圧発生回路RVG（図２６では記載を省略）により発生された基準電圧VRIを参照して、内部電源電圧VIIを発生する。このうち、VIISは常時動作している、電流供給能力は小さいが消費電流の小さい回路である。VII0〜VII2は、消費電流が比較的大きく電流供給能力も大きい回路であり、活性化信号LC4によってオン／オフされる。したがって、VII0〜VII2はパワーダウンモードやセルフリフレッシュのとき以外は常にオンである。

内部電源電圧VDLとVCLのレベルが等しいため、VDL電圧リミッタ回路とVCL電圧リミッタ回路は、共通の基準電圧VRCを利用している。また、待機時用VDL電圧リミッタ回路VDLSが省略されている。そのかわりに、VDLとVCLとが適当な抵抗（図２７ではMOSトランジスタMCで代用）で接続されている。全バンクが非活性状態の時は電圧リミッタ回路VDL0〜VDL3はオフであるから、このときのVDLのレベルはMCを通してVCL電圧リミッタ回路によって保持される。このように、VDLとVCLのレベルが等しいときは、VDLSを省略することにより、パワーダウンモードやセルフリフレッシュのときの消費電流をその分だけ低減することができる。

本実施例では、VDL用とVCL用の電圧リミッタ回路（待機時用を除く）の数は、実施例１と同様に選ぶことができる。また、VII用電圧リミッタ回路（待機時用は除く）は本実施例では３個設けているが、１個以上であればよい。本実施例の場合、上述のように待機時用VDL電圧リミッタ回路を省略できるのが特徴である。

以上、本発明をシンクロナスDRAMに適用した実施例を示した。しかし本発明は、複数のバンクを有し、コマンドに動作が指定され半導体メモリ（例えば、DDR(ダブル・データ・レート）-SDRAM、Synclink-DRAM、Rambus-DRAM)ならば、具体的なコマンドの形式は異なっても適用可能である。１つのチップに同様なDRAMと論理回路、ＣＰＵなどを混載した半導体装置にも適用可能である。SDRAMのアクティブスタンバイ状態と同様にセンスアンプにデータを読み出しラッチして保持するメモリを有する半導体装置に適用するのが特に効果的である。

本発明の第１の実施例であるシンクロナスDRAMを示す図である。 図１のシンクロナスDRAMの１つのバンクの構成図である。 図２のバンクの一部の詳細回路図である。 図１のシンクロナスDRAMの電源回路の構成図である。 図１のシンクロナスDRAMの電圧リミッタ制御回路CTL0の回路図である。 図５の制御回路の動作波形図である。 図５の制御回路の動作波形図である。 図１のシンクロナスDRAMの電圧リミッタ制御回路CTL1の回路図である。 図８の制御回路の動作波形図である。 図８の制御回路の動作波形図である。 図８の制御回路の動作波形図である。 図８の制御回路の動作波形図である。 図１のシンクロナスDRAMの電圧リミッタ回路VDL0〜VDL3の回路図である。 図１のシンクロナスDRAMの電圧リミッタ回路VCL4〜VCL6の回路図である。 本発明の第２の実施例であるシンクロナスDRAMの電源回路の構成図である。 図１５のシンクロナスDRAMの電圧リミッタ制御回路CTL0の回路図である。 図１６の制御回路の動作波形図である。 本発明の第３の実施例であるシンクロナスDRAMを示す図である。 図１８のシンクロナスDRAMの電源回路の構成図である。 図１８のシンクロナスDRAMの電圧リミッタ制御回路CTL0の回路図である。 図２０の制御回路の動作波形図である。 本発明の第４の実施例であるシンクロナスDRAMを示す図である。 図２２のシンクロナスDRAMの電源回路の構成図である。 図２２のシンクロナスDRAMの電圧リミッタ制御回路CTL1の回路図である。 図２４の制御回路の動作波形図である。 本発明の第５の実施例であるシンクロナスDRAMを示す図である。 図２６のシンクロナスDRAMの電源回路の構成図である。

符号の説明

CHIP……チップ、BANK0、BANK1、BANK2、BANK3……メモリバンク、CKT……周
辺回路、VDL0〜VDL4……動作時用VDL電圧リミッタ回路、VDLS……待機時用VDL電
圧リミッタ回路、VCL0〜VCL6……動作時用VDD電圧リミッタ回路、VCLS……待機
時用VDD電圧リミッタ回路、CTL0……VDL電圧リミッタ制御回路、CTL1……VDD電
圧リミッタ制御回路、CTLM……主制御回路、RVG……基準電圧発生回路。

Claims (13)

1. 外部クロック信号を受ける第１入力端子と、
   クロックエネーブル信号を受ける第２入力端子と、
   コマンド信号を受ける複数の第３入力端子と、
   外部電源電圧を受ける第４入力端子と、
   前記外部電源電圧より低い電圧を生成する電圧リミッタ回路と、
   前記外部クロック信号に応じてコマンド信号を受ける制御回路とを具備するＤＲＡＭにおいて、
   前記制御回路は、前記クロックエネーブル信号に応じてパワーダウンモードの開始と終了を制御し、
   前記ＤＲＡＭが前記パワーダウンモードのときに、前記電圧リミッタ回路はオフ状態となることを特徴とするＤＲＡＭ。
2. 請求項１において、
   前記クロックエネーブル信号の立ち上がりエッジに応じて、前記電圧リミッタ回路は、オフ状態から動作を開始することを特徴とするＤＲＡＭ。
3. 外部より供給される電源電圧より低い第１電圧を生成する第１電源回路と、
   外部より供給される電源電圧より低い第２電圧を生成する第２電源回路とを具備し、パワーダウンモードを有するＤＲＡＭチップにおいて、
   前記ＤＲＡＭが前記パワーダウンモードのときに、前記第１電源回路はオフ状態、前記第２電源回路はオン状態であることを特徴とするＤＲＡＭチップ。
4. 請求項３のＤＲＡＭチップは、外部クロック信号を受ける第１入力端子と、外部よりコマンド信号を受け、動作モードを決定する制御回路と、複数のメモリバンクアレイと、ロウデコーダと、カラムデコーダと、センスアンプ駆動回路とを具備し、
   前記第１電源回路は、前記センスアンプ駆動回路に前記第１電圧を供給し、
   前記第２電源回路は、前記ロウデコーダと前記カラムデコーダに前記第２電圧を供給することを特徴とするＤＲＡＭチップ。
5. 請求項３又は請求項４のＤＲＡＭチップは、さらに前記第２電圧を生成する第３電源回路とを具備し、
   前記DRAMが前記パワーダウンモードとなるのに応じて、前記第３電源回路はオン状態からオフ状態に変化し、
   前記第１電圧は前記第２電圧よりも低い電圧であることを特徴とするＤＲＡＭチップ。
6. 外部クロック信号と、クロックエネーブル信号と、チップセレクト信号と、ロウアドレスストローブ信号と、カラムアドレスストローブ信号と、書込みエネーブル信号とを受け制御信号を出力する制御回路と、
   外部電源電圧を受ける入力端子と、
   前記外部電源電圧より低い第１電圧を生成する第１電圧リミッタ回路とを具備し、
   前記第１電圧リミッタ回路はオン状態とオフ状態とを有し、
   前記制御回路から出力される前記制御信号のうち、読み出し信号又は書き込み信号が出力されることに応じて、前記第１電圧リミッタ回路はオフ状態からオン状態となることを特徴とするＤＲＡＭチップ。
7. 請求項６のＤＲＡＭチップは、メモリアレイと、ロウデコーダと、カラムデコーダと、センスアンプ駆動回路とを具備する複数のメモリバンクを有し、
   前記第１電圧は前記ロウデコーダに供給され、
   前記制御回路から出力される前記制御信号のうち、バンク活性化信号が出力されることに応じて、前記第１電圧リミッタ回路は、オフ状態からオン状態となり、前記バンク活性化信号の出力の次に出力される前記読み出し信号又は書き込み信号との間にオフ状態を有することを特徴とするＤＲＡＭチップ。
8. 請求項６乃至請求項７のいずれかのＤＲＡＭチップにおいて、
   前記第１電圧リミッタ回路は、前記制御回路から出力される制御信号のうち、プリチャージ信号が出力されることに応じて、オン状態からオフ状態となることを特徴とするＤＲＡＭチップ。
9. 請求項６乃至請求項８のいずれかのＤＲＡＭチップは、前記外部電源電圧より低い第２電圧を生成する複数の第２電圧リミッタ回路をさらに具備し、
   前記第２電圧リミッタ回路はバンク毎に対応して設けられ、前記センスアンプ駆動回路に供給されることを特徴とするＤＲＡＭチップ。
10. 請求項９のＤＲＡＭチップにおいて、
    前記第２電圧は前記第１電圧より低いことを特徴とするＤＲＡＭチップ。
11. 外部クロック信号と、クロックエネーブル信号と、チップセレクト信号と、ロウアドレスストローブ信号と、カラムアドレスストローブ信号と、書込みエネーブル信号とを受け制御信号を出力する制御回路と、
    外部電源電圧を受ける入力端子と、
    前記外部電源電圧より低い電圧を生成する第１電源回路と、
    前記外部電源電圧より低い電圧を生成する第２電源回路とを具備し、
    前記クロックエネーブル信号が第１状態において、前記第１と第２電源回路は動作状態となり、前記制御回路は出力する制御信号により動作モードを制御し、
    前記クロックエネーブル信号が第２状態において、前記第１電源回路は非動作状態となり、前記第２電源回路は動作状態となることを特徴とするＤＲＡＭチップ。
12. 請求項１１のＤＲＡＭチップは、メモリアレイと、ロウデコーダと、カラムデコーダと、センスアンプ駆動回路とを具備する複数のメモリバンクを具備し、
    前記第１と第２電源回路が生成する電圧の大きさは等しく、
    前記第１電源回路の電流供給能力は前記第２電源回路より大きく、前記第１と第２電源回路は前記カラムデコーダに電圧を供給することを特徴とするＤＲＡＭチップ。
13. パワーダウンモードを有するＤＲＡＭにおいて、電圧リミッタ回路を具備し、パワーダウンモードにおいて前記電圧リミッタ回路をオフ状態とすることを特徴とするＤＲＡＭ。

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