JP2004253446A

JP2004253446A - Method for manufacturing semiconductor device

Info

Publication number: JP2004253446A
Application number: JP2003039643A
Authority: JP
Inventors: Tomoko Matsuda; 友子松田
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2003-02-18
Filing date: 2003-02-18
Publication date: 2004-09-09

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method for manufacturing a semiconductor device wherein the amount of flares of redistribution of impurities accompanying transient enhanced diffusion phenomenon (TED) and regular thermal treatment is restrained, when the impurities having different re-diffusion length property are annealed after ion implantation. <P>SOLUTION: Ion implantation of indium is performed for forming a pocket region of an MOS transistor. After that, in order to recover point defect leading to a cause of TED which is generated with the ion implantation of indium, anneal by RTA treatment is performed at a primary temperature. At this time, in the primary temperature, the amount of flares of indium by regular redistribution accompanying thermal treatment is also considered. After that, ion implantation of boron fluoride is performed for forming an extension region. It serves also as anneal of implanted boron fluoride, a gate side wall film is formed by using a CVD method accompanied by thermal treatment at a temperature lower than the primary temperature. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、さらに詳しくは、短チャネル効果を抑制し、且つ、低消費電力及び高速動作が可能なＭＯＳ型トランジスタを備える半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＭＯＳトランジスタのさらなる高速動作を実現するため、ＭＯＳトランジスタのゲート長の微細化及びソース・ドレイン領域のシャロー化等の技術開発が進められている。図８及び図９は、ゲート長を微細化する上で問題となる短チャネル効果を抑制するための半導体装置の製造フロー、特に、不純物のイオン注入フローを順次に示す半導体装置の断面図である。図８及び図９において、左側の素子形成領域はｐ型ＭＯＳトランジスタ（以下、ｐＭＯＳ、と記載。）を形成する領域であり、右側の素子形成領域はｎ型ＭＯＳトランジスタ（以下、ｎＭＯＳ、と記載。）を形成する領域である。
【０００３】
図８（ａ）において、ｐ型の半導体基板１１を素子分離領域１３で区画し、ＭＯＳトランジスタが形成される領域を互いに絶縁分離する。同図では、ｐＭＯＳ形成領域にはｎウエル１２が形成され、素子分離領域１３とともにｎＭＯＳ形成領域から電気的に絶縁分離されている。なお、図示はしていないが、ｎＭＯＳ形成領域にも必要に応じｐウエルを形成する。ＭＯＳトランジスタ形成領域を絶縁分離後、半導体基板１１上にゲート絶縁膜及びゲート電極を順次積層し、ｐＭＯＳ及びｎＭＯＳ形成領域にゲート絶縁膜１４及びゲート電極１５としてパタン形成（エッチング）する。
【０００４】
ゲート電極を形成後、ｐＭＯＳ形成領域をフォトレジスト１８ｐで覆い、ｎＭＯＳ形成領域にｐ型ポケット領域１６ｎを形成する。ｐ型ポケット領域とは、ＭＯＳトランジスタのショートチャネル効果を抑制するため、ゲート電極下部におけるソース・ドレイン領域の端部に形成するウエルと導電型の不純物領域である。具体的には、ゲート電極１５をマスクとして、半導体基板１１の面方向から３０°傾斜させてインジウム（Ｉｎ）を、半導体基板１１全体を回転させながらイオン注入する。
【０００５】
引き続き、図８（ｂ）に示す通り、砒素（Ａｓ）を半導体基板１１の面方向と平行（傾斜角０°）にゲート電極１５をマスクとしてイオン注入し、ｎ型エクステンション領域１７ｎを形成する。
【０００６】
次に、図８（ｃ）に示す通り、フォトレジスト１８ｐを剥離後、ｎＭＯＳ形成領域をフォトレジスト１８ｎで覆い、ｐＭＯＳ形成領域にｎ型ポケット領域１６ｐを形成する。具体的には、ゲート電極１５をマスクとして、砒素（Ａｓ）を半導体基板１１の面方向から３０°傾斜させて半導体基板１１全体を回転させながらイオン注入する
引き続き、図９（ａ）に示す通り、フッ化ボロン（ＢＦ_２）を半導体基板１１の面方向と平行（傾斜角０°）にゲート電極１５をマスクとしてイオン注入し、ｐ型エクステンション領域１７ｐを形成する。
【０００７】
その後、図９（ｂ）に示す通り、ゲート電極１５の側壁にゲート側壁膜１９を形成する。このゲート側壁膜１９の形成は、ＣＶＤ法で半導体基板１１の全面に形成したシリコン酸化膜をエッチバックすることにより得られる。ＣＶＤ法でシリコン酸化膜を形成する際、半導体基板１１は約８００°Ｃまで加熱処理される。
【０００８】
その後、図９（ｃ）に示す通り、ｎＭＯＳ形成領域にｎ型ソース・ドレイン領域２１ｎ及びｐＭＯＳ形成領域にｐ型ソース・ドレイン領域に２１ｐを順次形成後アニールを行う。このアニールは、よく知られている通り、不純物のイオン注入後、半導体基板の結晶の損傷を回復させ、さらに、半導体基板に注入された不純物を電気的に活性化するための熱処理である。注入する不純物の種類にもよるが、通常は、急速昇温アニール（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌｉｎｇ、以下、ＲＴＡ、と記載。）法により、半導体基板１１を約８５０°〜１０００°Ｃで所定時間加熱後冷却する。
【０００９】
イオン注入後のアニールは上記の目的で行われるが、その際、注入不純物の拡散に伴う再分布が発生する。ゲート長の微細化、ソース・ドレインのシャロー化を実現するには、再分布による不純物の拡がり量（以下、再拡散長、と記載。）を抑制する必要がある。
【００１０】
このアニールによる不純物の再分布の要因として、近年、過渡増速拡散現象（ＴｒａｎｓｉｅｎｔＥｎｈａｎｃｅｄＤｉｆｆｕｓｉｏｎ、以下、ＴＥＤ、と記載。）が問題となっている。このＴＥＤは、イオン注入で導入された半導体基板中の点欠陥に起因するもので、不純物の再分布が比較的低温（６００°Ｃ〜８００°Ｃ）で発生する現象である。特開２０００−１１４１９７号公報（以下、特許文献１、と記載。）にその詳細が記載されている。
【００１１】
【特許文献１】
特開２０００−１１４１９７号公報（図１）
【００１２】
【発明が解決しようとする課題】
図８及び図９のフローで製造したＭＯＳトランジスタのソース・ドレイン領域は、ポケット領域１６ｎ、１６ｐ及びエクステンション領域１７ｎ、１７ｐを有し、短チャンネル効果を抑制できる構造となっている。しかしながら、実際にＭＯＳトランジスタの特性を測定すると、短チャネル効果によるＭＯＳトランジスタのスレッショールド電圧Ｖｔｈの低下が確認された。
【００１３】
本願出願人が鋭意その原因を調査した結果、イオン注入工程とアニール工程との順序に問題があることが判明した。イオン注入後のアニール温度と再拡散長との関係はイオン注入する不純物に依存し、図１（ａ）及び図１（ｂ）で示す２種類の関係（曲線Ａと曲線Ｂ）がある。本明細書中では、アニール温度と再拡散長との関係が曲線Ａとなる不純物をタイプＡの不純物とよび、同関係が曲線Ｂとなる不純物をタイプＢの不純物とよぶ。
【００１４】
図１（ａ）の曲線Ａは、曲線１で示される通常の熱処理に伴う再分布による不純物の拡がり量と、曲線２で示されるＴＥＤによる不純物の拡がり量で決定される。通常の再分布による不純物の拡がり量はアニール温度の上昇に従って増加するが、ＴＥＤによる不純物の拡がり量はアニール温度の低下につれて増加する。この結果、再拡散長が最小となるアニール温度Ｔ_ｍｉｎが存在することになる。つまり、タイプＡの不純物の再拡散長は、アニール温度が低い場合はＴＥＤによる不純物の拡がり量が支配的で、アニール温度が高い場合は通常の再分布による不純物の拡がり量が支配的となる。
【００１５】
一方、図１（ｂ）の曲線Ｂも、上記曲線１及び曲線２に各々対応する曲線３及び曲線４から構成される。しかし、図１（ａ）と異なる点は、通常の再分布による不純物の拡がりがより低い温度から、しかも、急激に増加することである。この結果、アニール温度の上昇とともに再拡散長も漸増する。つまり、タイプＢの不純物の再拡散長は、いずれのアニール温度に対しても通常の再分布による不純物の拡がり量が支配的となる。
【００１６】
従来の製造方法では、タイプＡとタイプＢの不純物をイオン注入した後のアニール温度及びアニール処理を行う工程が、それぞれの不純物が有するアニール温度と再拡散長との関係を考慮したものでないため、短チャネル効果を効果的に抑制できていなかった。
【００１７】
本発明の目的は、ＭＯＳトランジスタの短チャネル効果を抑制し、オン電流を向上させた半導体装置の製造方法を提供することにある。
【００１８】
【課題を解決するための手段】
本発明による半導体装置の製造方法では、イオン注入後の熱処理（アニール）温度に対して再拡散長の最小点が存在する第１の不純物をイオン注入後、その第１の不純物を電気的に活性化するするためのアニール温度を第１の温度で行い、その後、イオン注入後のアニール温度に対して再拡散長が漸増する第２の不純物をイオン注入後、その第２の不純物を電気的に活性化するためのアニールを前記第１の温度より低い第２の温度で行うことを特徴とする。
【００１９】
半導体基板を前記第１の温度でアニールすることにより、第１の不純物によるＴＥＤの原因である点欠陥を回復させる。その後、ＴＥＤによる不純物の再分布に比べ熱処理に伴う不純物の再分布が支配的な第２の不純物をイオン注入する。第２の不純物をアニールする温度は、通常の熱処理に伴う不純物の再拡散長を抑制するために、前記第１の温度より低い第２の温度とする。この場合、第１の不純物も第２の温度でアニールされるが、ＴＥＤの原因である点欠陥は既に回復しているため、第１の不純物の再拡散長が増加することはない。
【００２０】
ＴＥＤによる不純物の再分布は、一般的な不純物のアニール温度より低い温度で発生し、しかも、その温度範囲で半導体基板を加熱している時間ＴＥＤによる不純物の再分布が進行する。従って、ＴＥＤの原因である点欠陥を回復させるために第１の温度で半導体基板を加熱する場合、加熱を開始する前の温度から第１の温度に至るまでの時間、換言すれば、ＴＥＤによる不純物の再分布が進行する温度範囲で半導体基板が加熱される時間を短くできるＲＴＡ法が好適である。
【００２１】
一方、半導体基板を第１の温度までＲＴＡ法により加熱した後は、速やかにその加熱温度を低下させることが効果的である。従って、第１の温度によるアニールで点欠陥が回復したら、通常の熱による不純物の再分布（アニール温度の上昇に伴い再拡散長は増大）が促進される前に、速やかに半導体基板への加熱温度を低下させる。
【００２２】
【発明の実施の形態】
以下、図面を参照して本発明の好適な実施形態例に基づいて本発明を詳細に説明する。図３及び図４は、本発明の第１の実施形態例に係わる半導体装置の製造方法を説明するため、各主要な工程における半導体装置の断面図を順次記載したものである。なお、以下の説明で、「ソース・ドレイン領域」という用語を使用するが、その意味は、ソース領域又はドレイン領域として作用する不純物拡散領域の意味である。
【００２３】
図３（ａ）において、左側の領域はｐＭＯＳ形成領域であり、右側の領域はｎＭＯＳ形成領域である。同図に示す通り、ｐ型の半導体基板１１を素子分離領域１３で区画し、ＭＯＳトランジスタが形成される領域を互いに絶縁分離する。同図では、ｐＭＯＳ形成領域はｎウエル１２を有し、素子分離領域１３とともにｎＭＯＳ形成領域から電気的に絶縁分離されている。なお、図示はしていないが、ｎＭＯＳ形成領域にも必要に応じｐウエルを形成する。ＭＯＳトランジスタ形成領域を絶縁分離後、半導体基板１１上にゲート絶縁膜及びゲート電極を順次積層し、ｐＭＯＳ及びｎＭＯＳ形成領域にゲート絶縁膜１４及びゲート電極１５としてパタン形成（エッチング）する。
【００２４】
ゲート電極を形成後、ｐＭＯＳ形成領域をフォトレジスト１８ｐで覆い、ｐ型ポケット領域１６ｎをｎＭＯＳ形成領域に形成する。ｐ型ポケット領域とは、ＭＯＳトランジスタのショートチャネル効果を抑制するため、ゲート電極下部におけるソース・ドレイン領域の端部に形成するウエルと導電型の不純物領域である。具体的には、ゲート電極１５をマスクとして、半導体基板１１の面方向から３０°傾斜させてインジウム（Ｉｎ）をエネルギー６０ＫｅＶ、ドーズ量２．４ｘ１０^１３（以下、指数部をＥ１３、と記載し、ドーズ量としては２．４Ｅ１３）ｃｍ^−２の条件で、半導体基板１１全体を回転させながらイオン注入する。なお、インジウムの代わりに、ボロン（Ｂ）若しくはフッ化ボロン（ＢＦ_２）等のボロンを含む不純物でもよい。
【００２５】
引き続き、図３（ｂ）に示す通り、エクステンション領域１７ｎを形成する。イオン注入条件としては、砒素（Ａｓ）をエネルギー２ＫｅＶ、ドーズ量５Ｅ１４ｃｍ^−２の条件で、半導体基板１１の面方向と平行（傾斜角０°）にゲート電極１５をマスクにイオン注入する。この結果、ゲート電極１５に対して自己整合的にポケット領域１６ｎ及びエクステンション領域１７ｎが形成される。
【００２６】
次に、図３（ｃ）に示す通り、フォトレジスト１８ｐを剥離後、インジウムがイオン注入されたｐ型ポケット領域１６ｎ及び砒素がイオン注入されたｎ型エクステンション領域１７ｎのアニールを行う。従来例と異なり、アニール温度が約８５０°〜１０００°Ｃまで達したら、速やかにアニール温度を低下させる。つまり、半導体基板に対して所望のアニール温度でホールドするのではなく、所望のアニール温度に達したら速やかに（ホールド時間を０秒とする）温度を下げるのである。横軸が時間、縦軸が設定温度とするグラフで表現するなら、所望のアニール温度を頂点とする三角形の２辺で近似されるグラフ（図示せず。）となる。本明細書中では、そのようなＲＴＡ処理を「スパイクＲＴＡ処理」と呼ぶ。
【００２７】
このスパイクＲＴＡ処理でアニールを行う場合、そのアニール温度の設定方法について説明する。本実施形態例に係る半導体装置の製造方法では、ＭＯＳトランジスタのソース・ドレイン領域となる領域に注入された上記２種類の不純物は、ともに、タイプＡの不純物である。つまり、再拡散長が最小となるアニール温度が存在する。従って、そのアニール温度は、両不純物のＴＥＤによる不純物の拡がり量及び通常の再分布による不純物の拡がり量を考慮して行う必要がある。
【００２８】
図７（ａ）は、異なる再拡散長を有するタイプＡの不純物が混在する場合、最適なアニール温度を決定する方法を示す図である。なお、曲線Ａ１及び曲線Ａ２は、図に示す通り、アニール温度に対する不純物の再拡散長を示すグラフである。第１の不純物が有する曲線Ａ１の特性及び第２の不純物が有する曲線Ａ２の特性は、各々、温度Ｔ１及びＴ２で最小値を有し、両曲線は温度Ｔ３で交差している。温度Ｔ３より低い温度では、曲線Ａ２の特性を示す不純物の再拡散長が大きく、温度Ｔ３より高い温度では、曲線Ａ１の特性を示す不純物の再拡散長が大きい。
【００２９】
一般的には、両曲線が交差する温度Ｔ３でのアニールが最適となる。しかし、最適な温度範囲としては、温度Ｔ１と温度Ｔ２の間にあると考えられる。何故なら、温度Ｔ１より低いか、温度Ｔ２より高い温度範囲では、曲線Ａ１及び曲線Ａ２はともにアニール温度に対して増加するからである。
【００３０】
このアニール温度を決定する際には、曲線Ａ１及び曲線Ａ２の特性を示す不純物がイオン注入される位置をも考慮する必要がある。すなわち、一つの拡散領域に２種類以上の不純物がイオン注入される場合、アニール前のイオン注入された位置関係をも考慮する必要がある。本実施例では、ゲート電極１５の両端に形成されるｐ型ポケット領域１６ｎはｎ型エクステンション領域１７ｎより外側に形成される。アニール前のこの不純物分布を考慮して、最終的な目的であるＭＯＳトランジスタの短チャネル効果の抑制に効果があるアニール温度の設定が必要となる。
【００３１】
図３（ｃ）で示すアニール後、図４（ａ）に示す通り、ｎＭＯＳ形成領域をフォトレジスト１８ｎで覆い、ｐＭＯＳ形成領域にｎ型ポケット領域１６ｐを形成する。ｎ型ポケット領域１６ｐは、ゲート電極１５をマスクとして、半導体基板１１の面方向から３０°傾斜させて砒素（Ａｓ）をエネルギー４５ＫｅＶ、ドーズ量２Ｅ１３ｃｍ^−２の条件で、半導体基板１１全体を回転させながらイオン注入する。なお、砒素の代わりにリン（Ｐ）をイオン注入してもよい。このｎ型ポケット領域１６ｐを形成する不純物は、本実施例においてはタイプＡの不純物である。
【００３２】
引き続き、図４（ｂ）に示す通り、同じフォトレジスト１８ｎでｎＭＯＳ形成領域を覆った状態でｐ型エクステンション領域１７ｐを形成する。イオン注入条件としては、フッ化ボロン（ＢＦ_２）をエネルギー２．５ＫｅＶ、ドーズ量５Ｅ１４ｃｍ^−２の条件で、半導体基板１１の面方向と平行（傾斜角０°）にゲート電極１５をマスクにイオン注入する。この結果、ゲート電極１５に対して自己整合的にｎ型ポケット領域１６ｐ及びｐ型エクステンション領域１７ｐが形成される。なお、イオン注入する不純物としては、フッ化ボロンの代わりにボロンでもよい。このｐ型エクステンション領域１７ｐを形成する不純物は、本実施例においてはタイプＢの不純物である。
【００３３】
次に、フォトレジスト１８ｎを剥離後、ゲート電極１５が露出している半導体基板１１の表面にＣＶＤ法により８０ｎｍのシリコン酸化膜を形成する。そのシリコン酸化膜をエッチバックしてゲート電極１５の側壁にゲート側壁膜１９を形成すると図４（ｃ）の断面構造となる。このＣＶＤ法によるシリコン酸化膜形成時に、半導体基板１１には約８００°Ｃの加熱処理がなされる。その後、図９（ｃ）の従来例と同様に、ｎＭＯＳ形成領域にｎ型ソース・ドレイン領域２１ｎ及びｐＭＯＳ形成領域にｐ型ソース・ドレイン領域に２１ｐを順次形成する（図示せず）。
【００３４】
第１の実施形態例における半導体装置の製造方法においては、ゲート側壁膜１９を形成する前にアニール処理を行った。特に、そのアニールの対象がイオン注入したタイプＡの不純物である場合に有効である。その理由を以下に説明する。タイプＡの不純物の場合、ＴＥＤによる不純物の再分布と通常の再分布とを考慮したアニール温度の設定が重要であることは既に述べた。ＴＥＤによる不純物の再分布は、不純物のイオン注入により半導体基板で発生する点欠陥によるものである。このＴＥＤによる不純物の再分布は、通常の再分布が発生する温度より低く、約６００〜８００°Ｃの温度範囲で発生しやすい。しかも、その温度範囲に保持されている時間、再分布が進行する。
【００３５】
一方、ゲート側壁膜１９の形成は、約８００°Ｃに加熱された半導体基板上に、シリコン酸化膜等の絶縁膜をＣＶＤ法により成膜することにより行われる。このＣＶＤ法の成膜に伴う加熱処理は、半導体基板上にシリコン酸化膜が所定の膜厚だけ成長する時間は少なくとも必要となる。つまり、ゲート側壁膜の形成工程は、タイプＡの不純物のＴＥＤによる再分布が非常に発生し易い条件となっている。本実施形態例は、そのゲート側壁膜の形成工程前に、ＴＥＤの発生原因となる点欠陥を回復させるものである。すなわち、図１（ａ）に示す通り、ＴＥＤによる不純物の再拡散長がほとんど発生しなくなる、つまり、点欠陥が回復する温度Ｔ_ｍｉｎ若しくはその近傍の温度で半導体基板をアニールするものである。
【００３６】
具体的には、図３（ｃ）に示す通り、ともにタイプＡの不純物でポケット領域１６ｎ及びエクステンション領域１７ｎを形成後、約８５０〜１０００°Ｃの温度で半導体基板１１をアニールする。このアニールにより、特に、ＴＥＤによる不純物の再分布が発生しやすいインジウムをイオン注入して形成したｐ型ポケット領域１６ｎの拡がり量を抑制できる。その後、図４（ａ）（ｂ）に示す通りｐ型ＭＯＳ形成領域に、ポケット領域１６ｐ及びエクステンション領域１７ｐを順次形成後、図４（ｃ）に示す通りゲート側壁膜１９を形成する。なお、本実施形態例において、図４（ａ）のタイプＡの不純物によるｎ型ポケット領域１６ｐに関しては、ゲート側壁膜１９を形成する前の点欠陥を回復させるアニール工程がないが、本実施形態例の場合は問題とならない。この点に関しては、後述する第２の実施形態例との対比において説明する。
【００３７】
以上、ゲート側壁膜１９の形成前に行うアニール処理の必要性について説明した。続いて、そのアニール処理としてスパイクＲＴＡ処理が好適であることの理由を説明する。スパイクＲＴＡ処理とは、前述の通り、半導体基板を所定のアニール温度で加熱したら、速やかに冷却を開始するＲＴＡ処理のことである。ＴＥＤによる不純物の再分布は、その再分布が発生し易い温度範囲で半導体基板が加熱されている時間進行する。一方、ＴＥＤの原因である点欠陥を回復、つまり、不純物のイオン注入により半導体基板に発生した格子欠陥を消滅させるには、ＴＥＤによる再分布が発生しやすい温度範囲より高い温度まで半導体基板を加熱する必要がある。従って、点欠陥を回復させるために必要な温度まで半導体基板を加熱する場合、そのＴＥＤによる再分布が発生し易い温度範囲をできるだけ速やかに通過させることが効果的である。そのために，温度を急速に上昇させるＲＴＡ処理が好適である。
【００３８】
点欠陥を回復させるアニール温度を維持することは、一方で、再拡散長の増加をもたらす通常の不純物の再分布を促進させることになる。図１（ａ）の曲線１が示す通りである。従って、点欠陥を回復させる温度に達したら、半導体基板への加熱処理を速やかに冷却処理に移行させることが好ましい。なお、加熱処理を冷却処理に速やかに移行させるとは、ＲＴＡ処理を行う装置に対する温度条件設定を、点欠陥を回復させる温度に到達したらその温度でのホールド時間を設定することなく加熱温度を低下させるように設定することをも意味する。以上の理由により、スパイクＲＴＡ処理は、ＴＥＤによる再拡散長及び通常の再拡散長のいずれをも効果的に抑制可能であることが理解できる。
【００３９】
本実施形態例の説明を通じて、ゲート側壁膜１９の形成前にアニール処理を行うことの必要性、及び、そのアニール処理はスパイクＲＴＡ処理であることが好適であることを説明した。さらに、タイプＡとタイプＢの不純物が混在する場合、そのアニール処理をタイプＢの不純物をイオン注入する前に行うことが好適である理由を説明する。
【００４０】
ｐ型ポケット領域１６ｎ、ｎ型エクステンション領域１７ｎ、及びｎ型ポケット領域１６ｐに注入された不純物はタイプＡであり、ｐ型エクステンション領域１７ｐに注入されたフッ化ボロンはタイプＢである。図１（ａ）で説明した通り、タイプＢの不純物に関しては、アニール温度の最適値Ｔ_ｍｉｎは、タイプＡのそれよりも低温である。従って、ゲート側壁膜１９を形成する前に行うＲＴＡ処理を、タイプＡ及びタイプＢ両方の不純物がイオン注入された後に行うと、短チャネル効果を抑制できない場合がある。すなわち、タイプＡ及びタイプＢ両方の不純物をイオン注入後、タイプＡの不純物に関して最適な温度でアニールすると、通常の再分布が支配的なタイプＢの不純物の再拡散長が極めて大きくなる。この結果、ｐＭＯＳ形成領域に形成されたｐ型ＭＯＳトランジスタの短チャネル効果が顕著になる。
【００４１】
この場合は、タイプＢの不純物をイオン注入する前に、タイプＡの不純物のアニールをそのアニールに最適な温度（約８５０〜１０００°Ｃ）で行う。その後、タイプＢの不純物をイオン注入（図４（ｂ）に示すフッ化ボロンのイオン注入）し、ゲート側壁膜１９の形成に伴う熱処理（約８００°Ｃ）でその不純物のアニールを兼ねる。これにより、タイプＢの不純物の再拡散長をも抑制したＭＯＳトランジスタを形成することが可能となる。
【００４２】
次に、本発明の第２の実施形態例に係わる半導体装置の製造方法を説明する。図５及び図６は、本発明の第２の実施形態例に係わる半導体装置の製造方法を説明するため、各主要な工程における半導体装置の断面図を順次記載したものである。
【００４３】
図５（ａ）及び（ｂ）は、第１の実施形態例における図３（ａ）及び（ｂ）に対応する。すなわち、ｐＭＯＳ形成領域をフォトレジスト１８ｐで覆い、ｎＭＯＳ形成領域にｐ型ポケット領域１６ｎ及びｎ型エクステンション領域１７ｎを形成する。
【００４４】
次に、図５（ｃ）に示す通り、ｐＭＯＳ形成領域を覆うフォトレジスト１８ｐを剥離後、ｎＭＯＳ形成領域をフォトレジスト１８ｎで覆い、ｐＭＯＳ形成領域にｎ型ポケット領域１６ｐを形成する。イオン注入する不純物の種類、ドーズ量、及びドーズエネルギーは、図４（ａ）で示す第１の実施形態例と同じである。
【００４５】
第１の実施形態例においては、このフォトレジスト形成工程の前に、ｎＭＯＳ形成領域のｐ型ポケット領域１６ｎ及びｎ型エクステンション領域１７ｎのアニールを行った（図３（ｃ））。本実施例では、そのアニールを行わずｐＭＯＳ形成領域にｎ型ポケット領域１６ｐを形成する。
【００４６】
その後、図６（ａ）に示す通り、フォトレジスト１８ｎを剥離後、アニールを行う。本実施例では、タイプＡの不純物でｐ型ポケット領域１６ｎ、ｎ型エクステンション領域１７ｎ、及びｎ型ポケット領域１６ｐを形成後、アニールを行うものである。
【００４７】
次に、図６（ｂ）に示す通り、再度、ｎＭＯＳ形成領域をフォトレジスト２０ｎで覆い、ｐＭＯＳ形成領域にｐ型エクステンション領域１７ｐを形成する。イオン注入する不純物の種類、ドーズ量、及びドーズエネルギーは、図４（ｂ）で示す第１の実施形態例と同じである。
【００４８】
次に、フォトレジスト２０ｎを剥離後、ゲート電極１５が露出している半導体基板１１の表面にＣＶＤ法により８０ｎｍのシリコン酸化膜を形成する。そのシリコン酸化膜をエッチバックしてゲート電極１５の側壁にゲート側壁膜１９を形成すると図６（ｃ）の断面構造となる。
【００４９】
本実施形態例では、タイプＡの不純物でｎＭＯＳ形成領域のｐ型ポケット領域１６ｎ及びｎ型エクステンション領域１７ｎと、ｐＭＯＳ形成領域のｎ型ポケット領域１６ｐとを形成後にタイプＡの不純物に対するアニールを行い、その後タイプＢの不純物でｐＭＯＳ形成領域にｐ型エクステンション領域１７ｐを形成する。第１の実施形態例においては、ｎＭＯＳ形成領域にｐ型ポケット領域１６ｎ及びｎ型エクステンション領域１７ｎを形成後タイプＡの不純物に対するアニールを行う。その後、ｐＭＯＳ形成領域にｎ型ポケット領域１６ｐ及びｐ型エクステンション領域１７ｐを形成し、タイプＢの不純物が有する再拡散長特性を考慮してアニールを行った。
【００５０】
本実施形態例による製造方法の意味を、図７（ｂ）を参照しながら説明する。図７（ｂ）はタイプＡ及びタイプＢの不純物が混在する場合のアニール温度決定方法を示す原理図である。曲線Ａに注目すれば、不純物の再拡散長を最小に抑えるにはアニール温度をＴ１とするのがよい。しかし、その温度でアニールすると曲線Ｂの特性を有するタイプＢの再拡散長はＤ４と非常に大きくなる。一方、その曲線Ｂに注目すれば、再拡散長を抑えるにはアニール温度をＴ２とすることが好ましい。しかし、その温度でアニールすると曲線Ａの特性を有するタイプＡの再拡散長はＤ１となり、無視できない値となる。
【００５１】
そこで、本発明の第２の実施形態例では、タイプＡとタイプＢの不純物をイオン注入した後にアニールするのではなく、異なるタイプの不純物をイオン注入後に、各々最適な温度でアニールするものである。まず、タイプＡの不純物である砒素をイオン注入してｎ型ポケット領域１６ｐを形成後（図５（ｃ））フォトレジスト１８ｎを剥離し、温度Ｔ１若しくはその近傍の温度でアニールする（図６（ａ））。その結果、砒素の再拡散長はＤ３に抑えられる。なお、図６（ａ）に示すアニールは、先に述べたタイプＡの不純物からなる３つの領域がその対象となる。従って、このアニール温度Ｔ１を決定する際、それら３つの領域にイオン注入された不純物の再拡散長特性、及びアニール前の不純物の位置関係を考慮し、最適なアニール温度とする。
【００５２】
そのアニール後、再度フォトレジスト２０ｎでｎＭＯＳ形成領域を覆い、タイプＢの不純物であるボロン若しくはボロンを含む不純物をイオン注入してｐ型エクステンション領域１７ｐを形成する（図６（ｂ））。フォトレジスト２０ｎを剥離後、ゲート側壁膜１９の形成に伴う熱処理温度Ｔ２でアニールする（図６（ｃ））。その結果、ボロン等の再拡散長はＤ２に抑えられる。この温度Ｔ２でのアニールする際、当然に砒素も、再度、温度Ｔ１より低い温度Ｔ２によるアニールが行われる。しかし、この温度Ｔ２によるアニールで、曲線Ａの特性を有する砒素の再拡散長はＤ１に増加することはない。温度Ｔ１によるアニールで、ＴＥＤの原因である点欠陥が消滅しているため、それ以降その温度より低い温度でアニールしても増加しないからである。
【００５３】
第１の実施形態例においては、図７（ｂ）に示す曲線Ａの温度Ｔ２で示す再拡散長Ｄ１が、同温度における曲線Ｂが示す再拡散長Ｄ２と比較し、ＭＯＳトランジスタの特性への影響が少ないので、タイプＡ及びタイプＢの不純物をイオン注入した後に温度Ｔ２でのアニールが可能となっている。
【００５４】
【発明の効果】
以上説明したように、本発明によれば、イオン注入後のアニール温度に対する不純物の再拡散長特性を考慮したアニール温度の設定、及び、イオン注入の順序を決定するため、ゲート電極側壁膜の形成に伴う熱処理によりソース・ドレイン領域における不純物プロファイルの変化が少なく、短チャンネル効果を抑制したＭＯＳトランジスタを提供することが可能となる。
【図面の簡単な説明】
【図１】アニール温度に対する不純物の、異なる２種類の再拡散長特性を示す図。
【図２】本発明に係る２つの実施形態例の製造工程を示す図。
【図３】本発明の第１の実施形態例に係る製造方法を示す半導体装置の断面図。
【図４】図３に続く製造方法を示す半導体装置の断面図。
【図５】本発明の第２の実施形態例に係る製造方法を示す半導体装置の断面図。
【図６】図５に続く製造方法を示す半導体装置の断面図。
【図７】本発明に係る半導体装置の製造方法において、アニール温度を決定するための説明図。
【図８】従来技術による半導体装置の製造方法を示す半導体装置の断面図。
【図９】図８に続く製造方法を示す半導体装置の断面図。
【符号の説明】
１１半導体基板
１２ｎウエル
１３素子分離領域
１４ゲート絶縁膜
１５ゲート電極
１６ｐｎ型ポケット領域
１６ｎｐ型ポケット領域
１７ｐｐ型エクステンション領域
１７ｎｎ型エクステンション領域
１８ｐ、１８ｎ、２０ｎフォトレジスト
１９ゲート側壁膜
２１ｐｐ型ソース・ドレイン領域
２１ｎｎ型ソース・ドレイン領域[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device including a MOS transistor capable of suppressing a short channel effect, operating at low power consumption, and operating at high speed.
[0002]
[Prior art]
In order to realize a further high-speed operation of the MOS transistor, technical developments such as miniaturization of the gate length of the MOS transistor and shallowing of the source / drain regions have been advanced. 8 and 9 are cross-sectional views of a semiconductor device sequentially showing a manufacturing flow of the semiconductor device for suppressing a short channel effect which is a problem in miniaturizing the gate length, in particular, a flow of ion implantation of impurities. . 8 and 9, the left element formation region is a region for forming a p-type MOS transistor (hereinafter, referred to as pMOS), and the right element formation region is an n-type MOS transistor (hereinafter, referred to as nMOS). .) Are formed.
[0003]
In FIG. 8A, a p-type semiconductor substrate 11 is partitioned by element isolation regions 13, and regions where MOS transistors are to be formed are insulated from each other. In the figure, an n-well 12 is formed in the pMOS formation region, and is electrically insulated and separated from the nMOS formation region together with the element isolation region 13. Although not shown, a p-well is formed in the nMOS formation region as needed. After insulating the MOS transistor formation region, a gate insulation film and a gate electrode are sequentially laminated on the semiconductor substrate 11, and a pattern is formed (etched) as the gate insulation film 14 and the gate electrode 15 in the pMOS and nMOS formation regions.
[0004]
After forming the gate electrode, the pMOS formation region is covered with the photoresist 18p, and the p-type pocket region 16n is formed in the nMOS formation region. The p-type pocket region is a well formed at the end of the source / drain region below the gate electrode and a conductive impurity region in order to suppress the short channel effect of the MOS transistor. Specifically, using the gate electrode 15 as a mask, indium (In) is ion-implanted at an angle of 30 ° from the plane direction of the semiconductor substrate 11 while rotating the entire semiconductor substrate 11.
[0005]
Subsequently, as shown in FIG. 8B, arsenic (As) is ion-implanted in parallel with the surface direction of the semiconductor substrate 11 (tilt angle 0 °) using the gate electrode 15 as a mask to form an n-type extension region 17n.
[0006]
Next, as shown in FIG. 8C, after removing the photoresist 18p, the nMOS formation region is covered with the photoresist 18n, and the n-type pocket region 16p is formed in the pMOS formation region. Specifically, arsenic (As) is ion-implanted using the gate electrode 15 as a mask while rotating the entire semiconductor substrate 11 at an angle of 30 ° from the surface direction of the semiconductor substrate 11.
Subsequently, as shown in FIG. 9A, boron fluoride (BF) ₂ ) Is ion-implanted in parallel with the surface direction of the semiconductor substrate 11 (tilt angle: 0 °) using the gate electrode 15 as a mask to form a p-type extension region 17p.
[0007]
Thereafter, as shown in FIG. 9B, a gate sidewall film 19 is formed on the sidewall of the gate electrode 15. The formation of the gate side wall film 19 is obtained by etching back a silicon oxide film formed on the entire surface of the semiconductor substrate 11 by the CVD method. When forming a silicon oxide film by the CVD method, the semiconductor substrate 11 is heated to about 800 ° C.
[0008]
Thereafter, as shown in FIG. 9C, annealing is performed after sequentially forming n-type source / drain regions 21n in the nMOS formation region and 21p in the p-type source / drain regions in the pMOS formation region. As is well known, this annealing is a heat treatment for recovering the damage of the crystal of the semiconductor substrate after the ion implantation of the impurity and further electrically activating the impurity implanted into the semiconductor substrate. Although it depends on the type of impurities to be implanted, usually, the semiconductor substrate 11 is heated at about 850 ° C. to 1000 ° C. for a predetermined time by a rapid thermal annealing (RTA) method, and then cooled. I do.
[0009]
Annealing after the ion implantation is performed for the above-mentioned purpose, and at this time, redistribution occurs due to diffusion of the implanted impurities. In order to realize the miniaturization of the gate length and the shallowness of the source / drain, it is necessary to suppress the amount of diffusion of impurities due to redistribution (hereinafter referred to as re-diffusion length).
[0010]
In recent years, a transient enhanced diffusion phenomenon (hereinafter referred to as TED) has become a problem as a cause of the redistribution of impurities due to this annealing. The TED is caused by a point defect in the semiconductor substrate introduced by ion implantation, and is a phenomenon in which redistribution of impurities occurs at a relatively low temperature (600 ° C. to 800 ° C.). The details are described in JP-A-2000-114197 (hereinafter, referred to as Patent Document 1).
[0011]
[Patent Document 1]
JP 2000-114197 A (FIG. 1)
[0012]
[Problems to be solved by the invention]
The source / drain region of the MOS transistor manufactured according to the flow shown in FIGS. 8 and 9 has pocket regions 16n and 16p and extension regions 17n and 17p, and has a structure capable of suppressing the short channel effect. However, when the characteristics of the MOS transistor were actually measured, a decrease in the threshold voltage Vth of the MOS transistor due to the short channel effect was confirmed.
[0013]
As a result of an extensive investigation by the applicant of the present application, it has been found that there is a problem in the order of the ion implantation step and the annealing step. The relationship between the annealing temperature after ion implantation and the re-diffusion length depends on the impurity to be ion-implanted, and there are two types of relationships (curve A and curve B) shown in FIGS. 1 (a) and 1 (b). In the present specification, an impurity whose relationship between the annealing temperature and the re-diffusion length is curve A is called a type A impurity, and an impurity whose relationship is curve B is called a type B impurity.
[0014]
The curve A in FIG. 1A is determined by the amount of impurity spreading due to redistribution accompanying the normal heat treatment shown by the curve 1 and the amount of impurity spreading by TED shown by the curve 2. The amount of impurity diffusion due to normal redistribution increases as the annealing temperature increases, but the amount of impurity diffusion due to TED increases as the annealing temperature decreases. As a result, the annealing temperature T at which the re-diffusion length is minimized _min Will exist. In other words, the re-diffusion length of the type A impurities is dominated by the amount of impurity diffusion due to TED when the annealing temperature is low, and the amount of impurity diffusion due to normal redistribution is dominant when the annealing temperature is high.
[0015]
On the other hand, the curve B in FIG. 1B also includes a curve 3 and a curve 4 corresponding to the curves 1 and 2, respectively. However, the difference from FIG. 1A is that the spread of impurities due to normal redistribution increases rapidly from a lower temperature and further. As a result, the re-diffusion length gradually increases as the annealing temperature increases. That is, the re-diffusion length of the type B impurity is dominated by the amount of impurity diffusion due to normal redistribution at any annealing temperature.
[0016]
In the conventional manufacturing method, the annealing temperature and the step of performing the annealing treatment after the ion implantation of the type A and type B impurities do not take into account the relationship between the annealing temperature and the re-diffusion length of each impurity. The short channel effect has not been effectively suppressed.
[0017]
An object of the present invention is to provide a method of manufacturing a semiconductor device in which a short channel effect of a MOS transistor is suppressed and an on-current is improved.
[0018]
[Means for Solving the Problems]
In the method of manufacturing a semiconductor device according to the present invention, after ion implantation of a first impurity having a minimum point of re-diffusion length with respect to a heat treatment (annealing) temperature after ion implantation, the first impurity is electrically activated. Is performed at a first temperature, and then a second impurity whose re-diffusion length gradually increases with respect to the annealing temperature after the ion implantation is ion-implanted. Annealing for activation is performed at a second temperature lower than the first temperature.
[0019]
By annealing the semiconductor substrate at the first temperature, a point defect that causes TED due to the first impurity is recovered. After that, a second impurity in which the redistribution of impurities due to the heat treatment is dominant as compared with the redistribution of impurities by TED is ion-implanted. The temperature at which the second impurity is annealed is set to a second temperature lower than the first temperature in order to suppress the re-diffusion length of the impurity due to a normal heat treatment. In this case, the first impurity is also annealed at the second temperature, but since the point defect that causes TED has already been recovered, the re-diffusion length of the first impurity does not increase.
[0020]
The redistribution of the impurity by TED occurs at a temperature lower than the general annealing temperature of the impurity, and further, the redistribution of the impurity by the TED proceeds while the semiconductor substrate is heated within the temperature range. Therefore, when the semiconductor substrate is heated at the first temperature in order to recover the point defect that causes the TED, the time from the temperature before starting the heating to the first temperature, in other words, the TED An RTA method that can shorten the time for heating the semiconductor substrate in a temperature range in which the redistribution of impurities proceeds is preferable.
[0021]
On the other hand, after the semiconductor substrate has been heated to the first temperature by the RTA method, it is effective to quickly reduce the heating temperature. Therefore, when the point defect is recovered by annealing at the first temperature, the semiconductor substrate is quickly heated before redistribution of impurities by ordinary heat (the re-diffusion length increases as the annealing temperature increases) is promoted. Decrease temperature.
[0022]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, the present invention will be described in detail based on preferred embodiments of the present invention with reference to the drawings. 3 and 4 are cross-sectional views of the semiconductor device in respective main steps in order to explain the method of manufacturing the semiconductor device according to the first embodiment of the present invention. In the following description, the term “source / drain region” will be used, which means the impurity diffusion region acting as a source region or a drain region.
[0023]
In FIG. 3A, the left area is a pMOS formation area, and the right area is an nMOS formation area. As shown in the figure, a p-type semiconductor substrate 11 is partitioned by element isolation regions 13 and regions where MOS transistors are to be formed are insulated from each other. In the figure, the pMOS formation region has an n-well 12 and is electrically insulated from the nMOS formation region together with the element isolation region 13. Although not shown, a p-well is formed in the nMOS formation region as needed. After insulating the MOS transistor formation region, a gate insulation film and a gate electrode are sequentially laminated on the semiconductor substrate 11, and a pattern is formed (etched) as the gate insulation film 14 and the gate electrode 15 in the pMOS and nMOS formation regions.
[0024]
After forming the gate electrode, the pMOS formation region is covered with the photoresist 18p, and the p-type pocket region 16n is formed in the nMOS formation region. The p-type pocket region is a well formed at the end of the source / drain region below the gate electrode and a conductive impurity region in order to suppress the short channel effect of the MOS transistor. Specifically, using the gate electrode 15 as a mask, indium (In) is inclined at 30 ° from the plane direction of the semiconductor substrate 11 to indium (In) at an energy of 60 KeV and a dose of 2.4 × 10 4. ^Thirteen (Hereinafter, the exponent is described as E13, and the dose is 2.4E13) cm ^-2 Under the conditions described above, ion implantation is performed while rotating the entire semiconductor substrate 11. Instead of indium, boron (B) or boron fluoride (BF) ₂ ) And other impurities containing boron.
[0025]
Subsequently, as shown in FIG. 3B, an extension region 17n is formed. As the ion implantation conditions, arsenic (As) was implanted with an energy of 2 KeV and a dose of 5E14 cm. ^-2 Under the conditions described above, ions are implanted in parallel with the surface direction of the semiconductor substrate 11 (tilt angle 0 °) using the gate electrode 15 as a mask. As a result, a pocket region 16n and an extension region 17n are formed in self-alignment with the gate electrode 15.
[0026]
Next, as shown in FIG. 3C, after removing the photoresist 18p, annealing is performed on the p-type pocket region 16n in which indium is ion-implanted and the n-type extension region 17n in which arsenic is ion-implanted. Unlike the conventional example, when the annealing temperature reaches about 850 ° C. to 1000 ° C., the annealing temperature is immediately lowered. That is, instead of holding the semiconductor substrate at the desired annealing temperature, the temperature is lowered immediately (the holding time is set to 0 second) when the desired annealing temperature is reached. If the horizontal axis represents time and the vertical axis represents a set temperature, a graph (not shown) approximated by two sides of a triangle having a desired annealing temperature as a vertex is obtained. In the present specification, such RTA processing is referred to as “spike RTA processing”.
[0027]
When annealing is performed in the spike RTA process, a method of setting the annealing temperature will be described. In the method for manufacturing a semiconductor device according to the present embodiment, the two types of impurities implanted into the regions that become the source / drain regions of the MOS transistor are both Type A impurities. That is, there is an annealing temperature at which the re-diffusion length is minimized. Therefore, the annealing temperature needs to be performed in consideration of the amount of impurity diffusion due to TED of both impurities and the amount of impurity diffusion due to normal redistribution.
[0028]
FIG. 7A is a diagram illustrating a method for determining an optimum annealing temperature when impurities of type A having different re-diffusion lengths are mixed. The curves A1 and A2 are graphs showing the re-diffusion length of the impurity with respect to the annealing temperature as shown in the figure. The characteristic of the curve A1 of the first impurity and the characteristic of the curve A2 of the second impurity have minimum values at the temperatures T1 and T2, respectively, and both curves intersect at the temperature T3. At a temperature lower than the temperature T3, the re-diffusion length of the impurity having the characteristic of the curve A2 is large, and at a temperature higher than the temperature T3, the re-diffusion length of the impurity having the characteristic of the curve A1 is large.
[0029]
Generally, annealing at a temperature T3 at which both curves intersect is optimal. However, it is considered that the optimum temperature range is between the temperature T1 and the temperature T2. This is because in the temperature range lower than the temperature T1 or higher than the temperature T2, both the curves A1 and A2 increase with respect to the annealing temperature.
[0030]
When determining the annealing temperature, it is necessary to consider the position where the impurity having the characteristics of the curves A1 and A2 is ion-implanted. That is, when two or more types of impurities are ion-implanted into one diffusion region, it is necessary to consider the positional relationship of ion implantation before annealing. In this embodiment, the p-type pocket regions 16n formed at both ends of the gate electrode 15 are formed outside the n-type extension regions 17n. In consideration of this impurity distribution before annealing, it is necessary to set an annealing temperature that is effective for suppressing the short channel effect of the MOS transistor, which is the final object.
[0031]
After the annealing shown in FIG. 3C, as shown in FIG. 4A, the nMOS formation region is covered with a photoresist 18n, and an n-type pocket region 16p is formed in the pMOS formation region. Using the gate electrode 15 as a mask, the n-type pocket region 16p is inclined by 30 ° from the surface direction of the semiconductor substrate 11 to make arsenic (As) have an energy of 45 KeV and a dose of 2E13 cm. ^-2 Under the conditions described above, ion implantation is performed while rotating the entire semiconductor substrate 11. Note that phosphorus (P) may be ion-implanted instead of arsenic. The impurity forming the n-type pocket region 16p is a type A impurity in this embodiment.
[0032]
Subsequently, as shown in FIG. 4B, a p-type extension region 17p is formed with the same photoresist 18n covering the nMOS formation region. As the ion implantation conditions, boron fluoride (BF ₂ ) With an energy of 2.5 KeV and a dose of 5E14 cm ^-2 Under the conditions described above, ions are implanted in parallel with the surface direction of the semiconductor substrate 11 (tilt angle 0 °) using the gate electrode 15 as a mask. As a result, an n-type pocket region 16p and a p-type extension region 17p are formed in self-alignment with the gate electrode 15. Note that boron may be used as an impurity to be ion-implanted instead of boron fluoride. The impurity forming the p-type extension region 17p is a type B impurity in this embodiment.
[0033]
Next, after removing the photoresist 18n, an 80 nm silicon oxide film is formed by a CVD method on the surface of the semiconductor substrate 11 where the gate electrode 15 is exposed. When the silicon oxide film is etched back to form the gate side wall film 19 on the side wall of the gate electrode 15, the cross-sectional structure shown in FIG. During the formation of the silicon oxide film by the CVD method, the semiconductor substrate 11 is subjected to a heat treatment at about 800 ° C. After that, similarly to the conventional example of FIG. 9C, an n-type source / drain region 21n is formed in the nMOS formation region and 21p is formed in the p-type source / drain region in the pMOS formation region (not shown).
[0034]
In the method of manufacturing a semiconductor device according to the first embodiment, an annealing process is performed before the gate sidewall film 19 is formed. This is particularly effective when the object of annealing is an ion-implanted type A impurity. The reason will be described below. As described above, in the case of the type A impurity, it is important to set the annealing temperature in consideration of the redistribution of the impurity by TED and the normal redistribution. The redistribution of impurities due to TED is due to point defects generated in the semiconductor substrate due to impurity ion implantation. The redistribution of impurities due to the TED is lower than the temperature at which normal redistribution occurs, and tends to occur in a temperature range of about 600 to 800 ° C. In addition, redistribution proceeds during the time maintained in the temperature range.
[0035]
On the other hand, the formation of the gate side wall film 19 is performed by forming an insulating film such as a silicon oxide film on a semiconductor substrate heated to about 800 ° C. by a CVD method. The heat treatment accompanying the film formation by the CVD method requires at least a time for growing the silicon oxide film to a predetermined thickness on the semiconductor substrate. That is, the step of forming the gate side wall film is a condition under which redistribution of the type A impurity due to TED is very likely to occur. In the present embodiment, a point defect causing TED is recovered before the gate sidewall film is formed. That is, as shown in FIG. 1A, the re-diffusion length of the impurity due to TED hardly occurs, that is, the temperature T at which point defects are recovered. _min Alternatively, the semiconductor substrate is annealed at a temperature in the vicinity thereof.
[0036]
Specifically, as shown in FIG. 3 (c), after forming the pocket region 16n and the extension region 17n with impurities of type A, the semiconductor substrate 11 is annealed at a temperature of about 850 to 1000 ° C. By this annealing, in particular, the spread amount of the p-type pocket region 16n formed by ion-implanting indium, which is likely to cause redistribution of impurities due to TED, can be suppressed. Thereafter, a pocket region 16p and an extension region 17p are sequentially formed in the p-type MOS formation region as shown in FIGS. 4A and 4B, and then a gate sidewall film 19 is formed as shown in FIG. 4C. In the present embodiment, there is no annealing step for recovering point defects before the formation of the gate sidewall film 19 in the n-type pocket region 16p due to the type A impurity in FIG. In the case of the example, there is no problem. This point will be described in comparison with a second embodiment described later.
[0037]
The necessity of the annealing process performed before the formation of the gate side wall film 19 has been described above. Next, the reason why the spike RTA process is suitable as the annealing process will be described. As described above, the spike RTA process is an RTA process in which a semiconductor substrate is heated at a predetermined annealing temperature and then cooling is started immediately. The redistribution of impurities by TED proceeds during a period in which the semiconductor substrate is heated in a temperature range in which the redistribution is likely to occur. On the other hand, in order to recover point defects that cause TED, that is, to eliminate lattice defects generated in the semiconductor substrate by ion implantation of impurities, the semiconductor substrate is heated to a temperature higher than a temperature range in which redistribution due to TED is likely to occur. There is a need to. Therefore, when the semiconductor substrate is heated to a temperature necessary for recovering the point defect, it is effective to pass through the temperature range in which redistribution due to the TED is likely to occur as quickly as possible. Therefore, RTA processing for rapidly increasing the temperature is preferable.
[0038]
Maintaining the annealing temperature to recover point defects, on the other hand, promotes the normal redistribution of impurities that results in an increase in re-diffusion length. This is as indicated by a curve 1 in FIG. Therefore, it is preferable that the heating process for the semiconductor substrate be promptly shifted to the cooling process when the temperature at which the point defect is recovered is reached. To shift the heating process to the cooling process promptly means to set the temperature condition for the apparatus that performs the RTA process, and then, when the temperature reaches the temperature at which the point defect is recovered, the heating temperature is reduced without setting the hold time at that temperature. It also means to set to make it. For the above reasons, it can be understood that the spike RTA process can effectively suppress both the re-spread length by TED and the normal re-spread length.
[0039]
Through the description of the present embodiment, the necessity of performing an annealing process before the formation of the gate side wall film 19 and the fact that the annealing process is preferably a spike RTA process have been described. Further, the reason why it is preferable to perform the annealing treatment before the ion implantation of the type B impurity when the type A and type B impurities are mixed is described.
[0040]
The impurities implanted in the p-type pocket region 16n, the n-type extension region 17n, and the n-type pocket region 16p are of type A, and the boron fluoride implanted in the p-type extension region 17p is of type B. As described with reference to FIG. 1A, the optimum value of the annealing temperature T _min Is cooler than that of type A. Therefore, if the RTA process performed before forming the gate sidewall film 19 is performed after both the type A and type B impurities are ion-implanted, the short channel effect may not be suppressed. In other words, if both the type A and type B impurities are ion-implanted and then annealed at the optimum temperature for the type A impurities, the re-diffusion length of the type B impurities dominated by ordinary redistribution becomes extremely large. As a result, the short channel effect of the p-type MOS transistor formed in the pMOS formation region becomes significant.
[0041]
In this case, before ion implantation of the type B impurity, annealing of the type A impurity is performed at a temperature (about 850 to 1000 ° C.) optimum for the annealing. Thereafter, impurities of the type B are ion-implanted (ion implantation of boron fluoride shown in FIG. 4B), and annealing (about 800 ° C.) accompanying the formation of the gate side wall film 19 also serves as annealing of the impurities. This makes it possible to form a MOS transistor in which the re-diffusion length of the type B impurity is also suppressed.
[0042]
Next, a method for manufacturing a semiconductor device according to the second embodiment of the present invention will be described. FIGS. 5 and 6 are cross-sectional views of the semiconductor device in respective main steps sequentially illustrating the method of manufacturing the semiconductor device according to the second embodiment of the present invention.
[0043]
FIGS. 5A and 5B correspond to FIGS. 3A and 3B in the first embodiment. That is, the pMOS formation region is covered with the photoresist 18p, and the p-type pocket region 16n and the n-type extension region 17n are formed in the nMOS formation region.
[0044]
Next, as shown in FIG. 5C, after removing the photoresist 18p covering the pMOS formation region, the nMOS formation region is covered with the photoresist 18n, and an n-type pocket region 16p is formed in the pMOS formation region. The type, dose, and energy of the impurity to be ion-implanted are the same as those of the first embodiment shown in FIG.
[0045]
In the first embodiment, annealing of the p-type pocket region 16n and the n-type extension region 17n of the nMOS forming region was performed before the photoresist forming step (FIG. 3C). In this embodiment, the n-type pocket region 16p is formed in the pMOS formation region without performing the annealing.
[0046]
Thereafter, as shown in FIG. 6A, annealing is performed after removing the photoresist 18n. In this embodiment, annealing is performed after forming the p-type pocket region 16n, the n-type extension region 17n, and the n-type pocket region 16p with the type A impurity.
[0047]
Next, as shown in FIG. 6B, the nMOS formation region is again covered with the photoresist 20n, and the p-type extension region 17p is formed in the pMOS formation region. The type of impurity to be ion-implanted, the dose, and the dose energy are the same as those in the first embodiment shown in FIG. 4B.
[0048]
Next, after removing the photoresist 20n, a silicon oxide film of 80 nm is formed on the surface of the semiconductor substrate 11 where the gate electrode 15 is exposed by the CVD method. When the silicon oxide film is etched back to form a gate side wall film 19 on the side wall of the gate electrode 15, the cross-sectional structure shown in FIG.
[0049]
In the present embodiment, after forming the p-type pocket region 16n and the n-type extension region 17n of the nMOS formation region and the n-type pocket region 16p of the pMOS formation region with the type A impurity, annealing is performed on the type A impurity. Thereafter, a p-type extension region 17p is formed in the pMOS formation region with a type B impurity. In the first embodiment, after forming the p-type pocket region 16n and the n-type extension region 17n in the nMOS formation region, annealing is performed on the type A impurity. Thereafter, an n-type pocket region 16p and a p-type extension region 17p were formed in the pMOS formation region, and annealing was performed in consideration of the re-diffusion length characteristic of the type B impurity.
[0050]
The meaning of the manufacturing method according to the present embodiment will be described with reference to FIG. FIG. 7B is a principle diagram showing a method of determining an annealing temperature when impurities of type A and type B are mixed. Paying attention to the curve A, the annealing temperature is preferably set to T1 in order to minimize the re-diffusion length of the impurity. However, when annealing is performed at that temperature, the re-diffusion length of the type B having the characteristics of the curve B becomes very large, ie, D4. On the other hand, if attention is paid to the curve B, it is preferable to set the annealing temperature to T2 in order to suppress the re-diffusion length. However, when annealing is performed at that temperature, the re-diffusion length of type A having the characteristics of curve A is D1, which is a value that cannot be ignored.
[0051]
Therefore, in the second embodiment of the present invention, annealing is not performed after ion implantation of type A and type B impurities, but is performed at an optimum temperature after ion implantation of different types of impurities. . First, after the n-type pocket region 16p is formed by ion-implanting arsenic, which is a type A impurity (FIG. 5C), the photoresist 18n is peeled off and annealed at the temperature T1 or a temperature in the vicinity thereof (FIG. a)). As a result, the re-diffusion length of arsenic is suppressed to D3. Note that the annealing shown in FIG. 6A targets three regions made of the type A impurities described above. Therefore, when determining the annealing temperature T1, the optimum annealing temperature is determined in consideration of the re-diffusion length characteristics of the impurities ion-implanted into these three regions and the positional relationship of the impurities before annealing.
[0052]
After the annealing, the nMOS formation region is again covered with the photoresist 20n, and boron or boron-containing impurity which is a type B impurity is ion-implanted to form the p-type extension region 17p (FIG. 6B). After the photoresist 20n is stripped, annealing is performed at a heat treatment temperature T2 associated with the formation of the gate sidewall film 19 (FIG. 6C). As a result, the re-diffusion length of boron or the like is suppressed to D2. When annealing at this temperature T2, arsenic is naturally again annealed at a temperature T2 lower than the temperature T1. However, the annealing at the temperature T2 does not increase the re-diffusion length of arsenic having the characteristics of the curve A to D1. This is because the point defect that causes TED has disappeared by annealing at the temperature T1, so that it does not increase even after annealing at a temperature lower than that temperature.
[0053]
In the first embodiment, the re-diffusion length D1 indicated by the temperature T2 of the curve A shown in FIG. 7B is compared with the re-diffusion length D2 indicated by the curve B at the same temperature, and the characteristic of the MOS transistor is reduced. Since the influence is small, it is possible to perform annealing at the temperature T2 after ion implantation of the type A and type B impurities.
[0054]
【The invention's effect】
As described above, according to the present invention, the annealing temperature is set in consideration of the re-diffusion length characteristic of the impurity with respect to the annealing temperature after ion implantation, and the order of ion implantation is determined. As a result, it is possible to provide a MOS transistor in which the change in the impurity profile in the source / drain regions is small and the short channel effect is suppressed.
[Brief description of the drawings]
FIG. 1 is a diagram showing two different types of re-diffusion length characteristics of impurities with respect to annealing temperature.
FIG. 2 is a diagram showing a manufacturing process of two exemplary embodiments according to the present invention.
FIG. 3 is a cross-sectional view of the semiconductor device illustrating the manufacturing method according to the first embodiment of the present invention;
FIG. 4 is a sectional view of the semiconductor device, illustrating a manufacturing method following FIG. 3;
FIG. 5 is a sectional view of a semiconductor device illustrating a manufacturing method according to a second embodiment of the present invention.
FIG. 6 is a sectional view of the semiconductor device, illustrating a manufacturing method following FIG. 5;
FIG. 7 is an explanatory diagram for determining an annealing temperature in the method of manufacturing a semiconductor device according to the present invention.
FIG. 8 is a cross-sectional view of a semiconductor device illustrating a method for manufacturing a semiconductor device according to a conventional technique.
FIG. 9 is a sectional view of the semiconductor device, illustrating a manufacturing method following FIG. 8;
[Explanation of symbols]
11 Semiconductor substrate
12 n-well
13 Device isolation area
14 Gate insulating film
15 Gate electrode
16pn type pocket region
16n p-type pocket area
17p p-type extension region
17n n-type extension region
18p, 18n, 20n photoresist
19 Gate sidewall film
21p p-type source / drain region
21n n-type source / drain region

Claims

A method of manufacturing a semiconductor device in which an impurity diffusion region is formed by ion-implanting an impurity into a semiconductor substrate, the method comprising: ion-implanting a first impurity having a minimum point of re-diffusion length with respect to a heat treatment temperature after ion implantation. A first step of performing heat treatment on the semiconductor substrate at a first temperature after the first step, and a re-diffusion length with respect to a heat treatment temperature after ion implantation after the second step. A third step of ion-implanting a second impurity that gradually increases, and a fourth step of heat-treating the semiconductor substrate at a second temperature lower than the first temperature after the third step. A method for manufacturing a semiconductor device, comprising:

2. The method according to claim 1, wherein in the fourth step, a time during which the semiconductor substrate is maintained at the second temperature is longer than a time during which the semiconductor substrate is maintained at the first temperature. 3.

3. The method according to claim 1, wherein in the second step, the heat treatment of the semiconductor substrate at the first temperature is performed by an RTA method. 4.

The method according to claim 1, wherein in the second step, after the temperature at which the semiconductor substrate is to be heated reaches the first temperature, the temperature is reduced without maintaining the heating time at that temperature. 3. The method for manufacturing a semiconductor device according to any one of 3.

5. The method of manufacturing a semiconductor device according to claim 1, wherein in the fourth step, the step of heat-treating the semiconductor substrate at the second temperature is a film forming step by a CVD method. 6. .

6. The semiconductor device according to claim 1, wherein the first impurity is indium (In), and the second impurity is boron (B) or an impurity containing boron. Method.

7. The method according to claim 6, wherein a pocket region of the MOS transistor is formed in the first step, and an extension region of the MOS transistor is formed in the third step.

A method for manufacturing a semiconductor device in which an impurity diffusion region is formed by ion-implanting an impurity into a semiconductor substrate, wherein a first point at which a minimum point of the re-diffusion length exists at a first temperature with respect to a heat treatment temperature after the ion implantation exists. A first step of ion-implanting an impurity, and a second step of ion-implanting a second impurity having a minimum point of the re-diffusion length at a second temperature after the first step with respect to a heat treatment temperature after the ion implantation. And after the second step, a third step of heat-treating the semiconductor substrate at a predetermined temperature in the first and second temperature ranges of the re-diffusion length, and after the third step, A fourth step of ion-implanting a third impurity whose re-diffusion length gradually increases with respect to the heat treatment temperature after the implantation, and after the fourth step, the semiconductor has a temperature lower than the first and second temperature ranges. And a fifth step of heat-treating the substrate. The method of manufacturing a semiconductor device to be.