JP2004252987A - 同時多重スレッディングプロセッサ回路、動作するスレッドの数に基づいて相異なる性能レベルで動作するように構成されるコンピュータプログラム製品及びこれらを動作させる方法 - Google Patents
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- 238000004590 computer program Methods 0.000 title claims abstract description 23
- 238000000034 method Methods 0.000 title claims abstract description 20
- 230000004044 response Effects 0.000 claims description 30
- 230000003247 decreasing effect Effects 0.000 claims description 5
- 230000007423 decrease Effects 0.000 claims description 3
- 230000000630 rising effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 23
- 230000008901 benefit Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
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- G06—COMPUTING; CALCULATING OR COUNTING
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- A41D19/00—Gloves
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- A41D19/01547—Protective gloves with grip improving means
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3824—Operand accessing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
- G06F9/3851—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution from multiple instruction streams, e.g. multistreaming
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- Power Sources (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
【解決手段】 同時多重スレッディングプロセッサでのスレッドの動作と関連するプロセッシング回路が同時多重スレッディングプロセッサによって現在動作しているスレッドの数に基づいて異なる性能レベルで動作するように構成される。例えば、フローティングポイントユニットまたはデータキャッシュのようなプロセッシング回路が同時多重スレッディングプロセッサによって現在動作しているスレッドの数に基づいて高電力モードまたは低電力モードの一つで動作する。また、同時多重スレッディングプロセッサによって動作するスレッドの数が増加すれば、前記プロセッシング回路の性能レベルが低められる。
【選択図】 図2
Description
Dean M.Tullsen,Susan J.Egger,Henry M.Levy,Jack L.Lo,Rebecca L.Stamm,"Exploiting Choice:Instruction Fetch and issue on an Implementable Simultaneous Multithreading Processor",23rd Annual International Symposium on Computer Architecture,pp.191−202,1996
図2によれば、新しいスレッドがSMTプロセッサ200から生成される時、スレッド管理回路205は、新しく生成されたスレッドを使用したセットのプロセッシング回路を割当てる。割当てられたプロセッシング回路は、プログラムカウンタ215、1セットのフローティングポイントレジスタ245、及び1セットの整数レジスタ250を含む。また、他のプロセッシング回路も新しく生成されたスレッドに割当てられる。スレッドが完了すれば、割当てられたプロセッシング回路は、順次に生成されるスレッドに再割当てられるように解放される。
図3によれば、スレッド管理回路305は、動作システムから、またはSMTプロセッサでのスレッドの生成と関連するスレッド発生回路から情報を受信する。スレッド管理回路305は、スレッド割当回路330を備え、スレッド割当回路330はSMTプロセッサによって生成されたスレッドが使用されるようにプロセッシング回路を割当てる。
図4によれば、カウンタ回路405は、SMTプロセッサによって現在動作しているスレッドの数を決定する動作システム、または図3を参照して説明されたスレッド発生回路から情報を受信する。例えば、カウンタ回路405が新しいスレッドの生成に関する情報を受信した時、4つのスレッドがSMTプロセッサによって既に始まっていれば、カウンタ回路405は、SMTプロセッサによって現在5つのスレッドが動作するということを反映するように増加する。
図5によれば、SMTプロセッサが初期化される時、SMTプロセッサによって現在動作しているスレッドの数は“0”である(ステップ500)。SMTプロセッサからスレッドが生成されて完了すれば、SMTプロセッサで現在動作しているスレッドの数Nは、増加または減少する(ステップ505)。例えば、4つのスレッドがSMTプロセッサによって動作する場合に、Nの値は4である。新しいスレッドが生成される時、Nの値は5に増加し、スレッドの一つがその後に完了すれば、Nの値は再び4に減少する。
図6によれば、タグメモリ610は、データメモリ620に保存されたデータのアドレスを保存するように構成される。タグメモリ610は、SMTプロセッサによって作用されるデータと関連したアドレスを利用してアクセスされる。タグメモリ610の内容は、SMTプロセッサによって必要なデータがデータメモリ620に保存されているか否かを決定するためにタグ比較回路630によって前記アドレスと比較される。タグ比較回路630が必要なデータがデータメモリ620に保存されていると判定すれば、タグヒットが発生する。それ以外では、タグミスが発生する。タグヒットが発生すれば、出力イネーブル回路650はデータがデータメモリ620から出力されるようにイネーブルさせる。
図7によれば、スレッド管理回路700は、命令キャッシュ722を新しいスレッドに割当てる。スレッド管理回路700に含まれた性能レベル制御回路は、命令キャッシュ722がどのように動作するかを制御するために性能レベルを命令キャッシュ722に提供する。
図8によれば、第1フローティングポイント回路805が第1性能レベルで動作し、第2フローティングポイント回路815が第1性能レベルより低い第2性能レベルで動作するように構成される。言い換えれば、第1フローティングポイント回路805は、高電力モードで使用され、第2フローティングポイント回路815は低電力モードで使用される。
図11によれば、SMTプロセッサで現在動作しているスレッドの数は、SMTプロセッサが初期化される時は“0”である(ステップ1100)。SMTプロセッサによってスレッドが生成されて完了すれば、SMTプロセッサによって現在動作しているスレッドの数Nは増加し、かつ減少する(ステップ1105)。
205 スレッド管理回路
210 フェッチ回路
215 プログラムカウンタ
220 命令キャッシュ
225 デコーダ
230 レジスタリネーミング回路
235 フローティングポイント命令キュー
240 整数命令キュー
245 フローティングポイントレジスタ
250 整数レジスタ
255 フローティングポイント回路
260 整数/ロードストア回路
265 データキャッシュ
Claims (41)
- 同時多重スレッディング(SMT)プロセッサにおいて、
前記SMTプロセッサでのスレッドの動作と関連して前記SMTプロセッサによって現在動作しているスレッドの数に基づいて異なる性能レベルで動作するように構成される少なくとも一つのプロセッシング回路を備えることを特徴とする同時多重スレッディングプロセッサ。 - 前記少なくとも一つのプロセッシング回路は、前記SMTプロセッサによって現在動作しているスレッドの数がしきい値より小さいか、または同じである時には第1性能レベルで動作するように構成され、前記SMTプロセッサによって現在動作しているスレッドの数が前記しきい値より大きい時には第2性能レベルで動作するように構成されることを特徴とする請求項1に記載の同時多重スレッディングプロセッサ。
- 前記SMTプロセッサによって現在動作しているスレッドの数に基づいて前記少なくとも一つのプロセッシング回路に対する性能レベルを提供するように構成される性能レベル制御回路をさらに備えることを特徴とする請求項1に記載の同時多重スレッディングプロセッサ。
- 前記性能レベル制御回路は、前記SMTプロセッサによって現在動作しているスレッドの数がしきい値より小さいか、または同じである時には前記少なくとも一つのプロセッシング回路に提供される性能レベルを第1性能レベルに増加させ、前記SMTプロセッサによって現在動作しているスレッドの数が前記しきい値を超える時には前記少なくとも一つのプロセッシング回路に提供される性能レベルを前記第1性能レベルより低い第2性能レベルに減少させることを特徴とする請求項3に記載の同時多重スレッディングプロセッサ。
- 前記しきい値は第1しきい値を含み、
前記性能レベル制御回路は、前記SMTプロセッサによって現在動作しているスレッドの数が前記第1しきい値より大きい第2しきい値を超える時には前記少なくとも一つのプロセッシング回路に提供される性能レベルを前記第2性能レベルより低い第3性能レベルにさらに低めることを特徴とする請求項4に記載の同時多重スレッディングプロセッサ。 - 前記少なくとも一つのプロセッシング回路は、タグメモリとデータメモリとを含むキャッシュメモリ回路を備え、
前記データメモリは、前記キャッシュメモリ回路が第1性能レベルで動作する時に保存されたデータを前記タグメモリに対するアクセスと同時に提供するように構成され、さらに前記キャッシュメモリ回路が前記第1性能レベルより低い第2性能レベルで動作する時には前記タグメモリでのヒットに応答して保存されたデータを提供するように構成されることを特徴とする請求項1に記載の同時多重スレッディングプロセッサ。 - 前記キャッシュメモリは、
命令によって動作するデータを保存するように構成される少なくとも一つのデータキャッシュメモリと、
関連したデータに動作する命令を保存するように構成される命令キャッシュメモリと、を備えることを特徴とする請求項6に記載の同時多重スレッディングプロセッサ。 - 前記データメモリは、前記第2性能レベルで動作する時に前記タグメモリでのミスに応答して保存されたデータを提供しないように構成されることを特徴とする請求項6に記載の同時多重スレッディングプロセッサ。
- 前記少なくとも一つのプロセッシング回路は、フローティングポイントユニットを備えることを特徴とする請求項1に記載の同時多重スレッディングプロセッサ。
- 前記フローティングポイントユニットは、前記SMTプロセッサによって動作するスレッドの数がしきい値より小さいか、または同じである時に第1性能レベルで動作するように構成される第1フローティングポイントユニットを備え、
前記SMTプロセッサは、前記SMTプロセッサによって動作するスレッドの数が前記しきい値より大きい時に前記第1性能レベルより低い第2性能レベルで動作するように構成される第2フローティングポイントユニットをさらに備えることを特徴とする請求項9に記載の同時多重スレッディングプロセッサ。 - 前記少なくとも一つのプロセッシング回路は、整数レジスタを備えることを特徴とする請求項1に記載の同時多重スレッディングプロセッサ。
- 前記性能レベル制御回路は、前記SMTプロセッサで各々生成されて完了するスレッドに応答して前記SMTプロセッサによって現在動作しているスレッドの数を増加または減少させるように構成されることを特徴とする請求項2に記載の同時多重スレッディングプロセッサ。
- 前記少なくとも一つのプロセッシング回路は、しきい値以下に減少する前記SMTプロセッサで現在動作しているスレッドの数に応答して第1性能レベルで動作するように構成される第1プロセッシング回路を備え、
前記SMTプロセッサは、前記しきい値よりさらに大きく増加する前記SMTプロセッサで現在動作しているスレッドの数に応答して前記第1性能レベルより低い第2性能レベルで動作するように構成される第2プロセッシング回路をさらに備えることを特徴とする請求項1に記載の同時多重スレッディングプロセッサ。 - 前記性能レベル制御回路は、前記SMTプロセッサによって現在動作しているスレッドの数をしきい値より小さいか、または同じ値から前記しきい値よりさらに大きい値まで増加させるための新しいスレッドの生成に応答して前記少なくとも一つのプロセッシング回路に提供される性能レベルを低めるように構成されることを特徴とする請求項1に記載の同時多重スレッディングプロセッサ。
- 前記性能レベル制御回路は、前記SMTプロセッサによって現在動作しているスレッドの数が複数の上昇するしきい値の各々を超える時に前記少なくとも一つのプロセッシング回路の性能レベルを複数の下降する性能レベルの一つに低めるように構成されることを特徴とする請求項2に記載の同時多重スレッディングプロセッサ。
- 前記性能レベル制御回路は、第1プロセッシング回路に対しては第1性能レベルを維持するが、しきい値より小さいか、または同じ値から前記しきい値よりさらに大きい値まで増加する前記SMTプロセッサによって現在動作しているスレッドの数に応答して第2プロセッシング回路に前記第1性能レベルより低い第2性能レベルを提供するように構成されることを特徴とする請求項2に記載の同時多重スレッディングプロセッサ。
- 同時多重スレッディング(SMT)プロセッサにおいて、
前記SMTプロセッサによって現在動作しているスレッドの数に基づいて前記SMTプロセッサ内のプロセッシング回路に性能レベルを提供するように構成される性能レベル制御回路を備えることを特徴とする同時多重スレッディングプロセッサ。 - 前記性能レベル制御回路は、新しい数の動作するスレッドを提供するために新しいスレッドの生成に応答して前記SMTプロセッサによって現在動作しているスレッドの数を増加させるように構成され、また前記SMTプロセッサによって動作するスレッドの前記新しい数に基づいて性能レベルを前記プロセッシング回路に提供するように構成されることを特徴とする請求項17に記載の同時多重スレッディングプロセッサ。
- 前記性能レベル制御回路は、前記SMTプロセッサによって現在動作しているスレッドの数がしきい値より小さいか、または同じである時に前記プロセッシング回路に提供される前記性能レベルを第1性能レベルに高めるように構成され、前記SMTプロセッサによって現在動作しているスレッドの数が前記しきい値を超える時には前記プロセッシング回路に提供される前記性能レベルを前記第1性能レベルより低い第2性能レベルに低めるように構成されることを特徴とする請求項17に記載の同時多重スレッディングプロセッサ。
- 前記性能レベル制御回路は、第1プロセッシング回路に対しては前記第1性能レベルを維持するが、しきい値より小さいか、または同じ値から前記しきい値よりさらに大きい値まで増加する前記SMTプロセッサによって現在動作しているスレッドの数に応答して第2プロセッシング回路に前記第1性能レベルより低い第2性能レベルを提供するように構成されることを特徴とする請求項19に記載の同時多重スレッディングプロセッサ。
- 前記プロセッシング回路は、フローティングポイントユニット及びデータキャッシュメモリのうち少なくとも一つを備えることを特徴とする請求項17に記載の同時多重スレッディングプロセッサ。
- 前記プロセッシング回路は、前記SMTプロセッサによって現在動作しているスレッドの数がしきい値より小さいか、または同じである時に第1性能レベルで動作するように構成され、前記SMTプロセッサによって現在動作しているスレッドの数が前記しきい値より大きい時には第2性能レベルで動作するように構成されることを特徴とする請求項17に記載の同時多重スレッディングプロセッサ。
- 同時多重スレッディング(SMT)プロセッサにおいて、
スレッドが生成される時に前記SMTプロセッサで動作するスレッドに前記SMTプロセッサと関連したプロセッシング回路を割当てるスレッド管理回路と、
少なくとも一つのしきい値と比較されて前記SMTプロセッサによって現在動作しているスレッドの数に基づいて複数の性能レベルの一つを前記プロセッシング回路に提供する性能レベル制御回路と、を備えることを特徴とする同時多重スレッディングプロセッサ。 - 前記少なくとも一つのしきい値は、前記SMTプロセッサによって動作するスレッドの数であることを特徴とする請求項23に記載の同時多重スレッディングプロセッサ。
- 前記性能レベル制御回路は、前記SMTプロセッサによって現在動作しているスレッドの数が前記少なくとも一つのしきい値より小さいか、または同じである時に前記プロセッシング回路に提供される性能レベルを第1性能レベルに高め、前記SMTプロセッサによって現在動作しているスレッドの数が前記少なくとも一つのしきい値を超える時には前記プロセッシング回路に提供される前記性能レベルを前記第1性能レベルより低い第2性能レベルに低めることを特徴とする請求項23に記載の同時多重スレッディングプロセッサ。
- 前記性能レベル制御回路は、前記少なくとも一つのしきい値より小さいか、または同じ値から前記少なくとも一つのしきい値よりさらに大きい値まで前記SMTプロセッサによって現在動作しているスレッドの数を増加させるために新しいスレッドの生成に応答して前記プロセッシング回路に提供される性能レベルを低めるように構成されることを特徴とする請求項23に記載の同時多重スレッディングプロセッサ。
- 前記性能レベル制御回路は、前記SMTプロセッサによって現在動作しているスレッドの数が複数の上昇するしきい値の各々を超える時に前記プロセッシング回路に提供される前記性能レベルを複数の下降する性能レベルの一つに低めるように構成されることを特徴とする請求項22に記載の同時多重スレッディングプロセッサ。
- 前記性能レベル制御回路は、第1プロセッシング回路に対しては第1性能レベルを維持するが、前記少なくとも一つのしきい値より小さいか、または同じ値から前記少なくとも一つのしきい値よりさらに大きい値まで前記SMTプロセッサによって現在動作しているスレッドの数に応答して第2プロセッシング回路に前記第1性能レベルより低い第2性能レベルを提供するように構成されることを特徴とする請求項23に記載の同時多重スレッディングプロセッサ。
- SMTプロセッサと関連するキャッシュメモリにおいて、
タグメモリと、
前記SMTプロセッサによって現在動作しているスレッドの数に基づいて前記タグメモリと同時にアクセスされるか、または順次にアクセスされるデータメモリと、を備えることを特徴とするキャッシュメモリ。 - 前記タグメモリと前記データメモリとは、しきい値より小さいか、または同じである前記SMTプロセッサによって現在動作しているスレッドの数に応答して同時にアクセスされることを特徴とする請求項29に記載のキャッシュメモリ。
- 前記データメモリは、しきい値より大きい前記SMTプロセッサによって現在動作しているスレッドの数に応答して前記タグメモリでのヒットに応答してアクセスされることを特徴とする請求項29に記載のキャッシュメモリ。
- SMTプロセッサを動作させる方法において、
前記SMTプロセッサによって現在動作しているスレッドの数に基づいて少なくとも一つのプロセッシング回路に性能レベルを提供する段階を備えることを特徴とする方法。 - 前記提供する段階は、
前記少なくとも一つのプロセッシング回路に前記性能レベルを提供するために、前記SMTプロセッサによって現在動作しているスレッドの数としきい値とを比較する段階が先行することを特徴とする請求項32に記載の方法。 - 前記比較する段階は、
前記SMTプロセッサで始まる新しいスレッドに応答して前記SMTプロセッサによって現在動作しているスレッドの数を増加させる段階と、
前記SMTプロセッサで終結されるスレッドに応答してSMTプロセッサによって現在動作しているスレッドの数を減少させる段階とが先行することを特徴とする請求項32に記載の方法。 - 前記提供する段階は、
前記SMTプロセッサによって現在動作しているスレッドの数が前記しきい値より小さいか、または同じであれば、第1性能レベルを前記少なくとも一つのプロセッシング回路に提供する段階と、
前記SMTプロセッサによって現在動作しているスレッドの数が前記しきい値を超えれば、前記第1性能レベルより低い第2性能レベルを前記少なくとも一つのプロセッシング回路に提供する段階と、を備えることを特徴とする請求項34に記載の方法。 - 増加する追加的なしきい値を超えるように前記SMTプロセッサによって現在動作しているスレッドの数を増加させる新しいスレッドと関連したプロセッシング回路に対する性能レベルをさらに低める段階をさらに備えることを特徴とする請求項35に記載の方法。
- SMTプロセッサを動作させるコンピュータプログラム製品において、
内部に具現されたコンピュータ読出し可能なプログラムコードを有するコンピュータ読出し可能媒体を備え、
前記コンピュータプログラム製品は、前記SMTプロセッサによって現在動作しているスレッドの数に基づいて前記SMTプロセッサ内の少なくとも一つのプロセッシング回路に性能レベルを提供するように構成されるコンピュータ読出し可能プログラムコードを備えることを特徴とするコンピュータプログラム製品。 - 前記少なくとも一つのプロセッシング回路に前記性能レベルを提供するために前記SMTプロセッサによって現在動作しているスレッドの数としきい値とを比較するように構成されるコンピュータ読出し可能プログラムコードをさらに備えることを特徴とする請求項37に記載のコンピュータプログラム製品。
- 前記SMTプロセッサで始まる新しいスレッドに応答して前記SMTプロセッサによって現在動作しているスレッドの数を増加させるコンピュータ読出し可能プログラムコードと、
前記SMTプロセッサで終結されるスレッドに応答して前記SMTプロセッサによって現在動作しているスレッドの数を減少させるコンピュータ読出し可能プログラムコードと、をさらに備えることを特徴とする請求項37に記載のコンピュータプログラム製品。 - 前記コンピュータ読出し可能プログラムコードは、
前記SMTプロセッサによって現在動作しているスレッドの数が前記しきい値より小さいか、または同じであれば、第1性能レベルを前記少なくとも一つのプロセッシング回路に提供するように構成されるコンピュータ読出し可能プログラムコードと、
前記SMTプロセッサによって現在動作しているスレッドの数が前記しきい値を超えれば、前記第1性能レベルより低い第2性能レベルを前記少なくとも一つのプロセッシング回路に提供するように構成されるコンピュータ読出し可能プログラムコードと、を備えることを特徴とする請求項37に記載のコンピュータプログラム製品。 - 増加する追加的なしきい値を超えるように前記SMTプロセッサによって現在動作しているスレッドの数を増加させる新しいスレッドと関連したプロセッシング回路に対する性能レベルをさらに低めるように構成されるコンピュータ読出し可能プログラムコードをさらに備えることを特徴とする請求項38に記載のコンピュータプログラム製品。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR20030010759 | 2003-02-20 | ||
US10/631,601 US7152170B2 (en) | 2003-02-20 | 2003-07-31 | Simultaneous multi-threading processor circuits and computer program products configured to operate at different performance levels based on a number of operating threads and methods of operating |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004252987A true JP2004252987A (ja) | 2004-09-09 |
JP4439288B2 JP4439288B2 (ja) | 2010-03-24 |
Family
ID=32044744
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004043969A Expired - Lifetime JP4439288B2 (ja) | 2003-02-20 | 2004-02-20 | 同時多重スレッディングプロセッサ、動作するスレッドの数に基づいて相異なる性能レベルで動作するように構成されるコンピュータプログラム格納媒体及びこれらを動作させる方法 |
Country Status (5)
Country | Link |
---|---|
JP (1) | JP4439288B2 (ja) |
KR (1) | KR100594256B1 (ja) |
CN (1) | CN100394381C (ja) |
GB (1) | GB2398660B (ja) |
TW (1) | TWI261198B (ja) |
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---|---|
GB2398660B (en) | 2005-09-07 |
GB0403738D0 (en) | 2004-03-24 |
CN1534463A (zh) | 2004-10-06 |
KR20040075287A (ko) | 2004-08-27 |
KR100594256B1 (ko) | 2006-06-30 |
CN100394381C (zh) | 2008-06-11 |
TWI261198B (en) | 2006-09-01 |
GB2398660A (en) | 2004-08-25 |
JP4439288B2 (ja) | 2010-03-24 |
TW200421180A (en) | 2004-10-16 |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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