JP2004235560A - Dielectric memory and its manufacturing method - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To form a highly reliable memory cell contact and realize fining of a memory cell in a ferrodielectric memory using a hydrogen barrier. <P>SOLUTION: The memory has a capacitive element (14) formed of a lower electrode (6), a capacitor insulating film (7) and an upper electrode (8) formed one by from below on a semiconductor substrate (13). At least an upper part of the capacitive element (14) is coated with a hydrogen barrier film (9). A memory cell contact (11) electrically connecting a wiring (12) which is an upper layer of the capacitive element (14) and a semiconductor substrate (13) or a conductive layer which is a lower layer of the capacitive element (14) is formed in contact with the hydrogen barrier film (9). Thereby, deterioration of characteristics of the dielectric memory is prevented by the hydrogen barrier film (9) and fining of a cell is realized. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、誘電体材料を使用する強誘電体メモリや高誘電体メモリに関し、特に誘電体特性を維持するために誘電体キャパシタを被覆する水素バリア膜を有する構造において、セル微細化が可能な強誘電体メモリや高誘電体メモリ装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
強誘電体メモリの開発は、スタック型構造を使用した２５６ｋｂｉｔ〜４Ｍｂｉｔの大容量のものが開発の中心となってきている。このスタック型の強誘電体メモリを実現するためには、集積度の大幅な向上、即ち微細化が不可欠であり、強誘電体キャパシタを形成する工程とトランジスタを形成する工程及び配線工程を形成する工程とのプロセス上の整合を得ることが重要となる。それは、例えば化学蒸着法によりタングステンを埋め込んでコンタクトを形成とする技術（Ｗ−ＣＶＤ）またはトランジスタの特性回復のために行われる水素シンタなどに代表されるように、一般に還元性雰囲気で処理されることの多い半導体プロセスにおいて、強誘電体キャパシタがいかに還元されずにその分極特性を維持するかということである。
【０００３】
従来の技術では、水素バリア膜を用いて強誘電体キャパシタを被覆する技術が用いられている（例えば、下記特許文献１）。これはＡｌ２Ｏ３に代表される水素バリア膜により強誘電体キャパシタ形成以降の半導体プロセス中に発生する水素の拡散を遮蔽し、強誘電体の分極量の劣化を防止している。水素バリア膜の被覆構造については、強誘電体キャパシタの上下左右を完全に被覆する構造の効果が最も大きい。以上により水素による強誘電体キャパシタの分極特性の劣化を防止し、高集積強誘電体メモリあるいは高誘電体メモリを実現している。
【０００４】
以下、従来の上述した強誘電体メモリの容量素子部の強誘電体キャパシタ構造について、図面を参照しながら説明する。
【０００５】
図９は従来例の強誘電体メモリのビット線方向の要部断面図であり、紙面垂直方向にセルプレートが配置されている。半導体基板１３上に素子分離絶縁膜（ＳＴＩ）領域１で分離された不純物拡散層２上にメモリセルトランジスタ３が形成されている。その上に、第１の層間絶縁膜４上に強誘電体キャパシタ１４が形成され、その強誘電体キャパシタ１４を被覆して第２の層間絶縁膜１０が形成され、その上に配線１２が形成されている。
【０００６】
強誘電体キャパシタ１４は下部電極６、強誘電体膜からなる容量絶縁膜７、上部電極８から構成されている。下部電極６は、メモリセルトランジスタが形成されている半導体基板１３に第１のコンタクトプラグ５（ストレージノードコンタクト）を介して接続されている。強誘電体キャパシタ１４は水素バリア膜９で被覆された構造となっており、この場合は２本のセルプレートを１つの単位として被覆されている。またビット線とメモリセルトランジスタを接続する第２のコンタクトプラグ（ビット線コンタクト、またはメモリセルコンタクト）１１が水素バリア膜間のスペースを層間絶縁膜を貫通して形成されている。
【０００７】
本構造では、水素バリア膜９で強誘電体キャパシタ１４を被覆することにより、強誘電体キャパシタ１４形成以降における還元性雰囲気による処理を行っても、水素の強誘電体キャパシタ１４への拡散を防ぐことができ、強誘電体の分極特性の劣化を防止することできる。
【０００８】
【特許文献１】
特開平１１−８３５５号公報
【０００９】
【発明が解決しようとする課題】
しかしながら、前記従来例では、水素バリア膜を新たに配置することで、メモリセルサイズの増大を招くことになった。図９を上部から見た平面に、更に水素バリア膜の有無によるメモリセルの大きさがどのように変わるか示したイメージを図１０に示した。このメモリセルはビット線を誘電体キャパシタ上に置く構造であり、誘電体キャパシタ１４間を貫通してトランジスタ（Ｔｒ）のソース、ドレイン領域にビット線コンタクト１１が形成されている。そのため、水素バリア膜９を配置した場合は、水素バリア膜９とキャパシタ１４、及びビット線コンタクト１１と水素バリア膜９とのリソグラフィの双方のマスク合わせ余裕（水素バリアと直交する方向、紙面ス縦方向）を見込んだ分だけセルサイズが大きくなり、微細化に不利である。
【００１０】
本発明は、前記従来の問題を解決するため、誘電体メモリの特性を維持しつつ、高集積可能な強誘電体メモリ、高誘電体メモリを実現するための容量素子及びその製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
前記目的を達成するため、本発明の誘電体メモリは、半導体基板上に下方より順に形成された下部電極、容量絶縁膜および上部電極からなる容量素子を有する誘電体メモリにおいて、
前記容量素子は水素バリア膜により少なくともその上部を被覆されており、
前記誘電体メモリのセル領域内における前記容量素子より上層の配線と前記容量素子より下層の半導体基板または導電層を電気的に接続するメモリセルコンタクトが、前記水素バリア膜に接触して形成されていることを特徴とする。
【００１２】
本発明の第１番目の誘電体メモリの製造方法は、半導体基板上に下方より順に形成された下部電極、容量絶縁膜および上部電極からなる容量素子を被覆するように水素バリア膜を形成し、
前記半導体基板上の全面に絶縁膜を形成し、
前記容量素子を含む誘電体メモリセル領域内において、前記水素バリア膜がＳＡＣのストッパ膜となるように、前記絶縁膜中に前記半導体基板に達する開口部を設け、
前記開口部内にコンタクトプラグを形成することを特徴とする。
【００１３】
本発明の第２番目の誘電体メモリの製造方法は、半導体基板上に下方より順に形成された下部電極、容量絶縁膜および上部電極からなる容量素子を被覆するように、前記半導体基板上の全面に水素バリア膜を形成し、
前記半導体基板上の全面に絶縁膜を形成し、
前記容量素子を含む誘電体メモリセル領域内において、前記絶縁膜及び前記水素バリア膜を貫通して前記半導体基板に達する開口部を設け、
前記開口部内にコンタクトプラグを形成することを特徴とする。
【００１４】
【発明の実施の形態】
本発明の誘電体メモリは、容量素子は水素バリア膜により少なくともその上部を被覆されており、誘電体メモリのセル領域内における容量素子より上層の配線と容量素子より下層の半導体基板または導電層を電気的に接続するプラグが充填されたメモリセルコンタクトが、水素バリア膜に接触して形成されている。これにより、水素バリア膜により誘電体メモリの特性劣化を防止するとともに、セルの微細化を実現することができる。
【００１５】
本発明の誘電体メモリにおいて、前記メモリセルコンタクトが、前記水素バリア膜をＳＡＣ（Ｓｅｌｆ Ａｌｉｇｎ Ｃｏｎｔａｃｔの略称）のストッパ膜として自己整合的に形成されていることが好ましい。前記ＳＡＣは、自己整合的に形成されたコンタクトであり、一般的にトランジスタにコンタクトを形成する際に、ゲート電極ｐＳｉのサイドウォールをストッパ膜として利用し、サイドウォールと不純物拡散層にまたがるようにコンタクトを形成して、トランジスタ間のピッチを詰める微細化技術として利用される。本発明は、そのストッパ膜を上層の水素バリア膜で使用している。これにより、水素バリア膜により誘電体メモリの特性劣化を防止するとともに、工程数としてより簡単にセルの微細化を実現することができる。
【００１６】
また、本発明の誘電体メモリにおいて、前記メモリセルコンタクトの上面の断面積が、前記誘電体メモリセル領域外におけるコンタクトの上面の断面積より大きいことが好ましい。これにより、上述の効果に加え、メモリセルコンタクトの歩留を向上させることができる。
【００１７】
また、本発明の誘電体メモリにおいて、前記メモリセルコンタクトは、該メモリセルコンタクトが前記水素バリア膜に対して自己整合的に形成される部分において、前記水素バリア膜の延びる長辺方向よりも前記水素バリア膜の延びる長辺方向と直交する短辺方向においてより長い形状を有することが好ましい。これにより、上述の効果に加え、セルサイズの増大を招くことなく、メモリセルコンタクトの歩留を向上させることができる。
【００１８】
また、本発明の誘電体メモリにおいて、前記メモリセルコンタクトは、前記水素バリア膜を貫通して形成されていることが好ましい。これにより水素バリア膜により誘電体メモリの特性劣化を防止するとともに、セルの微細化を実現することができる。
【００１９】
また、本発明の誘電体メモリにおいて、前記メモリセルコンタクトは、前記容量素子より下層の導電層を介してさらに前記半導体基板に電気的に接続されたスタックコンタクトであることが好ましい。これにより、上述の効果に加え、メモリセルコンタクトの歩留を向上させることができる。
【００２０】
また、本発明の誘電体メモリにおいて、前記水素バリア膜は、金属元素を含む絶縁膜または窒化物であることが好ましい。
【００２１】
また、本発明の第１番目の製造方法によれば、水素バリア膜により誘電体メモリの特性劣化を防止するとともに、セルの微細化を実現することができる。また、本発明の誘電体メモリの製造方法において、前記絶縁膜中に開口部を設ける工程は、フッ素元素を少なくとも一部に含むガスを用いたドライエッチ法を用いることが好ましい。これにより水素バリア膜に影響を与えることなく、メモリセルコンタクトを形成することができる。
【００２２】
また、本発明の第２の製造方法によれば、水素バリア膜により誘電体メモリの特性劣化を防止するとともに、セルの微細化を実現することができる。
【００２３】
以下、本発明の実施の形態について、図面を参照して説明する。
【００２４】
（第１の実施形態）
図１は、水素バリア膜９をＳＡＣのストッパ膜とした誘電体メモリの第１の実施形態における要部断面図である。半導体基板１３上にＳＴＩ領域１で分離された不純物拡散層２上にメモリセルトランジスタ３が形成されている。その上に、第１の層間絶縁膜４（例えばＳｉＯ２膜、膜厚：５００ｎｍ）上に強誘電体キャパシタ１４が形成され、その強誘電体キャパシタ１４を被覆して第２の層間絶縁膜１０（キャパシタ上で膜厚：２５０ｎｍ）が形成され、その上に配線１２（例えばＡＬ／ＴｉＮ／Ｔｉ＝５００／２０／１０ｎｍ（膜厚））が形成されている。強誘電体キャパシタ１４は下部電極６（例えばＰｔ膜厚：１００ｎｍ）、強誘電体膜（例えばＳＢＴ（一例としてＳｒＢｉ２Ｔａ２Ｏ９）膜厚：１００ｎｍ）からなる容量絶縁膜７、上部電極８（例えばＰｔ膜厚：５０ｎｍ）から構成されており、下部電極６は、メモリセルトランジスタ３が形成されている半導体基板１３に第１のコンタクトプラグ（ストレージノードコンタクト）５（例えばＷ膜）を介して接続されている。更に強誘電体キャパシタは、水素バリア膜９（例えばＡｌ２Ｏ３膜、膜厚：２０ｎｍ）で被覆された構造となっている。配線１２と半導体基板の不純物拡散層２を接続する第２のコンタクトプラグ（ビット線コンタクト、またはメモリセルコンタクト）１１（例えばＷ膜）は水素バリア膜９をストッパ膜として自己整合的に形成されている。図１では、リソグラフィー（以下「リソ」という。）設備の能力範囲内で重ね合わせがずれた様子を示しており、第２のコンタクトプラグ１１は少なくともどちらか一方の水素バリア膜と接触している。
【００２５】
この構造では、水素バリア膜９を形成する際にはコンタクトプラグ１１が水素バリア９膜間のスペースをリソの重ね合わせ余裕を見込んで踏み外さない程度に最低必要なスペースを空ければよく、従来例よりセルサイズを小さくすることができる。例えば、リソの直接重ね合わせ余裕が０．２μｍの設備があれば、従来例では、少なくとも隣接する水素バリア間が、０．２μｍ＋コンタクトプラグの大きさ（０．３μｍ）＋０．２μｍ＝０．５μｍ必要だったものが、本構造では、水素バリア間が重ね合わせ余裕の０．２μｍのみを見積もればよいことになり、少なくともこの方向に０．３μｍ小さくすることができる。
【００２６】
以上の構造により、水素バリア膜で強誘電体キャパシタを被覆することにより、強誘電体キャパシタ形成以降における還元性雰囲気による処理を行っても、水素の強誘電体キャパシタへの拡散を防ぎ、強誘電体の分極特性の劣化を防止することできる。また、新たに水素バリア膜を配置しても、セルサイズの増大を招くことがなく、高集積な誘電体メモリを実現することができる。
【００２７】
（第２の実施形態）
図２は、水素バリア膜９をＳＡＣのストッパ膜とした誘電体メモリの第２の実施形態の要部断面図である。各層の膜厚は実施形態１と同様であるので省略する。半導体基板１３上にＳＴＩ領域１で分離された不純物拡散層２上にメモリセルトランジスタ３が形成されている。その上に、第１の層間絶縁膜４（例えばＳｉＯ２膜）上に強誘電体キャパシタ１４が形成され、その強誘電体キャパシタ１４を被覆して第２の層間絶縁膜１０が形成され、その上に配線１２（例えばＡＬ／ＴｉＮ／Ｔｉ）が形成されている。強誘電体キャパシタ１４は下部電極６（例えばＰｔ）、強誘電体膜（例えばＳＢＴ）からなる容量絶縁膜７、上部電極８（例えばＰｔ）から構成されており、下部電極６は、メモリセルトランジスタ３が形成されている半導体基板１３に第１のコンタクトプラグ５（例えばＷ膜）を介して接続されている。更に強誘電体キャパシタ１４は水素バリア膜９（例えばＡｌ２Ｏ３膜）で被覆された構造となっている。配線１２と半導体基板の不純物拡散層２を接続する第２のコンタクトプラグ１１（例えばＷ膜）は、トップ径を大きくされ、水素バリア膜９をストッパ膜として自己整合的に形成されている。
【００２８】
またメモリセル部と周辺回路部を比較すると、メモリセル部の誘電体キャパシタをＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）法によって平坦化しても、グローバル段差が発生するため（図中矢印部）、メモリセル部の基板からの層間絶縁膜がメモリセル外のそれにくらべて厚くなる。この際に隣接する水素バリア間のスペースをメモリセル領域以外の周辺回路部のコンタクトプラグ１５と同じ大きさに設定すると、メモリセルのコンタクトプラグ１１はリソグラフィーのレチクル寸法を大きくすることで、トップのみ大きく、ボトムは周辺コンタクトと同じ面積を持つ構造が可能である。すなわち、基本的には周辺回路部のコンタクトプラグと同様のステップカバレッジあるいは埋め込み形状を得る程度に大きくすれば良いが、全体の歩留に大きく影響するメモリセル部のビット不良を抑制するために、周辺回路部より埋め込み形状を良化させる程度に更に大きくすることも可能である。しかし、周辺回路部が０．２５μｍに対して、メモリセル部０．３５μｍと０．１μｍ程度大きくするのが実用的である。この構造により、上述したセルサイズを小さくする効果に加え、特にアスペクト比が厳しくなるメモリセルコンタクトのトップ径を大きくすることにより、例えばＷの埋め込み特性が向上し、メモリセルコンタクト歩留を向上させることができる。
【００２９】
（第３の実施形態）
図３は、水素バリア膜をＳＡＣのストッパ膜とした誘電体メモリ（図２）を上方から見た場合の平面図を示している。コンタクトプラグ５上に下部電極６及び強誘電体膜、上部電極８から強誘電体キャパシタを被覆して水素バリア膜９が形成されている。配線と半導体基板の不純物拡散層を接続する第２のコンタクトプラグ１１は、トップ径を水素バリアと直行する方向に大きく延長されて、水素バリア膜をストッパ膜として自己整合的に形成されている。この第２のコンタクトプラグを長方形状にしてもセルサイズの増大を招くことなく、メモリセルコンタクトのトップ径のみ大きくすることが容易である。
【００３０】
（第４の実施形態）
図４は、メモリセルコンタクトプラグ１１が水素バリア膜９を貫通する構造の誘電体メモリの実施形態の要部断面図である。各層の膜厚は実施形態１と同様であるので省略する。半導体基板１３上にＳＴＩ領域１で分離された不純物拡散層２上にメモリセルトランジスタ３が形成されている。その上に、第１の層間絶縁膜４（例えばＳｉＯ２膜）上に強誘電体キャパシタ１４が形成され、その強誘電体キャパシタを被覆して第２の層間絶縁膜１０が形成され、その上に配線１２（例えばＡＬ／ＴｉＮ／Ｔｉ）が形成されている。強誘電体キャパシタ１４は下部電極６（例えばＰｔ）、強誘電体膜（例えばＳＢＴ）からなる容量絶縁膜７、上部電極８（例えばＰｔ）から構成されており、下部電極６は、メモリセルトランジスタが形成されている半導体基板に第１のコンタクトプラグ５（例えばＷ膜）を介して接続されている。更に強誘電体キャパシタは水素バリア膜９（例えばＡｌ２Ｏ３膜）で被覆された構造となっている。配線１２と半導体基板の不純物拡散層２を接続する第２のコンタクトプラグ１１（例えばＷ膜）は、水素バリア膜９を貫通して形成されている。
【００３１】
この構造では、上述した効果に加え、水素バリア膜９はパターニングされている必要がないか、あるいはメモリセル領域にのみ水素バリア膜９が一面に残される程度にパターニングされていればよいために、工程数を少なくするあるいは精度の高いパターニングが必要とされないなど集積化が容易になる効果がある。
【００３２】
（第５の実施形態）
図５は、メモリセルコンタクトプラグ１１が水素バリア膜９をＳＡＣのストッパ膜とした構造で、かつスタックコンタクトとなっている誘電体メモリの実施形態の要部断面図である。各層の膜厚は実施形態１と同様であるので省略する。半導体基板１３上にＳＴＩ領域１で分離された不純物拡散層２上にメモリセルトランジスタ３が形成されている。その上に、第１の層間絶縁膜４（例えばＳｉＯ２膜）上に強誘電体キャパシタ１４が形成され、その強誘電体キャパシタ１４を被覆して第２の層間絶縁膜１０が形成され、その上に配線１２（例えばＡＬ／ＴｉＮ／Ｔｉ）が形成されている。強誘電体キャパシタ１４は下部電極６（例えばＰｔ）、強誘電体膜（例えばＳＢＴ）からなる容量絶縁膜７、上部電極８（例えばＰｔ）から構成されており、下部電極６は、メモリセルトランジスタが形成されている半導体基板に第１のコンタクトプラグ５（例えばＷ膜）を介して接続されている。更に強誘電体キャパシタ１４は水素バリア膜９（例えばＡｌ２Ｏ３膜）で被覆された構造となっている。配線１２と半導体基板の不純物拡散層２を電気的に接続する第２のコンタクトプラグ１１（例えばＷ膜）は、水素バリア膜をＳＡＣのストッパ膜として形成されており、直接半導体基板には接続されずに、下層の導電層（この場合は下部電極６と第１のコンタクトプラグ６を利用）を介して電気的に接続されている。
【００３３】
この構造では、上述した効果に加え、メモリセルコンタクトのアスペクト比を小さくすることができ、コンタクト歩留を向上させる効果をもつ。
【００３４】
（第６の実施形態）
図６は、メモリセルコンタクトプラグ１１が水素バリア膜９を貫通した構造で、かつスタックコンタクトとなっている誘電体メモリの実施形態の要部断面図である。各層の膜厚は実施形態１と同様であるので省略する。半導体基板１３上にＳＴＩ領域１で分離された不純物拡散層２上にメモリセルトランジスタ３が形成されている。その上に、第１の層間絶縁膜４（例えばＳｉＯ２膜）上に強誘電体キャパシタ１４が形成され、その強誘電体キャパシタ１４を被覆して第２の層間絶縁膜１０が形成され、その上に配線１２（例えばＡＬ／ＴｉＮ／Ｔｉ）が形成されている。強誘電体キャパシタ１４は下部電極６（例えばＰｔ）、強誘電体膜（例えばＳＢＴ）からなる容量絶縁膜７、上部電極８（例えばＰｔ）から構成されており、下部電極６は、メモリセルトランジスタ３が形成されている半導体基板１３に第１のコンタクトプラグ５（例えばＷ膜）を介して接続されている。更に強誘電体キャパシタ１４は水素バリア膜９（例えばＡｌ２Ｏ３膜）で被覆された構造となっている。配線１２と半導体基板１３の不純物拡散層２を電気的に接続する第２のコンタクトプラグ１１（例えばＷ膜）は、水素バリア膜９を貫通して形成されており、直接半導体基板１３には接続されずに、下層の導電層（この場合は下部電極６と第１のコンタクトプラグ６を利用）を介して電気的に接続されている。
【００３５】
この構造でも、前記した効果に加え、メモリセルコンタクトのアスペクト比を小さくすることができ、コンタクト歩留を向上させる効果をもつ。
【００３６】
以上に示した水素バリア膜は、金属元素を含むか、または窒化物であることが好ましい。例えば、Ａｌ２Ｏ３ ，ＴｉＡｌＯ，ＳｉＮ，ＴａＯ，ＴｉＯ，ＴｉＡｌＮ，ＴａＡｌＮなどを使用することにより、水素による強誘電体キャパシタ特性の劣化を抑制することができる。
【００３７】
（第７の実施形態）
図７（ａ）では、ＳＴＩ領域１で分離された不純物拡散層２を含む半導体基板１３上にメモリセルトランジスタ３が形成されている。各層の膜厚は実施形態１と同様であるので省略する。メモリセルトランジスタ３の上に第１の層間絶縁膜４（例えばＢ，Ｐなどが添加されたＳｉＯ２、通称ＢＰＳＧ）２上に基板と強誘電体キャパシタ１４の下部電極６を電気的に接続する第１のコンタクトプラグ５（Ｗ、Ｐｏｌｙ Ｓｉ）が形成されている。その上に強誘電体膜の結晶成長を促進する膜（Ｐｔ）と酸素バリア層（ＩｒＯ／Ｉｒ／ＴｉＡｌＮ）からなる導電膜を積層し、所望のマスクを用いて第１のコンタクトプラグ５が被覆されるように下部電極６を形成され、同様に下部電極６が被覆されるようにパターニングして強誘電体膜からなる容量絶縁膜７及び上部電極８を形成され、強誘電体キャパシタを構成している。次に図７（ｂ）に示すように、全面に水素バリア膜９を成膜した後に、所望のマスクを用いて強誘電体キャパシタが被覆されるように水素バリア膜がパターニングされている。ここでの水素バリア膜は、メモリセルのセルプレート間の後に第２のコンタクト（メモリセルコンタクト）が形成される領域を開口していればよい。次に図７（ｃ）に示すように、全面に第２の層間絶縁膜１０を形成した後に、ＣＭＰなどで平坦化され、所望のマスクを用いてメモリセルトランジスタの不純物拡散層に接続される第２のコンタクト（メモリセルコンタクト）１１を形成する。この際にメモリセルコンタクト１１は水素バリア膜間のスペースがリソの重ね合わせ余裕を考慮に入れた分のみに極力狭められているために、一部が水素バリア膜に接触する形で形成される（ＳＡＣ構造）。最後に図７（ｄ）に示すように、配線１２が形成されて誘電体メモリが完成する。
【００３８】
以上の製造方法により、水素バリア膜で強誘電体キャパシタを被覆することにより、強誘電体キャパシタ形成以降における還元性雰囲気による処理を行っても、水素の強誘電体キャパシタへの拡散を防ぎ、強誘電体の分極特性の劣化を防止することできるとともに、新たに水素バリア膜を配置しても、セルサイズの増大を招くことがなく、高集積な誘電体メモリを製造することができる。
【００３９】
前記図７（ｃ）において、メモリセルコンタクトを開口する方法がフッ素元素を少なくとも一部に含むガスを用いたドライエッチであることが好ましい。具体的には、ＣＦ４ ，ＣＨＦ３ ，Ｃ４Ｆ８ ，Ｃ５Ｆ８ ，ＣＨ２Ｆ２などを利用するとよい。
【００４０】
これらのガスを使用することにより、通常層間絶縁膜に使用されるＳｉＯ２膜と緻密な膜である水素バリア膜とのエッチング選択比を大きく設定することができ、水素バリア膜をエッチングするなどの影響が無くＳＡＣ構造が実現できる。
【００４１】
（第８の実施形態）
図８（ａ）では、ＳＴＩ領域１で分離された不純物拡散層２を含む半導体基板上にメモリセルトランジスタ３が形成されている。各層の膜厚は実施形態１と同様であるので省略する。メモリセルトランジスタ３の上に第１の層間絶縁膜４（例えばＢ，Ｐなどが添加されたＳｉＯ２、通称ＢＰＳＧ）２上に基板と強誘電体キャパシタの下部電極６を電気的に接続する第１のコンタクトプラグ５（Ｗ、Ｐｏｌｙ Ｓｉ）が形成されている。その上に強誘電体膜の結晶成長を促進する膜（Ｐｔ）と酸素バリア層（ＩｒＯ／Ｉｒ／ＴｉＡｌＮ）からなる導電膜を積層し、所望のマスクを用いて第１のコンタクトプラグ５が被覆されるように下部電極６を形成され、同様に下部電極６が被覆されるようにパターニングして強誘電体膜からなる容量絶縁膜７及び上部電極８を形成され、強誘電体キャパシタを構成している。次に図８（ｂ）に示すように、全面に水素バリア膜９を成膜されている。ここでの水素バリア膜は、図示していないがメモリセルアレイ領域を一体としてパターニングされていれば良く、セルプレート間は開口されている必要がない。次に図７（ｃ）に示すように、全面に第２の層間絶縁膜１０を形成した後に、ＣＭＰなどで平坦化され、所望のマスクを用いて第２の層間絶縁膜１０、水素バリア膜９、第１の層間絶縁膜４を貫通してメモリセルトランジスタの不純物拡散層に接続されるビット線コンタクト１１を形成する。最後に図７（ｄ）に示すように、配線１２が形成されて誘電体メモリが完成する。
【００４２】
以上の製造方法により、水素バリア膜で強誘電体キャパシタを被覆することにより、強誘電体キャパシタ形成以降における還元性雰囲気による処理を行っても、水素の強誘電体キャパシタへの拡散を防ぎ、強誘電体の分極特性の劣化を防止することできるとともに、新たに水素バリア膜を配置しても、セルサイズの増大を招くことがなく、高集積な誘電体メモリを製造することができる。
【００４３】
以上の実施形態では、水素バリア膜９が強誘電体キャパシタを直接被覆する構造かつ２本のセルプレートを束ねて被覆する構造としたが、水素バリア膜が強誘電体キャパシタに触れない間接的な構造（例えば強誘電体キャパシタにバファー層を介して水素バリア膜を形成するなど）や１本のセルプレート毎に水素バリア膜で被覆する構造としてもかまわない。
【００４４】
【発明の効果】
以上説明したように、本発明の誘電体メモリ及びその製造方法は、水素バリア膜をＳＡＣのストッパ膜として、あるいは水素バリア膜を貫通してメモリセルコンタクトを形成することにより、リソの合わせ余裕を見込む必要が無いため、水素による強誘電体キャパシタの分極特性の劣化を防止する構造を持ちながら、セルサイズの増大を招くことなく微細化が可能である。更にＳＡＣ構造においては、セルサイズを増加させることなく、メモリセルコンタクトのトップ径を大きくすることが可能であり、コンタクト歩留を向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る水素バリア膜ＳＡＣ型誘電体メモリを示す要部断面図。
【図２】本発明の第２の実施形態に係る水素バリア膜ＳＡＣ型誘電体メモリを示す要部断面図。
【図３】本発明の第３の実施形態に係る水素バリア膜ＳＡＣ型誘電体メモリを示す要部平面図。
【図４】本発明の第４の実施形態に係る水素バリア膜貫通型誘電体メモリを示す要部断面図。
【図５】本発明の第５の実施形態に係る水素バリア膜接続型誘電体メモリを示す要部断面図。
【図６】本発明の第６の実施形態に係る水素バリア膜接続型誘電体メモリを示す要部断面図。
【図７】本発明の第７の実施形態に係る水素バリア膜ＳＡＣ型誘電体メモリの製造方法を示す工程断面図。
【図８】本発明の第８の実施形態に係る水素バリア膜貫通型誘電体メモリの製造方法を示す工程断面図。
【図９】従来例の誘電体メモリを示す要部断面図。
【図１０】従来例の誘電体メモリを示す要部平面図。
【符号の説明】
１ 素子分離絶縁膜（ＳＴＩ）
２ 不純物拡散層
３ メモリセルトランジスタ
４ 第１の層間絶縁膜
５ 第１のコンタクトプラグ（ストレージノードコンタクト）
６ 下部電極
７ 容量絶縁膜
８ 上部電極
９ 水素バリア膜
１０ 第２の層間絶縁膜
１１ 第２のコンタクトプラグ（ビット線コンタクト）
１２ 配線
１３ 半導体基板
１４ 強誘電体キャパシタ
１５ メモリセル領域外の周辺コンタクトプラグ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a ferroelectric memory or a high-dielectric memory using a dielectric material, and in particular, in a structure having a hydrogen barrier film covering a dielectric capacitor in order to maintain dielectric characteristics, cell miniaturization is possible. The present invention relates to a ferroelectric memory and a high-dielectric memory device and a method of manufacturing the same.
[0002]
[Prior art]
The development of ferroelectric memories has been centered on the development of large-capacity memories of 256 kbits to 4 Mbits using a stack type structure. In order to realize this stack type ferroelectric memory, it is essential to greatly improve the degree of integration, that is, miniaturization, and to form a ferroelectric capacitor forming step, a transistor forming step, and a wiring step. It is important to obtain process consistency with the process. It is generally processed in a reducing atmosphere as represented by a technique of forming contacts by embedding tungsten by a chemical vapor deposition method (W-CVD) or a hydrogen sinter performed for restoring the characteristics of a transistor. In a semiconductor process which is often performed, it is how a ferroelectric capacitor maintains its polarization characteristics without being reduced.
[0003]
In a conventional technique, a technique of covering a ferroelectric capacitor using a hydrogen barrier film is used (for example, Patent Document 1 below). This is Al 2 O 3 The diffusion of hydrogen generated during the semiconductor process after the formation of the ferroelectric capacitor is shielded by a hydrogen barrier film typified by (1), thereby preventing the polarization of the ferroelectric from deteriorating. Regarding the coating structure of the hydrogen barrier film, the effect of completely covering the upper, lower, left, and right sides of the ferroelectric capacitor is the largest. As described above, the deterioration of the polarization characteristics of the ferroelectric capacitor due to hydrogen is prevented, and a highly integrated ferroelectric memory or a high dielectric memory is realized.
[0004]
Hereinafter, a conventional ferroelectric capacitor structure of a capacitor element portion of the above-described ferroelectric memory will be described with reference to the drawings.
[0005]
FIG. 9 is a sectional view of a main part of a conventional ferroelectric memory in a bit line direction, in which a cell plate is arranged in a direction perpendicular to the plane of the drawing. A memory cell transistor 3 is formed on an impurity diffusion layer 2 separated by an element isolation insulating film (STI) region 1 on a semiconductor substrate 13. A ferroelectric capacitor 14 is formed on the first interlayer insulating film 4, a second interlayer insulating film 10 is formed to cover the ferroelectric capacitor 14, and a wiring 12 is formed thereon. Have been.
[0006]
The ferroelectric capacitor 14 includes a lower electrode 6, a capacitor insulating film 7 made of a ferroelectric film, and an upper electrode 8. The lower electrode 6 is connected via a first contact plug 5 (storage node contact) to a semiconductor substrate 13 on which a memory cell transistor is formed. The ferroelectric capacitor 14 has a structure in which the ferroelectric capacitor 14 is covered with the hydrogen barrier film 9. In this case, the ferroelectric capacitor 14 is covered with two cell plates as one unit. Further, a second contact plug (bit line contact or memory cell contact) 11 for connecting the bit line and the memory cell transistor is formed so as to penetrate the space between the hydrogen barrier films through the interlayer insulating film.
[0007]
In this structure, the ferroelectric capacitor 14 is covered with the hydrogen barrier film 9 to prevent diffusion of hydrogen into the ferroelectric capacitor 14 even when a process is performed in a reducing atmosphere after the ferroelectric capacitor 14 is formed. This can prevent the polarization characteristics of the ferroelectric from deteriorating.
[0008]
[Patent Document 1]
JP-A-11-8355
[0009]
[Problems to be solved by the invention]
However, in the conventional example, the arrangement of the hydrogen barrier film newly causes an increase in the size of the memory cell. FIG. 10 shows an image showing how the size of the memory cell changes depending on the presence or absence of the hydrogen barrier film on a plane when FIG. 9 is viewed from above. This memory cell has a structure in which a bit line is placed on a dielectric capacitor, and a bit line contact 11 is formed in the source and drain regions of the transistor (Tr) so as to penetrate between the dielectric capacitors 14. Therefore, when the hydrogen barrier film 9 is disposed, the mask alignment margin for both the lithography of the hydrogen barrier film 9 and the capacitor 14 and the lithography of the bit line contact 11 and the hydrogen barrier film 9 (the direction perpendicular to the hydrogen barrier, the vertical Direction), the cell size is increased by an amount that allows for this, which is disadvantageous for miniaturization.
[0010]
The present invention provides a ferroelectric memory that can be highly integrated while maintaining the characteristics of the dielectric memory, a capacitor element for realizing the high dielectric memory, and a method of manufacturing the same, in order to solve the conventional problem. The purpose is to:
[0011]
[Means for Solving the Problems]
In order to achieve the above object, a dielectric memory of the present invention is a dielectric memory having a lower electrode formed on a semiconductor substrate in order from the bottom, a capacitive insulating film and a capacitive element including an upper electrode,
The capacitive element has at least an upper part covered with a hydrogen barrier film,
A memory cell contact for electrically connecting a wiring above the capacitor and a semiconductor substrate or a conductive layer below the capacitor in a cell region of the dielectric memory is formed in contact with the hydrogen barrier film. It is characterized by having.
[0012]
In the first method of manufacturing a dielectric memory according to the present invention, a hydrogen barrier film is formed so as to cover a capacitive element composed of a lower electrode, a capacitive insulating film, and an upper electrode formed sequentially from below on a semiconductor substrate,
Forming an insulating film on the entire surface of the semiconductor substrate,
In the dielectric memory cell region including the capacitance element, an opening reaching the semiconductor substrate is provided in the insulating film so that the hydrogen barrier film serves as a SAC stopper film;
A contact plug is formed in the opening.
[0013]
According to a second method of manufacturing a dielectric memory of the present invention, the whole surface of the semiconductor substrate is covered so as to cover a capacitive element composed of a lower electrode, a capacitive insulating film, and an upper electrode formed sequentially from below on the semiconductor substrate. To form a hydrogen barrier film,
Forming an insulating film on the entire surface of the semiconductor substrate,
In the dielectric memory cell region including the capacitance element, an opening is provided through the insulating film and the hydrogen barrier film to reach the semiconductor substrate,
A contact plug is formed in the opening.
[0014]
BEST MODE FOR CARRYING OUT THE INVENTION
In the dielectric memory of the present invention, at least the upper portion of the capacitor is covered with a hydrogen barrier film, and a wiring above the capacitor and a semiconductor substrate or conductive layer below the capacitor in the cell region of the dielectric memory are formed. A memory cell contact filled with an electrically connected plug is formed in contact with the hydrogen barrier film. This makes it possible to prevent the characteristics of the dielectric memory from being degraded by the hydrogen barrier film and to realize a finer cell.
[0015]
In the dielectric memory according to the aspect of the invention, it is preferable that the memory cell contact is formed in a self-aligned manner using the hydrogen barrier film as a stopper film of SAC (Self Align Contact). The SAC is a contact formed in a self-aligned manner. In general, when a contact is formed in a transistor, the sidewall of the gate electrode pSi is used as a stopper film so as to extend over the sidewall and the impurity diffusion layer. It is used as a miniaturization technique for forming a contact and reducing the pitch between transistors. In the present invention, the stopper film is used as an upper hydrogen barrier film. As a result, it is possible to prevent the characteristics of the dielectric memory from being deteriorated by the hydrogen barrier film and to realize the miniaturization of the cell more easily as the number of steps.
[0016]
Further, in the dielectric memory according to the present invention, it is preferable that a cross-sectional area of an upper surface of the memory cell contact is larger than a cross-sectional area of an upper surface of the contact outside the dielectric memory cell region. Thereby, in addition to the above-described effects, the yield of the memory cell contacts can be improved.
[0017]
Further, in the dielectric memory according to the present invention, the memory cell contact may be located at a portion where the memory cell contact is formed in a self-aligned manner with respect to the hydrogen barrier film, in a direction in which the hydrogen barrier film extends. It is preferable to have a longer shape in the short side direction orthogonal to the long side direction in which the hydrogen barrier film extends. Thereby, in addition to the above-described effects, the yield of the memory cell contacts can be improved without increasing the cell size.
[0018]
Further, in the dielectric memory according to the present invention, it is preferable that the memory cell contact is formed to penetrate the hydrogen barrier film. As a result, it is possible to prevent the characteristics of the dielectric memory from being deteriorated by the hydrogen barrier film and to realize the miniaturization of the cell.
[0019]
Further, in the dielectric memory according to the present invention, it is preferable that the memory cell contact is a stack contact further electrically connected to the semiconductor substrate via a conductive layer below the capacitive element. Thereby, in addition to the above-described effects, the yield of the memory cell contacts can be improved.
[0020]
In the dielectric memory of the present invention, it is preferable that the hydrogen barrier film is an insulating film containing a metal element or a nitride.
[0021]
Further, according to the first manufacturing method of the present invention, it is possible to prevent the characteristic deterioration of the dielectric memory by the hydrogen barrier film and to realize the miniaturization of the cell. In the method of manufacturing a dielectric memory according to the present invention, it is preferable that the step of providing an opening in the insulating film uses a dry etching method using a gas containing at least a part of a fluorine element. Thus, a memory cell contact can be formed without affecting the hydrogen barrier film.
[0022]
Further, according to the second manufacturing method of the present invention, it is possible to prevent the characteristic deterioration of the dielectric memory by the hydrogen barrier film and to realize the miniaturization of the cell.
[0023]
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0024]
(1st Embodiment)
FIG. 1 is a sectional view of a principal part of a first embodiment of a dielectric memory using a hydrogen barrier film 9 as a SAC stopper film. Memory cell transistor 3 is formed on impurity diffusion layer 2 separated by STI region 1 on semiconductor substrate 13. A first interlayer insulating film 4 (for example, SiO 2 A ferroelectric capacitor 14 is formed on the film (film thickness: 500 nm), and a second interlayer insulating film 10 (film thickness: 250 nm on the capacitor) is formed to cover the ferroelectric capacitor 14. The wiring 12 (for example, AL / TiN / Ti = 500/20/10 nm (film thickness)) is formed on the substrate. The ferroelectric capacitor 14 includes a lower electrode 6 (for example, a Pt film thickness: 100 nm) and a ferroelectric film (for example, SBT (for example, SrBi 2 Ta 2 O 9 A) a capacitor insulating film 7 having a thickness of 100 nm) and an upper electrode 8 (for example, a Pt film thickness of 50 nm), and the lower electrode 6 is formed on the semiconductor substrate 13 on which the memory cell transistor 3 is formed. Through a contact plug (storage node contact) 5 (for example, a W film). Further, the ferroelectric capacitor includes a hydrogen barrier film 9 (for example, Al 2 O 3 (Film, film thickness: 20 nm). A second contact plug (bit line contact or memory cell contact) 11 (for example, a W film) connecting the wiring 12 and the impurity diffusion layer 2 of the semiconductor substrate is formed in a self-aligned manner using the hydrogen barrier film 9 as a stopper film. I have. FIG. 1 shows a state in which the overlay is shifted within the capability range of the lithography (hereinafter, referred to as “litho”) equipment, and the second contact plug 11 is in contact with at least one of the hydrogen barrier films. .
[0025]
In this structure, when the hydrogen barrier film 9 is formed, it is sufficient that the contact plug 11 has a minimum necessary space so that the space between the hydrogen barrier films 9 is not deviated so as not to deviate in view of a margin for lithography. The cell size can be made smaller than in the example. For example, if there is a facility having a litho direct overlay margin of 0.2 μm, in the conventional example, at least between adjacent hydrogen barriers is 0.2 μm + the size of the contact plug (0.3 μm) +0.2 μm = 0.5 μm. What was necessary is that in the present structure, only the overlap margin of 0.2 μm between the hydrogen barriers needs to be estimated, and it is possible to reduce the overlap margin by at least 0.3 μm in this direction.
[0026]
By covering the ferroelectric capacitor with the hydrogen barrier film by the above structure, even if the treatment is performed in a reducing atmosphere after the ferroelectric capacitor is formed, diffusion of hydrogen into the ferroelectric capacitor is prevented, and the ferroelectric capacitor is prevented from being diffused. Deterioration of the polarization characteristics of the body can be prevented. Further, even if a new hydrogen barrier film is provided, a high-integration dielectric memory can be realized without increasing the cell size.
[0027]
(Second embodiment)
FIG. 2 is a sectional view of a principal part of a second embodiment of the dielectric memory using the hydrogen barrier film 9 as a SAC stopper film. The thickness of each layer is the same as in the first embodiment, and will not be described. Memory cell transistor 3 is formed on impurity diffusion layer 2 separated by STI region 1 on semiconductor substrate 13. A first interlayer insulating film 4 (for example, SiO 2 A ferroelectric capacitor 14 is formed on the film, a second interlayer insulating film 10 is formed to cover the ferroelectric capacitor 14, and a wiring 12 (for example, AL / TiN / Ti) is formed thereon. ing. The ferroelectric capacitor 14 includes a lower electrode 6 (for example, Pt), a capacitance insulating film 7 made of a ferroelectric film (for example, SBT), and an upper electrode 8 (for example, Pt). 3 is connected via a first contact plug 5 (for example, a W film) to the semiconductor substrate 13 on which the semiconductor substrate 3 is formed. Further, the ferroelectric capacitor 14 has a hydrogen barrier film 9 (for example, Al 2 O 3 Film). The second contact plug 11 (for example, a W film) connecting the wiring 12 and the impurity diffusion layer 2 of the semiconductor substrate has a large top diameter and is formed in a self-aligned manner using the hydrogen barrier film 9 as a stopper film.
[0028]
In addition, comparing the memory cell portion and the peripheral circuit portion, even if the dielectric capacitor in the memory cell portion is flattened by a chemical mechanical polishing (CMP) method, a global step occurs (arrow portion in the drawing). The interlayer insulating film from the substrate becomes thicker than that outside the memory cell. At this time, if the space between the adjacent hydrogen barriers is set to the same size as the contact plug 15 of the peripheral circuit portion other than the memory cell region, the contact plug 11 of the memory cell is enlarged only by the reticle dimension of lithography, so that only the top The structure can be large and the bottom has the same area as the peripheral contact. That is, basically, it is sufficient to increase the step coverage or the buried shape similar to that of the contact plug in the peripheral circuit portion, but in order to suppress a bit defect in the memory cell portion which greatly affects the overall yield, It is also possible to make the buried shape larger than the peripheral circuit portion so as to improve the buried shape. However, it is practical to increase the memory cell portion by 0.35 μm, which is about 0.1 μm, to 0.25 μm in the peripheral circuit portion. With this structure, in addition to the above-described effect of reducing the cell size, in particular, by increasing the top diameter of the memory cell contact having a strict aspect ratio, for example, the burying property of W is improved, and the yield of the memory cell contact is improved. be able to.
[0029]
(Third embodiment)
FIG. 3 is a plan view when the dielectric memory (FIG. 2) in which the hydrogen barrier film is used as the SAC stopper film is viewed from above. A hydrogen barrier film 9 is formed on the contact plug 5 by covering the lower electrode 6, the ferroelectric film, and the upper electrode 8 with a ferroelectric capacitor. The second contact plug 11 connecting the wiring and the impurity diffusion layer of the semiconductor substrate has a top diameter greatly extended in a direction perpendicular to the hydrogen barrier, and is formed in a self-aligned manner using the hydrogen barrier film as a stopper film. Even if the second contact plug has a rectangular shape, it is easy to increase only the top diameter of the memory cell contact without increasing the cell size.
[0030]
(Fourth embodiment)
FIG. 4 is a sectional view of a principal part of an embodiment of the dielectric memory having a structure in which the memory cell contact plug 11 penetrates the hydrogen barrier film 9. The thickness of each layer is the same as in the first embodiment, and will not be described. Memory cell transistor 3 is formed on impurity diffusion layer 2 separated by STI region 1 on semiconductor substrate 13. A first interlayer insulating film 4 (for example, SiO 2 A ferroelectric capacitor 14 is formed on the film, a second interlayer insulating film 10 is formed to cover the ferroelectric capacitor, and a wiring 12 (for example, AL / TiN / Ti) is formed thereon. I have. The ferroelectric capacitor 14 includes a lower electrode 6 (for example, Pt), a capacitance insulating film 7 made of a ferroelectric film (for example, SBT), and an upper electrode 8 (for example, Pt). Is connected via a first contact plug 5 (for example, a W film). Further, the ferroelectric capacitor has a hydrogen barrier film 9 (eg, Al 2 O 3 Film). A second contact plug 11 (for example, a W film) connecting the wiring 12 and the impurity diffusion layer 2 of the semiconductor substrate is formed to penetrate the hydrogen barrier film 9.
[0031]
In this structure, in addition to the effects described above, the hydrogen barrier film 9 does not need to be patterned, or may be patterned so that the hydrogen barrier film 9 is left only on the memory cell region. This has the effect of facilitating integration, such as reducing the number of steps or eliminating the need for highly accurate patterning.
[0032]
(Fifth embodiment)
FIG. 5 is a cross-sectional view of a principal part of an embodiment of the dielectric memory in which the memory cell contact plug 11 has a structure in which the hydrogen barrier film 9 is a stopper film of the SAC and is a stack contact. The thickness of each layer is the same as in the first embodiment, and will not be described. Memory cell transistor 3 is formed on impurity diffusion layer 2 separated by STI region 1 on semiconductor substrate 13. A first interlayer insulating film 4 (for example, SiO 2 A ferroelectric capacitor 14 is formed on the film, a second interlayer insulating film 10 is formed to cover the ferroelectric capacitor 14, and a wiring 12 (for example, AL / TiN / Ti) is formed thereon. ing. The ferroelectric capacitor 14 includes a lower electrode 6 (for example, Pt), a capacitance insulating film 7 made of a ferroelectric film (for example, SBT), and an upper electrode 8 (for example, Pt). Is connected via a first contact plug 5 (for example, a W film). Further, the ferroelectric capacitor 14 has a hydrogen barrier film 9 (for example, Al 2 O 3 Film). A second contact plug 11 (for example, a W film) that electrically connects the wiring 12 and the impurity diffusion layer 2 of the semiconductor substrate has a hydrogen barrier film formed as a SAC stopper film, and is directly connected to the semiconductor substrate. Instead, they are electrically connected via a lower conductive layer (in this case, the lower electrode 6 and the first contact plug 6 are used).
[0033]
In this structure, in addition to the effects described above, the aspect ratio of the memory cell contact can be reduced, and the effect of improving the contact yield can be obtained.
[0034]
(Sixth embodiment)
FIG. 6 is a cross-sectional view of a main part of an embodiment of the dielectric memory having a structure in which the memory cell contact plug 11 penetrates the hydrogen barrier film 9 and serves as a stack contact. The thickness of each layer is the same as in the first embodiment, and will not be described. Memory cell transistor 3 is formed on impurity diffusion layer 2 separated by STI region 1 on semiconductor substrate 13. A first interlayer insulating film 4 (for example, SiO 2 A ferroelectric capacitor 14 is formed on the film, a second interlayer insulating film 10 is formed to cover the ferroelectric capacitor 14, and a wiring 12 (for example, AL / TiN / Ti) is formed thereon. ing. The ferroelectric capacitor 14 includes a lower electrode 6 (for example, Pt), a capacitance insulating film 7 made of a ferroelectric film (for example, SBT), and an upper electrode 8 (for example, Pt). 3 is connected via a first contact plug 5 (for example, a W film) to the semiconductor substrate 13 on which the semiconductor substrate 3 is formed. Further, the ferroelectric capacitor 14 has a hydrogen barrier film 9 (for example, Al 2 O 3 Film). A second contact plug 11 (for example, a W film) that electrically connects the wiring 12 and the impurity diffusion layer 2 of the semiconductor substrate 13 is formed through the hydrogen barrier film 9 and is directly connected to the semiconductor substrate 13. Instead, they are electrically connected via a lower conductive layer (in this case, the lower electrode 6 and the first contact plug 6 are used).
[0035]
Also in this structure, in addition to the above-described effects, the aspect ratio of the memory cell contact can be reduced, and the effect of improving the contact yield can be obtained.
[0036]
The hydrogen barrier film described above preferably contains a metal element or is a nitride. For example, Al 2 O 3 , TiAlO, SiN, TaO, TiO, TiAlN, TaAlN, etc., can suppress the deterioration of the ferroelectric capacitor characteristics due to hydrogen.
[0037]
(Seventh embodiment)
7A, a memory cell transistor 3 is formed on a semiconductor substrate 13 including an impurity diffusion layer 2 separated by an STI region 1. The thickness of each layer is the same as in the first embodiment, and will not be described. On the memory cell transistor 3, a first interlayer insulating film 4 (for example, SiO 2 , A first contact plug 5 (W, Poly Si) for electrically connecting the substrate to the lower electrode 6 of the ferroelectric capacitor 14 is formed on the BPSG 2. A conductive film composed of a film (Pt) for promoting crystal growth of a ferroelectric film and an oxygen barrier layer (IrO / Ir / TiAlN) is laminated thereon, and the first contact plug 5 is covered using a desired mask. The lower electrode 6 is formed so as to be formed, and similarly, the capacitor insulating film 7 made of a ferroelectric film and the upper electrode 8 are formed by patterning so as to cover the lower electrode 6, thereby forming a ferroelectric capacitor. ing. Next, as shown in FIG. 7B, after forming a hydrogen barrier film 9 on the entire surface, the hydrogen barrier film is patterned using a desired mask so that the ferroelectric capacitor is covered. Here, the hydrogen barrier film only needs to open a region where the second contact (memory cell contact) is formed between the cell plates of the memory cell. Next, as shown in FIG. 7C, after forming a second interlayer insulating film 10 on the entire surface, it is planarized by CMP or the like, and is connected to the impurity diffusion layer of the memory cell transistor using a desired mask. A second contact (memory cell contact) 11 is formed. At this time, the memory cell contact 11 is formed in such a manner that a part of the space between the hydrogen barrier films is in contact with the hydrogen barrier film because the space between the hydrogen barrier films is reduced as much as possible in consideration of the lithographic overlap margin. (SAC structure). Finally, as shown in FIG. 7D, the wiring 12 is formed to complete the dielectric memory.
[0038]
By covering the ferroelectric capacitor with the hydrogen barrier film by the above manufacturing method, even if the treatment is performed in a reducing atmosphere after the formation of the ferroelectric capacitor, diffusion of hydrogen to the ferroelectric capacitor is prevented, Deterioration of the polarization characteristics of the dielectric can be prevented, and a highly integrated dielectric memory can be manufactured without increasing the cell size even if a new hydrogen barrier film is provided.
[0039]
In FIG. 7C, it is preferable that the method of opening the memory cell contact is dry etching using a gas containing at least a part of fluorine element. Specifically, CF 4 , CHF 3 , C 4 F 8 , C 5 F 8 , CH 2 F 2 It is good to use such as.
[0040]
By using these gases, the SiO 2 usually used for an interlayer insulating film can be used. 2 The etching selectivity between the film and the dense hydrogen barrier film can be set large, and the SAC structure can be realized without the influence of etching the hydrogen barrier film.
[0041]
(Eighth embodiment)
In FIG. 8A, a memory cell transistor 3 is formed on a semiconductor substrate including an impurity diffusion layer 2 separated by an STI region 1. The thickness of each layer is the same as in the first embodiment, and will not be described. On the memory cell transistor 3, a first interlayer insulating film 4 (for example, SiO 2 , A first contact plug 5 (W, Poly Si) for electrically connecting the substrate and the lower electrode 6 of the ferroelectric capacitor is formed on the BPSG 2. A conductive film composed of a film (Pt) for promoting crystal growth of a ferroelectric film and an oxygen barrier layer (IrO / Ir / TiAlN) is laminated thereon, and the first contact plug 5 is covered using a desired mask. The lower electrode 6 is formed so as to be formed, and similarly, the capacitor insulating film 7 made of a ferroelectric film and the upper electrode 8 are formed by patterning so as to cover the lower electrode 6, thereby forming a ferroelectric capacitor. ing. Next, as shown in FIG. 8B, a hydrogen barrier film 9 is formed on the entire surface. Although not shown, the hydrogen barrier film here may be patterned so that the memory cell array region is integrated, and there is no need to open between cell plates. Next, as shown in FIG. 7C, after forming a second interlayer insulating film 10 on the entire surface, the second interlayer insulating film 10 is planarized by CMP or the like, and the second interlayer insulating film 10 and a hydrogen barrier film are formed using a desired mask. 9. A bit line contact 11 penetrating through the first interlayer insulating film 4 and connected to the impurity diffusion layer of the memory cell transistor is formed. Finally, as shown in FIG. 7D, the wiring 12 is formed to complete the dielectric memory.
[0042]
By covering the ferroelectric capacitor with the hydrogen barrier film by the above manufacturing method, even if the treatment is performed in a reducing atmosphere after the formation of the ferroelectric capacitor, diffusion of hydrogen to the ferroelectric capacitor is prevented, Deterioration of the polarization characteristics of the dielectric can be prevented, and a highly integrated dielectric memory can be manufactured without increasing the cell size even if a new hydrogen barrier film is provided.
[0043]
In the above embodiment, the structure in which the hydrogen barrier film 9 directly covers the ferroelectric capacitor and the structure in which the two cell plates are bundled and covered are indirect. A structure (for example, a hydrogen barrier film is formed on a ferroelectric capacitor via a buffer layer) or a structure in which each cell plate is covered with a hydrogen barrier film may be used.
[0044]
【The invention's effect】
As described above, the dielectric memory and the method of manufacturing the same of the present invention provide a lithographic alignment margin by using a hydrogen barrier film as a SAC stopper film or forming a memory cell contact through the hydrogen barrier film. Since there is no need to allow for this, it is possible to miniaturize the cell without increasing the cell size while having a structure for preventing the polarization characteristics of the ferroelectric capacitor from being deteriorated by hydrogen. Further, in the SAC structure, the top diameter of the memory cell contact can be increased without increasing the cell size, and the contact yield can be improved.
[Brief description of the drawings]
FIG. 1 is an essential part cross-sectional view showing a hydrogen barrier film SAC type dielectric memory according to a first embodiment of the present invention;
FIG. 2 is an essential part cross-sectional view showing a hydrogen barrier film SAC type dielectric memory according to a second embodiment of the present invention;
FIG. 3 is a main part plan view showing a hydrogen barrier film SAC type dielectric memory according to a third embodiment of the present invention.
FIG. 4 is a sectional view of a main part showing a hydrogen barrier film penetration type dielectric memory according to a fourth embodiment of the present invention.
FIG. 5 is a sectional view of a main part showing a hydrogen barrier film-connected dielectric memory according to a fifth embodiment of the present invention.
FIG. 6 is an essential part cross-sectional view showing a hydrogen barrier film connection type dielectric memory according to a sixth embodiment of the present invention;
FIG. 7 is a process sectional view showing the method for manufacturing the hydrogen barrier film SAC type dielectric memory according to the seventh embodiment of the present invention.
FIG. 8 is a process sectional view showing a method for manufacturing a hydrogen barrier film-penetrating dielectric memory according to an eighth embodiment of the present invention.
FIG. 9 is a sectional view of a main part showing a conventional dielectric memory.
FIG. 10 is a plan view of a main part showing a conventional dielectric memory.
[Explanation of symbols]
1. Element isolation insulating film (STI)
2 Impurity diffusion layer
3 Memory cell transistor
4 First interlayer insulating film
5 First contact plug (storage node contact)
6 Lower electrode
7 Capacitive insulating film
8 Upper electrode
9 Hydrogen barrier film
10 Second interlayer insulating film
11 Second contact plug (bit line contact)
12 Wiring
13 Semiconductor substrate
14 Ferroelectric capacitors
15 Peripheral contact plug outside memory cell area

Claims (10)

半導体基板上に下方より順に形成された下部電極、容量絶縁膜および上部電極からなる容量素子を有する誘電体メモリにおいて、
前記容量素子は水素バリア膜により少なくともその上部を被覆されており、
前記誘電体メモリのセル領域内における前記容量素子より上層の配線と前記容量素子より下層の半導体基板または導電層を電気的に接続するメモリセルコンタクトが、前記水素バリア膜に接触して形成されていることを特徴とする誘電体メモリ。In a dielectric memory having a capacitive element including a lower electrode, a capacitive insulating film, and an upper electrode formed sequentially from below on a semiconductor substrate,
The capacitive element has at least an upper part covered with a hydrogen barrier film,
A memory cell contact for electrically connecting a wiring above the capacitor and a semiconductor substrate or a conductive layer below the capacitor in a cell region of the dielectric memory is formed in contact with the hydrogen barrier film. A dielectric memory. 前記メモリセルコンタクトが、前記水素バリア膜をＳＡＣのストッパ膜として自己整合的に形成されている請求項１に記載の誘電体メモリ。2. The dielectric memory according to claim 1, wherein the memory cell contact is formed in a self-aligned manner using the hydrogen barrier film as a SAC stopper film. 前記メモリセルコンタクトの上面の断面積が、前記誘電体メモリセル領域外におけるコンタクトの上面の断面積より大きい請求項２に記載の誘電体メモリ。3. The dielectric memory according to claim 2, wherein a cross-sectional area of an upper surface of the memory cell contact is larger than a cross-sectional area of an upper surface of the contact outside the dielectric memory cell region. 前記メモリセルコンタクトは、当該メモリセルコンタクトが前記水素バリア膜に対して自己整合的に形成される部分において、前記水素バリア膜の延びる長辺方向よりも前記水素バリア膜の延びる長辺方向と直交する短辺方向により長い形状を有する請求項３に記載の誘電体メモリ。The memory cell contact is orthogonal to a longer side direction of the hydrogen barrier film at a portion where the memory cell contact is formed in a self-aligned manner with respect to the hydrogen barrier film, than at a longer side direction of the hydrogen barrier film. 4. The dielectric memory according to claim 3, wherein the dielectric memory has a longer shape in a shorter side direction. 前記メモリセルコンタクトは、前記水素バリア膜を貫通して形成されている請求項１記載の誘電体メモリ。2. The dielectric memory according to claim 1, wherein said memory cell contact is formed penetrating through said hydrogen barrier film. 前記メモリセルコンタクトは、前記容量素子より下層の導電層を介してさらに前記半導体基板に電気的に接続されたスタックコンタクトである請求項１に記載の誘電体メモリ。2. The dielectric memory according to claim 1, wherein the memory cell contact is a stack contact further electrically connected to the semiconductor substrate via a conductive layer below the capacitive element. 前記水素バリア膜は、金属元素を含む絶縁膜または窒化物である請求項１及至６のいずれかに記載の誘電体メモリ。7. The dielectric memory according to claim 1, wherein said hydrogen barrier film is an insulating film containing a metal element or a nitride. 半導体基板上に下方より順に形成された下部電極、容量絶縁膜および上部電極からなる容量素子を被覆するように水素バリア膜を形成し、
前記半導体基板上の全面に絶縁膜を形成し、
前記容量素子を含む誘電体メモリセル領域内において、前記水素バリア膜がＳＡＣのストッパ膜となるように、前記絶縁膜中に前記半導体基板に達する開口部を設け、
前記開口部内にコンタクトプラグを形成することを特徴とする誘電体メモリの製造方法。Forming a hydrogen barrier film so as to cover a lower electrode formed sequentially from below on the semiconductor substrate, a capacitive insulating film and a capacitive element formed of an upper electrode,
Forming an insulating film on the entire surface of the semiconductor substrate,
In the dielectric memory cell region including the capacitance element, an opening reaching the semiconductor substrate is provided in the insulating film so that the hydrogen barrier film serves as a SAC stopper film;
A method of manufacturing a dielectric memory, comprising forming a contact plug in the opening. 前記絶縁膜中に開口部を、フッ素元素を少なくとも一部に含むガスを用いたドライエッチ法により形成する請求項８に記載の誘電体メモリの製造方法。9. The method for manufacturing a dielectric memory according to claim 8, wherein the opening is formed in the insulating film by a dry etching method using a gas containing at least a part of fluorine element. 半導体基板上に下方より順に形成された下部電極、容量絶縁膜および上部電極からなる容量素子を被覆するように、前記半導体基板上の全面に水素バリア膜を形成し、
前記半導体基板上の全面に絶縁膜を形成し、
前記容量素子を含む誘電体メモリセル領域内において、前記絶縁膜及び前記水素バリア膜を貫通して前記半導体基板に達する開口部を設け、
前記開口部内にコンタクトプラグを形成することを特徴とする誘電体メモリの製造方法。Forming a hydrogen barrier film over the entire surface of the semiconductor substrate so as to cover a lower electrode formed sequentially from below on the semiconductor substrate, a capacitive insulating film and a capacitive element formed of an upper electrode,
Forming an insulating film on the entire surface of the semiconductor substrate,
In the dielectric memory cell region including the capacitance element, an opening is provided through the insulating film and the hydrogen barrier film to reach the semiconductor substrate,
A method of manufacturing a dielectric memory, comprising forming a contact plug in the opening.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006332488A (en) * 2005-05-30 2006-12-07 Matsushita Electric Ind Co Ltd Semiconductor memory device and its manufacturing method
JP2007266306A (en) * 2006-03-28 2007-10-11 Fujitsu Ltd Semiconductor device, and manufacturing method thereof
JP2009135216A (en) * 2007-11-29 2009-06-18 Nec Electronics Corp Semiconductor device
US8466021B2 (en) 2007-03-27 2013-06-18 Fujitsu Semiconductor Limited Semiconductor device and manufacturing method thereof

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1117124A (en) * 1997-06-24 1999-01-22 Toshiba Corp Semiconductor device and manufacture thereof
JP2001015703A (en) * 1999-07-02 2001-01-19 Nec Corp Mixed lsi semiconductor device
JP2001230382A (en) * 1999-12-22 2001-08-24 Texas Instr Inc <Ti> Contact etching containing no hydrogen for forming ferroelectric capacitor
JP2001244426A (en) * 1999-12-22 2001-09-07 Texas Instr Inc <Ti> Manufacturing method of ferroelectric memory cell
JP2002094000A (en) * 2000-09-11 2002-03-29 Seiko Epson Corp Semiconductor device and manufacturing method therefor
JP2002190577A (en) * 2000-12-20 2002-07-05 Toshiba Corp Semiconductor storage device and manufacturing method therefor

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1117124A (en) * 1997-06-24 1999-01-22 Toshiba Corp Semiconductor device and manufacture thereof
JP2001015703A (en) * 1999-07-02 2001-01-19 Nec Corp Mixed lsi semiconductor device
JP2001230382A (en) * 1999-12-22 2001-08-24 Texas Instr Inc <Ti> Contact etching containing no hydrogen for forming ferroelectric capacitor
JP2001244426A (en) * 1999-12-22 2001-09-07 Texas Instr Inc <Ti> Manufacturing method of ferroelectric memory cell
JP2002094000A (en) * 2000-09-11 2002-03-29 Seiko Epson Corp Semiconductor device and manufacturing method therefor
JP2002190577A (en) * 2000-12-20 2002-07-05 Toshiba Corp Semiconductor storage device and manufacturing method therefor

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006332488A (en) * 2005-05-30 2006-12-07 Matsushita Electric Ind Co Ltd Semiconductor memory device and its manufacturing method
JP2007266306A (en) * 2006-03-28 2007-10-11 Fujitsu Ltd Semiconductor device, and manufacturing method thereof
US7960227B2 (en) 2006-03-28 2011-06-14 Fujitsu Semiconductor Limited Manufacturing method of semiconductor device
US8466021B2 (en) 2007-03-27 2013-06-18 Fujitsu Semiconductor Limited Semiconductor device and manufacturing method thereof
JP5316406B2 (en) * 2007-03-27 2013-10-16 富士通セミコンダクター株式会社 Manufacturing method of semiconductor device
JP2009135216A (en) * 2007-11-29 2009-06-18 Nec Electronics Corp Semiconductor device
US7923816B2 (en) 2007-11-29 2011-04-12 Renesas Electronics Corporation Semiconductor device having capacitor element

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