JP2004214376A - Semiconductor device - Google Patents

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  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To enable high speed operation while restraining deterioration of short channel effect to a minimum. <P>SOLUTION: Composition in the vicinity of gate insulating films of field effect transistors Tr1, Tr2 or substrate surfaces thereof is changed according to magnitude of ratio of the total load capacity which the transistors Tr1 and Tr2 drive to the total load capacity of other field effect transistors which drive the transistors Tr1 and Tr2. Consequently, the high short channel effect tolerance of the field effect transistor and high mobility of electrons and positive holes in a channel region are simultaneously realized. As the result, the semiconductor device of high performance which performs high speed operation is provided. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【0001】
【発明の属する技術分野】
本発明は半導体装置に関する。
【0002】
【従来の技術】
図26は従来の半導体装置に用いられている電界効果トランジスタの断面図である。ここではNチャネル電界効果トランジスタを例に取って示す。図26に示すように、従来の集積回路に用いられている電界効果トランジスタにおいては、P型シリコン基板1上にトレンチ素子分離法により素子分離領域2が形成されている。P型シリコン基板1内には、Bイオン注入および熱工程によりPウエル領域3が形成され、Pウエル領域3中には、Bイオン注入によりNチャネル領域4が形成されている。Nチャネル領域4上には金属シリケート絶縁膜(珪素、酸素、金属よりなる絶縁膜)によりゲート絶縁膜6が形成されており、ゲート絶縁膜6上には、多結晶シリコンないし高融点金属が堆積されゲート電極9が形成されている。また、Asイオン注入によりソース・ドレイン10が形成されている。ゲート電極9およびソース・ドレイン10には配線14が接続され、これらの配線14は層間絶縁膜12によって絶縁されている。
【0003】
上述した従来の半導体装置に用いられている電界効果トランジスタにおいては素子の動作速度を速める事並びに消費電力を低める事を目的とした素子の微細化に伴い、ゲート絶縁膜が薄膜化されている。しかしゲート絶縁膜として酸化シリコンを用いてゲート絶縁膜の薄膜化のみを進めるとトンネル電流が流れてしまうと言う問題が生ずる。
【0004】
それでゲート絶縁膜の実効的な厚さを薄くする為に酸化シリコンに比べて誘電率の高い金属酸化物ないし金属シリケート等のいわゆる高誘電率材料が用いられている。この様にすると酸化シリコンに換算した場合の膜厚を薄くしても実際の膜厚はトンネル電流を防ぐのに十分である程に厚くする事ができる。ただし、金属酸化物ないし金属シリケート等のいわゆる高誘電率材料をゲート絶縁膜に用いると、チャネル領域に於ける電子や正孔の移動度が、酸化シリコンをゲート絶縁膜に用いた場合に比べて低くなってしまい、その結果としてトランジスタの電流駆動能力を低下してしまうと言う問題がある。
【0005】
また、金属シリケートをゲート絶縁膜に用いる場合に、熱工程を経ると絶縁膜中に金属酸化物の析出が起こると言う問題が有り、この析出を抑制する為に金属シリケート絶縁膜に窒素を導入する事が試みられている。窒素の導入は金属酸化物の析出の抑制には効果的であるが、同時にチャネル領域に於ける電子や正孔の移動度を低下させてしまうと言う問題をも有している。
【0006】
移動度を低下させる要因としては、ゲート絶縁膜と半導体基板との界面に於ける界面準位密度や、ゲート絶縁膜と半導体基板との界面ないしゲート絶縁膜中の固定電荷密度が酸化シリコンをゲート絶縁膜に用いた場合に比べて高い等の事が考えられる。
【0007】
これらの要因を取り除く為に、ゲート絶縁膜の半導体基板表面近傍のみを酸化シリコンで形成すると言う事が試みられているが、この事はゲート絶縁膜全体を酸化シリコンに換算した場合の膜厚を厚くしてしまう為にトランジスタの短チャネル効果に対する耐性を弱める等の問題が有った。
【0008】
また、電源電圧を一定に保ちつつ集積回路の高性能化を図る為に、集積回路とその外部との間で信号をやりとりするための入出力回路を構成するトランジスタは高い電圧で駆動し、入出力回路以外の内部回路を構成するトランジスタは低い電圧で駆動する方法がある。この場合、入出力回路を構成するトランジスタは内部回路を構成するトランジスタと比べて高い電圧下で駆動されると共に大きな電流が流れる。その為にトランジスタのチャネルに平行な方向も垂直な方向も、内部回路を構成するトランジスタよりも通常は大きく設計される。その為に、入出力回路を構成するトランジスタを負荷容量として持つところのトランジスタの負荷容量は、内部回路を構成するトランジスタを負荷容量として持つところのトランジスタの負荷容量よりも、通常は大きくなる。
【0009】
また内部回路を構成するトランジスタ同士を比較しても、その素子の周辺の回路構造に依り、ドレイン領域に接続されている負荷容量は異なる。
【0010】
この様に半導体集積回路に於いては様々な負荷容量の接続された電界効果トランジスタが集積されている。それ故、着目するトランジスタのドレイン領域に接続された負荷容量と、そのトランジスタを駆動するトランジスタのドレイン領域に接続された負荷容量との大小関係により、着目するトランジスタに於ける入力信号の変化の速さと出力信号の変化の速さとの相対的な関係は様々になる。その結果、ゲート絶縁膜に要求される最適構造が異なる。例えば、内部回路を構成するトランジスタのゲート絶縁膜にSiONを用い、周辺回路(入出力回路)を構成するトランジスタのゲート絶縁膜にSiOを用いた半導体装置が知られている(例えば、特許文献1参照)。
【0011】
【特許文献1】
特開2000−188339公報
【0012】
【発明が解決しようとする課題】
しかしながら従来の半導体集積回路に於いては、実際に演算処理を行う内部回路に於いて全ての素子のゲート絶縁膜が同じ材料で形成されていたので、集積回路全体としての性能を向上させる事は困難であった。
【0013】
本発明は、上記事情を考慮してなされたものであって、短チャネル効果に対する耐性の低下を抑えつつ十分な高速動作の可能な集積回路を提供することを目的とする。
【0014】
【課題を解決するための手段】
本発明の第1の態様による半導体装置は、半導体基板と、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極を挟む様に互いに離間して半導体基板に形成されたソース領域及びドレイン領域とをそれぞれ有する第一および第二の電界効果トランジスタと、
第一の電界効果トランジスタのゲート電極に、ドレイン領域が接続される第三の電界効果トランジスタと、第二の電界効果トランジスタのゲート電極に、ドレイン領域が接続される第四の電界効果トランジスタと、を備え、第一乃至第四の電界効果トランジスタのドレイン領域に第一乃至第四の負荷容量がそれぞれ接続され、第一の負荷容量を第三の負荷容量で割った第一の比の値が、第二の負荷容量を第四の負荷容量で割った第二の比の値よりも大きく、且つ半導体基板との界面近傍に於ける第一の電界効果トランジスタのゲート絶縁膜は、半導体基板との界面近傍に於ける第二の電界効果トランジスタのゲート絶縁膜よりも誘電率が低い材料から構成されていることを特徴とする。
【0015】
また、本発明の第2の態様による半導体装置は、半導体基板と、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極を挟む様に互いに離間して半導体基板に形成されたソース領域及びドレイン領域とをそれぞれ有する第一および第二の電界効果トランジスタと、第一の電界効果トランジスタのゲート電極に、ドレイン領域が接続される第三の電界効果トランジスタと、第二の電界効果トランジスタのゲート電極に、ドレイン領域が接続される第四の電界効果トランジスタと、を備え、第一乃至第四の電界効果トランジスタのドレイン領域に第一乃至第四の負荷がそれぞれ接続され、第一の負荷容量を第三の負荷容量で割った第一の比の値が、第二の負荷容量を第四の負荷容量で割った第二の比の値よりも大きく、且つ第一および第二の電界効果トランジスタのゲート絶縁膜はいずれも、半導体基板に接する第一の絶縁層と、この第一の絶縁層よりも誘電率の高い材料からなる第二の絶縁層との積層構造を有しており、第一の電界効果トランジスタのゲート絶縁膜の第一の絶縁層が、第二の電界効果トランジスタのゲート絶縁膜の第一の絶縁層よりも厚いことを特徴とする。
【0016】
なお、第二の電界効果トランジスタのゲート絶縁膜を構成する少なくとも一部が誘電率の高い材料からなっており、材料の誘電率は3.9よりも大きいことが好ましい。
【0017】
なお、第二の電界効果トランジスタのゲート絶縁膜が金属を含んでいても良い。
【0018】
なお、第一および第二の電界効果トランジスタは内部回路を構成し、第一の電界効果トランジスタのドレイン領域に、入出力回路に含まれる第五の電界効果トランジスタのゲート電極が接続されていても良い。
【0019】
なお、第一の電界効果トランジスタのゲート絶縁膜と半導体基板との界面近傍に於けるゲート絶縁膜中の窒素原子濃度が、第二の電界効果トランジスタのゲート絶縁膜と半導体基板との界面近傍に於けるゲート絶縁膜中の窒素原子濃度よりも低いように構成しても良い。
【0020】
なお、第一の電界効果トランジスタのゲート絶縁膜と半導体基板との界面近傍に於けるゲート絶縁膜中の金属原子濃度が、第二の電界効果トランジスタのゲート絶縁膜と半導体基板との界面近傍に於けるゲート絶縁膜中の金属原子濃度よりも低いように構成しても良い。
【0021】
【発明の実施の形態】
本発明の実施形態を説明する前に、本発明に至った経緯について説明する。
【0022】
従来技術で説明したように、高誘電率材料を用いてゲート絶縁膜を形成すると、チャネル領域に於ける電子や正孔の移動度は酸化シリコンでゲート絶縁膜を形成した場合に比べて低くなる事が知られている。この事が回路の動作速度に及ぼす影響を調べる為に、まず数値シミュレーションを用いて相補型電界効果トランジスタからなるインバータの伝達遅延時間を計算し、チャネル中の電子や正孔の速度に関連したパラメーターを変化させる事に伴う伝達遅延時間の変化率を求めた。
【0023】
電子や正孔の速度に関連したパラメーターは、具体的には電子や正孔の飽和速度と移動度であるが、移動度は半導体基板とゲート絶縁膜との界面に垂直方向の電場強度に依存するので、実際には、ゲート電圧が電源電圧に等しい場合の移動度と、ゲート電圧がしきい値電圧に等しい場合の移動度と、飽和速度との三者をパラメーターとした。そしてこれらのパラメーターを各々1.5倍にする事に伴う伝達遅延時間の変化率を求めた。伝達遅延時間の変化率のゲート長に対する依存性のグラフを図20に示す。またこれらのパラメーターを各々0.7倍にする事に伴う伝達遅延時間の変化率のゲート長に対する依存性のグラフを図21に示す。
【0024】
図20および図21に示すように、ゲート長の長いトランジスタに於いてはゲート電圧が電源電圧に等しい場合の移動度の影響が最も大きく、次に大きいのが飽和速度の影響であるが、ゲート長が短くなるに従ってゲート電圧が電源電圧に等しい場合の移動度の影響は減少し、飽和速度の影響は増大している。そしてゲート長が50nm程度まで短くなると両者の差はかなり小さくなり、45nmに於いてグラフは交差している。そして40nmまでゲート長が短くなると両者の大小関係はゲート長が長い場合のそれと逆となる。これは今回の検討で新たに明らかとなった知見である。それ故、ゲート電圧が電源電圧に等しい場合の移動度の影響は、ゲート長が50nm程度以下であればあまり大きくなく、45nm程度以下であればかなり小さく、40nm程度以下であればさらに小さいと言う知見が新たに得られた。また、ゲート電圧がしきい値電圧に等しい場合の移動度の影響はゲート長に拘わらず小さいと言う事も今回の検討で新たに得られた知見である。
【0025】
以上は相補型電界効果トランジスタよりなるインバータを連ねたリングオシレーターを用いての検討であるので、入力信号の変化の速さとそれに伴う出力信号の変化の速さは同じである。
【0026】
しかし、実際の集積回路中では同一のインバータのみが連なっている事はなく、上述した様に様々な負荷容量のトランジスタが集積されている。その為に着目するトランジスタのドレイン領域に接続されている負荷容量と、着目するトランジスタのゲート電極がドレイン領域に接続されているところのトランジスタの負荷容量との大小関係に応じて、入力信号の変化する速さとそれに伴う出力信号の変化する速さとの大小関係は様々となる。この事の影響をしらべる為に、相補型電界効果トランジスタよりなるインバータに上述の検討と同じ大きさの負荷容量を付けて、入力信号の変化する速さを変えて、電子や正孔の速度に関連したパラメーターが遅延時間に及ぼす影響を調べた。ここで遅延時間とは入力信号が電源電圧の0.5倍となる時刻と、出力信号が電源電圧の0.5倍となる時刻との間の時間である。入力信号は0Vから時間に比例して増大し、電源電圧に達すると一定値となる様にし、電源電圧に達するまでの時間を変える事で入力信号の変化する速さを変えた。入力信号の時間依存性を模式的に図22に示す。
【0027】
上に記した三つの速度関連のパラメーターを各々1.5倍にする事に伴う遅延時間の変化率の、入力信号が電源電圧に達するまでの時間に対する依存性のグラフを図23に示す。そして各々のパラメーターを0.7倍にする事に伴う遅延時間の変化率の、入力信号が電源電圧に達するまでの時間に対する依存性のグラフを図24に示す。なおトランジスタのゲート長は35nmとした。
【0028】
図23、図24から分かるように、入力信号が電源電圧に達するまでの時間が長くなるに従って、すなわち入力信号の変化する速さが遅くなるに従って、ゲート電圧が電源電圧に等しい場合の移動度と飽和速度との影響は減少する事、ゲート電圧がしきい値電圧に等しい場合の移動度の影響は入力信号の変化する速さに拘わらず小さい事、が新たな知見として得られた。
【0029】
トランジスタのゲート長を35nmと仮定し、ゲート電圧が電源電圧に等しい場合の移動度の影響を図20および図23と、図21および図24とで比較する事を考える。図20乃至図21に於ける遅延時間はインバータの伝達遅延時間であるのに対し、図23乃至図24に於ける遅延時間は上記の様に定義されているので両者の定義が異なる。それ故、単純に比較する事はできない。
【0030】
比較は次の様に行った。先ず図20および図21に結果を得るのに用いた、ゲート長が35nmのトランジスタからなるインバータに於いて電位の時刻に対する依存性のグラフ(図示せず)中で端子の電位が電源電圧の0.5倍となる点に於けるグラフの接線の傾きを求める。そして、この接線の傾きから、このインバータに於ける入力信号が電源電圧に達する時間を求めると、入力信号が電源電圧に達する時間は約5 psecである。この事より図23および図24に於いて、入力信号が電源電圧に達する時間が5 psecである場合の、ゲート電圧が電源電圧に等しい場合の、移動度を1.5倍、0.7倍に変化させたのに伴う遅延時間の変化率を求めると各々6.4%、8.5%となる。
【0031】
上述の様にゲート長が45nm程度で、ゲート電圧が電源電圧に等しい場合の移動度と飽和速度との伝達遅延時間に対する影響はほぼ等しくなる(図20、図21参照)。
【0032】
そして、ゲート長が45nm程度の場合における伝達遅延時間の変化率は、ゲート長35nmの素子における場合のそれと比較すると、図20および図21の場合に各々1.4倍乃至1.5倍となっている。それで、上に得られた値の6.4%、8.5%を各々1.4倍乃至1.5倍し、それと同等の変化率を与えるところの、入力信号が電源電圧に達する時間を図23および図24より求めると各々0.92 psec乃至1.8 psecとなる。つまり入力信号が電源電圧に達する時間がこの程度以下となると、上述したゲート長が短い電界効果トランジスタに於ける「ゲート電圧が電源電圧に等しい場合の移動度の伝達遅延時間に対する影響は小さい」と言う事が必ずしも成り立たなくなる。これらは各々5 psec の1/5.4倍乃至1/2.8倍である。
【0033】
伝達遅延時間が負荷容量に比例する事に鑑みるとこの事は「着目するトランジスタの負荷容量を、この着目するトランジスタのゲート電極がドレイン領域に接続されているところのトランジスタの負荷容量で割った値が、2.8乃至5.4よりも大きい場合」と言い換える事ができる。従って、この割った値が2.8以上であるとチャネル領域に於ける電子や正孔の移動度を向上させる事は、集積回路の動作速度の高速化に対して効果的であり、この割った値が5.4以上であると更に効果的である。
【0034】
そこで半導体装置において、着目するトランジスタの負荷容量を、着目するトランジスタのゲート電極がドレイン領域に接続されているところのトランジスタの負荷容量で割った値の大小に応じてゲート絶縁膜と半導体基板との界面近傍におけるゲート絶縁膜を変えるように構成する。その結果として、後述するように、短チャネル効果に対する耐性の弱くなるようなゲート絶縁膜を持つ電界効果トランジスタの数を最小限に抑えつつ速い動作速度が実現される。
【0035】
一つの例として図25に示す連続したインバータよりなる回路を考える。インバータには図中に示す様に左から順にI1、I2、I3、I4、I5、I6と名前を付ける。各々のインバータの、前段のインバータの負荷となる容量をCとする。そしてインバータI5の出力には大きさ4Cの負荷容量が接続されているとする。インバータI5以外のインバータの伝達遅延時間をτとすると、インバータI5の伝達遅延時間は最低次の近似では5τとなる。これらのインバータは全て図20または図21の計算に用いたインバータであり、これらのインバータからなるインバータチェーンの伝達遅延時間をシミュレーションによって求めるとτ=3.1 psecであるので、信号が▲1▼のノードから▲2▼のノードまで伝わるのに要する時間は25 psecとなる。但しこれはSiOをゲート絶縁膜に用いた場合の移動度を用いて計算した。
【0036】
ZrOをゲート絶縁膜に用いたトランジスタに対して報告されている移動度の値(T.Yamaguchi, et. al. Tech. Dig. IEDM 2001 pp.663−6)は、SiOをゲート絶縁膜に用いた場合の移動度の約70%である。それで移動度がゲート電圧に依らずに一様に70%になった場合のインバータの伝達遅延時間をシミュレーションによって求めると、インバータI5をも含めて、SiOをゲート絶縁膜に用いたときの移動度を用いた場合の約1.15倍となるので、信号が▲1▼のノードから▲2▼のノードまで伝わるのに要する時間は28.5 psecとなる。但し、インバータI5の遅延時間は、入力信号がゲート電圧に達する時間が、SiOをゲート絶縁膜に用いた場合の移動度を用いて計算される自身の伝達遅延時間の1/5である事を考慮した。
【0037】
ここで、インバータI5のゲート絶縁膜の半導体基板近傍のみをSiOで形成して電子や正孔の移動度を、SiOをゲート絶縁膜に用いた場合のそれと等しくするとインバータI5の伝達遅延時間は2psec短縮され、その結果として信号が▲1▼のノードから▲2▼のノードまで伝わるのに要する時間は2 psec短縮される事になる。つまりこの例においては約7%の高速化が図られる事になる。
【0038】
また、ゲート絶縁膜の半導体基板近傍をSiOで形成する事はゲート絶縁膜と半導体基板との界面における界面準位や界面近傍における固定電荷の密度の低減につながる。界面準位密度を低減する事はS−factorの低減乃至ノイズの低減と言う別の利点をも有する。また固定電荷を低減する事はしきい値電圧の制御性の向上と言う別の利点をも有する。
【0039】
着目するトランジスタの負荷容量を、着目するトランジスタのゲート電極がドレイン領域に接続されているところのトランジスタの負荷容量で割った値は様々な値となり、その結果としてチャネル領域に於ける電子や正孔の移動度の向上を図る事と短チャネル効果に対する耐性を高める事とに鑑みたゲート絶縁膜に対する最適条件も様々となる。そこで、本発明は、電界効果トランジスタのゲート絶縁膜を上記の「着目するトランジスタの負荷容量を、着目するトランジスタのゲート電極がドレイン領域に接続されているところのトランジスタの負荷容量で割った値」に応じて変える事で全体として高性能高速動作の半導体装置を得るようにしたものである。
【0040】
以下の各実施形態においては、図12に示すように、着目するトランジスタTr1、Tr2に対して、トランジスタTr1のドレイン領域に接続された負荷容量Cと、トランジスタTr1のゲート電極がドレイン領域に接続されているところのトランジスタTr3の負荷容量Cとの比C/Cが、トランジスタTr2のドレイン領域に接続された負荷容量Cと、トランジスタTr2のゲート電極がドレイン領域に接続されているところのトランジスタTr4の負荷容量Cとの比C/Cより大きい場合を考える。
【0041】
先ず図13を用いて負荷容量を説明する。左が着目する電界効果トランジスタT1で右がそのドレイン領域に接続された電界効果トランジスタT2である。負荷容量としては次のものが挙げられる。先ず着目する電界効果トランジスタT1に付随する容量として、ゲート絶縁膜36を介してゲート電極38とソース・ドレイン領域との間に形成されるオーバーラップ容量60、層間絶縁膜44を介してゲート電極38とソース・ドレイン領域との間に形成されるフリンジ容量62、層間絶縁膜44を介してゲート電極38と配線金属46との間に形成されるゲート・配線間容量64、そしてドレイン領域40の底部に於ける接合容量66が挙げられる。
【0042】
なお、この図13に於いてオーバーラップ容量60はドレイン側のみ拡大して示してあるが、ドレイン側のみならずソース側にも同様に存在する。また、それ以外の容量としては、ドレイン領域40に配線46を介して接続された配線50と半導体基板との間に形成される配線・基板間容量68、層間絶縁膜48を介しての配線46bと配線50との間に形成される配線間容量、そして駆動される電界効果トランジスタT2のチャネル容量72、が挙げられる。当然の事ながら駆動される電界効果トランジスタが複数であれば、その各々が負荷容量となる。
【0043】
以下に負荷容量の異なる場合の例を説明する。図14,図15は負荷容量の内で接合容量が異なる場合を示す。図15に示す電界効果トランジスタT1の方が図14に示す電界効果トランジスタT1よりもドレイン領域が広い。それ故、接合容量が大きくなっている。図16,図17は配線・基板間容量や配線間容量が異なる場合を示す。図17に示す二つの電界効果トランジスタT1、T2を結ぶ配線50が図16に示す二つの電界効果トランジスタT1、T2を結ぶ配線50よりも長い。それ故、配線・基板間容量68や配線間容量70が大きくなっている。図18,図19はドレイン領域に接続された電界効果トランジスタのチャネル容量が異なる場合を示す。図19に示す電界効果トランジスタT2のゲート長が、図18に示す電界効果トランジスタT2のゲート長よりも長い。それ故、チャネル容量が大きくなっている。ここに図示した例以外にも、ドレイン領域に接続された電界効果トランジスタの、チャネルと垂直方向の長さが異なる為にチャネル容量が異なる場合、ドレイン領域に接続された電界効果トランジスタの数が異なる為にチャネル容量やゲート・配線間容量や配線間容量等が異なる場合、等がある。
【0044】
殊に、上述した様に入出力回路を構成する電界効果トランジスタは内部回路を構成する電界効果トランジスタよりも通常は大きく設計されるので、着目する電界効果トランジスタのドレイン領域に入出力回路を構成する電界効果トランジスタのゲート電極が接続されていると、ドレイン領域に内部回路を構成する電界効果トランジスタのゲート電極が接続されている場合よりも、負荷容量は大きくなる。
【0045】
この様に集積回路に於ける電界効果トランジスタのドレイン領域に接続された負荷容量は様々に異なる。それ故、着目するトランジスタの負荷容量を、着目するトランジスタのゲート電極がドレイン領域に接続されているところのトランジスタの負荷容量で割った値は様々な値となる。
【0046】
上記に鑑みると本発明の実施の形態における負荷容量として次の様な例を挙げる事ができる。
【0047】
▲1▼第一の電界効果トランジスタTr1のオーバーラップ容量を、第一の電界効果トランジスタTr1のゲート電極がドレイン領域に接続されているところの第三の電界効果トランジスタTr3のオーバーラップ容量で割った値が、第二の電界効果トランジスタTr2のオーバーラップ容量を、第二の電界効果トランジスタTr2のゲート電極がドレイン領域に接続されているところの第四の電界効果トランジスタTr4のオーバーラップ容量で割った値よりも大きい場合。
【0048】
▲2▼第一の電界効果トランジスタTr1のフリンジ容量を、第一の電界効果トランジスタTr1のゲート電極がドレイン領域に接続されているところの第三の電界効果トランジスタTr3のフリンジ容量で割った値が、第二の電界効果トランジスタTr2のフリンジ容量を、第二の電界効果トランジスタTr2のゲート電極がドレイン領域に接続されているところの第四の電界効果トランジスタTr4のフリンジ容量で割った値よりも大きい場合。
【0049】
▲3▼第一の電界効果トランジスタTr1のゲート・配線間容量を、第一の電界効果トランジスタTr1のゲート電極がドレイン領域に接続されているところの第三の電界効果トランジスタTr3のゲート・配線間容量で割った値が、第二の電界効果トランジスタTr2のゲート・配線間容量を、第二の電界効果トランジスタTr2のゲート電極がドレイン領域に接続されているところの第四の電界効果トランジスタTr4のゲート・配線間容量で割った値よりも大きい場合。
【0050】
▲4▼第一の電界効果トランジスタTr1の接合容量を、第一の電界効果トランジスタTr1のゲート電極がドレイン領域に接続されているところの第三の電界効果トランジスタTr3の接合容量で割った値が、第二の電界効果トランジスタTr2の接合容量を、第二の電界効果トランジスタTr2のゲート電極がドレイン領域に接続されているところの第四の電界効果トランジスタTr4の接合容量で割った値よりも大きい場合。
【0051】
▲5▼第一の電界効果トランジスタTr1のドレイン領域に接続されている配線と基板との間に形成される配線・基板間容量を、第一の電界効果トランジスタTr1のゲート電極がドレイン領域に接続されているところの第三の電界効果トランジスタTr3のドレイン領域に接続されている配線と基板との間に形成される配線・基板間容量で割った値が、第二の電界効果トランジスタTr2のドレイン領域に接続されている配線と基板との間に形成される配線・基板間容量を、第二の電界効果トランジスタTr2のゲート電極がドレイン領域に接続されているところの第四の電界効果トランジスタTr4のドレイン領域に接続されている配線と基板との間に形成される配線・基板間容量で割った値よりも大きい場合。
【0052】
▲6▼第一の電界効果トランジスタTr1のドレイン領域に接続されている配線と他の配線との間に形成される配線間容量を、第一の電界効果トランジスタTr1のゲート電極がドレイン領域に接続されているところの第三の電界効果トランジスタTr3のドレイン領域に接続されている配線と他の配線との間に形成される配線間容量で割った値が、第二の電界効果トランジスタTr2のドレイン領域に接続されている配線と他の配線との間に形成される配線間容量を、第二の電界効果トランジスタTr2のゲート電極がドレイン領域に接続されているところの第四の電界効果トランジスタTr4のドレイン領域に接続されている配線と他の配線との間に形成される配線間容量で割った値よりも大きい場合。
【0053】
▲7▼第一の電界効果トランジスタTr1のドレイン領域にゲート電極の接続されている電界効果トランジスタのチャネル容量の合計を、第一の電界効果トランジスタTr1のゲート電極がドレイン領域に接続されているところの第三の電界効果トランジスタTr3のドレイン領域にゲート電極の接続されている電界効果トランジスタのチャネル容量の合計で割った値が、第二の電界効果トランジスタTr2のドレイン領域にゲート電極の接続されている電界効果トランジスタのチャネル容量の合計を、第二の電界効果トランジスタTr2のゲート電極がドレイン領域に接続されているところの第四の電界効果トランジスタTr4のドレイン領域にゲート電極の接続されている電界効果トランジスタのチャネル容量の合計で割った値よりも大きい場合。
【0054】
▲8▼第一の電界効果トランジスタTr1のドレイン領域にゲート電極の接続されている電界効果トランジスタの数を、第一の電界効果トランジスタTr1のゲート電極がドレイン領域に接続されているところの第三の電界効果トランジスタTr3のドレイン領域にゲート電極の接続されている電界効果トランジスタの数で割った値が、第二の電界効果トランジスタTr2のドレイン領域にゲート電極の接続されている電界効果トランジスタの数を、第二の電界効果トランジスタTr2のゲート電極がドレイン領域に接続されているところの第四の電界効果トランジスタTr4のドレイン領域にゲート電極の接続されている電界効果トランジスタの数で割った値よりも大きい場合。
【0055】
▲9▼第一の電界効果トランジスタTr1のドレイン領域には入出力回路を構成する電界効果トランジスタのゲート電極が接続され、第一の電界効果トランジスタTr1のゲート電極は内部回路を構成する電界効果トランジスタのドレイン領域に接続され、第二の電界効果トランジスタTr2のドレイン領域には内部回路を構成する電界効果トランジスタのゲート電極が接続され、第二の電界効果トランジスタTr2のゲート電極は内部回路を構成する電界効果トランジスタのドレイン領域に接続されている場合。
【0056】
以上、負荷容量を構成する個々の容量に着目して実施形態における負荷容量の例示を行ったが、本実施形態はこれらの例に限る物ではなく、話の本質は、第一の電界効果トランジスタTr1と第二の電界効果トランジスタTr2とに対する、「着目するトランジスタの負荷容量を、着目するトランジスタのゲート電極がドレイン領域に接続されているところのトランジスタの負荷容量で割った値」の大小関係である。
【0057】
なお、一般の場合には各々の電界効果トランジスタに対する上記の「着目するトランジスタの負荷容量を、着目するトランジスタのゲート電極がドレイン領域に接続されているところのトランジスタの負荷容量で割った値」に応じてゲート絶縁膜の構造を変えて最適条件を求める事でいずれの電界効果トランジスタのゲート絶縁膜にいずれの構造を用いるのかを決めればよい。
【0058】
以下図面を用いて本発明の実施形態を詳細に説明する。なお本発明は以下の実施形態に限定されるものではなく、種々変更して用いる事ができる。
【0059】
(第1実施形態)
本発明の第1実施形態による半導体装置の構成を図1に示す。図1は、本実施形態による半導体装置の断面図である。本実施形態では集積回路上の素子としてNチャネル電界効果トランジスタを例に取って示す。不純物の導電型を逆にすればPャネル電界効果トランジスタの場合にもまったく同様であり、光蝕刻法等の方法を用いて基板内の特定の領域のみに不純物を注入する等の方法を用いれば相補型電界効果トランジスタの場合も全く同様である。
【0060】
この実施形態による半導体装置は、積層構造のゲート絶縁膜7,8を持つ素子Tr1と、単一層のゲート絶縁膜8を持つ素子Tr2と備えている。特に、そのトランジスタTr1の負荷容量を、そのトランジスタのゲート電極がドレイン領域に接続されているところのトランジスタの負荷容量で割った値が大きい素子Tr1のゲート絶縁膜7,8は積層構造とし、トランジスタTr2の負荷容量を、そのトランジスタのゲート電極がドレイン領域に接続されているところのトランジスタの負荷容量で割った値が小さい素子Tr2のゲート絶縁膜8は単一層とする。これにより、短チャネル効果耐性の低い素子Tr1の数を最小限に抑えつつ、チャネル領域中の電子や正孔の移動度は高くする事ができる。その結果として速い動作速度の半導体装置が提供される。
【0061】
この実施形態による半導体装置は、P型シリコン基板1上にトレンチ素子分離法により素子分離領域2が形成されている。この素子分離領域2によって、P型シリコン基板1内の、トランジスタTr1が形成される領域と、トランジスタTr2が形成される領域が分離される。分離されたトランジスタTr1,Tr2が形成される、P型シリコン基板1内の領域には、それぞれPウエル領域3が形成される。このPウエル領域3中には、それぞれNチャネル領域4が形成されている。トランジスタTr1が形成されるNチャネル領域4上には、酸化シリコン膜7と、この酸化シリコン膜7上に形成されて酸化シリコンの誘電率(=3.9)より誘電率が高い材料からなる絶縁膜8とを有する積層構造が形成されている。また、トランジスタTr2が形成されるNチャネル領域4上には、酸化シリコンの誘電率(=3.9)より誘電率が高い材料からなる絶縁膜8が形成されている。すなわち、トランジスタTr1においては、ゲート絶縁膜は、酸化シリコン膜7と絶縁膜8とからなる積層構造であり、トランジスタTr2においては、ゲート絶縁膜が単層の絶縁膜8となる。トランジスタTr1、Tr2の、それぞれの絶縁膜8上には、ゲート電極9が形成されている。これらゲート電極9の両側のPウェル領域3には、N型の不純物が拡散されたソース・ドレイン10が設けられている。各トランジスタのゲート電極9、ソース・ドレイン10には、それぞれ配線14が設けられている。そして、これらの配線は層間絶縁膜12によって電気的に絶縁されている。
【0062】
次に、図2を参照して、本実施形態による半導体装置の製造方法について以下に説明する。
【0063】
先ず図2(a)に示すように、例えばP型シリコン基板1に例えばトレンチ素子分離法により素子分離領域2を形成する。続いてPウエル形成領域に例えばBイオンを加速電圧100keV、ドーズ量2.0×1013cm−2で注入し、その後に例えば1050℃、30秒の熱工程によりPウエル領域3を形成する。
【0064】
次に、図2(b)に示すように、Pウエル領域3中に、所望のしきい値電圧を得る為に例えばBイオンを加速電圧30keV、ドーズ量1.0×1013cm−2で注入し、チャネル領域4の表面の濃度を調節する。
【0065】
次に、図2(c)に示すように、例えば700℃の酸素雰囲気にシリコン基板1を曝す事により例えば厚さ1nmの酸化シリコン膜7を形成する。
【0066】
次に図3(a)に示すように、酸化シリコン膜7の一部を選択的に除去する。一部のみを選択的に除去する事は例えば光蝕刻法等の方法により、半導体基板の一部のみをレジストで覆い、その状態で酸化シリコン膜7の露出している部分を除去すればよい。酸化シリコン膜の除去は例えばRIE(リアクティブ・イオン・エッチング)法等の異方性エッチングを施す事に依り行う事も可能であるし、例えばCDE(ケミカル・ドライ・エッチング)法ないし例えばフッ酸等を用いた湿式処理等の等方性エッチングを施す事に依り行う事も可能である。
【0067】
次に、図3(b)に示すように、例えばCVD(ケミカル・ベイパー・デポジション)法等の方法を用いる事により、例えば厚さ5nmの(HfO0.5(SiO0.5膜8を形成する。続いて、図3(c)に示すように、(HfO0.5(SiO0.5膜8の上に例えばCVD法により例えば厚さ100nmの例えば多結晶シリコン膜を堆積し、例えばRIE法等の異方性エッチングを施す事に依り多結晶シリコン膜を加工してゲート電極9を形成する。そして、このゲート電極9をマスクとして、例えばRIE法等の異方性エッチングを用いて(HfO0.5(SiO0.5膜8、酸化シリコン膜7を加工する。なお多結晶シリコンないし(HfO0.5(SiO0.5膜8、酸化シリコン膜7の加工は湿式エッチング法等の等方性エッチングに依り行う事も可能である。
【0068】
次に、図4(a)に示すように、例えばAsイオンを加速電圧30keV、ドーズ量5.0×1015cm−2で注入する。そして熱工程によりソース・ドレイン10を形成する。続いて、図4(b)に示すように、層間絶縁膜として例えばCVD法で酸化シリコン膜12を例えば500nm堆積し、その後、ソース・ドレイン10およびゲート電極9上に配線孔13を例えばRIE法にて開孔する。
【0069】
次に、例えばスパッタ法等によりシリコン基板1全面に例えばSiを1%含有する例えば厚さ300nmのAl膜を形成する。そしてこのAl膜に例えばRIE法等の異方性エッチングを施す事により配線14を形成し、図1に示す構造を得る。以後は従来の半導体装置の形成と同様にパッシベーション工程等を経て半導体装置を完成する。
【0070】
本実施形態においては半導体装置中の素子としてN型電界効果トランジスタを例に取って示したが、不純物の導電型を逆にすればP型電界効果トランジスタの場合にも、そして光蝕刻法等の方法を用いて基板内の特定の領域のみに不純物を導入すれば相補型電界効果トランジスタに対しても同様である。
【0071】
また、電界効果トランジスタの他に、バイポーラー型トランジスタや単一電子トランジスタ等の他の能動素子、ないしは抵抗体やダイオードやインダクターやキャパシター等の受動素子をも含む半導体装置に対しても同様である。OEIC(オプト・エレクトリカル・インテグレーテッド・サーキット)やMEMS(マイクロ・エレクトロ・メカニカル・システム)等を形成する場合もまた同様である。 また、SOI構造の素子を含む場合にも同様である。さらに、エピタキシャル成長等を施した基板上に形成した場合も同様である。
【0072】
また、本実施形態では、N型半導体層を形成する為の不純物としてはAsを、P型半導体層を形成する為の不純物としてはBを用いたが、N型半導体層を形成する為の不純物として他のV族不純物を用いる、ないしはP型半導体層を形成する為の不純物として他のIII族不純物を用いてもよい。また、III族やV族の不純物の導入はそれらを含む化合物の形で行ってもよい。
【0073】
また、本実施形態では、不純物の導入はイオン注入を用いて行ったが、イオン注入以外の例えば固相拡散や気相拡散等の方法を用いてもよい。また、不純物を含有する半導体を堆積するないしは成長させる等の方法を用いてもよい。
【0074】
また、本実施形態では、シングルドレイン構造の素子を例として示したが、シングルドレイン構造以外の例えばエクステンション構造ないしLDD(ライトリー・ドープト・ドレイン)構造やGDD(グレーデッド・ディフューズド・ドレイン)構造等の構造の素子を構築したとしてもよい。またハロー構造ないしポケット構造やエレベート構造等の素子を構築してもよい。チャネルが半導体基板面と平行ではない例えば柱状構造の素子やFINFET(フィン型電界効果トランジスタ)等も同様である。さらに基板が例えばシリコンとゲルマニウム等の複数の元素を含む半導体で形成されている場合も同様である。
【0075】
また、本実施形態では、ソース・ドレイン領域への不純物の導入をゲート絶縁膜の加工の後に行っているが、不純物の導入と加工との順序は本質ではなく、逆の順序で行ってもよい。
【0076】
また、本実施形態では、ゲート電極の加工の後にソース・ドレイン領域上のゲート絶縁膜を除去しているが、ソース・ドレイン領域上のゲート絶縁膜は必ずしも除去しなくてもよい。ただしゲート電極の下側の角近傍に於ける電場強度はソース・ドレイン領域上のゲート絶縁膜が除去してある場合の方が弱い。それ故、絶縁膜の信頼性等に鑑みるとソース・ドレイン領域上のゲート絶縁膜は除去してある方が好ましい。
【0077】
また、本実施形態では、ゲート絶縁膜の端部とゲート電極の端部とが揃っているが、ゲート絶縁膜の端部がゲート電極の端部より外に張り出しているないしは内側に入っていてもよい。ただし、ゲート絶縁膜の端部がゲート電極の端部より外に張り出していると、ソース・ドレイン領域形成時に注入される不純物がゲート絶縁膜中に止まってしまって半導体基板に注入される量が少なくなると言ういわゆるドーズロスが生ずる。それ故、ゲート絶縁膜の端部はゲート電極の端部よりも張り出さない方が好ましい。ゲート絶縁膜の端部がゲート電極の端部よりも内側に入っていると更に好ましい。
【0078】
また、本実施形態では、シリサイド化には言及していないが、ソース・ドレインないしゲート電極に対してシリサイド化を施してもよい。また、ソース・ドレイン領域上ないしゲート電極上に金属層を堆積ないしは成長させる等の方法を用いてもよい。素子の寄生抵抗の低減や、ノイズの低減に鑑みるとシリサイドないし金属層の堆積ないし成長を施す方が好ましい。
【0079】
また、本実施形態では、ゲート電極は多結晶シリコンを用いたが、単結晶シリコンや非晶質シリコン乃至は例えばゲルマニウム等を含有するシリコン等の半導体、乃至は金属、金属を含む化合物等、乃至はそれらの積層等で形成してもよい。
【0080】
また、本実施形態では、ゲート電極の上部は電極が露出する構造であるが、上部に例えば酸化シリコンや窒化シリコン等の絶縁物を設けてもよい。
【0081】
また、本実施形態では、ゲート電極の形成はゲート電極材料を堆積した後に異方性エッチングを施すと言う方法で形成しているが、この工程は等方性エッチングを用いて行っても良いし、または例えばダマシンプロセス等のような埋め込みの方法を用いてゲート電極を形成してもよい。
【0082】
また、本実施形態では、ゲート電極形成後の後酸化には言及していないが、ゲート電極やゲート絶縁膜材料等に鑑みて可能であれば、後酸化工程を行ってもよい。
【0083】
また、本実施形態では、ゲート絶縁膜としてCVD法により形成した(HfO0.5(SiO0.5膜を用いたが、Hfの他の価数ないしは濃度の異なるシリケートないしは、Ti、Ce、Zr、Ta、Al、La、Y、Gd、Dy、Pr等の他の金属等のシリケート等ないしは様々な元素を含むシリケートないしは酸化物材料等の、他の高誘電体膜ないしはそれらの積層等の他の絶縁膜をゲート絶縁膜として用いてもよい。さらに窒素等の他の元素を含む絶縁膜を用いてもよい。またはその様な素子を混載しても良い。
【0084】
また、絶縁膜の形成方法はCVD法に限る物ではなく例えばスパッタ法ないし蒸着法ないしエピタキシャル成長法等の他の方法を用いて形成してもよい。また、ゲート絶縁膜として或る物質の酸化物を用いる等の場合には、まずその物質の膜を形成しておいてそれを酸化する等の方法を用いてもよい。
【0085】
また、本実施形態に於いてはゲート絶縁膜が積層構造となっている素子の、シリコン基板に近い方の絶縁膜として酸化シリコンを用いたが、この膜が窒素等の他の元素を含んでいてもよい。熱工程に伴うゲート絶縁膜中の不純物の半導体基板への拡散の防止に鑑みると窒素原子を含む方が好ましい。また、この膜の形成方法は昇温状態で酸素雰囲気に曝す事に限るものではなく、例えば高速昇降温酸化法ないしCVD法ないしスパッタ法ないし蒸着法ないしエピタキシャル成長法等の他の方法を用いて形成してもよい。
【0086】
また、本実施形態では、ゲート絶縁膜が積層構造となっている素子の、シリコン基板から遠い方の絶縁膜と、ゲート絶縁膜が積層構造となっていない素子のゲート絶縁膜とを同一の物質を用いて形成したが、この事に必然性はなく異なる物質を用いて形成してもよい。厚さが異なっても良い。厚さを変える事は例えば成膜後に一部の領域のみ選択的に薄膜化する等の方法により可能である。ゲート絶縁膜の最適構造は回路中の素子により異なりそれは上述の如く負荷容量等に鑑みて決定されるべきものであるので、積層構造とするか否かのみならずゲート絶縁膜の材料ないし厚さを素子に依って異なる物質とすると、本実施形態のようにゲート絶縁膜が積層構造か否かを素子に依って変えた場合とくらべて更に高性能の半導体装置が形成される。
【0087】
また、ゲート絶縁膜に強誘電体膜を用いた素子を含む半導体装置を形成してもよい。
【0088】
また、本実施形態では、ゲート電極の側部に絶縁膜(ゲート側壁)を設けることに関しては言及をしなかったが、ゲート側壁を設けたとしても同様の効果が得られる。
【0089】
また、本実施形態では、配線の為の金属層の形成はスパッタ法を用いて行っているが、スパッタ法以外に例えば堆積法等の異なる方法を用いて金属層を形成してもよい。また、金属の選択成長等の方法を用いてもよいしダマシン法等の方法を用いてもよい。
【0090】
また、本実施形態では、素子分離はトレンチ素子分離法を用いて行ったが、例えば局所酸化法やメサ型素子分離法等の他の方法を用いて素子分離を行ってもよい。
【0091】
また、本実施形態では、層間絶縁膜として酸化シリコン膜を用いているが、例えば低誘電率材料等の酸化シリコン以外の物質を層間絶縁膜に用いてもよい。酸化シリコンよりも誘電率の低いいわゆる低誘電率材料を用いると寄生容量が低減されるので好ましい。
【0092】
また、コンタクト孔に関しては自己整合コンタクトを形成する事も可能である。
【0093】
また、本実施形態では、配線が一層のみの半導体装置の場合を示したが、素子や配線等が二層以上存在してもよい。
【0094】
(第2実施形態)
次に、図5を参照して本発明の第2実施形態による半導体装置を説明する。
【0095】
この実施形態による半導体装置は、積層構造のゲート絶縁膜7、8を有する素子Tr1と、積層構造のゲート絶縁膜7、8を有する素子Tr2を備えている。トランジスタTr1の負荷容量を、そのトランジスタのゲート電極がドレイン領域に接続されているところのトランジスタの負荷容量で割った値が大きい素子Tr1のゲート絶縁膜7、8の半導体基板側にある層7の厚さは厚くし、トランジスタTr2の負荷容量を、そのトランジスタのゲート電極がドレイン領域に接続されているところのトランジスタの負荷容量で割った値が小さい素子Tr2のゲート絶縁膜7、8の半導体基板側にある層7の厚さは薄くする。これにより、短チャネル効果耐性の低い素子の数を最小限に抑えつつ、チャネル領域中の電子や正孔の移動度は高くする事ができ、その結果として速い動作速度の半導体装置が提供される。なお、図5において、図1と同じ構成要素には同じ符号を付している。
【0096】
次に、この実施形態による半導体装置の製造工程を、図6を参照して説明する。
【0097】
この製造工程は、第1実施形態の図3(a)に示される工程の後に、図6に示す様に、シリコン基板1を例えば700℃の酸素雰囲気に曝す事により例えば厚さ1nmの酸化シリコン膜を形成する。このとき、酸化シリコン膜7の存在している領域、すなわち、トランジスタTr1が形成される領域に於いてもシリコン基板1の酸化反応が起こるため酸化シリコン膜7は厚くなる。しかし、酸化シリコン7が存在していない、トランジスタTr2が形成される領域には、酸化シリコン膜7の膜厚より薄い厚さ1nmの酸化シリコン膜72のみが存在する。以後は、第1実施形態の図3(b)以降に示す工程と同様にして行う。
【0098】
この様にするとゲート絶縁膜が積層構造であり且つ半導体基板に近い方の絶縁膜の厚さが異なる二種類の電界効果トランジスタを含む半導体装置が実現される。上述の如く高誘電率ゲート絶縁膜8と半導体基板1との間に酸化シリコン膜等の膜を介在させる事はチャネル領域に於ける電子や正孔の移動度の向上ないしゲート絶縁膜と基板との界面に於ける界面準位密度の低下ないし界面近傍の固定電荷密度の低下と言う利点を持つと同時に、酸化膜に換算した実効的なゲート絶縁膜厚の増大に伴う短チャネル効果耐性の低下と言う欠点をも持つ。それ故、高誘電率ゲート絶縁膜8と半導体基板との間に介在させる酸化シリコン膜7、7の厚さの最適値は回路中の素子により異なりそれは上述の如く負荷容量等に鑑みて決定されるべきものである。
【0099】
本実施形態の様にすると素子に依って高誘電率ゲート絶縁膜と半導体基板との間に介在させる酸化シリコン膜の厚さを変える事が可能であるので、素子に応じて酸化シリコン膜厚を最適値ないしそれに近い値に調節する事が可能になる。
【0100】
本実施形態においても第1実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。
【0101】
また、本実施形態では、二種類の酸化シリコン膜の形成を同一の条件で行ったが、この事に必然性は無く、異なる条件で形成する、ないしは仮にシリコン基板に施したとすれば異なる膜厚の酸化シリコン膜が形成される様な条件で行ってもよい。
【0102】
また、本実施形態では、二種類の素子の何れに於いても積層構造であるゲート絶縁膜の内で半導体基板に近い方の絶縁膜は酸化シリコンであるが、少なくとも一方が例えば窒素等の他の元素を含んでいてもよい。
【0103】
また、本実施形態では、積層構造であるゲート絶縁膜の内で半導体基板に近い方の絶縁膜の厚さを場所に依り変える事を、基板の全面を酸化した後に一部を除去してから再び前面を酸化すると言う方法を用いているが、この方法に必然性は無い。例えば半導体基板の特定の領域のみ例えば窒素を導入してから半導体基板を例えば昇温状態の酸素雰囲気に曝すと言う方法を用いても良い。
【0104】
また、本実施形態では、積層構造であるゲート絶縁膜の内で半導体基板に近い方の絶縁膜の厚さが二種類である場合を示したが、異なる厚さが三種類以上有ってもよい。また、第1実施形態の様に積層構造でないゲート絶縁膜を持つ素子をも形成してもよい。また積層構造でないゲート絶縁膜として酸化シリコン膜ないし窒化シリコン膜ないし窒化酸化シリコン膜等を用いても良い。また積層構造であるゲート絶縁膜の内で半導体基板から遠い方の絶縁膜が素子により異なってもよい。
【0105】
上述の様に、高誘電率ゲート絶縁膜と半導体基板との間に介在させる絶縁膜の厚さの最適値は回路中の素子により異なりそれは上述の如く負荷容量等に鑑みて決定されるべきものであるので、異なる厚さがゼロをも含めて三種類以上あれば、それが本実施形態の様に二種類のみである場合よりも更に高性能の半導体装置が実現される。内部回路を構成する素子のみを駆動する素子の負荷容量と、入出力回路を構成する素子を駆動する素子の負荷容量とを比較した場合の負荷容量の相違は、内部回路を構成する素子のみを駆動する素子の負荷容量のみを比較した場合の負荷容量の相違よりも通常は大きい。それ故、高誘電率ゲート絶縁膜と半導体基板との間に介在させる絶縁膜の厚さを、内部回路を構成する素子のみを駆動する素子間で最適値に従って異なる値にすると共に、入出力回路を構成する素子を駆動する素子に於いては更に異なる値とすると、内部回路の内に於いてのみないしは内部回路と入出力回路との境界近傍に於いてのみの動作速度が速まるのみならず、双方とも動作速度が速まると言う新たな利点が得られる。
【0106】
また積層構造でないゲート絶縁膜として酸化シリコン膜ないし窒化シリコン膜ないし窒化酸化シリコン膜等を用いた場合、ないし積層構造であるゲート絶縁膜の内で半導体基板から遠い方の絶縁膜が素子により異なる場合等の場合も、同様にゲート絶縁膜の構造を、内部回路を構成する素子のみを駆動する素子間で最適値に従って異なる値にすると共に、入出力回路を構成する素子を駆動する素子に於いては更に異なる値とすると、上と同様に内部回路の内に於いてのみないしは内部回路と入出力回路との境界近傍に於いてのみの動作速度が速まるのみならず、双方とも動作速度が速まると言う新たな利点が得られる。
【0107】
(第3実施形態)
次に、図7乃至図9を参照して本発明の第3実施形態による半導体装置を説明する。
【0108】
この実施形態による半導体装置の構成を図7に示す。この実施形態による半導体装置は、窒素濃度が比較的低い高誘電体材料からなるゲート絶縁膜8を有する素子(トランジスタ)Tr1と、窒素濃度が比較的低い高誘電体材料からなるゲート絶縁膜8を有する素子(トランジスタ)Tr2とを備えている。トランジスタTr1の負荷容量を、そのトランジスタのゲート電極がドレイン領域に接続されているところのトランジスタの負荷容量で割った値が大きい素子Tr1のゲート絶縁膜8中の窒素濃度は低く設定し、トランジスタTr2の負荷容量を、そのトランジスタのゲート電極がドレイン領域に接続されているところのトランジスタの負荷容量で割った値が小さい素子Tr2のゲート絶縁膜8中の窒素濃度は高く設定する。これにより、短チャネル効果耐性の低い素子の数を最小限に抑えつつ、チャネル領域中の電子や正孔の移動度は高くする事ができ、その結果として速い動作速度の半導体装置が提供される。なお、図7においては、図1と同じ構成要素には同じ符号が付されている。
【0109】
この実施形態による半導体装置は、以下の形成工程により形成される。
【0110】
この形成工程は、第1実施形態の図2(a)に示される工程の後に、図8(a)に示す様に、例えばCVD法等の方法により例えば厚さ5nmの(HfO0.5(SiO0.5膜20を形成する。続いて、図8(b)に示すように、(HfO0.5(SiO0.5膜20の上に、例えばCVD法により例えば厚さ10nmの例えば窒化シリコン膜22を堆積し、その一部、すなわちトランジスタTr1が形成される領域以外の領域上の窒化シリコン膜22を選択的に除去する。一部のみを選択的に除去する事は例えば光蝕刻法等の方法により、半導体基板1の一部のみをレジストで覆い、その状態で窒化シリコンの露出している部分を除去すればよい。窒化シリコンの除去は例えばRIE法等の異方性エッチングを施す事に依り行う事も可能であるし、例えばCDE法ないし湿式処理等の等方性エッチングを施す事に依り行う事も可能である。
【0111】
次に、図9(a)に示すように、残存している窒化シリコン膜22をマスクとして(HfO0.5(SiO0.5膜20の一部を例えばRIE法等の異方性エッチングを施す事に依り除去する。(HfO0.5(SiO0.5膜20の除去は例えばCDE法ないし湿式処理等の等方性エッチングを施す事に依り行う事も可能である。
【0112】
次に、図9(b)に示すように、例えばCVD法により例えば厚さ5nmの(HfO0.5(SiO0.5膜24を形成する。続いて、シリコン基板1を例えば昇温したNHないしNOないしNOないしNO等の気体に曝す事に依って(HfO0.5(SiO0.5膜24に窒素を導入する。この窒素の導入は必ずしも昇温を行わずに半導体基板1を例えば励起状態の窒素気体に曝す事に依っても可能である。また窒素を加速して注入する事に依っても可能である。半導体基板1中の不純物分布が変動してしまう等の問題に鑑みると昇温を伴う工程は好ましくない。それ故、昇温を行わずに半導体基板1を例えば励起状態の窒素気体に曝す、ないし窒素を加速して注入する等の方法を用いる方が好ましい。
【0113】
次に、図9(c)に示すように、(HfO0.5(SiO0.5膜24に例えばRIE法等の異方性エッチングを施す事により一部のみを選択的に除去する。一部のみを選択的に除去する事は例えば光蝕刻法等の方法により、半導体基板1の一部のみをレジストで覆い、その状態で(HfO0.5(SiO0.5膜24の露出している部分を除去すればよい。(HfO0.5(SiO0.5膜24の除去はRIE法等の異方性エッチングを施す事に依り行う事も可能であるが、例えばCDE法ないし湿式処理等の等方性エッチングを施す事に依り行う事も可能である。続いて、トランジスタTr1の形成領域に残存している窒化シリコン膜22を除去する。なお、この工程はCMP(ケミカル・メカニカル・ポリッシング)法等に依る平坦化工程を施す事に依っても可能である。以後は、第1実施形態の図3(c)以降に示す工程と同様にして行う。
【0114】
この様にするとゲート絶縁膜が高誘電率材料で形成され且つ一方は窒素を含み他方は窒素を含まない二つの電界効果トランジスタを含む半導体装置が実現される。
【0115】
上述の如く金属シリケート絶縁膜材料に窒素を導入する事は絶縁膜中の金属酸化物の析出抑制と言う利点を持つと同時に、素子のチャネル領域に於ける電子や正孔の移動度の低下と言う欠点をも持つ。それ故、特に金属シリケート材料中に導入すべき窒素量の最適値は回路中の素子により異なりそれは上述の如く負荷容量等に鑑みて決定されるべきものである。本実施形態の様にすると素子に依ってゲート絶縁膜中に窒素を導入するか否かを変える事が可能である。
【0116】
本実施形態においても上記の実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。
【0117】
また、本実施形態では、二種類の(HfO0.5(SiO0.5膜20、24の形成を同一の条件で行ったが、この事に必然性は無く、異なる条件で形成する、ないしは異なる厚さないし異なる組成の絶縁膜が形成される様な条件で行ってもよい。
【0118】
また、本実施形態では、二層の(HfO0.5(SiO0.5膜20、24の間に窒化シリコン膜22を介在する様にしているが、これは(HfO0.5(SiO0.5膜24に窒素を導入する際の拡散障壁ないし(HfO0.5(SiO0.5膜24の除去を行う際のエッチングストッパーとする為であり、窒素の導入の条件を工夫するないしは(HfO0.5(SiO0.5膜24の除去を例えば時間指定等の方法で行うのであれば、窒化シリコン層22を設けない事も可能である。また、窒化シリコン以外の物質を用いてもよい。また、(HfO0.5(SiO0.5膜20上の窒化シリコン膜22や(HfO0.5(SiO0.5膜24の少なくとも一部を残存させてゲート絶縁膜の一部として用いても良い。この様にすると製造工程の簡略化が図られるので半導体装置の製造費用が抑制されると言う別の利点も得られる。
【0119】
(第4実施形態)
次に、図10を参照して本発明の第4実施形態による半導体装置を説明する。
【0120】
この実施形態による半導体装置は、第3実施形態による半導体装置と同じ構成を有しているがその製造方法が異なる。
【0121】
この実施形態による半導体装置の形成工程は、第3実施形態の図9(a)に示される工程の後に、図10に示す様に、例えばCVD法等の方法により窒素を含む例えば厚さ5 nmの(HfO0.5(SiO0.5膜26を形成する。以後は、第3実施形態の図9(c)以降に示す工程と同様にして行う。すなわち、本実施形態においては、トランジスタTr2の形成領域にゲート絶縁膜を形成する場合には、窒素を含む例えば厚さ5 nmの(HfO0.5(SiO0.5膜26を形成してパターニングすることにより行うが、第3実施形態においては、厚さ5 nmの(HfO0.5(SiO0.5膜24を形成した後に、この膜24に窒素を導入し、そのがパターニングすることにより形成する。
【0122】
この様にするとゲート絶縁膜が高誘電率材料で形成され且つ一方は窒素を含み他方は窒素を含まない二つの電界効果トランジスタを含む半導体装置が実現される。本実施形態においても上記の実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。
【0123】
なお、本実施形態の形成工程は第3実施形態に示した形成工程と比べると窒化の工程が無いので工程が簡略化されており、その結果として製造費用が抑制されると言う別の利点をも有する。
【0124】
また、本実施形態では、窒素を含む金属シリケート膜を窒素を含まない金属シリケート膜の形成よりも後の工程で形成しているが、この事に必然性は無く逆の順序であってもよい。
【0125】
また、本実施形態では、窒素の有無の異なる二種類の金属シリケート膜よりなるゲート絶縁膜を持つ素子を形成したが、この事に必然性は無く窒素ないしは金属の濃度が異なる、ないしは必ずしもそれらに限らずに成分元素の異なるないしは厚さの異なる二種類の絶縁膜よりなるゲート絶縁膜を持つ素子を形成してもよい。またそれらの膜の形成順序をどの様に設定しても良い。
【0126】
また、例えば二者が何れも金属酸化物ないしは金属シリケートである場合には、膜中の窒素原子濃度に応じて素子のチャネル領域に於ける電子や正孔の移動度や誘電率が異なり、窒素原子濃度が低いほどチャネル領域に於ける電子や正孔の移動度は高く誘電率は低い。従って本実施形態に示した製造方法を用いて、第一の電界効果トランジスタのゲート絶縁膜と半導体基板との界面に於けるゲート絶縁膜中の窒素原子濃度が、第二の電界効果トランジスタのゲート絶縁膜と半導体基板との界面に於けるゲート絶縁膜中の窒素原子濃度よりも低い値となる様に構成すると、本実施形態と同様の効果が得られる。
【0127】
上述の様に、高誘電率ゲート絶縁膜に導入すべき窒素量の最適値は回路中の素子により異なりそれは上述の如く負荷容量等に鑑みて決定されるべきものであるので、かならずしもゼロと限らず窒素濃度を素子に応じて変えると、本実施形態の場合よりも更に高性能の半導体装置が実現される。さらに、窒素濃度の異なる複数種類の絶縁膜を形成する場合に於いて、それらをどの様な順序で形成してもよい。
【0128】
また、例えば二者が何れも金属酸化物ないしは金属シリケートである場合には、膜中の金属原子濃度に応じて素子のチャネル領域に於ける電子や正孔の移動度や誘電率が異なり、金属原子濃度が低いほどチャネル領域に於ける電子や正孔の移動度は高く誘電率は低い。従って本実施形態に示した製造方法を用いて、第一の電界効果トランジスタのゲート絶縁膜と半導体基板との界面に於けるゲート絶縁膜中の金属原子濃度が、第二の電界効果トランジスタのゲート絶縁膜と半導体基板との界面に於けるゲート絶縁膜中の金属原子濃度よりも低い値となる様に構成すると、本実施形態と同様の効果が得られる。
【0129】
上述の様に、高誘電率ゲート絶縁膜に含ませるべき金属量の最適値は回路中の素子により異なりそれは上述の如く負荷容量等に鑑みて決定されるべきものであるので、かならずしもゼロと限らず金属濃度を素子に応じて変えると、本実施形態の場合よりも更に高性能の半導体装置が実現される。さらに、金属濃度の異なる複数種類の絶縁膜を形成する場合に於いて、それらをどの様な順序で形成してもよい。
【0130】
また、本実施形態では、窒素の有無の異なる二種類の金属シリケート膜よりなるゲート絶縁膜の素子のみを形成したが、この事に必然性は無く、窒素の有無や窒素濃度等ないしはそれらをも含めた成分元素等の組成ないしは厚さの異なる三種類以上のゲート絶縁膜の素子を形成してもよい。上述の様に、高誘電率ゲート絶縁膜に導入すべき窒素量等の最適値は回路中の素子により異なりそれは上述の如く負荷容量等に鑑みて決定されるべきものであるので、窒素濃度等がゼロをも含めて三種類以上あれば、それが本実施形態の様に二種類のみである場合よりも更に高性能の半導体装置が実現される。第2実施形態に記したと同様に、ゲート絶縁膜中の窒素濃度ないしそれをも含めた成分元素の濃度等の膜の組成を内部回路を構成する素子のみを駆動する素子間で最適値に従って異なる値にすると共に、入出力回路を構成する素子を駆動する素子に於いては更に異なる値とすると、内部回路の内に於いてのみないしは内部回路と入出力回路との境界近傍に於いてのみの動作速度が速まるのみならず、双方とも動作速度が速まると言う新たな利点が得られる。
【0131】
上述の金属濃度の異なる金属シリケート膜よりなるゲート絶縁膜の素子に関しても、三種類以上のゲート絶縁膜の素子を形成してもよく、その濃度等の組成を内部回路を構成する素子のみを駆動する素子間で最適値に従って異なる値にすると共に、入出力回路を構成する素子を駆動する素子に於いては更に異なる値とすると、内部回路の内に於いてのみないしは内部回路と入出力回路との境界近傍に於いてのみの動作速度が速まるのみならず、双方とも動作速度が速まると言う新たな利点が得られる。
【0132】
(第5実施形態)
次に、図11を参照して本発明の第5実施形態による半導体装置を説明する。
【0133】
この実施形態による半導体装置は、ゲート絶縁膜の半導体基板との界面近傍に含まれる窒素濃度の異なる素子を含んでいる。特に、そのトランジスタの負荷容量を、そのトランジスタのゲート電極がドレイン領域に接続されているところのトランジスタの負荷容量で割った値が大きい素子のゲート絶縁膜の半導体基板との界面近傍の窒素濃度は低く設定し、そのトランジスタの負荷容量を、そのトランジスタのゲート電極がドレイン領域に接続されているところのトランジスタの負荷容量で割った値が小さい素子のゲート絶縁膜の半導体基板との界面近傍の窒素濃度は高く設定すると短チャネル効果耐性の低い素子の数を最小限に抑えつつ、チャネル領域中の電子や正孔の移動度は高くする事ができ、その結果として速い動作速度の半導体装置が提供される。
【0134】
この実施形態による半導体装置は次の形成工程により形成される。
【0135】
この形成工程は、第3実施形態の図9(a)に示される工程の後に、図11(aに示す様に、例えばCVD法により例えば厚さ10nmの(HfO0.5(SiO0.5膜28を形成する。
【0136】
次に、図11(b)に示すように、(HfO0.5(SiO0.5膜28に例えばRIE法等の異方性エッチングを施す事により一部のみを選択的に除去する。一部のみを選択的に除去する事は例えば光蝕刻法等の方法により、半導体基板の一部のみをレジストで覆い、その状態で(HfO0.5(SiO0.5膜28の露出している部分を除去すればよい。(HfO0.5(SiO0.5膜28の除去はRIE法等の異方性エッチングを施す事に依り行う事も可能であるが、例えばCDE法ないし湿式処理等の等方性エッチングを施す事に依り行う事も可能である。続いて窒化シリコン膜22を除去する。そしてシリコン基板1を例えば昇温したNHないしNOないしNOないしNO等の気体に曝す事に依って(HfO0.5(SiO0.5膜20ないし28に窒素を導入する。この時、(HfO0.5(SiO0.5膜20の方が(HfO0.5(SiO0.5膜28よりも薄いので、 (HfO0.5(SiO0.5膜20中の方が(HfO0.5(SiO0.5膜28中よりもゲート絶縁膜の半導体基板との界面近傍に於ける窒素の濃度は高くなる。
【0137】
この窒素の導入は必ずしも昇温を行わずに半導体基板を例えば励起状態の窒素気体に曝す事に依っても可能である。また窒素を加速して注入する事に依っても可能である。半導体基板中の不純物分布が変動してしまう等の問題に鑑みると昇温を伴う工程は好ましくない。それ故、昇温を行わずに半導体基板を例えば励起状態の窒素気体に曝す、ないし窒素を加速して注入する等の方法を用いる方が好ましい。
【0138】
以後は第1実施形態の図3(c)以降に示す工程と同様にして行う。
【0139】
この様にするとゲート絶縁膜の半導体基板との界面近傍に於ける窒素濃度の異なる二種類の電界効果トランジスタを含む半導体装置が実現される。この実施形態は第3実施形態に示した半導体装置に於いて窒化シリコン膜を設けずかつ(HfO0.5(SiO0.5膜20上の(HfO0.5(SiO0.5膜24の少なくとも一部をゲート絶縁膜に用いる場合と類似しているが、第3実施形態に示した半導体装置とは以下の点が異なる。
【0140】
第3実施形態に示した半導体装置で窒化シリコン膜22を設けずかつ(HfO0.5(SiO0.5膜20上の(HfO0.5(SiO0.5膜24の少なくとも一部をゲート絶縁膜に用いると、(HfO0.5(SiO0.5膜20と(HfO0.5(SiO0.5膜24との積層であるゲート絶縁膜は二度の成膜で形成される事になる。その為にその界面に固定電荷や局在した準位等が生じ、しきい値電圧の制御性ないし絶縁膜の絶縁耐圧ないし信頼性の低下、絶縁膜を貫いて流れる電流量の増大等の欠点が生ずる可能性がある。
【0141】
これに対して、本実施形態の様にして半導体装置を形成するとゲート絶縁膜を構成する金属シリケート膜はいずれの素子に於いても一度の成膜で形成されるので上述の欠点が生ずる可能性は無い。それ故、第3実施形態に示した半導体装置で窒化シリコン膜22を設けずかつ(HfO0.5(SiO0.5膜20上の(HfO0.5(SiO0.5膜24の少なくとも一部をゲート絶縁膜に用いるよりも、本実施形態に示した半導体装置の方が好ましい。
【0142】
本実施形態においても上記の実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。
【0143】
また、本実施形態では、ゲート絶縁膜の厚さが素子によって異なっているが、図11(b)に示す工程に引き続いて、平坦化を行ってもよい。平坦化を行えばゲート絶縁膜の厚さを薄い方の値に揃えられるので短チャネル効果に対する耐性が向上する。それ故、平坦化を行う方が好ましい。必ずしも平坦化には限らず、図3(c)に示す工程に引き続いてゲート絶縁膜の厚さを素子毎の所望の厚さとするべく(HfO0.5(SiO0.5膜20ないし28の薄膜化を行ってもよい。この様にすれば本実施形態の場合に比べて更に詳細にゲート絶縁膜の素子毎の最適化が図られるので、更に好ましい。
【0144】
また、本実施形態では、厚い金属シリケート膜を薄い金属シリケート膜の形成よりも後の工程で形成しているが、この事に必然性は無く逆の順序であってもよい。
【0145】
また、本実施形態では、半導体基板との界面近傍に於ける窒素濃度の異なる二種類の金属シリケート膜よりなるゲート絶縁膜を持つ素子を形成したが、この事に必然性は無く金属の濃度が異なる、ないしは必ずしもそれらに限らずに成分元素ないし厚さの異なる二種類の絶縁膜よりなるゲート絶縁膜を持つ素子を形成してもよい。またそれらの膜の形成順序をどの様に設定しても良い。
【0146】
また、本実施形態では、半導体基板との界面近傍に於ける窒素濃度の異なる二種類の金属シリケート膜よりなるゲート絶縁膜の素子のみを形成したが、この事に必然性は無く、界面近傍に於ける窒素濃度等ないしはそれをも含めた成分元素等の組成ないしは厚さの異なる三種類以上のゲート絶縁膜の素子を形成してもよい。
【0147】
上述の様に、高誘電率ゲート絶縁膜に導入すべき窒素量等の最適値は回路中の素子により異なりそれは上述の如く負荷容量等に鑑みて決定されるべきものであるので、窒素濃度等がゼロをも含めて三種類以上あれば、それが本実施形態の様に二種類のみである場合よりも更に高性能の半導体装置が実現される。
【0148】
第2実施形態に記したと同様に、ゲート絶縁膜中の窒素濃度ないしそれをも含めた成分元素の濃度等の膜の組成を内部回路を構成する素子のみを駆動する素子間で最適値に従って異なる組成にすると共に、入出力回路を構成する素子を駆動する素子に於いては更に異なる組成とすると、内部回路の内に於いてのみないしは内部回路と入出力回路との境界近傍に於いてのみの動作速度が速まるのみならず、双方とも動作速度が速まると言う新たな利点が得られる。
【0149】
以上説明したように、上記各実施形態の半導体装置においては、チャネル領域に於ける電子や正孔の移動度ないし酸化膜に換算したゲート絶縁膜の実効的膜厚の異なる素子が同一基板上に集積されている。そして、その素子の負荷容量を、その素子のゲート電極がドレイン領域に接続されているところの素子の負荷容量で割った値の大きい素子のチャネル領域に於ける電子や正孔の移動度は大きく、その素子の負荷容量を、その素子のゲート電極がドレイン領域に接続されているところの素子の負荷容量で割った値の小さい素子のゲート絶縁膜の酸化膜に換算した実行的な厚さは薄い。
【0150】
【発明の効果】
以上述べたように、本発明によれば、それ故、素子の短チャネル効果耐性の劣化を抑えつつ電流駆動能力は高くする事ができ、その結果として速い動作速度の高性能の半導体装置が提供される。
【図面の簡単な説明】
【図1】本発明の第1実施形態による半導体装置の構成を示す断面図。
【図2】第1実施形態による半導体装置の製造工程を示す工程断面図。
【図3】第1実施形態による半導体装置の製造工程を示す工程断面図。
【図4】第1実施形態による半導体装置の製造工程を示す工程断面図。
【図5】本発明の第2実施形態による半導体装置の構成を示す断面図。
【図6】第2実施形態による半導体装置の製造工程を示す工程断面図。
【図7】本発明の第3実施形態による半導体装置の構成を示す断面図。
【図8】第3実施形態による半導体装置の製造工程を示す工程断面図。
【図9】第3実施形態による半導体装置の製造工程を示す工程断面図。
【図10】第4実施形態による半導体装置の製造工程を示す工程断面図。
【図11】第5実施形態による半導体装置の製造工程を示す工程断面図。
【図12】各実施形態に共通の基本的な構成を示す図。
【図13】負荷容量を説明する模式図。
【図14】トランジスタの負荷容量を説明する断面図。
【図15】トランジスタの負荷容量を説明する断面図。
【図16】トランジスタの負荷容量を説明する断面図。
【図17】トランジスタの負荷容量を説明する断面図。
【図18】トランジスタの負荷容量を説明する断面図。
【図19】トランジスタの負荷容量を説明する断面図。
【図20】本発明に至った新たなる知見を説明する特性図
【図21】本発明に至った新たなる知見を説明する模式図
【図22】相補型電界効果トランジスタからなるインバータの入力信号の時間依存性を示す図。
【図23】本発明に至った新たなる知見を説明する特性図
【図24】本発明に至った新たなる知見を説明する模式図
【図25】インバータチェーンの伝達遅延時間をシミュレーションによって求める際の模式図。
【図26】従来の半導体装置の構成を示す断面図。
【符号の説明】
1 半導体基板
2 素子分離領域
3 Pウエル領域
4 Nチャネル領域
7 ゲート絶縁膜(SiO
6 ゲート絶縁膜(高誘電体絶縁膜)
9 ゲート電極
10 ソース・ドレイン領域
12 層間絶縁膜
13 配線孔
14 配線
20 (HfO0.5(SiO0.5
22 窒化シリコン膜
24 (HfO0.5(SiO0.5
26 窒素を含む(HfO0.5(SiO0.5
28 (HfO0.5(SiO0.5
[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device.
[0002]
[Prior art]
FIG. 26 is a cross-sectional view of a field-effect transistor used in a conventional semiconductor device. Here, an N-channel field effect transistor is shown as an example. As shown in FIG. 26, in a field-effect transistor used in a conventional integrated circuit, an element isolation region 2 is formed on a P-type silicon substrate 1 by a trench element isolation method. A P-well region 3 is formed in the P-type silicon substrate 1 by B ion implantation and a heat process, and an N-channel region 4 is formed in the P-well region 3 by B ion implantation. A gate insulating film 6 is formed on the N channel region 4 by a metal silicate insulating film (an insulating film made of silicon, oxygen, and metal), and polycrystalline silicon or a high melting point metal is deposited on the gate insulating film 6. Thus, a gate electrode 9 is formed. The source / drain 10 is formed by As ion implantation. The wiring 14 is connected to the gate electrode 9 and the source / drain 10, and the wiring 14 is insulated by the interlayer insulating film 12.
[0003]
In the field-effect transistor used in the above-described conventional semiconductor device, the gate insulating film is becoming thinner with the miniaturization of the element for the purpose of increasing the operation speed of the element and reducing the power consumption. However, if silicon oxide is used as the gate insulating film and only the gate insulating film is made thinner, a problem arises that a tunnel current flows.
[0004]
Therefore, in order to reduce the effective thickness of the gate insulating film, a so-called high dielectric constant material such as a metal oxide or a metal silicate having a higher dielectric constant than silicon oxide is used. In this way, even if the film thickness in terms of silicon oxide is reduced, the actual film thickness can be made thick enough to prevent a tunnel current. However, when a so-called high dielectric constant material such as a metal oxide or a metal silicate is used for the gate insulating film, the mobility of electrons and holes in the channel region is higher than when silicon oxide is used for the gate insulating film. However, there is a problem that the current driving capability of the transistor is reduced as a result.
[0005]
In addition, when a metal silicate is used for a gate insulating film, there is a problem that a metal oxide is deposited in the insulating film after a thermal process, and nitrogen is introduced into the metal silicate insulating film to suppress the deposition. Trying to do so. Although the introduction of nitrogen is effective in suppressing the deposition of metal oxides, it also has the problem that it lowers the mobility of electrons and holes in the channel region.
[0006]
Factors that reduce mobility include the interface state density at the interface between the gate insulating film and the semiconductor substrate and the fixed charge density at the interface between the gate insulating film and the semiconductor substrate or the gate insulating film. It may be higher than when used for an insulating film.
[0007]
In order to eliminate these factors, it has been attempted to form only the gate insulating film near the semiconductor substrate surface with silicon oxide. However, this is because the film thickness when the entire gate insulating film is converted to silicon oxide is reduced. There is a problem that the resistance to the short channel effect of the transistor is weakened because the thickness is increased.
[0008]
In order to improve the performance of the integrated circuit while keeping the power supply voltage constant, the transistors constituting the input / output circuit for exchanging signals between the integrated circuit and the outside are driven at a high voltage, and There is a method of driving transistors constituting an internal circuit other than the output circuit at a low voltage. In this case, the transistors constituting the input / output circuit are driven at a higher voltage than the transistors constituting the internal circuit, and a large current flows. Therefore, both the direction parallel to the channel of the transistor and the direction perpendicular to the channel of the transistor are usually designed to be larger than the transistor constituting the internal circuit. Therefore, the load capacitance of a transistor having a transistor constituting an input / output circuit as a load capacitance is generally larger than the load capacitance of a transistor having a transistor constituting an internal circuit as a load capacitance.
[0009]
Also, even if transistors constituting an internal circuit are compared, the load capacitance connected to the drain region differs depending on the circuit structure around the element.
[0010]
As described above, in a semiconductor integrated circuit, field effect transistors connected to various load capacitors are integrated. Therefore, the speed of change of the input signal in the transistor of interest depends on the magnitude relationship between the load capacitance connected to the drain region of the transistor of interest and the load capacitance connected to the drain region of the transistor driving the transistor. The relative relationship between this and the rate of change of the output signal varies. As a result, the optimum structure required for the gate insulating film is different. For example, SiON is used for a gate insulating film of a transistor constituting an internal circuit, and SiON is used for a gate insulating film of a transistor constituting a peripheral circuit (input / output circuit). 2 2. Description of the Related Art A semiconductor device using a semiconductor device is known (for example, see Patent Document 1).
[0011]
[Patent Document 1]
JP 2000-188339 A
[0012]
[Problems to be solved by the invention]
However, in a conventional semiconductor integrated circuit, since the gate insulating films of all elements are formed of the same material in the internal circuit that actually performs the arithmetic processing, the performance of the entire integrated circuit cannot be improved. It was difficult.
[0013]
The present invention has been made in consideration of the above circumstances, and has as its object to provide an integrated circuit capable of performing a sufficiently high-speed operation while suppressing a decrease in resistance to a short channel effect.
[0014]
[Means for Solving the Problems]
A semiconductor device according to a first aspect of the present invention includes a semiconductor substrate, a gate insulating film formed on the semiconductor substrate, a gate electrode formed on the gate insulating film, and a gate electrode interposed therebetween. First and second field-effect transistors each having a source region and a drain region formed in a semiconductor substrate,
A third field-effect transistor whose drain region is connected to the gate electrode of the first field-effect transistor, and a fourth field-effect transistor whose drain region is connected to the gate electrode of the second field-effect transistor; The first to fourth load capacitances are respectively connected to the drain regions of the first to fourth field-effect transistors, and the value of the first ratio obtained by dividing the first load capacitance by the third load capacitance is The gate insulating film of the first field-effect transistor in the vicinity of the interface with the semiconductor substrate is larger than the value of the second ratio obtained by dividing the second load capacitance by the fourth load capacitance, and Is characterized by being made of a material having a lower dielectric constant than the gate insulating film of the second field-effect transistor in the vicinity of the interface.
[0015]
Further, the semiconductor device according to the second aspect of the present invention includes a semiconductor substrate, a gate insulating film formed on the semiconductor substrate, a gate electrode formed on the gate insulating film, and a gate electrode interposed therebetween. First and second field-effect transistors each having a source region and a drain region formed on a semiconductor substrate; and a third field-effect transistor having a drain region connected to a gate electrode of the first field-effect transistor. A transistor, a fourth field-effect transistor having a drain region connected to the gate electrode of the second field-effect transistor, and a first to fourth field-effect transistors connected to the drain region of the first to fourth field-effect transistors. Each load is connected, and the value of the first ratio of the first load capacity divided by the third load capacity is the second ratio of the second load capacity divided by the fourth load capacity. The gate insulating film of each of the first and second field-effect transistors is larger than the first insulating layer, and the first insulating layer is in contact with the semiconductor substrate, and the first insulating layer is made of a material having a higher dielectric constant than the first insulating layer. It has a stacked structure with a second insulating layer, the first insulating layer of the gate insulating film of the first field-effect transistor, than the first insulating layer of the gate insulating film of the second field-effect transistor It is characterized by being thick.
[0016]
Note that at least a part of the gate insulating film of the second field-effect transistor is made of a material having a high dielectric constant, and the dielectric constant of the material is preferably higher than 3.9.
[0017]
Note that the gate insulating film of the second field-effect transistor may include a metal.
[0018]
Note that the first and second field-effect transistors constitute an internal circuit, and the gate electrode of the fifth field-effect transistor included in the input / output circuit is connected to the drain region of the first field-effect transistor. good.
[0019]
Note that the concentration of nitrogen atoms in the gate insulating film near the interface between the gate insulating film of the first field-effect transistor and the semiconductor substrate is near the interface between the gate insulating film of the second field-effect transistor and the semiconductor substrate. May be configured to be lower than the concentration of nitrogen atoms in the gate insulating film.
[0020]
Note that the concentration of metal atoms in the gate insulating film near the interface between the gate insulating film of the first field-effect transistor and the semiconductor substrate is close to the interface between the gate insulating film of the second field-effect transistor and the semiconductor substrate. May be lower than the concentration of metal atoms in the gate insulating film.
[0021]
BEST MODE FOR CARRYING OUT THE INVENTION
Before describing the embodiments of the present invention, the circumstances that led to the present invention will be described.
[0022]
As described in the related art, when a gate insulating film is formed using a high dielectric constant material, the mobility of electrons and holes in a channel region is lower than that when a gate insulating film is formed using silicon oxide. Things are known. To investigate the effect of this on the operating speed of the circuit, first calculate the propagation delay time of the inverter consisting of complementary field-effect transistors using numerical simulation, and calculate the parameters related to the speed of electrons and holes in the channel. The change rate of the transmission delay time caused by changing the value was calculated.
[0023]
Parameters related to electron and hole velocities are specifically the electron and hole saturation velocities and mobilities, which depend on the electric field strength perpendicular to the interface between the semiconductor substrate and the gate insulating film. Therefore, actually, the three parameters of the mobility when the gate voltage is equal to the power supply voltage, the mobility when the gate voltage is equal to the threshold voltage, and the saturation speed were used as parameters. Then, the rate of change of the transmission delay time associated with increasing each of these parameters by 1.5 times was determined. FIG. 20 is a graph showing the dependence of the change rate of the propagation delay time on the gate length. FIG. 21 is a graph showing the dependence of the change rate of the propagation delay time on the gate length when each of these parameters is increased by a factor of 0.7.
[0024]
As shown in FIGS. 20 and 21, in a transistor having a long gate length, the influence of the mobility is the largest when the gate voltage is equal to the power supply voltage, and the next largest is the influence of the saturation speed. As the length becomes shorter, the effect of mobility when the gate voltage is equal to the power supply voltage decreases, and the effect of saturation speed increases. When the gate length is reduced to about 50 nm, the difference between the two becomes considerably small, and the graphs intersect at 45 nm. When the gate length is reduced to 40 nm, the magnitude relationship between the two becomes opposite to that when the gate length is long. This is a new finding that has been made in this study. Therefore, the effect of mobility when the gate voltage is equal to the power supply voltage is not so large when the gate length is about 50 nm or less, is considerably small when the gate length is about 45 nm or less, and is even smaller when the gate length is about 40 nm or less. New knowledge has been obtained. In addition, it is a new finding obtained in this study that the influence of mobility when the gate voltage is equal to the threshold voltage is small regardless of the gate length.
[0025]
Since the above is a study using a ring oscillator in which inverters composed of complementary field-effect transistors are connected, the speed of change of the input signal and the speed of change of the output signal accordingly are the same.
[0026]
However, in an actual integrated circuit, only the same inverter is not connected, and transistors having various load capacitances are integrated as described above. Therefore, the input signal changes according to the magnitude relationship between the load capacitance connected to the drain region of the transistor of interest and the load capacitance of the transistor where the gate electrode of the transistor of interest is connected to the drain region. The magnitude relationship between the speed at which the output signal changes and the speed at which the output signal changes varies. In order to examine the effect of this, an inverter consisting of complementary field-effect transistors is provided with a load capacitor of the same size as that discussed above, and the speed at which the input signal changes is changed to reduce the speed of electrons and holes. The effect of related parameters on lag time was investigated. Here, the delay time is the time between the time when the input signal becomes 0.5 times the power supply voltage and the time when the output signal becomes 0.5 times the power supply voltage. The input signal increased from 0 V in proportion to time, and became a constant value when the power supply voltage was reached. The speed of change of the input signal was changed by changing the time until the power supply voltage was reached. FIG. 22 schematically shows the time dependency of the input signal.
[0027]
FIG. 23 is a graph showing the dependency of the rate of change of the delay time with the time required for the input signal to reach the power supply voltage when the three speed-related parameters described above are each multiplied by 1.5. FIG. 24 is a graph showing the dependence of the rate of change of the delay time upon increasing each parameter by 0.7 with respect to the time until the input signal reaches the power supply voltage. Note that the gate length of the transistor was 35 nm.
[0028]
As can be seen from FIGS. 23 and 24, as the time required for the input signal to reach the power supply voltage becomes longer, that is, as the speed at which the input signal changes becomes slower, the mobility when the gate voltage is equal to the power supply voltage is reduced. It has been found that the influence of the saturation speed is reduced, and that the influence of the mobility when the gate voltage is equal to the threshold voltage is small irrespective of the speed at which the input signal changes.
[0029]
Assuming that the gate length of the transistor is 35 nm, the effect of mobility when the gate voltage is equal to the power supply voltage is compared between FIGS. 20 and 23, and FIGS. 21 and 24. The delay time in FIGS. 20 and 21 is the transmission delay time of the inverter, whereas the delay time in FIGS. 23 and 24 is defined as described above, so the definitions of the two are different. Therefore, they cannot simply be compared.
[0030]
The comparison was performed as follows. First, in FIG. 20 and FIG. 21, in a graph (not shown) of the dependence of the potential on the time in an inverter composed of a transistor having a gate length of 35 nm used for obtaining the result, the potential of the terminal is 0 V of the power supply voltage. The slope of the tangent line of the graph at the point where it becomes 0.5 times is obtained. When the time required for the input signal of the inverter to reach the power supply voltage is determined from the slope of the tangent, the time required for the input signal to reach the power supply voltage is about 5 psec. For this reason, in FIGS. 23 and 24, when the time when the input signal reaches the power supply voltage is 5 psec, and when the gate voltage is equal to the power supply voltage, the mobility is 1.5 times and 0.7 times. When the rate of change of the delay time due to the change is calculated, they are 6.4% and 8.5%, respectively.
[0031]
As described above, when the gate length is about 45 nm and the gate voltage is equal to the power supply voltage, the effect on the transmission delay time between the mobility and the saturation speed is substantially equal (see FIGS. 20 and 21).
[0032]
The rate of change of the propagation delay time when the gate length is about 45 nm is 1.4 to 1.5 times in FIGS. 20 and 21, respectively, as compared with that in the element with the gate length of 35 nm. ing. Therefore, the time required for the input signal to reach the power supply voltage, which gives 6.4% and 8.5% of the value obtained above 1.4 to 1.5 times, respectively, and gives the same rate of change, is given. 23 and FIG. 24, the values are 0.92 psec to 1.8 psec, respectively. In other words, when the time required for the input signal to reach the power supply voltage is less than this level, the effect of the mobility on the transmission delay time when the gate voltage is equal to the power supply voltage is small in the above-described field effect transistor having a short gate length. That doesn't always hold. These are respectively 1 / 5.4 times to 1 / 2.8 times of 5 psec.
[0033]
In view of the fact that the propagation delay time is proportional to the load capacity, this is expressed as "the load capacity of the transistor of interest divided by the load capacity of the transistor where the gate electrode of the transistor of interest is connected to the drain region. Is greater than 2.8 to 5.4 ". Therefore, if the divided value is 2.8 or more, improving the mobility of electrons and holes in the channel region is effective for increasing the operating speed of the integrated circuit. It is more effective if the value is 5.4 or more.
[0034]
Therefore, in the semiconductor device, the gate insulating film and the semiconductor substrate are connected according to the magnitude of a value obtained by dividing the load capacitance of the transistor of interest by the load capacitance of the transistor where the gate electrode of the transistor of interest is connected to the drain region. The gate insulating film in the vicinity of the interface is configured to be changed. As a result, as will be described later, a high operation speed can be realized while minimizing the number of field effect transistors having a gate insulating film having weak resistance to the short channel effect.
[0035]
As an example, consider a circuit composed of continuous inverters shown in FIG. Inverters are named I1, I2, I3, I4, I5, and I6 in order from the left as shown in the figure. Let C be the capacity of each inverter, which is the load of the preceding inverter. It is assumed that a load capacity of 4C is connected to the output of the inverter I5. Assuming that the transmission delay time of the inverters other than the inverter I5 is τ, the transmission delay time of the inverter I5 is 5τ in the lowest order approximation. These inverters are all inverters used in the calculation of FIG. 20 or FIG. 21. When the transmission delay time of the inverter chain composed of these inverters is determined by simulation, τ = 3.1 psec, so that the signal is {1}. The time required to travel from the node of (2) to the node of (2) is 25 psec. However, this is SiO 2 Was calculated using the mobility in the case where was used for the gate insulating film.
[0036]
ZrO 2 The mobility value reported for a transistor using as a gate insulating film (T. Yamaguchi, et. Al. Tech. Dig. IEDM 2001 pp. 666-6) is SiO. 2 Is about 70% of the mobility when the gate insulating film is used. Thus, when the transmission delay time of the inverter when the mobility uniformly becomes 70% independently of the gate voltage is obtained by simulation, the SiO 2 including the inverter I5 is obtained. 2 Is about 1.15 times that in the case where mobility is used when a gate insulating film is used, so that the time required for a signal to travel from the node (1) to the node (2) is 28.5 psec. Become. However, the delay time of the inverter I5 is such that the time for the input signal to reach the gate voltage is SiO 2 Is considered to be 1/5 of its own transmission delay time calculated using the mobility in the case where is used for the gate insulating film.
[0037]
Here, only the gate insulating film of the inverter I5 near the semiconductor substrate is made of SiO. 2 The mobility of electrons and holes is formed by SiO 2 Is equal to that when the gate insulating film is used, the transmission delay time of the inverter I5 is reduced by 2 psec. As a result, the time required for a signal to propagate from the node (1) to the node (2) is reduced by 2 psec. Will be. That is, in this example, the speed is increased by about 7%.
[0038]
Further, the vicinity of the semiconductor substrate of the gate insulating film is SiO 2 This leads to a reduction in the interface state at the interface between the gate insulating film and the semiconductor substrate and the density of fixed charges near the interface. Reducing the interface state density has another advantage of reducing S-factor or reducing noise. Reducing fixed charges also has another advantage of improving controllability of the threshold voltage.
[0039]
The value obtained by dividing the load capacitance of the transistor of interest by the load capacitance of the transistor where the gate electrode of the transistor of interest is connected to the drain region has various values, and as a result, electrons and holes in the channel region The optimum conditions for the gate insulating film in view of improving the mobility of the semiconductor device and increasing the resistance to the short channel effect also vary. Therefore, the present invention provides a method of dividing the gate insulating film of a field-effect transistor by the above-mentioned “value obtained by dividing the load capacitance of the transistor of interest by the load capacitance of the transistor where the gate electrode of the transistor of interest is connected to the drain region”. Thus, a semiconductor device having a high-performance and high-speed operation can be obtained as a whole.
[0040]
In the following embodiments, as shown in FIG. 12, the load capacitance C connected to the drain region of the transistor Tr1 is provided for the transistors Tr1 and Tr2 of interest. 1 And the load capacitance C of the transistor Tr3 where the gate electrode of the transistor Tr1 is connected to the drain region. 3 Ratio C 1 / C 3 Is the load capacitance C connected to the drain region of the transistor Tr2. 2 And the load capacitance C of the transistor Tr4 where the gate electrode of the transistor Tr2 is connected to the drain region. 4 And the ratio C 2 / C 4 Consider the case where it is greater.
[0041]
First, the load capacity will be described with reference to FIG. The left is the field effect transistor T1 of interest and the right is the field effect transistor T2 connected to its drain region. The following are examples of the load capacity. First, as a capacitance associated with the field effect transistor T1 of interest, an overlap capacitance 60 formed between the gate electrode 38 and the source / drain region via the gate insulating film 36, and a gate electrode 38 via the interlayer insulating film 44 Capacitance 62 formed between the gate electrode 38 and the source / drain region, a gate-wiring capacitance 64 formed between the gate electrode 38 and the wiring metal 46 via the interlayer insulating film 44, and the bottom of the drain region 40 The junction capacitance 66 in the above.
[0042]
In FIG. 13, the overlap capacitance 60 is shown only on the drain side in an enlarged manner, but is present not only on the drain side but also on the source side. Other capacitances include a wiring / substrate capacitance 68 formed between the wiring 50 connected to the drain region 40 via the wiring 46 and the semiconductor substrate, and a wiring 46b via the interlayer insulating film 48. Between the wiring and the wiring 50, and the channel capacitance 72 of the driven field-effect transistor T2. Of course, if there are a plurality of field effect transistors to be driven, each becomes a load capacitance.
[0043]
An example in the case of different load capacities will be described below. FIGS. 14 and 15 show the case where the junction capacitance differs among the load capacitances. The field effect transistor T1 shown in FIG. 15 has a wider drain region than the field effect transistor T1 shown in FIG. Therefore, the junction capacitance is large. FIG. 16 and FIG. 17 show the case where the capacitance between wirings / substrates and the capacitance between wirings are different. The wiring 50 connecting the two field effect transistors T1 and T2 shown in FIG. 17 is longer than the wiring 50 connecting the two field effect transistors T1 and T2 shown in FIG. Therefore, the capacitance 68 between the wiring and the substrate and the capacitance 70 between the wirings are large. FIGS. 18 and 19 show the case where the channel capacitance of the field effect transistor connected to the drain region is different. The gate length of the field effect transistor T2 shown in FIG. 19 is longer than the gate length of the field effect transistor T2 shown in FIG. Therefore, the channel capacity is large. In addition to the example shown here, the number of field effect transistors connected to the drain region is different when the channel capacitance is different because the length of the field effect transistor connected to the drain region in the vertical direction is different from the channel. For this reason, there is a case where the channel capacitance, the capacitance between the gate and the wiring, the capacitance between the wirings and the like are different.
[0044]
In particular, as described above, since the field effect transistor forming the input / output circuit is usually designed to be larger than the field effect transistor forming the internal circuit, the input / output circuit is formed in the drain region of the field effect transistor of interest. When the gate electrode of the field effect transistor is connected, the load capacitance becomes larger than when the gate electrode of the field effect transistor forming the internal circuit is connected to the drain region.
[0045]
As described above, the load capacitance connected to the drain region of the field effect transistor in the integrated circuit is variously different. Therefore, various values are obtained by dividing the load capacitance of the target transistor by the load capacitance of the transistor where the gate electrode of the target transistor is connected to the drain region.
[0046]
In view of the above, the following examples can be given as the load capacitance in the embodiment of the present invention.
[0047]
(1) The overlap capacitance of the first field-effect transistor Tr1 is divided by the overlap capacitance of the third field-effect transistor Tr3 where the gate electrode of the first field-effect transistor Tr1 is connected to the drain region. The value is obtained by dividing the overlap capacitance of the second field-effect transistor Tr2 by the overlap capacitance of the fourth field-effect transistor Tr4 where the gate electrode of the second field-effect transistor Tr2 is connected to the drain region. If greater than value.
[0048]
(2) The value obtained by dividing the fringe capacitance of the first field-effect transistor Tr1 by the fringe capacitance of the third field-effect transistor Tr3 where the gate electrode of the first field-effect transistor Tr1 is connected to the drain region. Is larger than the value obtained by dividing the fringe capacitance of the second field-effect transistor Tr2 by the fringe capacitance of the fourth field-effect transistor Tr4 where the gate electrode of the second field-effect transistor Tr2 is connected to the drain region. Case.
[0049]
{Circle around (3)} The capacitance between the gate and the wiring of the first field-effect transistor Tr1 is defined as the capacitance between the gate and the wiring of the third field-effect transistor Tr3 where the gate electrode of the first field-effect transistor Tr1 is connected to the drain region. The value obtained by dividing the capacitance by the capacitance is the capacitance between the gate and the wiring of the second field-effect transistor Tr2, and the capacitance of the fourth field-effect transistor Tr4 where the gate electrode of the second field-effect transistor Tr2 is connected to the drain region. When the value is larger than the value divided by the capacitance between gate and wiring.
[0050]
(4) The value obtained by dividing the junction capacitance of the first field-effect transistor Tr1 by the junction capacitance of the third field-effect transistor Tr3 where the gate electrode of the first field-effect transistor Tr1 is connected to the drain region. Is larger than the value obtained by dividing the junction capacitance of the second field effect transistor Tr2 by the junction capacitance of the fourth field effect transistor Tr4 where the gate electrode of the second field effect transistor Tr2 is connected to the drain region. Case.
[0051]
(5) The capacitance between the wiring and the substrate formed between the wiring and the substrate connected to the drain region of the first field-effect transistor Tr1 is connected to the gate electrode of the first field-effect transistor Tr1 to the drain region. The value obtained by dividing by the capacitance between the wiring and the substrate formed between the wiring connected to the drain region of the third field effect transistor Tr3 and the substrate, and the drain of the second field effect transistor Tr2 The capacitance between the wiring and the substrate formed between the wiring connected to the region and the substrate is changed to the fourth field-effect transistor Tr4 where the gate electrode of the second field-effect transistor Tr2 is connected to the drain region. Is larger than the value obtained by dividing by the capacitance between the wiring and the substrate formed between the wiring connected to the drain region and the substrate.
[0052]
{Circle around (6)} The inter-wiring capacitance formed between the wiring connected to the drain region of the first field-effect transistor Tr1 and another wiring is connected to the gate electrode of the first field-effect transistor Tr1 to the drain region. The value obtained by dividing by the inter-wiring capacitance formed between the wiring connected to the drain region of the third field effect transistor Tr3 and the other wiring is the drain of the second field effect transistor Tr2. The inter-wiring capacitance formed between the wiring connected to the region and another wiring is changed to the fourth field-effect transistor Tr4 where the gate electrode of the second field-effect transistor Tr2 is connected to the drain region. Is larger than the value obtained by dividing by the capacitance between wirings formed between the wiring connected to the drain region of FIG.
[0053]
{Circle over (7)} The sum of the channel capacitance of the field-effect transistor whose gate electrode is connected to the drain region of the first field-effect transistor Tr1 is the amount of the channel capacitance where the gate electrode of the first field-effect transistor Tr1 is connected to the drain region. The value obtained by dividing the sum of the channel capacitance of the field-effect transistor whose gate electrode is connected to the drain region of the third field-effect transistor Tr3 by the sum of the channel capacitance of the gate electrode and the drain region of the second field-effect transistor Tr2 The sum of the channel capacitances of the field-effect transistors is determined by the electric field whose gate electrode is connected to the drain region of the fourth field-effect transistor Tr4 where the gate electrode of the second field-effect transistor Tr2 is connected to the drain region. Greater than the value divided by the total channel capacitance of the effect transistors If no.
[0054]
{Circle around (8)} The number of field-effect transistors whose gate electrode is connected to the drain region of the first field-effect transistor Tr1 is determined by the number of the third field-effect transistor where the gate electrode of the first field-effect transistor Tr1 is connected to the drain region. The value obtained by dividing the number of field-effect transistors whose gate electrode is connected to the drain region of the field-effect transistor Tr3 is the number of field-effect transistors whose gate electrode is connected to the drain region of the second field-effect transistor Tr2. Is divided by the number of field-effect transistors whose gate electrodes are connected to the drain region of the fourth field-effect transistor Tr4 where the gate electrode of the second field-effect transistor Tr2 is connected to the drain region. If also big.
[0055]
(9) The gate electrode of the field effect transistor forming the input / output circuit is connected to the drain region of the first field effect transistor Tr1, and the gate electrode of the first field effect transistor Tr1 is the field effect transistor forming the internal circuit. And a drain electrode of the second field-effect transistor Tr2 is connected to a gate electrode of a field-effect transistor forming an internal circuit, and a gate electrode of the second field-effect transistor Tr2 forms an internal circuit. When connected to the drain region of a field effect transistor.
[0056]
As described above, the load capacitance in the embodiment has been exemplified by paying attention to the individual capacitances constituting the load capacitance. However, the present embodiment is not limited to these examples. The magnitude relationship of “the value obtained by dividing the load capacitance of the transistor of interest by the load capacitance of the transistor where the gate electrode of the transistor of interest is connected to the drain region” with respect to Tr1 and the second field-effect transistor Tr2. is there.
[0057]
In the general case, the value obtained by dividing the load capacitance of the transistor of interest by the load capacitance of the transistor in which the gate electrode of the transistor of interest is connected to the drain region for each field-effect transistor is described above. The structure of the gate insulating film may be changed accordingly to determine the optimum condition, so that the structure to be used for the gate insulating film of which field effect transistor may be determined.
[0058]
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. It should be noted that the present invention is not limited to the following embodiments, and can be variously modified and used.
[0059]
(1st Embodiment)
FIG. 1 shows the configuration of the semiconductor device according to the first embodiment of the present invention. FIG. 1 is a sectional view of the semiconductor device according to the present embodiment. In this embodiment, an N-channel field-effect transistor is shown as an example of an element on an integrated circuit. The same applies to the case of a P-channel field-effect transistor if the conductivity type of the impurities is reversed, and if a method such as injecting impurities into a specific region in the substrate using a method such as photo-etching is used. The same is true for a complementary field effect transistor.
[0060]
The semiconductor device according to this embodiment includes an element Tr1 having gate insulating films 7 and 8 having a stacked structure, and an element Tr2 having a single-layer gate insulating film 8. In particular, the gate insulating films 7 and 8 of the element Tr1 having a large value obtained by dividing the load capacitance of the transistor Tr1 by the load capacitance of the transistor where the gate electrode of the transistor is connected to the drain region have a laminated structure. The gate insulating film 8 of the element Tr2 having a small value obtained by dividing the load capacitance of Tr2 by the load capacitance of the transistor where the gate electrode of the transistor is connected to the drain region is a single layer. This makes it possible to increase the mobility of electrons and holes in the channel region while minimizing the number of elements Tr1 having low short-channel effect resistance. As a result, a semiconductor device with a high operation speed is provided.
[0061]
In the semiconductor device according to this embodiment, an element isolation region 2 is formed on a P-type silicon substrate 1 by a trench element isolation method. The element isolation region 2 separates the region in the P-type silicon substrate 1 where the transistor Tr1 is formed from the region where the transistor Tr2 is formed. A P-well region 3 is formed in a region in the P-type silicon substrate 1 where the separated transistors Tr1 and Tr2 are formed. In the P well region 3, an N channel region 4 is formed. On the N-channel region 4 where the transistor Tr1 is formed, a silicon oxide film 7 and an insulating material formed on the silicon oxide film 7 and made of a material having a higher dielectric constant than the dielectric constant (= 3.9) of silicon oxide A laminated structure having the film 8 is formed. On the N-channel region 4 where the transistor Tr2 is formed, an insulating film 8 made of a material having a higher dielectric constant than the dielectric constant of silicon oxide (= 3.9) is formed. That is, in the transistor Tr1, the gate insulating film has a laminated structure including the silicon oxide film 7 and the insulating film 8, and in the transistor Tr2, the gate insulating film is the single-layer insulating film 8. A gate electrode 9 is formed on each insulating film 8 of the transistors Tr1 and Tr2. Source / drain 10 in which N-type impurities are diffused is provided in P well region 3 on both sides of these gate electrodes 9. A wiring 14 is provided on each of the gate electrode 9 and the source / drain 10 of each transistor. These wirings are electrically insulated by the interlayer insulating film 12.
[0062]
Next, the method for fabricating the semiconductor device according to the present embodiment will be explained below with reference to FIG.
[0063]
First, as shown in FIG. 2A, an element isolation region 2 is formed in, for example, a P-type silicon substrate 1 by, for example, a trench element isolation method. Subsequently, for example, B ions are injected into the P well formation region at an acceleration voltage of 100 keV and a dose of 2.0 × 10 Thirteen cm -2 Then, a P-well region 3 is formed by a heating process at, for example, 1050 ° C. for 30 seconds.
[0064]
Next, as shown in FIG. 2B, in order to obtain a desired threshold voltage, for example, B ions are implanted with an acceleration voltage of 30 keV and a dose of 1.0 × 10 3 in the P-well region 3. Thirteen cm -2 To adjust the concentration on the surface of the channel region 4.
[0065]
Next, as shown in FIG. 2C, the silicon oxide film 7 having a thickness of, for example, 1 nm is formed by exposing the silicon substrate 1 to an oxygen atmosphere at, for example, 700 ° C.
[0066]
Next, as shown in FIG. 3A, a part of the silicon oxide film 7 is selectively removed. In order to selectively remove only a part of the semiconductor substrate, only a part of the semiconductor substrate may be covered with a resist by a method such as a photo-etching method, and the exposed part of the silicon oxide film 7 may be removed in that state. The silicon oxide film can be removed by performing anisotropic etching such as RIE (reactive ion etching), for example, or by CDE (chemical dry etching) or hydrofluoric acid, for example. It is also possible to perform this by performing isotropic etching such as wet processing using the method described above.
[0067]
Next, as shown in FIG. 3B, for example, by using a method such as a CVD (Chemical Vapor Deposition) method, a 5 nm-thick (HfO 2 ) 0.5 (SiO 2 ) 0.5 A film 8 is formed. Subsequently, as shown in FIG. 2 ) 0.5 (SiO 2 ) 0.5 A gate electrode 9 is formed by depositing, for example, a 100-nm-thick polycrystalline silicon film on the film 8 by, for example, a CVD method, and processing the polycrystalline silicon film by performing, for example, anisotropic etching such as RIE. I do. Then, using this gate electrode 9 as a mask, anisotropic etching such as RIE is used to form (HfO 2 ) 0.5 (SiO 2 ) 0.5 The film 8 and the silicon oxide film 7 are processed. Note that polycrystalline silicon or (HfO 2 ) 0.5 (SiO 2 ) 0.5 The processing of the film 8 and the silicon oxide film 7 can be performed by isotropic etching such as a wet etching method.
[0068]
Next, as shown in FIG. 4A, for example, As ions are implanted at an acceleration voltage of 30 keV and a dose of 5.0 × 10 5. Fifteen cm -2 Inject with. Then, the source / drain 10 is formed by a heat process. Subsequently, as shown in FIG. 4B, a silicon oxide film 12 is deposited, for example, to a thickness of 500 nm by an CVD method, for example, as an interlayer insulating film. Open at
[0069]
Next, an Al film containing, for example, 1% of Si and having a thickness of, for example, 300 nm is formed on the entire surface of the silicon substrate 1 by, for example, a sputtering method. Then, the wiring 14 is formed by performing anisotropic etching such as RIE on the Al film, and the structure shown in FIG. 1 is obtained. Thereafter, the semiconductor device is completed through a passivation process and the like in the same manner as the formation of the conventional semiconductor device.
[0070]
In the present embodiment, an N-type field effect transistor is taken as an example of an element in a semiconductor device. However, if the conductivity type of the impurity is reversed, a P-type field effect transistor can be used. The same applies to the complementary field effect transistor if impurities are introduced only into a specific region in the substrate by using the method.
[0071]
The same applies to other active elements such as bipolar transistors and single electron transistors, or semiconductor devices including passive elements such as resistors, diodes, inductors and capacitors, in addition to field effect transistors. . The same applies to the case of forming an OEIC (Opto-Electrical Integrated Circuit), a MEMS (Micro-Electro-Mechanical System) or the like. The same applies to a case where an element having an SOI structure is included. Further, the same applies to the case of forming on a substrate subjected to epitaxial growth or the like.
[0072]
In this embodiment, As is used as an impurity for forming an N-type semiconductor layer, and B is used as an impurity for forming a P-type semiconductor layer. However, an impurity for forming an N-type semiconductor layer is used. May be used, or another Group III impurity may be used as an impurity for forming the P-type semiconductor layer. The introduction of Group III or V impurities may be carried out in the form of a compound containing them.
[0073]
In this embodiment, the impurity is introduced by ion implantation, but a method other than ion implantation, such as solid phase diffusion or gas phase diffusion, may be used. Alternatively, a method of depositing or growing a semiconductor containing impurities may be used.
[0074]
In the present embodiment, an element having a single drain structure is described as an example. However, other than the single drain structure, for example, an extension structure, an LDD (lightly doped drain) structure, a GDD (graded diffused drain) structure, or the like. An element having the above structure may be constructed. Further, an element having a halo structure, a pocket structure, an elevated structure, or the like may be constructed. The same applies to, for example, an element having a columnar structure in which the channel is not parallel to the semiconductor substrate surface, a FINFET (fin-type field effect transistor), or the like. The same applies to a case where the substrate is formed of a semiconductor containing a plurality of elements such as silicon and germanium.
[0075]
Further, in the present embodiment, the introduction of the impurities into the source / drain regions is performed after the processing of the gate insulating film. However, the order of the introduction and the processing of the impurities is not essential, and may be performed in the reverse order. .
[0076]
In this embodiment, the gate insulating film on the source / drain region is removed after the processing of the gate electrode. However, the gate insulating film on the source / drain region does not always have to be removed. However, the electric field strength near the lower corner of the gate electrode is weaker when the gate insulating film on the source / drain regions is removed. Therefore, in consideration of the reliability of the insulating film, it is preferable that the gate insulating film on the source / drain regions is removed.
[0077]
In the present embodiment, the end of the gate insulating film and the end of the gate electrode are aligned, but the end of the gate insulating film protrudes outside or is inside the end of the gate electrode. Is also good. However, if the end of the gate insulating film extends beyond the end of the gate electrode, the amount of impurities implanted during the formation of the source / drain regions will remain in the gate insulating film and be injected into the semiconductor substrate. That is, a so-called dose loss occurs. Therefore, it is preferable that the end of the gate insulating film does not protrude more than the end of the gate electrode. It is more preferable that the end of the gate insulating film is located inside the end of the gate electrode.
[0078]
Further, in this embodiment, silicidation is not mentioned, but silicidation may be applied to the source / drain or the gate electrode. Further, a method of depositing or growing a metal layer on the source / drain region or on the gate electrode may be used. In view of reduction of parasitic resistance of the element and reduction of noise, it is preferable to deposit or grow silicide or a metal layer.
[0079]
In this embodiment mode, polycrystalline silicon is used for the gate electrode; however, single crystal silicon, amorphous silicon or a semiconductor such as silicon containing germanium or the like, a metal, a compound containing a metal, or the like is used. May be formed by stacking them.
[0080]
In the present embodiment, the gate electrode has a structure in which the electrode is exposed above the gate electrode, but an insulator such as silicon oxide or silicon nitride may be provided on the upper portion.
[0081]
In this embodiment, the gate electrode is formed by a method of performing anisotropic etching after depositing a gate electrode material. However, this step may be performed using isotropic etching. Alternatively, the gate electrode may be formed by using an embedding method such as a damascene process.
[0082]
In this embodiment, the post-oxidation after the formation of the gate electrode is not described, but a post-oxidation step may be performed if possible in view of the gate electrode, the gate insulating film material, and the like.
[0083]
In this embodiment, the gate insulating film is formed by the CVD method (HfO 2 ) 0.5 (SiO 2 ) 0.5 Although a film was used, other valences or silicates having different valences or concentrations of Hf, or silicates of other metals such as Ti, Ce, Zr, Ta, Al, La, Y, Gd, Dy, Pr, or various other materials were used. Another high-dielectric film such as a silicate or an oxide material containing an element or another insulating film such as a stacked layer thereof may be used as the gate insulating film. Further, an insulating film containing another element such as nitrogen may be used. Alternatively, such elements may be mixedly mounted.
[0084]
The method for forming the insulating film is not limited to the CVD method, and the insulating film may be formed using another method such as a sputtering method, a vapor deposition method, or an epitaxial growth method. In the case where an oxide of a certain substance is used as the gate insulating film, a method of forming a film of the substance and then oxidizing the film may be used.
[0085]
In the present embodiment, silicon oxide is used as the insulating film closer to the silicon substrate of the element having the gate insulating film having a laminated structure, but this film contains other elements such as nitrogen. It may be. From the viewpoint of preventing impurities in the gate insulating film from diffusing into the semiconductor substrate due to the heat step, it is preferable to include nitrogen atoms. The method of forming this film is not limited to exposure to an oxygen atmosphere at elevated temperatures, but may be performed by other methods such as high-speed temperature-lowering oxidation, CVD, sputtering, vapor deposition, or epitaxial growth. May be.
[0086]
Further, in the present embodiment, the same material is used for the insulating film farther from the silicon substrate of the element having the stacked structure of the gate insulating film and the gate insulating film of the element not having the stacked structure of the gate insulating film. However, this is not indispensable, and a different material may be used. The thickness may be different. The thickness can be changed by, for example, a method of selectively thinning only a part of the region after film formation. The optimal structure of the gate insulating film differs depending on the elements in the circuit and should be determined in view of the load capacity as described above. Is made of a different material depending on the element, a higher performance semiconductor device is formed as compared with the case where the gate insulating film has a laminated structure or not depending on the element as in this embodiment.
[0087]
Further, a semiconductor device including an element using a ferroelectric film as a gate insulating film may be formed.
[0088]
Further, in the present embodiment, there is no mention of providing an insulating film (gate side wall) on the side of the gate electrode, but the same effect can be obtained even if the gate side wall is provided.
[0089]
Further, in this embodiment, the metal layer for the wiring is formed using the sputtering method. However, the metal layer may be formed using a different method such as a deposition method other than the sputtering method. Further, a method such as selective growth of a metal may be used, or a method such as a damascene method may be used.
[0090]
Further, in this embodiment, the element isolation is performed by using the trench element isolation method, but the element isolation may be performed by using another method such as a local oxidation method or a mesa-type element isolation method.
[0091]
In this embodiment, a silicon oxide film is used as the interlayer insulating film. However, a substance other than silicon oxide, such as a low dielectric constant material, may be used for the interlayer insulating film. It is preferable to use a so-called low dielectric constant material having a lower dielectric constant than silicon oxide because parasitic capacitance is reduced.
[0092]
Further, regarding the contact hole, a self-aligned contact can be formed.
[0093]
Further, in this embodiment, the case where the semiconductor device has only one wiring is described, but two or more layers of elements, wirings, and the like may exist.
[0094]
(2nd Embodiment)
Next, a semiconductor device according to a second embodiment of the present invention will be described with reference to FIG.
[0095]
The semiconductor device according to this embodiment has a gate insulating film 7 having a laminated structure. 1 Tr1 having a gate insulating film 7 having a stacked structure 2 , 8 are provided. The gate insulating film 7 of the element Tr1 having a large value obtained by dividing the load capacitance of the transistor Tr1 by the load capacitance of the transistor where the gate electrode of the transistor is connected to the drain region. 1 , 8 on the semiconductor substrate side 1 And the gate insulating film 7 of the element Tr2 having a small value obtained by dividing the load capacity of the transistor Tr2 by the load capacity of the transistor where the gate electrode of the transistor is connected to the drain region. 2 , 8 on the semiconductor substrate side 2 Thickness is reduced. This makes it possible to increase the mobility of electrons and holes in the channel region while minimizing the number of elements having low short-channel effect resistance, thereby providing a semiconductor device with a high operation speed. . In FIG. 5, the same components as those in FIG. 1 are denoted by the same reference numerals.
[0096]
Next, the manufacturing process of the semiconductor device according to the present embodiment will be explained with reference to FIG.
[0097]
In this manufacturing process, as shown in FIG. 6, after the process shown in FIG. 3A of the first embodiment, the silicon substrate 1 is exposed to an oxygen atmosphere at, for example, 700 ° C., thereby forming a silicon oxide having a thickness of, for example, 1 nm. Form a film. At this time, since the oxidation reaction of the silicon substrate 1 also occurs in the region where the silicon oxide film 7 exists, that is, in the region where the transistor Tr1 is formed, the silicon oxide film 7 1 Becomes thicker. However, in a region where the transistor Tr2 is not formed where the silicon oxide 7 does not exist, the silicon oxide film 7 is formed. 1 Only the silicon oxide film 72 having a thickness of 1 nm, which is smaller than the thickness of the silicon oxide film 72, exists. Subsequent steps are performed in the same manner as the steps of the first embodiment shown in FIG.
[0098]
In this manner, a semiconductor device including two types of field-effect transistors in which the gate insulating film has a stacked structure and the thickness of the insulating film near the semiconductor substrate is different. As described above, interposing a film such as a silicon oxide film between the high dielectric constant gate insulating film 8 and the semiconductor substrate 1 can improve the mobility of electrons and holes in the channel region or can improve the mobility of the gate insulating film and the substrate. Of the interface state density or the fixed charge density in the vicinity of the interface at the same time, and at the same time, the short channel effect resistance decreases with the increase of the effective gate insulating film equivalent to the oxide film. It also has the disadvantage of saying. Therefore, the silicon oxide film 7 interposed between the high dielectric constant gate insulating film 8 and the semiconductor substrate 1 , 7 2 The optimum value of the thickness varies depending on the elements in the circuit, and should be determined in consideration of the load capacity and the like as described above.
[0099]
According to the present embodiment, the thickness of the silicon oxide film interposed between the high dielectric constant gate insulating film and the semiconductor substrate can be changed depending on the device. It is possible to adjust to an optimal value or a value close to it.
[0100]
In the present embodiment, various modifications as described in the first embodiment are possible, and the same effects can be obtained.
[0101]
In the present embodiment, the two types of silicon oxide films are formed under the same conditions. However, this is not inevitable, and if the two types of silicon oxide films are formed under different conditions, or if they are formed on the silicon substrate, different thicknesses are obtained. May be performed under such conditions that a silicon oxide film is formed.
[0102]
Further, in this embodiment, in any of the two types of devices, the insulating film closer to the semiconductor substrate in the gate insulating film having a laminated structure is silicon oxide, but at least one is formed of another material such as nitrogen. May be included.
[0103]
In the present embodiment, changing the thickness of the insulating film closer to the semiconductor substrate in the gate insulating film having a laminated structure depending on the location is performed by removing a part after oxidizing the entire surface of the substrate. Although the method of oxidizing the front surface is used again, this method is not inevitable. For example, a method may be used in which, for example, nitrogen is introduced only into a specific region of the semiconductor substrate, and then the semiconductor substrate is exposed to, for example, a heated oxygen atmosphere.
[0104]
Further, in the present embodiment, the case where the thickness of the insulating film closer to the semiconductor substrate in the gate insulating film having a laminated structure is two types is shown, but even if there are three or more different thicknesses, Good. Further, an element having a gate insulating film having a non-laminated structure as in the first embodiment may be formed. Alternatively, a silicon oxide film, a silicon nitride film, a silicon nitride oxide film, or the like may be used as the gate insulating film having no stacked structure. In addition, the insulating film farther from the semiconductor substrate in the gate insulating film having the laminated structure may be different depending on the element.
[0105]
As described above, the optimum value of the thickness of the insulating film interposed between the high dielectric constant gate insulating film and the semiconductor substrate differs depending on the elements in the circuit, and should be determined in view of the load capacitance as described above. Therefore, if there are three or more different thicknesses including zero including different thicknesses, a semiconductor device with higher performance can be realized as compared with the case where there are only two different thicknesses as in the present embodiment. The difference between the load capacitance of the element driving only the element constituting the internal circuit and the load capacitance of the element driving the element constituting the input / output circuit is that only the element constituting the internal circuit is different. Usually, the difference is larger than the difference in the load capacitance when only the load capacitance of the driven element is compared. Therefore, the thickness of the insulating film interposed between the high dielectric constant gate insulating film and the semiconductor substrate is made different according to the optimum value between the elements that drive only the elements that constitute the internal circuit, and the input / output circuit If the values of the elements for driving the elements constituting the above are further different, not only the operation speed within the internal circuit or only near the boundary between the internal circuit and the input / output circuit increases, but also the operation speed increases. Both have the new advantage of increased operating speed.
[0106]
In the case where a silicon oxide film, a silicon nitride film, a silicon nitride oxide film, or the like is used as a gate insulating film which does not have a stacked structure, or where an insulating film farther from a semiconductor substrate in a stacked gate insulating film differs depending on an element. Also in the case of the above, similarly, the structure of the gate insulating film is set to a different value according to the optimum value between the elements driving only the elements constituting the internal circuit and the elements driving the elements constituting the input / output circuit. Assuming a further different value, not only does the operation speed increase only in the internal circuit or only in the vicinity of the boundary between the internal circuit and the input / output circuit, but also in both cases, the operation speed increases. The new advantage is obtained.
[0107]
(Third embodiment)
Next, a semiconductor device according to a third embodiment of the present invention will be described with reference to FIGS.
[0108]
FIG. 7 shows the configuration of the semiconductor device according to this embodiment. The semiconductor device according to this embodiment has a gate insulating film 8 made of a high dielectric material having a relatively low nitrogen concentration. 1 (Transistor) Tr1 having a gate insulating film 8 made of a high dielectric material having a relatively low nitrogen concentration 2 (Transistor) Tr2 having the following. The gate insulating film 8 of the element Tr1 having a large value obtained by dividing the load capacitance of the transistor Tr1 by the load capacitance of the transistor where the gate electrode of the transistor is connected to the drain region. 1 The nitrogen concentration in the transistor Tr2 is set low, and the value obtained by dividing the load capacitance of the transistor Tr2 by the load capacitance of the transistor where the gate electrode of the transistor is connected to the drain region is small. 2 The nitrogen concentration inside is set high. This makes it possible to increase the mobility of electrons and holes in the channel region while minimizing the number of elements having low short-channel effect resistance, thereby providing a semiconductor device with a high operation speed. . In FIG. 7, the same components as those in FIG. 1 are denoted by the same reference numerals.
[0109]
The semiconductor device according to this embodiment is formed by the following forming steps.
[0110]
In this formation step, after the step shown in FIG. 2A of the first embodiment, as shown in FIG. 8A, for example, a 5 nm-thick (HfO 2 ) 0.5 (SiO 2 ) 0.5 A film 20 is formed. Subsequently, as shown in FIG. 8B, (HfO 2 ) 0.5 (SiO 2 ) 0.5 For example, a silicon nitride film 22 having a thickness of, for example, 10 nm is deposited on the film 20 by, for example, a CVD method, and a part thereof, that is, the silicon nitride film 22 on a region other than the region where the transistor Tr1 is formed is selectively removed. I do. In order to selectively remove only a part of the semiconductor substrate 1, only a part of the semiconductor substrate 1 may be covered with a resist by a method such as a photo-etching method, and the exposed portion of the silicon nitride may be removed in that state. The removal of silicon nitride can be performed, for example, by performing anisotropic etching such as RIE, or can be performed by performing isotropic etching, such as CDE or wet processing. .
[0111]
Next, as shown in FIG. 9A, using the remaining silicon nitride film 22 as a mask (HfO 2 ) 0.5 (SiO 2 ) 0.5 A part of the film 20 is removed by performing anisotropic etching such as RIE. (HfO 2 ) 0.5 (SiO 2 ) 0.5 The removal of the film 20 can be performed by performing isotropic etching such as CDE or wet processing.
[0112]
Next, as shown in FIG. 9B, for example, a 5 nm-thick (HfO 2 ) 0.5 (SiO 2 ) 0.5 A film 24 is formed. Subsequently, the silicon substrate 1 is heated, for example, to NH 3 Or N 2 O or NO or NO 2 Exposure to gases such as (HfO 2 ) 0.5 (SiO 2 ) 0.5 Nitrogen is introduced into the film 24. This introduction of nitrogen is also possible by exposing the semiconductor substrate 1 to, for example, nitrogen gas in an excited state without necessarily raising the temperature. It is also possible by accelerating and implanting nitrogen. In view of the problem that the impurity distribution in the semiconductor substrate 1 fluctuates, a process involving an increase in temperature is not preferable. Therefore, it is preferable to use a method of exposing the semiconductor substrate 1 to, for example, a nitrogen gas in an excited state without increasing the temperature, or injecting nitrogen at an accelerated state.
[0113]
Next, as shown in FIG. 9C, (HfO 2 ) 0.5 (SiO 2 ) 0.5 By subjecting the film 24 to anisotropic etching such as RIE, for example, only a part is selectively removed. In order to selectively remove only a part of the semiconductor substrate 1, only a part of the semiconductor substrate 1 is covered with a resist by a method such as a photo-etching method. 2 ) 0.5 (SiO 2 ) 0.5 The exposed part of the film 24 may be removed. (HfO 2 ) 0.5 (SiO 2 ) 0.5 The removal of the film 24 can be performed by performing anisotropic etching such as RIE, but can also be performed by performing isotropic etching such as CDE or wet processing. Subsequently, the silicon nitride film 22 remaining in the region where the transistor Tr1 is formed is removed. This step can be performed by performing a flattening step by a CMP (Chemical Mechanical Polishing) method or the like. Subsequent steps are performed in the same manner as the steps shown in FIG.
[0114]
In this way, a semiconductor device including two field-effect transistors in which the gate insulating film is formed of a high dielectric constant material and one contains nitrogen and the other does not contain nitrogen is realized.
[0115]
Introducing nitrogen into the metal silicate insulating film material as described above has the advantage of suppressing the deposition of metal oxides in the insulating film, and at the same time reduces the mobility of electrons and holes in the channel region of the device. It also has the drawback to say. Therefore, in particular, the optimum value of the amount of nitrogen to be introduced into the metal silicate material differs depending on the elements in the circuit, and should be determined in view of the load capacity and the like as described above. According to the present embodiment, it is possible to change whether or not to introduce nitrogen into the gate insulating film depending on the element.
[0116]
Also in the present embodiment, various modifications as described in the above embodiment are possible, and similar effects can be obtained.
[0117]
In this embodiment, two types of (HfO 2 ) 0.5 (SiO 2 ) 0.5 Although the formation of the films 20 and 24 was performed under the same conditions, this is not inevitable, and the formation may be performed under different conditions, or under such conditions that an insulating film having a different thickness or a different composition is formed. .
[0118]
In this embodiment, the two layers of (HfO 2 ) 0.5 (SiO 2 ) 0.5 The silicon nitride film 22 is interposed between the films 20 and 24. 2 ) 0.5 (SiO 2 ) 0.5 A diffusion barrier when introducing nitrogen into the film 24 or (HfO 2 ) 0.5 (SiO 2 ) 0.5 This is for use as an etching stopper when removing the film 24, and the conditions for introducing nitrogen are devised or (HfO 2 ) 0.5 (SiO 2 ) 0.5 If the removal of the film 24 is performed by, for example, a method such as specifying a time, the silicon nitride layer 22 may not be provided. Further, a substance other than silicon nitride may be used. Also, (HfO 2 ) 0.5 (SiO 2 ) 0.5 The silicon nitride film 22 on the film 20 or (HfO 2 ) 0.5 (SiO 2 ) 0.5 At least a part of the film 24 may be left and used as a part of the gate insulating film. In this case, the manufacturing process is simplified, and another advantage that the manufacturing cost of the semiconductor device is suppressed is obtained.
[0119]
(Fourth embodiment)
Next, a semiconductor device according to a fourth embodiment of the present invention will be described with reference to FIG.
[0120]
The semiconductor device according to this embodiment has the same configuration as the semiconductor device according to the third embodiment, but differs in the manufacturing method.
[0121]
In the process of forming the semiconductor device according to this embodiment, after the step shown in FIG. 9A of the third embodiment, as shown in FIG. 10, for example, a thickness of 5 nm containing nitrogen by a method such as a CVD method, as shown in FIG. (HfO 2 ) 0.5 (SiO 2 ) 0.5 A film 26 is formed. Subsequent steps are performed in the same manner as the steps shown in FIG. 9C and thereafter in the third embodiment. That is, in the present embodiment, when a gate insulating film is formed in the formation region of the transistor Tr2, for example, a 5 nm-thick (HfO 2 ) 0.5 (SiO 2 ) 0.5 This is performed by forming and patterning the film 26. In the third embodiment, a 5 nm-thick (HfO 2 ) 0.5 (SiO 2 ) 0.5 After forming the film 24, nitrogen is introduced into the film 24, and the film 24 is formed by patterning.
[0122]
In this way, a semiconductor device including two field-effect transistors in which the gate insulating film is formed of a high dielectric constant material and one contains nitrogen and the other does not contain nitrogen is realized. Also in the present embodiment, various modifications as described in the above embodiment are possible, and similar effects can be obtained.
[0123]
Note that the formation process of the present embodiment is simplified in that there is no nitriding process compared to the formation process shown in the third embodiment, resulting in another advantage that the manufacturing cost is reduced. Also have.
[0124]
In the present embodiment, the metal silicate film containing nitrogen is formed in a step subsequent to the formation of the metal silicate film containing no nitrogen. However, this is not inevitable, and the order may be reversed.
[0125]
Further, in the present embodiment, an element having a gate insulating film made of two kinds of metal silicate films having different presence or absence of nitrogen is formed, but this is not inevitable and the concentration of nitrogen or metal is different, or is not necessarily limited to these. Instead, an element having a gate insulating film composed of two types of insulating films having different component elements or different thicknesses may be formed. The order of forming these films may be set in any manner.
[0126]
Further, for example, when both are metal oxides or metal silicates, the mobility and the dielectric constant of electrons and holes in the channel region of the element differ according to the concentration of nitrogen atoms in the film, and The lower the atomic concentration, the higher the mobility of electrons and holes in the channel region and the lower the dielectric constant. Therefore, by using the manufacturing method described in the present embodiment, the concentration of nitrogen atoms in the gate insulating film at the interface between the gate insulating film of the first field-effect transistor and the semiconductor substrate is reduced by the gate of the second field-effect transistor. If the gate insulating film is configured to have a lower value than the nitrogen atom concentration in the gate insulating film at the interface between the insulating film and the semiconductor substrate, the same effect as in the present embodiment can be obtained.
[0127]
As described above, the optimum value of the amount of nitrogen to be introduced into the high dielectric constant gate insulating film depends on the elements in the circuit, and is determined in consideration of the load capacity as described above. If the nitrogen concentration is changed according to the element, a semiconductor device with higher performance than in the case of the present embodiment can be realized. Further, when a plurality of types of insulating films having different nitrogen concentrations are formed, they may be formed in any order.
[0128]
In addition, for example, when both are metal oxides or metal silicates, the mobility and the dielectric constant of electrons and holes in the channel region of the device differ depending on the metal atom concentration in the film, and the metal The lower the atomic concentration, the higher the mobility of electrons and holes in the channel region and the lower the dielectric constant. Therefore, using the manufacturing method described in the present embodiment, the concentration of metal atoms in the gate insulating film at the interface between the gate insulating film of the first field-effect transistor and the semiconductor substrate is reduced by the gate of the second field-effect transistor. If the gate insulating film is configured to have a lower value than the metal atom concentration in the gate insulating film at the interface between the insulating film and the semiconductor substrate, the same effect as in the present embodiment can be obtained.
[0129]
As described above, the optimum value of the amount of metal to be included in the high dielectric constant gate insulating film differs depending on the elements in the circuit, and is determined in consideration of the load capacitance and the like as described above. If the metal concentration is changed according to the element, a semiconductor device with higher performance than in the case of the present embodiment can be realized. Further, when a plurality of types of insulating films having different metal concentrations are formed, they may be formed in any order.
[0130]
Further, in the present embodiment, only the element of the gate insulating film made of two kinds of metal silicate films having different presence or absence of nitrogen is formed, but this is not indispensable, and the presence or absence of nitrogen, the nitrogen concentration and the like are included. Elements of three or more types of gate insulating films having different compositions or different thicknesses of the constituent elements may be formed. As described above, the optimum value such as the amount of nitrogen to be introduced into the high dielectric constant gate insulating film depends on the elements in the circuit, and should be determined in view of the load capacity as described above. If there are three or more types including zero, a semiconductor device with higher performance can be realized as compared with the case where there are only two types as in this embodiment. As described in the second embodiment, the composition of the film such as the nitrogen concentration in the gate insulating film or the concentration of the component elements including the same is determined according to the optimum value between the elements driving only the elements constituting the internal circuit. If different values are used, and further different values are used for the elements that drive the elements that make up the input / output circuit, only within the internal circuit or near the boundary between the internal circuit and the input / output circuit Not only the operating speed is increased, but also a new advantage is obtained in that both increase the operating speed.
[0131]
Regarding the above-described gate insulating film element made of a metal silicate film having a different metal concentration, three or more kinds of gate insulating film elements may be formed, and only the elements constituting the internal circuit are driven by the composition such as the concentration. If the values of the elements that drive the elements that make up the input / output circuit are set to different values, and the values of the elements that drive the elements that make up the input / output circuit are set to different values, only the internal circuit or the internal circuit Not only in the vicinity of the boundary, but also in both of them, the new operation speed is increased.
[0132]
(Fifth embodiment)
Next, a semiconductor device according to a fifth embodiment of the present invention will be described with reference to FIG.
[0133]
The semiconductor device according to this embodiment includes elements having different concentrations of nitrogen contained near the interface of the gate insulating film with the semiconductor substrate. In particular, the nitrogen concentration in the vicinity of the interface between the gate insulating film and the semiconductor substrate of an element having a large value obtained by dividing the load capacitance of the transistor by the load capacitance of the transistor where the gate electrode of the transistor is connected to the drain region is large. Nitrogen near the interface between the semiconductor substrate and the gate insulating film of the element where the value obtained by dividing the load capacity of the transistor by the load capacity of the transistor where the gate electrode of the transistor is connected to the drain region is small. When the concentration is set high, the mobility of electrons and holes in the channel region can be increased while minimizing the number of elements having low short-channel effect resistance, thereby providing a semiconductor device with a high operation speed. Is done.
[0134]
The semiconductor device according to this embodiment is formed by the following forming steps.
[0135]
In this formation step, after the step shown in FIG. 9A of the third embodiment, as shown in FIG. 11A, for example, a 10 nm-thick (HfO 2 ) 0.5 (SiO 2 ) 0.5 A film 28 is formed.
[0136]
Next, as shown in FIG. 2 ) 0.5 (SiO 2 ) 0.5 By subjecting the film 28 to anisotropic etching such as RIE, for example, only a part is selectively removed. To selectively remove only a part of the semiconductor substrate, only a part of the semiconductor substrate is covered with a resist by a method such as a photo-etching method. 2 ) 0.5 (SiO 2 ) 0.5 The exposed portion of the film 28 may be removed. (HfO 2 ) 0.5 (SiO 2 ) 0.5 The removal of the film 28 can be performed by performing anisotropic etching such as RIE, but can also be performed by performing isotropic etching such as CDE or wet processing. Subsequently, the silicon nitride film 22 is removed. Then, the silicon substrate 1 is heated to, for example, NH 3 Or N 2 O or NO or NO 2 Exposure to gases such as (HfO 2 ) 0.5 (SiO 2 ) 0.5 Nitrogen is introduced into the films 20 to 28. At this time, (HfO 2 ) 0.5 (SiO 2 ) 0.5 The film 20 has (HfO 2 ) 0.5 (SiO 2 ) 0.5 Since it is thinner than the film 28, (HfO 2 ) 0.5 (SiO 2 ) 0.5 (HfO 2 ) 0.5 (SiO 2 ) 0.5 The nitrogen concentration in the vicinity of the interface between the gate insulating film and the semiconductor substrate becomes higher than in the film 28.
[0137]
This introduction of nitrogen is also possible by exposing the semiconductor substrate to, for example, an excited state of nitrogen gas without necessarily raising the temperature. It is also possible by accelerating and implanting nitrogen. In view of the problem that the impurity distribution in the semiconductor substrate fluctuates, a process involving an increase in temperature is not preferable. Therefore, it is preferable to use a method such as exposing the semiconductor substrate to an excited state of nitrogen gas without increasing the temperature, or injecting nitrogen at an accelerated state.
[0138]
Subsequent steps are performed in the same manner as the steps shown in FIG.
[0139]
Thus, a semiconductor device including two types of field effect transistors having different nitrogen concentrations in the vicinity of the interface between the gate insulating film and the semiconductor substrate is realized. This embodiment is different from the semiconductor device shown in the third embodiment in that a silicon nitride film is not provided and (HfO 2 ) 0.5 (SiO 2 ) 0.5 (HfO) on the film 20 2 ) 0.5 (SiO 2 ) 0.5 Although it is similar to the case where at least a part of the film 24 is used as the gate insulating film, the following points are different from the semiconductor device shown in the third embodiment.
[0140]
In the semiconductor device shown in the third embodiment, the silicon nitride film 22 is not provided and (HfO 2 ) 0.5 (SiO 2 ) 0.5 (HfO) on the film 20 2 ) 0.5 (SiO 2 ) 0.5 When at least a part of the film 24 is used as a gate insulating film, (HfO 2 ) 0.5 (SiO 2 ) 0.5 The membrane 20 and (HfO 2 ) 0.5 (SiO 2 ) 0.5 The gate insulating film which is laminated with the film 24 is formed by two film formations. As a result, fixed charges or localized levels are generated at the interface, and the controllability of the threshold voltage, the withstand voltage or reliability of the insulating film is reduced, and the amount of current flowing through the insulating film is increased. May occur.
[0141]
On the other hand, when the semiconductor device is formed as in the present embodiment, the metal silicate film constituting the gate insulating film is formed by a single film formation in any element, so that the above-described disadvantage may occur. There is no. Therefore, in the semiconductor device shown in the third embodiment, the silicon nitride film 22 is not provided and (HfO 2 ) 0.5 (SiO 2 ) 0.5 (HfO) on the film 20 2 ) 0.5 (SiO 2 ) 0.5 The semiconductor device described in this embodiment is more preferable than using at least a part of the film 24 as a gate insulating film.
[0142]
Also in the present embodiment, various modifications as described in the above embodiment are possible, and similar effects can be obtained.
[0143]
In the present embodiment, the thickness of the gate insulating film differs depending on the element. However, planarization may be performed following the step shown in FIG. When the planarization is performed, the thickness of the gate insulating film can be adjusted to a smaller value, so that the resistance to the short channel effect is improved. Therefore, it is preferable to perform planarization. The thickness of the gate insulating film is not necessarily limited to flattening and may be adjusted to a desired thickness for each element (HfO) following the step shown in FIG. 2 ) 0.5 (SiO 2 ) 0.5 The films 20 to 28 may be thinned. This is more preferable because the gate insulating film can be optimized for each element in more detail than in the case of the present embodiment.
[0144]
In the present embodiment, the thick metal silicate film is formed in a step subsequent to the formation of the thin metal silicate film. However, this is not inevitable and the order may be reversed.
[0145]
Further, in the present embodiment, an element having a gate insulating film made of two types of metal silicate films having different nitrogen concentrations in the vicinity of the interface with the semiconductor substrate is formed. However, this is not inevitable and the metal concentration differs. Alternatively, an element having a gate insulating film including two types of insulating films having different component elements or different thicknesses is not limited thereto. The order of forming these films may be set in any manner.
[0146]
Further, in this embodiment, only the element of the gate insulating film composed of two kinds of metal silicate films having different nitrogen concentrations in the vicinity of the interface with the semiconductor substrate is formed. However, this is not inevitable. It is also possible to form three or more types of gate insulating film elements having different compositions or thicknesses of the nitrogen concentration or the like or the constituent elements including the nitrogen concentration.
[0147]
As described above, the optimum value such as the amount of nitrogen to be introduced into the high dielectric constant gate insulating film depends on the elements in the circuit, and should be determined in view of the load capacity as described above. If there are three or more types including zero, a semiconductor device with higher performance can be realized as compared with the case where there are only two types as in this embodiment.
[0148]
As described in the second embodiment, the composition of the film such as the nitrogen concentration in the gate insulating film or the concentration of the component elements including the same is determined according to the optimum value between the elements driving only the elements constituting the internal circuit. If the elements that drive the elements that make up the input / output circuit are made to have different compositions, and if the composition is further different, only within the internal circuit or only near the boundary between the internal circuit and the input / output circuit The new advantage that not only the operation speed is increased but also the operation speed is increased in both cases is obtained.
[0149]
As described above, in the semiconductor device of each of the above-described embodiments, elements having different mobility of electrons and holes in the channel region or different effective film thickness of the gate insulating film in terms of oxide film are formed on the same substrate. Integrated. Then, the mobility of electrons and holes in the channel region of the element having a large value obtained by dividing the load capacitance of the element by the load capacitance of the element where the gate electrode of the element is connected to the drain region is large. The effective thickness calculated by dividing the load capacitance of the element by the load capacitance of the element where the gate electrode of the element is connected to the drain region and converting the value to the oxide film of the gate insulating film of the element having a small value is: thin.
[0150]
【The invention's effect】
As described above, according to the present invention, therefore, it is possible to increase the current driving capability while suppressing the deterioration of the short channel effect resistance of the element, and as a result, a high-performance semiconductor device with a high operation speed is provided. Is done.
[Brief description of the drawings]
FIG. 1 is a sectional view showing a configuration of a semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a process cross-sectional view showing the process of manufacturing the semiconductor device according to the first embodiment;
FIG. 3 is a process sectional view illustrating the manufacturing process of the semiconductor device according to the first embodiment;
FIG. 4 is a sectional view showing the manufacturing process of the semiconductor device according to the first embodiment;
FIG. 5 is a sectional view showing a configuration of a semiconductor device according to a second embodiment of the present invention.
FIG. 6 is a process sectional view illustrating a manufacturing process of the semiconductor device according to the second embodiment;
FIG. 7 is a sectional view showing a configuration of a semiconductor device according to a third embodiment of the present invention;
FIG. 8 is a sectional view showing the manufacturing process of the semiconductor device according to the third embodiment;
FIG. 9 is a sectional view showing the manufacturing process of the semiconductor device according to the third embodiment;
FIG. 10 is a sectional view showing the manufacturing process of the semiconductor device according to the fourth embodiment;
FIG. 11 is a sectional view showing the manufacturing process of the semiconductor device according to the fifth embodiment;
FIG. 12 is a diagram showing a basic configuration common to each embodiment.
FIG. 13 is a schematic diagram illustrating a load capacity.
FIG. 14 is a cross-sectional view illustrating a load capacitance of a transistor.
FIG. 15 is a cross-sectional view illustrating a load capacitance of a transistor.
FIG. 16 is a cross-sectional view illustrating a load capacitance of a transistor.
FIG. 17 is a cross-sectional view illustrating a load capacitance of a transistor.
FIG. 18 is a cross-sectional view illustrating a load capacitance of a transistor.
FIG. 19 is a cross-sectional view illustrating a load capacitance of a transistor.
FIG. 20 is a characteristic diagram illustrating new findings that have led to the present invention.
FIG. 21 is a schematic diagram illustrating new findings that have led to the present invention.
FIG. 22 is a diagram showing time dependence of an input signal of an inverter including a complementary field-effect transistor.
FIG. 23 is a characteristic diagram illustrating new findings that have led to the present invention.
FIG. 24 is a schematic diagram illustrating new findings that have led to the present invention.
FIG. 25 is a schematic diagram when a transmission delay time of an inverter chain is obtained by simulation.
FIG. 26 is a cross-sectional view illustrating a configuration of a conventional semiconductor device.
[Explanation of symbols]
1 semiconductor substrate
2 Device isolation area
3 P well area
4 N channel area
7 Gate insulating film (SiO 2 )
6 Gate insulating film (high dielectric insulating film)
9 Gate electrode
10. Source / drain regions
12 interlayer insulating film
13 Wiring hole
14 Wiring
20 (HfO 2 ) 0.5 (SiO 2 ) 0.5 film
22 Silicon nitride film
24 (HfO 2 ) 0.5 (SiO 2 ) 0.5 film
26 containing nitrogen (HfO 2 ) 0.5 (SiO 2 ) 0.5 film
28 (HfO 2 ) 0.5 (SiO 2 ) 0.5 film

Claims (5)

半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極を挟む様に互いに離間して前記半導体基板に形成されたソース領域及びドレイン領域とをそれぞれ有する第一および第二の電界効果トランジスタと、
前記第一の電界効果トランジスタの前記ゲート電極に、ドレイン領域が接続される第三の電界効果トランジスタと、
前記第二の電界効果トランジスタの前記ゲート電極に、ドレイン領域が接続される第四の電界効果トランジスタと、
を備え、前記第一乃至第四の電界効果トランジスタのドレイン領域に第一乃至第四の負荷容量がそれぞれ接続され、前記第一の負荷容量を前記第三の負荷容量で割った第一の比の値が、前記第二の負荷容量を第四の負荷容量で割った第二の比の値よりも大きく、且つ前記半導体基板との界面近傍に於ける前記第一の電界効果トランジスタのゲート絶縁膜は、前記半導体基板との界面近傍に於ける前記第二の電界効果トランジスタのゲート絶縁膜よりも誘電率が低い材料から構成されていることを特徴とする半導体装置。
A semiconductor substrate;
A gate insulating film formed on the semiconductor substrate, a gate electrode formed on the gate insulating film, and a source region and a drain region formed on the semiconductor substrate and separated from each other so as to sandwich the gate electrode. First and second field-effect transistors each having
A third field effect transistor having a drain region connected to the gate electrode of the first field effect transistor;
A fourth field-effect transistor having a drain region connected to the gate electrode of the second field-effect transistor;
Wherein first to fourth load capacitances are respectively connected to drain regions of the first to fourth field effect transistors, and a first ratio obtained by dividing the first load capacitance by the third load capacitance. Is larger than the value of a second ratio obtained by dividing the second load capacitance by the fourth load capacitance, and the gate insulation of the first field-effect transistor near the interface with the semiconductor substrate. A semiconductor device, wherein the film is made of a material having a lower dielectric constant than a gate insulating film of the second field-effect transistor near an interface with the semiconductor substrate.
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極を挟む様に互いに離間して前記半導体基板に形成されたソース領域及びドレイン領域とをそれぞれ有する第一および第二の電界効果トランジスタと、
前記第一の電界効果トランジスタの前記ゲート電極に、ドレイン領域が接続される第三の電界効果トランジスタと、
前記第二の電界効果トランジスタの前記ゲート電極に、ドレイン領域が接続される第四の電界効果トランジスタと、
を備え、前記第一乃至第四の電界効果トランジスタのドレイン領域に第一乃至第四の負荷容量がそれぞれ接続され、前記第一の負荷容量を前記第三の負荷容量で割った第一の比の値が、前記第二の負荷容量を第四の負荷容量で割った第二の比の値よりも大きく、且つ前記第一および第二の電界効果トランジスタのゲート絶縁膜はいずれも、前記半導体基板に接する第一の絶縁層と、この第一の絶縁層よりも誘電率の高い材料からなる第二の絶縁層との積層構造を有しており、前記第一の電界効果トランジスタのゲート絶縁膜の第一の絶縁層が、前記第二の電界効果トランジスタのゲート絶縁膜の第一の絶縁層よりも厚いことを特徴とする半導体装置。
A semiconductor substrate;
A gate insulating film formed on the semiconductor substrate, a gate electrode formed on the gate insulating film, and a source region and a drain region formed on the semiconductor substrate and separated from each other so as to sandwich the gate electrode. First and second field-effect transistors each having
A third field effect transistor having a drain region connected to the gate electrode of the first field effect transistor;
A fourth field-effect transistor having a drain region connected to the gate electrode of the second field-effect transistor;
Wherein first to fourth load capacitors are respectively connected to drain regions of the first to fourth field effect transistors, and a first ratio obtained by dividing the first load capacitor by the third load capacitor. Is larger than the value of the second ratio of the second load capacitance divided by the fourth load capacitance, and both the gate insulating films of the first and second field-effect transistors, the semiconductor It has a laminated structure of a first insulating layer in contact with the substrate and a second insulating layer made of a material having a higher dielectric constant than the first insulating layer, and has a gate insulating property of the first field-effect transistor. A semiconductor device, wherein a first insulating layer of a film is thicker than a first insulating layer of a gate insulating film of the second field effect transistor.
前記第二の電界効果トランジスタのゲート絶縁膜を構成する少なくとも一部が誘電率の高い材料からなっており、前記材料の誘電率は3.9よりも大きいことを特徴とする請求項1または2のいずれかに記載の半導体装置。3. The device according to claim 1, wherein at least a part of a gate insulating film of the second field effect transistor is made of a material having a high dielectric constant, and the dielectric constant of the material is higher than 3.9. The semiconductor device according to any one of the above. 前記第二の電界効果トランジスタのゲート絶縁膜が金属を含むことを特徴とする請求項1ないし請求項3のいずれかに記載の半導体装置。4. The semiconductor device according to claim 1, wherein the gate insulating film of the second field effect transistor contains a metal. 前記第一および第二の電界効果トランジスタは内部回路を構成し、前記第一の電界効果トランジスタのドレイン領域に、入出力回路に含まれる第五の電界効果トランジスタのゲート電極が接続されていることを特徴とする請求項1乃至4のいずれかに記載の半導体装置。The first and second field-effect transistors constitute an internal circuit, and a gate electrode of a fifth field-effect transistor included in an input / output circuit is connected to a drain region of the first field-effect transistor. The semiconductor device according to claim 1, wherein:
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