JP2004207418A - Semiconductor device and its manufacturing method - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To improve reverse breakdown voltage property of an individual semiconductor element using an SOI substrate. <P>SOLUTION: The SOI substrate 15 provided with an n-layer 9 having a BOX layer 16 is used. A p-layer 18 and a high density n<SP>+</SP>-layer 11 having the same conductivity type as the n-layer 9 are formed selectively on one main surface side of the substrate 15. A trench 6 which comes into contact with the p-layer 18 and the n<SP>+</SP>-layer 11 and has a prescribed width is dug and formed. An SiO<SB>2</SB>layer 7 is formed so as to stretch on the layers 18 and 11 and to cover side walls and bottom of the trench 6. Through an aperture formed in a part of the layer 7, an anode electrode 12 is formed so as to be connected with the p-layer 18. Through an aperture formed in the SiO<SB>2</SB>layer 7 stretching on the n<SP>+</SP>-layer 11, a cathode electrode 13 is formed so as to be connected with the n<SP>+</SP>-layer 11. An auxiliary (SUB) electrode 21 is formed on the other main surface side of the SOI substrate 15. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【００１０】
【発明が解決しようとする課題】
上記のような従来の構造では、概略以下のような解決すべき課題があった。
（１）図５０（ｂ）のようなＵダイオード構造のみの採用では、未だ充分な耐圧を得ることができない。
（２）最近各方面で求められている程の充分な耐圧を得るためには、少なくとも理想的並行平面の階段型ＰＮ接合に近いか、それを上回る素子耐圧の実現が可能な構造を検討する必要がある。
【００１１】
本発明は、上記のような課題を解決するためになされたもので、近年比較的供給が安定しているＳＯＩ基板を使用し、新規な構造の製作によって、充分に高い耐圧を実現することを目的とするものである。
【００１２】
【課題を解決するための手段】
第一の発明の半導体装置は、低不純物濃度の一導電型を有する半導体基板上に、埋め込み酸化膜層を介して同じく低不純物濃度の一導電型の第一領域層が積層されたＳＯＩ基板と、
該ＳＯＩ基板の一主面上に形成された前記第一導電型とは逆導電型である第二導電型の高濃度の第二領域層と、
前記ＳＯＩ基板の一主面上に形成された前記第一領域層中に形成され、かつ、前記第一領域層より高濃度の第一導電型の第三領域層と、
前記ＳＯＩ基板上の前記第一領域層を、前記高濃度第二導電型の第二領域層及び前記第一導電型の高濃度第三領域層が所定の幅を隔てて隣接するように掘り込んだトレンチと、
前記第二領域層及び前記第三領域層上に延在し、かつ、前記トレンチの側壁及び底部を覆うように形成された酸化膜層と、
前記第二領域層上に延在する前記酸化膜上に、該酸化膜の一部に形成されたスルーホールを通して、前記第二領域層と接続するように形成された第一電極と、
前記第三領域層上に延在する前記酸化膜上に、該酸化膜の一部に形成されたスルーホールを通して、前記第三領域層と接続するように形成された第二電極と、
前記ＳＯＩ基板の他方の主面に形成された補助電極と、
を有することを特徴とするものである。
【００１３】
第二の発明の半導体装置は、前記第二領域層の一部を突き抜けるようにして前記ＳＯＩ基板の一主面上に前記第一領域層を露出させ、該露出面にショットキー・バリア・メタル及び該メタル上に所定の電極を形成してＳＢＤとしたことを特徴とするものである。
【００１４】
第三の発明の半導体装置は、前記第二領域層内に、前記第二領域層の中央部が一主面上に露出するように形成され、かつ、該露出した第二領域層を挟んで対向配置されたソース領域及びドレイン領域となる前記第二領域内の第三領域層と、
前記トレンチの内部、前記第二領域層表面及び前記第三領域層の表面上に延在する第一酸化膜と、
該第一酸化膜上に形成されたポリシリコン層と、
該ポリシリコン層上に形成された第二酸化膜層と、
該第二酸化膜層の開口部を介して前記第一電極に替えて形成されたゲート電極と、
前記第二電極に替えて前記ソース領域及びドレイン領域上にそれぞれ形成されたソース電極及びドレイン電極を有するＭＯＳ ＦＥＴとしたことを特徴とするものである。
【００１５】
第四の発明の半導体装置は、前記第三領域層を、該第三領域層とは反対導電型の第二領域層とし、かつ、前記ソース電極をエミッタ電極に、前記ドレイン電極をコレクタ電極に替えてＩＧＴＢを構成したことを特徴とするものである。
【００１６】
第五の発明の半導体装置は、前記第二領域層が、前記トレンチの深さよりも浅く形成されていることを特徴とするものである。
【００１７】
第六の発明の半導体装置は、前記ＳＯＩ基板の外周部には、その底面が前記埋め込み酸化膜に達するように形成されたメサ構造を備え、該メサ構造は、前記第一領域層の頂面部及び側面部を覆うように前記第二領域層が形成され、該第二領域層上に酸化膜を形成して耐圧維持領域としたことを特徴とするものである。
【００１８】
第七の発明の半導体装置は、前記補助電極の電位を、前記第一電極と同電位として運転することを特徴とするものである。
【００１９】
第八の発明の半導体装置の製造方法は、低不純物濃度の一導電型を有する半導体基板上に、埋め込み酸化膜層を介して同じく低不純物濃度の一導電型の第一領域層が積層されたＳＯＩ基板を使用し、該ＳＯＩ基板の両主面を酸化させる第一工程と、
前記ＳＯＩ基板端部の一方の主面上に形成された酸化膜の一部を開口させ、前記埋め込み酸化膜層に到達するまで、前記第一領域層をエッチング除去してメサ構造を形成する第二工程と、
前記一方の主面上の酸化膜の中央部及び端部が開口され、前記第一領域層内に、一主面上に表面が露出するように前記第二領域層を形成する第三工程と、
該第三工程によって形成された酸化膜の一部を除去して開口し、前記第二領域層の外周部の一部が重複するように、前記第一領域層より高濃度の第一導電型の第三領域層を選択的に形成する第四工程と、
前記第二領域層及び前記第三領域層上の酸化膜を選択的に除去して開口し、それら第二領域層と第三領域層とが所定の幅を隔てて隣接するように掘り込んでトレンチを形成する第五工程と、
該トレンチの側壁、底部及び前記ＳＯＩ基板端部を含め、一方の主面側全体を覆う酸化膜を形成する第六工程と、
前記第二領域層、前記第三領域層及び前記ＳＯＩ基板の端部の第二領域層上の酸化膜を選択的に除去して開口し、電極金属を一方の主面全面に蒸着した後、該蒸着金属を選択的に除去して前記第二領域層及び前記第三領域層に接続する第一電極及び第二電極を形成するとともに、前記ＳＩＯ基板の他方の主面に補助電極を形成する第七工程とを有することを特徴とするものである。
【００２０】
第九の発明のＳＢＤの製造方法は、前記請求項８の製造工程において、前記第四工程で、前記第二領域層の一部がくり抜かれ、前記第一領域層が一方の主面に露出するように開口部を形成する工程を加え、かつ、該開口部にショットキー・バリア・メタルを蒸着し、該メタル上に所定の電極を形成することを特徴とするものである。
【００２１】
第十の発明のＭＯＳ ＦＥＴの製造方法は、前記請求項８の製造工程において、第五工程の後、前記トレンチ内部を含めて一主面全面に第一酸化膜を形成する工程と、
該第一酸化膜上にポリシリコン層を形成する工程と、
前記第一酸化膜及びポリシリコン層の一部を除去して、前記第三領域層の一部を一主面上に露出させるように開口する工程と、
該工程を経て開口された第三領域層の表面及び前記ポリシリコン層上に、第二酸化膜を形成する工程と、
該第二酸化膜の一部を除去して開口し、電極金属を蒸着してソース電極、ドレイン電極、ゲート電極及び前記ＳＯＩ基板の他方の主面に補助電極を形成する工程と、
を含むことを特徴とするものである。
【００２２】
第十一の発明のＩＧＢＴの製造方法は、前記請求項１０の製造工程において、ドレイン領域となる前記第三領域層に替えてコレクタ領域となる前記第二領域を形成する工程と、
一方の主面側にコレクタ電極、エミッタ電極、ゲート電極及び他方の主面側に補助電極を形成する工程と、
を含むことを特徴とするものである。
【００２３】
【実施例】
以下に、本発明の実施例を、図を参照して説明する。
図１及び図２は、本発明の第一の実施例のＰＮダイオードを示し、図１は平面を含めた断面構造図、図２は上記ＰＮダイオードのパターン配置例を示す平面図である。
【００２４】
この構造で図５０（ｂ）に示したＵダイオード３と大きく異なる点は、次の点である。
▲１▼Ｎ^-層９の下側がＮＢＬ層８ではなく、ＳＯＩ基板１５を使用しているので、埋め込み酸化膜層、すなわち、ＢＯＸ（Burried Oxide）層１６となっていることである。
▲２▼また、半導体チップの端部には溝（メサ）１７が作り込まれており、このメサ１７はＢＯＸ層１６の表面に達している。また、メサ１７の表面のＮ^-層９には、その頂面部及び側面部ともにＰ層１８’がＮ^-層９を封じるようなかたちで形成されている。
さらにその表面は、ＳｉＯ２層７により覆われている。
【００２５】
▲３▼上記のＳｉＯ２層７は、活性セル領域の各素片と半導体チップの最外端の領域との頂面の両肩を一部残して、コンタクト開口されていて、この開口部からアノード電極（Ａ）１２、カソード電極（Ｋ）１３がそれぞれＰ層１８、Ｎ⁺層１１に接続・取り出されている。
▲４▼Ｎ^-／Ｐ^-ＳＵＢ基板１９がさらにＢＯＸ層１６の下側にあって、この裏面にもＳＵＢ電極２０が取り付けられている。
【００２６】
▲５▼各々のアノード領域１８（Ｐ層接続部）とカソード領域１１（Ｎ⁺接続部）は、全領域（半導体チップの全面）に共通・均等な溝幅Ｗｍを挟んで、例えば図２のパターン配置例のような櫛型状に相対向するような形状の縞状セルとなっている。
なお、図２中の符号１２ａは、アノード（Ａ）電極パッドを、符号１３ａは、カソード（Ｋ）電極パッドのイメージを示している。
【００２７】
次に、上記第一の実施例で示したＰＮダイオードの製造方法を、図３〜図９を参照して説明する。
先ずステップ１では、ＳＯＩ基板１５のＮ^-層９表面及びＮ^-／Ｐ^-基板１９表面（基板全体から見ると裏面側）が酸化される（図３）。
続いて、ステップ２では、周知のフォトリソグラフィ技術（Ｌ１）を用いてＮ^-層９表面のＳｉＯ２膜７が一部開口される。これは、半導体チップ端部のメサ領域(図１参照)であって、チップスクライブ領域が含まれる領域である（図４）。
【００２８】
そして、チップ端部のＮ^-層９が露出した部分のシリコン層がエッチング・オフ（除去）される。この時、エッチングのエンド・ポイントは、ＢＯＸ層１６表面に達したところであり、その時に若干のオーバーエッチを加えて、エッチングを停止する。
なお、エッチングはドライ・エッチングあるいはウエット・エッチングのいずれもが使用可能である。
【００２９】
さらに、メサ面の形状は図示のように斜めであっても、活性領域のメサと同様に垂直であっても良い。要は、後のＰ型不純物の導入手段を考慮してどちらかに決定すれば良い。つまり、斜めであれば、イオン注入等は注入し易い。もし垂直であれば斜めイオン注入等のプロセスを伴うことになる。
また、拡散法による不純物デポジション法であれば、表面反応でデポジションされるので、斜めであろうが垂直であろうが特に問題はない。
【００３０】
続いて、ステップ３では、周知のフォトリソグラフィ技術（Ｌ２）を用いて、Ｐ層形成部分が開口される。また、この時、チップ端部（周辺部）の肩の部分のＳｉＯ２膜も除去される。
次に、Ｐ層不純物が開口部より導入・熱処理される。この熱処理時に酸化性雰囲気を導入することにより、Ｐ層１８開口部表面にＳｉＯ２膜７が形成される（図５）。
【００３１】
続いて、ステップ４では、周知のフォトリソグラフィ技術（Ｌ３）の工程を経て、Ｎ⁺層１１形成部分が開口される（図６）。
なお、前記のフォトリソグラフィ技術（Ｌ２）及び本ステップ４のフォトリソグラフィ技術（Ｌ３）における開口寸法幅は、後のトレンチ開口寸法（Ｌ４）とリンクさせなければならない。
すなわち、開口部端部より外側のＳｉＯ２膜７直下では、該開口部に較べて、横方向拡散により不純物量が少ないので、この影響が少なくとも仕上がりのＰ層１８／Ｎ⁺層１１の表面濃度差として出ないように考慮する必要がある。
【００３２】
続いて、ステップ５では、周知のフォトリソグラフィ技術（Ｌ４）により、所定の開口予定部にトレンチ６が開口される（図７）。
ここで用いたフォトレジスト層は剥離・除去し、ＳｉＯ２膜７をマスクに、周知のドライエッチング技術によりトレンチ６が掘られる。このトレンチ６の深さは、Ｘｊｐ（Ｐ層深さ）、ＸｊＮ⁺（Ｎ⁺層深さ）との相互の位置関係を決定し、また、トレンチ６の底で、かつ、ＢＯＸ層１６上部の残ったＮ^-層９厚さを決定することになるので、その深さは充分にコントロールされなければならない。
【００３３】
続いて、ステップ６では、トレンチ６の表面が酸化される（図８）。
なお、ドライエッチにより荒れたシリコン表面の平滑化が必要な場合、例えば後述の実施例におけるＭＯＳ ＦＥＴ素子等の場合には、犠牲酸化工程が必要になるかも知れないが、通常、ＰＮ接合ダイオードの場合には、１回の酸化で済ませることができる。このトレンチ６の酸化工程により、該トレンチ６側壁部分に露出していたＰＮ接合が、完全にＳｉＯ２膜７で覆われることになるのは言うまでもない。
ところで、以上の工程を経た後に、トレンチの縦横の比率を変えた形状や採用するプロセス手法によっては、別途、素子の活性領域の表面を平坦化し、トレンチの凹部を埋め戻すように絶縁膜層で充填する必要のある場合も考えられる（特に図示せず）。
この点について若干説明を追加しておく。
先ず、実施例３，４のＭＯＳ ＦＥＴ／ＩＧＢＴの場合は、ポリシリコン・ゲートを形成した後に、層間絶縁膜（第二の熱酸化膜あるいは、これに加えてＣＶＤ酸化膜を用いる。）を形成する工程が不可欠であるので、例えば層間絶縁膜をより厚く形成することにより、トレンチの凹部を充填する工程を兼用ないし併用することもできる。
かかる工程によれば、より厚い層間絶縁膜を素子表面全体に形成した後に、トレンチの凹部以外に堆積した余分な層間絶縁膜材を周知のドライエッチング技術を用いて素子表面全体を異方性エッチすれば良い。そのようにすることにより、トレンチの溝幅の大小（つまり、溝幅のメサ部は、内部のトレンチ部分よりもエッチングレイトがより速い）や堆積後の層間絶縁材の局所的な厚み差を利用して、素子表面が平坦化され必要部にのみ、層間絶縁材を残すことができる。
一方、実施例１，２のＰＮダイオードやＳＢＤにおいては、上記の層間絶縁膜の形成は必ずしも必要とはならないので、トレンチの凹部を充填したい場合は、別途、かかる工程が追加される必要がある。
しかし、この場合も上記のようなトレンチの凹部を埋め戻すように充填するための相対的に厚めな絶縁膜を形成する工程と、その後、ドライエッチングにより除去して素子表面を平坦化する工程とを追加することで、トレンチの凹部の必要部のみを絶縁膜層で充填することが可能である。
なお、トレンチの凹部を充填する充填材としては、ＣＶＤ酸化膜、シリコン酸化膜等も用いることができる。
以上、デバイスに要求される条件に応じてトレンチの凹部を充填する工程を経た後に、次のコンタクト開口・電極形成の工程にと続く。
【００３４】
そこで、ステップ７では、Ｐ層１８、Ｎ⁺層１１及び最外周部のＰ層１８’の頂面が、フォトリソグラフィ技術（Ｌ５）により開口される（図９）。
次に、スパッタ、Ｅ-ガン法等の真空蒸着法により、所望の電極メタル金属、例えばアルミニウムが基板全面に蒸着され、続くメタル開口のフォトリソグラフィ技術（Ｌ６）工程（図示せず）を経て電極メタル２１がパターニングされる。さらに、基板裏面にも電極（ＳＵＢ）メタル２０が形成され、図１及び図２に示したＰＮ接合ダイオードが完成する。
なお、本発明の実施例に示したようなデバイス、しかも高耐圧を意図したデバイスにおいては、図１及び図２に示すように、デバイスの表面にアノード（Ａ）電極及びカソード（Ｋ）電極が櫛歯状に相互に入り組んで近接して配置されている。
かかる構造で、高電圧がＡ−Ｋ両電極間に印加された場合、空気中での放電が発生する虞がある。
例えば、空気中での放電に関連してＧ１〜Ｇ４のデバイス構造を見ると、トレンチの幅が１６μｍである。この電極間に、一例としてＶ_Ｒ＝３２０（Ｖ）を印加したとすれば、空気中でこの電極間に加わる電界強度は、Ｅair＝２×１０^５（（Ｖ／ｃｍ）にも達し、放電が起こり易くなると考えられる。
その対策のために、またデバイスの組立後、該デバイスを長期の過酷な運転使用中に、外部からの水分の浸入や汚染からデバイスを保護するためにも、これらデバイスの電極上面を、安定性があり、かつ、誘電率（ε）の大きい最終保護膜、例えばＣＶＤ酸化膜、窒化膜、ポリイミド膜等で覆うことが不可欠となる。かかる場合にはその工程を追加してデバイスを完成させる。
【００３５】
次に、本発明の第二の実施例の製造方法につき、前記図３〜図５及び図１０〜１２を参照して説明する。
この実施例のデバイスは、ＰＮ接合ダイオードではなく、ＳＢＤあるいはＰＮ接合ダイオードとＳＢＤの混在デバイスの例である。
なお、ＰＮ接合ダイオードと略同一の共通プロセスよりデバイスを製作することができるが、異なっているのは次の２点である。
【００３６】
▲１▼図５のステップ３のＬ２工程において開口するＰ層パターンの平面形状の差である。
すなわち、第二の実施例のデバイスでは、図１０に示すように、アノード領域１８の一部に、Ｎ^-層９が一主面上に露出され、この部分をショットキー・バリア面として使用するので、Ｐ層１８の、例えば中央の部分がくり抜かれるように開口する点である。
【００３７】
▲２▼ＰＮ接合ダイオードであれば、いきなり電極メタルを蒸着すれば良いが、ＳＢＤであるので、図１１に示すように、その前にバリアメタルを蒸着しておく工程が追加される点（図１１）。
なお、このバリアメタルは電極メタルと同時にエッチング・パターンニングすることが可能であるので、通常は追加のフォトリソグラフィ工程（Ｌ６）を伴うことはないと思われる（図１２参照）。
以上の２点の差のみがある工程を経て最終的に図１２に示したＳＢＤデバイスが完成する。
【００３８】
次に、本発明の第三及び第四の実施例について説明する。
この第三及び第四の実施例のデバイスは、ＭＯＳ ＦＥＴとＩＧＢＴである。
図１３〜図１７にその製造プロセスを示した。
▲１▼まず、第三の実施例のＭＯＳ ＦＥＴでは、図３〜図５の工程に加えて、図１３〜図１７の工程を経て素子が完成する。
中でも、図１５及び図１６に示したゲート・酸化→ポリシリコン電極形成→ポリシリコン表面酸化までの工程が特徴的である。
もっとも、ゲート・酸化工程は、図８におけるトレンチ酸化工程に似通ってはいるが、この時形成されるゲート酸化膜に近いシリコン表面の移動度の良否が問題となるので、前述のような犠牲酸化の工程が追加される可能性はある。
【００３９】
次に、ＭＯＳ ＦＥＴでは、Ｐ層１８ａとＮ⁺層１１の接合深さ（Ｘｊｐ−Ｘｊ_Ｎ ⁺）が、チャネル長（Ｌ）を与えるので、また、その時の残ったＰ層１８ａが、チャネル濃度を決定するので、Ｐ層１８ａ、Ｎ⁺層１１の濃度もまた、充分にコントロールされることが必要となることは言うまでもない。
そして、ＰＮ接合ダイオードのアノードとなるＰ層１８の場合には単一のＰ層１８のみであるが、ＭＯＳ ＦＥＴの場合には、Ｐ_Ｂ層１８ａとＮ⁺ソース層１１が形成されることになるので、Ｐ_Ｂ層１８ａオープン（Ｌ２）（図５参照）とＮ⁺ソースオープン（Ｌ３）（図１３参照）の平面パターン形状の相互関係を特に注意する必要がある。
【００４０】
しかし、いずれにしても、図５、図１３及び図１４のステップを経て、Ｐ層１８ａ／Ｎ⁺層１１／トレンチ６溝の相互依存関係が決まり、図１５及び図１６の工程を経て図１７のＭＯＳ ＦＥＴデバイスが完成する。
【００４１】
次に、第四の実施例のデバイスは、ＩＧＢＴである。
ＩＧＢＴデバイスは、ＭＯＳ ＦＥＴのＮ⁺層１１のドレイン相当部にＰ層コレクタが形成されていれば良いから、図５のステップにおけるＰ_Ｂ層１８ａ形成パターンと、図１３のステップにおけるＮ⁺エミッタ層１１ａ形成パターンのみを、その平面形状についてＩＧＢＴ用に変更すれば、ＭＯＳ ＦＥＴと殆ど同じプロセス、図１４〜図１７に示したプロセスを経て製作することができる。
【００４２】
図１８（ａ）は、第三、第四の実施例のＭＯＳ ＦＥＴ及びＩＧＢＴの平面配置パターンを示すイメージ図である。
図において、▲１▼Ｄ／Ｃは、ドレイン電極又はコレクタ電極２３、▲２▼Ｇは、ゲート電極２４、▲３▼Ｓ／Ｅは、ソース電極又はエミッタ電極２５のパッドを示している。
また、基板の裏面には、ＳＵＢ電極２０が設けられいる（同図（ｂ）参照）。
【００４３】
図１８（ｂ）は、第三及び第四の実施例におけるデバイスのゲート構造断面図である。
図において、ゲート電極（Ｇ）２４のアルミニウム（Ａｌ）はＰ型層１８ａの島上にあるが、該Ｐ型層１８ａとはポリシリコン層２２により絶縁されている。そして、該ポリシリコン層２２とゲート電極（Ｇ）とは、開口部を通して接続されている。
【００４４】
次に、シミュレーションにより、本発明の優れた点を説明する。
図１９は、本発明のデバイスのシミュレーション領域図である。
なお、以下では第一の実施例のＰＮ接合ダイオードを代表構造としてシミュレーションする。
【００４５】
図１９において、シミュレーション領域の横幅は１２μｍ、トレンチ６幅（Ｗｔｒ）が１６μｍから４μｍに、図５２の場合に較べて縮小されている。Ｗ_Ｐ,Ｗ_Ｎ ⁺も同じく横幅４μｍである。また、トレンチ６下部のＮ^-層９の残り厚みも４μｍである。さらに、Ｎ^-層９下部にあるＢＯＸ層１６も４μｍ厚（ｄｂｏｘ）であり、Ｎ^- _ＳＵＢ基板１９の厚さも同じく４μｍとしてある。
【００４６】
以上、重要な寸法となる各パラメータの寸法を全て４μｍとした場合を基本形としてシミュレーションを行う。
したがって、特に断りがない限り、これらの寸法は全て４μｍである。
なお、トレンチ６の内部は（４μｍ^□寸法）、ＳｉＯ２膜７が充填されているものとして扱われ、計算が進められる。
以後、合計２５種類の構造について、各パラメータを種々想定し、シミュレーション計算を行い、その時に得られる逆方向耐圧（Ｖ_Ｒ）がとうなるかを調査する。
上記のパラメータの値及び得られたＶ_Ｒの値を表２に示す。
また、図２０に図１９のＬ３ライン沿いの濃度プロファイルを示す。
【００４７】
【表２】

【００４８】
上記の基本構造は、表２中のSim.No.Ａ１に相当する。
図２１には、Sim.No.Ａ１の構造、すなわち、基板電位がアノード電位に固定された時の電位分布を示している。そして図２２には、Sim.No.Ｂ１の構造、すなわち基板電位がカソード電位に固定された時の各々の基本形における電位分布が示されている。
【００４９】
図２１では、ＳＵＢ電極の電位がアノード電極（Ａ）電位であるため、シリコンバルク中ではトレンチ６の左右に対して、略対称に電位線が分布していることが分かる。また、ＢＯＸ層１６内では１７〜１８本の電位線（５Ｖ／本×１７〜１８≒９０Ｖ）が含まれていて、この部分で相当の電位を担っている。その分、シリコンバルク中で負担する電位が少なくて済むことになる。
【００５０】
それに対して、図２２では、ＳＵＢ電極の電位がカソード電位となるので、図示のような電位分布をとる。この分布では電位線が、ＰＮ接合付近で多数本存在していて大変に込み合っている。トレンチ６を中心に対して左右のバランスが悪く、左側に多くの電位線が偏っていることが分かる。そして、ＢＯＸ層１６内での電位負担も図では電位線にして１１本程度と、相当少なくなってしまう分、シリコンバルク中での電位負担が大きい。
すなわち、どうしてもシリコンバルク中での電界強度が高くなってしまうことが予想される。
【００５１】
図２３には、図１９におけるＬ３ライン沿いの電位分布図を、図２４には、同じくＬ３ラインに沿いの電界分布を示した。
表１のＢ１構造ではＰＮ接合での電界が２．０×１０^５（Ｖ／ｃｍ）と高い。また、右方向に進むに従って電界強度が段々と下がっている。
これに対して、図１のＡ１構造ではＰＮ接合付近の電界も１．４×１０^５（Ｖ／ｃｍ）程度と低く、Ｎ^-層相当領域、及びカソード下部領域でも電界の丘、あるいはＥ≒１．５×１０^５（Ｖ／ｃｍ）程度のピークを有している。
【００５２】
その結果、Ｂ１構造とＡ１構造とで、図２５中に示すような耐圧の差が生じることになる。
すなわち、Ａ１構造では、Ｖ_Ｒ＝２３６Ｖが得られているのに対して、Ｂ１構造では、Ｖ_Ｒ＝１７６Ｖ程度しか得られていない。
かかるＢ１構造に較べてＡ１構造は、かなり良さそう思えるが、表１及び図５８に示した理想的平行平板階段型のＰＮ接合では、ρ＝９Ω・ｃｍに対して、Ｖ_ＢＯ≒４３５Ｖが得られる筈で、これに対しては、Ａ１＝２３６／４３５＝５４．２（％）、Ｂ１＝１７６／４３５＝４０．５（％）と、まだまだ遥かに本発明の目標には及ばない。
すなわち、表２中に示したトレンチ深さ（ｄｔｒ），ＢＯＸ層の厚み（ｄｂｏｘ），トレンチ下部のＮ^-層の厚み（ｄＮ^-），Ｎ^-層の比抵抗（ρＮ^-），Ｐ層の深さ（Ｘｊｐ），Ｎ⁺層の深さ（ＸｊＮ⁺）の各パラメータのうちのどれかを適宜変更することで、最適条件を探す、あるいはそれに近づけるための作業が必要である。
そこで、Sim．No．Ａ１〜Sim．No．Ｇ４までの調査を行ったので、表２に示した結果を参照して以下に詳述する。
【００５３】
図２７には、Ｘｊｐを図２６に示すごとく２μｍ→４μｍ→８μｍにと深くした場合に得られる耐圧を示した。
また、図２８にはＸｊ_Ｎ ⁺の深さが深くなればなる程、耐圧（Ｖ_Ｒ）が低下する傾向を示すグラフを示した。しかもここでは、ＳＵＢ電極をアノード／カソードのいずれに固定する場合においても、その傾向があることが分かる。
【００５４】
以上より、Ｘｊｐ，Ｘｊ_Ｎ ⁺のいずれもが深くすることは耐圧の向上に寄与しない。つまり、トレンチ６の深さのほぼ中間にＸｊｐ，Ｘｊ_Ｎ ⁺を有している方が有利であると考えられる。
図３４にＸｊｐを、２μｍ、４μｍ、８μｍに変えた時のＬ３ライン沿いの電界分布を示した。これによればＸｊｐを深くすればする程、電界のピークがより右側に移動し、かつ、そのピーク値も高くなっている。
【００５５】
続いて、図２９中には、トレンチ幅（Ｗｔｒ）を２μｍ→４μｍ→８μｍ→１６μｍにと変えた時のＶ_Ｒ値がプロットされている。
言うまでもなくトレンチの幅Ｗｔｒ以外の部分は、全て図１９に同じ寸法である。トレンチの幅Ｗｔｒが増大すると、得られるＶ_Ｒが増大することは図５１の従来技術に示されているが、本発明者等の計算結果もまた、それを裏付けることとなった。
【００５６】
その原因は、図３５を見れば一目瞭然である。
すなわち、Ｗｔｒ＝８μｍであるＤ１構造の方が、Ｗｔｒ＝２μｍであるＤ２構造よりもデバイスのあらゆる場所で常に電界強度が低くなっていることが分かる。
なお、Ａ−Ｋ間の印加電位は、共通のＶ_Ｒ＝１６０Ｖが印加される。
つまり、デバイスのあらゆる場所で、Ｗｔｒを増大すると、電界強度を下がるのであれば、Ｖ_ＲはＷｔｒの増大とともに、図２９に示したような耐圧の増大を示すこととなる。
【００５７】
因みに、この時、表１及び図５８に示した理想的Ｖ_ＢＯ（ρ＝９Ω・ｃｍ時）の４３５Ｖに較べＷｔｒ＝２μｍ、４μｍ、８μｍ、１６μｍでの各Ｖ_Ｒ＝２０１，２３６，２７５，３０４Ｖは、各々４６．２（％）、５４．３（％）、６３．２（％）、６９．９（％）程度のブレーク・ダウン電圧が得られることになる。
しかし、まだまだこれでは改善の余地がある。
そして、Ｗｔｒを増大させることは、デバイスの単位面積あたりの集積度、あるいは電流密度を下げることになるので、耐圧を優先するか、電流密度を優先するかの二者択一も考慮しなければならない。
【００５８】
続いて、図３０には、ＢＯＸ層１６の厚み（ｄ_ＢＯＸ）を変えた場合のＶ_Ｒの値をプロットしている。
つまり、ｄ_ＢＯＸ＝２μｍ（Ｃ２構造），４μｍ（Ａ１構造），８μｍ（Ｃ１構造）の場合のＶ_Ｒの比較である。これは図２１にも示した電位分布を参照すれば容易に理解できる傾向である。
すなわち、ｄ_ＢＯＸが厚くなればなる程、ＢＯＸ層１６中で負担する電位線の数が増え、シリコンバルク中での分担電圧が結果的に下がるので、より耐圧（Ｖ_Ｂ）が出やすくなるのである。
ただし、商業ベースでのｄ_ＢＯＸ厚の最大値は、約４μｍであることが知られている。厚ければ厚いにことしたことはないが、製造上の限界が存在することもまた事実である。
【００５９】
続いて、図３１中には、ｄＮ^-（トレンチ下部Ｎ^-層９の厚み）を変化させた時のＶ_Ｒの値をプロットした。
ｄＮ^-の値が２μｍ→４μｍにと厚くするにつれ、僅かに耐圧が上昇（２２４Ｖ→２３６Ｖ）するが、ｄＮ^-の値が８μｍになると、耐圧が僅かに下がり始め（→２３５Ｖ）、さらにｄＮ^-の値が１２μｍ，１６μｍ厚とすることによって、耐圧（Ｖ_Ｒ）が１６７Ｖ，１５８Ｖにとダウンしてしまう。つまり、ｄＮ^-＝４μｍあたりが最も高い耐圧（Ｖ_Ｒ）となる最適値を有しているらしいことが推察される。
【００６０】
その理由を、図３６を参照して説明する。
すなわち、ｄＮ^-が８μｍを超えると、トレンチ６下部のＮ^-層９のＲｅｓｕｒｆ効果が最早殆ど失われてくるために（中央の丸いピークがなくなる）、ＰＮ接合部の電界強度が非常に高くなってくる。
また、図３６における右側のＮ⁺層１１下部での電界のピーク値も非常に小さくなり、この部分での電位負担があまり期待できなくなっていることが分かる。
以上の結果、ｄＮ^-層厚を４μｍよりも増大させることは、返って耐圧を下げてしまうことになる傾向を示すことが明確となった。
【００６１】
続いて、図３２中には、トレンチの深さ（ｄｔｒ）を変えた時のＶ_Ｒの値をプロットしている。
ｄｔｒ＝４μｍ→６μｍと増大（深く）することで、Ｖ_Ｒ＝２３６Ｖ→２９０Ｖにと耐圧が増大している。つまり、ＰＮ接合付近の電界には大差がないが、トレンチ６が深く（Ｐ型層１８下部のＮ^-層９の長さが長く）なった分、その部分での電位分担分が増える。したがって、Ｎ^-層９のＲｅｓｕｒｆ領域とＮ⁺層１１下部の電界がその分下がる。今は、Ｖ_Ｒ＝１６０Ｖが印加されているが、これがさらに高いＶ_Ｒとなると、その部分の電界が徐々に上昇するとしても、まだそこまで達してはおらず、余裕ができた分だけ、耐圧が上昇することになる。
なお、図３７にトレンチ６の深さ（ｄｔｒ）を、ｄｔｒ＝４μｍとｄｔｒ＝６μｍとに変えた時のＬ３ライン沿いの電界を比較した図を示す。
【００６２】
続いて、図３３中にはρＮ^-（Ｎ^-層の比抵抗）を変えた時のＶ_Ｒの値をプロットした。これによれば、ρＮ^-＝１．２，２．５，５，９（Ω・ｃｍ）にと変えた時、Ｖ_Ｒの値は、それぞれ９１Ｖ，３９８Ｖ，３３５Ｖ，３０４Ｖを示すという結果を得た。
なお、この時のトレンチ幅（Ｗｔｒ）は、Ｗｔｒ＝１６μｍを採用している。そして、この１６μｍの根拠としては、従来の縦型デバイスであれば、３００Ｖデバイスに用いるＮ^-エピタキシャル層の仕様が９（Ω・ｃｍ）／２９μｍとしてあり、今、Ｌ３ライン沿いの長さがＷｔｒ＝１６μｍの時３０μｍの長さとなって、略近い値となるからである。
【００６３】
上記の耐圧対ρＮ^-の結果によれば、ρ＝２．５（Ω・ｃｍ）／Ｗｔｒ＝１６μｍの時が最適値を示すということになり、従来の縦型デバイスに用いているρＮ^-の９（Ω・ｃｍ）に較べ、遥かに小さいρＮ^-の値、すなわち、高濃度のＮ^-層の時が本発明のデバイスにおいては最適のρＮ^-であるということになる。
また、小さいρＮ^-が使用できるということは、Ｖ_Ｆ特性等がより有利になるということになる。
【００６４】
それでは何故、そのようなことがことが起こるのか、図３８を参照しながらその理由を考察する。
先ず、図３９でカソード電極（Ｋ）１３と、ＢＯＸ層１６を挟んだ補助電極（Ｖ）２０にはマイナス（−）の電位が加わっている。これは、ＢＯＸ層１６の両端にコンデンサの電極が存在しているような姿となっている。
そこで、今、ＢＯＸ層１６よりも上側にあるＮ^-層９の分担容量が上がれば、それに比例してＢＯＸ層１６及びＮ^-基板１９側に分担容量が下がり、Ｑ＝ＣＶの式より、Ｑが一定であるので、こちらの電位分担分が上がる。つまり、Ｎ^-層９側の電圧負担分が減るということになる。
【００６５】
図３８中に、ρＮ^-＝５（Ω・ｃｍ）と９（Ω・ｃｍ）の場合のＬ３ライン沿いの電界分布を示した。低いρＮ^-は、より空乏層が広がりにくく、すなわち、Ｃが高くなる分、Ｖが減る。
Ｖ_Ｒ＝１６０Ｖ、及び３００Ｖの印加時にＮ⁺カソード側の電界が、結果的にρＮ^-＝９（Ω・ｃｍ）の方が高くなる。この高いＥｍａｘ点が存在するために、デバイスがブレーク・ダウンすることになるが、その値は、ρＮ^-が小さい方がより低くなる。
【００６６】
また、Ｐアノード側下部のＰＮ接合の電界は、ρＮ^-＝５（Ω・ｃｍ）のρＮ^-が小さい方が、より高いがＮ⁺カソード側下部の電界を上回ることはないので、特に問題とならない。
以上のような電界分布が発生する結果、図３３に示したようなρＮ^-に対するＶ_Ｒの依存性が見られるようになり、ρＮ^-＝２．５（Ω・ｃｍ）の方がρＮ^-＝９（Ω・ｃｍ）よりも最適なρＮ^-であるということになり、かつ、より高いＶ_Ｒが得られるという逆転現象が生じる。
なお、通常はρＮ^-が高い方が高いＶ_Ｒが得られることが良く知られている。
【００６７】
また、上記ρＮ^-＝２．５（Ω・ｃｍ）／Ｗｔｒ＝１６μｍで得られたＶ_Ｒ＝３９８Ｖの値は、表１及び図５８中に示した理想的Ｖ_ＢＯの値ρＮ^-＝９（Ω・ｃｍ）で４３５Ｖの約９１．５（％）に相当し、ρＮ^-＝２．５（Ω・ｃｍ）で１８０Ｖの約２２１％に相当するということが分かる。
つまり、本発明のデバイスにおいては、条件（構造パラメータ）をうまく選定することで、理想的Ｖ_ＢＯを上回るブレーク・ダウン電圧を実現することが可能であることが判明した。後は、Ｗｔｒの値と、得られる電流密度（集積度）のトレード・オフ関係から、最も良い値をデバイス設計において採用すれば良いこととなる。
【００６８】
ところで、本発明のデバイスの耐圧維持領域は、前述のように図１に示すような形状をしている。
半導体チップの内部にある縞セル部分のＰ層１８とは異なり、頂面のみならず、端面にもＰ層１８’が形成されている。
図１の形状では、端面のＰ層１８’部分を斜めのメサ面としているが、これは垂直であっても期待される効果は同じと言って良い。
要は、▲１▼Ｎ^-層９となすＰＮ接合面が表面に露出していないこと、及び▲２▼基板がアノード電位となっているので、Ｎ^-層９がこの基板のＮ^-／Ｐ^-ＳＵＢ層１９と近づかないことである。
【００６９】
すなわち、Ｎ^-層９とＮ^-／Ｐ^-ＳＵＢ基板１９間には最大の印加電圧が加わるので、放電が起こり易い。この放電を起き難くするには、同電位のＰ層１８’がＮ^-／Ｐ^-ＳＵＢ基板１９に近い方がより安全である。
以上の理由より、Ｐ層１８’が頂面及び端面にあり、かつ、Ｎ^-／Ｐ^-ＳＵＢ基板１９とＮ^-層９及びＰ層１８との間には、ＢＯＸ層１６（酸化膜厚＝２〜４μｍ）があり、また、Ｐ層１８’の表面にもＳｉＯ２膜７が存在するように、覆われているという図１に示したような形状がとられる。
【００７０】
さて、図４０に示すシミュレーション構造、すなわち、ここではＰ層１８の端面が垂直となっている。
かかる構造において、そのアノード・カソード電極１２，１３間に、Ｖ_Ｒ＝３００Ｖの逆電圧を印加すると、図４１のような電位分布をとるようになる。これは、図２１に示した分布と殆ど同じである。異なっているのは左端の電位ラインが図２１では水平になっているのが、図４１では、ＰＮ接合に沿うように縦方向に曲げられ基板側の電位ラインと繋がるようになっている点のみである。
【００７１】
図４２には、図４０におけるＬ４ライン沿いの濃度プロファイルを示したが、Ｃｐｓ＝１×１０^１８（１／ｃｍ^３），Ｃ_ＳＮ＝１×１０^１９（１／ｃｍ^３）であり、これは図２０の濃度と共通である。
ここで、注目すべきはρの値である。すなわち、ρ＝２．５（Ω・ｃｍ），Ｎｄ＝１．８７×１０^１５（１／ｃｍ^３）であることに注目する。このような値であるにもかかわらず、図４３のように、電位は略直線的に（理想的に）上昇し、また、図４４のようにその電界もＰＮ接合の部分では、Ｅ≒２．２×１０^５（Ｖ／ｃｍ）程度であるものの、中央部のＮ^-層（メサの下部）での電界は、Ｅ＞１×１０^５（Ｖ／ｃｍ）が維持され、Ｎ+層下部の電界もＥ≒１．５５×１０^５（Ｖ／ｃｍ）のピークを有するように、うまく分散される結果、図４５中に示すようなＶ_Ｒ≒４００（Ｖ）もの耐圧を示す驚くべき結果となった。強調するが、ρ＝２．５（Ω・ｃｍ）においてである。
そして、このＶ_Ｒ≒４００（Ｖ）の値は、表２中のＧ３で得られたＶ_Ｒ＝３９８（Ｖ）に近いか、同等とみなすことができる。
【００７２】
以上より、図１中に示した、あるいは図４０中に示した耐圧維持領域をもって、表２中のＧ３により得られた耐圧にも充分耐え得る構造であることが立証できた。
加えて、ここに示した耐圧構造であれば、図３、図４のステップで示したメサエッチのプロセスは伴うものの、他は、半導体チップ中央部の活性セル領域群と共通のプロセスで製造することが可能であるので、特に製造コストを増大させるものではない。
そしてこのことによって、図１、図２及び図９に示した第一の実施例のＰＮ接合ダイオードが実現可能なデバイスであることも立証されたことになる。また、図１２に示した第二の実施例のＳＢＤが実現可能なデバイスであることも同様に立証されたことになる。
【００７３】
さて、次に第三の実施例及び第四の実施例のデバイスも実現可能なデバイスであることを立証する。
図４６中には、第三の実施例のデバイス（ＭＯＳ ＦＥＴ）のシミュレーション領域を示す。Ｘｊ_Ｎ ⁺＝０．５μｍ、Ｘｊ_ｐ＝２．０μｍであるので、チャネル長は、その差の１．５μｍ分である。また、ソース表面濃度（Ｃ_ＳＮ ⁺ _Ｓ）、チャネル層濃度（Ｃ_ＣＨ）、ドレイン表面濃度（Ｃ_ＳＮ ⁺ _Ｄ）は、各々Ｃ_ＳＮ ⁺ _Ｓ＝１×１０^１９（１／ｃｍ^３）、Ｃ_ＣＨ＝６×１０^１６（１／ｃｍ^３）、Ｃ_ＳＮ ⁺ _Ｄ＝１×１０^１９（１／ｃｍ^３）である（図４７参照）。
また、上記実施例のデバイスは、紙面の奥行きが１μｍ厚のデバイスである。
すなわち、チャネル幅（Ｗ）が、Ｗ＝１μｍのデバイスである。
【００７４】
図４８中には、第三の実施例のデバイスのしきい値電圧特性（ａｔ Ｖ_ＤＳ＝１０Ｖ）を示す。
図４８より明らかのように、ゲート電圧（Ｖｇ）が、Ｖｇ≒６．５（Ｖ）よりＩ_ＤＳが急に上昇している。
上記デバイスのＶ_ＤＳ−Ｉ_ＤＳ特性を図４９に示す。
ゲート電圧（Ｖｇ）を６Ｖ，７Ｖ，８Ｖ，１０Ｖに替えた場合のＶ_ＤＳ−Ｉ_ＤＳ特性の変化を示している。
【００７５】
以上により、第三の実施例のデバイスも、現実に動作可能なデバイスであることが立証された。そしてまた、Ｎ⁺ドレイン側をＰ層コレクタ構造で代用することにより、第三の実施例のデバイス（ＭＯＳ ＦＥＴ）が、第四の実施例のデバイス（ＩＧＢＴ）として動作することもまた、周知の技術により明らかであるので、この点は立証するまでもない。
【００７６】
【発明の効果】
以上のように構成したので、Ｕダイオード構造のみの採用では、未だ充分な耐圧を得ることができないところ、本発明では理想的並行平面の階段型ＰＮ接合に近いか、それを上回る素子耐圧の実現が可能となり、今までにない画期的な効果を奏するものである。
【図面の簡単な説明】
【図１】本発明の第一の実施例を示すＰＮ接合ダイオードの平面形状をも示した構造断面図である。
【図２】上記ＰＮ接合ダイオードのパターン配置例を示す平面図である。
【図３】上記ＰＮ接合ダイオードを製作する場合の第一工程図である。
【図４】同じくその第二工程図である。
【図５】同じくその第三工程図である。
【図６】同じくその第四工程図である。
【図７】同じくその第五工程図である。
【図８】同じくその第六工程図である。
【図９】同じくその第六工程図である。
【図１０】本発明の第二の実施例であるＳＢＤあるいはＰＮ接合ダイオードとＳＢＤの混在デバイスを製作する場合の第四工程図である。
【図１１】同じくその第五工程図である。
【図１２】同じくその第六工程図である。
【図１３】本発明の第三及び第四の実施例におけるＭＯＳ ＦＥＴ及びＩＧＢＴを製作する場合の第四工程図である。
【図１４】同じくその第五工程図である。
【図１５】同じくその第六工程図である。
【図１６】同じくその第七工程図である。
【図１７】同じくその第八工程図である。
【図１８】（ａ）は、上記第三及び第四の実施例におけるＭＯＳ ＦＥＴ及びＩＧＢＴの平面配置パターンを示す模式図、（ｂ）は、上記実施例におけるゲート構造断面図である。
【図１９】本発明の第一の実施例におけるデバイスのシミュレーション領域図である。
【図２０】図１９におけるＬ３ライン沿いの濃度プロファイル図である。
【図２１】上記第一の実施例におけるデバイスで基板電極をアノード（Ａ）電位に固定した時の電位分布図である。
【図２２】上記デバイスで基板電位をカソード（Ｋ）電位に固定した時の電位分布図である。
【図２３】図１９におけるＬ３ライン沿いの電位分布図である。
【図２４】図１９におけるＬ３ライン沿いの電界分布図である。
【図２５】上記基板電極をアノード（Ａ）電位に固定した時と上記基板電位をカソード（Ｋ）電位に固定した時との耐圧波形を比較した図である。
【図２６】Ｐ層及びＮ⁺層の深さＸｊを変化させることを説明するためのシミュレーション構造図である。
【図２７】各構造で、Ｐ層の深さＸｊｐを２μｍ，４μｍ，８μｍと変化させた場合に得られる耐圧を比較した図である。
【図２８】各構造で、Ｎ⁺層の深さＸｊＮ+を２μｍ，４μｍ，８μｍと変化させた場合に得られる耐圧（ＶＲ）を比較した図である。
【図２９】第一の実施例におけるデバイスでトレンチ幅（Ｗｔｒ）を変化させた時の耐圧（ＶＲ）の値を示す図である。
【図３０】同じくそのＢＯＸ層の厚み（ｄＢＯＸ）を変化させた時のＶＲの値を示す図である。
【図３１】同じくそのトレンチ下部のＮ-層の厚み（ｄＮ-）を変化させた時の耐圧（ＶＲ）の値を示す図である。
【図３２】同じくそのトレンチの深さ（ｄｔｒ）を変化させた時のＶＲの値を示す図である。
【図３３】同じくそのＮ-層の比抵抗（ρＮ-）を変化させた時の耐圧（ＶＲ）の値を示す図である。
【図３４】同じくそのＰ層の深さ（Ｘｊｐ）を変化させた時のＬ３沿いの電界分布図である。
【図３５】第一の実施例におけるデバイスで、トレンチ幅（Ｗｔｒ）が２μｍ及び８μｍの時のＬ３ライン沿いの電界分布を比較した図である。
【図３６】同じくそのＮ-層の厚み（ｄＮ-）を変化させた時のＬ３ライン沿いの電界分布を比較した図である。
【図３７】同じくそのトレンチ深さ（ｄｔｒ）を変化させた時のＬ３ライン沿いの電界分布を比較した図である。
【図３８】同じくそのＮ-層の比抵抗（ρＮ-）を変化させた時のＬ３ライン沿いの電界分布を比較した図である。
【図３９】上記３８図における耐圧の相違が生じる理由を考察する場合に、当該デバイスへの電位の掛け方を説明するための概念図である。
【図４０】上記デバイスのおける耐圧維持領域構造の妥当性を証明するためのシミュレーション領域図である。
【図４１】上記構造を備えたデバイスの電位分布図である。
【図４２】上記図４０におけるＬ４ライン沿いの濃度プロファイル図である。
【図４３】同じくＬ４ライン沿いの電位分布図である。
【図４４】同じくＬ４ライン沿いの電界分布図である。
【図４５】上記構造を備えたデバイスの耐圧波形図である。
【図４６】本発明の第三の実施例のデバイスのシミュレーション領域図である。
【図４７】図４６におけるＬ５ライン沿いの濃度プロファイル図である。
【図４８】上記第三実施例おけるデバイスのしきい値電圧特性を示す図である。
【図４９】上記第三実施例におけるデバイスのＶＤＳ−ＩＤＳ特性を比較した図である。
【図５０】従来技術を示し、（ａ）は、一般的な横型ＰＮ接合ダイオードの構造図、（ｂ）は、「横型Ｕダイオード」の構造図である。
【図５１】上記「Ｕダイオード」におけるトレンチ深さ（ｄｔｒ）とトレンチ幅（Ｗｔｒ）を変化させた場合の耐圧（ＢＶｄｓｓ）を示す図である。
【図５２】上記デバイスのシミュレーション領域図である。
【図５３】上記デバイスのＰ+層、Ｎ+層に接続するアノード（Ａ）電極、カソード（Ｋ）電極間に、逆電圧（ＶＲ）＝１００Ｖを印加した時の電位分布図である。
【図５４】図５２におけるＬ１ライン沿いの濃度分布図である。
【図５５】図５３におけるＬ２ライン沿いの電位分布図である。
【図５６】同じくＬ２ライン沿いの電界分布図である。
【図５７】上記デバイスの耐圧波形を示す図である。
【図５８】上記デバイスのＮ-層の比抵抗ρ（Ω・ｃｍ）と耐圧（ＶＢＯ）との関係を示す図である。
【符号の説明】
１ 素子
２ フィルドプレート
３ Ｕダイオード
４ ソース
５ ドレイン
６ トレンチ
７ ＳｉＯ２（膜）層
８ ＮＢＬ
９ Ｎ-層
１０ Ｐ+層
１１ Ｎ+層
１１ａ Ｎ+エミッタ層
１２ アノード電極
１３ カソード電極
１４ Ｎ+基板
１５ ＳＯＩ基板
１６ ＢＯＸ層
１７ メサ（溝）
１８，１８’ Ｐ層
１９ Ｎ-／Ｐ-ＳＵＢ基板
２０ 補助（ＳＵＢ）電極
２１ 電極メタル
２２ ポリシリコン層
２３ ドレイン/コレクタ電極
２４ ゲート電極
２５ ソース／エミッタ電極[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a reverse breakdown voltage characteristic of an individual semiconductor element such as a diode, a MOSFET, an IGBT, etc.SiliconOnIThe present invention relates to a technique for improving the reverse breakdown voltage of an individual semiconductor element using a substrate.
[0002]
[Prior art]
Not only individual semiconductor elements, but also a high breakdown voltage diode structure that can be integrated, for example, ISPSD'99, PP73 to 76 ”A New Concept for the Lateral DMOS Transistor for Smart Power IC” by M.Zitouni, et al. Has a structure called a "U diode".
FIG. 50 shows this structure.
In the structure shown in FIG. 50A, the electric field intensity increases at the lower part of the end of the field plate 2 of the device 1, and avalanche breakdown occurs at this portion. The solution, that is, the structure of FIG. 50B has been proposed as a structure to avoid concentration of the electric field strength.
[0003]
The structure shown in FIG. 50B is called a “U diode”, and a trench 6 is dug in a part of the silicon surface between the source 4 and the drain 5 in the U diode 3 in the figure. This is a structure in which a portion is filled with the SiO 2 layer 7.
NBL8 and NBL common to both structures of FIGS. 50 (a) and (b)^-Layers 9 each have a high concentration of N⁺-Doped Burried Layer (buried layer) and a low concentration of N^-Type epitaxial layers are stacked.
[0004]
Further, the above-mentioned document also indicates that the obtained element breakdown voltage is sensitively different depending on the depth and width of the trench 6 dug at this time.
That is, according to the data shown in FIG.^-Epitaxial layer concentration (Nepi) = 4.9 × 10^Fifteen(1 / cm³)), The breakdown voltage BVdss obtained is
{Circle around (1)} The depth (dtr) of the trench 6 gradually increases from dtr = 2 to 4 μm, and when dtr = 5 μm or more, the BVdss tends to be saturated.
{Circle around (2)} It is also shown that the larger the width (Wtr) of the trench 6, the larger the BVdss.
The present inventors performed a two-dimensional breakdown voltage simulation calculation of the U diode 3 shown in FIG. 50B, and confirmed how much breakdown voltage can be obtained with this structure.
52 to 57 show the results of the simulation.
[0005]
FIG. 52 shows a simulation region diagram.
The simulation area has a width of 24 μm × a height of 16 μm (+3 μm). The dimensions of the trench 6 are a width (16 μm) and a depth (4 μm). A 1 μm SiO 2 layer 7 is formed on the bottom and side surfaces (walls) of the trench 6. On the left side portion corresponding to the silicon surface other than the trench 6, a 2 μm deep P⁺A layer 10 is formed, and 2 μm deep N⁺A layer 11 is formed.
Reference numeral 14 denotes N for forming an auxiliary electrode (SUB).⁺There is a substrate.
[0006]
Next, FIG. 54 shows that from the density distribution along the L1 line in FIG. 52, Csp = 1 × 10¹⁸(1 / cm³), N^-Layer concentration (ρ = 2.5Ω · cm / 1.87 × 10^Fifteen(1 / cm³)), NBL layer concentration (N^-≦ NBL ≦ 1 × 10¹⁷(1 / cm³)), N⁺Layer concentration (1 × 10¹⁸(1 / cm³))It is shown.
[0007]
Now, the P of the device having the structure of FIG.⁺Layer 10, N⁺Between two electrodes connected to the layer 11, namely, an anode electrode (A) 12 and a cathode electrode (K) 13, V_R= 100 (V) is applied. FIG. 53 shows the potential distribution at that time, and FIG. 55 shows the potential along the line L2 in FIG.
Further, it is clear from the potential distribution of FIG. 55 that the potential is biased slightly before the PN junction, that is, from the depth of 2 μm to about X ≒ 6 μm along the L2 line.
[0008]
As a result, as shown in FIG. 56, the electric field intensity is the maximum value (Em) ≒ 2.6 × 10 at the PN junction.⁵(V / cm), and a breakdown has occurred. The breakdown waveform at that time is shown as a breakdown voltage waveform in FIG. In the figure, V_RIt can be seen that # 115 (V) was obtained.
However, this V_RThe value of ≒ 115 (V) is, as shown in Table 1 below and FIG. 58, ρ = 2.5Ω · cm / Nd ≒ 1.87 × 10^Fifteen(1 / cm³) N^-Withstand voltage (V) obtained by an ideal parallel plane stepped PN junction using layers_BO) It is about 63.9% compared to $ 180 (V), indicating a much smaller breakdown voltage.
[0009]
[Table 1]

[0010]
[Problems to be solved by the invention]
The conventional structure as described above has the following problems to be solved.
(1) If only the U-diode structure as shown in FIG. 50B is employed, a sufficient withstand voltage cannot be obtained yet.
(2) In order to obtain a sufficient withstand voltage required recently in various fields, consider a structure capable of realizing an element withstand voltage at least close to or exceeding an ideal parallel plane stepped PN junction. There is a need.
[0011]
SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and aims to realize a sufficiently high breakdown voltage by using an SOI substrate whose supply is relatively stable in recent years and manufacturing a new structure. It is the purpose.
[0012]
[Means for Solving the Problems]
A semiconductor device according to a first aspect of the present invention includes an SOI substrate in which a first region layer of the same conductivity type having a low impurity concentration is stacked on a semiconductor substrate having a conductivity type of a low impurity concentration with a buried oxide film layer interposed therebetween. ,
A high-concentration second region layer of a second conductivity type opposite to the first conductivity type formed on one main surface of the SOI substrate;
A third region layer of a first conductivity type formed in the first region layer formed on one main surface of the SOI substrate and having a higher concentration than the first region layer;
The first region layer on the SOI substrate is dug so that the high concentration second conductivity type second region layer and the first conductivity type high concentration third region layer are adjacent to each other with a predetermined width therebetween. With a trench
An oxide film layer extending over the second region layer and the third region layer, and formed so as to cover a sidewall and a bottom of the trench;
On the oxide film extending on the second region layer, through a through hole formed in a part of the oxide film, a first electrode formed to be connected to the second region layer,
On the oxide film extending on the third region layer, through a through hole formed in a part of the oxide film, a second electrode formed to be connected to the third region layer,
An auxiliary electrode formed on the other main surface of the SOI substrate;
Which is characterized by having
[0013]
In a semiconductor device according to a second aspect of the present invention, the first region layer is exposed on one main surface of the SOI substrate so as to penetrate a part of the second region layer, and the exposed surface has a Schottky barrier metal. A predetermined electrode is formed on the metal to form an SBD.
[0014]
The semiconductor device of the third invention is formed in the second region layer such that a central portion of the second region layer is exposed on one main surface, and sandwiches the exposed second region layer. A third region layer in the second region to be a source region and a drain region disposed to face each other,
Inside the trench, a first oxide film extending on the surface of the second region layer and the surface of the third region layer,
A polysilicon layer formed on the first oxide film;
A second dioxide layer formed on the polysilicon layer;
A gate electrode formed in place of the first electrode through the opening of the second dioxide layer,
A MOS FET having a source electrode and a drain electrode formed on the source region and the drain region, respectively, instead of the second electrode.
[0015]
In the semiconductor device according to a fourth aspect, the third region layer is a second region layer of a conductivity type opposite to that of the third region layer, and the source electrode is an emitter electrode, and the drain electrode is a collector electrode. An IGTB is configured instead.
[0016]
A semiconductor device according to a fifth aspect of the invention is characterized in that the second region layer is formed shallower than the depth of the trench.
[0017]
A semiconductor device according to a sixth aspect of the present invention is provided with a mesa structure formed so that a bottom surface of the SOI substrate reaches the buried oxide film, and the mesa structure includes a top surface portion of the first region layer. The second region layer is formed so as to cover the side surface portion, and an oxide film is formed on the second region layer to form a breakdown voltage maintaining region.
[0018]
A semiconductor device according to a seventh aspect is characterized in that the semiconductor device is operated with the potential of the auxiliary electrode being the same as the potential of the first electrode.
[0019]
In the method of manufacturing a semiconductor device according to an eighth aspect of the present invention, the first region layer of the same conductivity type having the same low impurity concentration is stacked on the semiconductor substrate having the lower conductivity concentration of the one conductivity type via the buried oxide film layer. A first step of using an SOI substrate and oxidizing both main surfaces of the SOI substrate;
An opening is formed in a part of the oxide film formed on one main surface of the SOI substrate end, and the first region layer is removed by etching until reaching the buried oxide film layer to form a mesa structure. Two steps,
A third step of forming the second region layer such that the central portion and the end portion of the oxide film on the one main surface are opened, and the surface is exposed on one main surface in the first region layer; ,
An opening is formed by removing a part of the oxide film formed by the third step, and the first conductivity type is higher in concentration than the first region layer so that a part of the outer peripheral portion of the second region layer overlaps. A fourth step of selectively forming a third region layer of
The oxide film on the second region layer and the third region layer is selectively removed and an opening is formed, and the second region layer and the third region layer are dug so that they are adjacent to each other with a predetermined width therebetween. A fifth step of forming a trench,
A sixth step of forming an oxide film covering the entire one main surface side, including the side wall, the bottom of the trench, and the end of the SOI substrate;
After selectively removing the oxide film on the second region layer, the third region layer, and the second region layer at the end of the SOI substrate to form an opening, and depositing an electrode metal over the entire one main surface, The first metal and the second electrode connected to the second region layer and the third region layer are formed by selectively removing the deposited metal, and an auxiliary electrode is formed on the other main surface of the SIO substrate. And a seventh step.
[0020]
In the method of manufacturing an SBD according to a ninth aspect, in the manufacturing process according to the eighth aspect, in the fourth step, a part of the second region layer is hollowed out, and the first region layer is exposed on one main surface. In addition, a step of forming an opening is performed, and a Schottky barrier metal is vapor-deposited in the opening, and a predetermined electrode is formed on the metal.
[0021]
A manufacturing method of a MOS FET according to a tenth aspect of the present invention is the manufacturing method according to claim 8, wherein after the fifth step, a step of forming a first oxide film on the entire main surface including the inside of the trench,
Forming a polysilicon layer on the first oxide film;
Removing a part of the first oxide film and the polysilicon layer, and opening an opening to expose a part of the third region layer on one main surface;
Forming a second dioxide film on the surface of the third region layer opened through the process and on the polysilicon layer;
Forming an auxiliary electrode on the other main surface of the source electrode, the drain electrode, the gate electrode and the SOI substrate by depositing an electrode metal by removing a part of the second dioxide film and opening the electrode metal;
It is characterized by including.
[0022]
An IGBT manufacturing method according to an eleventh aspect of the present invention, in the manufacturing process according to claim 10, wherein the second region serving as a collector region is formed in place of the third region layer serving as a drain region;
Forming a collector electrode on one main surface side, an emitter electrode, a gate electrode and an auxiliary electrode on the other main surface side;
It is characterized by including.
[0023]
【Example】
An embodiment of the present invention will be described below with reference to the drawings.
1 and 2 show a PN diode according to a first embodiment of the present invention. FIG. 1 is a sectional structural view including a plane, and FIG. 2 is a plan view showing a pattern arrangement example of the PN diode.
[0024]
This structure is significantly different from the U diode 3 shown in FIG. 50B in the following point.
▲ 1 ▼ N^-Since the lower side of the layer 9 uses the SOI substrate 15 instead of the NBL layer 8, the buried oxide film layer, that is, the BOX (BurriedOxide) That is, the layer 16 is formed.
{Circle around (2)} A groove (mesa) 17 is formed at the end of the semiconductor chip, and the mesa 17 reaches the surface of the BOX layer 16. Also, the N on the surface of the mesa 17^-The layer 9 has a P layer 18 'on both its top surface and side surfaces.^-It is formed so as to seal the layer 9.
Further, its surface is covered with a SiO 2 layer 7.
[0025]
{Circle around (3)} The above-mentioned SiO2 layer 7 has a contact opening except for a part of the shoulder of the top surface of each element of the active cell region and the outermost end region of the semiconductor chip. The electrode (A) 12 and the cathode electrode (K) 13 are composed of a P layer 18 and an N layer, respectively.⁺It is connected and taken out to the layer 11.
▲ 4 ▼ N^-/ P^-A SUB substrate 19 is further below the BOX layer 16, and a SUB electrode 20 is also attached to the back surface.
[0026]
{Circle around (5)} Each anode region 18 (P layer connection portion) and cathode region 11 (N⁺The connection portion) is a stripe-shaped cell having a comb-like shape opposed to each other across the entire region (entire surface of the semiconductor chip) with a common and uniform groove width Wm, for example, as shown in FIG. Has become.
In FIG. 2, reference numeral 12a denotes an image of an anode (A) electrode pad, and reference numeral 13a denotes an image of a cathode (K) electrode pad.
[0027]
Next, a method of manufacturing the PN diode shown in the first embodiment will be described with reference to FIGS.
First, in step 1, N of the SOI substrate 15^-Layer 9 surface and N^-/ P^-The front surface of the substrate 19 (the back surface when viewed from the entire substrate) is oxidized (FIG. 3).
Subsequently, in step 2, N is formed using a well-known photolithography technique (L1).^-The SiO2 film 7 on the surface of the layer 9 is partially opened. This is a mesa region at the end of the semiconductor chip (see FIG. 1) and includes a chip scribe region (FIG. 4).
[0028]
And N at the end of the chip^-The silicon layer where the layer 9 is exposed is etched off (removed). At this time, the end point of the etching has just reached the surface of the BOX layer 16, and at that time, a slight overetch is added to stop the etching.
As the etching, either dry etching or wet etching can be used.
[0029]
Further, the shape of the mesa surface may be oblique as shown, or may be vertical like the mesa of the active region. In short, it is only necessary to determine one of them in consideration of the means for introducing the P-type impurity later. In other words, if oblique, ion implantation or the like is easy to implant. If it is vertical, it involves processes such as oblique ion implantation.
In addition, in the case of the impurity deposition method by the diffusion method, since the deposition is performed by the surface reaction, there is no particular problem whether it is oblique or vertical.
[0030]
Subsequently, in step 3, an opening is formed in the P layer forming portion using a known photolithography technique (L2). At this time, the SiO2 film at the shoulder of the chip end (peripheral part) is also removed.
Next, P layer impurities are introduced and heat-treated from the opening. By introducing an oxidizing atmosphere during this heat treatment, the SiO2 film 7 is formed on the surface of the opening of the P layer 18 (FIG. 5).
[0031]
Subsequently, in step 4, through a process of a well-known photolithography technology (L3), N⁺The portion where the layer 11 is formed is opened (FIG. 6).
It should be noted that the opening dimension width in the photolithography technique (L2) and the photolithography technique (L3) in Step 4 must be linked to the trench opening dimension (L4) to be described later.
In other words, immediately below the SiO2 film 7 outside the end of the opening, the amount of impurities is smaller than that of the opening due to lateral diffusion, so that this effect is at least affected by the finished P layer 18 / N.⁺It is necessary to consider that the difference does not appear as the surface concentration difference of the layer 11.
[0032]
Subsequently, in step 5, a trench 6 is opened in a predetermined opening by a known photolithography technique (L4) (FIG. 7).
The photoresist layer used here is peeled off and removed, and the trench 6 is dug by the well-known dry etching technique using the SiO 2 film 7 as a mask. The depth of the trench 6 is Xjp (P layer depth), XjN⁺(N⁺(Depth of the layer), and the remaining N at the bottom of the trench 6 and above the BOX layer 16 is determined.^-Since the thickness of layer 9 will be determined, its depth must be well controlled.
[0033]
Subsequently, in step 6, the surface of trench 6 is oxidized (FIG. 8).
In the case where it is necessary to smooth the silicon surface roughened by dry etching, for example, in the case of a MOSFET device or the like in an embodiment described later, a sacrificial oxidation step may be required. In such a case, only one oxidation is required. It goes without saying that the oxidizing step of the trench 6 completely covers the PN junction exposed on the side wall of the trench 6 with the SiO 2 film 7.
By the way, after the above steps, depending on the shape in which the aspect ratio of the trench is changed and the process method to be adopted, the surface of the active region of the element is separately flattened, and the insulating film layer is formed so as to fill back the recess of the trench. It is also conceivable that filling is necessary (not specifically shown).
A brief explanation will be added to this point.
First, in the case of the MOSFET / IGBT of the third and fourth embodiments, after forming a polysilicon gate, an interlayer insulating film (a second thermal oxide film or a CVD oxide film in addition thereto) is formed. Therefore, the step of filling the concave portion of the trench can be used or used together, for example, by forming the interlayer insulating film to be thicker.
According to this process, after forming a thicker interlayer insulating film over the entire device surface, the entire device surface is anisotropically etched by using a well-known dry etching technique with an excess interlayer insulating film material deposited other than in the recess of the trench. Just do it. By doing so, the size of the trench width of the trench (ie, the mesa portion of the trench width has a faster etching rate than the internal trench portion) and the local thickness difference of the interlayer insulating material after deposition are utilized. As a result, the element surface is flattened, and the interlayer insulating material can be left only in the necessary portions.
On the other hand, in the PN diodes and SBDs of the first and second embodiments, the formation of the above-mentioned interlayer insulating film is not always necessary. Therefore, if it is desired to fill the concave portion of the trench, such a step needs to be added separately. .
However, also in this case, a step of forming a relatively thick insulating film for filling the concave portion of the trench so as to be filled back, and a step of flattening the element surface by removing it by dry etching thereafter. Is added, it is possible to fill only the necessary portion of the concave portion of the trench with the insulating film layer.
Note that a CVD oxide film, a silicon oxide film, or the like can also be used as a filler for filling the concave portion of the trench.
As described above, after the step of filling the concave portion of the trench according to the condition required for the device, the step of forming the next contact opening and electrode is continued.
[0034]
Therefore, in step 7, the P layer 18, N⁺The top surfaces of the layer 11 and the outermost P layer 18 'are opened by photolithography (L5) (FIG. 9).
Next, a desired electrode metal metal, for example, aluminum is vapor-deposited on the entire surface of the substrate by a vacuum vapor deposition method such as sputtering or an E-gun method, and the electrode is formed through a subsequent metal lithography (L6) process (not shown). The metal 21 is patterned. Further, an electrode (SUB) metal 20 is formed also on the back surface of the substrate, and the PN junction diode shown in FIGS. 1 and 2 is completed.
In the device as shown in the embodiment of the present invention, and in the device intended for high breakdown voltage, as shown in FIGS. 1 and 2, an anode (A) electrode and a cathode (K) electrode are provided on the surface of the device. They are arranged close to each other in a comb shape.
In such a structure, when a high voltage is applied between the A and K electrodes, a discharge may occur in the air.
For example, looking at the device structures G1 to G4 in relation to discharge in air, the width of the trench is 16 μm. Between these electrodes, for example, V_R= 320 (V), the electric field strength applied between the electrodes in air is Eair = 2 × 10⁵((V / cm), and it is considered that discharge easily occurs.
To prevent this and to protect the device from ingress and contamination of moisture from outside during the prolonged severe operation after the device is assembled, the electrode top surface of these devices must be stable. It is indispensable to cover with a final protective film having a large dielectric constant (ε), for example, a CVD oxide film, a nitride film, a polyimide film, or the like. In such a case, the process is added to complete the device.
[0035]
Next, a manufacturing method according to a second embodiment of the present invention will be described with reference to FIGS. 3 to 5 and FIGS.
The device of this embodiment is not a PN junction diode but an example of an SBD or a mixed device of a PN junction diode and SBD.
The device can be manufactured by the same common process as that of the PN junction diode, but the following two points are different.
[0036]
{Circle around (1)} This is the difference in the planar shape of the P layer pattern that is opened in the L2 step of Step 3 in FIG.
That is, in the device of the second embodiment, as shown in FIG.^-The point where the layer 9 is exposed on one main surface and this portion is used as a Schottky barrier surface is that the P layer 18 is opened so that, for example, a central portion thereof is hollowed out.
[0037]
{Circle around (2)} In the case of a PN junction diode, it is sufficient to deposit an electrode metal immediately, but since it is an SBD, a step of depositing a barrier metal before it is added as shown in FIG. 11).
Since this barrier metal can be etched and patterned at the same time as the electrode metal, it is not usually considered that an additional photolithography step (L6) is involved (see FIG. 12).
The SBD device shown in FIG. 12 is finally completed through a process having only the above two differences.
[0038]
Next, third and fourth embodiments of the present invention will be described.
The devices of the third and fourth embodiments are a MOS FET and an IGBT.
13 to 17 show the manufacturing process.
(1) First, in the MOS FET of the third embodiment, an element is completed through the steps of FIGS. 13 to 17 in addition to the steps of FIGS.
Among them, the steps from gate / oxidation → polysilicon electrode formation → polysilicon surface oxidation shown in FIGS. 15 and 16 are characteristic.
Although the gate / oxidation process is similar to the trench oxidation process in FIG. 8, the mobility of the silicon surface close to the gate oxide film formed at this time poses a problem. There is a possibility that an additional step will be added.
[0039]
Next, in the MOS FET, the P layer 18a and the N layer⁺Junction depth of layer 11 (Xjp-Xj_N ⁺) Gives the channel length (L), and since the remaining P layer 18a at that time determines the channel concentration, the P layer 18a, N⁺It goes without saying that the concentration of the layer 11 also needs to be well controlled.
In the case of the P layer 18 serving as the anode of the PN junction diode, only a single P layer 18 is used._BLayer 18a and N⁺Since the source layer 11 is formed, P_BLayer 18a open (L2) (see FIG. 5) and N⁺It is particularly necessary to pay attention to the mutual relationship between the planar patterns of the source open (L3) (see FIG. 13).
[0040]
However, in any case, through the steps of FIGS. 5, 13 and 14, the P layer 18a / N⁺The interdependency of the layer 11 / trench 6 groove is determined, and the MOSFET device of FIG. 17 is completed through the steps of FIG. 15 and FIG.
[0041]
Next, the device of the fourth embodiment is an IGBT.
The IGBT device uses the N⁺Since it is sufficient that a P-layer collector is formed at a portion corresponding to the drain of the layer 11, the P-type collector in the step of FIG._BThe formation pattern of the layer 18a and N in the step of FIG.⁺If only the formation pattern of the emitter layer 11a is changed for the IGBT with respect to its planar shape, it can be manufactured through almost the same process as the MOS FET, that is, the process shown in FIGS.
[0042]
FIG. 18A is an image diagram showing a planar arrangement pattern of the MOSFET and the IGBT of the third and fourth embodiments.
In the figure, (1) D / C indicates a drain electrode or collector electrode 23, (2) G indicates a gate electrode 24, and (3) S / E indicates a source electrode or emitter electrode 25 pad.
Further, a SUB electrode 20 is provided on the back surface of the substrate (see FIG. 3B).
[0043]
FIG. 18B is a cross-sectional view of the gate structure of the device according to the third and fourth embodiments.
In the figure, the aluminum (Al) of the gate electrode (G) 24 is on the island of the P-type layer 18a, but is insulated from the P-type layer 18a by the polysilicon layer 22. The polysilicon layer 22 and the gate electrode (G) are connected through an opening.
[0044]
Next, the advantages of the present invention will be described by simulation.
FIG. 19 is a simulation region diagram of the device of the present invention.
In the following, a simulation is performed using the PN junction diode of the first embodiment as a representative structure.
[0045]
In FIG. 19, the width of the simulation region is 12 μm, and the width (Wtr) of the trench 6 is reduced from 16 μm to 4 μm, as compared with the case of FIG. W_P, W_N ⁺Has a width of 4 μm. In addition, N^-The remaining thickness of the layer 9 is also 4 μm. Furthermore, N^-The BOX layer 16 under the layer 9 is also 4 μm thick (dbox),^- _SUBThe thickness of the substrate 19 is also 4 μm.
[0046]
As described above, the simulation is performed on the basis of the case where the dimensions of all the important parameters are all 4 μm.
Therefore, these dimensions are all 4 μm unless otherwise noted.
The inside of the trench 6 is (4 μm^□Dimensions), the SiO2 film 7 is treated as being filled, and the calculation proceeds.
Thereafter, various parameters are assumed for a total of 25 types of structures, simulation calculations are performed, and the reverse breakdown voltage (V_RInvestigate whether) growls.
The values of the above parameters and the resulting V_RAre shown in Table 2.
FIG. 20 shows a density profile along the line L3 in FIG.
[0047]
[Table 2]

[0048]
The above basic structure corresponds to Sim. No. A1 in Table 2.
FIG. 21 shows the structure of Sim. No. A1, that is, the potential distribution when the substrate potential is fixed at the anode potential. FIG. 22 shows the structure of Sim. No. B1, that is, the potential distribution in each basic form when the substrate potential is fixed at the cathode potential.
[0049]
In FIG. 21, since the potential of the SUB electrode is the anode electrode (A) potential, it can be seen that the potential lines are substantially symmetrically distributed in the silicon bulk with respect to the left and right of the trench 6. In the BOX layer 16, 17 to 18 potential lines (5 V / line × 17 to 18 ≒ 90 V) are included, and these portions carry a considerable potential. As a result, the electric potential borne by the silicon bulk is reduced.
[0050]
On the other hand, in FIG. 22, since the potential of the SUB electrode becomes the cathode potential, the potential distribution as shown is taken. In this distribution, many potential lines exist near the PN junction and are very crowded. It can be seen that the left and right balance is poor with respect to the center of the trench 6 and many potential lines are deviated to the left. In addition, the potential load in the BOX layer 16 is considerably reduced to about 11 potential lines in the figure, and the potential load in the silicon bulk is large.
That is, it is expected that the electric field intensity in the silicon bulk will inevitably increase.
[0051]
FIG. 23 shows a potential distribution diagram along the L3 line in FIG. 19, and FIG. 24 shows an electric field distribution similarly along the L3 line.
In the B1 structure of Table 1, the electric field at the PN junction is 2.0 × 10⁵(V / cm). In addition, the electric field strength gradually decreases as going to the right.
On the other hand, the electric field near the PN junction in the A1 structure of FIG.⁵(V / cm)^-Electric field hill or E ≒ 1.5 × 10 in the layer equivalent area and the cathode lower area⁵(V / cm).
[0052]
As a result, a difference in breakdown voltage between the B1 structure and the A1 structure occurs as shown in FIG.
That is, in the A1 structure, V_R= 236V, whereas in the B1 structure, V_R= 176V only.
The A1 structure seems to be considerably better than the B1 structure, but in the ideal parallel plate step-type PN junction shown in Table 1 and FIG._BOIt should be possible to obtain ≒ 435 V. On the other hand, A1 = 236/435 = 54.2 (%) and B1 = 176/435 = 40.5 (%). Not reachable.
That is, the trench depth (dtr), the thickness of the BOX layer (dbox), and the N^-Layer thickness (dN^-), N^-Layer resistivity (ρN^-), Depth of P layer (Xjp), N⁺Layer depth (XjN⁺It is necessary to search for or approximate the optimum condition by appropriately changing any of the parameters of the above).
Therefore, Sim. No. A1 to Sim. No. Since the investigation up to G4 was conducted, the details will be described below with reference to the results shown in Table 2.
[0053]
FIG. 27 shows the breakdown voltage obtained when Xjp is deepened from 2 μm → 4 μm → 8 μm as shown in FIG.
FIG. 28 shows Xj_N ⁺The deeper the depth, the higher the breakdown voltage (V_R) Shows a graph showing a tendency to decrease. Moreover, here, it can be seen that there is a tendency when the SUB electrode is fixed to either the anode or the cathode.
[0054]
From the above, Xjp, Xj_N ⁺Making either of them deep does not contribute to the improvement of the breakdown voltage. That is, Xjp and Xj are located at approximately the middle of the depth of the trench 6._N ⁺Is considered to be advantageous.
FIG. 34 shows the electric field distribution along the L3 line when Xjp is changed to 2 μm, 4 μm, and 8 μm. According to this, as Xjp is made deeper, the peak of the electric field moves to the right and the peak value becomes higher.
[0055]
Subsequently, in FIG. 29, when the trench width (Wtr) is changed from 2 μm → 4 μm → 8 μm → 16 μm, V_RThe values are plotted.
Needless to say, all parts other than the width Wtr of the trench have the same dimensions in FIG. As the trench width Wtr increases, the resulting V_RThe increase in is shown in the prior art of FIG. 51, but the calculation results of the present inventors have also confirmed it.
[0056]
The cause is obvious at a glance in FIG.
In other words, it can be seen that the D1 structure with Wtr = 8 μm always has a lower electric field strength everywhere in the device than the D2 structure with Wtr = 2 μm.
Note that the applied potential between A and K is a common V_R= 160V is applied.
That is, increasing Wtr everywhere in the device will reduce V_RIndicates an increase in breakdown voltage as shown in FIG. 29 with an increase in Wtr.
[0057]
Incidentally, at this time, the ideal V shown in Table 1 and FIG._BOWtr = 2 μm, 4 μm, 8 μm, and 16 μm for each V compared to 435 V (when ρ = 9 Ω · cm)_R= 201, 236, 275, and 304 V, respectively, can provide a breakdown voltage of about 46.2 (%), 54.3 (%), 63.2 (%), and 69.9 (%). .
However, there is still room for improvement.
Increasing Wtr lowers the degree of integration per unit area of the device or the current density. Therefore, it is necessary to consider either the priority on the breakdown voltage or the priority on the current density. No.
[0058]
Subsequently, FIG. 30 shows the thickness of the BOX layer 16 (d_BOXV when changing)_RIs plotted.
That is, d_BOX= V for 2 μm (C2 structure), 4 μm (A1 structure), 8 μm (C1 structure)_RIs a comparison. This tends to be easily understood by referring to the potential distribution also shown in FIG.
That is, d_BOXBecomes thicker, the number of potential lines borne in the BOX layer 16 increases, and the shared voltage in the silicon bulk decreases as a result._B) Is more likely to appear.
However, d on a commercial basis_BOXThe maximum thickness is known to be about 4 μm. Thicker ones have never been greater, but it is also true that manufacturing limitations exist.
[0059]
Subsequently, in FIG. 31, dN^-(N at the bottom of the trench^-V when changing the thickness of the layer 9)_RWas plotted.
dN^-With the increase of the value from 2 μm to 4 μm, the breakdown voltage slightly increases (224 V → 236 V), but dN^-Becomes 8 μm, the withstand voltage starts to decrease slightly (→ 235 V), and dN^-Are 12 μm and 16 μm thick, the breakdown voltage (V_R) Goes down to 167V and 158V. That is, dN^-= 4 μm highest withstand voltage (V_RIt is inferred that it seems to have an optimal value of).
[0060]
The reason will be described with reference to FIG.
That is, dN^-Exceeds 8 μm, the N^-Since the resurf effect of the layer 9 is almost completely lost (the round peak in the center is eliminated), the electric field strength at the PN junction becomes very high.
In addition, N on the right side in FIG.⁺It can be seen that the peak value of the electric field at the lower portion of the layer 11 is also very small, so that the potential burden at this portion cannot be expected much.
As a result, dN^-It has been clarified that increasing the layer thickness beyond 4 μm tends to lower the breakdown voltage.
[0061]
Subsequently, in FIG. 32, V when the depth (dtr) of the trench is changed is shown._RIs plotted.
By increasing (deep) dtr = 4 μm → 6 μm, V_R= 236V → 290V. That is, although there is no great difference in the electric field near the PN junction, the trench 6 is deep (N^-As the length of the layer 9 becomes longer), the potential share in that portion increases. Therefore, N^-Resurf region of layer 9 and N⁺The electric field below the layer 11 decreases accordingly. Right now, V_R= 160V is applied, but this is a higher V_RThen, even if the electric field in that portion gradually rises, it has not yet reached that level, and the breakdown voltage rises as much as there is room.
FIG. 37 shows a comparison of the electric field along the L3 line when the depth (dtr) of the trench 6 is changed to dtr = 4 μm and dtr = 6 μm.
[0062]
Subsequently, in FIG.^-(N^-V when changing the specific resistance of the layer)_RWas plotted. According to this, ρN^-= 1.2,2.5,5,9 (Ωcm)_RIndicate that the measured values of 91 V, 398 V, 335 V, and 304 V respectively.
Note that the trench width (Wtr) at this time employs Wtr = 16 μm. The reason for this 16 μm is that if it is a conventional vertical device, the N^-This is because the specification of the epitaxial layer is 9 (Ω · cm) / 29 μm, and the length along the L3 line is 30 μm when Wtr = 16 μm, which is almost the same value.
[0063]
Above withstand voltage vs. ρN^-According to the result, when ρ = 2.5 (Ω · cm) / Wtr = 16 μm, the optimum value is shown, and ρN used in the conventional vertical device is^-ΡN is much smaller than 9 (Ωcm)^-Of the high concentration of N^-When the layer is the optimum ρN in the device of the present invention.^-It means that it is.
In addition, small ρN^-Can be used, V_FThe characteristics and the like become more advantageous.
[0064]
Then, the reason why such a thing occurs will be discussed with reference to FIG.
First, in FIG. 39, a negative (-) potential is applied to the cathode electrode (K) 13 and the auxiliary electrode (V) 20 with the BOX layer 16 interposed therebetween. This has a shape in which the electrodes of the capacitor exist at both ends of the BOX layer 16.
Therefore, the N on the upper side of the BOX layer 16 is^-As the shared capacity of the layer 9 increases, the BOX layer 16 and the N^-Since the shared capacitance decreases toward the substrate 19 and Q is constant according to the equation of Q = CV, the shared potential increases. That is, N^-This means that the voltage burden on the layer 9 side is reduced.
[0065]
In FIG. 38, ρN^-= 5 (Ω · cm) and 9 (Ω · cm) show the electric field distribution along the L3 line. Low ρN^-In the case of V, the depletion layer is more difficult to spread, that is, V decreases as C increases.
V_R= 160V and 300V⁺The electric field on the cathode side results in ρN^-= 9 (Ω · cm). The presence of this high Emax point will cause the device to break down, but its value is ρN^-The smaller is the lower.
[0066]
The electric field at the PN junction at the lower part of the P anode side is ρN^-= ΡN of 5 (Ωcm)^-Is smaller, higher is N⁺Since the electric field does not exceed the electric field in the lower portion on the cathode side, there is no particular problem.
As a result of the electric field distribution as described above, ρN as shown in FIG.^-V for_ROf ρN^-= 2.5 (Ωcm) ρN^-= ΡN more optimal than 9 (Ωcm)^-And a higher V_RIs obtained.
Note that usually ρN^-The higher is the higher V_RIt is well known that
[0067]
The above ρN^-= 2.5 (Ω · cm) / Wtr = V obtained at 16 μm_R= 398V is the ideal V shown in Table 1 and FIG._BOValue ρN^-= 9 (Ω · cm), which corresponds to about 91.5 (%) of 435 V, and ρN^-= 2.5 (Ω · cm), which corresponds to about 221% of 180V.
In other words, in the device of the present invention, by ideally selecting the conditions (structural parameters), the ideal V_BOIt has been found that it is possible to realize a breakdown voltage higher than the above. Thereafter, from the trade-off relationship between the value of Wtr and the obtained current density (integration degree), the best value should be adopted in the device design.
[0068]
Incidentally, the breakdown voltage maintaining region of the device of the present invention has a shape as shown in FIG. 1 as described above.
Unlike the P layer 18 in the stripe cell portion inside the semiconductor chip, the P layer 18 'is formed not only on the top surface but also on the end surface.
In the shape of FIG. 1, the P layer 18 ′ at the end face is an oblique mesa surface, but the effect expected even if it is vertical can be said to be the same.
In short, ▲ 1 ▼ N^-Since the PN junction surface forming the layer 9 is not exposed on the surface and (2) the substrate is at the anode potential,^-Layer 9 is the N^-/ P^-That is, keep away from the SUB layer 19.
[0069]
That is, N^-Layer 9 and N^-/ P^-Since the maximum applied voltage is applied between the SUB substrates 19, discharge is likely to occur. To prevent this discharge from occurring, the P layer 18 'having the same potential is N^-/ P^-The closer to the SUB board 19, the more secure.
For the above reasons, the P layer 18 'is on the top and end faces, and^-/ P^-SUB board 19 and N^-A BOX layer 16 (oxide film thickness = 2 to 4 μm) is provided between the layer 9 and the P layer 18, and is covered so that the SiO 2 film 7 also exists on the surface of the P layer 18 ′. Such a shape as shown in FIG.
[0070]
Now, the simulation structure shown in FIG. 40, that is, the end face of the P layer 18 is vertical here.
In such a structure, between the anode and cathode electrodes 12 and 13, V_RWhen a reverse voltage of = 300 V is applied, a potential distribution as shown in FIG. 41 is obtained. This is almost the same as the distribution shown in FIG. The only difference is that the leftmost potential line in FIG. 21 is horizontal, but in FIG. 41, it is bent in the vertical direction along the PN junction and is connected to the substrate-side potential line. It is.
[0071]
FIG. 42 shows the density profile along the L4 line in FIG. 40, where Cps = 1 × 10¹⁸(1 / cm³), C_SN= 1 × 10¹⁹(1 / cm³), Which is common to the density in FIG.
Here, what should be noted is the value of ρ. That is, ρ = 2.5 (Ω · cm), Nd = 1.87 × 10^Fifteen(1 / cm³). Despite these values, as shown in FIG. 43, the potential rises substantially linearly (ideally), and the electric field also becomes E ≒ 2 at the PN junction as shown in FIG. .2 × 10⁵(V / cm), but N at the center^-The electric field at the layer (below the mesa) is E> 1 × 10⁵(V / cm) and the electric field under the N + layer is also E ≒ 1.55 × 10⁵(V / cm), as a result of being well dispersed, as shown in FIG._RA surprising result showing a withstand voltage of $ 400 (V) was obtained. It is emphasized that ρ = 2.5 (Ω · cm).
And this V_RThe value of $ 400 (V) is the value of V obtained by G3 in Table 2._R= 398 (V) or equivalent.
[0072]
From the above, it has been proved that the breakdown voltage maintaining region shown in FIG. 1 or FIG. 40 has a structure capable of sufficiently withstanding the breakdown voltage obtained by G3 in Table 2.
In addition, if the breakdown voltage structure shown here is used, the mesa etching process shown in the steps of FIGS. 3 and 4 is involved, but the others are manufactured using the same process as the active cell region group in the center of the semiconductor chip. Therefore, the manufacturing cost is not particularly increased.
This also proves that the PN junction diode of the first embodiment shown in FIGS. 1, 2 and 9 is a feasible device. In addition, it is similarly proved that the SBD of the second embodiment shown in FIG. 12 is a feasible device.
[0073]
Now, it will be proved that the devices of the third and fourth embodiments are also feasible devices.
FIG. 46 shows a simulation region of the device (MOS FET) of the third embodiment. Xj_N ⁺= 0.5 μm, Xj_p= 2.0 μm, the channel length is 1.5 μm of the difference. In addition, the source surface concentration (C_SN ⁺ _S), Channel layer concentration (C_CH), Drain surface concentration (C_SN ⁺ _D) Is C_SN ⁺ _S= 1 × 10¹⁹(1 / cm³), C_CH= 6 × 10¹⁶(1 / cm³), C_SN ⁺ _D= 1 × 10¹⁹(1 / cm³) (See FIG. 47).
Further, the device of the above embodiment is a device having a depth of 1 μm on the paper surface.
That is, the device has a channel width (W) of W = 1 μm.
[0074]
FIG. 48 shows the threshold voltage characteristics (at V) of the device of the third embodiment._DS= 10V).
As is clear from FIG. 48, the gate voltage (Vg) becomes I from Vg ≒ 6.5 (V)._DSIs rising sharply.
V of the above device_DS−I_DSThe characteristics are shown in FIG.
V when the gate voltage (Vg) is changed to 6 V, 7 V, 8 V, and 10 V_DS−I_DSThis shows a change in characteristics.
[0075]
From the above, it has been proved that the device of the third embodiment is also a device that can actually operate. And also N⁺It is also clear from the known technique that the device of the third embodiment (MOS FET) operates as the device of the fourth embodiment (IGBT) by substituting the drain side with a P-layer collector structure. Therefore, this point need not be proved.
[0076]
【The invention's effect】
With the above configuration, a sufficient withstand voltage cannot be obtained by employing only the U-diode structure. However, the present invention realizes an element withstand voltage close to or exceeding an ideal parallel plane staircase PN junction. It is possible to achieve unprecedented epoch-making effects.
[Brief description of the drawings]
FIG. 1 is a structural sectional view also showing a planar shape of a PN junction diode showing a first embodiment of the present invention.
FIG. 2 is a plan view showing a pattern arrangement example of the PN junction diode.
FIG. 3 is a first process chart in the case of manufacturing the PN junction diode.
FIG. 4 is a second process drawing of the same.
FIG. 5 is a third process diagram of the same.
FIG. 6 is a fourth process diagram of the same.
FIG. 7 is a fifth process diagram of the same.
FIG. 8 is a sixth process diagram of the same.
FIG. 9 is a sixth process diagram of the same.
FIG. 10 is a fourth step diagram in the case of manufacturing an SBD or PN junction diode and SBD mixed device according to the second embodiment of the present invention.
FIG. 11 is a fifth process diagram of the same.
FIG. 12 is a sixth process diagram of the same.
FIG. 13 is a fourth process diagram in the case of manufacturing the MOS FET and the IGBT according to the third and fourth embodiments of the present invention.
FIG. 14 is a fifth process diagram of the same.
FIG. 15 is a sixth process diagram of the same.
FIG. 16 is a seventh process diagram of the same.
FIG. 17 is an eighth process diagram of the same.
FIG. 18A is a schematic diagram showing a planar arrangement pattern of a MOS FET and an IGBT in the third and fourth embodiments, and FIG. 18B is a cross-sectional view of a gate structure in the above embodiment.
FIG. 19 is a simulation region diagram of the device according to the first embodiment of the present invention.
20 is a density profile diagram along the line L3 in FIG.
FIG. 21 is a potential distribution diagram when the substrate electrode is fixed at the anode (A) potential in the device according to the first embodiment.
FIG. 22 is a potential distribution diagram when the substrate potential is fixed to the cathode (K) potential in the device.
FIG. 23 is a potential distribution diagram along the L3 line in FIG.
24 is an electric field distribution diagram along the L3 line in FIG.
FIG. 25 is a diagram comparing withstand voltage waveforms when the substrate electrode is fixed at the anode (A) potential and when the substrate potential is fixed at the cathode (K) potential.
FIG. 26 shows a P layer and N⁺It is a simulation structure diagram for explaining changing depth Xj of a layer.
FIG. 27 is a diagram comparing the breakdown voltages obtained when the depth Xjp of the P layer is changed to 2 μm, 4 μm, and 8 μm in each structure.
FIG. 28: In each structure, N⁺It is a figure which compared the withstand voltage (VR) obtained when the depth XjN + of the layer was changed to 2 μm, 4 μm, and 8 μm.
FIG. 29 is a diagram showing a value of a breakdown voltage (VR) when the trench width (Wtr) is changed in the device according to the first embodiment.
FIG. 30 is a diagram showing VR values when the thickness (dBOX) of the BOX layer is changed.
FIG. 31 is a view showing a value of a breakdown voltage (VR) when the thickness (dN−) of the N− layer under the trench is changed.
FIG. 32 is a diagram showing a value of VR when the depth (dtr) of the trench is changed.
FIG. 33 is a graph showing the value of the withstand voltage (VR) when the specific resistance (ρN−) of the N− layer is changed.
FIG. 34 is an electric field distribution diagram along L3 when the depth (Xjp) of the P layer is changed.
FIG. 35 is a diagram comparing the electric field distribution along the L3 line when the trench width (Wtr) is 2 μm and 8 μm in the device according to the first embodiment.
FIG. 36 is a diagram comparing the electric field distribution along the L3 line when the thickness (dN−) of the N− layer is changed.
FIG. 37 is a diagram comparing the electric field distribution along the L3 line when the trench depth (dtr) is changed.
FIG. 38 is a graph comparing the electric field distribution along the L3 line when the specific resistance (ρN−) of the N− layer is changed.
FIG. 39 is a conceptual diagram for explaining how to apply a potential to the device when considering the reason for the difference in breakdown voltage in FIG. 38;
FIG. 40 is a simulation region diagram for verifying the validity of the breakdown voltage maintaining region structure in the device.
FIG. 41 is a potential distribution diagram of a device having the above structure.
FIG. 42 is a density profile diagram along the L4 line in FIG. 40;
FIG. 43 is a potential distribution diagram along the L4 line.
FIG. 44 is an electric field distribution diagram along the L4 line.
FIG. 45 is a withstand voltage waveform diagram of a device having the above structure.
FIG. 46 is a simulation region diagram of the device according to the third embodiment of the present invention.
FIG. 47 is a density profile diagram along the L5 line in FIG. 46;
FIG. 48 is a view showing a threshold voltage characteristic of the device in the third embodiment.
FIG. 49 is a diagram comparing VDS-IDS characteristics of the devices in the third embodiment.
FIGS. 50A and 50B show a prior art, in which FIG. 50A is a structural diagram of a general lateral PN junction diode, and FIG. 50B is a structural diagram of a “lateral U diode”.
FIG. 51 is a diagram showing a breakdown voltage (BVdss) when the trench depth (dtr) and the trench width (Wtr) in the “U diode” are changed.
FIG. 52 is a simulation region diagram of the device.
FIG. 53 is a potential distribution diagram when a reverse voltage (VR) = 100 V is applied between an anode (A) electrode and a cathode (K) electrode connected to the P + layer and the N + layer of the device.
FIG. 54 is a density distribution diagram along the L1 line in FIG. 52;
FIG. 55 is a potential distribution diagram along the L2 line in FIG. 53.
FIG. 56 is an electric field distribution diagram along the L2 line.
FIG. 57 is a view showing a withstand voltage waveform of the device.
FIG. 58 is a view showing the relationship between the specific resistance ρ (Ω · cm) of the N− layer and the breakdown voltage (VBO) of the device.
[Explanation of symbols]
1 element
2 Filled plate
3 U diode
4 Source
5 drain
6 trench
7 SiO2 (film) layer
8 NBL
9 N-layer
10 P + layer
11 N + layer
11a N + emitter layer
12 Anode electrode
13 Cathode electrode
14 N + substrate
15 SOI substrate
16 BOX layer
17 Mesa (groove)
18, 18 'P layer
19 N- / P-SUB substrate
20 Auxiliary (SUB) electrode
21 Electrode metal
22 polysilicon layer
23 Drain / collector electrode
24 Gate electrode
25 source / emitter electrodes

Claims (11)

An SOI substrate having a low impurity concentration one conductivity type first region layer laminated on a semiconductor substrate having a low impurity concentration one conductivity type via a buried oxide film layer;
At least one trench having a depth smaller than the depth of the first region layer formed by excavating the first region layer on one main surface of the SOI substrate so that the thickness of the first region layer remains. When,
A depth shallower than the depth of the trench such that the thickness of the first region layer remains in the first region on one main surface of the SOI substrate adjacent to one side wall of the trench. A high-concentration second region layer of a second conductivity type, which is a conductivity type opposite to the first conductivity type, formed by the above,
A depth shallower than the depth of the trench such that the thickness of the first region layer remains in the first region on one main surface of the SOI substrate adjacent to the other side wall of the trench. A third region layer of a first conductivity type having a higher concentration than the first region layer formed in the first region layer, the second region layer and a part of the third region layer extending over the third region layer, and An oxide film layer formed so as to cover the side wall and the bottom,
A first electrode formed to be connected to the second region layer through an opening formed by opening the oxide film on one main surface on the second region layer;
A second electrode formed to connect to the third region layer through an opening formed by opening the oxide film on one main surface on the third region layer;
An auxiliary electrode formed on the other main surface of the SOI substrate;
A semiconductor device comprising: A part of the second region layer is exposed on one main surface of the SOI substrate, and a Schottky barrier metal and a predetermined electrode are formed on the exposed surface to form an SBD. The semiconductor device according to claim 1. The central portion of the second region layer on one of the first region layers formed in a convex shape by the formation of the trench is exposed on one main surface, and at both ends of the second region layer, A source region having a third region layer formed such that the surface is exposed on one main surface;
In the other first region layer formed in a convex shape by the formation of the trench, a drain region in which the third region layer formed on one main surface side is left as it is,
A first oxide film layer covering a side wall and a bottom of the trench, and extending partially on a surface of the second region layer and the third region layer;
A polysilicon layer formed on the first oxide film layer,
A second dioxide layer formed on the polysilicon layer;
Exposing the exposed surface of the second region layer and the third region layer through an opening formed by removing a part of the stacked second dioxide film layer, the polysilicon layer and the first oxide film layer. A source electrode formed to connect to the surface;
A drain electrode formed to be connected to the third region layer through the opening in the same manner as described above;
A gate electrode formed to connect to the polysilicon layer through an opening formed by removing a part of the second dioxide layer of the second region layer;
2. The semiconductor device according to claim 1, wherein the semiconductor device is a MOS FET having: The third region layer is a second region layer of a conductivity type opposite to that of the third region layer, and an IGTB is formed by replacing the source electrode with an emitter electrode and the drain electrode with a collector electrode. 4. The semiconductor device according to claim 3, wherein 2. The semiconductor device according to claim 1, wherein at least the second region layer is formed shallower than a depth of the trench. An outer peripheral portion of the SOI substrate includes a mesa structure formed so that a bottom surface thereof reaches the buried oxide film. The mesa structure covers the top surface and the side surface of the first region layer. A two-region layer is formed, an oxide film is formed on the second region layer, and a part of the oxide film on the mesa top surface of the second region layer is formed through an opening formed. 6. The breakdown voltage maintaining region provided with an electrode connected to the second region layer and electrically connected to the first electrode formed on another second region layer. 13. A semiconductor device according to claim 1. The semiconductor device according to claim 1, wherein the semiconductor device is operated with the potential of the auxiliary electrode being the same as the potential of the first electrode. An SOI substrate having a low impurity concentration one conductivity type first region layer laminated on a low impurity concentration one conductivity type semiconductor substrate with a buried oxide film layer interposed therebetween is used. A first step of oxidizing the surface;
An opening is formed in a part of the oxide film formed on one main surface of the SOI substrate end, and the first region layer is removed by etching until reaching the buried oxide film layer to form a mesa structure. Two steps,
An oxide film layer on one main surface of the SOI substrate is selectively opened to form an opening, and an impurity having a conductivity type opposite to that of the first region layer is introduced from the opening; At least one second region layer is formed so that an active region surface of the first region layer is exposed on one main surface of the SOI substrate, and the SOI substrate is formed on an edge of the first region layer. A third step in which a single second region layer is formed such that the surface of the second region layer is exposed,
An opening is formed by removing a part of the oxide film formed by the third step, and is formed at a predetermined interval from the inner end of the second region layer formed on the periphery of the end of the first region layer, And, while leaving the first region layer exposed on the one main surface side, so that the outer end of the second region layer overlaps, the first region of the first conductivity type higher concentration than the first region layer. A fourth step of selectively forming a three-region layer,
An overlapping portion formed so that a part of the second region layer and the third region layer in a central portion to be an active region overlap each other, and an outer end portion of the third region layer and the first region layer The oxide film of the first region layer portion remaining between the second region layer and the inner end portion of the second region layer formed on the periphery of the end is selectively removed and opened, and the second region layer and the third region layer are formed. A trench is formed by digging halfway through the first region layer so that the region layers are adjacent to each other at a predetermined interval and a predetermined thickness of the first region layer remains on the buried oxide film layer. The fifth step,
A sixth step of forming an oxide film covering the entire one main surface side including the side wall, the bottom of the trench, and the end of the SOI substrate while leaving the oxide film remaining in the fifth step,
After selectively removing the oxide film on the second region layer, the third region layer, and the second region layer at the end of the SOI substrate to form an opening, and depositing an electrode metal over the entire one main surface, The first metal and the second electrode connected to the second region layer and the third region layer are formed by selectively removing the deposited metal, and an auxiliary electrode is formed on the other main surface of the SIO substrate. A method for manufacturing a semiconductor device, comprising: a seventh step. 9. The manufacturing process according to claim 8, wherein, after the second step, the opening is formed by selectively removing the oxide film so that a central portion surface of the first region layer is exposed. Through the step of forming an annular second region layer by introducing an impurity having a conductivity type opposite to the first region layer,
A step of depositing a Schottky barrier metal on an exposed surface of a central portion of the second region layer formed in the step and forming a predetermined electrode on the metal. Method. 9. The manufacturing process according to claim 8, wherein after the fifth step, a step of forming a first oxide film on the entire main surface including the inside of the trench;
Forming a polysilicon layer on the first oxide film;
Removing a part of the first oxide film and the polysilicon layer, and opening an opening to expose a part of the third region layer on one main surface;
Forming a second dioxide film on the surface of the third region layer opened through the process and on the polysilicon layer;
Exposing the exposed surface of the second region layer and the third region layer through an opening formed by removing a part of the stacked second dioxide film layer, the polysilicon layer and the first oxide film layer. A source electrode is formed so as to be connected to the surface, a drain electrode is connected through the opening in the same manner as the drain region where the third region layer is left as it is, and the second dioxide layer of the second region layer is formed. Forming a gate electrode by connecting to the polysilicon layer through an opening formed by removing a portion of the SOI substrate; and forming an auxiliary electrode on the other main surface of the SOI substrate;
A method for manufacturing a MOS FET, comprising: Forming the second region layer serving as a collector region instead of the third region layer serving as a drain region in the manufacturing process according to claim 10;
Forming a collector electrode on one main surface side, an emitter electrode, a gate electrode and an auxiliary electrode on the other main surface side in place of the electrode forming step;
A method for manufacturing an IGBT, comprising:

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