JP2004205851A

JP2004205851A - Liquid crystal display

Info

Publication number: JP2004205851A
Application number: JP2002375635A
Authority: JP
Inventors: Tomokazu Onodera; 朋和小野寺
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 2002-12-25
Filing date: 2002-12-25
Publication date: 2004-07-22

Abstract

<P>PROBLEM TO BE SOLVED: To improve display quality by properly correcting a lateral crosstalk phenomenon according to a load and then reducing crosstalk. <P>SOLUTION: A simple matrix liquid crystal display is equipped with a data quantity detecting circuit which detects how many times a data signal turns on in synchronism with clock pulses, a decoder circuit which performs conversion into a specified value corresponding to the output of the data quantity detecting circuit, an arithmetic circuit which computes the pulse width of crosstalk correction pulses based upon the output of an adding circuit adding one scanning line corresponding to the output of the decoder circuit, a pulse width control signal generating circuit which generates correction pulses varying in pulse width according to the result of the arithmetic circuit, and a means of varying an effective voltage applied to liquid crystal by varying the width of scanning voltage pulses according to the width of the correction pulses. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置に関するものである。
【０００２】
【従来の技術】
従来、特許文献１に示すごとく、単純マトリクス液晶のクロストークを補償する手段及び駆動方法の技術が知られている。
【０００３】
この技術によれば、信号線（ライン）群を設けた第１の基板と、信号線群と交差配列した走査線（ライン）群を設けた第２の基板との間に、液晶を挟持したマトリクス型の液晶表示装置において、表示データのオンデータ数を計数する計数回路と、走査線上の表示オン数が多い場合には一走査あたりにおける実効電圧を大きくし、走査線上の画素の表示オン数が少ない場合には一走査あたりにおける実効電圧を小さくする演算を施す演算手段と、実効電圧を大きくする又は小さくする演算結果に基づいて前記走査線に送る走査線信号波形幅をそれぞれ広く又は小さくなるように変調させる波形幅調整手段とを備え、画素は信号線駆動波形と走査線信号波形とが印加された差分電圧で表示される液晶表示装置であり、横方向のクロストークを改善するというものである。
【０００４】
以下、この技術について図８を参照しながら説明する。
同図において、信号線８１は液晶パネルにおける信号ラインであり、走査線８２は液晶パネルにおける走査ラインである。信号線８１と走査線８２とは、マトリクス状に配列され、信号線８１と走査線８２との交点を画素８０としている。信号線８１および走査線８２は抵抗負荷となり、画素８０は容量性の負荷となる。
【０００５】
信号駆動回路８３は、液晶パネルの信号線８１に接続され、信号線８１を駆動する。走査線駆動回路８４は、液晶パネルの走査線８２に接続され、液晶パネルの走査線８２を駆動する。電源回路８５は、装置に必要な電源を供給する。制御回路８６は、表示される表示データ及び同期信号など必要な制御信号を各ブロックに供給する。
【０００６】
計数回路８９は、制御回路８６から送られてくる表示データのうち、画素８０をオンさせるデータの一走査期間におけるオン数を計数する。
【０００７】
演算回路８８は、計数回路８９で得た一走査期間のそれぞれのオン画素数から、所定の演算を施す。たとえば、オン画素数が多い場合には、演算回路８８は、一走査あたりにおける実効電圧を大きくするため、走査信号のパルス幅を大きくするように演算する。また、オン画素数が少ない場合には、演算回路８８は、一走査あたりにおける実効電圧を小さくくするため、走査信号のパルス幅を小さくするように演算する。
【０００８】
パルス幅制御信号発生回路８７は、演算回路８８によって演算を施された結果にしたがって、走査信号の選択パルス幅を広めたり、または狭めたりするよう制御するパルス幅制御信号を発生し、走査線駆動回路８４に与える。
【０００９】
以下、上記のように構成された液晶表示装置の動作について説明する。
図９は、図１０に示す表示パターンを表示する場合の液晶表示装置の走査線７１に関する各制御信号および駆動波形を示したタイミング図である。なお、液晶の駆動方法としてはＡＰ法が用いられ、液晶に直流電圧を印加させないように極性を反転して駆動する。
【００１０】
駆動電圧の極性を正極性および負極性とすると、電源回路８５において供給される液晶駆動電圧は、図９に示す通りである。ここで、ＶＨは、正の走査線選択電圧、ＶＬは、負の走査線選択電圧、ＶＭは、走査線非選択電圧、Ｖ０は、正の信号線非選択電圧でかつ負の信号線選択電圧、Ｖ１は、負の信号線非選択電圧でかつ正の信号線選択電圧である。また、上記の各液晶駆動電圧は、それぞれ、ＶＨ＞Ｖ０＞ＶＭ＞Ｖ１＞ＶＬの関係にあり、Ｖ０−ＶＭ＝ＶＭ−Ｖ１、ＶＨ−ＶＭ＝ＶＭ−ＶＬである。
【００１１】
走査線駆動回路８４は、走査線を一本ずつ順に走査し、走査信号を各走査線８２に与える。信号線駆動回路８３は、走査しようとする走査線上の画素の表示状態に応じて、各信号線８１に所定の液晶駆動信号を印加することにより、線順次駆動を行う。具体的には、液晶の交流化極性が正の時、走査線駆動回路８４は、走査する走査線８２に対しては正の走査線選択電圧ＶＨを印加し、残りの走査線８２には走査線非選択電圧ＶＭを印加する。また、信号線駆動回路８３は、走査する走査線８２上の表示画素のうち、オン画素の信号線８１については電圧Ｖ１を、オフ画素の存在する信号線８１には電圧Ｖ０を印加する。
【００１２】
一方、液晶の交流化極性が負の時には、走査線駆動回路８４は、走査する走査線８２に対しては負の走査線選択電圧ＶＬを印加し、残りの走査線８２には走査線非選択電圧ＶＭを印加する。また、信号線駆動回路８３は、走査する走査線８２上の表示画素のうち、オン画素の信号線８１については電圧Ｖ０を、オフ画素の存在する信号線８１には電圧Ｖ１を印加する。
【００１３】
次に、図９を参照して、液晶表示装置の制御信号および駆動波形について、詳細に説明する。
【００１４】
フレーム信号９１は、フレームの開始位置を示す信号であり、フレーム信号から次のフレーム信号までの期間をフレーム期間９８といい、フレーム期間９８で一画面の描画を終える。
【００１５】
走査クロック信号９２は、フレーム期間９８を走査線数、またはそれ以上の数で分割した制御信号であり、次のパルスまでの期間は、一走査線あたりの走査期間９９を示している。交流化制御信号９３は、液晶に印加する極性を制御する信号である。図９ではフレーム単位に極性を変化させ、交流化を行う場合を示しているが、走査線ごとに交流化反転を行う方法もある。
【００１６】
走査線駆動回路８４は、走査クロック信号９２によって、フレーム信号９１をとりこみ、順次シフトすることによって、走査線を一本ずつ順に走査し、走査信号パルスを順に各走査線に与えている。
【００１７】
また、図１０は表示パターンを示すが、走査信号波形９４は、同図に示す走査線１０１の走査線信号波形を示し、信号線駆動波形９５は、同図に示す信号線１０２の信号線駆動波形を示し、信号線駆動波形９６は、同図に示す信号線１０３の信号線駆動波形を示す。各表示画素には、信号線駆動波形と走査線信号波形との差分電圧が印加される。
【００１８】
次に、信号駆動波形のオン数により、走査線信号の電圧実効値を補正する方法について説明する。ここで、パルス幅制御信号１００は、各走査期間内において走査信号を制御するロジック信号である。
【００１９】
制御回路８６より発生された表示データは、シリアルに計数回路８９に送られる。計数回路８９は、デジタル回路によるカウンタなどが用いられ、走査クロック信号９２によってリセットされ、表示オンデータが送られてくるごとに加算し、走査期間終了後、各走査線上の表示オンデータの数を出力する。なお、別に表示オフデータの個数をカウントしても、符号が反転するのみで、同様の結果を得ることができる。すなわち、信号波形のオン数が計算できれば他の方法を用いてもよい。
【００２０】
演算回路８８は、計数回路８９によって計数された走査しようとする走査線上の表示オンデータの数を入力として、所定の演算を施して演算結果を得る。所定の演算に関しては、ＲＯＭなどを用いた演算テーブルにより実現してもよいし、デジタル演算回路を用いて実現してもよい。
【００２１】
パルス幅制御信号発生回路８７は、演算回路８８によって得られた演算結果に応じて、走査信号パルスのパルス幅を広めたり、または、狭めたりするためのパルス幅制御信号１００を発生する。パルス幅制御信号発生回路８７は、デジタル回路によるダウンカウンタなどで構成され、演算回路８８の演算結果をカウンタの初期値として取り込み、クロック信号によって、カウンタを減算する構成とすることで実現できる。
【００２２】
走査線駆動回路８４は、パルス幅制御信号１００が例えばＬレベルの時、走査する走査線に対して、正極性の場合には正の走査線選択電圧ＶＨを、一方、負極性の場合には負の走査線選択電圧ＶＬの電圧を与える。また、パルス幅制御信号１００がＨレベルの時には、走査線駆動回路８４は、走査する走査線に対して走査線非選択電圧ＶＭを与える。また、走査線駆動回路８４は、走査していない走査線に対してはパルス幅制御信号１００の状態によらず、走査線非選択電圧ＶＭを与えるように動作する。
【００２３】
一般に液晶の容量はその表示状態で変化し、オン画素の多い走査線では容量性負荷が大きく、オフ画素が多い走査線では容量性負荷が比較的小さくなる。そのため、走査信号波形は表示状態によって鈍りかたが変化する。この鈍りかたの違いによって液晶にかかる実効電圧値も変化し、横クロストークの原因になる。そのため、１走査ライン上の表示オン数が多く波形鈍りが大きい場合は、走査信号のパルス幅を広くして実効電圧を多く与える。逆に、表示オフ数が多く、波形鈍りが小さい場合にはパルス幅を狭めて、実効電圧を少なくするように走査電圧を与え、波形鈍りによって生じるクロストークを補正することができる。
【特許文献１】
特開平９−１８５３４５号公報
【００２４】
【発明が解決しようとする課題】
ところで、液晶分子には誘電率異方性があり、そのため、液晶分子の傾き、すなわち透過率の状態によって、液晶の容量成分は変化する。
【００２５】
そして、上記の従来技術によれば、オン時の誘電率とオフ時の誘電率の差によって生じる選択パルスの鈍り差による水平ラインに印加される実効電圧差を補正するものであるが、実際には、単純マトリクス型液晶表示装置においては、それに使われる液晶の応答速度は遅く、これにより、この傾きはフレーム毎に印加されるオン及びオフ電圧を平均化した実効電圧に応じて決定される。すなわち、フレームレート制御等の階調制御を行う場合においても、フレーム毎にオンされるデータを計数して行うために、画素毎の実効電圧に従った容量に合わせて補正を加えることができなく、その結果、補正がずれるという課題がある。
【００２６】
例えば、３／４階調と３／４点灯表示の違いを示す図６に示すごとく、３／４階調と３／４ドット点灯パターンが同じ量の補正となる。
【００２７】
しかしながら、実際には３／４階調のドットの容量成分は、ＣｏｎとＣｏｆｆの３／４の値とならなくなり、そのため、異なる補正量が必要になるという問題があった。
【００２８】
【課題を解決するための手段】
本発明の液晶表示装置は、複数の信号電極をライン状に配列して信号ラインを形成せしめた基板と、複数の走査電極をライン状に配列して走査ラインを形成せしめた基板とを液晶層を介して配設して画素を形成し、さらに走査ラインに対し電圧印加して駆動せしめる走査線駆動回路及び信号ラインに対し電圧印加して駆動せしめる信号線駆動回路とを設け、信号データを複数の画素に対応してクロックパルスに同期して信号線駆動回路にサンプリングし、１走査ライン分のデータが保持されたことで信号ラインにサンプリングしたデータに応じた信号電圧を出力するように成した単純マトリクス型装置であって、前記クロックパルスに同期してデータ信号のオン数を検出するデータ数検出回路と、このデータ数検出回路の出力に対応して所定の値に変換するデコーダ回路と、このデコーダ回路の出力に対応して1走査ライン分加算する加算回路の出力に基づきクロストーク補正パルスのパルス幅を演算する演算回路と、この演算回路の結果に基づきパルス幅の変化する補正パルスを生成するパルス幅制御信号発生回路と補正パルスの幅に応じて走査電圧パルスの幅を変化させ、液晶に印加される実効電圧を変化させる手段とを備えたことを特徴とする。
【００２９】
【発明の実施の形態】
以下、本発明の液晶表示装置を図を用いて説明する。
図１は本発明の構成を示すブロック図である。
【００３０】
制御回路１６は、液晶表示装置を制御するための制御信号を生成し出力する回路であり、液晶表示装置の外部に設けられる。信号線駆動回路１３及び走査線駆動回路１４は、信号線（信号ライン）１１及び走査線（走査ライン）１２を駆動する回路である。信号線１１と走査線１２は対向する信号線基板及び走査線基板に複数本が短冊状に配設され、画素となる各交点１０には液晶材料により容量成分Ｃlcが形成される。電源回路１５からは信号線駆動回路１３及び走査線駆動回路１４にそれぞれVSH、VSL及びVCH、VCL、VMが供給される。
【００３１】
制御回路１６は、信号線駆動回路１３にデータ信号Ｄ７〜０、クロックＣＰ、出力タイミング信号ＬＯＡＤ、交流反転信号ＤＦ、また、走査線駆動回路１４に走査開始信号ＦＲＭ、走査クロックＬＯＡＤ、交流反転信号ＤＦを出力する。更に、データ信号Ｄ７〜０は、データ数検出回路１７にも送られる。
【００３２】
データ信号Ｄ７〜０は各ドット（画素）がオンであればＨレベル、オフであればＬレベルの信号を、水平方向の８ドットずつをパラレルに転送する信号である。
【００３３】
データ数検出回路１７に送られたＤ７〜０は、８本の信号中のＨレベルの数を検出され、結果をデコーダ１８に出力する。デコーダ１８は、Ｈレベルの数に応じて、所定の値を加算回路１９に出力する。加算回路１９は、所定の値を順次加算し、１ライン分の加算結果を演算回路２０に出力する。演算回路２０は、加算結果から最適な補正パルス幅を演算し、パルス幅制御信号発生回路２１に出力する。パルス幅制御信号発生回路２１は、パルス幅制御信号を走査線駆動回路１４に出力する。パルス幅制御信号は、Ｌアクティブのパルスで、Ｌの期間だけ走査線駆動電圧波形をＶＭレベルとするように制御するための信号である。パルス幅制御信号を受けた走査線駆動回路は、走査線制御信号のパルスの期間、非選択電圧を出力する。
【００３４】
以下、各回路部の詳細を説明する。
データ数検出回路１７はデータラッチ回路及び加算回路から構成される。データラッチ回路はクロックパルスCPにより制御回路１５からの表示データをラッチする。例えば８ビットデータバスの場合、８つのデータをビット毎に分割し、加算回路で各ビット値の加算を行うことで、表示オン数を検出できる。この場合、表示オン数は０〜８の値をとる。
【００３５】
デコーダ回路１８においては、データ数検出回路１７の出力値をもとに、所定の値を加算回路１９に出力する。データ数検出回路１７の出力がｎであれば、階調レベルはｎ／８階調と判断し、表１に示す変換表の値を出力する。
【００３６】
【表１】

【００３７】
データ数とデコード値の関係をグラフにプロットすると、図７に示すような結果が得られ、実行電圧−透過率特性に近似させることにより、階調レベルによる容量値の違いを反映させることができる。
【００３８】
加算回路１９は、クロックパルスＣＰ毎にデコーダから出力されるデコード値を演算し、１水平走査ライン分の加算が行われた段階で、結果を演算回路２０に出力する。演算回路２０では、１水平走査ラインの加算結果から最適なパルス幅を演算し、演算結果をパルス幅制御信号発生回路２１に出力する。
【００３９】
例えば８ビットのデータバスで、１水平走査ラインの画素数が３２０画素の場合を例示する。
【００４０】
１水平走査ライン全て表示オンである場合、デコーダの出力は、２４でそれが４０ＣＰ分あるので、加算回路１９は、２４×４０＝９６０の出力結果を得る。また、１水平走査ライン全て表示オフである場合は、デコーダの出力は０であり、加算回路１９の出力は、０×４０＝０となる。更に、１水平走査ライン全てが、４／８階調である場合、デコーダの出力は１０であり、加算回路１９の出力は１０×４０＝４００となる。
【００４１】
パルス幅制御信号発生回路２１は、演算回路２０の出力を受け、数値に比例したパルスを出力する。パルス幅制御信号発生回路２１は、ラッチ回路、比較回路、クロック生成回路から構成される。カウンタ回路は、CLKをカウントし、CLK入力毎に１UPするカウンタである。ラッチ回路は、演算回路の出力結果をラッチする。比較回路は、ラッチ回路の出力と、カウンタの出力を比較し、カウンタ出力＞ラッチ出力の関係になったときに、パルスを出力する。パルスの出力は、LOAD出力が立ち下がりの瞬間に、ロー（Ｌ）レベルとなり、比較回路がハイ（H）になった時に、ハイ（H）レベルとなるように構成する。
【００４２】
走査線駆動回路１４は、パルス幅制御信号発生回路２１の出力パルスを受け、出力パルスがＬレベルの期間だけ、全ての走査出力がＶＭレベルとなる。出力パルスがＨレベルの期間は、通常の出力動作を行う。
【００４３】
次に本実施例における評価パターン及び各制御波形のタイミングについて説明する。
【００４４】
図２は、本実施例における評価パターンである。
背景色を白、すなわち８／８ドットオンとして、水平方向の中央８０％領域に、７／８〜０／８までの階調表示パターンを表示する。このときの、走査電極駆動回路に最も近い水平方向１０％の領域、及び最も遠い水平方向１０％の領域をクロストークの観察領域とする。
【００４５】
図５は本発明の実施例における各制御波形のタイミング図である。
本発明の駆動方法にはAP法が用いており、液晶に直流電圧が印加されないように極性を反転して駆動している。
【００４６】
同図において、５１は走査開始信号FRMで走査開始位置を示す。走査開始信号５１と次の走査開始信号５１までの期間はフレーム期間５８として示す。５２は走査クロック信号LOADでフレーム期間５８を走査線数またそれ以上の数で分割した制御信号で、次のパルスまでの期間は１走査線あたりの走査期間５９を示している。走査線駆動回路１４は走査クロック信号５２によって、走査開始信号５１を取り込み、順次シフトすることによって走査線を1本ずつ順に走査し、走査信号を各走査線に与えている。
【００４７】
走査信号波形５４は、図１に示す走査線１２の走査信号波形であり、信号線駆動波形５５は、図２に示す信号線２３の信号線駆動波形である。また、信号線駆動波形５６は、図２に示す信号線２４の信号線駆動波形である。
【００４８】
次に図４にて各階調表示における階調テーブルの一例を示す。
信号線駆動波形５５は同図のような階調テーブルの場合を示す。各表示画素１０には信号線駆動波形と走査信号波形との差分電圧が印加される。
【００４９】
６０はパルス幅制御信号である。パルス幅制御信号発生回路２１はデータ数検出回路１７、デコーダ回路１８、加算回路１９、演算回路２０によって求められた、最適なパルス幅を走査線駆動回路１４に出力する。パルス幅制御信号６０を受けた走査線駆動回路１４はパルス幅制御信号のパルス期間、非選択電圧を出力する。
【００５０】
走査線駆動回路１４はパルス幅制御信号６０が、例えばHレベルのとき、走査する走査線に対して、正極性の場合には正の走査線選択電圧VHを、一方、負極性の場合には、負の走査線選択電圧VLの電圧を与える。また、パルス幅制御信号６０がLレベルの時には、走査線駆動回路１４は走査する走査線に対して走査線非選択電圧VMを与える。また、走査線駆動回路１４は走査していない走査線に対しては、パルス幅制御信号６０の状態によらず、走査線非選択電圧VMを与えるように動作する。
【００５１】
以上述べたように、表示オン数の違いによる、実効電圧の変化によって生じる横クロストークは、表示オン数またはオフ数に応じて走査電圧のパルス幅を変化させ、実効電圧を変調することにより補償する。
【００５２】
その際、本発明によれば、１水平走査ラインの画素数を任意の画素数で分割し、分割された領域毎に表示オン数を計数している。また、得られた計数値に対して実効電圧と透過率の特性を考慮した値を重み付けする。各領域での値の和を取ることにより、1水平走査ラインでの重み付けの値を得ることができ、この値をもとに走査電圧パルス幅を変化させ、これにより、実効電圧値を変調させ、その結果、フレーム制御等の階調制御を行う場合においても、階調による誘電率の差を考慮した補正をすることができる。
【００５３】
【発明の効果】
以上の通り、本発明によれば、横クロストーク現象に対して、負荷に応じた補正を適正に行うことができるようになり、クロストークを緩和し、表示品位をあげることができる。
【図面の簡単な説明】
【図１】本発明の液晶表示装置の構成を示すブロック図である。
【図２】本発明の実施例おける表示パターンを示す拡大図である。
【図３】本発明の実施例おける表示パターンの詳細を示す拡大図である。
【図４】階調表示時の点灯パターンの一例を示す説明図である。
【図５】本発明の実施例における各制御波形のタイミング図である。
【図６】3/4階調と3/4点灯表示の違いを示す説明図である。
【図７】実効電圧―透過率特性を示す線図である。
【図８】従来の液晶表示装置の構成を示すブロック図である。
【図９】従来における各制御波形のタイミング図である。
【図１０】従来における表示パターンを示す説明図である。
【符号の説明】
１０、８０・・・画素
１１、２３、２４、８１、１０２、１０３・・・信号線
１２、２２、８２、１０１・・・走査線
１３、８３・・・信号線駆動回路
１４、８４・・・走査線駆動回路
１５、８５・・・電源回路
１６、８６・・・制御回路
１７・・・データ数検出回路
１８・・・デコーダ
１９・・・加算回路
２０・・・演算回路
２１・・・パルス幅制御信号発生回路
２５・・・階調表示領域
２６、２７・・・クロストーク観察領域
５１、６１・・・走査開始信号
５２、６２・・・走査クロック信号
５３、８３・・・交流化制御信号
５４、９４・・・走査線信号波形
５５・・・信号線２３における信号線駆動波形
５６・・・信号線２４における信号線駆動波形
５７・・・階調表示領域の期間
５８、９８・・・フレーム期間
５９、９９・・・走査期間
６０・・・パルス幅制御信号
８７・・・従来技術によるパルス幅制御信号発生回路
８８・・・従来技術による演算回路
８９・・・従来技術による計数回路
９５・・・信号線７２における信号線駆動波形
９６・・・信号線７３における信号線駆動波形
９７・・・従来技術の表示パターンにおける表示オフ期間
１００・・・従来技術におけるパルス幅制御信号
１０４・・・従来技術の表示パターンにおける表示オフ領域[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a liquid crystal display device.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, as disclosed in Patent Literature 1, a technique for compensating crosstalk of a simple matrix liquid crystal and a driving method are known.
[0003]
According to this technique, a liquid crystal is sandwiched between a first substrate provided with a group of signal lines (lines) and a second substrate provided with a group of scanning lines (lines) intersecting with the group of signal lines. In a matrix type liquid crystal display device, a counting circuit for counting the number of display data ON data, and when the number of display ONs on a scanning line is large, the effective voltage per scan is increased to increase the number of display ONs of pixels on the scanning line. When the number is small, an operation means for performing an operation for reducing the effective voltage per scan, and a scanning line signal waveform width to be sent to the scanning line based on the operation result for increasing or decreasing the effective voltage are increased or decreased, respectively. Is a liquid crystal display device in which pixels are displayed with a differential voltage to which a signal line driving waveform and a scanning line signal waveform are applied, and a horizontal crosstalk is improved. Is that to.
[0004]
Hereinafter, this technique will be described with reference to FIG.
In the figure, a signal line 81 is a signal line in a liquid crystal panel, and a scanning line 82 is a scanning line in a liquid crystal panel. The signal lines 81 and the scanning lines 82 are arranged in a matrix, and the intersection of the signal line 81 and the scanning lines 82 is a pixel 80. The signal lines 81 and the scanning lines 82 become resistive loads, and the pixels 80 become capacitive loads.
[0005]
The signal driving circuit 83 is connected to the signal line 81 of the liquid crystal panel and drives the signal line 81. The scanning line driving circuit 84 is connected to the scanning lines 82 of the liquid crystal panel and drives the scanning lines 82 of the liquid crystal panel. The power supply circuit 85 supplies necessary power to the device. The control circuit 86 supplies necessary control signals such as display data to be displayed and a synchronization signal to each block.
[0006]
The counting circuit 89 counts the number of ONs in one scanning period of the data for turning on the pixels 80 in the display data sent from the control circuit 86.
[0007]
The arithmetic circuit 88 performs a predetermined arithmetic operation from the number of ON pixels in one scanning period obtained by the counting circuit 89. For example, when the number of ON pixels is large, the arithmetic circuit 88 performs an arithmetic operation so as to increase the pulse width of the scan signal in order to increase the effective voltage per scan. When the number of ON pixels is small, the arithmetic circuit 88 performs an arithmetic operation so as to reduce the pulse width of the scan signal in order to reduce the effective voltage per scan.
[0008]
The pulse width control signal generation circuit 87 generates a pulse width control signal for controlling to increase or decrease the selection pulse width of the scanning signal according to the result of the operation performed by the operation circuit 88, and drives the scanning line. It is given to the circuit 84.
[0009]
Hereinafter, the operation of the liquid crystal display device configured as described above will be described.
FIG. 9 is a timing chart showing control signals and driving waveforms related to the scanning lines 71 of the liquid crystal display device when the display pattern shown in FIG. 10 is displayed. Note that an AP method is used as a driving method of the liquid crystal, and the liquid crystal is driven with its polarity inverted so as not to apply a DC voltage to the liquid crystal.
[0010]
Assuming that the polarity of the drive voltage is positive and negative, the liquid crystal drive voltage supplied in the power supply circuit 85 is as shown in FIG. Here, VH is a positive scanning line selection voltage, VL is a negative scanning line selection voltage, VM is a scanning line non-selection voltage, and V0 is a positive signal line non-selection voltage and a negative signal line selection voltage. , V1 are negative signal line non-selection voltages and positive signal line selection voltages. Further, each of the above liquid crystal driving voltages has a relation of VH>V0>VM>V1> VL, and V0−VM = VM−V1, and VH−VM = VM−VL.
[0011]
The scanning line driving circuit 84 sequentially scans the scanning lines one by one and supplies a scanning signal to each scanning line 82. The signal line drive circuit 83 performs line-sequential driving by applying a predetermined liquid crystal drive signal to each signal line 81 according to the display state of the pixels on the scanning line to be scanned. Specifically, when the alternating polarity of the liquid crystal is positive, the scanning line driving circuit 84 applies a positive scanning line selection voltage VH to the scanning lines 82 to be scanned, and scans the remaining scanning lines 82. A line non-selection voltage VM is applied. In addition, the signal line driving circuit 83 applies a voltage V1 to the signal line 81 of the ON pixel and a voltage V0 to the signal line 81 where the OFF pixel exists among the display pixels on the scanning line 82 to be scanned.
[0012]
On the other hand, when the alternating polarity of the liquid crystal is negative, the scanning line driving circuit 84 applies a negative scanning line selection voltage VL to the scanning line 82 to be scanned, and the scanning line non-selection to the remaining scanning lines 82. The voltage VM is applied. In addition, the signal line driving circuit 83 applies a voltage V0 to the signal line 81 of the ON pixel and a voltage V1 to the signal line 81 where the OFF pixel exists among the display pixels on the scanning line 82 to be scanned.
[0013]
Next, control signals and drive waveforms of the liquid crystal display device will be described in detail with reference to FIG.
[0014]
The frame signal 91 is a signal indicating the start position of the frame. A period from the frame signal to the next frame signal is referred to as a frame period 98, and drawing of one screen is completed in the frame period 98.
[0015]
The scanning clock signal 92 is a control signal obtained by dividing the frame period 98 by the number of scanning lines or more, and the period up to the next pulse indicates a scanning period 99 per one scanning line. The AC conversion control signal 93 is a signal for controlling the polarity applied to the liquid crystal. FIG. 9 shows a case in which the polarity is changed for each frame to perform the AC conversion. However, there is also a method of performing the AC conversion inversion for each scanning line.
[0016]
The scanning line drive circuit 84 takes in the frame signal 91 in response to the scanning clock signal 92, sequentially scans the scanning lines one by one, and sequentially applies the scanning signal pulse to each scanning line.
[0017]
FIG. 10 shows a display pattern. A scanning signal waveform 94 shows a scanning line signal waveform of the scanning line 101 shown in FIG. 10, and a signal line driving waveform 95 shows a signal line driving of the signal line 102 shown in FIG. The signal line driving waveform 96 indicates the signal line driving waveform of the signal line 103 shown in FIG. A difference voltage between the signal line driving waveform and the scanning line signal waveform is applied to each display pixel.
[0018]
Next, a method of correcting the effective voltage value of the scanning line signal based on the number of ONs of the signal driving waveform will be described. Here, the pulse width control signal 100 is a logic signal for controlling the scanning signal within each scanning period.
[0019]
The display data generated by the control circuit 86 is sent to the counting circuit 89 serially. The counting circuit 89 is a digital circuit counter or the like. The counting circuit 89 is reset by the scanning clock signal 92, and is added every time display-on data is sent. After the scanning period, the number of display-on data on each scanning line is counted. Output. Even if the number of display-off data is separately counted, a similar result can be obtained only by inverting the sign. That is, other methods may be used as long as the number of ONs of the signal waveform can be calculated.
[0020]
The arithmetic circuit 88 receives the number of display ON data on the scanning line to be scanned counted by the counting circuit 89 as an input, performs a predetermined arithmetic operation, and obtains an arithmetic result. The predetermined operation may be realized by an operation table using a ROM or the like, or may be realized by using a digital operation circuit.
[0021]
The pulse width control signal generation circuit 87 generates a pulse width control signal 100 for widening or narrowing the pulse width of the scanning signal pulse according to the operation result obtained by the operation circuit 88. The pulse width control signal generation circuit 87 is configured by a down counter or the like using a digital circuit, and can be realized by a configuration in which a calculation result of the calculation circuit 88 is taken in as an initial value of the counter, and the counter is subtracted by a clock signal.
[0022]
When the pulse width control signal 100 is, for example, at the L level, the scanning line driving circuit 84 applies a positive scanning line selection voltage VH to the scanning line to be scanned when the pulse has a positive polarity, and on the other hand, when the pulse width control signal 100 is a negative level. A negative scanning line selection voltage VL is applied. When the pulse width control signal 100 is at the H level, the scanning line driving circuit 84 applies the scanning line non-selection voltage VM to the scanning line to be scanned. Further, the scanning line driving circuit 84 operates so as to apply the scanning line non-selection voltage VM to the scanning lines that are not scanned, regardless of the state of the pulse width control signal 100.
[0023]
In general, the capacitance of the liquid crystal changes depending on the display state, and the capacitive load is large in a scanning line with many ON pixels, and the capacitive load is relatively small in a scanning line with many OFF pixels. Therefore, the scan signal waveform becomes dull depending on the display state. The difference in the dullness also changes the effective voltage applied to the liquid crystal, causing horizontal crosstalk. Therefore, when the number of display ONs on one scan line is large and waveform dullness is large, the pulse width of the scan signal is widened to give a large effective voltage. Conversely, when the number of display offs is large and the waveform bluntness is small, the pulse width is narrowed, and a scanning voltage is applied so as to reduce the effective voltage, so that crosstalk caused by waveform blunting can be corrected.
[Patent Document 1]
JP-A-9-185345
[Problems to be solved by the invention]
By the way, liquid crystal molecules have dielectric anisotropy, so that the capacitance component of the liquid crystal changes depending on the tilt of the liquid crystal molecules, that is, the state of transmittance.
[0025]
According to the above-described conventional technique, the effective voltage difference applied to the horizontal line due to the blunt difference of the selection pulse caused by the difference between the permittivity at the on time and the permittivity at the off time is corrected. In a simple matrix type liquid crystal display device, the response speed of the liquid crystal used for the device is slow, so that the slope is determined according to the effective voltage obtained by averaging the on and off voltages applied for each frame. That is, even when performing gradation control such as frame rate control, since data that is turned on for each frame is counted and performed, correction cannot be performed in accordance with the capacitance according to the effective voltage of each pixel. As a result, there is a problem that the correction is shifted.
[0026]
For example, as shown in FIG. 6 showing the difference between the 階調 gradation and the 点灯 lighting display, the 量 gradation and the ドット dot lighting pattern are corrected by the same amount.
[0027]
However, actually, the capacitance component of the dot of the 3/4 gradation does not become the value of 3/4 of Con and Coff, and therefore, there is a problem that a different correction amount is required.
[0028]
[Means for Solving the Problems]
The liquid crystal display device of the present invention comprises a liquid crystal layer comprising a substrate on which a plurality of signal electrodes are arranged in a line and forming signal lines and a substrate on which a plurality of scanning electrodes are arranged in a line and forming scanning lines. A scanning line driving circuit for applying a voltage to the scanning line to drive the scanning line, and a signal line driving circuit for applying a voltage to the signal line to drive the scanning line. The pixel is sampled by the signal line driving circuit in synchronization with the clock pulse corresponding to the pixel, and the data corresponding to the sampled data is output to the signal line by holding one scan line of data. A simple matrix type device, comprising: a data number detection circuit for detecting an ON number of a data signal in synchronization with the clock pulse; and a predetermined number corresponding to an output of the data number detection circuit. A decoder circuit for converting the value into a value, an arithmetic circuit for calculating the pulse width of the crosstalk correction pulse based on the output of the adder circuit for adding one scan line corresponding to the output of the decoder circuit, and A pulse width control signal generating circuit for generating a correction pulse having a variable pulse width; and means for changing the width of the scanning voltage pulse according to the width of the correction pulse to change the effective voltage applied to the liquid crystal. Features.
[0029]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, the liquid crystal display device of the present invention will be described with reference to the drawings.
FIG. 1 is a block diagram showing the configuration of the present invention.
[0030]
The control circuit 16 is a circuit that generates and outputs a control signal for controlling the liquid crystal display device, and is provided outside the liquid crystal display device. The signal line driving circuit 13 and the scanning line driving circuit 14 are circuits for driving the signal lines (signal lines) 11 and the scanning lines (scanning lines) 12. A plurality of the signal lines 11 and the scanning lines 12 are arranged in a strip shape on the opposing signal line substrate and the scanning line substrate, and a capacitance component Clc is formed of a liquid crystal material at each intersection 10 serving as a pixel. The power supply circuit 15 supplies VSH, VSL and VCH, VCL, VM to the signal line drive circuit 13 and the scan line drive circuit 14, respectively.
[0031]
The control circuit 16 sends data signals D7 to D0, a clock CP, an output timing signal LOAD, an AC inversion signal DF to the signal line drive circuit 13, and a scan start signal FRM, a scan clock LOAD, and an AC inversion signal to the scan line drive circuit 14. Output DF. Further, the data signals D7 to D0 are also sent to the data number detection circuit 17.
[0032]
The data signals D7 to D0 are signals for transferring a signal of H level when each dot (pixel) is on, and a signal of L level when it is off, eight dots in the horizontal direction in parallel.
[0033]
D7 to D0 sent to the data number detection circuit 17 detect the number of H levels in the eight signals, and output the result to the decoder 18. The decoder 18 outputs a predetermined value to the addition circuit 19 according to the number of H levels. The addition circuit 19 sequentially adds predetermined values, and outputs an addition result for one line to the arithmetic circuit 20. The arithmetic circuit 20 calculates an optimum correction pulse width from the addition result, and outputs it to the pulse width control signal generation circuit 21. The pulse width control signal generation circuit 21 outputs a pulse width control signal to the scanning line drive circuit 14. The pulse width control signal is an L-active pulse, and is a signal for controlling the scanning line drive voltage waveform to the VM level only during the L period. The scanning line driving circuit that has received the pulse width control signal outputs a non-selection voltage during the pulse of the scanning line control signal.
[0034]
Hereinafter, details of each circuit unit will be described.
The data number detection circuit 17 includes a data latch circuit and an addition circuit. The data latch circuit latches display data from the control circuit 15 by the clock pulse CP. For example, in the case of an 8-bit data bus, the number of display ONs can be detected by dividing eight data for each bit and adding each bit value by an adding circuit. In this case, the number of display ONs takes a value of 0 to 8.
[0035]
The decoder circuit 18 outputs a predetermined value to the addition circuit 19 based on the output value of the data number detection circuit 17. If the output of the data number detection circuit 17 is n, the gradation level is determined to be n / 8 gradation and the value of the conversion table shown in Table 1 is output.
[0036]
[Table 1]

[0037]
When the relationship between the number of data and the decode value is plotted on a graph, a result as shown in FIG. 7 is obtained. By approximating the effective voltage-transmittance characteristic, the difference in capacitance value depending on the gradation level can be reflected. .
[0038]
The addition circuit 19 calculates the decode value output from the decoder for each clock pulse CP, and outputs the result to the calculation circuit 20 when the addition for one horizontal scanning line is performed. The arithmetic circuit 20 calculates an optimum pulse width from the addition result of one horizontal scanning line, and outputs the calculation result to the pulse width control signal generation circuit 21.
[0039]
For example, a case where the number of pixels in one horizontal scanning line is 320 pixels on an 8-bit data bus is illustrated.
[0040]
When the display is ON for one horizontal scanning line, the output of the decoder is 24, which is equivalent to 40 CPs. Therefore, the adding circuit 19 obtains an output result of 24 × 40 = 960. When the display of one horizontal scanning line is off, the output of the decoder is 0, and the output of the adder circuit 19 is 0 × 40 = 0. Further, when all of one horizontal scanning line has 4/8 gradation, the output of the decoder is 10, and the output of the adding circuit 19 is 10 × 40 = 400.
[0041]
The pulse width control signal generation circuit 21 receives the output of the arithmetic circuit 20 and outputs a pulse proportional to a numerical value. The pulse width control signal generation circuit 21 includes a latch circuit, a comparison circuit, and a clock generation circuit. The counter circuit is a counter that counts the CLK and increases by 1 every time the CLK is input. The latch circuit latches an output result of the arithmetic circuit. The comparison circuit compares the output of the latch circuit with the output of the counter, and outputs a pulse when the relationship of counter output> latch output is satisfied. The pulse output is configured to be at a low (L) level at the moment when the LOAD output falls, and to be at a high (H) level when the comparison circuit becomes high (H).
[0042]
The scanning line driving circuit 14 receives the output pulse of the pulse width control signal generation circuit 21, and all the scanning outputs are at the VM level only during the period when the output pulse is at the L level. While the output pulse is at the H level, a normal output operation is performed.
[0043]
Next, the timing of the evaluation pattern and each control waveform in the present embodiment will be described.
[0044]
FIG. 2 shows an evaluation pattern in the present embodiment.
With the background color set to white, that is, 8/8 dots on, a gradation display pattern from 7/8 to 0/8 is displayed in the 80% central region in the horizontal direction. At this time, an area of 10% in the horizontal direction closest to the scan electrode driving circuit and an area of 10% in the horizontal direction farthest from the scan electrode driving circuit are defined as crosstalk observation areas.
[0045]
FIG. 5 is a timing chart of each control waveform in the embodiment of the present invention.
The AP method is used in the driving method of the present invention, and the liquid crystal is driven with its polarity inverted so that no DC voltage is applied.
[0046]
In the figure, reference numeral 51 denotes a scanning start position by a scanning start signal FRM. A period between the scan start signal 51 and the next scan start signal 51 is shown as a frame period 58. Reference numeral 52 denotes a control signal obtained by dividing the frame period 58 by the number of scanning lines or more by the scanning clock signal LOAD. The period up to the next pulse indicates a scanning period 59 per scanning line. The scanning line drive circuit 14 takes in the scanning start signal 51 in response to the scanning clock signal 52, sequentially scans the scanning lines one by one by sequentially shifting, and gives the scanning signal to each scanning line.
[0047]
The scanning signal waveform 54 is the scanning signal waveform of the scanning line 12 shown in FIG. 1, and the signal line driving waveform 55 is the signal line driving waveform of the signal line 23 shown in FIG. The signal line driving waveform 56 is a signal line driving waveform of the signal line 24 shown in FIG.
[0048]
Next, FIG. 4 shows an example of a gradation table in each gradation display.
The signal line drive waveform 55 shows the case of a gradation table as shown in FIG. A difference voltage between the signal line driving waveform and the scanning signal waveform is applied to each display pixel 10.
[0049]
60 is a pulse width control signal. The pulse width control signal generation circuit 21 outputs the optimum pulse width obtained by the data number detection circuit 17, the decoder circuit 18, the addition circuit 19, and the arithmetic circuit 20 to the scanning line drive circuit 14. The scanning line drive circuit 14 receiving the pulse width control signal 60 outputs a non-selection voltage during the pulse period of the pulse width control signal.
[0050]
When the pulse width control signal 60 is, for example, at the H level, the scanning line drive circuit 14 applies a positive scanning line selection voltage VH to a scanning line to be scanned when the pulse has a positive polarity, and on the other hand, when the pulse width control signal 60 is a negative , A negative scanning line selection voltage VL. When the pulse width control signal 60 is at the L level, the scanning line drive circuit 14 applies a scanning line non-selection voltage VM to the scanning line to be scanned. In addition, the scanning line drive circuit 14 operates to apply the scanning line non-selection voltage VM to the scanning lines that are not scanned, regardless of the state of the pulse width control signal 60.
[0051]
As described above, the horizontal crosstalk caused by the change in the effective voltage due to the difference in the number of display ONs is compensated by changing the pulse width of the scanning voltage according to the number of display ONs or the number of OFFs and modulating the effective voltage. I do.
[0052]
At this time, according to the present invention, the number of pixels in one horizontal scanning line is divided by an arbitrary number of pixels, and the number of display ONs is counted for each divided region. The obtained count value is weighted with a value in consideration of the characteristics of the effective voltage and the transmittance. By taking the sum of the values in each area, it is possible to obtain a weighting value for one horizontal scanning line, and change the scanning voltage pulse width based on this value, thereby modulating the effective voltage value. As a result, even when performing gradation control such as frame control, it is possible to perform correction in consideration of the difference in dielectric constant due to gradation.
[0053]
【The invention's effect】
As described above, according to the present invention, it is possible to appropriately correct the horizontal crosstalk phenomenon according to the load, thereby alleviating the crosstalk and improving the display quality.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating a configuration of a liquid crystal display device of the present invention.
FIG. 2 is an enlarged view showing a display pattern in an embodiment of the present invention.
FIG. 3 is an enlarged view showing details of a display pattern in the embodiment of the present invention.
FIG. 4 is an explanatory diagram illustrating an example of a lighting pattern during gradation display.
FIG. 5 is a timing chart of each control waveform in the embodiment of the present invention.
FIG. 6 is an explanatory diagram showing a difference between 3/4 gradation and 3/4 lighting display.
FIG. 7 is a diagram showing effective voltage-transmittance characteristics.
FIG. 8 is a block diagram illustrating a configuration of a conventional liquid crystal display device.
FIG. 9 is a timing chart of each control waveform in the related art.
FIG. 10 is an explanatory diagram showing a conventional display pattern.
[Explanation of symbols]
10, 80 ...

pixels

11, 23, 24, 81, 102, 103 ... signal lines 12, 22, 82, 101 ... scanning lines 13, 83 ... signal line driving circuits 14, 84 ... Scanning line drive circuits 15, 85 Power supply circuits 16, 86 Control circuit 17 Data number detection circuit 18 Decoder 19 Addition circuit 20 Operation circuit 21 Pulse width control signal generation circuit 25: gradation display areas 26, 27 ... crosstalk observation areas 51, 61 ... scan start signals 52, 62 ... scan clock signals 53, 83 ... AC Control signals 54, 94: scanning line signal waveform 55: signal line driving waveform 56 on signal line 23 ... signal line driving waveform 57 on signal line 24: period 58, 98 of gradation display area ..

Frame periods

59, 99... Scanning Between 60 ... Pulse width control signal 87 ... Pulse width control signal generation circuit 88 according to the prior art ... Operation circuit 89 according to the prior art ... Counter circuit 95 according to the prior art ... Signal line at the signal line 72 Driving waveform 96 ... Signal line driving waveform 97 on signal line 73 ... Display off period 100 in prior art display pattern ... Pulse width control signal 104 in prior art display ... Display off in prior art display pattern region

Claims

A substrate in which signal lines are formed by arranging a plurality of signal electrodes in a line and a substrate in which scan lines are formed by arranging a plurality of scanning electrodes in a line are arranged via a liquid crystal layer to form a pixel. And a scanning line driving circuit for applying a voltage to the scanning line to drive it and a signal line driving circuit for applying a voltage to the signal line to drive the signal line. A simple matrix type liquid crystal display device configured to output a signal voltage corresponding to the sampled data to the signal line by holding the data for one scan line in synchronization with the sampling in the signal line driving circuit. A data number detection circuit for detecting the number of ON of the data signal in synchronization with the clock pulse; And an arithmetic circuit that calculates the pulse width of the crosstalk correction pulse based on the output of the adder circuit that adds one scan line in accordance with the output of the decoder circuit. A pulse width control signal generating circuit for generating a changing correction pulse; and means for changing the width of the scanning voltage pulse according to the width of the correction pulse to change the effective voltage applied to the liquid crystal. Liquid crystal display.