JP2004199216A - Input data hold device - Google Patents

Input data hold device Download PDF

Info

Publication number
JP2004199216A
JP2004199216A JP2002364564A JP2002364564A JP2004199216A JP 2004199216 A JP2004199216 A JP 2004199216A JP 2002364564 A JP2002364564 A JP 2002364564A JP 2002364564 A JP2002364564 A JP 2002364564A JP 2004199216 A JP2004199216 A JP 2004199216A
Authority
JP
Japan
Prior art keywords
input data
input
buffer
output
secondary buffer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2002364564A
Other languages
Japanese (ja)
Other versions
JP4032418B2 (en
Inventor
Kana Tanigaki
佳奈 谷垣
Yukio Maniwa
幸雄 馬庭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yokogawa Electric Corp
Original Assignee
Yokogawa Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yokogawa Electric Corp filed Critical Yokogawa Electric Corp
Priority to JP2002364564A priority Critical patent/JP4032418B2/en
Publication of JP2004199216A publication Critical patent/JP2004199216A/en
Application granted granted Critical
Publication of JP4032418B2 publication Critical patent/JP4032418B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Programmable Controllers (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To solve the problems wherein if the number of stages of a secondary buffer is made smaller, a value input before becoming abnormal cannot be securely held, and if the number of stages thereof is made larger, the delay amount becomes larger. <P>SOLUTION: An input data hold device inputs input data into a primary buffer, inputs the output from the primary buffer into a secondary buffer, and outputs the output from the secondary buffer via a delay part. The input data hold device has a selection part disposed between the primary and secondary buffers. When the input data is normal, the output from the primary buffer is input into the secondary buffer. When the input data is abnormal, the output from the delay part is returned to the secondary buffer. Even if the number of steps of the secondary buffer is only one, the data before becoming abnormal is securely held. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【発明の属する技術分野】
この発明は、異常時に入力データをホールドする装置に関し、特にプロセス制御装置の入力モジュールに用いて好適な入力データホールド装置に関するものである。
【０００１】
【従来の技術】
図２に異常時に異常前の正常データをホールドする入力データホールド回路の構成を示す。図２において、入力データＩＮ１は１次バッファ３に格納される。この１次バッファ３はまた所定のアルゴリズムによって格納された入力データを診断し、診断値Ｄ１を出力する。
【０００２】
診断値Ｄ１が正常のときのみスイッチ４がオンにされ、１次バッファ３の内容が２次バッファ５に転送される。２次バッファ５はｎ段のバッファであり、入力されたデータを所定のクロックの周期で順次転送する。この２次バッファ５の出力は時定数Ｔを有するフィルタ６で所定のフィルタ処理が行われ、入力値ＩＮ２が生成される。また、診断値Ｄ１はフィルタ７によってフィルタ処理が行われ、診断値Ｄ２が生成される。
【０００３】
１次バッファ３が入力データＩＮ１が異常であると判断すると、診断値Ｄ１も即異常値になる。従って、入力データＩＮ１が正常と異常の境界付近である場合には、診断値Ｄ１は不安定になる。このような場合に診断値Ｄ２が不安定にならないようにするために、フィルタ７によって診断値Ｄ１が一定時間異常値が続いた場合のみ診断値Ｄ２が異常値になるようにしている。なお、診断値Ｄ２が正常でも、診断値Ｄ１が異常であるとスイッチ４が開き、２次バッファ５に保持された値はホールドされる。
【０００４】
図３に入力データがオン・オフの場合の、入力電圧と入力電流の関係を示す。横軸が入力電流、縦軸が入力電圧であり、Ａ〜Ｄは測定点である。入力データの状態によって、入力電流と入力電圧は直線８上を動く。
【０００５】
範囲ＯＮは入力データがオンのときに取りうる範囲、範囲ＯＦＦは入力データがオフのときに取りうる範囲である。また、範囲ＬＢは途中の線が断線したときに取りうる範囲、範囲ＳＣは短絡したときに取りうる範囲である。１次バッファ３は入力電圧と入力電流の値を測定して、入力データの値および異常（断線または短絡）を判断する。
【０００６】
【特許文献１】
特開２００２−６４３７２
【０００７】
【発明が解決しようとする課題】
しかしながら、このような入力データホールド回路には次のような課題があった。
【０００８】
診断値Ｄ１が異常になったときは、２次バッファ５には異常になる前の入力データがホールドされていなければならない。しかしながら、２次バッファ５の段数を１段にすると、異常になる前の入力データが正確にホールドされない場合があるという課題があった。
【０００９】
例えば、図３においてＢ点の状態（ＯＦＦ）で短絡すると、入力電圧と入力電流は直線８を辿ってＣ点に至る。すなわち、途中で正常値であるオン状態を経由する。１次バッファ３が短絡であることを判断して診断値Ｄ１を異常にし、スイッチ４がオフになっても、そのときには２次バッファ５にはオンの正常値が格納されている。すなわち、異常になる前の値がホールドされないことになる。
【００１０】
２次バッファ５をｎ段（ｎ＞１）にすると、ｎ×Δｔ（Δｔはデータが１段シフトする時間）のタイムラグを生じさせることができる。このタイムラグの時間を正常状態から異常状態に遷移する時間より長くすると、常に異常になる前の値をホールドすることができる。しかしながら、この場合は正常状態の場合でもタイムラグを生じてしまい、応答が悪くなるという課題があった。また、段数を多くすると構成が複雑になり、コストが高くなってしまうという課題もあった。
【００１１】
図２の従来例では、２次バッファ５の段数ｎ＞１であっても、入力データＩＮ１の異常値を取り除けない場合がある。そのため異常前のデータを正確にホールドできないことがある。
これを解決するために図４に示す回路がある。この回路では、スイッチ４を２次バッファ５とフィルタ６の間に置いている。
しかし、図４の回路では２次バッファ５とフィルタ６の遅れが出てしまい、さらに多くの資源を使うという問題点がある。
【００１２】
従って本発明の目的は、タイムラグを生じさせず、またコストアップにならない入力データホールド装置を提供することにある。
【００１３】
【課題を解決するための手段】
このような課題を解決するために、本発明のうち請求項１記載の発明は、入力データが入力される１次バッファと、この１次バッファの出力および前記入力データの診断値が入力される選択部と、この選択部の出力が入力される２次バッファと、この２次バッファの出力が入力される遅延部とを有し、この遅延部の出力を前記選択部に入力するようにして、前記選択部によって前記診断値が正常であるときに前記１次バッファの出力を選択し、前記診断値が異常であるときに前記遅延部の出力を選択して前記２次バッファに出力するようにしたものである。確実に異常前の入力データをホールドでき、かつタイムラグを小さくすることができる。
【００１４】
請求項２記載の発明は、請求項１記載の発明において、前記２次バッファは１段のバッファであることを特徴としたものである。タイムラグを最小にすることができる。
【００１５】
請求項３記載の発明は、請求項１または請求項２に記載の発明において、前記入力データはデジタル信号であることを特徴としたものである。
【００１６】
請求項４記載の発明は、請求項１または請求項２に記載の発明において、前記入力データはアナログ信号であることを特徴としたものである。
【００１７】
請求項５記載の発明は、請求項１ないし請求項４のいずれかに記載の発明において、前記１次バッファ、前記選択部、前記２次バッファおよび前記遅延部はマイクロプロセッサのファームウエアとして構成されるようにしたものである。ハードウエア構成が簡単になる。
【００１８】
【発明の実施の形態】
以下に、図に基づいて本発明を詳細に説明する。
図１は本発明に係る入力データホールド装置の一実施例を示す構成図である。なお、図２と同じ要素には同一符号を付し、説明を省略する。図１において、１は選択部であり、１次バッファ３の出力、入力値ＩＮ２および診断値Ｄ１が入力される。２は１段の２次バッファであり、選択部１の出力が入力され、この入力値を保持する。２次バッファ２の出力はフィルタ６に入力される。
【００１９】
次に、この実施例の動作を説明する。選択部１は診断値Ｄ１によって１次バッファ３の出力と入力値ＩＮ２を切り替えて２次バッファ２に出力する。すなわち、診断値Ｄ１が正常のときは１次バッファ３の出力を選択して出力し、診断値Ｄ１が異常のときは入力値ＩＮ２を選択して出力する。
【００２０】
診断値Ｄ１が正常のときは、図２の従来例でスイッチ４が閉の状態と同じ構成になる。１次バッファ３の出力は２次バッファ２に入力され、この２次バッファ２の出力はフィルタ６に入力される。このフィルタ６の出力が入力値ＩＮ２になる。２次バッファ２は１段のバッファなのでタイムラグは最小になり、かつ構成が複雑になることもない。
【００２１】
診断値Ｄ１が異常になると、選択部１は入力値ＩＮ２を２次バッファ２に出力する。すなわち、１次バッファ３の出力値に関わらず、入力値ＩＮ２はホールドされる。フィルタ６は時定数Ｔを有しているので、入力値ＩＮ２は２次バッファ２の出力よりもＴだけ遅延する。この遅延量Ｔを、短絡したときに図３のＢ点からＣ点、あるいは断線したときのＡ点からＤ点に遷移する時間より長くしておくと、異常発生時の入力データの値に関わらず、異常前の入力データを正確にホールドすることができる。
【００２２】
なお、この実施例では入力データがオン・オフ信号の場合について説明したが、その他のデジタル信号あるいはアナログ信号であってもよい。要は入力データの状態から正常、異常を判断できるものであればよい。
【００２３】
また、この実施例ではバッファ２、３や選択部１を個別の部品で構成したが、マイクロプロセッサを用いてファームウエアで実現してもよい。すなわち、ソフトウエアで入力データを読み込んでその正常、異常を判定してバッファリングし、正常時にはこのバッファリングした値を入力値ＩＮ２として出力し、異常時には入力値ＩＮ２をホールドするようにしてもよい。
【発明の効果】
以上説明したことから明らかなように、本発明によれば、次の効果が期待できる。
請求項１記載の発明によれば、入力データが入力される１次バッファと、この１次バッファの出力および前記入力データの診断値が入力される選択部と、この選択部の出力が入力される２次バッファと、この２次バッファの出力が入力される遅延部とを有し、この遅延部の出力を前記選択部に入力するようにして、前記選択部によって前記診断値が正常であるときに前記１次バッファの出力を選択し、前記診断値が異常であるときに前記遅延部の出力を選択して前記２次バッファに出力するようにした。
【００２４】
従来は確実に異常前の入力データがホールドされるように、２次バッファ５とフィルタ６の両方の遅延量を調整しなければならなかったが、本発明ではフィルタ６の遅延量を調整するだけで確実に異常前の入力データをホールドすることが出来るという効果がある
【００２５】
また、従来例に比べて２次バッファの段数を少なくすることができるので、ハードウエア構成が簡単になり、かつデータのタイムラグを小さくすることができるという効果もある。
【００２６】
さらに、正常から異常へ、あるいはその逆というトランジェントな入力の場合にも確実に異常前の入力データをホールドできるので、結果として診断値の感度を下げることができるという効果もある。
【００２７】
請求項２記載の発明によれば、請求項１記載の発明において、前記２次バッファは１段のバッファとした。タイムラグを最小にすることができるという効果がある。
【００２８】
請求項３または請求項４記載の発明によれば、請求項１または請求項２に記載の発明において、前記入力データはデジタル信号あるいはアナログ信号であることを特徴とした。デジタル信号でもアナログ信号でも同様の構成で取り扱うことができるという効果がある。
【００２９】
請求項５記載の発明によれば、請求項１ないし請求項４のいずれかに記載の発明において、前記１次バッファ、前記選択部、前記２次バッファおよび前記遅延部はマイクロプロセッサのファームウエアとして構成されるようにした。処理の多くをソフトウエアで行うことができるので、ハードウエア構成が簡単になるという効果がある。また、マイクロプロセッサとメモリという汎用のハードウエアを用いることができるという効果もある。
【図面の簡単な説明】
【図１】本発明の一実施例を示す構成図である。
【図２】従来の入力データホールド回路の構成図である。
【図３】入力電圧、入力電流と入力データの関係を示した特性図である。
【図４】従来の入力データホールド回路の構成図である。
【符号の説明】
１ 選択部
２ ２次バッファ
３ １次バッファ
６，７ フィルタ
Ｄ１，Ｄ２ 診断値
ＩＮ１ 入力データ
ＩＮ２ 入力値TECHNICAL FIELD OF THE INVENTION
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a device for holding input data when an abnormality occurs, and more particularly to an input data holding device suitable for use in an input module of a process control device.
[0001]
[Prior art]
FIG. 2 shows a configuration of an input data hold circuit that holds normal data before an abnormality when an abnormality occurs. In FIG. 2, input data IN1 is stored in primary buffer 3. The primary buffer 3 also diagnoses input data stored according to a predetermined algorithm and outputs a diagnostic value D1.
[0002]
The switch 4 is turned on only when the diagnostic value D1 is normal, and the contents of the primary buffer 3 are transferred to the secondary buffer 5. The secondary buffer 5 is an n-stage buffer, and sequentially transfers input data at a predetermined clock cycle. The output of the secondary buffer 5 is subjected to predetermined filter processing by a filter 6 having a time constant T, and an input value IN2 is generated. Further, the diagnostic value D1 is filtered by the filter 7, and a diagnostic value D2 is generated.
[0003]
When the primary buffer 3 determines that the input data IN1 is abnormal, the diagnostic value D1 also immediately becomes an abnormal value. Therefore, when the input data IN1 is near the boundary between normal and abnormal, the diagnostic value D1 becomes unstable. In order to prevent the diagnostic value D2 from becoming unstable in such a case, the filter 7 causes the diagnostic value D2 to become an abnormal value only when the diagnostic value D1 has an abnormal value for a certain period of time. Note that, even if the diagnostic value D2 is normal, if the diagnostic value D1 is abnormal, the switch 4 is opened and the value held in the secondary buffer 5 is held.
[0004]
FIG. 3 shows the relationship between the input voltage and the input current when the input data is on / off. The horizontal axis is the input current, the vertical axis is the input voltage, and A to D are measurement points. The input current and the input voltage move on the straight line 8 depending on the state of the input data.
[0005]
The range ON is a range that can be taken when the input data is on, and the range OFF is a range that can be taken when the input data is off. The range LB is a range that can be taken when a middle line is disconnected, and the range SC is a range that can be taken when a short circuit occurs. The primary buffer 3 measures the value of the input voltage and the value of the input current to determine the value of the input data and the abnormality (disconnection or short circuit).
[0006]
[Patent Document 1]
JP-A-2002-64372
[0007]
[Problems to be solved by the invention]
However, such an input data hold circuit has the following problems.
[0008]
When the diagnostic value D1 becomes abnormal, the input data before the abnormality has to be held in the secondary buffer 5. However, when the number of stages of the secondary buffer 5 is set to one, there is a problem that input data before an abnormality may not be accurately held.
[0009]
For example, if a short circuit occurs in the state (OFF) at the point B in FIG. 3, the input voltage and the input current follow the straight line 8 and reach the point C. That is, the signal passes through the ON state which is a normal value on the way. Even if the primary buffer 3 determines that the primary buffer 3 is short-circuited and makes the diagnostic value D1 abnormal, and the switch 4 is turned off, the normal value of ON is stored in the secondary buffer 5 at that time. That is, the value before the abnormality is not held.
[0010]
When the secondary buffer 5 has n stages (n> 1), a time lag of n × Δt (Δt is the time required for shifting data by one stage) can be generated. If the time of the time lag is longer than the time of transition from the normal state to the abnormal state, the value before the abnormality can be always held. However, in this case, there is a problem that a time lag occurs even in a normal state, resulting in poor response. In addition, when the number of stages is increased, there is a problem that the configuration becomes complicated and the cost increases.
[0011]
In the conventional example shown in FIG. 2, even if the number of stages of the secondary buffer 5 is n> 1, the abnormal value of the input data IN1 may not be removed in some cases. Therefore, the data before the abnormality may not be accurately held.
To solve this, there is a circuit shown in FIG. In this circuit, the switch 4 is placed between the secondary buffer 5 and the filter 6.
However, the circuit of FIG. 4 has a problem that the secondary buffer 5 and the filter 6 are delayed, so that more resources are used.
[0012]
Accordingly, an object of the present invention is to provide an input data hold device that does not cause a time lag and does not increase the cost.
[0013]
[Means for Solving the Problems]
In order to solve such a problem, an invention according to claim 1 of the present invention is configured such that a primary buffer to which input data is input, and an output of the primary buffer and a diagnostic value of the input data are input. A selection unit, a secondary buffer to which an output of the selection unit is input, and a delay unit to which an output of the secondary buffer is input, so that an output of the delay unit is input to the selection unit. The output of the primary buffer is selected by the selection unit when the diagnostic value is normal, and the output of the delay unit is selected and output to the secondary buffer when the diagnostic value is abnormal. It was made. The input data before the abnormality can be reliably held, and the time lag can be reduced.
[0014]
According to a second aspect of the present invention, in the first aspect, the secondary buffer is a one-stage buffer. Time lag can be minimized.
[0015]
According to a third aspect of the present invention, in the first or second aspect, the input data is a digital signal.
[0016]
According to a fourth aspect of the present invention, in the first or second aspect of the invention, the input data is an analog signal.
[0017]
According to a fifth aspect of the present invention, in the first aspect of the present invention, the primary buffer, the selection unit, the secondary buffer, and the delay unit are configured as firmware of a microprocessor. That's what I did. The hardware configuration is simplified.
[0018]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, the present invention will be described in detail with reference to the drawings.
FIG. 1 is a configuration diagram showing one embodiment of an input data hold device according to the present invention. The same elements as those in FIG. 2 are denoted by the same reference numerals, and description thereof will be omitted. In FIG. 1, reference numeral 1 denotes a selection unit to which an output of the primary buffer 3, an input value IN2, and a diagnostic value D1 are input. Reference numeral 2 denotes a one-stage secondary buffer to which the output of the selection unit 1 is input and which holds the input value. The output of the secondary buffer 2 is input to the filter 6.
[0019]
Next, the operation of this embodiment will be described. The selection unit 1 switches between the output of the primary buffer 3 and the input value IN2 according to the diagnostic value D1 and outputs the result to the secondary buffer 2. That is, when the diagnostic value D1 is normal, the output of the primary buffer 3 is selected and output, and when the diagnostic value D1 is abnormal, the input value IN2 is selected and output.
[0020]
When the diagnostic value D1 is normal, the configuration is the same as that in the state where the switch 4 is closed in the conventional example of FIG. The output of the primary buffer 3 is input to the secondary buffer 2, and the output of the secondary buffer 2 is input to the filter 6. The output of the filter 6 becomes the input value IN2. Since the secondary buffer 2 is a one-stage buffer, the time lag is minimized and the configuration is not complicated.
[0021]
When the diagnostic value D1 becomes abnormal, the selector 1 outputs the input value IN2 to the secondary buffer 2. That is, the input value IN2 is held regardless of the output value of the primary buffer 3. Since the filter 6 has a time constant T, the input value IN2 is delayed by T from the output of the secondary buffer 2. If the delay amount T is set longer than the transition time from the point B to the point C in FIG. 3 when a short circuit occurs, or from the point A to the point D when a disconnection occurs, the delay time T Therefore, the input data before the abnormality can be accurately held.
[0022]
In this embodiment, the case where the input data is an on / off signal has been described, but other digital signals or analog signals may be used. In short, it is only necessary that the condition of the input data be normal or abnormal.
[0023]
Further, in this embodiment, the buffers 2 and 3 and the selection unit 1 are constituted by individual components, but may be realized by firmware using a microprocessor. That is, the input data may be read by software to determine whether the data is normal or abnormal, and buffered. If the data is normal, the buffered value is output as the input value IN2, and if abnormal, the input value IN2 may be held. .
【The invention's effect】
As is clear from the above description, according to the present invention, the following effects can be expected.
According to the first aspect of the present invention, a primary buffer to which input data is input, a selection unit to which an output of the primary buffer and a diagnostic value of the input data are input, and an output of the selection unit to be input And a delay unit to which the output of the secondary buffer is input. The output of the delay unit is input to the selection unit, and the diagnosis value is normal by the selection unit. Sometimes, the output of the primary buffer is selected, and when the diagnostic value is abnormal, the output of the delay section is selected and output to the secondary buffer.
[0024]
Conventionally, the delay amount of both the secondary buffer 5 and the filter 6 had to be adjusted so that the input data before the abnormality was reliably held. However, in the present invention, only the delay amount of the filter 6 is adjusted. This has the effect that the input data before the abnormality can be reliably held.
Further, since the number of stages of the secondary buffer can be reduced as compared with the conventional example, there is an effect that the hardware configuration is simplified and the time lag of data can be reduced.
[0026]
Furthermore, even in the case of a transient input from normal to abnormal, or vice versa, the input data before the abnormality can be reliably held, and as a result, the sensitivity of the diagnostic value can be reduced.
[0027]
According to the invention described in claim 2, in the invention described in claim 1, the secondary buffer is a one-stage buffer. There is an effect that the time lag can be minimized.
[0028]
According to a third or fourth aspect of the present invention, in the first or second aspect, the input data is a digital signal or an analog signal. There is an effect that a digital signal and an analog signal can be handled with the same configuration.
[0029]
According to the invention described in claim 5, in the invention described in any one of claims 1 to 4, the primary buffer, the selection unit, the secondary buffer, and the delay unit are configured as firmware of a microprocessor. Was configured. Since most of the processing can be performed by software, there is an effect that the hardware configuration is simplified. Another effect is that general-purpose hardware such as a microprocessor and a memory can be used.
[Brief description of the drawings]
FIG. 1 is a configuration diagram showing one embodiment of the present invention.
FIG. 2 is a configuration diagram of a conventional input data hold circuit.
FIG. 3 is a characteristic diagram showing a relationship between input voltage, input current, and input data.
FIG. 4 is a configuration diagram of a conventional input data hold circuit.
[Explanation of symbols]
1 selection unit 2 secondary buffer 3 primary buffers 6, 7 filters D1, D2 diagnostic value IN1 input data IN2 input value

Claims (5)

入力データが入力される１次バッファと、この１次バッファの出力および前記入力データの診断値が入力される選択部と、この選択部の出力が入力される２次バッファと、この２次バッファの出力が入力される遅延部とを有し、この遅延部の出力を前記選択部に入力するようにして、前記選択部は前記診断値が正常であるときに前記１次バッファの出力を選択し、前記診断値が異常であるときに前記遅延部の出力を選択して前記２次バッファに出力するようにしたことを特徴とする入力データホールド装置。A primary buffer to which input data is input, a selection unit to which an output of the primary buffer and a diagnostic value of the input data are input, a secondary buffer to which an output of the selection unit is input, and a secondary buffer And a delay unit to which the output of the primary buffer is input. The output of the delay unit is input to the selection unit, and the selection unit selects the output of the primary buffer when the diagnostic value is normal. An input data hold device wherein the output of the delay section is selected and output to the secondary buffer when the diagnostic value is abnormal. 前記２次バッファは１段のバッファであることを特徴とする請求項１記載の入力データホールド装置。2. The input data hold device according to claim 1, wherein said secondary buffer is a one-stage buffer. 前記入力データはデジタル信号であることを特徴とする請求項１または請求項２に記載の入力データホールド装置。3. The input data hold device according to claim 1, wherein the input data is a digital signal. 前記入力データはアナログ信号であることを特徴とする請求項１または請求項２に記載の入力データホールド装置。3. The input data hold device according to claim 1, wherein the input data is an analog signal. 前記１次バッファ、前記選択部、前記２次バッファおよび前記遅延部はマイクロプロセッサのファームウエアとして構成されることを特徴とする請求項１ないし請求項４いずれかに記載の入力データホールド装置。5. The input data hold device according to claim 1, wherein the primary buffer, the selection unit, the secondary buffer, and the delay unit are configured as firmware of a microprocessor.
JP2002364564A 2002-12-17 2002-12-17 Input data hold device Expired - Fee Related JP4032418B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2002364564A JP4032418B2 (en) 2002-12-17 2002-12-17 Input data hold device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002364564A JP4032418B2 (en) 2002-12-17 2002-12-17 Input data hold device

Publications (2)

Publication Number Publication Date
JP2004199216A true JP2004199216A (en) 2004-07-15
JP4032418B2 JP4032418B2 (en) 2008-01-16

Family

ID=32762348

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002364564A Expired - Fee Related JP4032418B2 (en) 2002-12-17 2002-12-17 Input data hold device

Country Status (1)

Country Link
JP (1) JP4032418B2 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007233573A (en) * 2006-02-28 2007-09-13 Fujitsu Ten Ltd Electronic controller

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007233573A (en) * 2006-02-28 2007-09-13 Fujitsu Ten Ltd Electronic controller
US7903539B2 (en) 2006-02-28 2011-03-08 Fujitsu Ten Limited Electronic control unit
JP4684917B2 (en) * 2006-02-28 2011-05-18 富士通テン株式会社 Electronic control unit

Also Published As

Publication number Publication date
JP4032418B2 (en) 2008-01-16

Similar Documents

Publication Publication Date Title
JP3604323B2 (en) Clock switching circuit
US20080001631A1 (en) Common input/output terminal control circuit
US5467354A (en) Test control circuit for controlling a setting and resetting of a flipflop
US7183831B2 (en) Clock switching circuit
JP2532740B2 (en) Address transition detection circuit
JP3380329B2 (en) Digital data arbitration device
JP2010268139A (en) A/d converter
JP2004199216A (en) Input data hold device
JP2007193431A (en) Bus controller
US8729943B2 (en) Phase interpolating apparatus and method
JP2993621B2 (en) Timing calibration device
JP4908056B2 (en) Semiconductor device and test execution method for semiconductor device
US20020075176A1 (en) Decoder for reducing test time for detecting defective switches in a digital-to-analog converter
JP2001035335A (en) Relay failure detecting device
JP2003331596A (en) Semiconductor memory device, and its data write/read method
JP2007333681A (en) Integrated circuit
JP4381029B2 (en) Storage device and storage control system
US20070061655A1 (en) Path data transmission unit
JP3157662B2 (en) LSI diagnostic control circuit
JPH11312972A (en) Frequency divider circuit and counter circuit
US7205812B1 (en) Hysterisis management for delay line
JPH0923148A (en) Control circuit for simultaneous operation
JPS5816487B2 (en) Multiple selection detection device in computer system
JP2001166013A (en) Integrated circuit corresponding to test of a/d converter
JPS632199A (en) Clock supply circuit

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050208

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070216

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070312

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070509

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070607

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070706

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20070816

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20071001

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20071014

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101102

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101102

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111102

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121102

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121102

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131102

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees