JP2004194287A - 電力増幅器用適応型アクティブ・バイアス補償技術 - Google Patents

Abstract

【課題】 ＴＤＭＡ送信機用電力増幅回路を提供する。
【解決手段】 増幅回路（１０）は、ＦＥＴ増幅器（１４）、ＦＥＴ増幅器（１４）の静止ドレイン電流を感知する電流感知抵抗（２４）、および感知抵抗（２４）の両端に結合されているスイッチ（２６）を含む。データ送信バーストが増幅回路（１０）によって増幅されているとき、スイッチ信号がスイッチ（２６）を閉鎖して、感知抵抗（２４）を迂回させるので、感知抵抗（２４）は電力を消散せず、増幅回路（１０）の効率を低下させることもない。データ送信がデータ・バーストの合間となったとき、スイッチ信号はスイッチ（２６）を開放し、感知抵抗（２４）間に電圧降下を発生させる。この電圧降下を測定して、ＦＥＴ増幅器（１４）の静止ドレイン電流を判定し、ドレイン電流を所望の動作点に維持する。
【選択図】 図１

Description

本発明は、一般的に、増幅器の動作点を常に一定に維持する技術を用いた電力増幅回路に関し、更に特定すれば、電流感知抵抗を用い、増幅回路が静止状態にあるときにこれを電力増幅回路に組み入れて小信号利得を測定し、増幅器の線形性を常に一定に維持するようにした電力増幅回路に関する。

情報を搬送するＲＦ信号を送信する通信システムは、通例では、電力増幅器を用いて送信信号を増幅し、遠方の場所にある受信機が受信し解読できる程の電力を送信信号が有するようにしている。この種のディジタル通信システムは、通例では、非常に複雑でしかも非常に正確な変調波形を有し、正確に割り当てられた無線周波数帯域の割り当て分を最大限利用し、これから最大の収益を得ようとしている。したがって、ディジタル通信システムおよびそれに付随する構成機器の仕様は、通常非常に厳格である。例えば、変動する動作条件および環境において、そしてシステムの寿命が続く限り、正確なスペクトル制御をシステムにおいて維持しなければならない。

電力増幅器は、ディジタル通信システムの中でも最も重要な構成部品の１つである。何故なら、これらは送信信号の線形性、歪みおよびスペクトル制御に直接影響を及ぼすからである。電力増幅器内に非線形性があると、送信するＲＦ信号の信号高調波、相互変調生成物(products)、そしてその他の歪みやスプリアス相当物(counterparts)を招き、他の周波数チャネルに対する干渉信号の原因となる。加えて、電力増幅器は、負荷変動、駆動（ドライブ）、およびデバイスの経年変化等が当該増幅器に影響を及ぼしても、一定の小信号利得（ＳＳＧ：small signal gain）を維持しなければならない。即ち、一般に用いられている側方拡散金属酸化物半導体（ＬＤＭＯＳ：laterally diffused metal oxide semiconductor）トランジスタ増幅器では、増幅器の経年変化や温度変化によって増幅器の静止ドレイン電流(quiescent drain current)が変化すると、ＳＳＧが変動する。

電力増幅器のＳＳＧ性能は、数年にも及び得る送信回路の寿命の間、一定でなければならないので、当技術分野ではＳＳＧが一定であることを確保するために種々の技術が知られている。例えば、増幅器の静止ドレイン電流のドリフトは、動作初期の１０ないし２０時間の間に発生することが殆どであるので、増幅器の静止ドレイン電流を増幅器の所望動作点よりも高い値に設定し、こうして数時間の動作の後静止電流を正常の動作状態に移行させることが当技術分野では知られている。しかしながら、電力増幅回路は、静止電流のドリフトが最大となったときには、当該増幅器の寿命の初期においてその所望の動作点から外れて動作するだけでなく、増幅器の静止電流は、その耐用年数(useful life)の終了まで、所望の動作点を過ぎてドリフトし続けることになる。その結果、初期動作においてだけでなく、増幅器寿命の終了まで最適な性能が得られなくなってしまう。

使用開始時に増幅器の「バーンイン（burn in）」を行い、増幅器の動作点を設定するのに先だって、増幅器の静止ドレイン電流を安定させることも、これまでに知られている。しかしながら、これは大量生産環境においては不経済な代案である。何故なら、多くの増幅器を数時間にわたってバーンインする必要があり、生産コストが大幅に上昇するからである。また、「バーンイン」技術は、増幅器の耐用年数の終了まで、ＳＳＧのドリフトには作用しない。

増幅回路の中には、アクティブ（能動）ＤＣバイアス補償を用いて、増幅器の寿命の間中ＳＳＧを一定に維持するようにしたものがある。例えば、トランジスタ増幅器の出力のドレインまたはコレクタ電源(supply)と直列に、小さい値のセンサ抵抗を組み込んだ電力増幅回路がある。この抵抗は、通例では、増幅回路内のフィードバック・ループ内部にあるカレント（電流）ミラーの一部であり、トランジスタ増幅器のゲート電圧、またはバイポーラを用いる場合にはベース電流を設定し、これによってトランジスタ増幅器の静止ドレイン電流を設定する。代わりに、増幅器は、センサ抵抗間の電圧を測定するアナログ‐ディジタル（Ａ／Ｄ）変換器、およびゲート電圧、したがって、トランジスタ増幅器の静止ドレイン電流を設定するマイクロコントローラを用いることができる。

センサ抵抗の値が小さいために、アクティブＤＣバイアスを用いるこれらの増幅回路は、精度が低いのが通例である。センサ抵抗を大きくすれば精度が改善するが、センサ抵抗において消散される電力のために、動作中の増幅回路の効率が低下する。Ａ／Ｄ変換器およびマイクロコントローラを用いて精巧さを高めた手法の場合、電力増幅器が動作している間に静止ドレイン電流を監視し、測定し、制御するのは難しく、しかもそのコストも高い。いずれにしても、センサ抵抗は、増幅器の最大出力電力を低減させ、それにより増幅器の線形性を低下させてしまう。

本発明の教示によれば、ＴＤＭＡ送信機用電力増幅回路が開示される。この増幅回路は、ＦＥＴ増幅器と、この増幅器の静止ドレイン電流を感知する、抵抗のような電流感知素子とを用いている。また、増幅回路は、電流感知抵抗の両端に結合されたスイッチを含む。このスイッチは、ＴＤＭＡデータ送信バーストが増幅回路によって増幅されているときを特定（識別）するスイッチ信号に応答する。増幅回路によってデータ送信バーストが増幅されている場合、スイッチ信号はスイッチを閉じて、電流感知抵抗を迂回（バイパス）させるので、電流感知抵抗は電力を消散せず、データ送信の間増幅回路の効率や線形性を低下させることもない。データ送信がバーストの合間となったとき、スイッチ信号はスイッチを開き、感知抵抗間に電圧ポテンシャルを供給する。これは、ＦＥＴ増幅器の静止ドレイン電流を示す。感知電圧は、ゲート・サンプルおよびホールド（サンプル／ホールド）回路に印加され、感知電圧は基準電圧と比較される。一実施形態では、感知電圧はサンプル／ホールド回路に印加される前に、そのレベルが変換される。基準電圧と感知電圧との間の差を用いて、ＦＥＴ増幅器のゲート端子に印加されるＤＣバイアス信号を調節し、所望の動作点における増幅器のドレイン電流またはＳＳＧを常に維持する。

本発明のその他の目的、利点および特徴は、添付図面と関連した、以下の説明および特許請求の範囲から明らかになるであろう。

本発明の実施形態に関する以下の説明は、ＭＯＳＦＥＴ増幅器のドレイン端子において選択的に静止ドレイン電流の感知を行う電力増幅回路を対象とするが、実際において単なる一例に過ぎず、本発明あるいはその適用範囲または用法を限定する意図は全くない。

図１は、本発明の一実施形態による電力増幅回路１０の概略ブロック図である。増幅回路１０は、ディジタル通信システム、特に時分割多元接続（ＴＤＭＡ）ディジタル通信システムに付随する送信機に用いることができる。ＴＤＭＡディジタル通信システムでは、ディジタル・データのパケットが、ＴＤＭＡ符号化システムによって決められるバースト単位で送信される。これは、当業者には十分理解されることである。増幅回路１０において、送信機のＴＤＭＡディジタル・ベースバンド回路を、参照番号１２で表す。ＴＤＭＡ回路１２は、送信機がデータを送信しているときを示す信号、および送信機がデータ送信バーストの間の静止状態にあるときを示す信号を、増幅回路１０に供給する。

増幅回路１０は、電力増幅器１４を含み、ＲＦ入力ポート１６に印加されるＲＦ信号を増幅する。このＲＦ信号上には、ディジタル・データが変調されている。増幅されたＲＦ信号は、ＲＦ出力ポート１８に出力され送信される。コンデンサＣ_１、Ｃ_２は、ＤＣ遮断（ブロッキング）コンデンサであり、回路１０内においてＤＣ信号が伝搬しポート１６、１８に進入するのを防止する。コンデンサＣ_３、Ｃ_４は、スイッチング・ノイズを低減するフィルタリング・コンデンサである。この実施形態では、電力増幅器１４は、当業者には周知のＬＤＭＯＳ電界効果トランジスタ（ＦＥＴ）増幅器である。しかしながら、他の実施形態では、増幅器１４は、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）、接合型電界効果トランジスタ（ＪＦＥＴ）、ＧａＡｓＦＥＴのような他のＦＥＴや、バイポーラ・トランジスタとしてもよい。増幅するＲＦ信号は、ＦＥＴ増幅器１４のゲート端子に印加される。すると、ＦＥＴ増幅器１４は、対応して、ＦＥＴ増幅器１４のドレイン端子における電流を変化させ、信号を増幅する。ＦＥＴ増幅器１４のソース端子は、接地に結合されている。インダクタＬ_１、Ｌ_２がＲＦチョーク（ＲＦＣ）として動作し、回路１０のポート１６、１８およびディジタル部分からＲＦ信号を分離するように作用する。

以下に説明するＤＣバイアス電圧が、インダクタＬ_１を介してＦＥＴ増幅器１４のゲート端子に印加される。本発明によれば、増幅回路１０は、データ・バーストが増幅されていないときにのみ、ＦＥＴ増幅器１４のドレイン端子において静止電流を感知するので、前述した従来技術の欠点が生ずることはない。静止電流を測定すると、これを用いて、ＦＥＴ増幅器１４に印加されるＤＣバイアスを調節し、ＤＣバイアスの適応的な選択を行うことによって、ＳＳＧの安定化を常に可能とし、Ｖ_ｇｓのドリフトによる通常の経年変化特性や、温度によるトランジスタのばらつきを効果的に補償する。以下に説明する感知素子は、データ・バーストの合間では迂回されるので、データ送信中にはＤＣ電力分配の損失は発生しない。したがって、最大のＤＣ−ＲＦ効率が実現する。

本発明によれば、電流感知素子２４、ここでは抵抗、を用いて、ＦＥＴ増幅器１４のドレイン電流を示す電圧降下を発生させる。感知素子２４の両端間にスイッチ２６が設けられており、感知素子２４を避けて電流を迂回させる分路として作用する。スイッチ２６は、ここの説明の目的に適していれば、いずれのスイッチでも可能であり、例えば、Ｐ−チャネルＭＯＳＦＥＴ、バイポーラ・トランジスタ、または機械的リレーとすることができる。以下で更に詳しく説明するが、スイッチ２６は、データ・バーストが回路１０によって増幅されている間は閉じており、電流は素子２４を避けて通過するので、感知素子２４間の電圧降下はない。データ・バーストの合間では、スイッチ２６は開いているので、電流は感知素子２４を通過し、感知素子２４間には、ＦＥＴ増幅器１４のドレイン端子における静止電流を示す電圧降下が生ずる。ＴＤＭＡ回路１２からの信号がスイッチ２６を制御するので、スイッチ２６は適正な時点で開放および閉鎖される。

回路１０は、オプションの電圧レベル変換器２８を含む。これは、回路１０が用いるＤＣ電圧電位Ｖｄｄによって必要となる場合がある。レベル変換器２８は、ここに記載する目的に適していれば、いずれの回路でも可能であり、アクティブ・カレント・ミラー回路または抵抗性分圧ネットワーク等とすることができる。レベル変換器２８は、感知素子２４間の電圧と同等の電圧またはこれに比例する電圧を、接地を基準とした電圧レベルに変換する。即ち、感知素子２４がＶｄｄのＤＣ供給入力に直接結合されているので、感知素子２４における電圧は比較的高く、一実施形態では２４ないし２８ボルトとなる場合もある。しかしながら、ＦＥＴ増幅器１４のゲート端子に印加されるＤＣバイアスは、比較的低く、一実施形態では３ないし５ボルトになる場合がある。

レベル変換器２８からのレベル変換した電圧は、ゲート・サンプル／ホールド回路３４に印加される。サンプル／ホールド回路３４は、増幅回路１０の負（ネガティブ）フィードバックによって、電圧基準源３２からの基準電圧に変換電圧をできるだけ近づける。基準電圧は、安定した電源から供給される都合のよいレベルであれば、いずれでも可能であり、一定の静止電流が望ましい場合にはバンドギャップ基準、また温度に対する利得補償が望ましい場合には温度可変電圧を用いることができる。フィードバックによって、感知素子２４を通過する電流を規制し、ＦＥＴ増幅器１４の静止ドレイン電流を設定する。この実施態様では、ＴＤＭＡ回路１２は、更新したバイアス・レベルをＤＡＣに転送するために必要なタイミングも与える。これについては以下に説明する。あるいは、サンプル／ホールド回路３４内部で適正な順序付け(シーケンシング)を実施することも可能である。

レベル変換した電圧および基準電圧は、サンプル／ホールド回路３４内部のコンパレータ（比較器）３０に印加される。比較器３０は、ここに記載する目的に適していれば、いずれの比較器でもよい。比較器３０が出力する論理レベルは、変換電圧と基準電圧との差によって異なり、ディジタル・カウンタ３８に印加される。別の実施形態では、カウンタ２０をディジタル・ポテンショメータと置換することも可能である。

変換電圧が基準電圧よりも高い場合、比較器３０の出力は、ＴＤＭＡ回路１２によってディジタル・カウンタ３８が減数（デクリメント）されるように構成する。変換電圧が基準電圧よりも低い場合、比較器３０の出力は、ＴＤＭＡ回路１２によってカウンタ３８が増数（インクリメント）されるように構成する。これによって、回路３４は、感知素子２４間の変換電圧の基準電圧に対する関係に基づいて、ＦＥＴ増幅器１４のドレイン端子において所望の静止ドレイン電流が得られるまで、ＦＥＴ増幅器１４のゲート端子に印加される電流ＤＣバイアス信号を変化させることができる。

カウンタ３８からのカウント値は、ディジタル‐アナログ（ＤＡＣ）変換器３６に印加され、ＤＡＣ変換器３６は、ディジタル・カウント値を、ＦＥＴ増幅器１４に対する新たな適正なＤＣバイアス電圧を表すアナログ信号に変換する。このアナログ信号によって、ＦＥＴ増幅器１４は所望の静止ドレイン電流またはＳＳＧを発生することが可能となる。カウント値に対する変化は、ＲＦ送信バーストの合間でのみ発生する。送信中の場合、ＴＤＭＡ回路１２は、ＤＡＣ３６がＤＣバイアスを更新するのを禁止する。そうしないと、歪みの原因となる。このように、サンプル／ホールド回路３４の一連の動作では、比較器３０が最初に基準電圧をレベル変換電圧と比較し、次いで、次のクロック・サイクルにおいてカウンタ３８を更新し、次のクロック・サイクルにおいて、ＤＡＣを更新することにより、ＤＡＣ３６は送信バーストの間でＦＥＴ増幅器１４のゲート電圧を更新することが可能となる。

別の実施形態では、サンプル／ホールド回路３４は、例えば、スイッチ・コンデンサ型サンプル／ホールド・デバイスを有するループ・フィルタを用いたアナログ・システムとすることも可能である。

感知素子２４が切り換えられて回路内に組み込まれるのはデータ・バーストの合間だけなので、データ送信の間は損失誘発素子としては作用せず、増幅回路の効率に影響を及ぼすデータ送信の間は、電力を消散しない。静止ドレイン電流は非常に小さいので、ドレイン電流を精度高く表すためには、感知素子２４に大きな抵抗を設け、その両端に大きな電圧降下が得られるようにすることが望ましい。したがって、抵抗性感知素子２４の値は、従来技術において通例用いられている素子よりも大きくすることができる。例えば、公知のシステムでは、通例では６００ないし８００ミリアンペア範囲である静止電流を感知可能とすることと、ピーク電流が通例では６アンペア範囲となり得る送信バーストの合間における過度の電力消散を回避することとの折衷案として、約０．１オーム以下の値が用いられる。本発明の実施態様では、１ないし１０オームというようなはるかに大きい値を容易に用いることができる。抵抗性感知素子２４を比較的大きくすることができるため、感知素子２４間に得られる電圧降下も大きくなり、所望の静止ドレイン電流を供給する精度が向上する。これによって、感知素子２４の回路１０におけるノイズに対する感度が低下する。このように、静止電流のアクティブ電流感知を採用した公知の増幅回路におけるよりも、精度の高いドレイン電流の感知が、増幅回路１０では達成可能である。

以上の説明は、本発明の実施形態の一例を開示し説明したに過ぎない。かかる説明ならびに添付図面および特許請求の範囲から、当業者は、特許請求の範囲に規定されている本発明の精神および範囲から逸脱することなく、種々の変更、修正および変形が可能であることを容易に認めるであろう。

図１は、本発明の一実施形態による、電流感知抵抗を用いた電力増幅回路の概略ブロック図である。

符号の説明

１０ 電力増幅回路
１２ ＴＤＭＡディジタル・ベースバンド回路
１４ 電力増幅器
１６ ＲＦ入力ポート
１８ ＲＦ出力ポート
２４ 電流感知素子
２６ スイッチ
２８ 電圧レベル変換器
３０ 比較器
３２ 電圧基準源
３４ ゲート・サンプル／ホールド回路
３６ ディジタル‐アナログ（ＤＡＣ）変換器
３８ ディジタル・カウンタ

Claims (10)

1. 電力増幅回路であって、
   ゲート端子、ドレイン端子、およびソース端子を含むＦＥＴ増幅器と、
   前記ＦＥＴ増幅器のドレイン端子に結合された電流感知素子であって、前記ＦＥＴ増幅器のドレイン電流を示す測定電圧信号を供給する電流感知素子と、
   前記感知素子の両端に結合され、スイッチ信号に応答するスイッチであって、前記スイッチ信号が、前記ＦＥＴ増幅器によってデータが増幅されているときに前記スイッチを閉じて前記感知素子を迂回させ、前記ＦＥＴ増幅器によってデータが増幅されていないときに前記スイッチを開放して前記静止ドレイン電流を感知するようにした、スイッチと、
   前記感知素子両端間の測定電圧信号および基準電圧信号に応答するサンプルおよびホールド回路であって、前記増幅回路の負フィードバックによって、前記測定電圧信号を基準電圧信号にできるだけ近づけることにより、前記感知素子を通過する電流を規制し、前記ＦＥＴ増幅器の静止ドレイン電流を設定し、更に、前記ＦＥＴ増幅器のゲート端子に印加するＤＣバイアス電圧を発生するサンプルおよびホールド回路と、
   を備えた電力増幅回路。
2. 請求項１記載の電力増幅回路において、前記サンプルおよびホールド回路が、前記測定電圧信号を前記基準電圧信号と比較するディジタル比較器と、前記比較器からの比較信号に応答するディジタル・カウンタであって、前記電圧信号間の差に応じて増数または減数するカウンタと、該カウンタからのカウンタ信号に応答するディジタル‐アナログ変換器であって、前記ＤＣバイアス電圧を供給する、ディジタル‐アナログ変換器と、を含む電力増幅回路。
3. 請求項１記載の電力増幅回路において、前記サンプルおよびホールド回路が、前記測定電圧信号を前記基準電圧信号と比較するディジタル比較器と、前記比較器からの比較信号に応答するディジタル・ポテンショメータであって、前記ＤＣバイアス電圧を供給する、ディジタル・ポテンショメータとを含む電力増幅回路。
4. 請求項１記載の電力増幅回路において、前記サンプルおよびホールド回路がアナログ回路である電力増幅回路。
5. 請求項１記載の電力増幅回路において、前記サンプルおよびホールド回路が、前記スイッチ信号に応答して、前記ＦＥＴ増幅器によってデータが増幅されているときに、当該サンプルおよびホールド回路が前記ＤＣバイアス電圧を変化させるのを禁止する電力増幅回路。
6. 請求項１記載の電力増幅回路であって、更に、電圧レベル変換器を備えており、該電圧レベル変換器が、前記測定電圧信号を、接地を基準とした代用電圧信号に変換する電力増幅回路。
7. 請求項１記載の電力増幅回路において、前記電流感知素子が抵抗である電力増幅回路。
8. 請求項７記載の電力増幅回路において、前記抵抗の値が、１ないし１０オームの範囲である電力増幅回路。
9. 請求項１記載の電力増幅回路において、前記スイッチが、Ｐ−チャネルＭＯＳＦＥＴ、バイポーラ接合型トランジスタ、および機械的リレーから成る群から選択される電力増幅回路。
10. 請求項１記載の電力増幅回路において、該増幅回路をＴＤＭＡ送信機と共に用い、前記スイッチ信号が、前記増幅回路がデータ・バーストの合間で動作しているときを示す電力増幅回路。

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