JP2004192019A - 情報処理装置 - Google Patents
情報処理装置 Download PDFInfo
- Publication number
- JP2004192019A JP2004192019A JP2002342758A JP2002342758A JP2004192019A JP 2004192019 A JP2004192019 A JP 2004192019A JP 2002342758 A JP2002342758 A JP 2002342758A JP 2002342758 A JP2002342758 A JP 2002342758A JP 2004192019 A JP2004192019 A JP 2004192019A
- Authority
- JP
- Japan
- Prior art keywords
- card
- memory
- cpu
- memory card
- storage medium
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Stored Programmes (AREA)
Abstract
【解決手段】情報処理装置のカードコントローラ25は、メモリバスI/F25a,プロトコル変換部25b,カードI/F25dを有する。ブート時においてプロトコル変換部25bは、CPUメモリ空間に含まれるCPUブートベクタアドレスを、カードI/F25dに装着されたメモリカード1のユーザデータエリアの先頭アドレスに割り当て、メモリカード1に応じたアドレス変換とプロトコル生成を行ない、メモリカード1にアクセスする。プロトコル変換部25bは、メモリカード1から所定アドレスのデータを受け取ると、メモリバスI/F25aを介してCPU側に前記受け取ったデータとともにACK応答を行う。
【選択図】 図3
Description
【発明の属する技術分野】
本発明は、情報処理装置、より詳細には、プリンタやMFP等のCPUを有する情報処理装置全般に関する。
【0002】
【従来の技術】
従来のシステムではメモリバスインタフェイスをもつ不揮発性メモリからブートすることが一般的であった。この場合、CPUボードに実装又は着脱可能な記憶媒体のどちらの形態でもよい。ここで、一般的にブートデバイスとして使用されるFLASHROMは高価である。また、ブートデバイスとしてMASKROMを使用する場合は書き換えができないなど実用上不都合があった。プログラムが大容量の場合は特に上記課題が顕著であり、小容量のFLASHROM+安価な大容量の低速デバイス(例えばHDDなど)で構成されることが一般的である。
【0003】
従来、ROMやRAM等に格納されたプログラムを直接実行する構成を有する情報処理装置として、メモリカードが装着されているか否かを判断し、装着されていれば、当該メモリカードの所定領域をマッピングし、識別コードを読み出して、読み出した識別コードに基づいてマッピングすべきファイルの存在するドライブをRAM、ROM、メモリカードのいずれかに決定し、決定されたドライブに格納されたファイルをマッピングするようにしたものが開示されている。
【0004】
【特許文献1】
特開平10−161857公報
【0005】
【発明が解決しようとする課題】
しかしながら、上記特許文献1に記載の発明は、指定ドライブをROM又はメモリカードにしてマッピングしておけばRAMのファイルを自由に上書きできるため、RAMに格納してあるOSや各種デバイスドライバなどを容易にバージョンアップできるようにしたもので、ブート用ROMはシステムに含まれる構成となる。
【0006】
本発明は、上述のごとき実情に鑑みてなされたものであり、メモリカード等の記憶媒体を着脱自在に装着するためのインタフェイス部を有する情報処理装置において、メモリカードなどの低速デバイスから直接ブートすることにより、ブート用ROMを不要可能とし、小型かつ安価な装置を提供すること、を目的としてなされたものである。
【0007】
【課題を解決するための手段】
請求項1の発明は、メモリインタフェイスを持たない記憶媒体を着脱自在に装着するためのインタフェイス部と、該インタフェイス部に装着された記憶媒体のデータをCPUメモリ空間に直接マッピングするマッピング手段とを有し、該マッピング手段により前記記憶媒体から直接起動できるようにしたことを特徴としたものである。
【0008】
請求項2の発明は、請求項1の発明において、前記マッピング手段は、前記CPUメモリ空間に含まれるCPUブートベクタアドレスを、前記記憶媒体のユーザデータエリアの領域に割り当てることを特徴としたものである。
【0009】
請求項3の発明は、請求項1または2の発明において、前記記憶媒体がFATシステムを構築していることを特徴としたものである。
【0010】
請求項4の発明は、請求項1ないし3のいずれか1の発明において、前記記憶媒体にメモリカードを用いることを特徴としたものである。
【0011】
【発明の実施の形態】
図1は、本発明の一実施形態に係るハードウェアのシステム構成例を示す図で、図中、1はメモリカード、2は情報処理装置、3はパーソナルコンピュータ(以下、PCという)である。図1において点線枠内は本発明のシステム構成例について示したものである。メモリカード1は情報処理装置2のインタフェイス部に対して着脱自在であり、情報処理装置2に実装される。また、PC3が有するカードスロットにも実装可能であり、もちろんアクセス可能である。また、メモリカード1には、例えばSD(Secure Digital)メモリカード、メモリスティックなどの小型の記憶媒体を好適に用いることができる。尚、本発明は、約16〜64MB程度のメモリ容量を有する情報処理装置に対して好適に用いることができる。
【0012】
次に、本発明に係るハードウェアの構成例について説明する。
図2は、本発明における情報処理装置2のコントローラの構成例を説明するためのブロック図で、図中、20は情報処理装置2のコントローラで、該コントローラ20は、CPU21,揮発性ワークメモリ(RAM)22,ASIC23,I/Oブロック24,カードコントローラ25,カードソケット26を有している。コントローラ20は、CPU21と、メモリ制御や外部I/O制御などの機能を集約したASIC23と、読み書き可能な揮発性ワークメモリ22と、カードコントローラ25とから構成される。尚、点線部で表されたROM27は、従来システムで必要であったブート用のメモリであるが、本発明では直接メモリカード1からブートできるため実装されない。但し、情報処理装置2のシステムにROM27を実装した形態としてもよいことは言うまでもない。
【0013】
図3は、図2に示したカードコントローラ25の構成例を説明するためのブロック図で、カードコントローラ25は、メモリバスインタフェイス25a,プロトコル変換部25b,自動初期化ルーチン25c,カードインタフェイス25dを有している。カードコントローラ25は、メモリバスインタフェイス25aからメモリカード1のカードインタフェイス25dへの変換およびプロトコルの生成を行なうブロックである。メモリバスインタフェイス25aはリクエスト信号、メモリアドレス、データ、Read/Write信号そしてACK信号でインタフェイスされ、プロトコル変換部25bではこれらの信号をデコードし、アドレスの変換(例えば、CPU addr:BFC0000→Card addr:800など)や、プロトコルを生成し(例えば、リードコマンドやアクセスタイプの指定など)、メモリカード1とのインタフェイスを行なう。プロトコル変換部25bには自動初期化ルーチン25cがあり、ダミークロック出力、ステータスの取得、カードレジスタの初期化などの手順が設定されており、パワーオンリセットの際、自動的にカード初期化が行なわれる。
【0014】
カードインタフェイス25dの実施形態としては、メモリカード専用のカードスロットを情報処理装置2に内蔵した形態や、各種ポートを介してメモリカード用スロットを有するカードアダプタを情報処理装置2に外部接続する形態などをとることができる。
【0015】
本発明によると、メモリインタフェイスを持たない着脱可能な記憶媒体からシステムを直接ブートできるため、ブート用ROMが不要可能となり、安価で小型のシステムを構成することができる。また、記憶媒体を汎用規格部品とすることで入手性が向上するとともにパソコンなどの異機種との共有も可能となる。
【0016】
図4は、メモリカード1のメモリマップの一例を説明するための図である。本例において、メモリカード1のフォーマットはFATシステムとなっている。従ってプログラムを格納する場合、フォーマットの仕様に従ってユーザデータエリアの先頭番地から格納される。この場合、FATシステムを維持するには図4に示す通り、CPU Boot vector Address(CPUブートベクタアドレス)を、Card User Start Address(あるいはStart Address+Offset)に割り当てる必要がある。これは、例えばアドレスの変換処理において、CPUアドレス:BFC00000(H)をカードアドレスの先頭アドレスである800(H)に変換するようにしてもよく、また、カードアドレスの先頭に限らず、オフセットとして、例えば200(H)をとってBFC00000(H)→1000(H)としてもよい。このオフセットは任意に設定することができる。このCPUアドレスからカードアドレスへの変換処理はプロトコル変換部25bでハード的に行なわれる。このように、CPUブートベクタアドレスをFATシステムのユーザエリアに置くことによってFATシステムを維持することができる。
【0017】
本発明によると、記憶媒体がブートROMであるにもかかわらずFATシステムに対応しているので、パソコンなどFATシステムに対応している異機種においても記憶媒体のアクセスが可能となる。
【0018】
図5は、図3に示したカードコントローラ25の動作フローを説明するためのフロー図である。まず、PowerON後、所定の時間経過後にCPUリセット解除に先立ってカードコントローラ25のリセットが解除され(ステップS1)、自動的にCardの初期化が行なわれる(ステップS2)。ここで、本フロー図において詳細は省略しているが、カード初期化のためのダミークロック出力、ステータスの取得、カードレジスタの初期化などが手順どおり行なわれる。その後、CPUリセットが解除されると(ステップS3)、CPU21は、ブートベクタ(本例ではアドレスBFC0000)のデータを読み出す。プロトコル変換部25bではリクエスト(Read又はWrite)を受け付けたかどうか判断し(ステップS4)、受け付けたリクエストがリード(Read)であれば、CPUアドレス(Addr=BFC00000)を受け付けて(ステップS5)、リードコマンドを発行する(ステップS6)。
【0019】
次に、プロトコル変換部25bは、CPUアドレス(Addr=BFC00000)を、カードアドレス(Addr=800)に変換し(ステップS7)、カードに応じたアドレス変換とプロトコル生成を行った後に、カードにアクセスする。プロトコル変換部25bは、所定のアドレスのデータ(CData=5555)を受け取ると(ステップS8)、CPU側に受け取ったデータ(DATA=5555)とともにACK応答を行なう(ステップS9)。
【0020】
また、上記ステップS4において受け付けたリクエストがライト(Write)の場合は、基本的に上記リードの場合と同様のフローであるが、ライトデータを受けた時点でACK応答を行う。すなわち、CPUアドレス(Addr=BFC01000)を受け付けて(ステップS10)、この時点でACK応答を行ない(ステップS11)、ライトコマンドを発行する(ステップS12)。
【0021】
次に、プロトコル変換部25bは、CPUアドレス(Addr=BFC01000)を、カード(ライト)アドレス(Addr=1800)に変換し(ステップS13)、カードに応じたアドレス変換とプロトコル生成を行った後に、カードにアクセスする。プロトコル変換部25bは、ライトデータとしてCData=AAAAを書き込む(ステップS14)。尚、上記ステップS4において、リクエストがない場合(NOの場合)、ステップS4においてリクエスト待ち状態に移行する。
【0022】
【発明の効果】
本発明によると、メモリカード等の記憶媒体を着脱自在に装着するためのインタフェイス部を有する情報処理システムにおいて、メモリカードなどの低速デバイスから直接ブートすることにより、ブート用ROMを不要可能とし、小型かつ安価なシステムを提供することができる。
【図面の簡単な説明】
【図1】本発明の一実施形態に係るハードウェアのシステム構成例を示す図である。
【図2】本発明における情報処理装置のコントローラの構成例を説明するためのブロック図である。
【図3】図2に示したカードコントローラの構成例を説明するためのブロック図である。
【図4】メモリカードのメモリマップの一例を説明するための図である。
【図5】図3に示したカードコントローラの動作フローを説明するためのフロー図である。
【符号の説明】
1…メモリカード、2…情報処理装置、3…パーソナルコンピュータ、20…コントローラ、21…CPU、22…揮発性ワークメモリ、23…ASIC、24…I/Oブロック、25…カードコントローラ、25a…メモリバスインタフェイス、25b…プロトコル変換部、25c…自動初期化ルーチン、25d…カードインタフェイス、26…カードソケット、27…ROM。
Claims (4)
- メモリインタフェイスを持たない記憶媒体を着脱自在に装着するためのインタフェイス部と、該インタフェイス部に装着された記憶媒体のデータをCPUメモリ空間に直接マッピングするマッピング手段とを有し、該マッピング手段により前記記憶媒体から直接起動できるようにしたことを特徴とする情報処理装置。
- 請求項1に記載の情報処理装置において、前記マッピング手段は、前記CPUメモリ空間に含まれるCPUブートベクタアドレスを、前記記憶媒体のユーザデータエリアの領域に割り当てることを特徴とする情報処理装置。
- 請求項1または2に記載の情報処理装置において、前記記憶媒体がFATシステムを構築していることを特徴とする情報処理装置。
- 請求項1ないし3のいずれか1に記載の情報処理装置において、前記記憶媒体にメモリカードを用いることを特徴とする情報処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002342758A JP4073301B2 (ja) | 2002-10-15 | 2002-11-26 | 情報処理装置 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002300060 | 2002-10-15 | ||
JP2002342758A JP4073301B2 (ja) | 2002-10-15 | 2002-11-26 | 情報処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004192019A true JP2004192019A (ja) | 2004-07-08 |
JP4073301B2 JP4073301B2 (ja) | 2008-04-09 |
Family
ID=32774353
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002342758A Expired - Fee Related JP4073301B2 (ja) | 2002-10-15 | 2002-11-26 | 情報処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4073301B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8683213B2 (en) | 2007-10-26 | 2014-03-25 | Qualcomm Incorporated | Progressive boot for a wireless device |
JP2014220011A (ja) * | 2006-01-17 | 2014-11-20 | メモリー テクノロジーズ リミティド ライアビリティ カンパニー | Mmc/sdデバイスからホストデバイスをブートする方法,mmc/sdデバイスからブート可能なホストデバイス及びホストデバイスをブートできるmmc/sdデバイス |
-
2002
- 2002-11-26 JP JP2002342758A patent/JP4073301B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014220011A (ja) * | 2006-01-17 | 2014-11-20 | メモリー テクノロジーズ リミティド ライアビリティ カンパニー | Mmc/sdデバイスからホストデバイスをブートする方法,mmc/sdデバイスからブート可能なホストデバイス及びホストデバイスをブートできるmmc/sdデバイス |
US8683213B2 (en) | 2007-10-26 | 2014-03-25 | Qualcomm Incorporated | Progressive boot for a wireless device |
Also Published As
Publication number | Publication date |
---|---|
JP4073301B2 (ja) | 2008-04-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5978862A (en) | PCMCIA card dynamically configured in first mode to program FPGA controlling application specific circuit and in second mode to operate as an I/O device | |
JP4327363B2 (ja) | 周辺リソース構成のためのacpiソース言語の自動生成 | |
JP4361073B2 (ja) | 画像処理装置とその制御方法 | |
JP2835184B2 (ja) | 情報処理装置、デバイス制御方法、およびicカード | |
KR20010006749A (ko) | 설치된 모든 대용량 저장 장치들의 리부트/파워 온리컨피그레이션을 최종 사용한 컨피그레이션과 동일하게하도록 각각의 대용량 저장 장치의 비휘발성 메모리에시스템 레벨 대용량 저장 컨피그레이션 데이터를 저장하는장치 및 방법 | |
JP3947526B2 (ja) | コンピュータシステムおよびインターフェースカード | |
JP3519954B2 (ja) | チップイネーブル信号生成回路及びメモリ装置 | |
JP2004133881A (ja) | カード型メモリのインターフェイス回路、その回路を搭載したasic、およびそのasicを搭載した画像形成装置 | |
US7139908B2 (en) | Information processing apparatus and memory update method in the apparatus | |
JP3964142B2 (ja) | エミュレート装置及び部品、情報処理装置、エミュレーション方法、記録媒体、プログラム | |
JP2003248797A (ja) | メディア媒体用インタフェースカード | |
JP2004192019A (ja) | 情報処理装置 | |
JP4036747B2 (ja) | 情報処理装置 | |
US7424580B2 (en) | Data transfer control device, electronic instrument, program and method of fabricating electronic instrument | |
JP2002366501A (ja) | 周辺デバイス、コンピュータシステム、及びインストーラプログラム | |
JP2004094493A (ja) | 記憶媒体処理装置およびその制御方法 | |
JP2003186582A (ja) | メモリカードコントローラ及びメモリカードコントロール方法 | |
JP4890681B2 (ja) | 画像処理装置 | |
US10768846B2 (en) | Information processing apparatus and control method of information processing apparatus | |
JP2006059201A (ja) | データ転送システム及びインターフェイス | |
JP4409360B2 (ja) | エミュレート装置及び部品、エミュレーション方法、記録媒体、プログラム | |
JP2002259148A (ja) | プログラマブルromのデータ書換方法およびデータ書換装置 | |
US20050172048A1 (en) | Method for transmitting data via a data bus | |
EP1811367A2 (en) | USB device and method of controlling storage medium included in the same | |
JP2004102405A (ja) | メモリカードコントローラ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050317 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070608 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070626 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070822 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070918 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071115 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080122 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080122 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110201 Year of fee payment: 3 |
|
R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120201 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130201 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130201 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140201 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |