JP2004187342A - パワーモジュール、半導体集積回路装置およびその提供方法 - Google Patents
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Abstract
【課題】ドライバの入力波形と出力波形とのパルス幅を任意に調整し、電源トランスの偏磁現象などを防止する。
【解決手段】パワーIC1には、遅延時間調整部4,5が設けられている。遅延時間調整部4,5には、抵抗値の異なる複数の抵抗R,Ra、およびバイパス配線BH,BHaがそれぞれ設けられている。使用する回路条件にあった抵抗値を予めシミュレーションなどによって求め、ドライバ3の入力電圧と出力電圧とのパルス幅がほぼ一致するように抵抗R,Raを設定する。これにより、絶縁タイプのDC−DCコンバータにおいて電源トランスの偏磁を防止する。また、非絶縁タイプのDC−DCコンバータでは、電源トランスの偏磁は発生しないので、バイパス配線BH,BHaのみを接続する。
【選択図】 図1
【解決手段】パワーIC1には、遅延時間調整部4,5が設けられている。遅延時間調整部4,5には、抵抗値の異なる複数の抵抗R,Ra、およびバイパス配線BH,BHaがそれぞれ設けられている。使用する回路条件にあった抵抗値を予めシミュレーションなどによって求め、ドライバ3の入力電圧と出力電圧とのパルス幅がほぼ一致するように抵抗R,Raを設定する。これにより、絶縁タイプのDC−DCコンバータにおいて電源トランスの偏磁を防止する。また、非絶縁タイプのDC−DCコンバータでは、電源トランスの偏磁は発生しないので、バイパス配線BH,BHaのみを接続する。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、電源回路などに用いられるスイッチング用IC(IntegralCircuit)に関し、特に、DC−DCコンバータによる電源生成効率の向上に適用して有効な技術に関するものである。
【0002】
【従来の技術】
近年、電源回路などの小型化、高速負荷応答を達成するため、電源に使用されるパワーMOSFET(Metal Oxide SemiconductorField Effect Transistor)の高周波数化が進んでいる。
【0003】
たとえば、電源トランスを用いた絶縁タイプのDC−DCコンバータでは、トランスの1次側巻き線に電源を供給するスイッチング素子として、2つのパワーMOSFETが用いられる。
【0004】
このような高周波駆動のパワーMOSFETでは、パワーMOSFETと該パワーMOSFETを駆動するドライバとを1チップ化することによって配線インダクタンスを低減し、高周波数化による損失、およびノイズの増加などを低減している(たとえば、特許文献1)。
【0005】
【特許文献1】
特開平7−58615号公報
【0006】
【発明が解決しようとする課題】
ところが、上記のようなドライバ内蔵のパワーMOSFETでは、次のような問題点があることが本発明者により見い出された。
【0007】
たとえば、絶縁タイプのDC−DCコンバータにおいては、各々のドライバが有する遅延時間によって出力波形のパルス幅が異なってしまうことがある。その場合、2つのパワーMOSFETのON時間が異なってしまい、電源トランスが偏磁現象を起こして鉄損が増加し、電圧生成の効率が大幅に低下してしまうという問題がある。
【0008】
本発明の目的は、ドライバの入力波形と出力波形とのパルス幅を任意に調整することのできるパワーモジュール、半導体集積回路装置およびその提供方法を提供することにある。
【0009】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0010】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
1.パワートランジスタと、該パワートランジスタを駆動するドライバとを有したパワーモジュールであって、ドライバは、該ドライバの信号の立ち上がり/立ち下がり時間を調整する信号遅延調整部を設けたものである。
【0011】
また、本願のその他の発明の概要を簡単に示す。
2.半導体集積回路装置であって、パワートランジスタと、該パワートランジスタを駆動するドライバと、該ドライバの信号の立ち上がり/立ち下がり時間を調整する信号遅延調整部とを1つの半導体チップに形成したものである。
3.パワーモジュールの提供方法であって、パワートランジスタが形成された第1の半導体チップと、パワートランジスタを駆動するドライバ、および該ドライバの信号の立ち上がり/立ち下がり時間を調整する信号遅延調整部が形成された第2の半導体チップとが備えられ、ドライバは、電源電圧と基準電圧との間に直列接続されたインバータ構成の第1、および第2のトランジスタよりなり、信号遅延調整部は、第1のトランジスタの信号の立ち上がり/立ち下がり時間を調整する2つ以上の第1の調整用抵抗と、第1のトランジスタの信号の立ち上がり/立ち下がり時間を調整する2つ以上の第2の調整用抵抗と、第1、ならびに第2の抵抗バイパス配線とよりなるパワーモジュールを準備し、該パワーモジュールを絶縁タイプのDC−DCコンバータに使用する際には、第2の半導体チップに形成された2つ以上の第1、および第2の調整用抵抗から、任意の第1、および第2の調整用抵抗をそれぞれ選択し、選択した第1の調整用抵抗を電源電圧と第1のトランジスタの一方の接続部との間に接続し、選択した第2の調整用抵抗を前記第2のトランジスタの他方の接続部と基準電位との間に接続し、パワーモジュールを非絶縁タイプのDC−DCコンバータに使用する際には、第2の半導体チップに形成された第1の抵抗バイパス配線を電源電圧と前記第1のトランジスタの一方の接続部との間に接続し、第2の抵抗バイパス配線を第2のトランジスタの他方の接続部と基準電位との間に接続することにより、第2の半導体チップを2つの用途に応じて用いるものである。
4.半導体集積回路装置の提供方法であって、パワートランジスタと、電源電圧と基準電圧との間に直列接続されたインバータ構成の第1、および第2のトランジスタよりなり、パワートランジスタを駆動するドライバと、第1のトランジスタの信号の立ち上がり/立ち下がり時間を調整する2つ以上の第1の調整用抵抗と、第2のトランジスタの信号の立ち上がり/立ち下がり時間を調整する2つ以上の第2の調整用抵抗と、第1、ならびに第2の抵抗バイパス配線と備え、ドライバの信号の立ち上がり/立ち下がり時間を調整する信号遅延調整部とが形成された半導体チップを準備し、絶縁タイプのDC−DCコンバータに使用する際には、2つ以上の第1、および第2の調整用抵抗から、任意の第1、および第2の調整用抵抗をそれぞれ選択し、選択した第1の調整用抵抗を電源電圧と第1のトランジスタの一方の接続部との間に接続し、選択した第2の調整用抵抗を第2のトランジスタの他方の接続部と基準電位との間に接続し、非絶縁タイプのDC−DCコンバータに使用する際には、第1の抵抗バイパス配線を電源電圧と第1のトランジスタの一方の接続部との間に接続し、選択した第2の抵抗バイパス配線を第2のトランジスタの他方の接続部と基準電位との間に接続することにより、半導体チップを2つの用途に応じて用いるものである。
【0012】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【0013】
図1は、本発明の一実施の形態によるパワーICの回路構成の説明図、図2は、図1のパワーICにおけるデバイスの断面図、図3は、図1のパワーICにおけるチップレイアウトの一例を示す説明図、図4は、図1のパワーICにおいて抵抗値を求める際のシミュレーション回路の一例を示した回路図、図5は、図4のシミュレーション回路における負荷電流10A時のドライバの入力電圧、および出力電圧の関係を示した図、図6は、図4のシミュレーション回路における負荷電流1.3A時のドライバの入力電圧、および出力電圧の関係を示した図、図7は、図1のパワーICを用いて絶縁タイプのDC−DCコンバータ回路を構成した際の一例を示す回路図、図8は、図7のDC−DCコンバータ回路における電源トランスのB−H曲線の説明図、図9は、図1のパワーICにおける抵抗値が適切でない場合のドライバの出力信号の一例を示すタイムチャート、図10は、図7のDC−DCコンバータ回路の電源トランスに偏磁現象が現れた際のB−H曲線の説明図、図11は、図1のパワーICを用いて非絶縁タイプのDC−DCコンバータ回路を構成した際の一例を示す回路図である。
【0014】
本実施の形態において、パワーIC(半導体集積回路装置)1は、たとえば、ハーフブリッジDC−DCコンバータなどの電源回路のスイッチング素子として用いられる。パワーIC1は、図1に示すように、トランジスタ(パワートランジスタ)2、ドライバ3、ならびに遅延時間調整部(信号遅延調整部)4,5からなる。
【0015】
トランジスタ2は、たとえばパワーMOSFETなどからなる大電流駆動用のトランジスタである。ドライバ3は、外部入力された制御信号(PWM信号)に基づいてトランジスタ2を駆動するドライバである。
【0016】
ドライバ3は、PチャネルMOSのトランジスタ(第1のトランジスタ)T1とNチャネルMOSのトランジスタ(第2のトランジスタ)T2とが直列接続されたCMOS構成となっている。遅延時間調整部4,5は、トランジスタT1,T2の動作遅延時間をそれぞれ任意に調整する。
【0017】
トランジスタT1の一方の接続部には遅延時間調整部4が接続されている。トランジスタT2の他方の接続部には、遅延時間調整部5が接続されている。
【0018】
遅延時間調整部4は、抵抗値の異なる複数の抵抗(第1の調整用抵抗)R、および該複数の抵抗Rが切断された際のバイパス用のバイパス配線(第1の抵抗バイパス配線)BHから構成されている。この遅延時間調整部4は、複数の抵抗Rのうち、選択されたある抵抗Rだけが導通状態となっており、他の抵抗R、ならびにバイパス配線BHは非導通状態となっている。
【0019】
また、すべての抵抗Rが選択されない場合には、バイパス配線BHだけが導通状態となっており、すべての抵抗Rは非導通状態となっている。
【0020】
遅延時間調整部5も同様に、抵抗値の異なる複数の抵抗(第2の調整用抵抗)Ra、および該複数の抵抗Raが切断された際のバイパス用のバイパス配線(第2の抵抗バイパス配線)BHaから構成されている。
【0021】
この遅延時間調整部5は、複数の抵抗Raのうち、選択されたある抵抗Raだけが導通状態となっており、他の抵抗Ra、ならびにバイパス配線BHaは非導通状態となっている。すべての抵抗Raが選択されない場合には、バイパス配線BHaだけが導通状態となっており、すべての抵抗Raは非導通状態となる。
【0022】
抵抗R,Raは、トランジスタT1,T2の遅延時間を調整する抵抗であり、ドライバ3の入力波形と出力波形とのパルス幅を合わせるように調整する。
【0023】
本実施の形態では、遅延時間調整部4,5にたとえば、3つの抵抗R,Raをそれぞれ備えるものとするが、これら抵抗R,Raの数に制限はなく、たとえば、1つまたは2つあるいは、4つ以上であってもよい。これら抵抗R,Raは、たとえば、約0.5Ω(または約0.2Ω)毎に抵抗値が増加するように設定されている。
【0024】
トランジスタT1,T2のゲートには、PWM信号が入力されるように接続されている。遅延時間調整部4の導通状態となっている抵抗Rの一方の接続部には、電源電圧VDDが接続されており、該抵抗Rの他方の接続部には、トランジスタT1の一方の接続部が接続されている。
【0025】
トランジスタT2の他方の接続部には、遅延時間調整部5の導通状態となっている抵抗Raの一方の接続部が接続されており、該抵抗Raの他方の接続部には、トランジスタ2の他方の接続部(ソース、基準電位)が接続されている。
【0026】
トランジスタ2のゲートには、トランジスタT1,T2の接続部、すなわちドライバ3の信号出力部が接続されている。トランジスタ2の一方の接続部(ドレイン)、ならびに他方の接続部は外部接続端子となる。
【0027】
図2は、パワーIC1における各デバイスの断面図を示す。
【0028】
図2においては、左側から右側にかけて、遅延時間調整部4の抵抗R、ドライバ3のトランジスタT1,T2、遅延時間調整部5の抵抗Ra、ならびにトランジスタ2のデバイス断面をそれぞれ示している。
【0029】
遅延時間調整部4の抵抗Rは拡散抵抗であり、遅延時間調整部5の抵抗Raはポリシリコン抵抗の例を示している。これら抵抗R,Raは、前記した拡散抵抗やポリシリコン抵抗などの他にコンタクト抵抗などの一般的なプロセスで用いられる抵抗を用いればよい。
【0030】
また、トランジスタ2は、ドライバ3を内蔵するので横型パワーMOSFETが望ましいが、縦型のパワーMOSFETであってもよい。
【0031】
ドライバ3のトランジスタT1,T2はCMOS構成の一般的なドライバとして用いられる構造であるが、これに限定されるものではなく、たとえばバイポーラトランジスタなどで構成してもよい。
【0032】
図3は、図1のパワーIC1のデバイスにおけるチップレイアウトの一例を示す説明図である。
【0033】
図3において、半導体チップCHの上方の周辺部には、電極部PD1〜PD3が設けられている。半導体チップCHの下方の周辺部には、電極部PD4が設けられている。
【0034】
電極部PD1には、トランジスタT1,T2のゲートがそれぞれ接続されており、外部ピンを介してPWM信号が入力される。電極部PD2には、遅延時間調整部4の抵抗R、およびバイパス配線BHが接続されており、外部ピンを介して電源電圧VDDが供給される。
【0035】
電極部PD3には、トランジスタ2の一方の接続部(ドレイン)が接続されている。電極部PD2には、遅延時間調整部5の抵抗Ra、バイパス配線BHa、ならびにトランジスタ2の他方の接続部(ソース)がそれぞれ接続されている。
【0036】
また、半導体チップCHの左側、上方から下方にかけては、遅延時間調整部4、ドライバ3のトランジスタT1,T2、遅延時間調整部5がそれぞれレイアウトされており、該半導体チップCHの右側にはトランジスタ2がレイアウトされている。
【0037】
遅延時間調整部4においては、任意の1つの抵抗Rだけが、電極部PD2とトランジスタT1の一方の接続部に接続されており、その他の抵抗R、およびバイパス配線BHは切断されている。
【0038】
遅延時間調整部5においても同様に、任意の1つの抵抗Raだけが、電極部PD2とトランジスタT1の一方の接続部に接続されており、その他の抵抗Ra、およびバイパス配線BHaは切断されている。
【0039】
これら抵抗R,Raの切断は、たとえば、電極部PD2,PD4と各抵抗とを接続するアルミニウム配線などをレーザカッタなどにより切断する。バイパス配線BH,BHaは、該バイパス配線BH,BHaそれ自体をレーザカッタなどにより切断する。
【0040】
遅延時間調整部4,5の抵抗R,Raは、使用する回路条件にあった抵抗値を予めシミュレーションなどによって求める。
【0041】
図4は、抵抗R,Raの抵抗値を求める際のシミュレーション回路の一例を示した回路図である。図示するように、トランジスタT1,T2のゲートにはあるパルス信号の入力信号Vinを入力し、トランジスタ2には負荷抵抗RLを介して約10V程度の負荷電圧VDSが接続されている。
【0042】
この場合、トランジスタ2に流れる負荷電流が10Aの時に、トランジスタT1,T2のON/OFFの遅延時間をほぼ同じ程度に合わせるように抵抗値を設定すると、トランジスタT1の一方の接続部に接続される抵抗値は1.0Ω程度であり、トランジスタT2の他方の接続部に接続される抵抗値は0.5Ω程度であった。
【0043】
図5は、負荷電流10A時において、トランジスタT1,T2にそれぞれ1.0Ω程度、0.5Ω程度の抵抗を接続した際のドライバ3の入力電圧Vin、および出力電圧VGSの関係を示した図である。図示するように、この回路条件においては、入力電圧Vinと出力電圧VGSとのパルス幅はほぼ一致している。
【0044】
よって、遅延時間調整部4では抵抗値が1.0Ω程度の抵抗Rを残し、その他の抵抗Rが接続されているアルミニウム配線、およびバイパス配線BHを前記したレーザカッタなどにより切断する。
【0045】
同様に、遅延時間調整部5においては抵抗値が0.5Ω程度の抵抗Raを残し、その他の抵抗Raを接続しているアルミニウム配線、ならびにバイパス配線BHaをレーザカッタなどにより切断する。
【0046】
その後、半導体チップCHの電極部PD1〜PD4と外部ピンとがボンディングワイヤなどによって接続され、封止樹脂などによってパッケージが形成されてパワーIC1が完成する。
【0047】
また、図6は、図4のシミュレーション回路において、負荷電流を1.3A程度にした際のドライバ3の入力電圧Vin、および出力電圧VGSの関係を示した図である。
【0048】
図6に示すように、負荷電流が1.3A程度の場合には、R,Raの抵抗値が同じであると、トランジスタT1,T2のON/OFFの遅延時間に差が出ていることが確認される。
【0049】
よって、抵抗R,Raは、使用する回路条件にあった抵抗値を選択し、トランジスタT1,T2のON/OFFの遅延時間を調整することになる。
【0050】
図7は、パワーIC1を用いてハーフブリッジ形のDC−DCコンバータ回路6を構成した際の一例を示す回路図である。ここでは、ハーフブリッジ形のDC−DCコンバータ回路6の回路構成について記載するが、パワーIC1を用いる電源回路はこれに限定されるものではなく、たとえば、フルブリッジ形のDC−DCコンバータ回路などであってもよい。
【0051】
DC−DCコンバータ回路6は、2つのパワーIC1、コンデンサ7〜10、電源トランス11、トランジスタ12,13、およびコイル14から構成されている。
【0052】
入力電圧Vin間には、コンデンサ7,8、および2つのパワーIC1のトランジスタ2がそれぞれ直列接続された構成になっている。コンデンサ7,8の接続部には、コンデンサ9の一方の接続部が接続されており、該コンデンサ9の他方の接続部には、電源トランス11の他方の一次側巻き線が接続されている。
【0053】
2つのパワーIC1の接続部には、電源トランス11の一方の一次側巻き線が接続されている。電源トランス11の一方の2次側巻き線には、スイッチング用のトランジスタ12の一方の接続部が接続されており、該電源トランス11の他方の2次側巻き線には、スイッチング用のトランジスタ13の一方の接続部が接続されている。
【0054】
トランジスタ12の他方の接続部には、トランジスタ13の他方の接続部、ならびにコイル14の一方の接続部がそれぞれ接続されている。そして、電源トランス11の2次側巻き線の中間タップ、およびコイル14の他方の接続部が、DC−DCコンバータ回路6の電圧出力部となり、出力電圧Voutが出力される。この出力電圧Vout間には、コンデンサ10が接続されている。
【0055】
ここで、DC−DCコンバータ回路6の動作について説明する。
【0056】
まず、入力電圧Vinは、コンデンサ7,8により、入力電圧Vin/2に分圧される。そして、1次側の2つのトランジスタ2が交互にON/OFFし、電源トランス11の1次巻き線側に電流i1,i2が流れる。
【0057】
電源トランス11によって電圧変換された該電源トランス11の2次巻き線側の電流i3,i4は、コイル14、およびコンデンサ10により平滑され、出力電圧Voutを出力する。また、出力電圧Voutは、2つのトランジスタ2のオンデューティにより制御される。
【0058】
よって、前述したシミュレーション回路(図4)のように抵抗R,Raの抵抗値を調整し、トランジスタT1,T2のON/OFFの遅延時間をほぼ同じ程度に合わせることにより、2つのトランジスタ2から出力されるパルス幅をほぼ一定にすることができるので電流i1,i2が略均一となり、図8に示すように、正常なB(磁束密度)−H(磁化力)曲線を得ることができる。
【0059】
しかし、抵抗R,Raがなかったり、最適な抵抗値が設定されていない場合には、図9に示すように、2つのパワーIC1のドライバ3の遅延時間がそれぞれずれることにより2つのトランジスタ2のON時間が異なってしまい、図10に示すように、B−H曲線が変化し、電源トランス11が偏磁状態となり、電源生成の効率を大幅に悪化させることになる。
【0060】
ここで、パワーIC1を非絶縁タイプのDC−DCコンバータ回路15に用いた場合について説明する。
【0061】
DC−DCコンバータ回路15は、図11に示すように、2つのパワーIC1、コイル16、およびコンデンサ17から構成されている。2つのパワーIC1のトランジスタ2は、入力電圧Vin間に直列接続されている。
【0062】
それらトランジスタ2の接続部には、コイル16の一方の接続部は接続されており、該コイル16他方の接続部がDC−DCコンバータ回路6の電圧出力部となり、出力電圧Voutが出力される。コンデンサ17は、出力電圧Vout間に接続されている。
【0063】
このような非接触タイプのDC−DCコンバータ回路15では、電源トランスを持たないので、偏磁による電源生成効率の低下は発生しないので、ドライバ3の遅延時間の調整を行わなくてもよいことになる。
【0064】
よって、この場合には、2つのパワーIC1におけるすべての抵抗R,Ra(図3)のアルミニウム配線をレーザカッタなどによって切断し、電極部PD2,PD4(図3)と各抵抗R,Raとを非導通状態とする。
【0065】
また、バイパス配線BH,BHa(図3)は、切断せずにそのままとすることにより、2つのパワーIC1のトランジスタT1,T2は、いずれも抵抗R,Raを介さずに接続されることになる。
【0066】
それにより、本実施の形態では、電源トランス11の偏磁による電源生成効率の低下を防止することができる。
【0067】
また、絶縁タイプ、および非絶縁タイプのいずれの電源回路であってもフレキシブルに対応することができ、パワーIC1の汎用性を大幅に高めることができる。
【0068】
さらに、本実施の形態においては、抵抗R,Raをアルミニウム配線を切断することによって選択したが、たとえば、ボンディングワイヤを用いて任意の抵抗R,Raを選択するようにしてもよい。
【0069】
図12は、パワーIC1aのデバイスにおけるチップレイアウトの他例を示す説明図である。
【0070】
図のように、半導体チップCHの上方の周辺部には、電極部PD1〜PD3が設けられている。半導体チップCHの下方の周辺部には、電極部PD4が設けられている。
【0071】
電極部PD1,PD2の下方には、遅延時間調整部4a、ドライバ3、および遅延時間調整部5aがそれぞれ設けられている。半導体チップCHの右側にはトランジスタ2が設けられている。
【0072】
遅延時間調整部4aは、たとえば、4つの電極部SP、3つの抵抗R、およびバイパス配線BHから構成されている。4つの電極部SPは、電極部PD2の近傍に横一列に配列されており、これら電極部SPは、該電極部SPの下方に設けられた3つの抵抗R、ならびにバイパス配線BHに接続されている。
【0073】
また、4つの電極部SPのうち、任意の電極部SPにはボンディングワイヤWを介して電極部PD2が接続されている。これにより、所望の抵抗値、あるいは抵抗なしの経路を任意に選択することができる。
【0074】
遅延時間調整部5aは、4つの電極部SPa、抵抗Ra、および中継電極部SPa1から構成されている。トランジスタT2の下方に、3つの抵抗Ra、およびバイパス配線BHaが設けられており、その下方に電極部SPaが横一列に配列されている。そして、電極部SPaの下方には、中継電極部SPa1が設けられている。
【0075】
4つの電極部SPaは、3つの抵抗Ra、ならびにバイパス配線BHaにそれぞれ接続されている。これら電極部SPaのうち、任意の電極部SPaは、ボンディングワイヤWaを介して中継電極部SPa1に接続されている。これによっても、所望の抵抗値、あるいは抵抗なしの経路を任意に選択することが可能となる。
【0076】
中継電極部SPa1には、電極部PD4が接続されている。その他の接続構成については、図3と同じであるので説明は省略する。
【0077】
このようにボンディングワイヤW,Waにより、電極部PD2,PD4と任意の接続経路を選択するようにしてもよい。
【0078】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0079】
たとえば、前記実施の形態では、パワーICをトランジスタ、ドライバ、ならびに遅延時間調整部を1つの半導体チップに形成した半導体集積回路装置として記載したが、たとえば、トランジスタと、ドライバ、ならびに遅延時間調整部とを2つの半導体チップにそれぞれ形成したモジュール(パワーモジュール)構成としてもよい。
【0080】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【0081】
(1)電源回路の条件に応じて電源トランスの偏磁を防止することができるので、電源生成の効率を大幅に向上することができる。
【0082】
(2)また、絶縁タイプ、および非絶縁タイプのいずれの電源回路であってもフレキシブルに対応することができ、汎用性を大幅に高めることができる。
【図面の簡単な説明】
【図1】本発明の一実施の形態によるパワーICの回路構成の説明図である。
【図2】図1のパワーICにおけるデバイスの断面図である。
【図3】図1のパワーICにおけるチップレイアウトの一例を示す説明図である。
【図4】図1のパワーICにおいて抵抗値を求める際のシミュレーション回路の一例を示した回路図である。
【図5】図4のシミュレーション回路における負荷電流10A時のドライバの入力電圧、および出力電圧の関係を示した図である。
【図6】図4のシミュレーション回路における負荷電流1.3A時のドライバの入力電圧、および出力電圧の関係を示した図である。
【図7】図1のパワーICを用いて絶縁タイプのハーフブリッジ形DC−DCコンバータ回路を構成した際の一例を示す回路図である。
【図8】図7のDC−DCコンバータ回路における電源トランスのB−H曲線の説明図である。
【図9】図1のパワーICにおける抵抗値が適切でない場合のドライバの出力信号の一例を示すタイムチャートである。
【図10】図7のDC−DCコンバータ回路の電源トランスに偏磁現象が現れた際のB−H曲線の説明図である。
【図11】図1のパワーICを用いて非絶縁タイプのDC−DCコンバータ回路を構成した際の一例を示す回路図である。
【図12】本発明の他実施の形態によるパワーICにおけるチップレイアウトの一例を示す説明図である。
【符号の説明】
1 パワーIC(半導体集積回路装置)
2 トランジスタ(パワートランジスタ)
3 ドライバ
4,4a 遅延時間調整部(信号遅延調整部)
5,5a 遅延時間調整部(信号遅延調整部)
6 DC−DCコンバータ回路
7〜10 コンデンサ
11 電源トランス
12,13 トランジスタ
14 コイル
15 DC−DCコンバータ回路
16 コイル
17 コンデンサ
T1 トランジスタ(第1のトランジスタ)
T2 トランジスタ(第2のトランジスタ)
R 抵抗(第1の調整用抵抗)
BH バイパス配線(第1の抵抗バイパス配線)
Ra 抵抗(第2の調整用抵抗)
BHa バイパス配線(第2の抵抗バイパス配線)
W,Wa ボンディングワイヤ
PD1〜PD4 電極部
VDD 電源電圧
【発明の属する技術分野】
本発明は、電源回路などに用いられるスイッチング用IC(IntegralCircuit)に関し、特に、DC−DCコンバータによる電源生成効率の向上に適用して有効な技術に関するものである。
【0002】
【従来の技術】
近年、電源回路などの小型化、高速負荷応答を達成するため、電源に使用されるパワーMOSFET(Metal Oxide SemiconductorField Effect Transistor)の高周波数化が進んでいる。
【0003】
たとえば、電源トランスを用いた絶縁タイプのDC−DCコンバータでは、トランスの1次側巻き線に電源を供給するスイッチング素子として、2つのパワーMOSFETが用いられる。
【0004】
このような高周波駆動のパワーMOSFETでは、パワーMOSFETと該パワーMOSFETを駆動するドライバとを1チップ化することによって配線インダクタンスを低減し、高周波数化による損失、およびノイズの増加などを低減している(たとえば、特許文献1)。
【0005】
【特許文献1】
特開平7−58615号公報
【0006】
【発明が解決しようとする課題】
ところが、上記のようなドライバ内蔵のパワーMOSFETでは、次のような問題点があることが本発明者により見い出された。
【0007】
たとえば、絶縁タイプのDC−DCコンバータにおいては、各々のドライバが有する遅延時間によって出力波形のパルス幅が異なってしまうことがある。その場合、2つのパワーMOSFETのON時間が異なってしまい、電源トランスが偏磁現象を起こして鉄損が増加し、電圧生成の効率が大幅に低下してしまうという問題がある。
【0008】
本発明の目的は、ドライバの入力波形と出力波形とのパルス幅を任意に調整することのできるパワーモジュール、半導体集積回路装置およびその提供方法を提供することにある。
【0009】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0010】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
1.パワートランジスタと、該パワートランジスタを駆動するドライバとを有したパワーモジュールであって、ドライバは、該ドライバの信号の立ち上がり/立ち下がり時間を調整する信号遅延調整部を設けたものである。
【0011】
また、本願のその他の発明の概要を簡単に示す。
2.半導体集積回路装置であって、パワートランジスタと、該パワートランジスタを駆動するドライバと、該ドライバの信号の立ち上がり/立ち下がり時間を調整する信号遅延調整部とを1つの半導体チップに形成したものである。
3.パワーモジュールの提供方法であって、パワートランジスタが形成された第1の半導体チップと、パワートランジスタを駆動するドライバ、および該ドライバの信号の立ち上がり/立ち下がり時間を調整する信号遅延調整部が形成された第2の半導体チップとが備えられ、ドライバは、電源電圧と基準電圧との間に直列接続されたインバータ構成の第1、および第2のトランジスタよりなり、信号遅延調整部は、第1のトランジスタの信号の立ち上がり/立ち下がり時間を調整する2つ以上の第1の調整用抵抗と、第1のトランジスタの信号の立ち上がり/立ち下がり時間を調整する2つ以上の第2の調整用抵抗と、第1、ならびに第2の抵抗バイパス配線とよりなるパワーモジュールを準備し、該パワーモジュールを絶縁タイプのDC−DCコンバータに使用する際には、第2の半導体チップに形成された2つ以上の第1、および第2の調整用抵抗から、任意の第1、および第2の調整用抵抗をそれぞれ選択し、選択した第1の調整用抵抗を電源電圧と第1のトランジスタの一方の接続部との間に接続し、選択した第2の調整用抵抗を前記第2のトランジスタの他方の接続部と基準電位との間に接続し、パワーモジュールを非絶縁タイプのDC−DCコンバータに使用する際には、第2の半導体チップに形成された第1の抵抗バイパス配線を電源電圧と前記第1のトランジスタの一方の接続部との間に接続し、第2の抵抗バイパス配線を第2のトランジスタの他方の接続部と基準電位との間に接続することにより、第2の半導体チップを2つの用途に応じて用いるものである。
4.半導体集積回路装置の提供方法であって、パワートランジスタと、電源電圧と基準電圧との間に直列接続されたインバータ構成の第1、および第2のトランジスタよりなり、パワートランジスタを駆動するドライバと、第1のトランジスタの信号の立ち上がり/立ち下がり時間を調整する2つ以上の第1の調整用抵抗と、第2のトランジスタの信号の立ち上がり/立ち下がり時間を調整する2つ以上の第2の調整用抵抗と、第1、ならびに第2の抵抗バイパス配線と備え、ドライバの信号の立ち上がり/立ち下がり時間を調整する信号遅延調整部とが形成された半導体チップを準備し、絶縁タイプのDC−DCコンバータに使用する際には、2つ以上の第1、および第2の調整用抵抗から、任意の第1、および第2の調整用抵抗をそれぞれ選択し、選択した第1の調整用抵抗を電源電圧と第1のトランジスタの一方の接続部との間に接続し、選択した第2の調整用抵抗を第2のトランジスタの他方の接続部と基準電位との間に接続し、非絶縁タイプのDC−DCコンバータに使用する際には、第1の抵抗バイパス配線を電源電圧と第1のトランジスタの一方の接続部との間に接続し、選択した第2の抵抗バイパス配線を第2のトランジスタの他方の接続部と基準電位との間に接続することにより、半導体チップを2つの用途に応じて用いるものである。
【0012】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【0013】
図1は、本発明の一実施の形態によるパワーICの回路構成の説明図、図2は、図1のパワーICにおけるデバイスの断面図、図3は、図1のパワーICにおけるチップレイアウトの一例を示す説明図、図4は、図1のパワーICにおいて抵抗値を求める際のシミュレーション回路の一例を示した回路図、図5は、図4のシミュレーション回路における負荷電流10A時のドライバの入力電圧、および出力電圧の関係を示した図、図6は、図4のシミュレーション回路における負荷電流1.3A時のドライバの入力電圧、および出力電圧の関係を示した図、図7は、図1のパワーICを用いて絶縁タイプのDC−DCコンバータ回路を構成した際の一例を示す回路図、図8は、図7のDC−DCコンバータ回路における電源トランスのB−H曲線の説明図、図9は、図1のパワーICにおける抵抗値が適切でない場合のドライバの出力信号の一例を示すタイムチャート、図10は、図7のDC−DCコンバータ回路の電源トランスに偏磁現象が現れた際のB−H曲線の説明図、図11は、図1のパワーICを用いて非絶縁タイプのDC−DCコンバータ回路を構成した際の一例を示す回路図である。
【0014】
本実施の形態において、パワーIC(半導体集積回路装置)1は、たとえば、ハーフブリッジDC−DCコンバータなどの電源回路のスイッチング素子として用いられる。パワーIC1は、図1に示すように、トランジスタ(パワートランジスタ)2、ドライバ3、ならびに遅延時間調整部(信号遅延調整部)4,5からなる。
【0015】
トランジスタ2は、たとえばパワーMOSFETなどからなる大電流駆動用のトランジスタである。ドライバ3は、外部入力された制御信号(PWM信号)に基づいてトランジスタ2を駆動するドライバである。
【0016】
ドライバ3は、PチャネルMOSのトランジスタ(第1のトランジスタ)T1とNチャネルMOSのトランジスタ(第2のトランジスタ)T2とが直列接続されたCMOS構成となっている。遅延時間調整部4,5は、トランジスタT1,T2の動作遅延時間をそれぞれ任意に調整する。
【0017】
トランジスタT1の一方の接続部には遅延時間調整部4が接続されている。トランジスタT2の他方の接続部には、遅延時間調整部5が接続されている。
【0018】
遅延時間調整部4は、抵抗値の異なる複数の抵抗(第1の調整用抵抗)R、および該複数の抵抗Rが切断された際のバイパス用のバイパス配線(第1の抵抗バイパス配線)BHから構成されている。この遅延時間調整部4は、複数の抵抗Rのうち、選択されたある抵抗Rだけが導通状態となっており、他の抵抗R、ならびにバイパス配線BHは非導通状態となっている。
【0019】
また、すべての抵抗Rが選択されない場合には、バイパス配線BHだけが導通状態となっており、すべての抵抗Rは非導通状態となっている。
【0020】
遅延時間調整部5も同様に、抵抗値の異なる複数の抵抗(第2の調整用抵抗)Ra、および該複数の抵抗Raが切断された際のバイパス用のバイパス配線(第2の抵抗バイパス配線)BHaから構成されている。
【0021】
この遅延時間調整部5は、複数の抵抗Raのうち、選択されたある抵抗Raだけが導通状態となっており、他の抵抗Ra、ならびにバイパス配線BHaは非導通状態となっている。すべての抵抗Raが選択されない場合には、バイパス配線BHaだけが導通状態となっており、すべての抵抗Raは非導通状態となる。
【0022】
抵抗R,Raは、トランジスタT1,T2の遅延時間を調整する抵抗であり、ドライバ3の入力波形と出力波形とのパルス幅を合わせるように調整する。
【0023】
本実施の形態では、遅延時間調整部4,5にたとえば、3つの抵抗R,Raをそれぞれ備えるものとするが、これら抵抗R,Raの数に制限はなく、たとえば、1つまたは2つあるいは、4つ以上であってもよい。これら抵抗R,Raは、たとえば、約0.5Ω(または約0.2Ω)毎に抵抗値が増加するように設定されている。
【0024】
トランジスタT1,T2のゲートには、PWM信号が入力されるように接続されている。遅延時間調整部4の導通状態となっている抵抗Rの一方の接続部には、電源電圧VDDが接続されており、該抵抗Rの他方の接続部には、トランジスタT1の一方の接続部が接続されている。
【0025】
トランジスタT2の他方の接続部には、遅延時間調整部5の導通状態となっている抵抗Raの一方の接続部が接続されており、該抵抗Raの他方の接続部には、トランジスタ2の他方の接続部(ソース、基準電位)が接続されている。
【0026】
トランジスタ2のゲートには、トランジスタT1,T2の接続部、すなわちドライバ3の信号出力部が接続されている。トランジスタ2の一方の接続部(ドレイン)、ならびに他方の接続部は外部接続端子となる。
【0027】
図2は、パワーIC1における各デバイスの断面図を示す。
【0028】
図2においては、左側から右側にかけて、遅延時間調整部4の抵抗R、ドライバ3のトランジスタT1,T2、遅延時間調整部5の抵抗Ra、ならびにトランジスタ2のデバイス断面をそれぞれ示している。
【0029】
遅延時間調整部4の抵抗Rは拡散抵抗であり、遅延時間調整部5の抵抗Raはポリシリコン抵抗の例を示している。これら抵抗R,Raは、前記した拡散抵抗やポリシリコン抵抗などの他にコンタクト抵抗などの一般的なプロセスで用いられる抵抗を用いればよい。
【0030】
また、トランジスタ2は、ドライバ3を内蔵するので横型パワーMOSFETが望ましいが、縦型のパワーMOSFETであってもよい。
【0031】
ドライバ3のトランジスタT1,T2はCMOS構成の一般的なドライバとして用いられる構造であるが、これに限定されるものではなく、たとえばバイポーラトランジスタなどで構成してもよい。
【0032】
図3は、図1のパワーIC1のデバイスにおけるチップレイアウトの一例を示す説明図である。
【0033】
図3において、半導体チップCHの上方の周辺部には、電極部PD1〜PD3が設けられている。半導体チップCHの下方の周辺部には、電極部PD4が設けられている。
【0034】
電極部PD1には、トランジスタT1,T2のゲートがそれぞれ接続されており、外部ピンを介してPWM信号が入力される。電極部PD2には、遅延時間調整部4の抵抗R、およびバイパス配線BHが接続されており、外部ピンを介して電源電圧VDDが供給される。
【0035】
電極部PD3には、トランジスタ2の一方の接続部(ドレイン)が接続されている。電極部PD2には、遅延時間調整部5の抵抗Ra、バイパス配線BHa、ならびにトランジスタ2の他方の接続部(ソース)がそれぞれ接続されている。
【0036】
また、半導体チップCHの左側、上方から下方にかけては、遅延時間調整部4、ドライバ3のトランジスタT1,T2、遅延時間調整部5がそれぞれレイアウトされており、該半導体チップCHの右側にはトランジスタ2がレイアウトされている。
【0037】
遅延時間調整部4においては、任意の1つの抵抗Rだけが、電極部PD2とトランジスタT1の一方の接続部に接続されており、その他の抵抗R、およびバイパス配線BHは切断されている。
【0038】
遅延時間調整部5においても同様に、任意の1つの抵抗Raだけが、電極部PD2とトランジスタT1の一方の接続部に接続されており、その他の抵抗Ra、およびバイパス配線BHaは切断されている。
【0039】
これら抵抗R,Raの切断は、たとえば、電極部PD2,PD4と各抵抗とを接続するアルミニウム配線などをレーザカッタなどにより切断する。バイパス配線BH,BHaは、該バイパス配線BH,BHaそれ自体をレーザカッタなどにより切断する。
【0040】
遅延時間調整部4,5の抵抗R,Raは、使用する回路条件にあった抵抗値を予めシミュレーションなどによって求める。
【0041】
図4は、抵抗R,Raの抵抗値を求める際のシミュレーション回路の一例を示した回路図である。図示するように、トランジスタT1,T2のゲートにはあるパルス信号の入力信号Vinを入力し、トランジスタ2には負荷抵抗RLを介して約10V程度の負荷電圧VDSが接続されている。
【0042】
この場合、トランジスタ2に流れる負荷電流が10Aの時に、トランジスタT1,T2のON/OFFの遅延時間をほぼ同じ程度に合わせるように抵抗値を設定すると、トランジスタT1の一方の接続部に接続される抵抗値は1.0Ω程度であり、トランジスタT2の他方の接続部に接続される抵抗値は0.5Ω程度であった。
【0043】
図5は、負荷電流10A時において、トランジスタT1,T2にそれぞれ1.0Ω程度、0.5Ω程度の抵抗を接続した際のドライバ3の入力電圧Vin、および出力電圧VGSの関係を示した図である。図示するように、この回路条件においては、入力電圧Vinと出力電圧VGSとのパルス幅はほぼ一致している。
【0044】
よって、遅延時間調整部4では抵抗値が1.0Ω程度の抵抗Rを残し、その他の抵抗Rが接続されているアルミニウム配線、およびバイパス配線BHを前記したレーザカッタなどにより切断する。
【0045】
同様に、遅延時間調整部5においては抵抗値が0.5Ω程度の抵抗Raを残し、その他の抵抗Raを接続しているアルミニウム配線、ならびにバイパス配線BHaをレーザカッタなどにより切断する。
【0046】
その後、半導体チップCHの電極部PD1〜PD4と外部ピンとがボンディングワイヤなどによって接続され、封止樹脂などによってパッケージが形成されてパワーIC1が完成する。
【0047】
また、図6は、図4のシミュレーション回路において、負荷電流を1.3A程度にした際のドライバ3の入力電圧Vin、および出力電圧VGSの関係を示した図である。
【0048】
図6に示すように、負荷電流が1.3A程度の場合には、R,Raの抵抗値が同じであると、トランジスタT1,T2のON/OFFの遅延時間に差が出ていることが確認される。
【0049】
よって、抵抗R,Raは、使用する回路条件にあった抵抗値を選択し、トランジスタT1,T2のON/OFFの遅延時間を調整することになる。
【0050】
図7は、パワーIC1を用いてハーフブリッジ形のDC−DCコンバータ回路6を構成した際の一例を示す回路図である。ここでは、ハーフブリッジ形のDC−DCコンバータ回路6の回路構成について記載するが、パワーIC1を用いる電源回路はこれに限定されるものではなく、たとえば、フルブリッジ形のDC−DCコンバータ回路などであってもよい。
【0051】
DC−DCコンバータ回路6は、2つのパワーIC1、コンデンサ7〜10、電源トランス11、トランジスタ12,13、およびコイル14から構成されている。
【0052】
入力電圧Vin間には、コンデンサ7,8、および2つのパワーIC1のトランジスタ2がそれぞれ直列接続された構成になっている。コンデンサ7,8の接続部には、コンデンサ9の一方の接続部が接続されており、該コンデンサ9の他方の接続部には、電源トランス11の他方の一次側巻き線が接続されている。
【0053】
2つのパワーIC1の接続部には、電源トランス11の一方の一次側巻き線が接続されている。電源トランス11の一方の2次側巻き線には、スイッチング用のトランジスタ12の一方の接続部が接続されており、該電源トランス11の他方の2次側巻き線には、スイッチング用のトランジスタ13の一方の接続部が接続されている。
【0054】
トランジスタ12の他方の接続部には、トランジスタ13の他方の接続部、ならびにコイル14の一方の接続部がそれぞれ接続されている。そして、電源トランス11の2次側巻き線の中間タップ、およびコイル14の他方の接続部が、DC−DCコンバータ回路6の電圧出力部となり、出力電圧Voutが出力される。この出力電圧Vout間には、コンデンサ10が接続されている。
【0055】
ここで、DC−DCコンバータ回路6の動作について説明する。
【0056】
まず、入力電圧Vinは、コンデンサ7,8により、入力電圧Vin/2に分圧される。そして、1次側の2つのトランジスタ2が交互にON/OFFし、電源トランス11の1次巻き線側に電流i1,i2が流れる。
【0057】
電源トランス11によって電圧変換された該電源トランス11の2次巻き線側の電流i3,i4は、コイル14、およびコンデンサ10により平滑され、出力電圧Voutを出力する。また、出力電圧Voutは、2つのトランジスタ2のオンデューティにより制御される。
【0058】
よって、前述したシミュレーション回路(図4)のように抵抗R,Raの抵抗値を調整し、トランジスタT1,T2のON/OFFの遅延時間をほぼ同じ程度に合わせることにより、2つのトランジスタ2から出力されるパルス幅をほぼ一定にすることができるので電流i1,i2が略均一となり、図8に示すように、正常なB(磁束密度)−H(磁化力)曲線を得ることができる。
【0059】
しかし、抵抗R,Raがなかったり、最適な抵抗値が設定されていない場合には、図9に示すように、2つのパワーIC1のドライバ3の遅延時間がそれぞれずれることにより2つのトランジスタ2のON時間が異なってしまい、図10に示すように、B−H曲線が変化し、電源トランス11が偏磁状態となり、電源生成の効率を大幅に悪化させることになる。
【0060】
ここで、パワーIC1を非絶縁タイプのDC−DCコンバータ回路15に用いた場合について説明する。
【0061】
DC−DCコンバータ回路15は、図11に示すように、2つのパワーIC1、コイル16、およびコンデンサ17から構成されている。2つのパワーIC1のトランジスタ2は、入力電圧Vin間に直列接続されている。
【0062】
それらトランジスタ2の接続部には、コイル16の一方の接続部は接続されており、該コイル16他方の接続部がDC−DCコンバータ回路6の電圧出力部となり、出力電圧Voutが出力される。コンデンサ17は、出力電圧Vout間に接続されている。
【0063】
このような非接触タイプのDC−DCコンバータ回路15では、電源トランスを持たないので、偏磁による電源生成効率の低下は発生しないので、ドライバ3の遅延時間の調整を行わなくてもよいことになる。
【0064】
よって、この場合には、2つのパワーIC1におけるすべての抵抗R,Ra(図3)のアルミニウム配線をレーザカッタなどによって切断し、電極部PD2,PD4(図3)と各抵抗R,Raとを非導通状態とする。
【0065】
また、バイパス配線BH,BHa(図3)は、切断せずにそのままとすることにより、2つのパワーIC1のトランジスタT1,T2は、いずれも抵抗R,Raを介さずに接続されることになる。
【0066】
それにより、本実施の形態では、電源トランス11の偏磁による電源生成効率の低下を防止することができる。
【0067】
また、絶縁タイプ、および非絶縁タイプのいずれの電源回路であってもフレキシブルに対応することができ、パワーIC1の汎用性を大幅に高めることができる。
【0068】
さらに、本実施の形態においては、抵抗R,Raをアルミニウム配線を切断することによって選択したが、たとえば、ボンディングワイヤを用いて任意の抵抗R,Raを選択するようにしてもよい。
【0069】
図12は、パワーIC1aのデバイスにおけるチップレイアウトの他例を示す説明図である。
【0070】
図のように、半導体チップCHの上方の周辺部には、電極部PD1〜PD3が設けられている。半導体チップCHの下方の周辺部には、電極部PD4が設けられている。
【0071】
電極部PD1,PD2の下方には、遅延時間調整部4a、ドライバ3、および遅延時間調整部5aがそれぞれ設けられている。半導体チップCHの右側にはトランジスタ2が設けられている。
【0072】
遅延時間調整部4aは、たとえば、4つの電極部SP、3つの抵抗R、およびバイパス配線BHから構成されている。4つの電極部SPは、電極部PD2の近傍に横一列に配列されており、これら電極部SPは、該電極部SPの下方に設けられた3つの抵抗R、ならびにバイパス配線BHに接続されている。
【0073】
また、4つの電極部SPのうち、任意の電極部SPにはボンディングワイヤWを介して電極部PD2が接続されている。これにより、所望の抵抗値、あるいは抵抗なしの経路を任意に選択することができる。
【0074】
遅延時間調整部5aは、4つの電極部SPa、抵抗Ra、および中継電極部SPa1から構成されている。トランジスタT2の下方に、3つの抵抗Ra、およびバイパス配線BHaが設けられており、その下方に電極部SPaが横一列に配列されている。そして、電極部SPaの下方には、中継電極部SPa1が設けられている。
【0075】
4つの電極部SPaは、3つの抵抗Ra、ならびにバイパス配線BHaにそれぞれ接続されている。これら電極部SPaのうち、任意の電極部SPaは、ボンディングワイヤWaを介して中継電極部SPa1に接続されている。これによっても、所望の抵抗値、あるいは抵抗なしの経路を任意に選択することが可能となる。
【0076】
中継電極部SPa1には、電極部PD4が接続されている。その他の接続構成については、図3と同じであるので説明は省略する。
【0077】
このようにボンディングワイヤW,Waにより、電極部PD2,PD4と任意の接続経路を選択するようにしてもよい。
【0078】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0079】
たとえば、前記実施の形態では、パワーICをトランジスタ、ドライバ、ならびに遅延時間調整部を1つの半導体チップに形成した半導体集積回路装置として記載したが、たとえば、トランジスタと、ドライバ、ならびに遅延時間調整部とを2つの半導体チップにそれぞれ形成したモジュール(パワーモジュール)構成としてもよい。
【0080】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【0081】
(1)電源回路の条件に応じて電源トランスの偏磁を防止することができるので、電源生成の効率を大幅に向上することができる。
【0082】
(2)また、絶縁タイプ、および非絶縁タイプのいずれの電源回路であってもフレキシブルに対応することができ、汎用性を大幅に高めることができる。
【図面の簡単な説明】
【図1】本発明の一実施の形態によるパワーICの回路構成の説明図である。
【図2】図1のパワーICにおけるデバイスの断面図である。
【図3】図1のパワーICにおけるチップレイアウトの一例を示す説明図である。
【図4】図1のパワーICにおいて抵抗値を求める際のシミュレーション回路の一例を示した回路図である。
【図5】図4のシミュレーション回路における負荷電流10A時のドライバの入力電圧、および出力電圧の関係を示した図である。
【図6】図4のシミュレーション回路における負荷電流1.3A時のドライバの入力電圧、および出力電圧の関係を示した図である。
【図7】図1のパワーICを用いて絶縁タイプのハーフブリッジ形DC−DCコンバータ回路を構成した際の一例を示す回路図である。
【図8】図7のDC−DCコンバータ回路における電源トランスのB−H曲線の説明図である。
【図9】図1のパワーICにおける抵抗値が適切でない場合のドライバの出力信号の一例を示すタイムチャートである。
【図10】図7のDC−DCコンバータ回路の電源トランスに偏磁現象が現れた際のB−H曲線の説明図である。
【図11】図1のパワーICを用いて非絶縁タイプのDC−DCコンバータ回路を構成した際の一例を示す回路図である。
【図12】本発明の他実施の形態によるパワーICにおけるチップレイアウトの一例を示す説明図である。
【符号の説明】
1 パワーIC(半導体集積回路装置)
2 トランジスタ(パワートランジスタ)
3 ドライバ
4,4a 遅延時間調整部(信号遅延調整部)
5,5a 遅延時間調整部(信号遅延調整部)
6 DC−DCコンバータ回路
7〜10 コンデンサ
11 電源トランス
12,13 トランジスタ
14 コイル
15 DC−DCコンバータ回路
16 コイル
17 コンデンサ
T1 トランジスタ(第1のトランジスタ)
T2 トランジスタ(第2のトランジスタ)
R 抵抗(第1の調整用抵抗)
BH バイパス配線(第1の抵抗バイパス配線)
Ra 抵抗(第2の調整用抵抗)
BHa バイパス配線(第2の抵抗バイパス配線)
W,Wa ボンディングワイヤ
PD1〜PD4 電極部
VDD 電源電圧
Claims (10)
- パワートランジスタと、前記パワートランジスタを駆動するドライバとを有したパワーモジュールであって、前記ドライバは、前記ドライバの信号の立ち上がり/立ち下がり時間を調整する信号遅延調整部を設けたことを特徴とするパワーモジュール。
- 請求項1記載のパワーモジュールにおいて、
前記ドライバは、
電源電圧と基準電圧との間に直列接続されたインバータ構成の第1、および第2のトランジスタからなり、
前記信号遅延調整部は、
第1、および第2の調整用抵抗からなり、
前記第1の調整用抵抗は、
電源電圧と前記第1のトランジスタの一方の接続部との間に接続され、
前記第2の調整用抵抗は、
基準電位と前記第2のトランジスタの他方の接続部に接続された構成からなることを特徴とするパワーモジュール。 - 請求項1記載のパワーモジュールにおいて、
前記ドライバは、
電源電圧と基準電圧との間に直列接続されたインバータ構成の第1、および第2のトランジスタからなり、
前記信号遅延調整部は、
第1、および第2の調整用抵抗と、
第1、ならびに第2の抵抗バイパス配線とを備え、
前記第1の調整用抵抗、または前記第1の抵抗バイパス配線のいずれか一方が電源電圧と前記第1のトランジスタの一方の接続部との間に接続され、
前記第2の調整用抵抗、あるいは前記第2の抵抗バイパス配線のいずれか一方が前記第2のトランジスタの他方の接続部と基準電位との間に接続された構成からなることを特徴とするパワーモジュール。 - 請求項1記載のパワーモジュールにおいて、
前記ドライバは、
電源電圧と基準電圧との間に直列接続されたインバータ構成の第1、および第2のトランジスタからなり、
前記信号遅延調整部は、
前記第1のトランジスタの信号の立ち上がり/立ち下がり時間を調整する2つ以上の第1の調整用抵抗と、
前記第1のトランジスタの信号の立ち上がり/立ち下がり時間を調整する2つ以上の第2の調整用抵抗と、
第1、ならびに第2の抵抗バイパス配線とを備え、
前記2つ以上の第1の調整用抵抗、および前記第1の抵抗バイパス配線のいずれかが電源電圧と前記第1のトランジスタの一方の接続部との間に接続され、
前記2つ以上の第2の調整用抵抗、ならびに前記第2の抵抗バイパス配線のいずれかが前記第2のトランジスタの他方の接続部と基準電位との間に接続された構成からなることを特徴とするパワーモジュール。 - パワートランジスタと、
前記パワートランジスタを駆動するドライバと、
前記ドライバの信号の立ち上がり/立ち下がり時間を調整する信号遅延調整部とを備えたことを特徴とする半導体集積回路装置。 - 請求項5記載の半導体集積回路装置において、
前記ドライバは、電源電圧と基準電圧との間に直列接続されたインバータ構成の第1、および第2のトランジスタからなり、
前記信号遅延調整部は、第1、および第2の調整用抵抗からなり、
前記第1の調整用抵抗は、
電源電圧と前記第1のトランジスタの一方の接続部との間に接続され、
前記第2の調整用抵抗は、
基準電位と前記第2のトランジスタの他方の接続部に接続された構成からなることを特徴とする半導体集積回路装置。 - 請求項5記載の半導体集積回路装置において、
前記ドライバは、
電源電圧と基準電圧との間に直列接続されたインバータ構成の第1、および第2のトランジスタからなり、
前記信号遅延調整部は、
第1、および第2の調整用抵抗と、
第1、ならびに第2の抵抗バイパス配線とを備え、
前記第1の調整用抵抗、または前記第1の抵抗バイパス配線のいずれか一方が電源電圧と前記第1のトランジスタの一方の接続部との間に接続され、
前記第2の調整用抵抗、あるいは前記第2の抵抗バイパス配線のいずれか一方が前記第2のトランジスタの他方の接続部と基準電位との間に接続された構成からなることを特徴とする半導体集積回路装置。 - 請求項5記載の半導体集積回路装置において、
前記ドライバは、
電源電圧と基準電圧との間に直列接続されたインバータ構成の第1、および第2のトランジスタからなり、
前記信号遅延調整部は、
前記第1のトランジスタの信号の立ち上がり/立ち下がり時間を調整する2つ以上の第1の調整用抵抗と、
前記第1のトランジスタの信号の立ち上がり/立ち下がり時間を調整する2つ以上の第2の調整用抵抗と、
第1、ならびに第2の抵抗バイパス配線とを備え、
前記2つ以上の第1の調整用抵抗、および前記第1の抵抗バイパス配線のいずれか1つが電源電圧と前記第1のトランジスタの一方の接続部との間に接続され、
前記2つ以上の第2の調整用抵抗、ならびに前記第2の抵抗バイパス配線のいずれかが前記第2のトランジスタの他方の接続部と基準電位との間に接続された構成からなることを特徴とする半導体集積回路装置。 - パワートランジスタが形成された第1の半導体チップと、前記パワートランジスタを駆動するドライバ、および前記ドライバの信号の立ち上がり/立ち下がり時間を調整する信号遅延調整部が形成された第2の半導体チップとが備えられ、前記ドライバは、電源電圧と基準電圧との間に直列接続されたインバータ構成の第1、および第2のトランジスタよりなり、前記信号遅延調整部は、前記第1のトランジスタの信号の立ち上がり/立ち下がり時間を調整する2つ以上の第1の調整用抵抗と、前記第1のトランジスタの信号の立ち上がり/立ち下がり時間を調整する2つ以上の第2の調整用抵抗と、第1、ならびに第2の抵抗バイパス配線とよりなるパワーモジュールを準備し、
前記パワーモジュールを絶縁タイプのDC−DCコンバータに使用する際には、前記第2の半導体チップに形成された2つ以上の第1、および第2の調整用抵抗から、任意の第1、および第2の調整用抵抗をそれぞれ選択し、前記選択した第1の調整用抵抗を電源電圧と前記第1のトランジスタの一方の接続部との間に接続し、前記選択した第2の調整用抵抗を前記第2のトランジスタの他方の接続部と基準電位との間に接続し、
前記パワーモジュールを非絶縁タイプのDC−DCコンバータに使用する際には、前記第2の半導体チップに形成された第1の抵抗バイパス配線を電源電圧と前記第1のトランジスタの一方の接続部との間に接続し、前記第2の抵抗バイパス配線を前記第2のトランジスタの他方の接続部と基準電位との間に接続することにより、
前記第2の半導体チップを2つの用途に応じて用いることを特徴とするパワーモジュールの提供方法。 - パワートランジスタと、電源電圧と基準電圧との間に直列接続されたインバータ構成の第1、および第2のトランジスタよりなり、前記パワートランジスタを駆動するドライバと、前記第1のトランジスタの信号の立ち上がり/立ち下がり時間を調整する2つ以上の第1の調整用抵抗と、前記第2のトランジスタの信号の立ち上がり/立ち下がり時間を調整する2つ以上の第2の調整用抵抗と、第1、ならびに第2の抵抗バイパス配線と備え、前記ドライバの信号の立ち上がり/立ち下がり時間を調整する信号遅延調整部とが形成された半導体チップを準備し、
絶縁タイプのDC−DCコンバータに使用する際には、前記2つ以上の第1、および第2の調整用抵抗から、任意の第1、および第2の調整用抵抗をそれぞれ選択し、前記選択した第1の調整用抵抗を電源電圧と前記第1のトランジスタの一方の接続部との間に接続し、前記選択した第2の調整用抵抗を前記第2のトランジスタの他方の接続部と基準電位との間に接続し、
非絶縁タイプのDC−DCコンバータに使用する際には、前記第1の抵抗バイパス配線を電源電圧と前記第1のトランジスタの一方の接続部との間に接続し、前記選択した第2の抵抗バイパス配線を前記第2のトランジスタの他方の接続部と基準電位との間に接続することにより、
前記半導体チップを2つの用途に応じて用いることを特徴とする半導体集積回路装置の提供方法。
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JP2002347976A JP2004187342A (ja) | 2002-11-29 | 2002-11-29 | パワーモジュール、半導体集積回路装置およびその提供方法 |
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---|---|---|---|---|
JP2008538692A (ja) * | 2005-07-06 | 2008-10-30 | 松下電器産業株式会社 | ブラシレスdcモータおよびそれを搭載した電気機器 |
JP2018026962A (ja) * | 2016-08-10 | 2018-02-15 | 日産自動車株式会社 | スイッチング装置 |
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2002
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JP4682985B2 (ja) * | 2005-07-06 | 2011-05-11 | パナソニック株式会社 | ブラシレスdcモータおよびそれを搭載した電気機器 |
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