JP2004177796A - Electric current generating and supplying circuit and its control method and display device equipped with the same circuit - Google Patents

Electric current generating and supplying circuit and its control method and display device equipped with the same circuit Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To provide an electric current generating and supplying circuit with which a display can shift quickly from a regular display state to a black display state and which can improve picture quality of the display by outputing a write-in current having a proper current value corresponding to display data and its control method and a display device which is equipped with the electric current generating and supplying circuit. <P>SOLUTION: An electric current generating and supplying circuit ISA is provided with a signal latch circuit part 10 which is equipped with latch circuits LC0 to LC3 which fetch and hold individually digital signals d0 to d3 each of which has a plurality of bits, an electric current generating part 20A which takes in a reference current Iref which is supplied from a current generating source IRA and generates a load driving current ID which is set to a prescribed current value based on output signals d10 to d13 from respective latch circuits LC0 to LC3 and a specific condition setting part 30A which applies a specific voltage for driving the load in a special operating state based on the output signals d10 to d13. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、電流生成供給回路及びその制御方法並びに電流生成供給回路を備えた表示装置に関し、特に、画像表示信号に応じた電流を供給することにより所定の輝度階調で発光動作する電流駆動型（又は、電流指定型）の発光素子を備えた表示パネルに適用可能な電流生成供給回路及びその制御方法、並びに、該電流生成供給回路を備えた表示装置に関する。
【０００２】
【従来の技術】
近年、パーソナルコンピュータや映像機器のモニタやディスプレイとして、液晶表示装置（ＬＣＤ）等の陰極線管（ＣＲＴ）に替わる表示装置や表示デバイスの普及が著しい。特に、液晶表示装置は、旧来の表示装置（ＣＲＴ）に比較して、薄型軽量化、省スペース化、低消費電力化等が可能であるため、急速に普及している。また、比較的小型の液晶表示装置は、近年普及が著しい携帯電話やデジタルカメラ、携帯情報端末（ＰＤＡ）等の表示デバイスとしても広く適用されている。
【０００３】
このような液晶表示装置に続く次世代の表示デバイス（ディスプレイ）として、有機エレクトロルミネッセンス素子（以下、「有機ＥＬ素子」と略記する）や発光ダイオード（ＬＥＤ）等のような自己発光型の光学要素（発光素子）を、マトリクス状に配列した表示パネルを備えた発光素子型のディスプレイ（表示装置）の本格的な実用化が期待されている。
このような発光素子型ディスプレイ（特に、アクティブマトリックス駆動方式を適用した発光素子型ディスプレイ）においては、液晶表示装置に比較して、表示応答速度が速く、視野角依存性もなく、また、高輝度・高コントラスト化、表示画質の高精細化、低消費電力化等が可能であるとともに、液晶表示装置のようにバックライトを必要としないので、一層の薄型軽量化が可能であるという極めて優位な特徴を有している。
【０００４】
このようなディスプレイの一例は、概略、行方向に配設された走査ラインと列方向に配設されたデータラインの各交点近傍に発光素子を含む表示画素が配列された表示パネルと、画像表示信号（表示データ）に応じた書込電流を生成して、データラインを介して各表示画素に供給するデータドライバと、所定のタイミングで走査信号を順次印加して特定の行の表示画素を選択状態にする走査ドライバと、を備え、各表示画素に供給された上記書込電流により、各発光素子が表示データに応じた所定の輝度階調で発光動作して、所望の画像情報が表示パネルに表示される。なお、発光素子型のディスプレイの具体例については、後述する発明の実施の形態において、詳しく説明する。
【０００５】
ここで、上記ディスプレイにおける表示駆動動作においては、複数の表示画素（発光素子）に対して、データドライバにより表示データに応じた電流値を有する個別の書込電流を生成し、走査ドライバにより選択された特定の行の表示画素に同時に供給して、各発光素子を所定の輝度階調で発光させる動作を、１画面分の各行について順次繰り返す電流指定型の駆動方式や、走査ドライバにより選択された特定の行の表示画素に対して、データドライバにより一定の電流値の駆動電流を、表示データに応じた個別の時間幅（信号幅）で供給して、各発光素子を所定の輝度階調で発光させる動作を、１画面分順次繰り返すパルス幅変調（ＰＷＭ）型の駆動方式等が知られている。
【０００６】
このようなディスプレイに適用されるデータドライバの具体的な構成としては、例えば、図３８に示すように、電流路の一端（ソース）側が各々異なる電流源ＥＣ１、ＥＣ２、ＥＣ３、・・・に個別に接続され、他端（ドレイン）側が接続接点Ｎｐに共通に接続された複数のスイッチングトランジスタＳＴ１、ＳＴ２、ＳＴ３、・・・と、電流路の一端（ソース）側及び制御端子（ゲート）が上記接続接点Ｎｐに共通に接続され、他端（ドレイン）側が第１の低電位電源Ｖｐ１に接続された第１の電流トランジスタＴｐ１と、電流路の一端（ソース）側が表示画素が接続されたデータラインＤＬに接続され、他端（ドレイン）側が第２の低電位電源Ｖｐ２に接続された第２の電流トランジスタＴｐ２と、を有する電流生成回路を備えた構成が知られている。
【０００７】
ここで、各電流源ＥＣ１、ＥＣ２、ＥＣ３、・・・は、各々個別に所定の電流値を有する基準電流Ｉｐ１、Ｉｐ２、ＩＰ３、・・・を生成するように構成されている。また、第２の電流トランジスタＴｐ２の制御端子（ゲート）は、第１の電流トランジスタＴｐ１の制御端子に接続されるとともに、接続接点Ｎｐに接続され、第１及び第２の電流トランジスタＴｐ１、Ｔｐ２により、いわゆる、カレントミラー回路を構成している。
【０００８】
このような電流生成回路を備えたデータドライバにおいて、表示データに対応した複数のデジタル入力信号Ｄｐ１、Ｄｐ２、Ｄｐ３、・・・が個別のスイッチングトランジスタＳＴ１、ＳＴ２、ＳＴ３、・・・の制御端子に印加されることにより、スイッチングトランジスタＳＴ１、ＳＴ２、ＳＴ３、・・・が選択的にオン動作して、第１の電流トランジスタＴｐ１に流れる電流（基準電流の合成電流）の電流値が制御される。
【０００９】
これにより、カレントミラー回路を構成する第２の電流トランジスタＴｐ２に流れる電流、すなわち、データラインＤＬを介して表示画素に供給される書込電流Ｉｐｘの電流値が制御され、表示データに応じた輝度階調で表示画素（発光素子）が発光動作する。ここで、図３８に示した構成においては、各電流源ＥＣ１、ＥＣ２、ＥＣ３、・・・測からスイッチングトランジスタＳＴ１、ＳＴ２、ＳＴ３、・・・及び第１の電流トランジスタＴｐ１を介して、所定の低電位電源Ｖｐ１に合成電流が流れるように構成されているため、データラインＤＬ側からデータドライバ（第２の電流トランジスタＴｐ２）方向に引き込まれるように書込電流Ｉｐｘが流れる。
【００１０】
なお、図３８に示したようなデータドライバ（定電流駆動回路）については、例えば、特許文献１等にその基本構成等が記載されている。また、図３８に示した従来技術においては、データドライバにより生成された書込電流を表示パネル（表示画素）側からデータドライバ側に、引き込む方向に供給する方式（以下、便宜的に「電流引込方式」と記す）について説明したが、データドライバにより生成された書込電流をデータドライバ側から表示パネル（表示画素）側に、流し込む方向に供給する方式（以下、便宜的に「電流印加方式」と記す）のものも知られている。
【００１１】
【特許文献１】
特開２００２−２４４６１８号公報 （第５頁、図３）
【００１２】
【発明が解決しようとする課題】
しかしながら、上述したような発光素子型ディスプレイにおいては、以下に示すような問題を有していた。
（１）すなわち、上述したようなデジタル駆動方式のデータドライバにおいては、表示データに対応する複数ビットのデジタル入力信号に基づいて、任意の基準電流を選択、合成することにより、書込電流を生成して出力する構成を有しているが、例えば、表示画素（発光素子）を黒表示動作（すなわち、最低階調で発光動作）させる場合には、複数のデジタル入力信号の全てを“０”状態（ローレベル）に設定することになり、スイッチングトランジスタが全てオフ状態（非選択状態）となる。
【００１３】
これにより、データラインＤＬが電気的にフローティング状態（ハイインピーダンス状態）となり、該黒表示動作直前の表示状態が、配線容量や画素容量により一旦保持され、電荷のリーク（リーク電流）により徐々に表示画素の電圧が低下して黒表示状態に移行するため、迅速な表示動作が行われず、電気的に不安定な状態が持続するとともに、表示状態の変化が視認されることになるため、表示画質の劣化が生じるという問題を有していた。
【００１４】
（２）また、周知の電界効果型トランジスタ（薄膜トランジスタ）においては、いわゆる、キンク（ｋｉｎｋ）現象によりしきい値電圧が低下して、特定の電圧範囲においてドレイン電流が増加し、電圧−電流特性が飽和特性を示さなくなることが知られている。そのため、例えば、上述したようなデータドライバを構成する電流生成回路（特に、カレントミラー回路を構成する第１及び第２の電流トランジスタ）において、周知の電界効果型トランジスタを適用した場合、上述したキンク現象により基準電流（合成電流）に対する書込電流の電流値が設計値通りに設定されなくなり、表示画素を所望の輝度階調で発光動作させることができず、表示画質の劣化を招くという問題を有している。なお、この電界効果型トランジスタにおけるキンク現象については、詳しく後述する。
【００１５】
そこで、本発明は、上述した課題に鑑み、デジタル駆動方式のデータドライバを用いて、発光素子を発光制御するディスプレイにおいて、通常の表示状態から黒表示状態に迅速に移行することができるとともに、表示データに対応した適切な電流値の書込電流を出力して、表示画質の改善を図ることができる電流生成供給回路及びその制御方法、並びに、該電流生成供給回路を備えた表示装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
請求項１記載の電流生成供給回路は、複数ビットのデジタル信号を保持する信号保持手段と、前記デジタル信号の各ビットに対応する複数の階調電流から、前記信号保持手段を介して出力される前記デジタル信号の各ビット値に応じて、前記階調電流の各々を選択的に合成し、負荷駆動電流として所定の負荷に供給する電流生成手段と、前記負荷を特定の動作状態で駆動させるための特定電圧を、前記負荷に印加する特定状態設定手段と、を備えていることを特徴としている。
請求項２記載の電流生成供給回路は、請求項１記載の電流生成供給回路において、前記特定状態設定手段は、前記デジタル信号に応じて前記階調電流の各々が全て非選択となる状態を判定するデジタル値判定部と、前記デジタル値判定部による判定結果に基づいて、前記負荷を最低階調状態で駆動させるための前記特定電圧を印加する特定電圧印加部と、を備えていることを特徴とする。
【００１７】
請求項３記載の電流生成供給回路は、請求項２記載の電流生成供給回路において、前記デジタル値判定部は、前記デジタル信号を入力とし、該デジタル信号の各ビット値の論理和に基づいて、前記階調電流の選択状態を判定することを特徴としている。
請求項４記載の電流生成供給回路は、請求項１乃至３のいずれかに記載の電流生成供給回路において、前記複数の階調電流は、各々２ｎ（ｎ＝０、１、２、３、・・・）で規定される、異なる電流値に設定されていることを特徴としている。
請求項５記載の電流生成供給回路は、請求項１乃至４のいずれかに記載の電流生成供給回路において、前記電流生成手段は、複数の定電流源から供給され、各々異なる電流値を有する複数の基準電流を、前記複数の階調電流として用いることを特徴としている。
【００１８】
請求項６記載の電流生成供給回路は、請求項１乃至４のいずれかに記載の電流生成供給回路において、前記電流生成手段は、前記デジタル信号の各ビットに対応し、単一の定電流源から供給される基準電流に対して、各々異なる比率の電流値を有する前記複数の階調電流を生成するカレントミラー回路部と、前記複数の階調電流から、前記デジタル信号の各ビット値に応じて前記階調電流を選択するスイッチ回路部と、を備え、前記選択された前記階調電流の合成電流を、前記負荷駆動電流として供給することを特徴としている。
【００１９】
請求項７記載の電流生成供給回路は、請求項６記載の電流生成供給回路において、前記カレントミラー回路部は、前記定電流源に接続され、前記基準電流が流れる基準電流トランジスタと、前記基準電流トランジスタのゲート端子に、各ゲート端子が並列的に接続されるとともに、トランジスタサイズが各々異なる、前記階調電流が流れる複数の階調電流トランジスタと、を備えていることを特徴としている。
【００２０】
請求項８の電流生成供給回路は、請求項７記載の電流生成供給回路において、少なくとも、前記基準電流トランジスタ及び前記階調電流トランジスタの電圧−電流特性が、特定の電圧範囲において略一定の電流値を示す飽和領域を有していることを特徴としている。
請求項９記載の電流生成供給回路は、請求項８記載の電流生成供給回路において、少なくとも、前記基準電流トランジスタ及び前記階調電流トランジスタは、半導体基板の一面側に絶縁膜を介して形成された半導体層に、チャネル領域と、該チャネル領域を挟んで形成されたソース領域及びドレイン領域と、該ソース領域及び該ドレイン領域の対向軸に対して垂直方向に、チャネル領域から突出して形成されたターミナル領域と、前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ドレイン領域に電気的に接続されたドレイン電極と、前記ソース領域及び前記ターミナル領域に電気的に接続された単一のボディターミナル電極と、を備えたトランジスタ構造を有していることを特徴としている。
【００２１】
請求項１０記載の電流生成供給回路は、請求項６乃至９のいずれかに記載の電流生成供給回路において、前記電流生成手段は、前記負荷駆動電流を前記負荷側から引き込む方向に流すように、前記合成電流の信号極性を設定することを特徴としている。
請求項１１記載の電流生成供給回路は、請求項６乃至９のいずれかに記載の電流生成供給回路において、前記電流生成手段は、前記負荷駆動電流を前記負荷に流し込む方向に流すように、前記合成電流の信号極性を設定することを特徴としている。
【００２２】
請求項１２記載の電流生成供給回路は、請求項１乃至１１のいずれかに記載の電流生成供給回路において、前記電流生成供給回路は、前記信号線の各々に対して２組設けられ、一方の前記電流生成供給回路において先に保持した前記複数ビットのデジタル信号に基づく前記負荷駆動電流を前記負荷に供給する動作期間中に、他方の前記電流生成供給回路において次の前記複数ビットのデジタル信号を保持する動作を、交互に順次繰り返し実行することを特徴としている。
【００２３】
請求項１３記載の電流生成供給回路は、請求項１乃至１２のいずれかに記載の電流生成供給回路において、前記負荷は、前記電流生成手段から供給される前記負荷駆動電流の電流値に応じて、所定の輝度階調で発光動作する電流駆動型の発光素子を備え、前記特定状態設定手段は、前記発光素子を最低の輝度階調で発光動作させるための前記特定電圧を、前記発光素子に印加することを特徴としている。
請求項１４記載の電流生成供給回路は、請求項１３記載の電流生成供給回路において、前記発光素子は、有機エレクトロルミネッセント素子であることを特徴としている。
【００２４】
請求項１５記載の電流生成供給回路の制御方法は、複数の負荷に対して、所定の負荷駆動電流を個別に供給することにより、前記複数の負荷を所定の動作状態で駆動させる電流生成供給回路の制御方法において、複数ビットのデジタル信号を取り込み保持する動作を、前記複数の負荷に対応して順次繰り返すステップと、前記デジタル信号の各ビットに対応する複数の階調電流から、前記保持された前記デジタル信号の各ビット値に応じて、特定の前記階調電流を選択して合成し、前記負荷駆動電流を生成するステップと、前記負荷駆動電流を前記複数の負荷に対して、同時並行的に供給するステップと、前記デジタル信号の各ビットが特定値の場合に、前記負荷を特定の動作状態で駆動させるための特定電圧を、前記負荷に対して印加するステップと、を含むことを特徴としている。
【００２５】
請求項１６記載の電流生成供給回路の制御方法は、請求項１５記載の電流生成供給回路の制御方法において、前記特定電圧を前記複数の負荷に対して印加するステップは、前記デジタル信号の各ビット値が前記階調電流の各々を全て非選択とする場合を前記特定値と判定し、前記負荷を最低階調状態で駆動させるための前記特定電圧を印加することを特徴としている。
請求項１７記載の電流生成供給回路の制御方法は、請求項１６記載の電流生成供給回路の制御方法において、前記特定電圧を前記複数の負荷に対して印加するステップは、前記デジタル信号の論理和に基づいて、前記特定値を判定することを特徴としている。
【００２６】
請求項１８記載の電流生成供給回路の制御方法は、請求項１５乃至１７のいずれかに記載の電流生成供給回路の制御方法において、前記複数の階調電流は、単一の定電流源から供給される基準電流に対して、各々異なる電流値を有するように設定されていることを特徴としている。
請求項１９記載の電流生成供給回路の制御方法は、請求項１８記載の電流生成供給回路の制御方法において、前記複数の階調電流は、前記基準電流に対して、２ｎ（ｎ＝０、１、２、３、・・・）で規定される、異なる電流値を有するように設定されていることを特徴としている。
【００２７】
請求項２０記載の電流生成供給回路の制御方法は、請求項１５乃至１９のいずれかに記載の電流生成供給回路の制御方法において、前記負荷駆動電流は、前記負荷から前記電流生成回路に引き込む方向に流れるように、前記負荷駆動電流の信号極性が設定されていることを特徴としている。
請求項２１記載の電流生成供給回路の制御方法は、請求項１５乃至１９のいずれかに記載の電流生成供給回路の制御方法において、前記負荷駆動電流は、前記前記電流生成回路から前記負荷に流し込む方向に流れるように、前記負荷駆動電流の信号極性が設定されていることを特徴としている。
【００２８】
請求項２２記載の電流生成供給回路の制御方法は、請求項１５乃至２１のいずれかに記載の電流生成供給回路の制御方法において、連続的に供給される前記複数ビットのデジタル信号に対して、先に保持した前記複数ビットのデジタル信号に基づく前記負荷駆動電流を前記負荷に供給する動作期間中に、次の前記複数ビットのデジタル信号を保持する動作を順次繰り返し実行することを特徴としている。
【００２９】
請求項２３記載の電流生成供給回路の制御方法は、請求項１５乃至２２いずれかに記載の電流生成供給回路の制御方法において、前記複数の負荷は、前記負荷駆動電流の電流値に応じて、所定の輝度階調で発光動作する電流駆動型の発光素子を備え、前記特定電圧を前記複数の負荷に対して印加するステップは、前記発光素子を最低の輝度階調で発光動作させるための前記特定電圧を印加するように設定されていることを特徴としている。
【００３０】
請求項２４記載の表示装置は、少なくとも、複数の走査線及び複数の信号線が相互に直交するように配設され、該走査線及び該信号線の交点に複数の表示画素がマトリクス状に配列された表示パネルと、前記各表示画素を行単位で選択状態にするための走査信号を前記走査線に印加する走査駆動手段と、表示信号に基づく駆動電流を、前記信号線を介して前記各表示画素に供給する信号駆動手段と、を備え、選択状態にある前記表示画素に対して、所定の電流値を有する前記駆動電流を供給することにより、前記各表示画素を所定の輝度階調で発光させて、前記表示パネルに所望の画像情報を表示する表示装置において、前記信号駆動手段は、少なくとも、前記表示信号に基づく複数ビットのデジタル信号を保持する信号保持手段と、前記デジタル信号の各ビットに対応する複数の階調電流から、前記信号保持手段を介して出力される前記デジタル信号の各ビット値に応じて、前記階調電流の各々を選択的に合成し、前記駆動電流として前記表示画素に供給する電流生成手段と、前記表示画素を特定の輝度階調で発光動作させるための特定電圧を、前記表示画素に印加する特定状態設定手段と、を有する電流生成供給回路を複数具備することを特徴としている。
【００３１】
請求項２５記載の表示装置は、請求項２４記載の表示装置において、前記特定状態設定手段は、前記デジタル信号に応じて前記階調電流の各々が全て非選択となる状態を判定するデジタル値判定部と、前記デジタル値判定部による判定結果に基づいて、前記表示画素を最低の輝度階調で発光動作させるための前記特定電圧を印加する特定電圧印加部と、を備えていることを特徴としている。
請求項２６記載の表示装置は、請求項２５記載の表示装置において、前記デジタル値判定部は、前記デジタル信号を入力とし、該デジタル信号の各ビット値の論理和に基づいて、前記階調電流の選択状態を判定することを特徴としている。
【００３２】
請求項２７記載の表示装置は、請求項２４乃至２６のいずれかに記載の表示装置において、前記複数の階調電流は、各々２ｎ（ｎ＝０、１、２、３、・・・）で規定される、異なる電流値に設定されていることを特徴としている。
請求項２８記載の表示装置は、請求項２４乃至２７のいずれかに記載の表示装置において、前記電流生成手段は、前記デジタル信号の各ビットに対応し、単一の定電流源から供給される基準電流に対して、各々異なる比率の電流値を有する前記複数の階調電流を生成するカレントミラー回路部と、前記複数の階調電流から、前記デジタル信号の各ビット値に応じて前記階調電流を選択するスイッチ回路部と、を備え、前記選択された前記階調電流の合成電流を、前記駆動電流として供給することを特徴としている。
【００３３】
請求項２９記載の表示装置は、請求項２８記載の表示装置において、前記カレントミラー回路部は、前記定電流源に接続され、前記基準電流が流れる基準電流トランジスタと、前記基準電流トランジスタのゲート端子に、各ゲート端子が並列的に接続されるとともに、トランジスタサイズが各々異なる、前記階調電流が流れる複数の階調電流トランジスタと、を備えていることを特徴としている。
請求項３０記載の表示装置は、請求項２９記載の表示装置において、少なくとも、前記基準電流トランジスタ及び前記階調電流トランジスタの電圧−電流特性が、特定の電圧範囲において略一定の電流値を示す飽和領域を有していることを特徴としている。
請求項３１記載の表示装置は、請求項２４乃至３０のいずれかに記載の表示装置において、前記表示画素は、前記駆動電流の電流値に応じて、所定の輝度階調で発光動作する電流駆動型の発光素子を備えていることを特徴としている。
【００３４】
請求項３２記載の表示装置は、請求項２４乃至３０のいずれかに記載の表示装置において、前記表示画素は、前記駆動電流を保持する電流書込保持手段と、該保持された前記駆動電流に基づいて発光駆動電流を生成する発光駆動手段と、前記発光駆動電流の電流値に応じて、所定の輝度階調で発光動作する電流駆動型の発光素子と、を備えていることを特徴としている。
請求項３３記載の表示装置は、請求項３２記載の表示装置において、前記表示画素を構成する前記発光駆動手段は、前記発光駆動電流が流れる駆動電流トランジスタを備え、前記駆動電流トランジスタの電圧−電流特性が、特定の電圧範囲において略一定の電流値を示す飽和領域を有していることを特徴としている。
【００３５】
請求項３４記載の表示装置は、請求項３３記載の表示装置において、前記基準電流トランジスタ及び前記階調電流トランジスタ、もしくは、前記駆動電流トランジスタは、半導体基板の一面側に絶縁膜を介して形成された半導体層に、チャネル領域と、該チャネル領域を挟んで形成されたソース領域及びドレイン領域と、該ソース領域及び該ドレイン領域の対向軸に対して垂直方向に、チャネル領域から突出して形成されたターミナル領域と、前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ドレイン領域に電気的に接続されたドレイン電極と、前記ソース領域及び前記ターミナル領域に電気的に接続された単一のボディターミナル電極と、を備えたトランジスタ構造を有していることを特徴としている。
【００３６】
請求項３５記載の表示装置は、請求項２４乃至３４のいずれかに記載の表示装置において、前記電流生成手段は、前記駆動電流を前記表示画素側から引き込む方向に流すように、前記合成電流の信号極性を設定することを特徴としている。
請求項３６記載の表示装置は、請求項２４乃至３４のいずれかに記載の表示装置において、前記電流生成手段は、前記駆動電流を前記表示画素に流し込む方向に流すように、前記合成電流の信号極性を設定することを特徴としている。
【００３７】
請求項３７記載の表示装置は、請求項２４乃至３６のいずれかに記載の表示装置において、前記信号駆動手段は、少なくとも、前記信号線の各々に対して２組の前記電流生成供給回路を備え、一方の前記電流生成供給回路において先に保持した前記複数ビットのデジタル信号に基づく前記駆動電流を前記表示画素に供給する動作期間中に、他方の前記電流生成供給回路において次の前記複数ビットのデジタル信号を保持する動作を、交互に順次繰り返し実行することを特徴としている。
請求項３８記載の表示装置は、請求項２４乃至３７のいずれかに記載の表示装置において、前記発光素子は、有機エレクトロルミネッセント素子からなる発光素子であることを特徴としている。
【００３８】
請求項３９記載の表示装置は、少なくとも、複数の走査線及び複数の信号線群が相互に直交するように配設され、該走査線及び該信号線群の交点に複数の表示画素がマトリクス状に配列された表示パネルと、前記各表示画素を行単位で選択状態にするための走査信号を前記走査線に印加する走査駆動手段と、表示信号に基づく複数ビットのデジタル信号を、前記各信号線群を介して前記各表示画素に供給する信号駆動手段と、を備え、前記表示画素は、少なくとも、発光駆動電流の電流値に応じて所定の輝度階調で発光動作する電流駆動型の発光素子と、前記複数ビットのデジタル信号を保持する信号保持手段と、単一の定電流源から供給される基準電流に基づいて、前記信号保持手段に保持された前記デジタル信号の値に応じた階調電流を生成して、前記発光駆動電流として前記発光素子に供給する電流生成手段と、前記発光素子を特定の輝度階調で発光動作させるための特定電圧を、前記発光素子に印加する特定状態設定手段と、を有する電流生成供給回路と、を具備することを特徴としている。
【００３９】
請求項４０記載の表示装置は、請求項３９記載の表示装置において、前記特定状態設定手段は、前記デジタル信号に応じて前記階調電流の各々が全て非選択となる状態を判定するデジタル値判定部と、前記デジタル値判定部による判定結果に基づいて、前記発光素子を最低の輝度階調で発光動作させるための前記特定電圧を印加する特定電圧印加部と、を備えていることを特徴としている。
請求項４１記載の表示装置は、請求項４０記載の表示装置において、前記デジタル値判定部は、前記デジタル信号を入力とし、該デジタル信号の各ビット値の論理和に基づいて、前記階調電圧の選択状態を判定することを特徴としている。
【００４０】
請求項４２記載の表示装置は、請求項３９乃至４１のいずれかに記載の表示装置において、前記複数の階調電流は、各々２ｎ（ｎ＝０、１、２、３、・・・）で規定される、異なる電流値に設定されていることを特徴としている。
請求項４３記載の表示装置は、請求項３９乃至４２のいずれかに記載の表示装置において、前記電流生成手段は、前記デジタル信号の各ビットに対応し、前記基準電流に対して、各々異なる比率の電流値を有する前記複数の階調電流を生成するカレントミラー回路部と、前記複数の階調電流から、前記デジタル信号の各ビット値に応じて前記階調電流を選択するスイッチ回路部と、を備え、前記選択された前記階調電流の合成電流を、前記駆動電流として供給することを特徴としている。
【００４１】
請求項４４記載の表示装置は、請求項４３記載の表示装置において、前記カレントミラー回路部は、前記定電流源に接続され、前記基準電流が流れる基準電流トランジスタと、前記基準電流トランジスタのゲート端子に、各ゲート端子が並列的に接続されるとともに、トランジスタサイズが各々異なる、前記階調電流が流れる複数の階調電流トランジスタと、を備えていることを特徴としている。
請求項４５記載の表示装置は、請求項４４記載の表示装置において、少なくとも、前記基準電流トランジスタ及び前記階調電流トランジスタの電圧−電流特性が、特定の電圧範囲において略一定の電流値を示す飽和領域を有していることを特徴としている。
【００４２】
請求項４６記載の表示装置は、請求項４２記載の表示装置において、少なくとも、前記基準電流トランジスタ及び前記階調電流トランジスタは、半導体基板の一面側に絶縁膜を介して形成された半導体層に、チャネル領域と、該チャネル領域を挟んで形成されたソース領域及びドレイン領域と、該ソース領域及び該ドレイン領域の対向軸に対して垂直方向に、チャネル領域から突出して形成されたターミナル領域と、前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ドレイン領域に電気的に接続されたドレイン電極と、前記ソース領域及び前記ターミナル領域に電気的に接続された単一のボディターミナル電極と、を備えたトランジスタ構造を有していることを特徴としている。
【００４３】
請求項４７記載の表示装置は、請求項３９乃至４６のいずれかに記載の表示装置において、前記電流生成手段は、前記発光駆動電流を前記発光素子側から引き込む方向に流すように、前記合成電流の信号極性を設定することを特徴としている。
請求項４８記載の表示装置は、請求項３９乃至４６のいずれかに記載の表示装置において、前記電流生成手段は、前記発光駆動電流を前記発光素子に流し込む方向に流すように、前記合成電流の信号極性を設定することを特徴としている。
請求項４９記載の表示装置は、請求項３９乃至４８のいずれかに記載の表示装置において、前記発光素子は、有機エレクトロルミネッセント素子であることを特徴としている。
【００４４】
すなわち、本発明に係る電流生成供給回路及びその制御方法は、有機ＥＬ素子や発光ダイオード等のように、電流値に応じて所定の駆動状態（発光輝度）で動作する負荷（表示画素、発光素子）に対して、所定の電流値を有する負荷駆動電流（書込電流、発光駆動電流）を個別に供給する電流駆動装置であって、複数ビットのデジタル信号を並列的に保持する信号ラッチ部（信号保持手段）と、上記複数ビットのデジタル信号に対応した電流値を有する負荷駆動電流を生成、出力する電流生成部（電流生成手段）と、負荷における特定の動作時に、上記負荷駆動電流の供給に換えて、特定電圧を負荷に印加する特定状態設定部（特定状態設定手段）と、を備え、負荷における通常の階調動作時には、電流生成部により信号ラッチ部に保持されたデジタル信号に応じて、予め規定された複数の階調電流から特定の階調電流を選択して合成（電流値を合算）し、上記負荷駆動電流として負荷に出力し、一方、負荷の特定動作時には、電流生成部による上記負荷駆動電流の供給を遮断するとともに特定電圧が負荷に直接印加されるように構成されている。
ここで、負荷の特定動作としては、負荷を最低階調で駆動させる状態であって、例えば、上記複数ビットのデジタル信号に応じて前記階調電流の各々が全て非選択となる状態を論理和演算に基づいて判別することにより、負荷への特定電圧の印加が制御される。
【００４５】
これにより、複数ビットのデジタル信号に応じた電流値を有する負荷駆動電流を供給することにより負荷を段階的に駆動制御する電流生成供給回路において、負荷を特定の動作状態で駆動する場合には、上記負荷駆動電流の供給を遮断すると同時に、負荷に特定電圧を印加するように構成されているので、上記負荷駆動電流の遮断に伴って負荷に印加される信号レベルがハイインピーダンス状態となって、負荷の動作状態が不安定化する問題を解消することができ、負荷を特定の動作状態に迅速に移行して良好に駆動することができる。
【００４６】
また、電流生成部においては、例えば、上記複数の階調電流を流す各薄膜トランジスタ（階調電流トランジスタ）のチャネル幅を各々所定の比率となるように形成し、あるいは、複数の電流発生源から個別に供給される複数の異なる電流値を有する基準電流（階調電流）を取り込み、複数ビットのデジタル信号に応じて、特定の階調電流を選択して合成することにより、所定数段階の電流値を有する負荷駆動電流を比較的簡易な回路構成により生成することができ、負荷を適正な駆動状態で動作させることができる。
【００４７】
さらに、上記電流生成供給回路において、少なくとも、負荷駆動電流の生成に直接関連する基準電流又は階調電流を流すトランジスタとして、いわゆる、ボディターミナル構造を有する電界効果型トランジスタを適用することにより、特定の電圧範囲において略一定の電流値を示す飽和領域を有する電圧−電流特性を得ることができるので、信号ラッチ部に保持されたデジタル信号の信号レベルに適切に対応した電流値を有する負荷駆動電流を生成することができ、負荷を適切な駆動状態で動作させることができる。
【００４８】
そして、本発明に係る表示装置においては、相互に直交する走査ライン（走査線）及びデータライン（信号線）の交点近傍に、発光素子を備えた表示画素をマトリクス状に配列してなる表示パネルを備えた表示装置において、上述したような電流生成供給回路をデータドライバ（信号駆動手段）、もしくは、表示画素内の画素駆動回路に適用し、表示パネルの所定の行に配列された表示画素群の選択期間中に、上記信号ラッチ部に保持した複数ビットのデジタル信号（表示データ）に基づいて電流生成部において生成された特定の階調電流の合成電流を、書込電流又は発光駆動電流として、表示画素又は発光素子に供給する通常の階調表示動作と、上記書込電流又は発光駆動電流の供給を遮断するとともに、黒表示電圧（特定電圧）を表示画素又は発光素子に印加する黒表示動作と、を実行するように構成されている。
【００４９】
これにより、上記電流生成供給回路をデータドライバに適用した場合にあっては、通常の階調表示動作時に、各データラインに対応して設けられた各書込電流生成回路（電流生成供給回路）により、表示データに応じた階調電流が生成、合成されて、適切な電流値を有する書込電流として各表示画素に供給され、一方、黒表示動作時には、各書込電流生成回路による書込電流の供給が遮断されるとともに、表示画素における最低輝度階調での発光動作に対応した所定の黒表示電圧が各データラインに印加されるので、良好な階調表示を実現しつつ、黒表示動作時においても、各データラインの信号レベルを特定の電圧に安定化させて迅速に黒表示状態に移行することができ、表示装置における表示応答特性並びに表示画質の向上を図ることができる。
【００５０】
また、上記電流生成供給回路を表示画素の画素駆動回路に適用した場合にあっては、通常の階調表示動作時に、各表示画素に設けられた画素駆動回路（電流生成供給回路）により、表示データに応じた階調電流が生成、合成されて、適切な電流値を有する発光駆動電流が発光素子に供給され、良好な輝度階調で発光動作が行われ、一方、黒表示動作時には、電流生成部による発光駆動電流の供給が遮断されるとともに、黒表示設定部（特定状態設定手段）により最低輝度階調での発光動作に対応した黒表示電圧が発光素子に印加されるので、良好な階調表示を実現しつつ、迅速に黒表示状態に移行することができ、表示装置における表示応答特性並びに表示画質の向上を図ることができる。
【００５１】
ここで、本発明に係る表示装置においては、表示画素が接続された各列のデータラインごとに２組の書込電流生成回路（電流生成供給回路）又はラッチ回路を備え、各行の表示画素群への書込動作に同期して、該２組の書込電流生成回路を交互に選択状態に設定して、例えば、奇数行目の表示画素に対しては、一方の書込電流生成回路又はラッチ回路から書込電流を供給し、偶数行目の表示画素群に対しては、他方の書込電流生成回路又はラッチ回路から書込電流を供給するように制御するものであってもよい。このような構成によれば、一方の書込電流生成回路又はラッチ回路から特定の行の表示画素に書込電流を供給する動作に並行して、他方の書込電流生成回路又はラッチ回路により次行の表示画素に供給する書込電流を生成するための表示データを取り込む動作を、２組の書込電流生成回路により交互に繰り返し実行することにより、各行の表示画素に対して連続的に書込電流を供給することができ、表示装置の画質の向上を図ることができる。
【００５２】
【発明の実施の形態】
以下、本発明に係る電流生成供給回路及びその制御方法並びに電流生成供給回路を備えた表示装置について、実施の形態を示して詳しく説明する。
＜電流生成供給回路＞
まず、本発明に係る電流生成供給回路及びその制御方法について、図面を参照して説明する。
図１は、本発明に係る電流生成供給回路の一実施形態を示す概略構成図である。
【００５３】
図１に示すように、本実施形態に係る電流生成供給回路ＩＳＡは、電流値を指定するための複数ビット（本実施形態においては、４ビットの場合を示す）のデジタル信号ｄ０、ｄ１、ｄ２、ｄ３（ｄ０〜ｄ３）を個別に取り込んで保持（ラッチ）するラッチ回路ＬＣ０、ＬＣ１、ＬＣ２、ＬＣ３（ＬＣ０〜ＬＣ３）を備えた信号ラッチ部（信号保持手段）１０と、電流発生源（定電流源）ＩＲＡから供給される一定の電流値を有する基準電流Ｉｒｅｆを取り込み、上記信号ラッチ部１０（各ラッチ回路ＬＣ０〜ＬＣ３）から出力される出力信号ｄ１０、ｄ１１、ｄ１２、ｄ１３（ｄ１０〜ｄ１３）に基づいて、基準電流Ｉｒｅｆに対して所定比率の電流値を有する負荷駆動電流ＩＤを生成し、電流供給線ＣＬを介して図示を省略した負荷に出力する電流生成部（電流生成手段）２０Ａと、上記出力信号ｄ１０〜ｄ１３に基づいて、負荷を特定の動作状態で駆動させる場合にのみ、負荷（電流供給線ＣＬ）に対して特定の電圧（特定電圧）を印加する特定状態設定部（特定状態設定手段）３０Ａと、を有して構成されている。ここで、電流発生源ＩＲＡは、電流生成部２０Ａ方向に基準電流Ｉｒｅｆを流す（流し込む）ために、高電位電源に接続された電源接点＋Ｖに接続されている。
【００５４】
以下、上記各構成について、具体的に説明する。
図２は、本実施形態に係るラッチ回路の一具体例を示す回路構成図である。また、図３は、本実施形態に係る電流生成部の一具体例を示す回路構成図であり、図４は、本実施形態に係る電流生成部の他の具体例を示す回路構成図である。さらに、図５は、本実施形態に係る特定状態設定部に適用可能な論理回路を示す回路構成図である。ここでは、上述した電流生成供給回路の概略構成（図１）を適宜参照しながら説明する。
【００５５】
信号ラッチ部１０は、図１に示すように、デジタル信号ｄ０〜ｄ３のビット数（４ビット）に応じた数のラッチ回路ＬＣ０〜ＬＣ３が並列に設けられ、図示を省略したタイミングジェネレータやシフトレジスタ等から出力されるタイミング制御信号ＣＬＫに基づいて、各々個別に供給される上記デジタル信号ｄ０〜ｄ３を同時に取り込み、当該デジタル信号ｄ０〜ｄ３に基づく信号レベル（出力信号ｄ１０〜ｄ１３）を出力、保持する動作を実行する。
【００５６】
ここで、信号ラッチ部１０を構成する各ラッチ回路ＬＣ０〜ＬＣ３は、図２（ａ）に示すように、ｐチャネル型及びｎチャネル型の電界効果型トランジスタ（ＭＯＳＦＥＴ）を直列に接続した周知の相補型トランジスタ回路（ＣＭＯＳインバータ；以下、「ＣＭＯＳ」と記す）を複数備えた構成を適用することができる。
【００５７】
具体的には、図２（ａ）に示すように、ラッチ回路ＬＴＣ（ＬＣ０〜ＬＣ３）は、ｐチャネル型トランジスタＴｒ１及びｎチャネル型トランジスタＴｒ２からなるＣＭＯＳ１１と、ｐチャネル型トランジスタＴｒ３及びｎチャネル型トランジスタＴｒ４からなるＣＭＯＳ１２と、ｐチャネル型トランジスタＴｒ５及びｎチャネル型トランジスタＴｒ６からなるＣＭＯＳ１３と、ｐチャネル型トランジスタＴｒ７及びｎチャネル型トランジスタＴｒ８からなるＣＭＯＳ１４と、ｐチャネル型トランジスタＴｒ９及びｎチャネル型トランジスタＴｒ１０からなるＣＭＯＳ１５と、ｐチャネル型トランジスタＴｒ１１及びｎチャネル型トランジスタＴｒ１２からなるＣＭＯＳ１６と、を備えた構成を有している。
【００５８】
ＣＭＯＳ１１の入力接点（ラッチ回路ＬＴＣのクロック入力端子）ＣＫには、タイミング制御信号（クロック信号）ＣＬＫが入力され、その出力接点Ｎ１１はＣＭＯＳ１２の入力接点に接続されている。また、ＣＭＯＳ１３の入力端子には、上記タイミング制御信号ＣＬＫが入力され、その出力接点Ｎ１２はＣＭＯＳ１２の出力接点とともに、ＣＭＯＳ１４の入力接点に接続されている。ＣＭＯＳ１４の出力接点Ｎ１３は、ＣＭＯＳ１５及びＣＭＯＳ１６の入力接点に接続されるとともに、該出力接点Ｎ１３の信号レベルが反転出力信号として、ラッチ回路ＬＴＣの反転出力端子ＯＴ＊（明細書中では、便宜的に「ＯＴ＊」と記す；図２（ａ）の符号参照。以下、反転信号について同様に記載する）から出力される。一方、ＣＭＯＳ１５の出力接点Ｎ１５の信号レベルは、非反転出力信号として、ラッチ回路ＬＴＣの非反転出力端子ＯＴから出力される。
【００５９】
また、ＣＭＯＳ１１、ＣＭＯＳ１４、ＣＭＯＳ１５及びＣＭＯＳ１６を構成する各ｐチャネル型トランジスタＴｒ１、Ｔｒ７、Ｔｒ９及びＴｒ１１は、電流路の一端が高電位電源Ｖｄｄに接続され、また、各ｎチャネル型トランジスタＴｒ２、Ｔｒ８、Ｔｒ１０及びＴｒ１２は、電流路の一端が低電位電源Ｖｇｎｄ（接地電位）に接続されている。ＣＭＯＳ１２のｐチャネル型トランジスタＴｒ３及びＣＭＯＳ１３のｎチャネル型トランジスタＴｒ６は、電流路の一端がラッチ回路ＬＴＣの信号入力端子ＩＮに接続されて、上記デジタル信号ｄ０〜ｄ３が入力され、また、ＣＭＯＳ１２のｎチャネル型トランジスタＴｒ４及びＣＭＯＳ１３のｐチャネル型トランジスタＴｒ５は、電流路の一端が上記ＣＭＯＳ１６の出力接点Ｎ１４に接続されている。
【００６０】
このような構成を有する信号ラッチ部１０においては、最初のタイミング制御信号ＣＬＫ（所定の信号幅を有するハイレベルのパルス信号）が印加されると、ＣＭＯＳ１２のｐチャネル型トランジスタＴｒ３側及びＣＭＯＳ１３のｎチャネル型トランジスタＴｒ６がオン動作して、当該タイミングにおけるデジタル信号ｄ０〜ｄ３が取り込まれ、ＣＭＯＳ１２及びＣＭＯＳ１３の共通の出力接点Ｎ１２の信号レベルがデジタル信号ｄ０〜ｄ３により規定される。これにより、出力接点Ｎ１２の信号レベル（デジタル信号ｄ０〜ｄ３の信号レベル）に基づいて、非反転出力端子ＯＴ及び反転出力端子ＯＴ＊、ＣＭＯＳ１６の出力接点Ｎ１４の各信号レベル（ハイレベル／ローレベル）が確定する。
【００６１】
ここで、上記タイミング制御信号ＣＬＫの印加後（すなわち、タイミング制御信号ＣＬＫがローレベル状態）においては、ＣＭＯＳ１２のｐチャネル型トランジスタＴｒ３側及びＣＭＯＳ１３のｎチャネル型トランジスタＴｒ６がオフ動作するが、ＣＭＯＳ１２のｎチャネル型トランジスタＴｒ４及びＣＭＯＳ１３のｐチャネル型トランジスタＴｒ５がオン動作して、ＣＭＯＳ１６の出力接点Ｎ１４の信号レベル（非反転出力信号（非反転出力端子ＯＴの信号レベル）と同等）が取り込まれて、ＣＭＯＳ１２及びＣＭＯＳ１３の共通の出力接点Ｎ１２の信号レベルが規定される。これにより、タイミング制御信号ＣＬＫの印加時と同等の信号レベルを有する非反転出力信号（非反転出力端子ＯＴの信号レベル）及び反転出力信号（反転出力端子ＯＴ＊の信号レベル）が継続して出力される。この出力信号の信号レベルは、次回のタイミング制御信号ＣＬＫの印加時における信号入力端子ＩＮの信号レベル（デジタル信号ｄ０〜ｄ３の信号レベル）が変化するまで、同一の出力状態が保持される。
【００６２】
なお、上述したラッチ回路ＬＴＣにおいては、入力信号として単一のタイミング制御信号ＣＬＫを単一の入力接点ＣＫに印加する構成のみを示したが、本発明はこれに限定されるものではなく、例えば、図２（ｂ）に示すように、図２（ａ）に示したＣＭＯＳ１１に替えて、ＣＭＯＳ１２の入力接点ＣＫ＊に、タイミング制御信号ＣＬＫの反転信号ＣＬＫ＊（明細書中では、便宜的に「ＣＬＫ＊」と記す；図２（ｂ）の符号参照）を直接印加するようにした構成を適用するものであってもよい。
【００６３】
また、電流生成部２０Ａは、例えば、図３に示すように、基準電流Ｉｒｅｆに対して、各々、異なる比率の電流値を有する複数の単位電流（以下、「階調電流」と記す）Ｉｄｓａ、Ｉｄｓｂ、Ｉｄｓｃ、Ｉｄｓｄを生成するカレントミラー回路部２１Ａと、上記複数の階調電流Ｉｄｓａ〜Ｉｄｓｄのうち、上記信号ラッチ部１０の各ラッチ回路ＬＣ０〜ＬＣ３から出力される出力信号ｄ１０〜ｄ１３（図２に示した非反転出力端子ＯＴの信号レベル）に基づいて、任意の階調電流を選択するスイッチ回路部２２Ａと、を備えている。
【００６４】
具体的には、図３に示すように、電流生成部２０Ａに適用されるカレントミラー回路部２１Ａは、基準電流Ｉｒｅｆが供給される電流入力接点ＩＮｉと低電位電源（接地電位）Ｖｇｎｄとの間に電流路（ソース−ドレイン端子）が接続されるとともに、制御端子（ゲート端子）が接点Ｎｇに接続されたｎチャネル型のトランジスタ（基準電流トランジスタ）Ｔｒ２１と、各接点Ｎａ、Ｎｂ、Ｎｃ、Ｎｄと低電位電源Ｖｇｎｄとの間に各電流路が接続されるとともに、制御端子が接点Ｎｇに共通に接続された複数（ラッチ回路ＬＣ０〜ＬＣ３に対応した４個）のｎチャネル型のトランジスタ（階調電流トランジスタ）Ｔｒ２２、Ｔｒ２３、Ｔｒ２４、Ｔｒ２５と、を備えた構成を有している。ここで、接点Ｎｇは、電流入力接点ＩＮｉに直接接続されているとともに、低電位電源Ｖｇｎｄとの間に容量Ｃ１が接続された構成を有している。
【００６５】
また、電流生成部２０Ａに適用されるスイッチ回路部２２Ａは、電流供給線ＣＬを介して負荷が接続される電流出力接点ＯＵＴｉと各接点Ｎａ、Ｎｂ、Ｎｃ、Ｎｄとの間に電流路が接続されるとともに、制御端子に上記各ラッチ回路ＬＣ０〜ＬＣ３から個別に出力される出力信号ｄ１０〜ｄ１３が並列的に印加される複数（４個）のｎチャネル型のトランジスタＴｒ２６、Ｔｒ２７、Ｔｒ２８、Ｔｒ２９と、を備えた構成を有している。
【００６６】
ここで、本実施形態に係る電流生成部２０Ａにおいては、特に、カレントミラー回路部２１Ａを構成する各階調電流トランジスタＴｒ２２〜Ｔｒ２５に流れる階調電流Ｉｄｓａ〜Ｉｄｓｄが、基準電流トランジスタＴｒ２１に流れる基準電流Ｉｒｅｆに対して、各々異なる所定の比率の電流値を有するように設定されている。具体的には、各階調電流トランジスタＴｒ２２〜Ｔｒ２５のトランジスタサイズが、各々異なる比率、例えば、各階調電流トランジスタＴｒ２２〜Ｔｒ２５のチャネル長を一定とした場合の各チャネル幅の比（Ｗ２：Ｗ３：Ｗ４：Ｗ５）が１：２：４：８になるように形成されている。
【００６７】
これにより、各階調電流トランジスタＴｒ２２〜Ｔｒ２５に流れる階調電流Ｉｄｓａ〜Ｉｄｓｄの電流値は、基準電流トランジスタＴｒ２１のチャネル幅をＷ１とすると、各々Ｉｄｓａ＝（Ｗ２／Ｗ１）×Ｉｒｅｆ、Ｉｄｓｂ＝（Ｗ３／Ｗ１）×Ｉｒｅｆ、Ｉｄｓｃ＝（Ｗ３／Ｗ１）×Ｉｒｅｆ、Ｉｄｓｄ＝（Ｗ４／Ｗ１）×Ｉｒｅｆに設定される。すなわち、階調電流トランジスタＴｒ２２〜Ｔｒ２５のチャネル幅を、各々２ｎ（ｎ＝０、１、２、３、・・・；２ｎ＝１、２、４、８、・・・）に設定することにより、階調電流間の電流値を２ｎで規定される比率に設定することができる。
【００６８】
このように電流値が設定された各階調電流Ｉｄｓａ〜Ｉｄｓｄから、後述するように、複数ビットのデジタル信号ｄ０〜ｄ３（出力信号ｄ１０〜ｄ１３）に基づいて、任意の階調電流を選択して合成することにより、２ｎ段階の電流値を有する負荷駆動電流ＩＤが生成され、電流出力接点ＯＵＴｉに供給されることになる。すなわち、図１乃至図３に示したように、４ビットのデジタル信号ｄ０〜ｄ３を適用した場合、各階調電流トランジスタＴｒ２２〜Ｔｒ２５に接続されるトランジスタＴｒ２６〜Ｔｒ２９のオン状態に応じて、２４＝１６段階の異なる電流値を有する負荷駆動電流ＩＤが生成される。
【００６９】
このような構成を有する電流生成部２０Ａにおいては、上記ラッチ回路ＬＣ０〜ＬＣ３から出力される出力信号ｄ１０〜ｄ１３の信号レベルに応じて、スイッチ回路部２２Ａの特定のトランジスタがオン動作（トランジスタＴｒ２６〜Ｔｒ２９のいずれか１つ以上がオン動作する場合のほか、いずれのトランジスタＴｒ２６〜Ｔｒ２９もオフ動作する場合を含む）し、該オン動作したトランジスタに接続されたカレントミラー回路部２２Ａの階調電流トランジスタ（Ｔｒ２２〜Ｔｒ２５のいずれか１つ以上）に、基準電流トランジスタＴｒ２１に流れる基準電流Ｉｒｅｆに対して、所定比率（ａ×２ｎ倍；ａは基準電流トランジスタＴｒ２１のチャネル幅Ｗ１により規定される定数）の電流値を有する階調電流Ｉｄｓａ〜Ｉｄｓｄが流れ、上述したように、電流出力接点ＯＵＴｉにおいて、これらの階調電流の合成値となる電流値を有する負荷駆動電流ＩＤが、図示を省略した負荷側から、電流出力接点ＯＵＴｉ、オン状態にあるトランジスタ（Ｔｒ２６〜Ｔｒ２９のいずれか）及び階調電流トランジスタ（Ｔｒ２２〜Ｔｒ２５のいずれか）を介して低電位電源Ｖｇｎｄに流れる。
【００７０】
したがって、本実施形態に係る電流生成供給回路ＩＳＡにおいては、タイミング制御信号ＣＬＫにより規定されるタイミングで、信号ラッチ部２１Ａに入力される複数ビットのデジタル信号ｄ０〜ｄ３に応じて、電流生成部２２Ａにより所定の電流値を有するアナログ電流からなる負荷駆動電流ＩＤが生成されて、負荷に供給されることになる（本実施形態においては、上述したように、負荷側から電流生成供給回路方向に負荷駆動電流が引き込まれる）。
すなわち、電流生成供給回路ＩＳＡに信号レベルが変動しない一定の基準電流を流すのみで、複数ビットのデジタル信号に応じた所望の電流値を有する負荷駆動電流を生成することができる構成を有しているので、生成される負荷駆動電流が微小な場合であっても、基準電流が供給される信号線に付加された寄生容量（配線容量）への充放電動作を排除して、電流生成供給回路の動作速度を向上させることができる。
【００７１】
なお、本実施形態においては、電流生成部として、カレントミラー回路構成（カレントミラー回路部２１Ａ）を備え、各階調電流トランジスタにより、基準電流トランジスタに流れる基準電流Ｉｒｅｆに対して各々異なる所定の比率の電流値を有する階調電流を選択的に合成して、負荷駆動電流ＩＤを生成する構成について説明したが、本発明はこれに限定されるものではなく、例えば、図４に示すような回路構成を有するものであってもよい。
【００７２】
すなわち、図４に示すように、各々異なる電流値を有する基準電流Ｉｒ１、Ｉｒ２、Ｉｒ３、Ｉｒ４が個別に供給（引き抜くように供給）される複数の電流入力接点ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４（ＩＮ１〜ＩＮ４）と電流出力接点ＯＵＴｉとの間に電流路が接続されるとともに、制御端子に上記各ラッチ回路ＬＣ０〜ＬＣ３から個別に出力される出力信号ｄ１０〜ｄ１３が並列的に印加される４個のｎチャネル型のトランジスタＴｒ３１、Ｔｒ３２、Ｔｒ３３、Ｔｒ３４（Ｔｒ３１〜Ｔｒ３４）を備えた構成を適用することもできる。
【００７３】
ここで、各電流入力接点ＩＮ１〜ＩＮ４には、図示を省略した個別の電流発生源が接続される。また、各電流発生源により生成、供給される基準電流Ｉｒ１、Ｉｒ２、Ｉｒ３、Ｉｒ４は、例えば、図３に示したカレントミラー回路構成を適用した場合と同様に、各々異なる比率（例えば、Ｉｒ１：Ｉｒ２：Ｉｒ３：Ｉｒ４＝１：２：４：８）の電流値を有するように設定されているものであってもよい。
このような構成を有する電流生成部においても、上述した実施形態と同様に、ラッチ回路ＬＣ０〜ＬＣ３から出力される出力信号ｄ１０〜ｄ１３の信号レベルに応じて、トランジスタＴｒ３１〜Ｔｒ３４の特定のトランジスタがオン動作して、該オン動作したトランジスタに流れる基準電流の合成電流が、電流出力接点ＯＵＴｉを介して負荷駆動電流ＩＤとして供給される。
【００７４】
また、特定状態設定部３０Ａは、図１に示すように、上記ラッチ回路ＬＣ０〜ＬＣ３の各々から出力される出力信号ｄ１０〜ｄ１３を入力信号とする否定論理和演算回路（デジタル値判定部；以下、「ＮＯＲ回路」と略記する）３１と、該ＮＯＲ回路３１からの出力端が制御端子（ゲート）に、電流路の一端側が特定電圧Ｖｂｋを印加する電圧源に、他端側が電流供給線ＣＬ（図示を省略した負荷）に、各々接続されたｎチャネル型の電界効果型トランジスタからなる特定電圧印加トランジスタ（特定電圧印加部）ＴＮ３２と、を備えた構成を有している。
【００７５】
ここで、ＮＯＲ回路３１は、例えば、図５に示すように、高電位電源Ｖｄｄと出力接点Ｎｏｕｔとの間に、複数のｐチャネル型の電界効果型トランジスタＴｒ４１〜Ｔｒ４４を直列に接続した直列回路と、低電位電源（接地電位）Ｖｇｎｄと出力接点Ｎｏｕｔとの間に、複数のｎチャネル型の電界効果型トランジスタＴｒ４５〜Ｔｒ４８を並列に接続した並列回路と、を備え、各ｐチャネル型及びｎチャネル型の電界効果型トランジスタＴｒ４１〜Ｔｒ４４、Ｔｒ４５〜Ｔｒ４８の制御端子に、各ラッチ回路ＬＣ０〜ＬＣ３からの出力信号ｄ１０〜ｄ１３を個別に印加するようにした周知の回路構成により実現することができる。
【００７６】
このような構成を有する特定状態設定部３０Ａにおいては、ＮＯＲ回路３１により、上記ラッチ回路ＬＣ０〜ＬＣ３から出力される出力信号ｄ１０〜ｄ１３の信号レベルが全て“０”となる特定の状態であるか否かが判別され、該特定状態においてのみ、特定電圧印加トランジスタＴＮ３２がオン動作して、電流供給線ＣＬを介して負荷に特定電圧Ｖｂｋが印加される。
【００７７】
したがって、複数ビットのデジタル信号により負荷を段階的に駆動制御する電流生成供給回路において、全てのデジタル信号（出力信号ｄ１０〜ｄ１３）を“０”に設定して、負荷を特定の動作状態で駆動する場合であっても、負荷に接続された電流供給線ＣＬの信号レベルが、特定状態設定部３０Ａにより速やかに特定電圧Ｖｂｋに設定される。これにより、電流生成部２０Ａにおいて電流出力が遮断されることにより、電流供給線ＣＬの信号レベルがハイインピーダンス状態となって、負荷の動作状態が不安定化する問題を解消することができ、負荷を特定の動作状態で良好に駆動することができる。
【００７８】
なお、後述するように、上記複数ビットのデジタル信号としては、表示装置に所望の画像情報を表示するための表示データ（表示信号）を適用することでき、この場合において、電流生成供給回路により生成、出力される負荷駆動電流は、表示パネルを構成する各表示画素に供給される書込電流、又は、各表示画素の発光素子に供給される発光駆動電流に対応する。詳しくは、後述する。
【００７９】
次に、本発明に係る電流生成供給回路の他の実施形態について、図面を参照して説明する。
図６は、本発明に係る電流生成供給回路の他の実施形態を示す概略構成図である。また、図７は、本実施形態に係る電流生成供給回路に適用される電流生成部の一具体例を示す回路構成図であり、図８は、本実施形態に係る電流生成供給回路に適用される電流生成部の他の具体例を示す回路構成図である。さらに、図９は、本実施形態に係る特定状態設定部に適用可能な論理回路を示す回路構成図である。ここで、上述した実施形態と同等の構成については、同一の符号を付して、その説明を簡略化する。
【００８０】
上述した実施形態においては、電流生成供給回路ＩＳＡに接続された負荷側から、電流生成供給回路ＩＳＡ方向に負荷駆動電流ＩＤを引き込むように構成した場合（便宜的に、「電流シンク方式」と記す）について示したが、本実施形態においては、電流生成供給回路ＩＳＢ側から負荷方向に負荷駆動電流を流し込む構成（便宜的に、「電流印加方式」と記す）を有している。
具体的には、図６に示すように、本実施形態に係る電流生成供給回路ＩＳＢは、上述した実施形態と同等の構成を有する信号ラッチ部１０と、ラッチ回路ＬＣ０〜ＬＣ３の反転出力端子に接続された電流生成部２０Ｂと、ラッチ回路ＬＣ０〜ＬＣ３の非反転出力端子に接続された特定状態設定部３０Ｂと、を有して構成されている。ここで、電流生成部２０Ｂに接続された電流発生源ＩＲＢは、電流生成部２０Ｂ側から電流発生源ＩＲＢ方向に基準電流Ｉｒｅｆを流すように、低電位電源Ｖｇｎｄに接続されている。
【００８１】
信号ラッチ部１０は、複数のデジタル信号ｄ０〜ｄ３に対応してラッチ回路ＬＣ０〜ＬＣ３が個別に設けられた構成を有し、各ラッチ回路ＬＣ０〜ＬＣ３の反転出力信号ｄ１０＊〜ｄ１３＊（図２に示した反転出力端子ＯＴ＊の信号レベルであって、明細書中では、便宜的に「ｄ１０＊〜ｄ１３＊」と記す；図６の符号参照）が電流生成部２０Ｂに出力されるように接続されている。
本実施形態に係る電流生成部２０Ｂは、図７に示すように、概略、上述した実施形態（図３参照）と同様に、トランジスタＴｒ５１〜Ｔｒ５５からなるカレントミラー回路部２１Ｂ、及び、トランジスタＴｒ５６〜Ｔｒ５９からなるスイッチ回路部２２Ｂと、を備え、各ラッチ回路ＬＣ０〜ＬＣ３からの出力信号ｄ１０＊〜ｄ１３＊に基づいて、基準電流Ｉｒｅｆに対して、所定比率の電流値を有する複数の階調電流Ｉｄｓｉ、Ｉｄｓｊ、Ｉｄｓｋ、Ｉｄｓｌを任意に選択、合成して生成される負荷駆動電流ＩＤを負荷に供給するように構成されている。
【００８２】
具体的には、カレントミラー回路部２１Ｂ及びスイッチ回路部２２Ｂを構成する全てのトランジスタＴｒ５１〜Ｔｒ５９がｐチャネル型から構成されている。基準電流トランジスタＴｒ５１は、電流入力接点ＩＮｉと電源接点＋Ｖとの間に接続され、制御端子が接点Ｎｇを介して電流入力接点ＩＮｉに接続されるとともに、容量Ｃ１を介して電源接点＋Ｖに接続されている。また、階調電流トランジスタＴｒ５２〜Ｔｒ５５は、各々、接点Ｎｉ、Ｎｊ、Ｎｋ、Ｎｌと電源接点＋Ｖとの間に接続されるとともに、制御端子が接点Ｎｈに共通に接続され、スイッチング用のトランジスタＴｒ５６〜Ｔｒ５９は、各々、上記接点Ｎｉ、Ｎｊ、Ｎｋ、Ｎｌと電流出力接点ＯＵＴｉとの間に接続されるとともに、制御端子に各々、ラッチ回路ＬＣ０〜ＬＣ３から出力される出力信号ｄ１０＊〜ｄ１３＊が並列的に印加されるように構成されている。
【００８３】
ここで、本実施形態においても、カレントミラー回路部２１Ｂを構成する各階調電流トランジスタＴｒ５２〜Ｔｒ５５のトランジスタサイズ（すなわち、チャネル長を一定とした場合のチャネル幅）が、基準電流トランジスタを基準として、所定の比率になるように形成され、各電流路に流れる階調電流Ｉｄｓｉ〜Ｉｄｓｌが、基準電流Ｉｒｅｆに対して、各々異なる所定の比率の電流値を有するように設定されている。
【００８４】
これにより、電流生成部２０Ｂにおいても、信号ラッチ部２０Ｂ（ラッチ回路ＬＣ０〜ＬＣ３）から出力される出力信号ｄ１０＊〜ｄ１３＊の信号レベルに応じて、スイッチ回路部２２Ｂの特定のトランジスタＴｒ３６〜Ｔｒ３９がオン動作して、階調電流トランジスタＴｒ３２〜Ｔｒ３５を介して基準電流Ｉｒｅｆの所定比率倍の電流値を有する階調電流Ｉｄｓｉ〜Ｉｄｓｌが流れ、これらの合成電流が電流出力接点ＯＵＴｉを介して負荷駆動電流ＩＤとして図示を省略した負荷に供給される（本実施形態においては、電流生成供給回路側から負荷方向に負荷駆動電流が流れ込む）。
【００８５】
なお、本実施形態においても、電流生成部として、図７に示したようなカレントミラー回路構成（カレントミラー回路部２１Ｂ）を適用することなく、例えば、図８に示すような回路構成を有するものであってもよい。すなわち、図８に示す電流生成部２０Ｂ′は、各々異なる電流値を有する基準電流Ｉｒ１、Ｉｒ２、Ｉｒ３、Ｉｒ４が個別に供給（流し込むように供給）される複数の電流入力接点ＩＮ１〜ＩＮ４と電流出力接点ＯＵＴｉとの間に電流路が接続されるとともに、制御端子に上記各ラッチ回路ＬＣ０〜ＬＣ３から出力される出力信号ｄ１０＊〜ｄ１３＊が並列的に印加される４個のｐチャネル型トランジスタＴｒ６１〜Ｔｒ６４を備えた構成を有している。
ここで、各電流入力接点ＩＮ１〜ＩＮ４には、図示を省略した個別の電流発生源が接続され、各電流発生源により基準電流Ｉｒ１、Ｉｒ２、Ｉｒ３、Ｉｒ４が、例えば、図７に示したカレントミラー回路構成を適用した場合と同様に、各々異なる比率の電流値を有するように設定されているものであってもよい。
【００８６】
また、特定状態設定部３０Ｂは、図６に示すように、上記ラッチ回路ＬＣ０〜ＬＣ３の各々から出力される出力信号ｄ１０〜ｄ１３を入力信号とする論理和演算回路（デジタル値判定部；以下、「ＯＲ回路」と略記する）３３と、該ＯＲ回路３３からの出力端が制御端子に、電流路の一端側が特定電圧Ｖｂｋを印加する電圧源に、他端側が電流供給線ＣＬ（図示を省略した負荷）に、各々接続されたｐチャネル型の電界効果型トランジスタからなる特定電圧印加トランジスタ（特定電圧印加部）ＴＰ３４と、を備えた構成を有している。
ここで、ＯＲ回路３３は、例えば、図９（ａ）に示すように、各ラッチ回路ＬＣ０〜ＬＣ３からの出力信号ｄ１０、ｄ１１及びｄ１２、ｄ１３が個別に入力される２組の２入力ＮＯＲ回路３３ａ、３３ｂと、該２入力ＮＯＲ回路３３ａ、３３ｂからの論理出力を入力とする否定論理積回路（以下、「ＮＡＮＤ回路」と略記する）３３ｃと、を備えた周知の回路構成により実現することができる。
【００８７】
２入力ＮＯＲ回路３３ａ、３３ｂは、具体的には、図９（ｂ）に示すように、各々、高電位電源Ｖｄｄと出力接点Ｎｏｔａ又はＮｏｔｂとの間に直列に接続されたｐチャネル型トランジスタＴｒ７１ａ、Ｔｒ７２ａ及びＴｒ７１ｂ、Ｔｒ７２ｂと、低電位電源Ｖｇｎｄと出力接点Ｎｏｔａ又はＮｏｔｂとの間に並列に接続されたｎチャネル型トランジスタＴｒ７３ａ、Ｔｒ７４ａ及びＴｒ７３ｂ、Ｔｒ７４ｂと、を備え、各ｐチャネル型及びｎチャネル型トランジスタＴｒ７１ａ〜Ｔｒ７４ａ及びＴｒ７１４ｂ〜Ｔｒ７４ｂの制御端子に、各ラッチ回路ＬＣ０〜ＬＣ３の出力信号ｄ１０〜ｄ１３が個別に印加された周知の回路構成を適用することができる。
【００８８】
また、ＮＡＮＤ回路３３ｃは、具体的には、図９（ｂ）に示すように、高電位電源Ｖｄｄと出力接点Ｎｏｔｃとの間に並列に接続されたｐチャネル型トランジスタＴｒ７５、Ｔｒ７６と、低電位電源Ｖｇｎｄと出力接点Ｎｏｔｃとの間に並列に接続されたｎチャネル型トランジスタＴｒ７７、Ｔｒ７８と、を備え、各ｐチャネル型及びｎチャネル型トランジスタＴｒ７５、Ｔｒ７６及びＴｒ７７、Ｔｒ７８の制御端子に、上記各２入力ＮＯＲ回路３３ａ、３３ｂの論理出力（出力接点Ｎｏｔａ、Ｎｏｔｂの信号レベル）が個別に印加された周知の回路構成を適用することができる。
【００８９】
このような構成を有する特定状態設定部３０Ｂにおいても、ＯＲ回路３３により、上記ラッチ回路ＬＣ０〜ＬＣ３から出力される出力信号ｄ１０〜ｄ１３の信号レベルが全て“０”となる特定の状態であるか否かが判別され、該特定状態においてのみ、特定電圧印加トランジスタＴＰ３４がオン動作して、電流供給線ＣＬを介して負荷に特定電圧Ｖｂｋが印加される。
【００９０】
そして、上述したような構成及び機能を有する電流生成供給回路ＩＳＡ、ＩＳＢは、表示装置の駆動制御装置（データドライバ）、もしくは、表示装置（表示パネル）の表示画素を構成する画素駆動回路に良好に適用することができる。以下に、本発明に係る電流生成供給回路を備えた表示装置について、具体的に説明する。
＜第１の実施形態＞
まず、本発明に係る電流生成供給回路を表示装置の駆動制御装置（データドライバ）に適用した場合の実施形態について、図面を参照して説明する。
【００９１】
＜表示装置＞
図１０は、本発明に係る電流生成供給回路を適用可能な表示装置の第１の実施形態を示す概略ブロック図であり、図１１は、本実施形態に係る表示装置に適用される表示パネルの一例を示す概略構成図である。また、図１２は、本実施形態に係る表示装置の他の構成例を示す概略ブロック図である。ここでは、表示パネルとしてアクティブマトリクス方式に対応した表示画素を備えた構成について説明する。また、本実施形態においては、電流シンク方式を採用した構成について説明する。
【００９２】
図１０、図１１に示すように、本実施形態に係る表示装置１００Ａは、概略、複数の表示画素がマトリクス状に配列された表示パネル１１０Ａと、表示パネル１１０Ａの行方向に配列された表示画素群ごとに、共通に接続された走査ライン（走査線）ＳＬに接続された走査ドライバ（走査駆動手段）１２０Ａと、表示パネル１１０Ａの列方向に配列された表示画素群ごとに、共通に接続されたデータライン（信号線）ＤＬに接続されたデータドライバ（信号駆動手段）１３０Ａと、上記走査ラインＳＬに並行して配設され、表示パネル１１０Ａの行方向に配列された表示画素群ごとに、共通に接続された電源ラインＶＬに接続された電源ドライバ１４０と、走査ドライバ１２０Ａ及びデータドライバ１３０Ａ、電源ドライバ１４０の動作状態を制御する各種制御信号を生成、出力するシステムコントローラ１５０と、表示装置１００Ａの外部から供給される映像信号に基づいて、表示データやタイミング信号等を生成する表示信号生成回路１６０と、を備えて構成されている。
【００９３】
以下、上記各構成について具体的に説明する。
（表示パネル）
表示パネル１１０Ａは、具体的には、図１１に示すように、相互に並列に配設された複数の走査ラインＳＬ及び電源ラインＶＬと、該走査ラインＳＬ及び電源ラインＶＬに対して、直交するように配設された複数のデータラインＤＬと、これらの直交するラインの各交点近傍に配列された複数の表示画素（図１１中、後述する画素駆動回路ＤＣｘ及び有機ＥＬ素子ＯＥＬからなる構成）と、を備えた構成を有している。
【００９４】
表示画素は、例えば、走査ドライバ１２０から走査ラインＳＬを介して印加される走査信号Ｖｓｅｌ、及び、データドライバ１３０ＡからデータラインＤＬを介して供給される書込電流（駆動電流）Ｉｐｉｘ、電源ドライバ１４０から電源ラインＶＬを介して印加される電源電圧Ｖｓｃに基づいて、各表示画素における書込電流Ｉｐｉｘの書込動作及び発光動作を制御する画素駆動回路ＤＣｘと、該画素駆動回路ＤＣｘから供給される発光駆動電流の電流値に応じて発光輝度が制御される、周知の有機ＥＬ素子（発光素子）ＯＥＬと、を有して構成されている。なお、本実施形態においては、電流駆動型の発光素子として有機ＥＬ素子ＯＥＬを適用した場合について示すが、発光ダイオード等の他の発光素子を適用するものであってもよい。
【００９５】
ここで、画素駆動回路ＤＣｘは、概略、走査信号Ｖｓｅｌに基づいて各表示画素の選択／非選択状態を制御し、選択状態において表示データに応じた書込電流Ｉｐｉｘを取り込んで電圧レベルとして保持し、非選択状態において上記保持した電圧レベルに応じた発光駆動電流を有機ＥＬ素子ＯＥＬに供給して、所定の輝度階調で発光させる動作を維持する機能を有している。なお、画素駆動回路ＤＣｘに適用可能な回路構成例については後述する。
【００９６】
（走査ドライバ）
走査ドライバ１２０Ａは、システムコントローラ１５０から供給される走査制御信号に基づいて、所定のタイミングで各走査ラインＳＬに選択レベル（例えば、ハイレベル）の走査信号Ｖｓｅｌを順次印加することにより、各行ごとの表示画素群を選択状態とし、データドライバ１３０Ａにより表示データに基づく書込電流Ｉｐｉｘを各データラインＤＬに供給して、各表示画素に所定の書込電流を書き込むように制御する。
【００９７】
走査ドライバ１２０Ａは、具体的には、図１１に示すように、シフトレジスタとバッファからなるシフトブロックＳＢを、各走査ラインＳＬごとに対応させて複数段備え、システムコントローラ１５０から供給される走査制御信号（走査スタート信号ＳＳＴＲ、走査クロック信号ＳＣＬＫ等）に基づいて、シフトレジスタにより表示パネル１１０Ａの上方から下方に順次シフトしつつ出力されたシフト信号が、バッファを介して所定の電圧レベル（選択レベル）を有する走査信号Ｖｓｅｌとして各走査ラインＳＬに印加される。
【００９８】
（データドライバ）
データドライバ１３０Ａは、システムコントローラ１５０から供給されるデータ制御信号（サンプリングスタート信号ＳＴＲ、シフトクロック信号ＳＦＣ等）に基づいて、表示信号生成回路１６０から供給される複数ビットのデジタル信号からなる表示データを取り込んで保持し、当該表示データに対応する電流値を有する書込電流Ｉｐｉｘを生成して、各データラインＤＬに同時並行的に供給するように制御する。すなわち、本実施形態に係るデータドライバ１３０Ａにおいては、上述した本発明に係る電流生成供給回路（図１参照）を良好に適用することができる。データドライバ１３０Ａの具体的な回路構成例やその駆動制御動作については後述する。
【００９９】
（電源ドライバ）
電源ドライバ１４０は、システムコントローラ１５０から供給される電源制御信号に基づいて、走査ドライバ１２０Ａにより各行ごとの表示画素群が選択状態に設定されるタイミングに同期して、電源ラインＶＬに選択レベルの電源電圧Ｖｓｃ（例えば、接地電位以下に設定されたローレベル）を印加することにより、例えば、電源ラインＶＬから表示画素（画素駆動回路ＤＣｘ）を介してデータドライバ１３０Ａ方向に、表示データに基づく所定の書込電流Ｉｐｉｘを引き込み、一方、走査ドライバ１２０により各行ごとの表示画素群が非選択状態に設定されるタイミングに同期して、電源ラインＶＬに非選択レベル（例えば、ハイレベル）の電源電圧Ｖｓｃを印加することにより、例えば、電源ラインＶＬから表示画素（画素駆動回路ＤＣｘ）を介して有機ＥＬ素子ＯＥＬ方向に、上記書込電流Ｉｐｉｘと同等の発光駆動電流を流すように制御する。
【０１００】
電源ドライバ１４０は、具体的には、図１１に示すように、概略、上述した走査ドライバ１２０Ａと同様に、シフトレジスタとバッファからなるシフトブロックＳＢを、各電源ラインＶＬごとに対応させて複数段備え、システムコントローラ１５０から供給され、上記走査制御信号に同期する電源制御信号（電源スタート信号ＶＳＴＲ、電源クロック信号ＶＣＬＫ等）に基づいて、シフトレジスタにより表示パネル１１０Ａの上方から下方に順次シフトしつつ出力されたシフト信号が、バッファを介して所定の電圧レベル（例えば、走査ドライバ１２０による選択状態においてはローレベル、非選択状態においてはハイレベル）を有する電源電圧Ｖｓｃとして各電源ラインＶＬに印加される。
【０１０１】
（システムコントローラ）
システムコントローラ１５０は、後述する表示信号生成回路１６０から供給されるタイミング信号に基づいて、少なくとも、走査ドライバ１２０Ａ及びデータドライバ１３０Ａ、電源ドライバ１４０の各々に対して、走査制御信号及びデータ制御信号（上述した走査スタート信号ＳＳＴＲや走査クロック信号ＳＣＬＫ、サンプリングスタート信号ＳＴＲやシフトクロック信号ＳＦＣ等）、電源制御信号（電源スタート信号ＶＳＴＲ、電源クロック信号ＶＣＬＫ等）を生成して出力することにより、各ドライバを所定のタイミングで動作させて、表示パネル１１０Ａに走査信号Ｖｓｅｌ及び書込電流Ｉｐｉｘ、電源電圧Ｖｓｃを出力させ、画素駆動回路ＤＣｘにおける所定の制御動作を連続的に実行させて、映像信号に基づく所定の画像情報を表示パネル１１０Ａに表示させる制御を行う。
【０１０２】
（表示信号生成回路）
表示信号生成回路１６０は、例えば、表示装置１００Ａの外部から供給される映像信号から輝度階調信号成分を抽出し、表示パネル１１０Ａの１行分ごとに、該輝度階調信号成分を、複数ビットのデジタル信号からなる表示データとしてデータドライバ１３０Ａに供給する。ここで、上記映像信号が、テレビ放送信号（コンポジット映像信号）のように、画像情報の表示タイミングを規定するタイミング信号成分を含む場合には、表示信号生成回路１６０は、上記輝度階調信号成分を抽出する機能のほか、タイミング信号成分を抽出してシステムコントローラ１５０に供給する機能を有するものであってもよい。この場合においては、上記システムコントローラ１５０は、表示信号生成回路１６０から供給されるタイミング信号に基づいて、走査ドライバ１２０やデータドライバ１３０Ａ、電源ドライバ１４０に対して供給する上記走査制御信号及びデータ制御信号、電源制御信号を生成する。
【０１０３】
なお、本実施形態においては、表示パネル１１０Ａの周辺に付設されるドライバとして、図１０及び図１１に示したように、走査ドライバ１２０Ａ及び電源ドライバ１４０を個別に配置した構成について説明したが、本発明はこれに限定されるものではない。例えば、上述したように、走査ドライバ１２０Ａ及び電源ドライバ１４０は、タイミングが同期する同等の制御信号（走査制御信号及び電源制御信号）に基づいて動作するので、例えば、図１２に示すように、走査ドライバ１２０Ｂに、走査信号Ｖｓｅｌの生成、出力タイミングに同期して電源電圧Ｖｓｃを供給する機能を有するように構成したものであってもよい。このような構成によれば、周辺回路の構成を簡素化、省スペース化することができる。
【０１０４】
また、図１０乃至図１２に示した表示装置の構成は、表示パネルを構成する各表示画素に設けられる画素駆動回路が後述するように（図１３参照）、走査信号Ｖｓｅｌとともに電源電圧Ｖｓｃの信号レベルを適宜設定制御することにより、所定の駆動制御動作を実現する回路構成を有する場合に対応したものであるが、本発明はこれに限定されるものではなく、後述するように（図１８参照）、例えば、画素駆動回路が高電位電源に直接接続されて、定常的に一定の電圧レベルが印加される回路構成を有するものであってもよく、この場合、図１０及び図１１に示した表示装置において電源ドライバ１４０を有していない構成を適用することもできる。
【０１０５】
（画素駆動回路の構成例）
次いで、上述した表示装置（表示パネル）の各表示画素に適用される画素駆動回路について簡単に説明する。
図１３は、本実施形態に係る表示装置に適用可能な画素駆動回路の一実施例を示す回路構成図である。なお、ここで示す画素駆動回路は、本発明に係る表示装置に適用可能なごく一例を示すにすぎず、同等の動作機能を有する他の回路構成を有するものであってもよいことはいうまでもない。
【０１０６】
図１３に示すように、本実施例に係る画素駆動回路ＤＣｘは、例えば、相互に直交するように配設された走査ラインＳＬとデータラインＤＬとの交点近傍に、ゲート端子が走査ラインＳＬに、ソース端子が走査ラインＳＬに平行に配設された電源ラインＶＬに、ドレイン端子が接点Ｎｘａに各々接続されたｎチャネル型トランジスタＴｒ８１と、ゲート端子が走査ラインＳＬに、ソース端子及びドレイン端子がデータラインＤＬ及び接点Ｎｘｂに各々接続されたｎチャネル型トランジスタＴｒ８２と、ゲート端子が接点Ｎｘａに、ソース端子及びドレイン端子が電源ラインＶＬ及び接点Ｎｘｂに各々接続されたｎチャネル型トランジスタＴｒ８３と、接点Ｎｘａ及び接点Ｎｘｂ間に接続されたコンデンサＣｘと、を備えた構成を有している。
【０１０７】
また、このような画素駆動回路ＤＣｘから供給される発光駆動電流により発光輝度が制御される有機ＥＬ素子ＯＥＬは、アノード端子が上記画素駆動回路ＤＣｘの接点Ｎｘｂに、また、カソード端子が接地電位Ｖｇｎｄに各々接続された構成を有している。ここで、コンデンサＣｘは、ｎチャネル型トランジスタＴｒ８３のゲート−ソース間に形成される寄生容量であってもよいし、その寄生容量に加えてゲート−ソース間にさらに、容量素子を別個に付加するようにしたものであってもよい。
【０１０８】
このような構成を有する画素駆動回路ＤＣｘにおける有機ＥＬ素子ＯＥＬの駆動制御動作は、まず、書込動作期間において、走査ラインＳＬに対して、ハイレベル（選択レベル）の走査信号Ｖｓｅｌを印加するとともに、電源ラインＶＬに対して、ローレベルの電源電圧Ｖｓｃを印加する。また、このタイミングに同期して、有機ＥＬ素子ＯＥＬを所定の輝度階調で発光動作させるために必要な所定の書込電流Ｉｐｉｘ（上述した負荷駆動電流ＩＤに相当する）をデータラインＤＬに供給する。ここでは、書込電流Ｉｐｉｘとして、負極性の電流を供給し、画素駆動回路ＤＣｘ側からデータラインＤＬを介してデータドライバ１３０Ａ方向に当該電流を引き込むように設定する。
【０１０９】
これにより、画素駆動回路ＤＣｘを構成するｎチャネル型トランジスタＴｒ８１及びＴｒ８２がオン動作して、ローレベルの電源電圧Ｖｓｃが接点Ｎｘａ（すなわち、ｎチャネル型トランジスタＴｒ８３のゲート端子及びコンデンサＣｘの一端側）に印加されるとともに、書込電流Ｉｐｉｘの引き込み動作によりｎチャネル型トランジスタＴｒ８２を介してローレベルの電源電圧Ｖｓｃよりも低電位の電圧レベルが接点Ｎｘｂ（すなわち、ｎチャネル型トランジスタＴｒ８３のソース端子及びコンデンサＣｘの他端側）に印加される。
【０１１０】
このように、接点Ｎｘａ及びＮｘｂ間（ｎチャネル型トランジスタＴｒ８３のゲート−ソース間）に電位差が生じることにより、ｎチャネル型トランジスタＴｒ８３がオン動作して、電源ラインＶＬからｎチャネル型トランジスタＴｒ８３、接点Ｎｘｂ、薄膜トランジスタＴｒ８２を介して、データラインＤＬ方向に書込電流Ｉｐｉｘに対応した書込動作電流が流れる（後述する図１２参照）。
このとき、コンデンサＣｘには、接点Ｎｘａ及びＮｘｂ間に生じた電位差に対応する電荷が蓄積され、電圧成分として保持される（充電される）。また、このとき、有機ＥＬ素子ＯＥＬのアノード端子（接点Ｎｘｂ）に印加される電位は、カソード端子の電位（接地電位）よりも低くなり、有機ＥＬ素子ＯＥＬに逆バイアス電圧が印加されることになるため、有機ＥＬ素子ＯＥＬには発光駆動電流が流れず、発光動作は行われない。
【０１１１】
次いで、発光動作期間においては、走査ラインＳＬに対して、ローレベル（非選択レベル）の走査信号Ｖｓｅｌを印加するとともに、電源ラインＶＬに対して、ハイレベルの電源電圧Ｖｓｃを印加する。また、このタイミングに同期して、書込電流Ｉｐｉｘ（すなわち、書込制御電流）の引き込み動作を停止する。
これにより、ｎチャネル型トランジスタＴｒ８１及びＴｒ８２がオフ動作して、接点Ｎｘａへの電源電圧Ｖｓｃの印加が遮断されるとともに、接点Ｎｘｂへの書込電流Ｉｐｉｘの引き込み動作に起因する電圧レベルの印加が遮断されるので、コンデンサＣｘは、上述した書込動作において蓄積された電荷を保持する。
【０１１２】
このように、コンデンサＣｘが書込動作時の充電電圧を保持することにより、接点Ｎｘａ及びＮｘｂ間（ｎチャネル型トランジスタのＴｒ８３のゲート−ソース間）の電位差が保持されることになり、ｎチャネル型トランジスタＴｒ８３はオン状態を維持する。また、電源ラインＶＬには、接地電位よりも高い電圧レベルを有する電源電圧Ｖｓｃが印加されるので、有機ＥＬ素子ＯＥＬのアノード端子（接点Ｎｘｂ）に印加される電位は、カソード端子の電位（接地電位）よりも高くなる。
【０１１３】
したがって、電源ラインＶＬからｎチャネル型トランジスタＴｒ８３、接点Ｎｘｂを介して、有機ＥＬ素子ＯＥＬに順バイアス方向に発光駆動電流が流れ、有機ＥＬ素子ＯＥＬが所定の輝度階調で発光する。ここで、コンデンサＣｘ１により保持される電位差（充電電圧）は、上記書込動作時においてｎチャネル型トランジスタＴｒ８３に書込動作電流を流す際の電位差に相当するので、有機ＥＬ素子ＯＥＬに流れる発光駆動電流は、上記書込動作電流と同等の電流値を有することになる。これにより、発光動作期間においては、書込動作期間に書き込まれた所定の発光状態（輝度階調）に対応する電圧成分に基づいて、発光駆動電流が継続的に供給されることになり、有機ＥＬ素子ＯＥＬは所望の輝度階調で発光する動作を継続する（後述する図１２参照）。このように、本実施例に係る画素駆動回路においては、ｎチャネル型トランジスタＴｒ８３は、発光駆動用トランジスタとしての機能を有していることになる。
【０１１４】
（データドライバの構成例）
次いで、上述した表示装置に適用されるデータドライバの構成について説明する。
本実施形態に係る表示装置に適用されるデータドライバは、概略、図１に示した電流生成供給回路を基本構成とする書込電流生成回路が、各データラインに２組設けられ、所定の動作タイミングで各組の書込電流生成回路が、相補的かつ連続的に表示データの取り込み、保持、書込電流の生成、供給（引き込み）動作を実行するように構成されている。ここで、本構成例においては、書込電流生成回路群に対して、単一の電流発生源から一定の電流値を有する正の基準電流が供給される。
【０１１５】
図１４は、本実施形態に係る表示装置に適用されるデータドライバの一実施例を示す概略構成図である。図１５は、本実施例に係るデータドライバに適用される書込電流生成回路の一具体例を示す構成図であり、図１６は、本実施例に係るデータドライバに適用される反転ラッチ回路及び選択設定回路の一具体例を示す回路構成図である。ここでは、上述した電流生成供給回路の構成と対応付けながら説明する。
【０１１６】
具体的には、本実施例に係るデータドライバ１３０Ａは、例えば、図１０に示すように、システムコントローラ１５０からデータ制御信号として供給されるシフトクロック信号ＳＦＣに基づいて、非反転クロック信号ＣＫ１及び反転クロック信号ＣＫ２を生成する反転ラッチ回路１３１と、非反転クロック信号ＣＫ１及び反転クロック信号ＣＫ２に基づいて、サンプリングスタート信号ＳＴＲをシフトしつつ、所定のタイミングでシフト信号ＳＲ１、ＳＲ２、・・・（上述したタイミング制御信号ＣＬＫに相当する）を順次出力するシフトレジスタ回路１３２と、該シフトレジスタ回路１３２からのシフト信号ＳＲ１、ＳＲ２、・・・の入力タイミングに基づいて、表示信号生成回路１６０から順次供給される１行分の表示データＤ０〜Ｄｋ（ここでは、便宜的にｋ＝３とする；上述したデジタル信号ｄ０〜ｄ３に相当する）を順次取り込み、各表示画素における発光輝度に対応した書込電流Ｉｐｉｘを生成して、各データラインＤＬ１、ＤＬ２、・・・を介して供給する（引き込む）２組の書込電流生成回路群１３３Ａ及び１３３Ｂと、システムコントローラ１５０からデータ制御信号として供給される切換制御信号ＳＥＬに基づいて、上記書込電流生成回路群１３３Ａ及び１３３Ｂのいずれか一方を選択的に動作させるための選択設定信号（切換制御信号ＳＥＬの非反転信号ＳＬａ及び反転信号ＳＬｂ）を出力する選択設定回路１３４と、を備えて構成されている。
ここで、２組の書込電流生成回路群１３２Ａ及び１３３Ｂには、少なくとも、表示信号生成回路１６０から供給される表示データＤ０〜Ｄｋ、及び、電流発生源ＩＲ（上述した電流発生源ＩＲＡに相当する）から定常的に供給される一定の電流値を有する基準電流Ｉｒｅｆが共通に入力されるように構成されている。
【０１１７】
２組の書込電流生成回路群１３２Ａ及び１３３Ｂは、各々複数の書込電流生成回路ＩＬＡ１、ＩＬＡ２、・・・及びＩＬＢ１、ＩＬＢ２、・・・を備えた構成を有し、各書込電流生成回路ＩＬＡ１、ＩＬＡ２、・・・及びＩＬＢ１、ＩＬＢ２、・・・（図１に示した電流生成供給回路ＩＳＡに相当する；以下、「書込電流生成回路ＩＳｘ」と総称する）は、図１５に示すように、上述した電流生成供給回路（図１参照）に示した構成と同等の信号ラッチ部１０ｘ及び電流生成部２０ｘ、特定状態設定部３０ｘに加え、切換制御信号ＳＥＬに基づいて、各書込電流生成回路ＩＳｘの動作状態を選択的に設定する動作設定回路４０ｘを備えた構成を有している。ここで、信号ラッチ部１０ｘ及び電流生成部２０ｘ、特定状態設定部３０ｘは、各々図１乃至図５に示した信号ラッチ部１０、電流生成部２０Ａ、特定状態設定部３０Ａに相当するので、その具体的な説明を省略する。
【０１１８】
動作設定回路４０ｘは、例えば、図１５に示すように、データラインＤＬ（上述した電流供給線ＣＬに相当する）に電流路が設けられ、制御端子に選択設定回路１３４からの選択設定信号（非反転信号ＳＬａ又は反転信号ＳＬｂ）が印加されるｎチャネル型トランジスタＴＮ４１と、選択設定信号を反転処理するインバータ４２と、該インバータ４２の反転出力及びシフトレジスタ回路１３２からのシフト信号ＳＲ（ＳＲ１、ＳＲ２、・・・）を入力とするＮＡＮＤ回路４３と、該ＮＡＮＤ回路４３の論理出力を反転処理するインバータ４４と、該インバータ４４の反転出力をさらに反転処理するインバータ４５と、を備えた構成を有している。
【０１１９】
このような構成を有する書込電流生成回路ＩＳｘにおいては、選択設定回路１３４からハイレベルの選択設定信号（書込電流生成回路を選択状態に設定する制御信号）が入力されると、動作設定回路４０ｘに設けられたｎチャネル型トランジスタＴＮ４１がオン動作して、電流生成部２０ｘの電流出力接点ＯＵＴｉが、ｎチャネル型トランジスタＴＮ４１を介してデータラインＤＬに接続される。このとき同時に、インバータ４２及びＮＡＮＤ回路４３、インバータ４４、４５により、シフト信号ＳＲの出力タイミングに関わらず信号ラッチ部１０ｘの入力接点ＣＫにはローレベルのタイミング制御信号が、また、入力接点ＣＫ＊にはハイレベルのタイミング制御信号が定常的に入力されて、表示データＤ０〜Ｄ３が取り込まれ、電流生成部２０ｘにより表示データＤ０〜Ｄ３に応じた書込電流Ｉｐｉｘが生成される。
【０１２０】
また、表示データＤ０〜Ｄ３を全て“０”に設定して、表示画素を特定の状態で発光動作（例えば、黒表示動作）させる場合には、電流生成部２０ｘにおける書込電流Ｉｐｉｘの出力が遮断されるとともに、特定状態設定部３０ｘにより電流生成部２０ｘの電流出力接点ＯＵＴｉ（特定状態設定部の接続接点）に黒表示動作に対応した特定電圧（黒表示電圧）Ｖｂｋが印加される。
これにより、黒表示状態を除く通常の階調表示動作においては、表示データＤ０〜Ｄ３に基づいて生成された書込電流ＩｐｉｘがデータラインＤＬを介して表示画素に供給され、黒表示動作においては、上記書込電流Ｉｐｉｘの供給を遮断しつつ、データラインＤＬに所定の黒表示電圧Ｖｂｋが印加される。
【０１２１】
一方、選択設定回路１３４からローレベルの選択設定信号（書込電流生成回路を非選択状態に設定する制御信号）が入力されると、ｎチャネル型トランジスタＴＮ４１がオフ動作して、電流生成部２０ｘの電流出力接点ＯＵＴｉがデータラインＤＬから切り離される。また、このとき同時に、インバータ４２及びＮＡＮＤ回路４３、インバータ４４、４５により、シフト信号ＳＲの出力タイミングに対応して信号ラッチ部１０ｘの入力接点ＣＫ及び入力接点ＣＫ＊に、相補的な信号レベルを有するタイミング制御信号が入力されて、表示データＤ０〜Ｄ３の取り込み、保持、書込電流Ｉｐｉｘの生成動作が実行される。
【０１２２】
これにより、表示データＤ０〜Ｄ３に基づいて書込電流Ｉｐｉｘが生成されるものの、データラインＤＬには供給されない状態となり、実質的に、書込電流生成回路が非選択状態に設定される。すなわち、後述する選択設定回路１３４により、２組の書込電流生成回路群１３３Ａ及び１３３Ｂに入力する選択設定信号（切換制御信号ＳＥＬの非反転信号ＳＬａ及び反転信号ＳＬｂ）の信号レベルを適宜設定することにより、２組の書込電流生成回路群１３３Ａ及び１３３Ｂのいずれか一方を選択状態とし、他方を非選択状態に設定することができる。
【０１２３】
また、反転ラッチ回路１３１及び選択設定回路１３４は、概略、同等の回路構成を有し、例えば、図１６（ａ）、（ｂ）に示すように、周知のインバータ回路（例えば、図２に示したような相補型トランジスタ回路）を複数備えた構成を適用することができる。
具体的には、反転ラッチ回路１３１及び選択設定回路１３４は、インバータＩＮＶ１の入力接点（反転ラッチ回路１３１又は選択設定回路１３４の入力端子）ＩＮｓには、シフトクロック信号ＳＦＣ又は切換制御信号信号ＳＥＬが入力され、インバータＩＮＶ１の出力接点はインバータＩＮＶ２の入力接点に接続されている。インバータＩＮＶ２の出力接点はインバータＩＮＶ４の入力接点に接続されている。また、インバータＩＮＶ３の入力端子には、上記シフトクロック信号ＳＦＣ又は切換制御信号ＳＥＬが入力され、その出力接点はインバータＩＮＶ５の入力接点に接続されている。また、インバータＩＮＶ４の出力接点はインバータＩＮＶ５及びインバータＩＮＶ６の入力接点に接続されているとともに、インバータＩＮＶ５の出力接点はインバータＩＮＶ４及びインバータＩＮＶ７の入力接点に接続されている。そして、インバータＩＮＶ６の出力接点は反転ラッチ回路１３１又は選択設定回路１３４の非反転出力端子ＯＵＴｓに接続され、インバータＩＮＶ７の出力接点は反転ラッチ回路１３１又は選択設定回路１３４の反転出力端子ＯＵＴｓ＊に接続されている。
【０１２４】
このような構成を有する反転ラッチ回路１３１及び選択設定回路１３４においては、シフトクロック信号ＳＦＣ又は切換制御信号ＳＥＬが印加されると、当該信号レベルがインバータＩＮＶ４及びＩＮＶ５により保持されて、該信号レベルの非反転信号及び反転信号が、各々非反転出力端子ＯＵＴｓ及び反転出力端子ＯＵＴｓ＊から出力され、シフトレジスタ回路に対して非反転クロック信号ＣＫ１及び反転クロック信号ＣＫ２として、また、書込電流生成回路群１３３Ａ（各書込電流生成回路ＩＬＡ１、ＩＬＡ２、・・・）及び書込電流生成回路群１３３Ｂ（各書込電流生成回路ＩＬＢ１、ＩＬＢ２、・・・）に対して非反転信号ＳＬａ及び反転信号ＳＬｂとして供給される。
【０１２５】
（表示装置の駆動制御方法）
次に、上述した構成を有する表示装置の動作について、図面を参照して説明する。
図１７は、本実施形態に係るデータドライバにおける制御動作の一例を示すタイミングチャートであり、図１８は、本実施形態に係る表示パネル（表示画素）における制御動作の一例を示すタイミングチャートである。ここでは、図１４及び図１５に示したデータドライバの構成に加え、図１乃至図３に示した電流生成供給回路の構成も適宜参照しながら説明する。
【０１２６】
まず、データドライバ１３０Ａにおける制御動作は、上述した書込電流生成回路群を構成する各書込電流生成回路ＩＳｘに設けられた信号ラッチ部１０ｘに、表示信号生成回路１６０から供給される表示データＤ０〜Ｄ３を取り込み、一定期間保持する信号保持動作と、該信号保持動作により取り込まれた表示データＤ０〜Ｄ３の保持信号Ｄ１０〜Ｄ１３に基づいて、書込電流生成回路ＩＳｘに設けられた電流生成部２０ｘにより、上記表示データＤ０〜Ｄ３に対応する書込電流Ｉｐｉｘを生成して各データラインＤＬ１、ＤＬ２、・・・を介して各表示画素に供給する電流生成供給動作と、を順次実行するとともに、該一連の動作を、選択設定回路１３４により２組の書込電流生成回路群のうち、一方の書込電流生成回路群により上記電流生成供給動作を行いつつ、他方の書込電流生成回路群により上記信号保持動作を同時並行的に行う動作を、交互に繰り返し実行することにより実現される。
特に、本実施形態に係るデータドライバにおいては、上記信号保持動作及び電流生成供給動作に加え、例えば、表示パネルを構成する前表示画素を最低輝度階調で一斉に発光動作させる黒表示動作を実行する場合等に、全データラインＤＬ１、ＤＬ２、・・・への書込電流Ｉｐｉｘの供給を遮断するとともに、特定の黒表示電圧Ｖｂｋを全データラインＤＬ１、ＤＬ２、・・・に印加するように制御される。
【０１２７】
信号保持動作においては、図１７に示すように、まず、選択設定回路１３４により一方の書込電流生成回路群が選択状態に設定された後、シフトレジスタ回路１３２から順次出力されるシフト信号ＳＲ１、ＳＲ２、・・・に基づいて、該書込電流生成回路群の各書込電流生成回路ＩＳｘに設けられた信号ラッチ部１０ｘにより、各列の表示画素（すなわち、各データラインＤＬ１、ＤＬ２、・・・）に対応して切り替わる表示データＤ０〜Ｄ３を順次取り込む動作が１行分連続的に実行され、該表示データＤ０〜Ｄ３が取り込まれた書込電流生成回路ＩＳｘの信号ラッチ部１０ｘから順に、一定期間（次の切換制御信号ＳＥＬに基づいて選択設定回路１３４により、一方の書込電流生成回路群が非選択状態に、また、他方の書込電流生成回路群が選択状態に設定されるまでの期間）、信号ラッチ部１０ｘからの出力信号である保持信号Ｄ１０〜Ｄ１３が電流生成部２０ｘに出力される。
【０１２８】
また、電流生成供給動作においては、図１７に示すように、上記保持信号Ｄ１０〜Ｄ１３に基づいて、電流生成部２０ｘに設けられた複数のスイッチトランジスタ（図３に示したトランジスタＴｒ２６〜Ｔ２９）のオン／オフ状態が制御され、オン動作したスイッチトランジスタに接続された階調電流トランジスタ（図３に示したトランジスタＴｒ２２〜Ｔ２５）に流れる階調電流の合成電流が、書込電流Ｉｐｉｘとして各データラインＤＬ１、ＤＬ２・・・を介して順次供給される。
【０１２９】
ここで、書込電流Ｉｐｉｘは、例えば、全てのデータラインＤＬ１、ＤＬ２、・・・に対して、少なくとも一定期間、並列的（すなわち、同時並行的）に供給されるように設定される。また、本実施形態においては、上述したように、単一の基準電流Ｉｒｅｆに対して予めトランジスタサイズにより規定された所定比率（例えば、ａ×２ｎ；ｎ＝０、１、２、３、・・・）の電流値を有する複数の階調電流を生成し、上記保持信号に基づくスイッチトランジスタのオン／オフ動作により、所定の階調電流を選択して合成し、負極性の書込電流Ｉｐｉｘを生成して、データラインＤＬ１、ＤＬ２、・・・側からデータドライバ１３０Ａ方向に引き込むように書込電流Ｉｐｉｘを流す。
【０１３０】
さらに、黒表示動作においては、図１７に示すように、表示データＤ０〜Ｄ３が黒表示状態（保持信号Ｄ１０〜Ｄ１３が全て“０”）に設定されることにより、電流生成部２０ｘに設けられたいずれのスイッチトランジスタ（図３に示したトランジスタＴｒ２６〜Ｔ２９）もオフ動作して階調電流が遮断され、書込電流Ｉｐｉｘの供給が停止される。このとき同時に、特定状態設定部３０ｘに設けられたＮＯＲ回路３１より表示データの黒表示状態（保持信号Ｄ１０〜Ｄ１３が全て“０”となる状態）が判別され、特定電圧印加トランジスタＴＮ３２がオン動作して黒表示（最低輝度階調での発光動作）に対応した電圧Ｖｂｋが各データラインＤＬ１、ＤＬ２、・・・に順次印加される。
【０１３１】
また、表示パネル１１０Ａ（表示画素）における制御動作は、図１８に示すように、表示パネル１１０Ａ一画面に所望の画像情報を表示する一走査期間Ｔｓｃを１サイクルとして、該一走査期間Ｔｓｃ内に、特定の走査ラインに接続された表示画素群を選択して、データドライバ１３０Ａから供給される表示データＤ０〜Ｄ３に対応する書込電流Ｉｐｉｘを書き込み、信号電圧として保持する書込動作期間Ｔｓｅと、該保持された信号電圧に基づいて、上記表示データに応じた発光駆動電流を有機ＥＬ素子ＯＥＬに供給して、所定の輝度階調で発光動作させる発光動作期間Ｔｎｓｅと、を設定（Ｔｓｃ＝Ｔｓｅ＋Ｔｎｓｅ）し、各動作期間において、上述した画素駆動回路ＤＣｘと同等の駆動制御を実行する。ここで、各行ごとに設定される書込動作期間Ｔｓｅは、相互に時間的な重なりが生じないように設定される。また、書込動作期間Ｔｓｅは、少なくとも、上記データドライバ１３０Ａにおける電流生成供給動作において、各データラインＤＬ１、ＤＬ２、・・・へ書込電流Ｉｐｉｘを並列的に供給する一定期間を含む期間に設定される。
【０１３２】
すなわち、表示画素への書込動作期間Ｔｓｅにおいては、図１８に示すように、特定の行（ｉ行目）の表示画素に対して、走査ドライバ１２０及び電源ドライバ１４０により走査ラインＳＬ及び電源ラインＶＬを所定の信号レベルに走査することにより、データドライバ１３０Ａにより各データラインＤＬ１、ＤＬ２、・・・に並列的に供給された書込電流Ｉｐｉｘを電圧成分として一斉に保持する動作を実行し、その後の発光動作期間Ｔｎｓｅにおいては、上記書込動作期間Ｔｓｅに保持された電圧成分に基づく発光駆動電流を有機ＥＬ素子ＯＥＬに継続的に供給することにより、表示データに対応する輝度階調で発光動作が継続される。
【０１３３】
このような一連の駆動制御動作を、図１８に示すように、表示パネル１１０Ａを構成する全ての行の表示画素群について順次繰り返し実行することにより、表示パネル１画面分の表示データが書き込まれて、各表示画素が所定の輝度階調で発光し、所望の画像情報が表示される。ここで、本実施形態においては、各行の表示画素群への書込動作に同期して、データドライバ１３０Ａに設けられた２組の書込電流生成回路群が交互に選択状態に設定され、例えば、奇数行目の表示画素群に対しては、一方の書込電流生成回路群１３３Ａから書込電流Ｉｐｉｘが供給され、偶数行目の表示画素群に対しては、他方の書込電流生成回路群１３３Ｂから書込電流Ｉｐｉｘが供給されるように制御される。
【０１３４】
したがって、本実施形態に係るデータドライバ１３０Ａ及び表示装置１００Ａにおいて、通常の階調表示動作時には、各データラインＤＬ１、ＤＬ２、・・・に対応して設けられた各書込電流生成回路ＩＳｘにより、表示データＤ０〜Ｄ３に応じた階調電流が生成されて合成され、適切な電流値を有する書込電流Ｉｐｉｘとして各表示画素に供給され、一方、黒表示動作時には、各書込電流生成回路ＩＳｘによる書込電流Ｉｐｉｘの供給が遮断されるとともに、表示画素における最低輝度階調での発光動作に対応した所定の黒表示電圧が各データラインＤＬ１、ＤＬ２、・・・に印加されるので、良好な階調表示を実現しつつ、黒表示動作時においても、各データラインＤＬ１、ＤＬ２、・・・の信号レベルを特定の電圧に安定化させて迅速に黒表示状態に移行することができ、表示装置における表示応答特性並びに表示画質の向上を図ることができる。
【０１３５】
また、データドライバ１３０Ａ（書込電流生成回路ＩＳｘ）において、カレントミラー回路構成を適用するとともに、該カレントミラー回路を構成する複数の階調電流トランジスタのチャネル幅を、基準電流トランジスタに対して、各々所定の比率（例えば、２ｎ倍）になるように設定することにより、単一の電流発生源から供給される単一の基準電流に対して、上記比率により規定される電流値を有する複数の階調電流を流すことができ、表示データ（複数ビットのデジタル信号）Ｄ０〜Ｄ３により、これらを適宜合成することにより、２ｎ段階の電流値を有する書込電流Ｉｐｉｘを生成することができるので、表示データに対応した適切な電流値を有するアナログ電流からなる書込電流を、比較的簡易な回路構成により生成することができ、表示画素を適正な輝度階調で発光動作させることができる。
【０１３６】
なお、本実施形態においては、表示パネルに配設された各データラインに対して、２組の書込電流生成回路を備えたデータドライバを適用した場合について説明したが、本発明はこれに限定されるものではなく、例えば、各データラインに対して単一の書込電流生成回路を備え、時系列的に表示データの取り込み、保持、書込電流の生成、供給動作を実行するデータドライバを適用するものであってもよい。
【０１３７】
また、本実施形態においては、データドライバ及び表示画素（画素駆動回路）として、電流シンク方式に対応した構成を示したが、本発明はこれに限定されるものではなく、図６及び図７に示したように、データドライバから表示画素方向に書込電流を流し込むように供給する電流印加方式の回路構成を適用することもできる。以下、上述した表示装置（表示パネル）の他の例として、電流印加方式を適用した場合について説明する。
【０１３８】
電流印加方式を適用した表示装置は、概略、上述した第１の実施形態（図１０乃至図１２）と同様の表示パネル、走査ドライバ、データドライバ、システムコントローラ及び表示信号生成回路を備えた構成を有しているが、表示パネルを構成する各表示画素（画素駆動回路）及びデータドライバが以下に示すように異なる構成を有している。
（画素駆動回路）
図１９は、本実施形態に適用される画素駆動回路の一実施例を示す回路構成図である。なお、ここで示す画素駆動回路は、本発明に係る表示装置に適用可能なごく一例を示すにすぎず、同等の動作機能を有する他の回路構成を有するものであってもよいことはいうまでもない。
【０１３９】
図１９に示すように、本実施例に係る画素駆動回路ＤＣｙは、走査ラインＳＬとデータラインＤＬとの交点近傍に、ゲート端子が走査ラインＳＬに、ソース端子が走査ラインＳＬに、ソース端子及びドレイン端子が電源接点＋Ｖ及び接点Ｎｙａに各々接続されたｐチャネル型トランジスタＴｒ９１と、ゲート端子が走査ラインＳＬに、ソース端子及びドレイン端子がデータラインＤＬ及び接点Ｎｙａに各々接続されたｎチャネル型トランジスタＴｒ９２と、ゲート端子が接点Ｎｙｂに、ソース端子及びドレイン端子が接点Ｎｙａ及び接点Ｎｙｃに各々接続されたｐチャネル型トランジスタＴｒ９３と、ゲート端子が走査ラインＳＬに、ソース端子及びドレイン端子が接点Ｎｙｂ及び接点Ｎｙｃに各々接続されたｎチャネル型トランジスタＴｒ９４と、接点Ｎｙａ及び接点Ｎｙｂ間に接続されたコンデンサＣｙと、を備えた構成を有している。ここで、電源接点＋Ｖは、図示を省略した電源ラインを介して、上述した実施形態に示した電源ドライバ、もしくは、直接高電位電源に接続され、一定の高電位電圧が印加される。
【０１４０】
また、このような画素駆動回路ＤＣｙから供給される発光駆動電流により発光輝度が制御される有機ＥＬ素子ＯＥＬは、アノード端子が上記画素駆動回路ＤＣｙの接点Ｎｙｃに、また、カソード端子が接地電位Ｖｇｎｄに各々接続された構成を有している。ここで、コンデンサＣｙは、ｐチャネル型トランジスタＴｒ９３のゲート−ソース間に形成される寄生容量であってもよいし、その寄生容量に加えてゲート−ソース間にさらに、容量素子を別個に付加するようにしたものであってもよい。
【０１４１】
このような構成を有する画素駆動回路ＤＣｙにおける有機ＥＬ素子ＯＥＬの駆動制御動作は、まず、書込動作期間において、走査ラインＳＬに対して、例えば、ハイレベル（選択レベル）の走査信号Ｖｓｅｌを印加するとともに、このタイミングに同期して、有機ＥＬ素子ＯＥＬを所定の輝度階調で発光動作させるための書込電流ＩｐｉｘをデータラインＤＬに供給する。ここでは、書込電流Ｉｐｉｘとして、正極性の電流を供給し、データドライバ１３０Ｂ側からデータラインＤＬを介して画素駆動回路ＤＣｙ方向に当該電流が流し込まれる（印加する）ように設定する。
【０１４２】
これにより、画素駆動回路ＤＣｙを構成するｎチャネル型トランジスタＴｒ９２及びＴｒ９４がオン動作するとともに、ｐチャネル型トランジスタＴｒ９１がオフ動作して、データラインＤＬに供給された書込電流Ｉｐｉｘに対応する正の電位が接点Ｎｙａに印加される。また、接点Ｎｙｂ及び接点Ｎｙｃ間が短絡して同電位となり、ｐチャネル型トランジスタＴｒ９３のゲート−ソース間、及び、ソース−ドレイン間が同電位に制御される。これにより、コンデンサＣｙ（接点Ｎｙａ及び接点Ｎｙｂ間）には、書込電流に応じた電位差が生じ、該電位差に対応する電荷が蓄積され、電圧成分として保持される（充電される）。
【０１４３】
次いで、発光動作期間において、走査ラインＳＬに対して、ローレベル（非選択レベル）の走査信号Ｖｓｅｌを印加するとともに、このタイミングに同期して、書込電流Ｉｐｉｘの供給を遮断する。これにより、ｎチャネル型トランジスタＴｒ９２及びＴｒ９４がオフ動作してデータラインＤＬ及び接点Ｎｙａ間、並びに、接点Ｎｙｂ及び接点Ｎｙｃ間が電気的に遮断されることにより、コンデンサＣｙは、上述した書込動作において蓄積された電荷を保持する。
【０１４４】
このように、コンデンサＣｙが書込動作時の充電電圧を保持することにより、接点Ｎｙｂ及び接点Ｎｙｃ間（ｐチャネル型トランジスタのＴｒ９３のゲート−ソース間）の電位差が保持されることになり、ｐチャネル型トランジスタＴｒ９３はオン動作する。また、上記走査信号Ｖｓｅｌ（ローレベル）の印加により、ｐチャネル型トランジスタＴｒ９１が同時にオン動作するので、電源接点＋Ｖ（高電位電源）からｐチャネル型トランジスタＴｒ９１及びＴｒ９３を介して、有機ＥＬ素子ＯＥＬに書込電流Ｉｐｉｘに応じた発光駆動電流が流れ、有機ＥＬ素子ＯＥＬが所定の輝度階調で発光する。このように、本実施例に係る画素駆動回路においては、ｐチャネル型トランジスタＴｒ９３は、発光駆動用トランジスタとしての機能を有していることになる。
【０１４５】
（データドライバ）
次いで、本実施形態に適用されるデータドライバの構成について説明する。
本実施形態に係る表示装置に適用されるデータドライバは、概略、図６に示した電流生成供給回路を基本構成とする書込電流生成回路が、各データラインに２組設けられ、所定の動作タイミングで各組の書込電流生成回路が、相補的かつ連続的に表示データの取り込み、保持、書込電流の生成、供給（流し込む；印加する）動作を実行するように構成されている。ここで、本構成例においては、書込電流生成回路群に対して、単一の電流発生源から一定の電流値を有する負の基準電流が供給される。
【０１４６】
図２０は、本実施形態に係る表示装置に適用されるデータドライバの一実施例を示す概略構成図であり、図２１は、本実施例に係るデータドライバに適用される書込電流生成回路の一具体例を示す構成図である。ここでは、上述した電流生成供給回路の構成と対応付けながら説明する。また、上述した第１の実施形態と同等の構成については、その説明を簡略化又は省略する。
【０１４７】
具体的には、本実施例に係るデータドライバ１３０Ｂは、例えば、図２０に示すように、上述した第１の実施形態と同等の構成を有する反転ラッチ回路１３１と、シフトレジスタ回路１３２と、該シフトレジスタ回路１３２からのシフト信号ＳＲ１、ＳＲ２、・・・の入力タイミングに基づいて、１行分の表示データＤ０〜Ｄ３を順次取り込み、所定の書込電流Ｉｐｉｘを生成して、各データラインＤＬ１、ＤＬ２、・・・を介して供給する（流し込む；印加する）書込電流生成回路群１３３Ｃ及び１３３Ｄと、切換制御信号ＳＥＬに基づいて、上記書込電流生成回路群１３３Ｃ及び１３３Ｄのいずれか一方を選択的に動作させる選択設定回路１３４と、を備えて構成されている。
ここで、２組の書込電流生成回路群１３２Ｃ及び１３３Ｄには、少なくとも、表示データＤ０〜Ｄ３が共通に入力されるとともに、電流発生源ＩＲにより定常的に一定の電流値を有する基準電流Ｉｒｅｆが共通に引き抜かれるように構成されている。
【０１４８】
２組の書込電流生成回路群１３２Ｃ及び１３３Ｄは、各々複数の書込電流生成回路ＩＬＣ１、ＩＬＣ２、・・・及びＩＬＤ１、ＩＬＤ２、・・・を備えた構成を有し、各書込電流生成回路ＩＬＣ１、ＩＬＣ２、・・・及びＩＬＤ１、ＩＬＤ２、・・・（図６に示した電流生成供給回路ＩＳＢに相当する；以下、「書込電流生成回路ＩＳｙ」と総称する）は、図２１に示すように、上述した電流生成供給回路（図６参照）に示した構成と同等の信号ラッチ部１０ｙ及び電流生成部２０ｙ、特定状態設定部３０ｙに加え、切換制御信号ＳＥＬに基づいて、各書込電流生成回路ＩＳｙの動作状態を選択的に設定する動作設定回路４０ｙを備えた構成を有している。ここで、信号ラッチ部１０ｙ及び電流生成部２０ｙ、特定状態設定部３０ｙは、各々図６乃至図９に示した信号ラッチ部１０、電流生成部２０Ｂ、特定状態設定部３０Ｂに相当するので、その具体的な説明を省略する。
【０１４９】
動作設定回路４０ｙは、例えば、図２１に示すように、データラインＤＬに電流路が設けられ、制御端子に選択設定回路１３４からの選択設定信号（非反転信号ＳＬａ又は反転信号ＳＬｂ）の反転信号が印加されるｎチャネル型トランジスタＴＰ１０１と、上記選択設定信号を反転処理するインバータ１０２と、該インバータ１０２の反転出力及びシフトレジスタ回路１３２からのシフト信号ＳＲを入力とするＮＡＮＤ回路１０３と、該ＮＡＮＤ回路１０３の論理出力を反転処理するインバータ１０４と、該インバータ１０４の反転出力をさらに反転処理するインバータ１０５と、を備えた構成を有している。
【０１５０】
このような構成を有する書込電流生成回路ＩＬｙにおいては、選択設定回路１３４からハイレベルの選択設定信号が入力されると、動作設定回路４０ｙに設けられたｐチャネル型トランジスタＴＰ１０１がオン動作して、電流生成部２０ｙの電流出力接点ＯＵＴｉが、ｐチャネル型トランジスタＴＰ１０１を介してデータラインＤＬに接続される。このとき同時に、インバータ１０２及びＮＡＮＤ回路１０３、インバータ１０４、１０５により、シフト信号ＳＲの出力タイミングに関わらず信号ラッチ部１０ｙの入力接点ＣＫにはローレベルのタイミング制御信号が、また、入力接点ＣＫ＊にはハイレベルのタイミング制御信号が定常的に入力されて、表示データＤ０〜Ｄ３が取り込まれ、電流生成部２０ｙにより表示データＤ０〜Ｄ３に応じた書込電流Ｉｐｉｘが生成される。
【０１５１】
また、表示データＤ０〜Ｄ３を全て“０”に設定して、表示画素を黒表示動作させる場合には、電流生成部２０ｙにおける書込電流Ｉｐｉｘの出力が遮断されるとともに、特定状態設定部３０ｙにより電流生成部２０ｙの電流出力接点ＯＵＴｉに黒表示動作に対応した特定電圧（黒表示電圧）Ｖｂｋが印加される。
これにより、黒表示状態を除く通常の階調表示動作においては、表示データＤ０〜Ｄ３に基づいて生成された書込電流ＩｐｉｘがデータラインＤＬを介して表示画素に供給され、黒表示動作においては、上記書込電流Ｉｐｉｘの供給を遮断しつつ、データラインＤＬに所定の黒表示電圧Ｖｂｋが印加される（書込電流生成回路の選択状態）。
【０１５２】
一方、選択設定回路１３４からローレベルの選択設定信号が入力されると、ｐチャネル型トランジスタＴＰ１０１がオフ動作して、電流生成部２０ｙの電流出力接点ＯＵＴｉがデータラインＤＬから切り離される。また、このとき同時に、インバータ１０２及びＮＡＮＤ回路１０３、インバータ１０４、１０５により、シフト信号ＳＲの出力タイミングに対応して信号ラッチ部１０ｙの入力接点ＣＫ及び入力接点ＣＫ＊に、相補的な信号レベルを有するタイミング制御信号が入力されて、表示データＤ０〜Ｄ３の取り込み、保持、書込電流Ｉｐｉｘの生成動作が実行される。
これにより、上述した実施形態と同様に、表示データＤ０〜Ｄ３に基づいて書込電流Ｉｐｉｘが生成されるものの、データラインＤＬには供給されない状態となり、実質的に、書込電流生成回路が非選択状態に設定される。
【０１５３】
このようなデータドライバ１３０Ｂにおける制御動作は、上述した実施形態において示した表示装置の駆動制御方法（図１７及び図１８参照）と同様に、信号保持動作においては、シフトレジスタ回路１３２から順次出力されるシフト信号ＳＲ１、ＳＲ２、・・・に基づいて、選択状態に設定された書込電流生成回路群の各書込電流生成回路ＩＳｙに設けられた信号ラッチ回路１０ｙにより、各列ごとの表示データＤ０〜Ｄ３が順次取り込まれ、表示データＤ０〜Ｄ３の反転信号に相当する保持信号Ｄ１０＊〜Ｄ１３＊が電流生成部２０ｙに出力される。
【０１５４】
また、電流生成供給動作においては、保持信号Ｄ１０＊〜Ｄ１３＊に基づいて、予め規定された電流値を有する複数の階調電流から、所定の階調電流を選択して合成し、正極性の書込電流Ｉｐｉｘを生成して、データドライバ１３０Ｂ側から各データラインＤＬ１、ＤＬ２、・・・を介して、表示画素方向に流し込むように順次供給する。
【０１５５】
さらに、黒表示動作においては、表示データＤ０〜Ｄ３が黒表示状態（保持信号Ｄ１０〜Ｄ１３が全て“０”）に設定されることにより、電流生成部２０ｙにおける階調電流及び書込電流Ｉｐｉｘの生成、供給が停止されるとともに、特定状態設定部３０ｙにおいて黒表示状態が判別され、黒表示（最低輝度階調での発光動作）に対応した電圧Ｖｂｋが各データラインＤＬ１、ＤＬ２、・・・に順次印加される。
【０１５６】
したがって、本実施形態に係るデータドライバ１３０Ｂを適用した表示装置においても、各データラインＤＬ１、ＤＬ２、・・・に対応して設けられた各書込電流生成回路ＩＳｙにより表示データＤ０〜Ｄ３に応じた階調電流を生成、合成することにより、適切な電流値を有する書込電流Ｉｐｉｘとして各表示画素に供給して良好な階調表示動作を実現することができ、一方、黒表示動作時には、各書込電流生成回路ＩＳｙによる書込電流Ｉｐｉｘの供給を遮断するとともに、所定の黒表示電圧を各データラインＤＬ１、ＤＬ２、・・・に印加することにより、迅速に黒表示状態に移行して表示装置における表示応答特性並びに表示画質の向上を図ることができる。
【０１５７】
＜第２の実施形態＞
次に、本発明に係る電流生成供給回路を、表示装置（表示パネル）を構成する各表示画素に設けられた画素駆動回路に適用した場合の実施形態について、図面を参照して説明する。
図２２は、本発明に係る電流生成供給回路を適用可能な表示装置（表示パネル）の第２の実施形態を示す概略構成図である。また、図２３は、本実施形態に係る表示装置に適用される画素駆動回路の一実施例を示す回路構成図であり、図２４は、本実施形態に係る表示装置に適用されるデータドライバの一実施例を示す回路構成図である。ここでは、図１乃至図３に示した構成を有する電流生成供給回路を、各画素駆動回路に適用した場合について説明する。また、上述した第１の実施形態と同等の構成については、同一の符号を付して、その説明を簡略化又は省略する。
【０１５８】
図２２に示すように、本実施形態に係る表示装置１００Ｃは、上述した第１の実施形態と同様に、概略、表示パネル１１０Ｃ、走査ドライバ１２０Ｃ、データドライバ１３０Ｃ、及び、図示を省略したシステムコントローラ１５０、表示信号生成回路１６０を備えた構成を有しているが、表示パネル１１０Ｃを構成する各表示画素（画素駆動回路ＤＣｚ）及びデータドライバ１３０Ｃが以下に示すように異なる構成を有している。
【０１５９】
本実施形態に適用される表示パネル１１０Ｃは、具体的には、図２２に示すように、並列に配設された複数の走査ラインＳＬと、該走査ラインＳＬに対して、直交するように複数本ずつ（本実施形態においては４本）を一組として配設された複数組のデータライン群ＤＬｚと、これらの走査ラインＳＬとデータライン群ＤＬｚとの各交点近傍に配列された複数の表示画素（図２２中、後述する画素駆動回路ＤＣｚ及び有機ＥＬ素子ＯＥＬからなる構成）と、該複数の表示画素に一定の電流値を有する基準電流Ｉｐｉｘを定常的に供給する単一の電流発生源ＩＲと、を備えた構成を有している。
【０１６０】
ここで、各表示画素は、図２２に示すように、走査ドライバ１２０Ｃから走査ラインＳＬを介して印加される走査信号Ｖｓｅｌ、及び、データドライバ１３０Ｃからデータライン群ＤＬｚを介して供給される階調データＤＰ０〜ＤＰｋ（デジタル信号；本実施形態では、ｋ＝３とする）に基づいて、発光駆動電流を生成する画素駆動回路ＤＣｚと、該画素駆動回路ＤＣｚにより供給される発光駆動電流の電流値に応じて所定の輝度階調で発光動作する有機ＥＬ素子ＯＥＬと、を備えた構成を有している。
【０１６１】
画素駆動回路ＤＣｚは、具体的には、図２３に示すように、走査ドライバ１２０Ｃからの走査信号Ｖｓｅｌの印加タイミングに基づいて、データドライバ１３０Ｃから各データライン群ＤＬｚを介して供給される１行分の階調データＤＰ０〜ＤＰ３を同時かつ個別に取り込み、当該階調データＤＰ０〜ＤＰ３に対応する出力信号（保持信号）ＤＰ１０〜ＤＰ１３を所定期間、出力保持する信号ラッチ部１０ｚ（上述した信号ラッチ部１０に相当する）と、電流発生源ＩＲから各表示画素（画素駆動回路ＤＣｚ）に供給される基準電流Ｉｒｅｆに基づいて生成される複数の階調電流のうち、上記出力信号ＤＰ１０〜ＤＰ１３により選択される特定の階調電流を合成して、各表示画素における輝度階調に対応した発光駆動電流を生成して、有機ＥＬ素子ＯＥＬに供給する電流生成部２０ｚ（上述した電流生成部２０Ａに相当する）と、有機ＥＬ素子ＯＥＬを黒表示動作（最低輝度階調で発光動作）させる場合に、有機ＥＬ素子ＯＥＬに対して所定の黒表示電圧Ｖｂｋを印加する黒表示設定部（特定状態設定手段）３０ｚと、を備えて構成されている。
【０１６２】
すなわち、画素駆動回路ＤＣｚは、本発明に係る電流生成供給回路（図１参照）と同等の構成を有している。ここで、図示を省略するが、電流ラッチ部１０ｚは、図１に示した構成と同様に、各階調データＤＰ０〜ＤＰ３に対応して複数（４個）のラッチ回路を備えた構成を有している。また、本実施形態においては、後述するように、電流生成部２０ｚにより負極性の発光駆動電流が生成され、有機ＥＬ素子側から電流生成部２０ｚ方向に該発光駆動電流が流れるため、有機ＥＬ素子ＯＥＬのアノード端子が所定の高電位電源に接続された電源接点＋Ｖに接続されるとともに、カソード端子が電流生成部２０ｚの電流出力接点ＯＵＴｉに接続されている。
【０１６３】
このような構成を有する画素駆動回路ＤＣｚにおける有機ＥＬ素子ＯＥＬの駆動制御動作は、まず、走査ラインＳＬに対して、例えば、ハイレベル（選択レベル）の走査信号Ｖｓｅｌを印加するとともに、このタイミングに同期して、後述するデータドライバ１３０Ｃにより、表示信号生成回路１６０から供給される表示データＤ０〜Ｄ３に対応する複数ビットのデジタル信号からなる階調データＤＰ０〜ＤＰ３を、データライン群ＤＬｚに供給する。これにより、画素駆動回路ＤＣｚを構成する信号ラッチ部１０ｚの各信号入力接点ＩＮ０〜ＩＮ３から階調データＤＰ０〜ＤＰ３が同時かつ個別に取り込み保持され、上述した実施形態（図２参照）と同様に、各階調データＤＰ０〜ＤＰ３に基づく出力信号（保持信号）ＤＰ１０〜ＤＰ１３が電流生成部２０ｚに出力される。
【０１６４】
電流生成部２０ｚは、上述した実施形態（図３参照）と同様に、基準電流Ｉｒｅｆに基づいて生成される所定の比率の電流値を有する複数の階調電流から、上記保持信号ＤＰ１０〜ＤＰ１３の信号レベルに応じて、特定の階調電流のみを選択して合成して得られる発光駆動電流を、電流出力接点ＯＵＴｉを介して有機ＥＬ素子ＯＥＬに供給する（本実施形態においては、有機ＥＬ素子ＯＥＬ側から画素駆動回路ＤＣｚ方向に引き込むように発光駆動電流が流れる）。これにより、有機ＥＬ素子ＯＥＬに表示データＤ０〜Ｄ３（階調データＤＰ０〜ＤＰ３）に応じた発光駆動電流が順バイアス方向に流れ、有機ＥＬ素子ＯＥＬが所定の輝度階調で発光する。
また、表示データＤ０〜Ｄ３が黒表示状態（階調データＤＰ０〜ＤＰ３又は出力信号ＤＰ１０〜ＤＰ１３が全て“０”）にある場合には、上記複数の階調電流のいずれも選択されず、有機ＥＬ素子ＯＥＬに発光駆動電流が供給されない。
【０１６５】
黒表示設定部３０ｚは、図２３に示すように、電流ラッチ部１０ｚから出力される出力信号ＤＰ１０〜ＤＰ１３の信号レベルに基づいて、表示データＤ０〜Ｄ３（階調データＤＰ０〜ＤＰ３）が黒表示状態にある場合にのみ、有機ＥＬ素子ＯＥＬを最低輝度階調で発光動作させるために必要な電圧（具体的には、電源接点＋Ｖに接続された高電位電源の電圧レベルと黒表示電圧Ｖｂｋとの電位差）を印加する。これにより、表示データＤ０〜Ｄ３が黒表示状態（出力信号ＤＰ１０〜ＤＰ１３が全て“０”）にある場合に、上記電流生成部２０ｚにより発光駆動電流の供給が遮断されるタイミングに同期して、有機ＥＬ素子ＯＥＬのカソード端子に所定の黒表示電圧が印加され、高電位電源の電圧レベルと黒表示電圧Ｖｂｋとの電位差に基づいて微小な電流が発光駆動電流として流れることにより、有機ＥＬ素子ＯＥＬが最適輝度階調で発光する。
【０１６６】
また、データドライバ１３０Ｃは、例えば、図２４に示すように、上述した実施形態（図１４参照）と同様に、シフトクロック信号ＳＦＣに基づいて、サンプリングスタート信号ＳＴＲをシフトしつつ、所定のタイミングでシフト信号ＳＲ１、ＳＲ２、ＳＲ３、・・・を順次出力するシフトレジスタ回路１３２と、該シフトレジスタ回路１３２からのシフト信号ＳＲ１、ＳＲ２、・・・の入力タイミングに基づいて、図示を省略した表示信号生成回路１６０から供給される複数ビットの表示データＤ０〜Ｄ３を同時かつ個別に順次取り込み、保持する複数のラッチ部ＬＤ１、ＬＤ２、ＬＤ３、・・・からなるラッチ回路部１３５と、図示を省略したシステムコントローラ１５０から出力される出力イネーブル信号ＷＥに基づいて、該ラッチ回路部１３５に保持された１行分の表示データＤ０〜Ｄ３を、各データライン群ＤＬｚを介して階調データＤＰ０〜ＤＰ３として、上述した各行の表示画素に一括して供給する動作を行う複数のスイッチＳＷ１、ＳＷ２、ＳＷ３、・・・からなる出力回路１３６と、を備えた構成を適用することができる。
【０１６７】
なお、本実施形態においては、データドライバの構成として、表示パネルに配設された各データライン群ごとに唯一のラッチ回路（ラッチ回路部）を備えた構成について示したが、本発明はこれに限定されるものではなく、上述した実施形態に示したように、各データライン群ごとに２組のラッチ回路（ラッチ回路部）を備え、一方のラッチ回路部にｉ行目の表示データＤ０〜Ｄ３を取り込み、保持する動作中に、他方のラッチ回路部に先に保持した（ｉ−１）行目の表示データを階調データＤＰ０〜ＤＰ３として供給する動作を、２組のラッチ回路部で交互に繰り返し、連続的に階調データＤＰ０〜ＤＰ３を各行の表示画素に供給するようにしてもよい。
【０１６８】
（表示装置の駆動制御方法）
次に、上述した構成を有する表示装置の動作について、図面を参照して説明する。
図２５は、本実施形態に係る表示装置（データドライバ及び表示パネル）における制御動作の一例を示すタイミングチャートである。また、図２６は、本実施形態に係る表示装置に適用される画素駆動回路の他の実施例を示す回路構成図である。
【０１６９】
まず、データドライバ１３０Ｃにおける制御動作は、図２５に示すように、上述したラッチ回路部１３５を構成する各ラッチ部ＬＤ１、ＬＤ２、ＬＤ３、・・・に、表示信号生成回路１６０から時系列的に供給される各列ごとの表示データＤ０〜Ｄ３を順次取り込み、保持する表示データ保持動作と、該表示データ保持動作により取り込まれた表示データＤ０〜Ｄ３を、出力回路１３６の各スイッチＳＷ１、ＳＷ２、ＳＷ３、・・・を介して、階調データＤＰ０〜ＤＰ３として各データライン群ＤＬｚに一括して供給する階調データ供給動作と、を設定することにより実行される。
【０１７０】
ここで、表示データ保持動作においては、シフトレジスタ回路１３２から順次出力されるシフト信号ＳＲ１、ＳＲ２、ＳＲ３、・・・に基づいて、上記各ラッチ部ＬＤ１、ＬＤ２、ＬＤ３、・・・に、各列の表示画素に対応して切り替わる表示データＤ０〜Ｄ３を順次取り込み、保持する動作が１行分連続的に実行される。
また、階調データ供給動作においては、システムコントローラ１５０から出力される出力イネーブル信号ＷＥに基づいて、上記各ラッチ部ＬＤ１、ＬＤ２、ＬＤ３、・・・に保持された表示データＤ０〜Ｄ３を階調データＤＰ０〜ＤＰ３として、各スイッチＳＷ１、ＳＷ２、ＳＷ３、・・・を介してデータライン群ＤＬｚに一括して供給する。ここで、階調データ供給動作（出力イネーブル信号ＷＥ）は、表示パネル１１０Ｃにおいて、特定の行の表示画素を選択する走査信号Ｖｓｅｌの印加タイミングに同期するように設定される。すなわち、本実施形態においては、複数ビットのデジタル信号からなる表示データＤ０〜Ｄ３に基づく階調データ（デジタル信号）ＤＰ０〜ＤＰ３がデータドライバ１３０Ｃから表示パネル１１０Ｃに配設された各データライン群ＤＬｚを介して、直接表示画素（画素駆動回路ＤＣｚ）に供給される。
【０１７１】
また、表示パネル１１０Ｃ（表示画素）における制御動作は、図２５に示すように、走査ドライバ１２０Ｃにより特定の行（ｉ行目）の走査ラインＳＬに走査信号Ｖｓｅｌを印加することにより、上記階調データ供給動作によりデータドライバ１３０Ｃから各データライン群ＤＬｚに供給された階調データＤＰ０〜ＤＰ３を、各表示画素（画素駆動回路ＤＣｚ）に設けられた上記信号ラッチ部１０ｚに取り込み保持し、該階調データＤＰ０〜ＤＰ３に基づく出力信号（保持信号）ＤＰ１０〜ＤＰ１３を電流生成部２０ｚ及び黒表示設定部３０ｚに出力する。
【０１７２】
そして、黒表示動作以外の動作状態（表示データＤ０〜Ｄ３が全て“０”でない状態）においては、電流生成部２０ｚにより、基準電流Ｉｒｅｆ及び該出力信号ＤＰ１０〜ＤＰ１３に基づいて、表示データＤ０〜Ｄ３（階調データＤＰ０〜ＤＰ３）に応じた発光駆動電流が生成され、有機ＥＬ素子ＯＥＬに供給される。これにより、有機ＥＬ素子ＯＥＬが所定の輝度階調で発光する。一方、表示データＤ０〜Ｄ３が黒表示状態においては、電流生成部２０ｚにおける発光駆動電流の供給が遮断されるとともに、黒表示設定部３０ｚにより、有機ＥＬ素子ＯＥＬに所定の黒表示電圧Ｖｂｋが印加されることにより、予め設定された微小電流が有機ＥＬ素子ＯＥＬに流れて、最適輝度階調で発光動作が行われる。
以上の一連の制御動作は、表示パネル１１０Ｃを構成する全ての行について、順次実行され、各行の有機ＥＬ素子ＯＥＬの発光動作（発光駆動電流の供給動作）は、次回の走査信号Ｖｓｅｌが印加されるまで、画素駆動回路ＤＣｚにより継続的に保持される。
【０１７３】
したがって、本実施形態に係る表示装置１００Ｃにおいて、通常の階調表示動作時には、各表示画素に設けられた画素駆動回路ＤＣｚ（電流生成部２０ｚ）により表示データＤ０〜Ｄ３に応じた階調電流が生成、合成されて、適切な電流値を有する発光駆動電流が発光素子に供給され、良好な輝度階調で発光動作が行われ、一方、黒表示動作時には、画素駆動回路ＤＣｚに設けられた電流生成部２０ｚによる発光駆動電流の供給が遮断されるとともに、黒表示設定部３０ｚにより最低輝度階調での発光動作に対応した黒表示電圧が発光素子に印加されて、黒表示動作が行われるので、良好な階調表示を実現しつつ、迅速に黒表示状態に移行することができ、表示装置における表示応答特性並びに表示画質の向上を図ることができる。
【０１７４】
また、本実施形態に係る表示装置においては、表示パネル１１０Ｃに配設される各データライン群ＤＬｚを介して、表示データＤ０〜Ｄ３に対応する複数ビットのデジタル信号からなる階調データＤＰ０〜ＤＰ３が表示画素に直接供給され、また、各表示画素に設けられた画素駆動回路ＤＣｚにおいて予め規定された電流値を有する複数の階調電流から、表示データＤ０〜Ｄ３に応じた特定の階調電流を選択して合成することによりアナログ信号からなる発光駆動電流を生成するように構成されているので、従来技術に多用されているような、データラインを介して表示画素にアナログ信号からなる書込電流を供給する構成に比較して、信号レベルの劣化や外部ノイズ等の影響を受けにくくして信号対ノイズ特性（Ｓ／Ｎ比）を改善することができる。よって、表示データに対応した適切な電流値を有するアナログ電流からなる発光駆動電流を、比較的簡易な回路構成により生成することができ、表示画素（発光素子）を適正な輝度階調で発光動作させて表示画質の向上を図ることができる。
【０１７５】
なお、上述した実施形態においては、表示画素として、画素駆動回路ＤＣｚにより生成された発光駆動電流を有機ＥＬ素子ＯＥＬ側から引き込む方向に流す電流シンク方式に対応した構成を示したが、本発明はこれに限定されるものではなく、上述した図６乃至図９に示した構成を適用して、図２６に示すように、画素駆動回路ＤＣｚ′により生成された発光駆動電流を、電流生成部２０ｚ′から有機ＥＬ素子ＯＥＬ方向に流し込むように供給する電流印加方式に対応した構成を適用することもできる。なお、この場合、上述した実施例に示したような表示装置の構成（図２２参照）において、電流発生源の他端側（＋Ｖ接続側）を低電位電源（接地電位）に接続して、基準電流Ｉｒｅｆを表示パネル（表示画素）側から該低電位電源方向に引き込むように設定される。
【０１７６】
また、上述した各実施形態においては、表示データとして４ビットのデジタル信号を適用し、２４＝１６階調の表示動作を行う場合について説明したが、本発明はこれに限定されるものではなく、より多階調の画像表示に適用することができることはいうまでもない。
また、上述した実施形態においては、本発明に係る電流生成供給回路を表示装置のデータドライバ又は画素駆動回路に適用した場合についてのみ説明したが、本発明はこのような適用例に限定されるものではなく、例えば、発光ダイオードを多数配列して形成されるプリンタヘッドの駆動回路のように、所定の電流値を有する電流を供給することにより、該電流値に応じた所定の駆動状態で動作する機能素子を多数備えたデバイスの駆動回路に良好に適用することもできる。
【０１７７】
（電界効果型トランジスタの構造）
次に、本発明に係る電流生成供給回路、及び、表示装置の表示パネルに設けられた画素駆動回路に適用可能な電界効果型トランジスタ（薄膜トランジスタ）の構造について説明する。
図２７は、本発明に係る電流生成供給回路及び表示装置に適用されるｎチャネル型トランジスタの電圧−電流特性を示す図であり、図２８は、本発明に係る電流生成供給回路及び表示装置に適用されるｐチャネル型トランジスタの電圧−電流特性を示す図である。
【０１７８】
上述した各実施形態においては、データドライバ１３０Ａ、１３０Ｂを構成する書込電流生成回路ＩＬＡ１、ＩＬＡ２、・・・、ＩＬＢ１、ＩＬＢ２、・・・、及びＩＬＣ１、ＩＬＣ２、・・・、ＩＬＤ１、ＩＬＤ２、・・・、又は、表示パネル１１０Ａ〜１１０Ｃを構成する画素駆動回路ＤＣｘ〜ＤＣｚに、本発明に係る電流生成供給回路ＩＳＡ、ＩＳＢ（図１、図６参照）を適用する場合において、電流生成部２０Ａ、２０Ｂとして、図３、図４又は図７、図８に示したように、周知のｎチャネル型もしくはｐチャネル型の電界効果型トランジスタを用いた回路構成について説明した。
【０１７９】
ここで、上記ｎチャネル型及びｐチャネル型のトランジスタ固有の電圧−電流特性について、図２７（ａ）及び図２８（ａ）に示すような基本回路を用いて検証すると、図２７（ｂ）及び図２８（ｂ）中、破線で示すように、本来、ソース−ドレイン間電圧Ｖｄｓ、−Ｖｄｓが特定の電圧領域で、ドレイン電流（ソース−ドレイン間電流）Ｉｄｓ、−Ｉｄｓが飽和傾向を示すことが理想的であるにもかかわらず、図２７（ｂ）及び図２８（ｂ）中、実線で示すように、印加電圧（ソース−ドレイン間電圧Ｖｄｓ、−Ｖｄｓ）の絶対値の増大に伴って、一旦飽和傾向を示したドレイン電流Ｉｄｓ、−Ｉｄｓの絶対値が次第に増加する傾向を示す。
【０１８０】
これは、例えば、近年、高速化や低消費電力化、高集積化等の利点を有することから、研究開発が盛んに進められているＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造の半導体層を有する電界効果型トランジスタ等において検証されているように、電界が集中する素子分離領域近傍で衝突イオン化が誘発され、これにより生成されたキャリヤ（ｎチャネル型トランジスタでは正孔、ｐチャネル型トランジスタでは電子）がチャネル領域（ボディ領域）に注入、蓄積されること（基板浮遊効果）により、しきい値電圧が低下して、ドレイン電流が増加するキンク（ｋｉｎｋ）現象によるものと考えられている。
【０１８１】
そのため、このようなキンク現象によるドレイン電流の増加（キンク電流の発生）により、ドレイン電流（電圧−電流特性）の良好な飽和特性が得られなくなり、例えば、図３又は図７に示したようなカレントミラー回路等において、基準電流に対する階調電流の電流値の比率が所望の設計値（上述した実施形態に係る電流生成供給回路においては、トランジスタのチャネル幅の比）通りに設定されなくなるため、負荷を所望の駆動状態で動作させることができなくなる。そのため、各表示画素を表示データに基づいた適切な輝度階調で発光動作させることができず、表示画質の劣化を招く可能性がある。
【０１８２】
また、同様の問題点は、表示画素を構成する画素駆動回路ＤＣｘ、ＤＣｙとして、図１３又は図１９に示したようなｎチャネル型及びｐチャネル型の電界効果型トランジスタを適用した回路構成においても言及することができる。以下、図１９に示した画素駆動回路における場合について詳しく説明する。
図２９は、発光駆動用トランジスタ（ｐチャネル型トランジスタ）における電圧−電流特性と、書込動作時と発光動作時おけるドレイン電流（発光駆動電流）の電流値との関係を示す図である。ここでは、図１９に示した画素駆動回路を適宜参照しながら説明する。
【０１８３】
すなわち、上述したように、図１９に示した画素駆動回路ＤＣｙにおいて、書込動作時には、走査ラインＳＬにハイレベルの走査信号Ｖｓｅｌが印加されることにより、ｐチャネル型トランジスタＴｒ９１がオフ動作し、ｎチャネル型トランジスタＴｒ９２及びＴｒ９４がオン動作するので、書込電流Ｉｐｉｘはｎチャネル型トランジスタＴｒ９２及びｐチャネル型トランジスタＴｒ９３を介して、有機ＥＬ素子ＯＥＬに流れ込む。このとき、ｎチャネル型トランジスタＴｒ９４がオン状態にあるので、ｐチャネル型トランジスタＴｒ９３のゲート−ソース間（接点Ｎｙａ−Ｎｙｂ間）の電圧及びソース−ドレイン間（接点Ｎｙａ−Ｎｙｃ間）の電圧は同一となり、このときの電圧−電流特性曲線上での動作点は、例えば、図２９（ａ）中の飽和特性を示す領域内のＡＣｗとなる。
【０１８４】
一方、発光動作時には、走査ラインＳＬにローレベルの走査信号Ｖｓｅｌが印加されることにより、ｐチャネル型トランジスタＴｒ９１がオン動作し、ｎチャネル型トランジスタＴｒ９２及びＴｒ９４がオフ動作するので、電源端子＋Ｖに接続された高電位電源（図示を省略）からｐチャネル型トランジスタＴｒ９１及びＴｒ９３を介して、発光駆動電流が有機ＥＬ素子ＯＥＬに流れ込む。このとき、ｎチャネル型トランジスタＴｒ９４はオフ状態にあるので、ｐチャネル型トランジスタＴｒ９３のゲート電圧（接点Ｎｙｂの電位）はフローティング状態となるが、上記書込動作時にコンデンサＣｙに蓄積された電荷により、ｐチャネル型トランジスタＴｒ９３のゲート−ソース間電圧は、走査信号Ｖｓｅｌ切り替え直前の書込動作時の電位が保持される。したがって、このときの電圧−電流特性曲線上での動作点は、図２９（ｂ）に示すように、上記動作点ＡＣｗよりも、飽和領域内を低電圧方向（図２９（ｂ）においては、右方向）に移動した動作点ＡＣｈとなる。ここで、動作点ＡＣｗから動作点ＡＣｈへの遷移は、ソース−ドレイン間電圧−Ｖｄｓの値に関わらず略一定のドレイン電流−Ｉｄｓが流れる飽和領域内での変化であることから、有機ＥＬ素子ＯＥＬに流れ込む電流（発光駆動電流）は、理想的には、上記書込動作時に設定、保持された電流（書込電流Ｉｐｉｘ）と略同等の電流値に制御されることになる。
【０１８５】
しかしながら、上述した場合と同様に、図１９に示したような回路構成を有する画素駆動回路においては、ｎチャネル型のトランジスタ（ｐチャネル型トランジスタＴｒ９３）の固有の電圧−電流特性は、図２８（ｂ）に示したように、ソース−ドレイン間電圧−Ｖｄｓの絶対値が増大するにしたがって、ドレイン電流−Ｉｄｓの絶対値が次第に増加するキンク現象が発生することにより、有機ＥＬ素子ＯＥＬに流れ込む電流（発光駆動電流）が書込動作時に設定した電流（書込電流Ｉｐｉｘ）とは異なる値となってしまう。このために、各表示画素を表示データに基づいた適切な輝度階調で発光動作させることができなくなってしまう。なお、ここでは、図１９に示した画素駆動回路についてキンク現象の影響を説明したが、図１３に示した回路構成を有する場合であっても、図２７（ｂ）に示したように、同等の問題が生じる。
【０１８６】
そこで、本発明においては、上述したようなキンク現象を抑制するために、少なくとも、電流生成供給回路において基準電流や階調電流を流すトランジスタ、並びに、画素駆動回路において発光駆動電流を流す駆動制御用のトランジスタ（図１９に示したトランジスタＴｒ９３、又は、図１３に示したトランジスタＴｒ８３）に、ＳＯＩ電界効果型トランジスタのボディ領域とソース領域を電気的に接続（短絡）した、いわゆる、ボディターミナル構造のトランジスタを適用した構成を有している。
【０１８７】
以下、具体的に説明する。なお、以下の説明では、ボディターミナル構造を有するｐチャネル型のトランジスタについて詳しく説明し、ｎチャネル型のトランジスタについては説明を適宜簡略化又は省略する。
図３０は、ボディターミナル構造を有するｐチャネル型のトランジスタ（ＭＯＳＴ）の平面構成を示す概略図であり、図３０（ａ）は、半導体基板上に形成された活性層の平面構造を表し、図３０（ｂ）は、活性層上に電極を形成した状態における平面構造を表す。図３１は、ボディターミナル構造を有するｐチャネル型のトランジスタの断面構成を示す概略図であり、図３１（ａ）、（ｂ）は、図３０（ｂ）に示した平面構造の断面構造を示し、図３１（ｃ）、（ｄ）は、ボディターミナル構造を有するｐチャネル型トランジスタ及びｎチャネル型トランジスタを示す回路記号である。なお、ここで示すボディターミナル構造を有する電界効果型トランジスタは、本発明に係る電流生成供給回路又は表示装置に適用可能な一例を示すものにすぎず、同等の素子特性を有する他のトランジスタ構造を有するものであってもよいことはいうまでもない。
【０１８８】
ボディターミナル構造を有するｐチャネル型トランジスタは、概略、図３０（ａ）及び図３１（ａ）、（ｂ）に示すように、シリコン等のｎ型半導体基板ｓｕｂの一面側に絶縁膜ｉｎｓＳを介して形成されたｎ型半導体層（活性層Ｒａｃ）に、チャネル領域（ボディ領域）Ｒｃｈｎを挟んでソース領域（ｐ＋）ＲＳ及びドレイン領域（ｐ＋）ＲＤが離間して形成されるとともに、ソース領域ＲＳ及びドレイン領域ＲＤの対向軸（図３０（ａ）の左右方向）に対して垂直方向（図３０（ａ）の上下方向）に、チャネル領域Ｒｃｈｎから突出するようにターミナル領域（ｎ＋）ＲＴが接合形成された構成を有している。そして、このような活性層Ｒａｃ上には、図３０（ｂ）及び図３１（ａ）、（ｂ）に示すように、チャネル領域ｃｈｎ上にゲート絶縁膜ｉｎｓＧを介して形成されたゲート電極ＥＧと、ドレイン領域ＲＤにオーミック接続されたドレイン電極ＥＤと、ソース領域ＲＳ及びターミナル領域ＲＴにオーミック接続された単一のボディターミナル電極ＥＢと、が形成されている。このようなボディターミナル構造を有するｐチャネル型トランジスタは、図３１（ｃ）に示すような回路記号により表記される。
【０１８９】
なお、図示を省略するが、ボディターミナル構造を有するｎチャネル型トランジスタは、図３０及び図３１（ａ）、（ｂ）に示した構成と略同等であって、ｐ型半導体層からなる活性層に、チャネル領域を挟んでソース領域（ｎ＋）及びドレイン領域（ｎ＋）が形成されるとともに、チャネル領域から突出するようにターミナル領域（ｐ＋）が接合形成された構成を有している。ゲート電極、ドレイン電極及びボディターミナル電極の構造は、上記ｐチャネル型トランジスタの場合と同一である。このようなボディターミナル構造を有するｎチャネル型トランジスタは、図３１（ｄ）に示すような回路記号により表記される。
【０１９０】
図３２は、ボディターミナル構造を有するｎチャネル型トランジスタの電圧−電流特性を示す図であり、図３３は、ボディターミナル構造を有するｐチャネル型トランジスタの電圧−電流特性を示す図である。また、図３４は、図３に示した電流生成部のカレントミラー回路部に、上述したボディターミナル構造を有するｎチャネル型トランジスタを適用した一具体例を示す回路構成図であり、図３５は、図７に示した電流生成部のカレントミラー回路部に、上述したボディターミナル構造を有するｐチャネル型トランジスタを適用した一具体例を示す回路構成図である。さらに、図３６は、図１３に示した画素駆動回路の発光駆動用トランジスタに、上述したボディターミナル構造を有するｎチャネル型トランジスタを適用した一具体例を示す回路構成図であり、図３７は、図１９に示した画素駆動回路の発光駆動用トランジスタに、上述したボディターミナル構造を有するｐチャネル型トランジスタを適用した一具体例を示す回路構成図である。ここで、上述した実施形態と同等の構成については、同一の符号を付してその説明を省略する。
【０１９１】
このようなボディターミナル構造を有するｎチャネル型及びｐチャネル型トランジスタにおける固有の電圧−電流特性について、図３２（ａ）及び図３３（ａ）に示すような基本回路を用いて検証すると、図３２（ｂ）及び図３３（ｂ）に示すように、ソース−ドレイン間電圧Ｖｄｓ、−Ｖｄｓが特定の電圧領域では、ドレイン電流Ｉｄｓ、−Ｉｄｓが良好な飽和傾向を示す。
【０１９２】
これは、上述したチャネル領域Ｒｃｈｎとドレイン領域ＲＤの境界近傍で生じた電子−正孔対のうち、少数キャリヤ（ｐチャネル型トランジスタでは電子、ｎチャネル型トランジスタでは正孔）がボディターミナル電極ＥＢを介してソース領域ＲＳに流れ込み、チャネル領域Ｒｃｈｎへの蓄積が抑制され、電界効果型トランジスタのしきい値電圧の低下が緩和されるため、キンク現象が抑制される（キンク電流の発生が抑制される）ことによる。
【０１９３】
したがって、このような電圧−電流特性を有する電界効果型トランジスタを、例えば、図３４乃至図３７に示すように、上述した各実施形態において図３、図７に示した電流生成部２０Ａ、２０Ｂのカレントミラー回路部２１Ａ、２１Ｂや、図１３、図１９に示した画素駆動回路ＤＣｘ、ＤＣｙの発光駆動用トランジスタ（Ｔｒ８３、Ｔｒ９３）に適用して、本発明に係る電流生成供給回路や、表示装置のデータドライバや表示パネルに組み込むことにより、表示データや階調データに基づいて保持される電流に対応した適切な電流値を有する書込電流や発光駆動電流を生成することができるので、各表示画素を表示データに基づいた適切な輝度動作させることができ、表示画質の向上を図ることができる。
【０１９４】
なお、上述した一連の説明においては、ボディターミナル構造を有する電界効果型トランジスタの適用対象として、図３及び図７に示した電流生成部を構成するカレントミラー回路の基準電流トランジスタ及び階調電流トランジスタ、あるいは、図１３及び図１９に示した画素駆動回路の発光駆動用トランジスタのみを示したが、本発明はこれに限定されるものではなく、例えば、上記図１３及び図１９に示した画素駆動回路と同等の機能を有しつつ、他の回路構成を有する画素駆動回路にも良好に適用することができることはいうまでもない。
【０１９５】
【発明の効果】
以上説明したように、本発明に係る電流生成供給回路及びその制御方法によれば、複数ビットのデジタル信号を並列的に保持する信号ラッチ部と、上記複数ビットのデジタル信号に対応した電流値を有する負荷駆動電流を生成、出力する電流生成部と、負荷における特定の動作時に、上記負荷駆動電流の供給に換えて、特定電圧を負荷に印加する特定状態設定部と、を備え、負荷における通常の階調動作時には、電流生成部により信号ラッチ部に保持されたデジタル信号に応じて、予め規定された複数の階調電流から特定の階調電流を選択して合成し、上記負荷駆動電流として負荷に出力し、一方、デジタル信号に応じて階調電流の各々が全て非選択となるような負荷の特定動作時には、特定電圧が負荷に直接印加されるように構成されているので、負荷駆動電流の遮断に伴って負荷に印加される信号レベルがハイインピーダンス状態となって、負荷の動作状態が不安定化する問題を解消することができ、負荷を特定の動作状態に迅速に移行して良好に駆動することができる。
【０１９６】
また、電流生成部においては、例えば、複数の階調電流を流す各薄膜トランジスタのチャネル幅を各々所定の比率となるように形成し、あるいは、複数の電流発生源から個別に供給される複数の異なる電流値を有する基準電流（階調電流）を取り込み、複数ビットのデジタル信号に応じて、特定の階調電流を選択して合成することにより、所定数段階の電流値を有する負荷駆動電流を比較的簡易な回路構成により生成することができ、負荷を適正な駆動状態で動作させることができる。
【０１９７】
さらに、上記電流生成供給回路において、少なくとも、負荷駆動電流の生成に直接関連する基準電流又は階調電流を流すトランジスタとして、いわゆる、ボディターミナル構造を有する電界効果型トランジスタを適用することにより、特定の電圧範囲において略一定の電流値を示す飽和領域を有する電圧−電流特性を得ることができるので、信号ラッチ部に保持されたデジタル信号の信号レベルに適切に対応した電流値を有する負荷駆動電流を生成することができ、負荷を適切な駆動状態で動作させることができる。
【０１９８】
そして、本発明に係る表示装置によれば、上述したような電流生成供給回路をデータドライバ、もしくは、表示画素内の画素駆動回路に適用し、表示パネルの所定の行に配列された表示画素群の選択期間中に、上記信号ラッチ部に保持した複数ビットのデジタル信号（表示データ）に基づいて電流生成部において生成された特定の階調電流の合成電流を、書込電流又は発光駆動電流として、表示画素又は発光素子に供給する通常の階調表示動作と、上記書込電流又は発光駆動電流の供給を遮断するとともに、黒表示電圧（特定電圧）を表示画素又は発光素子に印加する黒表示動作と、を実行するように構成されているので、通常の階調表示動作時に、表示データに応じた適切な電流値を有する書込電流又は発光駆動電流が各表示画素又は各発光素子に供給されて、良好な輝度階調で発光動作が行われ、一方、黒表示動作時には、上記書込電流又は発光駆動電流の供給が遮断されるとともに、表示画素における最低輝度階調での発光動作に対応した所定の黒表示電圧が各表示画素又は各発光素子に印加されて迅速に黒表示状態に移行することができ、表示装置における表示応答特性並びに表示画質の向上を図ることができる。
【図面の簡単な説明】
【図１】本発明に係る電流生成供給回路の一実施形態を示す概略構成図である。
【図２】本実施形態に係るラッチ回路の一具体例を示す回路構成図である。
【図３】本実施形態に係る電流生成部の一具体例を示す回路構成図である。
【図４】本実施形態に係る電流生成部の他の具体例を示す回路構成図である。
【図５】本実施形態に係る特定状態設定部に適用可能な論理回路を示す回路構成図である。
【図６】本発明に係る電流生成供給回路の他の実施形態を示す概略構成図である。
【図７】本実施形態に係る電流生成供給回路に適用される電流生成部の一具体例を示す回路構成図である。
【図８】本実施形態に係る電流生成供給回路に適用される電流生成部の他の具体例を示す回路構成図である。
【図９】本実施形態に係る特定状態設定部に適用可能な論理回路を示す回路構成図である。
【図１０】本発明に係る電流生成供給回路を適用可能な表示装置の第１の実施形態を示す概略ブロック図である。
【図１１】本実施形態に係る表示装置に適用される表示パネルの一例を示す概略構成図である。
【図１２】本実施形態に係る表示装置の他の構成例を示す概略ブロック図である。
【図１３】本実施形態に係る表示装置に適用可能な画素駆動回路の一実施例を示す回路構成図である。
【図１４】本実施形態に係る表示装置に適用されるデータドライバの一実施例を示す概略構成図である。
【図１５】本実施例に係るデータドライバに適用される書込電流生成回路の一具体例を示す構成図である。
【図１６】本実施例に係るデータドライバに適用される反転ラッチ回路及び選択設定回路の一具体例を示す回路構成図である。
【図１７】本実施形態に係るデータドライバにおける制御動作の一例を示すタイミングチャートである。
【図１８】本実施形態に係る表示パネル（表示画素）における制御動作の一例を示すタイミングチャートである。
【図１９】本実施形態に適用される画素駆動回路の一実施例を示す回路構成図である。
【図２０】本実施形態に係る表示装置に適用されるデータドライバの一実施例を示す概略構成図である。
【図２１】本実施例に係るデータドライバに適用される書込電流生成回路の一具体例を示す構成図である。
【図２２】本発明に係る電流生成供給回路を適用可能な表示装置（表示パネル）の第２の実施形態を示す概略構成図である。
【図２３】本実施形態に係る表示装置に適用される画素駆動回路の一実施例を示す回路構成図である。
【図２４】本実施形態に係る表示装置に適用されるデータドライバの一実施例を示す回路構成図である。
【図２５】本実施形態に係る表示装置（データドライバ及び表示パネル）における制御動作の一例を示すタイミングチャートである。
【図２６】本実施形態に係る表示装置に適用される画素駆動回路の他の実施例を示す回路構成図である。
【図２７】本発明に係る電流生成供給回路及び表示装置に適用されるｎチャネル型トランジスタの電圧−電流特性を示す図である。
【図２８】本発明に係る電流生成供給回路及び表示装置に適用されるｐチャネル型トランジスタの電圧−電流特性を示す図である。
【図２９】発光駆動用トランジスタ（ｐチャネル型トランジスタ）における電圧−電流特性と、書込動作時と発光動作時おけるドレイン電流（発光駆動電流）の電流値との関係を示す図である。
【図３０】ボディターミナル構造を有するｐチャネル型のトランジスタ（ＭＯＳＴ）の平面構成を示す概略図である。
【図３１】ボディターミナル構造を有するｐチャネル型のトランジスタの断面構成を示す概略図である。
【図３２】ボディターミナル構造を有するｎチャネル型トランジスタの電圧−電流特性を示す図である。
【図３３】ボディターミナル構造を有するｐチャネル型トランジスタの電圧−電流特性を示す図である。
【図３４】電流生成部のカレントミラー回路部に、ボディターミナル構造を有するｎチャネル型トランジスタを適用した一具体例を示す回路構成図である。
【図３５】電流生成部のカレントミラー回路部に、ボディターミナル構造を有するｐチャネル型トランジスタを適用した一具体例を示す回路構成図である。
【図３６】画素駆動回路の発光駆動用トランジスタに、ボディターミナル構造を有するｎチャネル型トランジスタを適用した一具体例を示す回路構成図である。
【図３７】画素駆動回路の発光駆動用トランジスタに、ボディターミナル構造を有するｐチャネル型トランジスタを適用した一具体例を示す回路構成図である。
【図３８】従来技術におけるデータドライバの一例を示す回路構成図である。
【符号の説明】
ＩＳＡ、ＩＳＢ 電流生成供給回路
１０ 信号ラッチ部
２０Ａ、２０Ｂ 電流生成部
２１Ａ、２１Ｂ カレントミラー回路部
２２Ａ、２２Ｂ スイッチ回路部
３０Ａ、３０Ｂ 特定状態設定部
ＬＣ０〜ＬＣ３ ラッチ回路
ＩＲＡ、ＩＲＢ 電流発生源
１００Ａ〜１００Ｃ 表示装置
１１０Ａ〜１１０Ｃ 表示パネル
１２０Ａ〜１２０Ｃ 走査ドライバ
１３０Ａ〜１３０Ｃ データドライバ
１４０ 電源ドライバ
１５０ システムコントローラ
１６０ 表示信号生成回路
ＤＣｘ〜ＤＣｚ 画素駆動回路
ＯＥＬ 有機ＥＬ素子[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a current generation / supply circuit, a control method thereof, and a display device including the current generation / supply circuit, and in particular, to a current drive type that emits light at a predetermined luminance gradation by supplying a current according to an image display signal. The present invention relates to a current generation / supply circuit applicable to a display panel including a (or a current designation type) light-emitting element, a control method thereof, and a display device including the current generation / supply circuit.
[0002]
[Prior art]
In recent years, as monitors and displays for personal computers and video equipment, display devices and display devices that replace cathode ray tubes (CRTs) such as liquid crystal display devices (LCDs) have become remarkably widespread. In particular, liquid crystal display devices are rapidly becoming popular because they can be made thinner and lighter, save space, consume less power, and the like than conventional display devices (CRTs). In addition, relatively small-sized liquid crystal display devices have been widely applied as display devices for mobile phones, digital cameras, personal digital assistants (PDAs), etc., which have become increasingly popular in recent years.
[0003]
As a next-generation display device (display) following such a liquid crystal display device, a self-luminous optical element such as an organic electroluminescence element (hereinafter abbreviated as “organic EL element”) or a light-emitting diode (LED) A full-scale practical use of a light-emitting element type display (display device) including a display panel in which (light-emitting elements) are arranged in a matrix is expected.
Such a light emitting element type display (especially, a light emitting element type display to which an active matrix driving method is applied) has a high display response speed, has no viewing angle dependency, and has a high luminance as compared with a liquid crystal display device. -It is possible to achieve high contrast, high definition of display image quality, low power consumption, etc., and because it does not require a backlight unlike liquid crystal display devices, it is extremely advantageous that it can be thinner and lighter. Has features.
[0004]
An example of such a display generally includes a display panel in which display pixels including light-emitting elements are arranged near each intersection of a scan line arranged in a row direction and a data line arranged in a column direction, and an image display. A data driver that generates a write current according to a signal (display data) and supplies it to each display pixel via a data line, and sequentially applies a scanning signal at a predetermined timing to select a display pixel in a specific row And a scan driver for setting a state of the display panel, wherein the write current supplied to each display pixel causes each light emitting element to emit light at a predetermined luminance gradation in accordance with display data, so that desired image information is displayed on the display panel. Will be displayed. Note that specific examples of the light-emitting element type display will be described in detail in an embodiment of the present invention described later.
[0005]
Here, in the display driving operation of the display, an individual write current having a current value corresponding to the display data is generated by a data driver for a plurality of display pixels (light emitting elements) and selected by a scan driver. The operation is performed by simultaneously supplying the display pixels of a specific row and causing each light-emitting element to emit light at a predetermined luminance gradation for each row of one screen. A driving current having a constant current value is supplied to display pixels in a specific row by a data driver in an individual time width (signal width) according to the display data, and each light emitting element has a predetermined luminance gradation. There is known a pulse width modulation (PWM) type driving method or the like in which an operation of emitting light is sequentially repeated for one screen.
[0006]
As a specific configuration of a data driver applied to such a display, for example, as shown in FIG. 38, one end (source) side of a current path is individually provided to current sources EC1, EC2, EC3,. , The other end (drain) side of which is commonly connected to the connection contact Np, the one end (source) side of the current path and the control terminal (gate) are connected to the switching transistor ST1, ST2, ST3,... A first current transistor Tp1 commonly connected to the connection contact Np and the other end (drain) side connected to the first low-potential power supply Vp1, and a data line connected to a display pixel at one end (source) side of the current path. And a second current transistor Tp2 having the other end (drain) side connected to the second low-potential power supply Vp2. It is.
[0007]
Here, each of the current sources EC1, EC2, EC3,... Is configured to individually generate reference currents Ip1, Ip2, IP3,. Further, the control terminal (gate) of the second current transistor Tp2 is connected to the control terminal of the first current transistor Tp1 and to the connection node Np, and is connected to the first and second current transistors Tp1 and Tp2. , A so-called current mirror circuit.
[0008]
In a data driver including such a current generating circuit, a plurality of digital input signals Dp1, Dp2, Dp3,... Corresponding to display data are supplied to control terminals of individual switching transistors ST1, ST2, ST3,. By the application, the switching transistors ST1, ST2, ST3,... Are selectively turned on, and the current value of the current (combined current of the reference current) flowing through the first current transistor Tp1 is controlled.
[0009]
Thus, the current flowing through the second current transistor Tp2 forming the current mirror circuit, that is, the current value of the write current Ipx supplied to the display pixel via the data line DL is controlled, and the luminance according to the display data is controlled. The display pixel (light emitting element) emits light at the gradation. Here, in the configuration shown in FIG. 38, a predetermined value is obtained through the switching transistors ST1, ST2, ST3,... And the first current transistor Tp1 based on the measurement of the current sources EC1, EC2, EC3,. Since the composite current flows to the low potential power supply Vp1, the write current Ipx flows so as to be drawn from the data line DL toward the data driver (the second current transistor Tp2).
[0010]
The basic configuration of a data driver (constant current drive circuit) as shown in FIG. 38 is described in Patent Document 1, for example. In the prior art shown in FIG. 38, a method of supplying a write current generated by a data driver from a display panel (display pixel) side to a data driver side in a drawing direction (hereinafter referred to as “current drawing for convenience”). Method), a method of supplying a write current generated by the data driver from the data driver side to the display panel (display pixel) side in a flowing direction (hereinafter referred to as a “current application method” for convenience) Are also known.
[0011]
[Patent Document 1]
JP-A-2002-244618 (page 5, FIG. 3)
[0012]
[Problems to be solved by the invention]
However, the light emitting element type display as described above has the following problems.
(1) That is, in the data driver of the digital drive system as described above, a write current is generated by selecting and combining an arbitrary reference current based on a digital input signal of a plurality of bits corresponding to display data. For example, when a display pixel (light emitting element) is to perform a black display operation (that is, a light emission operation at the lowest gradation), all of the plurality of digital input signals are set to “0”. The state is set to the state (low level), and all the switching transistors are turned off (non-selected state).
[0013]
As a result, the data line DL becomes an electrically floating state (high impedance state), the display state immediately before the black display operation is temporarily held by the wiring capacitance and the pixel capacitance, and is gradually displayed by charge leakage (leakage current). Since the voltage of the pixel is lowered to shift to a black display state, a quick display operation is not performed, an electrically unstable state is maintained, and a change in the display state is visually recognized. However, there is a problem that the deterioration occurs.
[0014]
(2) In a well-known field-effect transistor (thin film transistor), the threshold voltage decreases due to a so-called kink phenomenon, the drain current increases in a specific voltage range, and the voltage-current characteristics are reduced. It is known that saturation characteristics are no longer exhibited. Therefore, for example, when a well-known field-effect transistor is applied to a current generating circuit configuring the data driver as described above (particularly, the first and second current transistors configuring a current mirror circuit), the above-described kink is generated. Due to the phenomenon, the current value of the write current with respect to the reference current (synthetic current) is not set as designed, and the display pixel cannot emit light at a desired luminance gradation, thereby deteriorating display image quality. Have. The kink phenomenon in this field-effect transistor will be described later in detail.
[0015]
In view of the above-described problems, the present invention can quickly shift from a normal display state to a black display state in a display that controls light emission of a light-emitting element by using a data driver of a digital drive method, Provided are a current generation and supply circuit capable of outputting a write current having an appropriate current value corresponding to data to improve display image quality, a control method thereof, and a display device including the current generation and supply circuit. The purpose is to:
[0016]
[Means for Solving the Problems]
2. The current generation and supply circuit according to claim 1, wherein a signal holding unit that holds a digital signal of a plurality of bits, and a plurality of gray scale currents corresponding to each bit of the digital signal are output through the signal holding unit. A current generating means for selectively synthesizing each of the gradation currents according to each bit value of the digital signal and supplying the same as a load driving current to a predetermined load, and for driving the load in a specific operation state And a specific state setting means for applying the specified voltage to the load.
The current generation and supply circuit according to claim 2 is the current generation and supply circuit according to claim 1, wherein the specific state setting unit determines a state in which all of the gradation currents are not selected in accordance with the digital signal. And a specific voltage application unit that applies the specific voltage for driving the load in the lowest gradation state based on the result of the determination by the digital value determination unit. And
[0017]
The current generation and supply circuit according to claim 3 is the current generation and supply circuit according to claim 2, wherein the digital value determination unit receives the digital signal as an input, based on a logical sum of respective bit values of the digital signal. The selection state of the gradation current is determined.
A current generation and supply circuit according to a fourth aspect is the current generation and supply circuit according to any one of the first to third aspects, wherein each of the plurality of gradation currents is 2 n (N = 0, 1, 2, 3,...) Are set to different current values.
A current generation and supply circuit according to a fifth aspect is the current generation and supply circuit according to any one of the first to fourth aspects, wherein the current generation means is supplied from a plurality of constant current sources and each has a different current value. Is used as the plurality of gradation currents.
[0018]
7. A current generating and supplying circuit according to claim 6, wherein said current generating means corresponds to each bit of said digital signal, and comprises a single constant current source. A current mirror circuit unit that generates the plurality of gray scale currents having current values different from each other with respect to the reference current supplied from the plurality of gray scale currents, according to each bit value of the digital signal from the plurality of gray scale currents And a switch circuit section for selecting the gray scale current, wherein a combined current of the selected gray scale current is supplied as the load drive current.
[0019]
8. The current generation and supply circuit according to claim 7, wherein the current mirror circuit unit is connected to the constant current source, the reference current transistor through which the reference current flows, and the reference current transistor. A plurality of gray scale current transistors are connected to the gate terminal of the transistor in parallel, each of which has a different transistor size and through which the gray scale current flows.
[0020]
The current generation and supply circuit according to claim 8 is the current generation and supply circuit according to claim 7, wherein at least the voltage-current characteristics of the reference current transistor and the gradation current transistor are substantially constant in a specific voltage range. Is characterized by having a saturation region shown by
According to a ninth aspect of the present invention, in the current generation and supply circuit of the eighth aspect, at least the reference current transistor and the gradation current transistor are formed on one surface side of a semiconductor substrate via an insulating film. A semiconductor layer, a channel region, a source region and a drain region formed with the channel region interposed therebetween, and a terminal formed to project from the channel region in a direction perpendicular to an opposite axis of the source region and the drain region. A region, a gate electrode formed over the channel region via a gate insulating film, a drain electrode electrically connected to the drain region, and a single electrode electrically connected to the source region and the terminal region. And a single body terminal electrode.
[0021]
According to a tenth aspect of the present invention, in the current generation and supply circuit according to any one of the sixth to ninth aspects, the current generation unit causes the load drive current to flow in a direction to be drawn from the load side. The signal polarity of the combined current is set.
The current generation and supply circuit according to claim 11 is the current generation and supply circuit according to any one of claims 6 to 9, wherein the current generation unit causes the load driving current to flow in a direction of flowing into the load. It is characterized in that the signal polarity of the combined current is set.
[0022]
According to a twelfth aspect of the present invention, in the current generation and supply circuit according to any one of the first to eleventh aspects, two sets of the current generation and supply circuits are provided for each of the signal lines. During the operation period of supplying the load drive current based on the digital signal of the plurality of bits previously held in the current generation and supply circuit to the load, the other current generation and supply circuit outputs the next digital signal of the plurality of bits. It is characterized in that the operation of holding is alternately and repeatedly executed.
[0023]
A current generation and supply circuit according to a thirteenth aspect is the current generation and supply circuit according to any one of the first to twelfth aspects, wherein the load corresponds to a current value of the load driving current supplied from the current generation means. A current-driven light-emitting element that emits light at a predetermined luminance gradation, wherein the specific state setting means applies the specific voltage for causing the light-emitting element to emit light at the lowest luminance gradation to the light-emitting element. It is characterized in that it is applied.
According to a fourteenth aspect of the present invention, in the current generation and supply circuit according to the thirteenth aspect, the light emitting element is an organic electroluminescent element.
[0024]
16. The current generation and supply circuit according to claim 15, wherein the plurality of loads are individually supplied with a predetermined load driving current to drive the plurality of loads in a predetermined operation state. In the control method, the step of sequentially capturing and holding a plurality of bits of the digital signal is repeated in accordance with the plurality of loads, and the plurality of gray scale currents corresponding to each bit of the digital signal are used to hold the held digital signal. Selecting and synthesizing the specific grayscale current according to each bit value of the digital signal to generate the load drive current; and simultaneously applying the load drive current to the plurality of loads. And applying a specific voltage to the load for driving the load in a specific operation state when each bit of the digital signal has a specific value. It is characterized in that it comprises a step, a.
[0025]
The control method of the current generation and supply circuit according to claim 16, wherein the step of applying the specific voltage to the plurality of loads is performed by each bit of the digital signal. The method is characterized in that the case where all of the gradation currents are not selected is determined as the specific value, and the specific voltage for driving the load in the lowest gradation state is applied.
The control method of the current generation and supply circuit according to claim 17, wherein the step of applying the specific voltage to the plurality of loads is performed by a logical sum of the digital signals. The specific value is determined based on
[0026]
The control method of the current generation and supply circuit according to claim 18 is the control method of the current generation and supply circuit according to any one of claims 15 to 17, wherein the plurality of gradation currents are supplied from a single constant current source. The reference currents are set so as to have different current values.
The control method of the current generation and supply circuit according to claim 19 is the control method of the current generation and supply circuit according to claim 18, wherein the plurality of gradation currents are two n (N = 0, 1, 2, 3,...) Are set to have different current values.
[0027]
A method of controlling a current generation and supply circuit according to claim 20 is the method of controlling a current generation and supply circuit according to any one of claims 15 to 19, wherein the load driving current is drawn from the load to the current generation circuit. The signal polarity of the load drive current is set so as to flow through the circuit.
A control method for a current generation and supply circuit according to claim 21 is the control method for a current generation and supply circuit according to any one of claims 15 to 19, wherein the load drive current flows from the current generation circuit to the load. The signal polarity of the load drive current is set so as to flow in the direction.
[0028]
The control method of the current generation and supply circuit according to claim 22 is the control method of the current generation and supply circuit according to any one of claims 15 to 21, wherein: During the operation period of supplying the load drive current based on the previously held multiple-bit digital signal to the load, the operation of holding the next multiple-bit digital signal is sequentially and repeatedly executed.
[0029]
The control method of the current generation and supply circuit according to claim 23 is the control method of the current generation and supply circuit according to any one of claims 15 to 22, wherein the plurality of loads are configured to operate according to a current value of the load drive current. A current drive type light emitting element that emits light at a predetermined luminance gradation is provided, and the step of applying the specific voltage to the plurality of loads includes causing the light emitting element to emit light at the lowest luminance gradation. It is characterized in that it is set to apply a specific voltage.
[0030]
The display device according to claim 24, wherein at least a plurality of scanning lines and a plurality of signal lines are disposed so as to be orthogonal to each other, and a plurality of display pixels are arranged in a matrix at intersections of the scanning lines and the signal lines. A display panel, a scanning drive unit for applying a scanning signal for setting each of the display pixels to a selected state in a row unit to the scanning line, and a driving current based on a display signal through the signal line. Signal driving means for supplying to the display pixels, and supplying the drive current having a predetermined current value to the display pixels in a selected state, so that each of the display pixels has a predetermined luminance gradation. In a display device that emits light and displays desired image information on the display panel, the signal driving unit includes at least a signal holding unit that holds a digital signal of a plurality of bits based on the display signal; A plurality of grayscale currents corresponding to each bit of the digital signal, selectively synthesizing each of the grayscale currents according to each bit value of the digital signal output via the signal holding means, A current generating unit that supplies a current as a drive current to the display pixel; and a specific state setting unit that applies a specific voltage for causing the display pixel to emit light at a specific luminance gradation to the display pixel. It is characterized by having a plurality of circuits.
[0031]
26. The display device according to claim 25, wherein the specific state setting unit determines a state in which all of the gradation currents are all unselected in accordance with the digital signal. And a specific voltage application unit that applies the specific voltage for causing the display pixel to emit light with the lowest luminance gradation based on the determination result by the digital value determination unit. I have.
27. The display device according to claim 26, wherein the digital value determination unit receives the digital signal as an input, and performs the gray scale current based on a logical sum of respective bit values of the digital signal. Is determined.
[0032]
The display device according to claim 27 is the display device according to any one of claims 24 to 26, wherein each of the plurality of gray scale currents is 2 n (N = 0, 1, 2, 3,...) Are set to different current values.
A display device according to a twenty-eighth aspect of the present invention is the display device according to any one of the twenty-fourth to twenty-fourth aspects, wherein the current generating means corresponds to each bit of the digital signal and is supplied from a single constant current source. A current mirror circuit unit that generates the plurality of gray scale currents each having a current value having a different ratio with respect to a reference current, and the gray scale according to each bit value of the digital signal from the plurality of gray scale currents And a switch circuit section for selecting a current, wherein a combined current of the selected gradation current is supplied as the drive current.
[0033]
30. The display device according to claim 29, wherein the current mirror circuit unit is connected to the constant current source, the reference current transistor through which the reference current flows, and a gate terminal of the reference current transistor. And a plurality of gray scale current transistors, each having a gate terminal connected in parallel and having a different transistor size, through which the gray scale current flows.
The display device according to claim 30 is the display device according to claim 29, wherein at least the voltage-current characteristics of the reference current transistor and the gradation current transistor indicate a substantially constant current value in a specific voltage range. It is characterized by having an area.
The display device according to claim 31, wherein the display pixel is a current drive device that emits light at a predetermined luminance gradation in accordance with the current value of the drive current, in the display device according to any one of claims 24 to 30. A light emitting element of a die type.
[0034]
The display device according to claim 32, wherein the display pixel is a display device according to any one of claims 24 to 30, wherein the display pixel includes a current writing / holding unit that holds the drive current, and a current writing / holding unit that holds the drive current. A light-emitting drive unit that generates a light-emitting drive current based on the light-emitting drive current; and a current-drive type light-emitting element that emits light at a predetermined luminance gradation according to the current value of the light-emitting drive current. .
34. The display device according to claim 33, wherein in the display device according to claim 32, the light-emission drive unit that forms the display pixel includes a drive current transistor through which the light-emission drive current flows, and a voltage-current of the drive current transistor. The characteristic is that the characteristic has a saturation region showing a substantially constant current value in a specific voltage range.
[0035]
A display device according to a thirty-fourth aspect is the display device according to the thirty-third aspect, wherein the reference current transistor and the gradation current transistor or the drive current transistor are formed on one surface side of a semiconductor substrate via an insulating film. A semiconductor region, a channel region, a source region and a drain region formed with the channel region interposed therebetween, and a projection formed from the channel region in a direction perpendicular to an axis opposite to the source region and the drain region. A terminal region, a gate electrode formed over the channel region via a gate insulating film, a drain electrode electrically connected to the drain region, and electrically connected to the source region and the terminal region. And a single body terminal electrode.
[0036]
The display device according to claim 35, wherein, in the display device according to any one of claims 24 to 34, the current generation unit generates the driving current in a direction in which the driving current flows from the display pixel side. It is characterized in that the signal polarity is set.
37. The display device according to claim 36, wherein in the display device according to any one of claims 24 to 34, the current generation unit causes the drive current to flow in a direction in which the drive current flows into the display pixel. It is characterized by setting the polarity.
[0037]
The display device according to claim 37, wherein in the display device according to any one of claims 24 to 36, the signal drive unit includes at least two sets of the current generation and supply circuits for each of the signal lines. During the operation period of supplying the display pixel with the drive current based on the digital signal of the plurality of bits previously held in one of the current generation and supply circuits, It is characterized in that the operation of holding the digital signal is alternately and repeatedly executed.
A display device according to a thirty-eighth aspect is characterized in that, in the display device according to any one of the twenty-fourth to thirty-seventh aspects, the light emitting element is a light emitting element made of an organic electroluminescent element.
[0038]
The display device according to claim 39, wherein at least a plurality of scanning lines and a plurality of signal line groups are disposed so as to be orthogonal to each other, and a plurality of display pixels are arranged in a matrix at intersections of the scanning lines and the signal line groups. A display panel arranged in a row, scan driving means for applying a scan signal for setting each of the display pixels in a row-by-row selection state to the scan lines, and a digital signal of a plurality of bits based on a display signal, each of the signals Signal driving means for supplying to each of the display pixels via a line group, wherein the display pixels emit light at a predetermined luminance gradation at least according to a current value of a light emission drive current. An element, signal holding means for holding the digital signal of a plurality of bits, and a level corresponding to the value of the digital signal held by the signal holding means based on a reference current supplied from a single constant current source. Control current Current generation means for supplying the light emitting element as the light emission drive current, a specific voltage for causing the light emitting element to emit light at a specific luminance gradation, a specific state setting means for applying to the light emitting element And a current generation / supply circuit having:
[0039]
The display device according to claim 40, wherein, in the display device according to claim 39, the specific state setting means determines a state in which all of the grayscale currents are all unselected in accordance with the digital signal. And a specific voltage application unit that applies the specific voltage for causing the light emitting element to emit light at the lowest luminance gradation based on the determination result by the digital value determination unit. I have.
41. The display device according to claim 41, wherein the digital value determination unit receives the digital signal as input, and sets the grayscale voltage based on a logical sum of bit values of the digital signal. Is determined.
[0040]
42. The display device according to claim 42, wherein the plurality of gradation currents are 2 n (N = 0, 1, 2, 3,...) Are set to different current values.
The display device according to claim 43, wherein in the display device according to any one of claims 39 to 42, the current generating means corresponds to each bit of the digital signal and has a different ratio with respect to the reference current. A current mirror circuit unit that generates the plurality of gray-scale currents having the current values of: a switch circuit unit that selects the gray-scale current according to each bit value of the digital signal from the plurality of gray-scale currents; Wherein the composite current of the selected gradation current is supplied as the drive current.
[0041]
The display device according to claim 44, wherein in the display device according to claim 43, the current mirror circuit unit is connected to the constant current source, and a reference current transistor through which the reference current flows, and a gate terminal of the reference current transistor. And a plurality of gray scale current transistors, each having a gate terminal connected in parallel and having a different transistor size, through which the gray scale current flows.
The display device according to claim 45 is the display device according to claim 44, wherein at least the voltage-current characteristics of the reference current transistor and the gradation current transistor indicate a substantially constant current value in a specific voltage range. It is characterized by having an area.
[0042]
The display device according to claim 46, wherein in the display device according to claim 42, at least the reference current transistor and the grayscale current transistor are formed on a semiconductor layer formed on one surface side of a semiconductor substrate via an insulating film. A channel region, a source region and a drain region formed sandwiching the channel region, a terminal region formed so as to protrude from the channel region in a direction perpendicular to an opposite axis of the source region and the drain region, and A gate electrode formed on the channel region via a gate insulating film, a drain electrode electrically connected to the drain region, and a single body terminal electrically connected to the source region and the terminal region And a transistor having an electrode.
[0043]
47. The display device according to claim 47, wherein the current generation unit is configured to cause the combined current to flow in a direction in which the light emission drive current is drawn from the light emitting element side. The signal polarity is set.
The display device according to claim 48, wherein in the display device according to any one of claims 39 to 46, the current generation unit is configured to output the light emission drive current in a direction in which the light emission drive current flows into the light emitting element. It is characterized in that the signal polarity is set.
The display device according to claim 49 is the display device according to any one of claims 39 to 48, wherein the light-emitting element is an organic electroluminescent element.
[0044]
That is, the current generation and supply circuit and the control method thereof according to the present invention provide a load (display pixel, light-emitting element) that operates in a predetermined driving state (light emission luminance) according to a current value, such as an organic EL element or a light-emitting diode. ) Is a current driver that individually supplies a load drive current (write current, emission drive current) having a predetermined current value to a signal latch unit that holds a plurality of bits of digital signals in parallel. A signal holding unit), a current generation unit (current generation unit) that generates and outputs a load driving current having a current value corresponding to the digital signal of a plurality of bits, and a supply of the load driving current during a specific operation in the load. A specific state setting unit (specific state setting unit) for applying a specific voltage to the load, and the current generation unit holds the signal in the signal latch unit during normal gradation operation in the load. A specific grayscale current is selected from a plurality of grayscale currents defined in advance in accordance with the digital signal and combined (sum of the current values), and output to the load as the load drive current. At times, the supply of the load drive current by the current generator is cut off, and the specific voltage is directly applied to the load.
Here, the specific operation of the load is a state in which the load is driven at the lowest gradation, and for example, a state in which all of the gradation currents are not selected in accordance with the digital signal of a plurality of bits is ORed. The determination based on the calculation controls the application of the specific voltage to the load.
[0045]
Thus, in a current generation and supply circuit that controls the load stepwise by supplying a load drive current having a current value corresponding to a digital signal of a plurality of bits, when the load is driven in a specific operation state, Since the supply of the load drive current is cut off and the specific voltage is applied to the load at the same time, the signal level applied to the load with the cutoff of the load drive current becomes a high impedance state, The problem that the operation state of the load becomes unstable can be solved, and the load can be promptly shifted to a specific operation state to drive well.
[0046]
In the current generation unit, for example, the channel width of each of the thin film transistors (gray-scale current transistors) through which the plurality of gray-scale currents flow is formed so as to have a predetermined ratio. The reference currents (gray-scale currents) having a plurality of different current values supplied to the memory device are taken in, and a specific gray-scale current is selected and synthesized in accordance with a digital signal of a plurality of bits, so that a predetermined number of current values are obtained. Can be generated by a relatively simple circuit configuration, and the load can be operated in an appropriate driving state.
[0047]
Further, in the current generation and supply circuit, at least as a transistor for passing a reference current or a gradation current directly related to generation of a load driving current, a so-called field-effect transistor having a body terminal structure is applied, so that a specific Since a voltage-current characteristic having a saturation region showing a substantially constant current value in a voltage range can be obtained, a load driving current having a current value appropriately corresponding to the signal level of the digital signal held in the signal latch unit can be obtained. Generated, and the load can be operated in an appropriate driving state.
[0048]
Further, in the display device according to the present invention, a display panel in which display pixels having light emitting elements are arranged in a matrix near an intersection of a scanning line (scanning line) and a data line (signal line) orthogonal to each other. In the display device including the above, the current generation supply circuit as described above is applied to a data driver (signal driving unit) or a pixel driving circuit in a display pixel, and a display pixel group arranged in a predetermined row of the display panel During the selection period, a composite current of a specific gradation current generated by the current generation unit based on the digital signal (display data) of a plurality of bits held in the signal latch unit as a write current or a light emission drive current. A normal gradation display operation to be supplied to a display pixel or a light-emitting element, a supply of the write current or a light-emission drive current is cut off, and a black display voltage (specific voltage) is displayed. Or it is configured to perform a black display operation to be applied to the light emitting element.
[0049]
Accordingly, when the current generation and supply circuit is applied to a data driver, each write current generation circuit (current generation and supply circuit) provided corresponding to each data line during a normal gradation display operation As a result, a gray-scale current corresponding to the display data is generated and combined, and supplied to each display pixel as a write current having an appropriate current value. The supply of current is cut off, and a predetermined black display voltage corresponding to the light emission operation at the lowest luminance gradation in the display pixel is applied to each data line. Even during operation, the signal level of each data line can be stabilized to a specific voltage to quickly shift to the black display state, and display response characteristics and display image quality of the display device can be improved. Kill.
[0050]
When the current generation and supply circuit is applied to a pixel drive circuit of a display pixel, the pixel drive circuit (current generation and supply circuit) provided in each display pixel performs display during a normal gray scale display operation. A gradation current according to the data is generated and synthesized, a light emission drive current having an appropriate current value is supplied to the light emitting element, and a light emission operation is performed with a good luminance gradation. The supply of the light emission drive current by the generation unit is cut off, and the black display setting unit (specific state setting unit) applies a black display voltage corresponding to the light emission operation at the lowest luminance gradation to the light emitting element. The display can be quickly shifted to the black display state while realizing the gradation display, and the display response characteristics and the display image quality of the display device can be improved.
[0051]
Here, the display device according to the present invention includes two sets of write current generation circuits (current generation supply circuits) or latch circuits for each data line of each column to which display pixels are connected, and a display pixel group of each row. The two sets of write current generation circuits are alternately set to the selected state in synchronization with the write operation to the write operation to, for example, one of the write current generation circuits or The write current may be supplied from the latch circuit, and control may be performed such that the write current is supplied from the other write current generation circuit or the latch circuit to the display pixel groups in the even-numbered rows. According to such a configuration, in parallel with the operation of supplying the write current from one of the write current generation circuits or the latch circuits to the display pixels in the specific row, the other write current generation circuit or the latch circuit performs the next operation. The operation of fetching the display data for generating the write current to be supplied to the display pixels in a row is alternately and repeatedly performed by two sets of write current generation circuits, so that the display pixels in each row are continuously written. Current can be supplied, and the image quality of the display device can be improved.
[0052]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, a current generation and supply circuit according to the present invention, a control method thereof, and a display device including the current generation and supply circuit will be described in detail with reference to embodiments.
<Current generation and supply circuit>
First, a current generation and supply circuit and a control method thereof according to the present invention will be described with reference to the drawings.
FIG. 1 is a schematic configuration diagram showing one embodiment of a current generation and supply circuit according to the present invention.
[0053]
As shown in FIG. 1, the current generation and supply circuit ISA according to the present embodiment includes digital signals d0, d1, and d2 of a plurality of bits (in this embodiment, four bits are shown) for specifying a current value. , D3 (d0 to d3), and a signal latch unit (signal holding unit) 10 including latch circuits LC0, LC1, LC2, and LC3 (LC0 to LC3) for holding (latch) individually, and a current generation source (constant). Current source) A reference current Iref having a constant current value supplied from IRA is taken in, and output signals d10, d11, d12, d13 (d10 to d13) output from the signal latch section 10 (each of the latch circuits LC0 to LC3). ), A load driving current ID having a current value of a predetermined ratio with respect to the reference current Iref is generated, and output to a load (not shown) via the current supply line CL. Only when the load is driven in a specific operation state based on the current generation unit (current generation means) 20A and the output signals d10 to d13, a specific voltage (specific value) is applied to the load (current supply line CL). And a specific state setting unit (specific state setting means) 30A for applying a voltage). Here, the current generation source IRA is connected to a power supply contact + V connected to a high potential power supply in order to flow (flow) the reference current Iref toward the current generation unit 20A.
[0054]
Hereinafter, each of the above configurations will be specifically described.
FIG. 2 is a circuit configuration diagram showing a specific example of the latch circuit according to the present embodiment. FIG. 3 is a circuit configuration diagram illustrating a specific example of the current generation unit according to the present embodiment. FIG. 4 is a circuit configuration diagram illustrating another specific example of the current generation unit according to the embodiment. . FIG. 5 is a circuit diagram showing a logic circuit applicable to the specific state setting unit according to the present embodiment. Here, a description will be given with reference to the schematic configuration (FIG. 1) of the above-described current generation and supply circuit as appropriate.
[0055]
As shown in FIG. 1, the signal latch unit 10 is provided with a number of latch circuits LC0 to LC3 in parallel according to the number of bits (4 bits) of the digital signals d0 to d3, and a timing generator and a shift register (not shown). The digital signals d0 to d3, which are individually supplied, are simultaneously fetched based on the timing control signal CLK output from the above, and the signal levels (output signals d10 to d13) based on the digital signals d0 to d3 are output and held. Perform an action that:
[0056]
Here, as shown in FIG. 2A, each of the latch circuits LC0 to LC3 constituting the signal latch unit 10 has a well-known configuration in which p-channel and n-channel field-effect transistors (MOSFETs) are connected in series. A structure including a plurality of complementary transistor circuits (CMOS inverters; hereinafter, referred to as “CMOS”) can be applied.
[0057]
Specifically, as shown in FIG. 2A, the latch circuits LTC (LC0 to LC3) include a CMOS 11 including a p-channel transistor Tr1 and an n-channel transistor Tr2, and a p-channel transistor Tr3 and an n-channel transistor A CMOS 12 including a transistor Tr4, a CMOS 13 including a p-channel transistor Tr5 and an n-channel transistor Tr6, a CMOS 14 including a p-channel transistor Tr7 and an n-channel transistor Tr8, and a p-channel transistor Tr9 and an n-channel transistor Tr10 And a CMOS 16 including a p-channel transistor Tr11 and an n-channel transistor Tr12.
[0058]
A timing control signal (clock signal) CLK is input to an input contact (clock input terminal of the latch circuit LTC) CK of the CMOS 11, and an output contact N 11 is connected to an input contact of the CMOS 12. The timing control signal CLK is input to an input terminal of the CMOS 13, and its output contact N 12 is connected to the input contact of the CMOS 14 together with the output contact of the CMOS 12. The output contact N13 of the CMOS 14 is connected to the input contacts of the CMOS 15 and the CMOS 16, and the signal level of the output contact N13 is used as an inverted output signal to output the inverted output terminal OT of the latch circuit LTC. * (For convenience, "OT * "; Refer to the reference numeral in FIG. Hereinafter, the inverted signal is similarly described). On the other hand, the signal level of the output contact N15 of the CMOS 15 is output from the non-inverting output terminal OT of the latch circuit LTC as a non-inverting output signal.
[0059]
Further, each of the p-channel transistors Tr1, Tr7, Tr9 and Tr11 constituting the CMOS11, CMOS14, CMOS15 and CMOS16 has one end of the current path connected to the high potential power supply Vdd, and each of the n-channel transistors Tr2, Tr8, Tr10 and Tr12 have one ends of current paths connected to a low potential power supply Vgnd (ground potential). One end of the current path of the p-channel transistor Tr3 of the CMOS 12 and the n-channel transistor Tr6 of the CMOS 13 are connected to the signal input terminal IN of the latch circuit LTC, and the digital signals d0 to d3 are input. The channel transistor Tr4 and the p-channel transistor Tr5 of the CMOS 13 have one end of a current path connected to the output contact N14 of the CMOS 16 described above.
[0060]
In the signal latch unit 10 having such a configuration, when the first timing control signal CLK (high-level pulse signal having a predetermined signal width) is applied, the p-channel transistor Tr3 of the CMOS 12 and the n of the CMOS 13 The channel type transistor Tr6 is turned on, the digital signals d0 to d3 at the timing are taken in, and the signal level of the common output contact N12 of the CMOS 12 and the CMOS 13 is defined by the digital signals d0 to d3. Thereby, based on the signal level of the output contact N12 (the signal level of the digital signals d0 to d3), the non-inverting output terminal OT and the inverting output terminal OT * , The signal level (high level / low level) of the output contact N14 of the CMOS 16 is determined.
[0061]
Here, after the application of the timing control signal CLK (that is, the timing control signal CLK is in a low level state), the p-channel transistor Tr3 side of the CMOS 12 and the n-channel transistor Tr6 of the CMOS 13 are turned off. The n-channel transistor Tr4 and the p-channel transistor Tr5 of the CMOS 13 are turned on, and the signal level of the output contact N14 of the CMOS 16 (equivalent to the non-inverted output signal (signal level of the non-inverted output terminal OT)) is taken in. The signal level of the common output contact N12 of CMOS12 and CMOS13 is defined. Accordingly, the non-inverted output signal (the signal level of the non-inverted output terminal OT) and the inverted output signal (the inverted output terminal OT) having the same signal level as when the timing control signal CLK is applied. * Is output continuously. The same output state is maintained until the signal level of the signal input terminal IN (the signal level of the digital signals d0 to d3) at the next application of the timing control signal CLK changes.
[0062]
In the above-described latch circuit LTC, only a configuration in which a single timing control signal CLK is applied to a single input contact CK as an input signal has been described, but the present invention is not limited to this. As shown in FIG. 2B, the input contact CK of the CMOS 12 is replaced with the CMOS 11 shown in FIG. * The inverted signal CLK of the timing control signal CLK * (In the specification, “CLK * 2) (refer to the reference numeral in FIG. 2B).
[0063]
In addition, for example, as illustrated in FIG. 3, the current generating unit 20 </ b> A includes a plurality of unit currents (hereinafter, referred to as “gradation currents”) Idsa having different current values with respect to the reference current Iref, The current mirror circuit unit 21A that generates Idsb, Idsc, and Idsd, and the output signals d10 to d13 output from the latch circuits LC0 to LC3 of the signal latch unit 10 among the plurality of gradation currents Idsa to Idsd (FIG. And a switch circuit section 22A for selecting an arbitrary gradation current based on the non-inverting output terminal OT shown in FIG.
[0064]
Specifically, as shown in FIG. 3, the current mirror circuit 21A applied to the current generator 20A is connected between the current input contact INi to which the reference current Iref is supplied and the low potential power supply (ground potential) Vgnd. , A current path (source-drain terminal) is connected, and a control terminal (gate terminal) is connected to a contact Ng. An n-channel transistor (reference current transistor) Tr21, and each of the contacts Na, Nb, Nc, Nd And a low-potential power supply Vgnd, each current path is connected, and a control terminal is commonly connected to a contact Ng (four corresponding to the latch circuits LC0 to LC3). (A current regulating transistor) Tr22, Tr23, Tr24, Tr25. Here, the contact Ng has a configuration in which the capacitor C1 is connected directly to the current input contact INi and to the low potential power supply Vgnd.
[0065]
The switch circuit unit 22A applied to the current generating unit 20A has a current path connected between the current output contact OUTi to which a load is connected via the current supply line CL and each of the contacts Na, Nb, Nc, Nd. At the same time, a plurality of (four) n-channel transistors Tr26, Tr27, Tr28, Tr29 to which output signals d10 to d13 individually output from the latch circuits LC0 to LC3 are applied in parallel to a control terminal. And a configuration having:
[0066]
Here, in the current generation unit 20A according to the present embodiment, in particular, the gradation currents Idsa to Idsd flowing through the gradation current transistors Tr22 to Tr25 constituting the current mirror circuit unit 21A are changed by the reference current flowing through the reference current transistor Tr21. The current values are set to have different predetermined ratios with respect to Iref. Specifically, the transistor size of each of the gradation current transistors Tr22 to Tr25 is different from each other, for example, the ratio of each channel width when the channel length of each of the gradation current transistors Tr22 to Tr25 is constant (W2: W3: W4 : W5) is 1: 2: 4: 8.
[0067]
As a result, the current values of the gradation currents Idsa to Idsd flowing through the gradation current transistors Tr22 to Tr25 are respectively Idsa = (W2 / W1) × Iref, Idsb = (W3, where W1 is the channel width of the reference current transistor Tr21. / W1) × Iref, Idsc = (W3 / W1) × Iref, Idsd = (W4 / W1) × Iref. That is, the channel width of each of the gradation current transistors Tr22 to Tr25 is set to 2 n (N = 0, 1, 2, 3,...; 2 n = 1, 2, 4, 8,...) So that the current value between the gray scale currents is 2 n Can be set to the ratio defined by
[0068]
From the gradation currents Idsa to Idsd whose current values are set as described above, an arbitrary gradation current is selected based on a plurality of bits of digital signals d0 to d3 (output signals d10 to d13), as described later. By synthesis, 2 n A load driving current ID having a stepped current value is generated and supplied to the current output contact OUTi. That is, as shown in FIGS. 1 to 3, when the 4-bit digital signals d0 to d3 are applied, two digital signals d0 to d3 are set according to the on-state of the transistors Tr26 to Tr29 connected to the respective grayscale current transistors Tr22 to Tr25. 4 = A load drive current ID having 16 different current values is generated.
[0069]
In current generator 20A having such a configuration, a specific transistor of switch circuit 22A is turned on (transistors Tr26 to Tr26) in accordance with the signal levels of output signals d10 to d13 output from latch circuits LC0 to LC3. In addition to the case where any one or more of the transistors Tr29 are turned on, the case where all the transistors Tr26 to Tr29 are turned off is included), and the gray scale current transistor of the current mirror circuit unit 22A connected to the turned on transistor is included. (At least one of Tr22 to Tr25) with respect to the reference current Iref flowing through the reference current transistor Tr21 at a predetermined ratio (a × 2 n (A is a constant defined by the channel width W1 of the reference current transistor Tr21), and the grayscale currents Idsa to Idsd flow at the current output contact OUTi, as described above. A load driving current ID having a current value becomes a current output contact OUTi, a transistor in the ON state (any of Tr26 to Tr29), and a gradation current transistor (any of Tr22 to Tr25) from the load side (not shown). ) To the low-potential power supply Vgnd.
[0070]
Therefore, in the current generation and supply circuit ISA according to the present embodiment, the current generation unit 22A according to the multi-bit digital signals d0 to d3 input to the signal latch unit 21A at the timing specified by the timing control signal CLK. Generates a load drive current ID composed of an analog current having a predetermined current value, and supplies the load drive current ID to the load (in the present embodiment, as described above, the load is driven in the direction from the load to the current generation and supply circuit). The driving current is drawn.)
That is, the configuration is such that a load driving current having a desired current value corresponding to a digital signal of a plurality of bits can be generated only by passing a constant reference current whose signal level does not fluctuate to the current generation and supply circuit ISA. Therefore, even when the generated load drive current is very small, the charge / discharge operation to the parasitic capacitance (wiring capacitance) added to the signal line to which the reference current is supplied is eliminated, and the current generation / supply circuit Operation speed can be improved.
[0071]
In the present embodiment, a current mirror circuit configuration (current mirror circuit unit 21A) is provided as a current generation unit, and each gradation current transistor has a different predetermined ratio with respect to a reference current Iref flowing through the reference current transistor. The configuration in which the grayscale current having the current value is selectively synthesized to generate the load driving current ID has been described. However, the present invention is not limited to this. For example, the circuit configuration illustrated in FIG. May be provided.
[0072]
That is, as shown in FIG. 4, a plurality of current input contacts IN1, IN2, IN3, IN4 (IN1) to which reference currents Ir1, Ir2, Ir3, Ir4 having different current values are individually supplied (supplied so as to be extracted). To IN4) and a current output contact OUTi, and four control signals to which output signals d10 to d13 individually output from the latch circuits LC0 to LC3 are applied in parallel. The configuration including the n-channel transistors Tr31, Tr32, Tr33, Tr34 (Tr31 to Tr34) can also be applied.
[0073]
Here, an individual current source (not shown) is connected to each of the current input contacts IN1 to IN4. Further, the reference currents Ir1, Ir2, Ir3, and Ir4 generated and supplied by the respective current generation sources have different ratios (for example, Ir1: Ir1: as in the case where the current mirror circuit configuration shown in FIG. 3 is applied, for example). It may be set to have a current value of Ir2: Ir3: Ir4 = 1: 2: 4: 8).
Also in the current generating unit having such a configuration, specific transistors Tr31 to Tr34 are switched according to the signal levels of the output signals d10 to d13 output from the latch circuits LC0 to LC3, as in the above-described embodiment. When the transistor is turned on, the combined current of the reference current flowing through the turned-on transistor is supplied as the load driving current ID via the current output contact OUTi.
[0074]
Further, as shown in FIG. 1, the specific state setting unit 30A includes a NOR circuit (digital value determination unit; hereinafter, a digital value determination unit) that uses output signals d10 to d13 output from the latch circuits LC0 to LC3 as input signals. , "NOR circuit") 31, an output terminal from the NOR circuit 31 to a control terminal (gate), one end of a current path to a voltage source for applying a specific voltage Vbk, and the other end to a current supply line CL. (A load (not shown)) and a specific voltage application transistor (specific voltage application unit) TN32 composed of an n-channel type field effect transistor connected to each other.
[0075]
Here, for example, as shown in FIG. 5, the NOR circuit 31 includes a series circuit in which a plurality of p-channel field effect transistors Tr41 to Tr44 are connected in series between the high potential power supply Vdd and the output contact Nout. And a parallel circuit in which a plurality of n-channel field-effect transistors Tr45 to Tr48 are connected in parallel between the low-potential power supply (ground potential) Vgnd and the output contact Nout. It can be realized by a well-known circuit configuration in which output signals d10 to d13 from the latch circuits LC0 to LC3 are individually applied to control terminals of the channel type field effect transistors Tr41 to Tr44 and Tr45 to Tr48. .
[0076]
In the specific state setting unit 30A having such a configuration, the NOR circuit 31 determines whether or not the signal levels of the output signals d10 to d13 output from the latch circuits LC0 to LC3 are all “0”. It is determined whether or not the specific voltage application transistor TN32 is turned on only in the specific state, and the specific voltage Vbk is applied to the load via the current supply line CL.
[0077]
Therefore, in a current generation / supply circuit that drives and controls a load stepwise by a plurality of digital signals, all digital signals (output signals d10 to d13) are set to “0” to drive the load in a specific operation state. Even in such a case, the signal level of the current supply line CL connected to the load is quickly set to the specific voltage Vbk by the specific state setting unit 30A. As a result, the problem that the signal level of the current supply line CL becomes a high impedance state due to the interruption of the current output in the current generation unit 20A and the operation state of the load becomes unstable can be solved. Can be favorably driven in a specific operation state.
[0078]
As will be described later, display data (display signal) for displaying desired image information on a display device can be applied as the multi-bit digital signal. The output load drive current corresponds to the write current supplied to each display pixel forming the display panel or the light emission drive current supplied to the light emitting element of each display pixel. Details will be described later.
[0079]
Next, another embodiment of the current generation and supply circuit according to the present invention will be described with reference to the drawings.
FIG. 6 is a schematic configuration diagram showing another embodiment of the current generation and supply circuit according to the present invention. FIG. 7 is a circuit configuration diagram showing a specific example of a current generation unit applied to the current generation and supply circuit according to the present embodiment. FIG. 8 is an example of a current generation unit applied to the current generation and supply circuit according to the embodiment. FIG. 9 is a circuit configuration diagram illustrating another specific example of the current generation unit. FIG. 9 is a circuit configuration diagram showing a logic circuit applicable to the specific state setting unit according to the present embodiment. Here, the same components as those in the above-described embodiment are denoted by the same reference numerals, and description thereof will be simplified.
[0080]
In the above-described embodiment, the configuration is such that the load drive current ID is drawn in the direction of the current generation and supply circuit ISA from the load side connected to the current generation and supply circuit ISA (for convenience, described as “current sink method”). ), The present embodiment has a configuration in which a load driving current is supplied from the current generation / supply circuit ISB side in the load direction (referred to as “current application method” for convenience).
Specifically, as shown in FIG. 6, the current generation and supply circuit ISB according to the present embodiment includes a signal latch unit 10 having a configuration equivalent to that of the above-described embodiment, and inverted output terminals of the latch circuits LC0 to LC3. It is configured to include a connected current generation unit 20B and a specific state setting unit 30B connected to the non-inverting output terminals of the latch circuits LC0 to LC3. Here, the current generation source IRB connected to the current generation unit 20B is connected to the low potential power supply Vgnd such that the reference current Iref flows from the current generation unit 20B toward the current generation source IRB.
[0081]
The signal latch unit 10 has a configuration in which latch circuits LC0 to LC3 are individually provided corresponding to a plurality of digital signals d0 to d3, and the inverted output signals d10 of the latch circuits LC0 to LC3. * ~ D13 * (The inverted output terminal OT shown in FIG. 2 * Signal level, and in the specification, for convenience, "d10 * ~ D13 * "; See the reference numeral in FIG. 6) to be output to the current generation unit 20B.
As shown in FIG. 7, the current generating unit 20B according to the present embodiment includes a current mirror circuit unit 21B including transistors Tr51 to Tr55 and a transistor Tr56 to Tr56, similarly to the above-described embodiment (see FIG. 3). And a switch circuit section 22B made of Tr59, and the output signal d10 from each of the latch circuits LC0 to LC3. * ~ D13 * And supplies a load drive current ID generated by arbitrarily selecting and combining a plurality of grayscale currents Idsi, Idsj, Idsk, and Idsl having a current value of a predetermined ratio with respect to the reference current Iref. It is configured as follows.
[0082]
Specifically, all the transistors Tr51 to Tr59 forming the current mirror circuit section 21B and the switch circuit section 22B are of the p-channel type. The reference current transistor Tr51 is connected between the current input contact INi and the power supply contact + V, has a control terminal connected to the current input contact INi via the contact Ng, and is connected to the power supply contact + V via the capacitor C1. ing. Each of the gray scale current transistors Tr52 to Tr55 is connected between the contacts Ni, Nj, Nk, Nl and the power contact + V, and the control terminal is commonly connected to the contact Nh. To Tr59 are respectively connected between the contacts Ni, Nj, Nk, Nl and the current output contact OUTi, and output signals d10 output from the latch circuits LC0 to LC3 to the control terminals, respectively. * ~ D13 * Are applied in parallel.
[0083]
Here, also in the present embodiment, the transistor size (that is, the channel width when the channel length is constant) of each of the gradation current transistors Tr52 to Tr55 forming the current mirror circuit unit 21B is determined based on the reference current transistor. The gradation currents Idsi to Idsl formed so as to have a predetermined ratio and flowing in the respective current paths are set so as to have different current values from the reference current Iref at different predetermined ratios.
[0084]
Thereby, also in the current generation unit 20B, the output signal d10 output from the signal latch unit 20B (latch circuits LC0 to LC3) is output. * ~ D13 * The specific transistors Tr36 to Tr39 of the switch circuit unit 22B are turned on in accordance with the signal level of the grayscale current Idsi having a current value that is a predetermined ratio times the reference current Iref through the grayscale current transistors Tr32 to Tr35. To Idsl, and these combined currents are supplied to a load (not shown) as a load driving current ID via a current output contact OUTi (in the present embodiment, the load driving current flows in the load direction from the current generation and supply circuit side). Flows in).
[0085]
Note that, also in the present embodiment, a current generator having a circuit configuration as shown in FIG. 8 without applying the current mirror circuit configuration (current mirror circuit portion 21B) as shown in FIG. It may be. That is, the current generation unit 20B 'shown in FIG. 8 includes a plurality of current input contacts IN1 to IN4 to which reference currents Ir1, Ir2, Ir3, and Ir4 having different current values are individually supplied (supplied so as to flow). A current path is connected to the output contact OUTi, and an output signal d10 output from each of the latch circuits LC0 to LC3 is connected to a control terminal. * ~ D13 * Are provided in parallel with four p-channel transistors Tr61 to Tr64.
Here, individual current generating sources (not shown) are connected to the respective current input contacts IN1 to IN4, and the reference currents Ir1, Ir2, Ir3, and Ir4 are output from the respective current generating sources, for example, as shown in FIG. As in the case where the mirror circuit configuration is applied, the current values may be set to have different current values.
[0086]
As shown in FIG. 6, the specific state setting unit 30 </ b> B includes a logical sum operation circuit (digital value determination unit; hereinafter, a digital value determination unit; hereinafter) that receives output signals d <b> 10 to d <b> 13 output from the latch circuits LC <b> 0 to LC <b> 3 as input signals. An output terminal from the OR circuit 33 is a control terminal, one end of a current path is a voltage source for applying a specific voltage Vbk, and the other end is a current supply line CL (not shown). ), And a specific voltage application transistor (specific voltage application unit) TP34 composed of a p-channel type field effect transistor connected to each other.
Here, for example, as shown in FIG. 9A, the OR circuit 33 includes two sets of two-input NOR circuits to which output signals d10, d11 and d12, d13 from the latch circuits LC0 to LC3 are individually input. The present invention is realized by a well-known circuit configuration including 33a, 33b, and a NAND circuit (hereinafter abbreviated as “NAND circuit”) 33c to which the logical output from the two-input NOR circuits 33a, 33b is input. Can be.
[0087]
Specifically, as shown in FIG. 9B, the two-input NOR circuits 33a and 33b each include a p-channel transistor Tr71a connected in series between the high-potential power supply Vdd and the output contact Nota or Notb. , Tr72a, Tr71b, Tr72b, and n-channel transistors Tr73a, Tr74a, Tr73b, Tr74b connected in parallel between the low potential power supply Vgnd and the output contact Nota or Notb. A well-known circuit configuration in which output signals d10 to d13 of the latch circuits LC0 to LC3 are individually applied to control terminals of the type transistors Tr71a to Tr74a and Tr714b to Tr74b can be applied.
[0088]
The NAND circuit 33c includes, as shown in FIG. 9B, p-channel transistors Tr75 and Tr76 connected in parallel between the high-potential power supply Vdd and the output contact Notc, And n-channel transistors Tr77 and Tr78 connected in parallel between the power supply Vgnd and the output contact Notc. The control terminals of the p-channel and n-channel transistors Tr75, Tr76 and Tr77 and Tr78 are A well-known circuit configuration in which the logical outputs of the two-input NOR circuits 33a and 33b (the signal levels of the output contacts Nota and Notb) are individually applied can be applied.
[0089]
Also in the specific state setting unit 30B having such a configuration, the OR circuit 33 determines whether or not the signal levels of the output signals d10 to d13 output from the latch circuits LC0 to LC3 are all “0”. It is determined whether or not the specific voltage application transistor TP34 is turned on only in the specific state, and the specific voltage Vbk is applied to the load via the current supply line CL.
[0090]
The current generation and supply circuits ISA and ISB having the above-described configurations and functions are suitable for a drive control device (data driver) of a display device or a pixel drive circuit forming a display pixel of a display device (display panel). Can be applied to Hereinafter, a display device including the current generation and supply circuit according to the present invention will be specifically described.
<First embodiment>
First, an embodiment in which the current generation and supply circuit according to the present invention is applied to a drive control device (data driver) of a display device will be described with reference to the drawings.
[0091]
<Display device>
FIG. 10 is a schematic block diagram illustrating a first embodiment of a display device to which the current generation and supply circuit according to the present invention can be applied. FIG. 11 is a schematic diagram of a display panel applied to the display device according to the present embodiment. It is a schematic structure figure showing an example. FIG. 12 is a schematic block diagram illustrating another configuration example of the display device according to the present embodiment. Here, a structure including a display pixel corresponding to an active matrix method as a display panel will be described. In the present embodiment, a configuration employing a current sink method will be described.
[0092]
As shown in FIGS. 10 and 11, a display device 100A according to the present embodiment generally includes a display panel 110A in which a plurality of display pixels are arranged in a matrix, and a display pixel in which a plurality of display pixels are arranged in a row direction. A scan driver (scan driving means) 120A connected to a commonly connected scan line (scan line) SL and a display pixel group arranged in the column direction of the display panel 110A are connected in common for each group. A data driver (signal driving means) 130A connected to the data line (signal line) DL and a display pixel group arranged in parallel with the scanning line SL and arranged in the row direction of the display panel 110A. The power supply driver 140 connected to the power supply line VL connected in common, and the operating states of the scanning driver 120A, the data driver 130A, and the power supply driver 140 A system controller 150 that generates and outputs various control signals to be controlled, and a display signal generation circuit 160 that generates display data, timing signals, and the like based on a video signal supplied from outside the display device 100A. Have been.
[0093]
Hereinafter, each of the above configurations will be specifically described.
(Display panel)
Specifically, as shown in FIG. 11, the display panel 110A is orthogonal to the plurality of scan lines SL and the power supply lines VL arranged in parallel with each other and the scan lines SL and the power supply lines VL. Data lines DL arranged as described above, and a plurality of display pixels arranged in the vicinity of each intersection of these orthogonal lines (a configuration including a pixel drive circuit DCx and an organic EL element OEL described later in FIG. 11) And a configuration having:
[0094]
The display pixels include, for example, a scan signal Vsel applied from the scan driver 120 via the scan line SL, a write current (drive current) Ipix supplied from the data driver 130A via the data line DL, and a power supply driver 140. And a pixel drive circuit DCx for controlling a write operation and a light emission operation of the write current Ipix in each display pixel based on a power supply voltage Vsc applied from the power supply line VL, and supplied from the pixel drive circuit DCx. And a known organic EL element (light emitting element) OEL whose emission luminance is controlled in accordance with the current value of the light emission drive current. In this embodiment, the case where the organic EL element OEL is applied as the current driven type light emitting element is described. However, another light emitting element such as a light emitting diode may be applied.
[0095]
Here, the pixel drive circuit DCx roughly controls the selection / non-selection state of each display pixel based on the scanning signal Vsel, takes in the write current Ipix corresponding to the display data in the selected state, and holds it as a voltage level. In the non-selection state, a function of maintaining the operation of supplying a light emission drive current corresponding to the held voltage level to the organic EL element OEL to emit light at a predetermined luminance gradation is provided. A circuit configuration example applicable to the pixel drive circuit DCx will be described later.
[0096]
(Scan driver)
The scan driver 120A sequentially applies a selected level (for example, high level) scan signal Vsel to each scan line SL at a predetermined timing based on a scan control signal supplied from the system controller 150, thereby obtaining each row. The display pixel group is set to the selected state, and a write current Ipix based on the display data is supplied to each data line DL by the data driver 130A, so that a predetermined write current is written to each display pixel.
[0097]
Specifically, as shown in FIG. 11, the scan driver 120A includes a plurality of stages of shift blocks SB each including a shift register and a buffer corresponding to each scan line SL. Based on the signals (scan start signal SSTR, scan clock signal SCLK, etc.), the shift register outputs a shift signal that is sequentially shifted downward from above display panel 110A by a shift register through a buffer to a predetermined voltage level (selection level). ) Is applied to each scanning line SL as a scanning signal Vsel.
[0098]
(Data driver)
The data driver 130A converts display data composed of a digital signal of a plurality of bits supplied from the display signal generation circuit 160 based on data control signals (sampling start signal STR, shift clock signal SFC, etc.) supplied from the system controller 150. The data is captured and held, and a write current Ipix having a current value corresponding to the display data is generated and controlled so as to be supplied to each data line DL simultaneously and in parallel. That is, in the data driver 130A according to the present embodiment, the above-described current generation and supply circuit (see FIG. 1) according to the present invention can be favorably applied. A specific circuit configuration example of the data driver 130A and its drive control operation will be described later.
[0099]
(Power supply driver)
Based on a power control signal supplied from the system controller 150, the power supply driver 140 supplies a power supply of a selected level to the power supply line VL in synchronization with the timing at which the display pixel group for each row is set to the selected state by the scanning driver 120A. By applying the voltage Vsc (for example, a low level set to be equal to or lower than the ground potential), for example, from the power supply line VL to the data driver 130A via the display pixel (pixel drive circuit DCx), a predetermined value based on the display data is obtained. The write current Ipix is drawn in. On the other hand, in synchronization with the timing when the scan driver 120 sets the display pixel group for each row to the non-selection state, the power supply line VL supplies the power supply voltage Vsc at the non-selection level (for example, high level). Is applied, for example, from the power supply line VL to the display pixel (pixel driving circuit D The organic EL element OEL direction through x), is controlled to flow equivalent emission driving current and the write current Ipix.
[0100]
Specifically, as shown in FIG. 11, the power supply driver 140 includes a plurality of shift blocks SB each including a shift register and a buffer corresponding to each power supply line VL, similarly to the above-described scan driver 120A. The shift register sequentially shifts the display panel 110A downward from above based on a power supply control signal (power supply start signal VSTR, power supply clock signal VCLK, etc.) supplied from the system controller 150 and synchronized with the scanning control signal. The output shift signal is applied to each power supply line VL via a buffer as a power supply voltage Vsc having a predetermined voltage level (for example, a low level in a selected state by the scan driver 120 and a high level in a non-selected state). You.
[0101]
(System controller)
The system controller 150 sends a scan control signal and a data control signal (described above) to at least each of the scan driver 120A, the data driver 130A, and the power supply driver 140 based on a timing signal supplied from a display signal generation circuit 160 described later. By generating and outputting the scan start signal SSTR, scan clock signal SCLK, sampling start signal STR, shift clock signal SFC, and the like, and power control signals (power start signal VSTR, power clock signal VCLK, and the like), each driver can be used. By operating at a predetermined timing, the display panel 110A outputs the scanning signal Vsel, the write current Ipix, and the power supply voltage Vsc, and performs a predetermined control operation in the pixel driving circuit DCx continuously, thereby performing a predetermined operation based on the video signal. Image information Performing control to display on the display panel 110A.
[0102]
(Display signal generation circuit)
The display signal generation circuit 160 extracts, for example, a luminance gradation signal component from a video signal supplied from outside the display device 100A, and converts the luminance gradation signal component into a plurality of bits for each row of the display panel 110A. Are supplied to the data driver 130A as display data composed of digital signals of Here, when the video signal includes a timing signal component that defines the display timing of the image information, such as a television broadcast signal (composite video signal), the display signal generation circuit 160 generates the luminance gradation signal component. In addition to the function of extracting the timing signal component, the function of extracting the timing signal component and supplying it to the system controller 150. In this case, based on the timing signal supplied from the display signal generation circuit 160, the system controller 150 supplies the scanning control signal and the data control signal supplied to the scanning driver 120, the data driver 130A, and the power supply driver 140. And generate a power control signal.
[0103]
In the present embodiment, a configuration in which the scanning driver 120A and the power supply driver 140 are individually arranged as shown in FIGS. 10 and 11 has been described as a driver attached to the periphery of the display panel 110A. The invention is not limited to this. For example, as described above, since the scanning driver 120A and the power supply driver 140 operate based on equivalent control signals (scanning control signal and power supply control signal) whose timings are synchronized, for example, as shown in FIG. The driver 120B may be configured to have a function of supplying the power supply voltage Vsc in synchronization with the generation and output timing of the scanning signal Vsel. According to such a configuration, the configuration of the peripheral circuit can be simplified and space can be saved.
[0104]
In addition, in the configuration of the display device illustrated in FIGS. 10 to 12, the pixel driving circuit provided for each display pixel included in the display panel includes a signal of the power supply voltage Vsc together with the scanning signal Vsel as described later (see FIG. 13). The present invention corresponds to a case where a circuit configuration for realizing a predetermined drive control operation by appropriately setting and controlling the level is provided. However, the present invention is not limited to this, and will be described later (see FIG. 18). For example, the pixel drive circuit may be directly connected to a high-potential power supply, and may have a circuit configuration in which a constant voltage level is constantly applied. In this case, the pixel drive circuit shown in FIGS. A configuration without the power supply driver 140 in the display device can be applied.
[0105]
(Configuration example of pixel driving circuit)
Next, a pixel driving circuit applied to each display pixel of the above-described display device (display panel) will be briefly described.
FIG. 13 is a circuit configuration diagram showing one example of a pixel drive circuit applicable to the display device according to the present embodiment. Note that the pixel driving circuit described here is merely an example which can be applied to the display device of the present invention, and may have another circuit configuration having an equivalent operation function. Nor.
[0106]
As shown in FIG. 13, the pixel drive circuit DCx according to the present embodiment has, for example, a gate terminal connected to the scan line SL near the intersection of the scan line SL and the data line DL arranged orthogonally to each other. , A source terminal is connected to the power supply line VL arranged in parallel with the scanning line SL, an n-channel transistor Tr81 whose drain terminal is connected to the contact Nxa, a gate terminal is connected to the scanning line SL, and a source terminal and a drain terminal are connected. An n-channel transistor Tr82 connected to the data line DL and the contact Nxb, an n-channel transistor Tr83 whose gate terminal is connected to the contact Nxa, an n-channel transistor Tr83 whose source and drain terminals are connected to the power supply line VL and the contact Nxb, respectively, Nxa and a capacitor Cx connected between the contact Nxb.
[0107]
In the organic EL element OEL whose light emission luminance is controlled by the light emission drive current supplied from the pixel drive circuit DCx, the anode terminal is connected to the contact Nxb of the pixel drive circuit DCx, and the cathode terminal is connected to the ground potential Vgnd. Are connected to each other. Here, the capacitor Cx may be a parasitic capacitance formed between the gate and the source of the n-channel transistor Tr83, or a capacitive element may be separately added between the gate and the source in addition to the parasitic capacitance. Such a configuration may be used.
[0108]
In the drive control operation of the organic EL element OEL in the pixel drive circuit DCx having such a configuration, first, a high-level (selection level) scan signal Vsel is applied to the scan line SL during the write operation period. , A low-level power supply voltage Vsc is applied to the power supply line VL. Further, in synchronization with this timing, a predetermined write current Ipix (corresponding to the above-described load drive current ID) necessary for causing the organic EL element OEL to emit light at a predetermined luminance gradation is supplied to the data line DL. I do. Here, a negative current is supplied as the write current Ipix, and the current is drawn in the direction of the data driver 130A from the pixel drive circuit DCx via the data line DL.
[0109]
Accordingly, the n-channel transistors Tr81 and Tr82 constituting the pixel driving circuit DCx are turned on, and the low-level power supply voltage Vsc is applied to the contact Nxa (that is, the gate terminal of the n-channel transistor Tr83 and one end of the capacitor Cx). And a voltage level lower than the low-level power supply voltage Vsc through the n-channel transistor Tr82 due to the operation of drawing the write current Ipix into the contact Nxb (that is, the source terminal of the n-channel transistor Tr83 and (The other end of the capacitor Cx).
[0110]
As described above, when a potential difference is generated between the contacts Nxa and Nxb (between the gate and the source of the n-channel transistor Tr83), the n-channel transistor Tr83 is turned on, and the power supply line VL is connected to the n-channel transistor Tr83. A write operation current corresponding to the write current Ipix flows in the direction of the data line DL via the Nxb and the thin film transistor Tr82 (see FIG. 12 described later).
At this time, a charge corresponding to the potential difference generated between the contacts Nxa and Nxb is accumulated in the capacitor Cx, and is held (charged) as a voltage component. At this time, the potential applied to the anode terminal (contact point Nxb) of the organic EL element OEL becomes lower than the potential (ground potential) of the cathode terminal, and the reverse bias voltage is applied to the organic EL element OEL. Therefore, no light emission drive current flows through the organic EL element OEL, and no light emission operation is performed.
[0111]
Next, in the light emitting operation period, a low-level (non-selection level) scan signal Vsel is applied to the scan line SL, and a high-level power supply voltage Vsc is applied to the power supply line VL. Further, in synchronization with this timing, the operation of drawing in the write current Ipix (that is, the write control current) is stopped.
As a result, the n-channel transistors Tr81 and Tr82 are turned off, the application of the power supply voltage Vsc to the contact Nxa is cut off, and the application of the voltage level due to the drawing operation of the write current Ipix to the contact Nxb is stopped. Since the cutoff is performed, the capacitor Cx holds the charge accumulated in the above-described write operation.
[0112]
As described above, since the capacitor Cx holds the charge voltage at the time of the write operation, the potential difference between the contacts Nxa and Nxb (between the gate and source of the Tr83 of the n-channel transistor) is held, and the n-channel The type transistor Tr83 maintains the ON state. Further, since the power supply voltage Vsc having a voltage level higher than the ground potential is applied to the power supply line VL, the potential applied to the anode terminal (contact Nxb) of the organic EL element OEL is equal to the potential of the cathode terminal (ground). Potential).
[0113]
Therefore, a light emission drive current flows from the power supply line VL to the organic EL element OEL in the forward bias direction via the n-channel transistor Tr83 and the contact Nxb, and the organic EL element OEL emits light with a predetermined luminance gradation. Here, since the potential difference (charging voltage) held by the capacitor Cx1 corresponds to the potential difference when a write operation current flows through the n-channel transistor Tr83 during the write operation, the light emission drive flowing through the organic EL element OEL is performed. The current has a current value equivalent to the write operation current. Accordingly, in the light emitting operation period, the light emission drive current is continuously supplied based on the voltage component corresponding to the predetermined light emission state (luminance gradation) written in the write operation period, and the organic The EL element OEL continues to emit light at a desired luminance gradation (see FIG. 12 described later). As described above, in the pixel drive circuit according to the present embodiment, the n-channel transistor Tr83 has a function as a light emission drive transistor.
[0114]
(Example of data driver configuration)
Next, a configuration of a data driver applied to the above-described display device will be described.
The data driver applied to the display device according to the present embodiment is provided with two sets of write current generation circuits each having a basic configuration of the current generation supply circuit shown in FIG. The write current generation circuits of each set are configured to perform the capture and holding of the display data and the generation and supply (draw-in) of the write current in a complementary and continuous manner at the timing. Here, in the present configuration example, a positive reference current having a constant current value is supplied from a single current generation source to the write current generation circuit group.
[0115]
FIG. 14 is a schematic configuration diagram illustrating an example of a data driver applied to the display device according to the present embodiment. FIG. 15 is a configuration diagram illustrating a specific example of a write current generation circuit applied to the data driver according to the present embodiment. FIG. 16 is a diagram illustrating an inversion latch circuit applied to the data driver according to the present embodiment. FIG. 3 is a circuit configuration diagram showing a specific example of a selection setting circuit. Here, the description will be made in association with the configuration of the above-described current generation and supply circuit.
[0116]
Specifically, for example, as shown in FIG. 10, the data driver 130A according to the present embodiment uses the non-inverted clock signal CK1 and the inverted clock signal CK1 based on the shift clock signal SFC supplied from the system controller 150 as a data control signal. The shift signals SR1, SR2,... At a predetermined timing while shifting the sampling start signal STR based on the inverted latch circuit 131 that generates the clock signal CK2 and the non-inverted clock signal CK1 and the inverted clock signal CK2. ), And sequentially supplied from the display signal generation circuit 160 based on the input timing of the shift signals SR1, SR2,... From the shift register circuit 132. Display data D0 to Dk for one line Here, for convenience, k = 3; corresponding to the above-described digital signals d0 to d3) are sequentially taken in, and a write current Ipix corresponding to the light emission luminance in each display pixel is generated, and each data line DL1, Based on two sets of write current generating circuit groups 133A and 133B supplied (pulled in) via DL2,... And a switching control signal SEL supplied from the system controller 150 as a data control signal. A selection setting circuit 134 that outputs a selection setting signal (a non-inverted signal SLa and an inverted signal SLb of the switching control signal SEL) for selectively operating one of the generation circuit groups 133A and 133B. ing.
Here, the two sets of write current generation circuit groups 132A and 133B include at least the display data D0 to Dk supplied from the display signal generation circuit 160 and the current generation source IR (corresponding to the above-described current generation source IRA). ), A reference current Iref having a constant current value that is constantly supplied from the controller is input in common.
[0117]
Each of the two sets of write current generation circuit groups 132A and 133B includes a plurality of write current generation circuits ILA1, ILA2,... And ILB1, ILB2,. Circuits ILA1, ILA2,... And ILB1, ILB2,... (Corresponding to the current generation and supply circuit ISA shown in FIG. 1; hereinafter, collectively referred to as “write current generation circuit ISx”) are shown in FIG. As shown, in addition to the signal latch unit 10x, the current generation unit 20x, and the specific state setting unit 30x, which are the same as the configuration shown in the above-described current generation and supply circuit (see FIG. 1), each document is generated based on the switching control signal SEL. The configuration is provided with an operation setting circuit 40x for selectively setting the operation state of the input current generation circuit ISx. Here, the signal latch unit 10x, the current generation unit 20x, and the specific state setting unit 30x correspond to the signal latch unit 10, the current generation unit 20A, and the specific state setting unit 30A illustrated in FIGS. 1 to 5, respectively. Specific description is omitted.
[0118]
For example, as shown in FIG. 15, the operation setting circuit 40x is provided with a current path on the data line DL (corresponding to the above-described current supply line CL), and has a control terminal with a selection setting signal (non-selection signal) from the selection setting circuit 134. An n-channel transistor TN41 to which an inverted signal SLa or an inverted signal SLb is applied, an inverter 42 for inverting a selection setting signal, an inverted output of the inverter 42, and a shift signal SR (SR1, SR2) from a shift register circuit 132. ,...), An inverter 44 for inverting the logical output of the NAND circuit 43, and an inverter 45 for further inverting the inverted output of the inverter 44. are doing.
[0119]
In the write current generation circuit ISx having such a configuration, when a high-level selection setting signal (a control signal for setting the write current generation circuit to the selected state) is input from the selection setting circuit 134, the operation setting circuit The n-channel transistor TN41 provided in 40x is turned on, and the current output contact OUTi of the current generator 20x is connected to the data line DL via the n-channel transistor TN41. At this time, at the same time, the low-level timing control signal is applied to the input contact CK of the signal latch unit 10x by the inverter 42, the NAND circuit 43, and the inverters 44 and 45 regardless of the output timing of the shift signal SR. * , A high-level timing control signal is constantly input, the display data D0 to D3 are taken in, and a write current Ipix corresponding to the display data D0 to D3 is generated by the current generator 20x.
[0120]
Further, when all the display data D0 to D3 are set to “0” and the display pixel is caused to emit light (for example, black display operation) in a specific state, the output of the write current Ipix in the current generation unit 20x is output. At the same time, the specific state setting unit 30x applies the specific voltage (black display voltage) Vbk corresponding to the black display operation to the current output contact OUTi (the connection contact of the specific state setting unit) of the current generation unit 20x.
Thus, in a normal gradation display operation except for the black display state, the write current Ipix generated based on the display data D0 to D3 is supplied to the display pixels via the data line DL. A predetermined black display voltage Vbk is applied to the data line DL while the supply of the write current Ipix is cut off.
[0121]
On the other hand, when a low-level selection setting signal (a control signal for setting the write current generation circuit to the non-selection state) is input from the selection setting circuit 134, the n-channel transistor TN41 is turned off and the current generation unit 20x Is disconnected from the data line DL. At the same time, the input contact CK and the input contact CK of the signal latch unit 10x are simultaneously generated by the inverter 42, the NAND circuit 43, and the inverters 44 and 45 in accordance with the output timing of the shift signal SR. * , A timing control signal having a complementary signal level is inputted, and the display data D0 to D3 are taken in, held, and the operation of generating the write current Ipix is executed.
[0122]
As a result, although the write current Ipix is generated based on the display data D0 to D3, the write current Ipix is not supplied to the data line DL, and the write current generation circuit is substantially set to a non-selected state. That is, the signal levels of the selection setting signals (the non-inverted signal SLa and the inverted signal SLb of the switching control signal SEL) input to the two sets of write current generating circuits 133A and 133B are appropriately set by the selection setting circuit 134 described later. Thus, one of the two sets of write current generation circuit groups 133A and 133B can be set to the selected state, and the other can be set to the non-selected state.
[0123]
The inverting latch circuit 131 and the selection setting circuit 134 have substantially the same circuit configuration. For example, as shown in FIGS. 16A and 16B, a well-known inverter circuit (for example, as shown in FIG. 2). A configuration including a plurality of such complementary transistor circuits can be applied.
Specifically, the inverting latch circuit 131 and the selection setting circuit 134 have the input contact (input terminal of the inverting latch circuit 131 or the selection setting circuit 134) INs of the inverter INV1 receiving the shift clock signal SFC or the switching control signal signal SEL. The input and the output contact of the inverter INV1 are connected to the input contact of the inverter INV2. The output contact of the inverter INV2 is connected to the input contact of the inverter INV4. The shift clock signal SFC or the switching control signal SEL is input to an input terminal of the inverter INV3, and its output contact is connected to the input contact of the inverter INV5. The output contact of the inverter INV4 is connected to the input contacts of the inverter INV5 and the inverter INV6, and the output contact of the inverter INV5 is connected to the input contacts of the inverter INV4 and the inverter INV7. The output contact of the inverter INV6 is connected to the inverting latch circuit 131 or the non-inverting output terminal OUTs of the selection setting circuit 134, and the output contact of the inverter INV7 is connected to the inverting latch circuit 131 or the inverting output terminal OUTs of the selection setting circuit 134. * It is connected to the.
[0124]
In the inversion latch circuit 131 and the selection setting circuit 134 having such a configuration, when the shift clock signal SFC or the switching control signal SEL is applied, the signal level is held by the inverters INV4 and INV5, and the signal level is held. A non-inverted signal and an inverted signal are output from a non-inverted output terminal OUTs and an inverted output terminal OUTs, respectively. * Are output to the shift register circuit as the non-inverted clock signal CK1 and the inverted clock signal CK2, and the write current generation circuit group 133A (each write current generation circuit ILA1, ILA2,...) And the write current The non-inverted signal SLa and the inverted signal SLb are supplied to the generation circuit group 133B (each write current generation circuit ILB1, ILB2,...).
[0125]
(Display device drive control method)
Next, the operation of the display device having the above-described configuration will be described with reference to the drawings.
FIG. 17 is a timing chart illustrating an example of a control operation in the data driver according to the present embodiment, and FIG. 18 is a timing chart illustrating an example of a control operation in the display panel (display pixel) according to the present embodiment. Here, in addition to the configuration of the data driver shown in FIGS. 14 and 15, the description will be given with reference to the configuration of the current generation and supply circuit shown in FIGS.
[0126]
First, the control operation in the data driver 130A is performed by controlling the display data D0 supplied from the display signal generation circuit 160 to the signal latch unit 10x provided in each of the write current generation circuits ISx constituting the above-described write current generation circuit group. A current generation unit provided in the write current generation circuit ISx on the basis of a signal holding operation for capturing and holding for a certain period of time and holding signals D10 to D13 of the display data D0 to D3 captured by the signal holding operation. 20x, a current generation and supply operation for generating a write current Ipix corresponding to the display data D0 to D3 and supplying the write current Ipix to each display pixel via each data line DL1, DL2,. The series of operations is performed by one of the two write current generation circuit groups among the two write current generation circuit groups by the selection setting circuit 134. While performing the deposition supply operation, the concurrently performed operations the signal holding operation by the other of the write current generating circuits are realized by repeatedly alternately executed.
In particular, in the data driver according to the present embodiment, in addition to the signal holding operation and the current generation / supply operation, for example, a black display operation is performed in which the display pixels constituting the display panel simultaneously emit light at the lowest luminance gradation. , The supply of the write current Ipix to all the data lines DL1, DL2,... Is cut off, and the specific black display voltage Vbk is applied to all the data lines DL1, DL2,. Controlled.
[0127]
In the signal holding operation, as shown in FIG. 17, first, one of the write current generating circuit groups is set to the selected state by the selection setting circuit 134, and then the shift signals SR1, SR1, Based on SR2,..., The signal latch unit 10x provided in each write current generation circuit ISx of the write current generation circuit group causes display pixels in each column (that is, each data line DL1, DL2,. The operation of sequentially taking in the display data D0 to D3 switched in response to (1) is performed continuously for one row, and the display data D0 to D3 are taken in sequentially from the signal latch section 10x of the write current generating circuit ISx. For a certain period (selection setting circuit 134 sets one write current generation circuit group to a non-selection state based on the next switching control signal SEL, and the other write current generation circuit There period until set to the selected state), the holding signal D10~D13 which is an output signal from the signal latch section 10x is output to the current generation section 20x.
[0128]
In the current generation and supply operation, as shown in FIG. 17, based on the holding signals D10 to D13, a plurality of switch transistors (the transistors Tr26 to T29 shown in FIG. 3) provided in the current generation unit 20x are turned on. The on / off state is controlled, and the combined current of the gradation currents flowing through the gradation current transistors (transistors Tr22 to T25 shown in FIG. 3) connected to the switch transistor that has been turned on is used as the write current Ipix for each data line. Are supplied sequentially via DL1, DL2,.
[0129]
Here, the write current Ipix is set, for example, so as to be supplied to all the data lines DL1, DL2,... In parallel (ie, concurrently) for at least a certain period. In the present embodiment, as described above, a predetermined ratio (for example, a × 2) defined in advance by a transistor size with respect to a single reference current Iref. n N = 0, 1, 2, 3,...), And a predetermined gradation current is selected by an on / off operation of the switch transistor based on the holding signal. Then, a write current Ipix having a negative polarity is generated, and the write current Ipix is caused to flow from the data lines DL1, DL2,... In the direction of the data driver 130A.
[0130]
Further, in the black display operation, as shown in FIG. 17, the display data D0 to D3 are set in the black display state (the holding signals D10 to D13 are all “0”), so that they are provided in the current generation unit 20x. All of the switch transistors (the transistors Tr26 to T29 shown in FIG. 3) are turned off to shut off the gradation current and stop supplying the write current Ipix. At this time, at the same time, the NOR circuit 31 provided in the specific state setting section 30x determines the black display state of the display data (the state in which all the holding signals D10 to D13 are "0"), and the specific voltage application transistor TN32 is turned on. The voltage Vbk corresponding to black display (light emission operation at the lowest luminance gradation) is sequentially applied to the data lines DL1, DL2,.
[0131]
As shown in FIG. 18, the control operation of the display panel 110A (display pixel) is performed within one scanning period Tsc, with one scanning period Tsc displaying desired image information on one screen of the display panel 110A as one cycle. And a write operation period Tse for selecting a display pixel group connected to a specific scan line, writing a write current Ipix corresponding to display data D0 to D3 supplied from the data driver 130A, and holding the write current Ipix as a signal voltage. Based on the held signal voltage, a light emission drive current corresponding to the display data is supplied to the organic EL element OEL, and a light emission operation period Tnse for performing light emission at a predetermined luminance gradation is set (Tsc = Tse + Tnse), and in each operation period, drive control equivalent to that of the above-described pixel drive circuit DCx is executed. Here, the write operation periods Tse set for each row are set so that there is no time overlap between them. Further, the write operation period Tse is set to a period including at least a certain period in which the write current Ipix is supplied in parallel to each of the data lines DL1, DL2,... In the current generation and supply operation in the data driver 130A. Is done.
[0132]
That is, in the writing operation period Tse for the display pixels, as shown in FIG. 18, the scan driver 120 and the power supply driver 140 apply the scan line SL and the power supply line to the display pixels in a specific row (i-th row). By scanning VL to a predetermined signal level, the data driver 130A performs an operation of simultaneously holding the write current Ipix supplied in parallel to each of the data lines DL1, DL2,... As a voltage component, In the subsequent light emitting operation period Tnse, a light emission driving current based on the voltage component held in the write operation period Tse is continuously supplied to the organic EL element OEL, so that light is emitted at a luminance gradation corresponding to the display data. Operation continues.
[0133]
As shown in FIG. 18, by sequentially and repeatedly executing such a series of drive control operations for the display pixel groups of all rows configuring the display panel 110 </ b> A, display data for one screen of the display panel is written. Each display pixel emits light at a predetermined luminance gradation, and desired image information is displayed. Here, in the present embodiment, two sets of write current generation circuit groups provided in the data driver 130A are alternately set to a selected state in synchronization with a write operation to the display pixel groups of each row. The write current Ipix is supplied from one write current generation circuit group 133A to the display pixel groups in the odd rows, and the other write current generation circuit is supplied to the display pixel groups in the even rows. Control is performed so that write current Ipix is supplied from group 133B.
[0134]
Therefore, in the data driver 130A and the display device 100A according to the present embodiment, during a normal gradation display operation, the write current generation circuits ISx provided corresponding to the data lines DL1, DL2,. A gradation current corresponding to the display data D0 to D3 is generated and combined, and supplied to each display pixel as a write current Ipix having an appropriate current value. On the other hand, at the time of black display operation, each write current generation circuit ISx , The supply of the write current Ipix is interrupted, and a predetermined black display voltage corresponding to the light emission operation at the lowest luminance gradation in the display pixel is applied to each data line DL1, DL2,. .. Can be quickly stabilized by stabilizing the signal level of each data line DL1, DL2,. Can migrate to the black display state, it is possible to improve the display response characteristics and display quality of the display device.
[0135]
In the data driver 130A (write current generation circuit ISx), a current mirror circuit configuration is applied, and the channel widths of a plurality of gradation current transistors forming the current mirror circuit are set to be different from those of the reference current transistor. A predetermined ratio (for example, 2 n ), A plurality of grayscale currents having a current value defined by the above ratio can flow with respect to a single reference current supplied from a single current source. , By combining display data (digital signal of plural bits) D0 to D3 as appropriate, n Since it is possible to generate the write current Ipix having a current value in stages, it is possible to generate a write current composed of an analog current having an appropriate current value corresponding to display data with a relatively simple circuit configuration. In addition, the display pixels can be caused to emit light with an appropriate luminance gradation.
[0136]
In the present embodiment, a case has been described in which a data driver having two sets of write current generation circuits is applied to each data line provided on the display panel. However, the present invention is not limited to this. For example, a data driver that includes a single write current generation circuit for each data line and performs operations of fetching and holding display data in a time series and generating and supplying a write current is provided. It may be applied.
[0137]
Further, in the present embodiment, the configuration corresponding to the current sink method has been described as the data driver and the display pixel (pixel driving circuit). However, the present invention is not limited to this, and FIGS. As shown, a circuit configuration of a current application method for supplying a write current from a data driver in a display pixel direction can be applied. Hereinafter, a case where a current application method is applied will be described as another example of the above-described display device (display panel).
[0138]
A display device to which the current application method is applied generally has a configuration including a display panel, a scan driver, a data driver, a system controller, and a display signal generation circuit similar to those of the above-described first embodiment (FIGS. 10 to 12). However, each display pixel (pixel drive circuit) and data driver that constitute the display panel have different configurations as described below.
(Pixel drive circuit)
FIG. 19 is a circuit configuration diagram showing one example of a pixel drive circuit applied to the present embodiment. Note that the pixel driving circuit described here is merely an example which can be applied to the display device of the present invention, and may have another circuit configuration having an equivalent operation function. Nor.
[0139]
As shown in FIG. 19, the pixel drive circuit DCy according to the present embodiment has a gate terminal near the intersection of the scan line SL and the data line DL, a gate terminal on the scan line SL, a source terminal on the scan line SL, a source terminal A p-channel transistor Tr91 having a drain terminal connected to the power supply contact + V and the contact Nya, an n-channel transistor having a gate terminal connected to the scanning line SL, and a source terminal and a drain terminal connected to the data line DL and the contact Nya, respectively. Tr92, a p-channel transistor Tr93 having a gate terminal connected to the contact Nyb, a source terminal and a drain terminal connected to the contact Nya and the contact Nyc, a gate terminal connected to the scan line SL, and a source terminal and a drain terminal connected to the contact Nyb. N-channel transistors Tr connected to the contacts Nyc, respectively 4 has a capacitor Cy connected between contacts Nya and contact Nyb, a configuration with a. Here, the power supply contact + V is connected to the power supply driver shown in the above-described embodiment or directly to a high-potential power supply via a power supply line (not shown), and a constant high-potential voltage is applied.
[0140]
In the organic EL element OEL whose light emission luminance is controlled by the light emission drive current supplied from the pixel drive circuit DCy, the anode terminal is connected to the contact Nyc of the pixel drive circuit DCy, and the cathode terminal is connected to the ground potential Vgnd. Are connected to each other. Here, the capacitor Cy may be a parasitic capacitance formed between the gate and the source of the p-channel transistor Tr93, or a capacitive element may be separately added between the gate and the source in addition to the parasitic capacitance. Such a configuration may be used.
[0141]
In the drive control operation of the organic EL element OEL in the pixel drive circuit DCy having such a configuration, first, for example, a high-level (selection level) scan signal Vsel is applied to the scan line SL during the write operation period. At the same time, in synchronization with this timing, a write current Ipix for causing the organic EL element OEL to emit light at a predetermined luminance gradation is supplied to the data line DL. Here, a positive polarity current is supplied as the write current Ipix, and the data driver 130B is set so that the current flows (applies) in the direction of the pixel drive circuit DCy via the data line DL.
[0142]
As a result, the n-channel transistors Tr92 and Tr94 constituting the pixel driving circuit DCy are turned on, and the p-channel transistor Tr91 is turned off, so that the positive polarity corresponding to the write current Ipix supplied to the data line DL is increased. A potential is applied to the contact Nya. Further, the contact Nyb and the contact Nyc are short-circuited to have the same potential, and the potential between the gate and the source and the potential between the source and the drain of the p-channel transistor Tr93 are controlled to the same potential. As a result, a potential difference corresponding to the write current is generated in the capacitor Cy (between the contact point Nya and the contact point Nyb), and a charge corresponding to the potential difference is accumulated and held (charged) as a voltage component.
[0143]
Next, during the light emitting operation period, a low-level (non-selection level) scan signal Vsel is applied to the scan line SL, and the supply of the write current Ipix is shut off in synchronization with this timing. As a result, the n-channel transistors Tr92 and Tr94 are turned off to electrically cut off the connection between the data line DL and the contact Nya and between the contact Nyb and the contact Nyc. Holds the accumulated charge.
[0144]
As described above, since the capacitor Cy holds the charging voltage at the time of the write operation, the potential difference between the contact points Nyb and Nyc (between the gate and source of the Tr 93 of the p-channel transistor) is held. The channel transistor Tr93 is turned on. Further, the p-channel transistor Tr91 is simultaneously turned on by the application of the scanning signal Vsel (low level). Therefore, the organic EL element OEL is supplied from the power supply contact + V (high potential power supply) via the p-channel transistors Tr91 and Tr93. , A light emission drive current according to the write current Ipix flows, and the organic EL element OEL emits light with a predetermined luminance gradation. As described above, in the pixel drive circuit according to the present embodiment, the p-channel transistor Tr93 has a function as a light emission drive transistor.
[0145]
(Data driver)
Next, the configuration of the data driver applied to the present embodiment will be described.
The data driver applied to the display device according to the present embodiment is provided with two sets of write current generation circuits each having a basic configuration of the current generation supply circuit shown in FIG. At each timing, the write current generation circuits of each set are configured to fetch and hold the display data and perform the operation of generating and supplying (flowing; applying) the display current in a complementary and continuous manner. Here, in the present configuration example, a negative reference current having a constant current value is supplied from a single current generation source to the write current generation circuit group.
[0146]
FIG. 20 is a schematic configuration diagram illustrating an example of a data driver applied to the display device according to the embodiment. FIG. 21 is a diagram illustrating a write current generation circuit applied to the data driver according to the embodiment. It is a block diagram which shows one specific example. Here, the description will be made in association with the configuration of the above-described current generation and supply circuit. The description of the same configuration as that of the first embodiment will be simplified or omitted.
[0147]
Specifically, for example, as shown in FIG. 20, the data driver 130B according to the present embodiment includes an inversion latch circuit 131 having a configuration equivalent to that of the above-described first embodiment, a shift register circuit 132, .. Based on the input timing of the shift signals SR1, SR2,... From the shift register circuit 132, the display data D0 to D3 for one row are sequentially taken in, a predetermined write current Ipix is generated, and each data line DL1 is generated. , DL2,..., DL2,..., And one of the write current generation circuit groups 133C and 133D based on the switching control signal SEL. And a selection setting circuit 134 for selectively operating.
Here, at least the display data D0 to D3 are commonly input to the two sets of write current generation circuit groups 132C and 133D, and the reference current Iref having a constant current value constantly by the current generation source IR. Are configured to be commonly extracted.
[0148]
Each of the two sets of write current generation circuit groups 132C and 133D includes a plurality of write current generation circuits ILC1, ILC2,... And ILD1, ILD2,. Circuits ILC1, ILC2,... And ILD1, ILD2,... (Corresponding to the current generation and supply circuit ISB shown in FIG. 6; hereinafter, collectively referred to as “write current generation circuit ISy”) are shown in FIG. As shown, in addition to a signal latch unit 10y, a current generation unit 20y, and a specific state setting unit 30y equivalent to the configuration shown in the above-described current generation and supply circuit (see FIG. 6), each document is generated based on a switching control signal SEL. It has a configuration including an operation setting circuit 40y for selectively setting the operation state of the input current generation circuit ISy. Here, the signal latch unit 10y, the current generation unit 20y, and the specific state setting unit 30y correspond to the signal latch unit 10, the current generation unit 20B, and the specific state setting unit 30B shown in FIGS. 6 to 9, respectively. Specific description is omitted.
[0149]
For example, as shown in FIG. 21, the operation setting circuit 40y is provided with a current path in the data line DL, and a control terminal having an inverted signal of a selection setting signal (non-inverted signal SLa or inverted signal SLb) from the selection setting circuit 134. , An inverter 102 for inverting the selection setting signal, a NAND circuit 103 receiving an inverted output of the inverter 102 and a shift signal SR from the shift register circuit 132, The configuration includes an inverter 104 for inverting the logical output of the circuit 103 and an inverter 105 for further inverting the inverted output of the inverter 104.
[0150]
In the write current generation circuit ILy having such a configuration, when a high-level selection setting signal is input from the selection setting circuit 134, the p-channel transistor TP101 provided in the operation setting circuit 40y is turned on. , The current output contact OUTi of the current generator 20y is connected to the data line DL via the p-channel transistor TP101. At this time, a low-level timing control signal is applied to the input contact CK of the signal latch unit 10y by the inverter 102, the NAND circuit 103, and the inverters 104 and 105 regardless of the output timing of the shift signal SR. * , A high-level timing control signal is constantly input, the display data D0 to D3 are fetched, and the current generator 20y generates a write current Ipix according to the display data D0 to D3.
[0151]
When all the display data D0 to D3 are set to “0” and the display pixel performs the black display operation, the output of the write current Ipix in the current generation unit 20y is cut off and the specific state setting unit 30y As a result, the specific voltage (black display voltage) Vbk corresponding to the black display operation is applied to the current output contact OUTi of the current generator 20y.
Thus, in a normal gradation display operation except for the black display state, the write current Ipix generated based on the display data D0 to D3 is supplied to the display pixels via the data line DL. A predetermined black display voltage Vbk is applied to the data line DL while the supply of the write current Ipix is cut off (the write current generation circuit is selected).
[0152]
On the other hand, when a low-level selection setting signal is input from the selection setting circuit 134, the p-channel transistor TP101 is turned off, and the current output contact OUTi of the current generator 20y is disconnected from the data line DL. At the same time, the inverter 102, the NAND circuit 103, and the inverters 104 and 105 input the input contact CK and the input contact CK of the signal latch unit 10y in accordance with the output timing of the shift signal SR. * , A timing control signal having a complementary signal level is inputted, and the display data D0 to D3 are taken in, held, and the operation of generating the write current Ipix is executed.
As a result, as in the above-described embodiment, the write current Ipix is generated based on the display data D0 to D3, but is not supplied to the data line DL. It is set to the selected state.
[0153]
The control operation in the data driver 130B is sequentially output from the shift register circuit 132 in the signal holding operation in the same manner as in the display device drive control method (see FIGS. 17 and 18) described in the above-described embodiment. The display data for each column is provided by a signal latch circuit 10y provided in each write current generation circuit ISy of the write current generation circuit group set to the selected state based on the shift signals SR1, SR2,. D0 to D3 are sequentially captured, and a holding signal D10 corresponding to an inverted signal of the display data D0 to D3. * ~ D13 * Is output to the current generator 20y.
[0154]
In the current generation / supply operation, the holding signal D10 * ~ D13 * , A predetermined gradation current is selected and synthesized from a plurality of gradation currents having a predetermined current value, and a positive polarity write current Ipix is generated. Are supplied sequentially so as to flow in the display pixel direction via the lines DL1, DL2,.
[0155]
Furthermore, in the black display operation, the display data D0 to D3 are set to the black display state (the holding signals D10 to D13 are all “0”), so that the grayscale current and the write current Ipix in the current generation unit 20y are changed. The generation and supply are stopped, and the black state is determined by the specific state setting unit 30y. The voltage Vbk corresponding to black display (light emission operation at the lowest luminance gradation) is applied to each of the data lines DL1, DL2,. Are sequentially applied.
[0156]
Therefore, in the display device to which the data driver 130B according to the present embodiment is applied, the write current generation circuits ISy provided corresponding to the data lines DL1, DL2,. By generating and synthesizing the obtained gray scale current, a good gray scale display operation can be realized by supplying the gray scale current to each display pixel as a write current Ipix having an appropriate current value. The supply of the write current Ipix by each write current generating circuit ISy is cut off, and a predetermined black display voltage is applied to each of the data lines DL1, DL2,. The display response characteristics and the display quality of the display device can be improved.
[0157]
<Second embodiment>
Next, an embodiment in which the current generation and supply circuit according to the present invention is applied to a pixel driving circuit provided for each display pixel included in a display device (display panel) will be described with reference to the drawings.
FIG. 22 is a schematic configuration diagram showing a second embodiment of a display device (display panel) to which the current generation and supply circuit according to the present invention can be applied. FIG. 23 is a circuit configuration diagram illustrating an example of a pixel drive circuit applied to the display device according to the embodiment. FIG. 24 is a circuit diagram of a data driver applied to the display device according to the embodiment. FIG. 2 is a circuit configuration diagram showing one embodiment. Here, a case where the current generation and supply circuit having the configuration shown in FIGS. 1 to 3 is applied to each pixel driving circuit will be described. The same components as those in the first embodiment are denoted by the same reference numerals, and the description thereof will be simplified or omitted.
[0158]
As shown in FIG. 22, a display device 100C according to the present embodiment includes a display panel 110C, a scan driver 120C, a data driver 130C, and a system controller (not shown) as in the first embodiment. 150 and a display signal generation circuit 160, but each display pixel (pixel driving circuit DCz) and data driver 130C constituting the display panel 110C have different configurations as described below. .
[0159]
Specifically, as shown in FIG. 22, the display panel 110C applied to the present embodiment includes a plurality of scanning lines SL arranged in parallel and a plurality of scanning lines SL orthogonal to the scanning lines SL. A plurality of data line groups DLz arranged in groups of four (in this embodiment, four), and a plurality of displays arranged near each intersection of the scanning line SL and the data line group DLz. A pixel (a configuration including a pixel driving circuit DCz and an organic EL element OEL to be described later in FIG. 22) and a single current source that constantly supplies a reference current Ipix having a constant current value to the plurality of display pixels And an IR.
[0160]
Here, as shown in FIG. 22, each display pixel has a scan signal Vsel applied from the scan driver 120C via the scan line SL, and a gray scale supplied from the data driver 130C via the data line group DLz. A pixel drive circuit DCz that generates a light emission drive current based on the data DP0 to DPk (digital signal; k = 3 in this embodiment), and a current value of the light emission drive current supplied by the pixel drive circuit DCz And an organic EL element OEL that performs a light emission operation at a predetermined luminance gradation according to.
[0161]
Specifically, as shown in FIG. 23, the pixel driving circuit DCz supplies one row supplied from the data driver 130C via each data line group DLz based on the application timing of the scanning signal Vsel from the scanning driver 120C. The signal latch unit 10z (the signal latch described above) which simultaneously and individually captures the grayscale data DP0 to DP3 and outputs and holds the output signals (holding signals) DP10 to DP13 corresponding to the grayscale data DP0 to DP3 for a predetermined period. And a plurality of grayscale currents generated based on a reference current Iref supplied from the current generation source IR to each display pixel (pixel drive circuit DCz) based on the output signals DP10 to DP13. By combining the selected specific gray scale currents and generating a light emission drive current corresponding to the luminance gray scale in each display pixel, When the current generating unit 20z (corresponding to the above-described current generating unit 20A) to be supplied to the element OEL and the organic EL element OEL perform a black display operation (light emission operation at the lowest luminance gradation), the organic EL element OEL And a black display setting unit (specific state setting means) 30z for applying a predetermined black display voltage Vbk.
[0162]
That is, the pixel drive circuit DCz has the same configuration as the current generation supply circuit according to the present invention (see FIG. 1). Here, although not shown, the current latch unit 10z has a configuration including a plurality (four) of latch circuits corresponding to each of the grayscale data DP0 to DP3, similarly to the configuration illustrated in FIG. ing. Further, in the present embodiment, as described later, the light emitting drive current of the negative polarity is generated by the current generator 20z, and the light emission drive current flows from the organic EL element side toward the current generator 20z. An anode terminal of the OEL is connected to a power supply contact + V connected to a predetermined high-potential power supply, and a cathode terminal is connected to a current output contact OUTi of the current generation unit 20z.
[0163]
In the drive control operation of the organic EL element OEL in the pixel drive circuit DCz having such a configuration, first, for example, a high-level (selection level) scan signal Vsel is applied to the scan line SL, and at this timing, Synchronously, the data driver 130C described later supplies grayscale data DP0 to DP3 composed of a plurality of bits of digital signals corresponding to the display data D0 to D3 supplied from the display signal generation circuit 160 to the data line group DLz. . As a result, the grayscale data DP0 to DP3 are simultaneously and individually captured and held from the respective signal input contacts IN0 to IN3 of the signal latch unit 10z constituting the pixel drive circuit DCz, as in the above-described embodiment (see FIG. 2). Then, output signals (holding signals) DP10 to DP13 based on the respective gradation data DP0 to DP3 are output to the current generator 20z.
[0164]
As in the above-described embodiment (see FIG. 3), the current generating unit 20z converts the plurality of gradation currents having a current value of a predetermined ratio generated based on the reference current Iref into the holding signals DP10 to DP13. A light emission drive current obtained by selecting and combining only a specific gradation current according to the signal level is supplied to the organic EL element OEL via the current output contact OUTi (in this embodiment, the organic EL element A light emission drive current flows from the OEL side so as to be drawn in the pixel drive circuit DCz direction). As a result, a light emission drive current according to the display data D0 to D3 (grayscale data DP0 to DP3) flows in the forward bias direction to the organic EL element OEL, and the organic EL element OEL emits light at a predetermined luminance gradation.
When the display data D0 to D3 are in the black display state (the gradation data DP0 to DP3 or the output signals DP10 to DP13 are all “0”), none of the plurality of gradation currents is selected, and The light emission drive current is not supplied to the EL element OEL.
[0165]
As shown in FIG. 23, the black display setting unit 30z displays the display data D0 to D3 (gradation data DP0 to DP3) in black based on the signal levels of the output signals DP10 to DP13 output from the current latch unit 10z. Only in the state, the voltage required for the organic EL element OEL to emit light at the lowest luminance gradation (specifically, the voltage level of the high-potential power supply connected to the power supply contact + V, the black display voltage Vbk, Is applied). Accordingly, when the display data D0 to D3 are in the black display state (the output signals DP10 to DP13 are all “0”), in synchronization with the timing at which the supply of the light emission drive current is cut off by the current generation unit 20z, A predetermined black display voltage is applied to the cathode terminal of the organic EL element OEL, and a minute current flows as a light emission drive current based on the potential difference between the voltage level of the high potential power supply and the black display voltage Vbk, so that the organic EL element OEL Emit light at the optimum luminance gradation.
[0166]
Further, as shown in FIG. 24, for example, as shown in FIG. 24, the data driver 130C shifts the sampling start signal STR based on the shift clock signal SFC at a predetermined timing as in the above-described embodiment (see FIG. 14). The shift register circuit 132 sequentially outputs the shift signals SR1, SR2, SR3,..., And a display signal not shown based on the input timing of the shift signals SR1, SR2,. A latch circuit unit 135 including a plurality of latch units LD1, LD2, LD3,... That simultaneously and individually sequentially and sequentially captures and holds a plurality of bits of display data D0 to D3 supplied from the generation circuit 160 is omitted from the drawing. Based on the output enable signal WE output from the system controller 150, the latch circuit A plurality of operations for collectively supplying the display data D0 to D3 for one row held in the unit 135 as the grayscale data DP0 to DP3 via the data line groups DLz to the display pixels in each row described above. An output circuit 136 including switches SW1, SW2, SW3,... Can be applied.
[0167]
Note that, in the present embodiment, as a configuration of the data driver, a configuration in which only one latch circuit (latch circuit unit) is provided for each data line group arranged on the display panel has been described. The present invention is not limited to this. As shown in the above-described embodiment, two sets of latch circuits (latch circuit units) are provided for each data line group, and one of the latch circuit units has display data D0 to i-th row. During the operation of fetching and holding D3, the operation of supplying the display data of the (i-1) th row held as the grayscale data DP0 to DP3 to the other latch circuit unit is performed by two sets of latch circuit units. The gradation data DP0 to DP3 may be alternately and continuously supplied to the display pixels of each row.
[0168]
(Display device drive control method)
Next, the operation of the display device having the above-described configuration will be described with reference to the drawings.
FIG. 25 is a timing chart illustrating an example of a control operation in the display device (the data driver and the display panel) according to the present embodiment. FIG. 26 is a circuit diagram showing another example of the pixel drive circuit applied to the display device according to the present embodiment.
[0169]
First, as shown in FIG. 25, the control operation in the data driver 130C is performed in a time-series manner from the display signal generation circuit 160 to each of the latch units LD1, LD2, LD3,. The display data holding operation for sequentially taking in and holding the supplied display data D0 to D3 for each column, and the display data D0 to D3 taken in by the display data holding operation are connected to the switches SW1, SW2, , And a grayscale data supply operation for collectively supplying the grayscale data DP0 to DP3 to each data line group DLz via SW3,.
[0170]
Here, in the display data holding operation, based on shift signals SR1, SR2, SR3,... Sequentially output from the shift register circuit 132, each of the latch units LD1, LD2, LD3,. The operation of sequentially capturing and holding the display data D0 to D3 switched corresponding to the display pixels in the column is executed for one row continuously.
In the grayscale data supply operation, the display data D0 to D3 held in the latch units LD1, LD2, LD3,... Are grayscaled based on the output enable signal WE output from the system controller 150. Data DP0 to DP3 are collectively supplied to the data line group DLz via the switches SW1, SW2, SW3,.... Here, the grayscale data supply operation (output enable signal WE) is set in the display panel 110C so as to be synchronized with the application timing of the scanning signal Vsel for selecting a display pixel in a specific row. That is, in the present embodiment, the grayscale data (digital signals) DP0 to DP3 based on the display data D0 to D3 composed of digital signals of a plurality of bits are transmitted from the data driver 130C to the data line groups DLz arranged on the display panel 110C. Is supplied directly to the display pixel (pixel drive circuit DCz).
[0171]
As shown in FIG. 25, the control operation of the display panel 110C (display pixel) is performed by applying a scan signal Vsel to a scan line SL of a specific row (i-th row) by a scan driver 120C. The grayscale data DP0 to DP3 supplied to each data line group DLz from the data driver 130C by the data supply operation is captured and held in the signal latch unit 10z provided in each display pixel (pixel drive circuit DCz). The output signals (holding signals) DP10 to DP13 based on the tone data DP0 to DP3 are output to the current generating unit 20z and the black display setting unit 30z.
[0172]
Then, in an operation state other than the black display operation (a state in which the display data D0 to D3 are not all “0”), the current generator 20z displays the display data D0 to D0 based on the reference current Iref and the output signals DP10 to DP13. A light emission drive current corresponding to D3 (gradation data DP0 to DP3) is generated and supplied to the organic EL element OEL. Thereby, the organic EL element OEL emits light at a predetermined luminance gradation. On the other hand, when the display data D0 to D3 are in the black display state, the supply of the light emission drive current in the current generation unit 20z is cut off, and the predetermined black display voltage Vbk is applied to the organic EL element OEL by the black display setting unit 30z. As a result, a minute current set in advance flows through the organic EL element OEL, and the light emitting operation is performed at the optimum luminance gradation.
The above-described series of control operations is sequentially performed for all the rows configuring the display panel 110C, and the light-emitting operation of the organic EL element OEL in each row (operation of supplying a light-emitting drive current) is performed by applying the next scan signal Vsel. Until the pixel driving circuit DCz keeps the operation.
[0173]
Therefore, in the display device 100C according to the present embodiment, during a normal gradation display operation, a gradation current corresponding to the display data D0 to D3 is generated by the pixel driving circuit DCz (current generation unit 20z) provided for each display pixel. The generated and combined light-emission drive current having an appropriate current value is supplied to the light-emitting element, and a light-emission operation is performed with a good luminance gradation. On the other hand, during a black display operation, a current provided in the pixel drive circuit DCz The supply of the light emission drive current by the generation unit 20z is cut off, and the black display setting unit 30z applies a black display voltage corresponding to the light emission operation at the lowest luminance gradation to the light emitting element to perform the black display operation. It is possible to quickly shift to the black display state while realizing good gradation display, and to improve display response characteristics and display image quality in the display device.
[0174]
Further, in the display device according to the present embodiment, the grayscale data DP0 to DP3 formed by a plurality of bits of digital signals corresponding to the display data D0 to D3 via the data line groups DLz arranged on the display panel 110C. Are directly supplied to the display pixels, and a plurality of gray scale currents having a current value defined in advance in a pixel drive circuit DCz provided in each display pixel, a specific gray scale current corresponding to the display data D0 to D3. Are selected and combined to generate a light emission drive current composed of an analog signal. Therefore, writing composed of an analog signal to a display pixel via a data line, as is often used in the prior art, is performed. Compared with the configuration for supplying current, the signal-to-noise characteristic (S / N ratio) is improved by being less susceptible to deterioration of the signal level and external noise. It can be. Therefore, a light emission drive current composed of an analog current having an appropriate current value corresponding to the display data can be generated by a relatively simple circuit configuration, and the display pixel (light emitting element) can emit light with an appropriate luminance gradation. As a result, the display quality can be improved.
[0175]
Note that, in the above-described embodiment, a configuration corresponding to the current sink system in which the light emission drive current generated by the pixel drive circuit DCz is drawn from the organic EL element OEL side as the display pixel has been described. The present invention is not limited to this. By applying the configuration shown in FIGS. 6 to 9 described above, as shown in FIG. 26, the light emission drive current generated by the pixel drive circuit DCz ′ is converted to the current generation unit 20z ′, A configuration corresponding to a current application method for supplying a current so as to flow in the direction of the organic EL element OEL can be applied. In this case, in the configuration of the display device as shown in the above-described embodiment (see FIG. 22), the other end (+ V connection side) of the current generation source is connected to a low potential power source (ground potential). The reference current Iref is set so as to be drawn from the display panel (display pixel) side toward the low potential power supply.
[0176]
In each of the embodiments described above, a 4-bit digital signal is applied as display data, 4 Although the case where the display operation of = 16 gradations is performed has been described, the present invention is not limited to this, and it is needless to say that the present invention can be applied to image display with more gradations.
In the above-described embodiment, only the case where the current generation and supply circuit according to the present invention is applied to a data driver or a pixel driving circuit of a display device has been described, but the present invention is not limited to such an application example. Instead, for example, like a drive circuit of a printer head formed by arranging a large number of light emitting diodes, a current having a predetermined current value is supplied to operate in a predetermined drive state corresponding to the current value. The present invention can be favorably applied to a drive circuit of a device including a large number of functional elements.
[0177]
(Structure of field-effect transistor)
Next, structures of a current generation supply circuit according to the present invention and a field effect transistor (thin film transistor) applicable to a pixel driving circuit provided in a display panel of a display device will be described.
FIG. 27 is a diagram illustrating voltage-current characteristics of an n-channel transistor applied to the current generation and supply circuit and the display device according to the present invention. FIG. 28 is a diagram illustrating the current generation and supply circuit and the display device according to the present invention. FIG. 4 is a diagram illustrating voltage-current characteristics of a p-channel transistor applied.
[0178]
In each of the embodiments described above, the write current generation circuits ILA1, ILA2,..., ILB1, ILB2,. , Or a current generation unit when the current generation and supply circuits ISA and ISB (see FIGS. 1 and 6) according to the present invention are applied to the pixel drive circuits DCx to DCz configuring the display panels 110A to 110C. As shown in FIG. 3, FIG. 4 or FIG. 7, FIG. 8, a circuit configuration using a well-known n-channel or p-channel field-effect transistor has been described as 20A and 20B.
[0179]
Here, the voltage-current characteristics unique to the n-channel and p-channel transistors are verified using a basic circuit as shown in FIGS. 27A and 28A. 28B, the source-drain voltages Vds and -Vds originally have a specific voltage range, and the drain currents (source-drain currents) Ids and -Ids tend to be saturated, as indicated by broken lines. 27 (b) and 28 (b), the absolute value of the applied voltage (source-drain voltage Vds, -Vds) increases as shown by the solid line in FIG. The absolute values of the drain currents Ids and -Ids, which once have a tendency to saturate, tend to gradually increase.
[0180]
This is, for example, a field effect type having a semiconductor layer of an SOI (Silicon On Insulator) structure, which has been actively researched and developed since it has advantages such as high speed, low power consumption, and high integration in recent years. As verified in a transistor or the like, impact ionization is induced in the vicinity of an element isolation region where an electric field is concentrated, and carriers (holes in an n-channel transistor, electrons in a p-channel transistor) are generated by the collision ionization. It is considered that a kink phenomenon occurs in which the threshold voltage is reduced and the drain current is increased due to injection and accumulation (substrate floating effect) in the (body region).
[0181]
Therefore, due to the increase in the drain current (the generation of the kink current) due to such a kink phenomenon, it becomes impossible to obtain a satisfactory saturation characteristic of the drain current (voltage-current characteristic). For example, as shown in FIG. 3 or FIG. In the current mirror circuit or the like, the ratio of the current value of the gradation current to the reference current is not set as a desired design value (in the current generation and supply circuit according to the above-described embodiment, the ratio of the channel width of the transistor). The load cannot be operated in a desired driving state. Therefore, it is not possible to cause each of the display pixels to perform a light emission operation at an appropriate luminance gradation based on the display data, which may cause deterioration of display image quality.
[0182]
The same problem also occurs in a circuit configuration in which n-channel and p-channel field-effect transistors as shown in FIG. 13 or FIG. 19 are applied as the pixel driving circuits DCx and DCy forming display pixels. Can be mentioned. Hereinafter, the case of the pixel driving circuit shown in FIG. 19 will be described in detail.
FIG. 29 is a diagram showing a relationship between a voltage-current characteristic of a light emission driving transistor (p-channel transistor) and a current value of a drain current (light emission drive current) during a writing operation and a light emission operation. Here, description will be made with reference to the pixel driving circuit shown in FIG. 19 as appropriate.
[0183]
That is, as described above, in the pixel driving circuit DCy shown in FIG. 19, at the time of the writing operation, the p-channel transistor Tr91 is turned off by applying the high-level scanning signal Vsel to the scanning line SL, Since the n-channel transistors Tr92 and Tr94 are turned on, the write current Ipix flows into the organic EL element OEL via the n-channel transistor Tr92 and the p-channel transistor Tr93. At this time, since the n-channel transistor Tr94 is on, the voltage between the gate and the source (between the contacts Nya and Nyb) and the voltage between the source and the drain (between the contacts Nya and Nyc) of the p-channel transistor Tr93 are the same. The operating point on the voltage-current characteristic curve at this time is, for example, ACw in the region showing the saturation characteristic in FIG.
[0184]
On the other hand, at the time of light emission operation, a low-level scan signal Vsel is applied to the scan line SL to turn on the p-channel transistor Tr91 and turn off the n-channel transistors Tr92 and Tr94. Light emission drive current flows from the connected high potential power supply (not shown) to the organic EL element OEL via the p-channel transistors Tr91 and Tr93. At this time, since the n-channel transistor Tr94 is in the off state, the gate voltage (potential of the contact Nyb) of the p-channel transistor Tr93 is in a floating state. As the gate-source voltage of the p-channel transistor Tr93, the potential at the time of the write operation immediately before the switching of the scanning signal Vsel is held. Therefore, the operating point on the voltage-current characteristic curve at this time is, as shown in FIG. 29B, lower in the saturation region than in the operating point ACw (in FIG. 29B, The operating point ACh moves to the right. Here, the transition from the operating point ACw to the operating point ACh is a change in a saturated region where a substantially constant drain current −Ids flows regardless of the value of the source-drain voltage −Vds. The current (light emission drive current) flowing into the OEL is ideally controlled to a current value substantially equal to the current (write current Ipix) set and held during the write operation.
[0185]
However, as in the case described above, in the pixel driving circuit having the circuit configuration shown in FIG. 19, the inherent voltage-current characteristics of the n-channel transistor (p-channel transistor Tr93) are as shown in FIG. As shown in b), as the absolute value of the source-drain voltage -Vds increases, the kink phenomenon occurs in which the absolute value of the drain current -Ids gradually increases, so that the current flowing into the organic EL element OEL is generated. (Light emission drive current) has a value different from the current (write current Ipix) set during the write operation. For this reason, it becomes impossible to cause each display pixel to perform a light emitting operation at an appropriate luminance gradation based on the display data. Note that, here, the influence of the kink phenomenon has been described for the pixel driving circuit shown in FIG. 19, but even when the circuit configuration shown in FIG. 13 is used, the same effect as shown in FIG. Problem arises.
[0186]
Therefore, in the present invention, in order to suppress the above-described kink phenomenon, at least a transistor for flowing a reference current or a gradation current in a current generation and supply circuit, and a drive control for flowing a light emission drive current in a pixel drive circuit. (The transistor Tr93 shown in FIG. 19 or the transistor Tr83 shown in FIG. 13) is electrically connected (short-circuited) between the body region and the source region of the SOI field-effect transistor. It has a structure to which a transistor is applied.
[0187]
This will be specifically described below. Note that in the following description, a p-channel transistor having a body terminal structure will be described in detail, and description of an n-channel transistor will be appropriately simplified or omitted.
FIG. 30 is a schematic diagram showing a plan structure of a p-channel transistor (MOST) having a body terminal structure. FIG. 30A shows a plan structure of an active layer formed on a semiconductor substrate. 30 (b) shows a planar structure in a state where an electrode is formed on the active layer. FIGS. 31A and 31B are schematic diagrams showing a cross-sectional structure of a p-channel transistor having a body terminal structure. FIGS. 31A and 31B show cross-sectional structures of the planar structure shown in FIG. 30B. 31 (c) and (d) are circuit symbols showing a p-channel transistor and an n-channel transistor having a body terminal structure. Note that the field-effect transistor having a body terminal structure described here is merely an example applicable to the current generation supply circuit or the display device according to the present invention, and other transistor structures having equivalent element characteristics are used. Needless to say, they may have the same.
[0188]
A p-channel transistor having a body terminal structure is, as schematically shown in FIGS. 30A, 31A and 31B, an insulating film insS on one surface side of an n-type semiconductor substrate sub such as silicon. A source region (p) is sandwiched between a channel region (body region) Rchn in an n-type semiconductor layer (active layer Rac) formed by + ) RS and drain region (p + ) The RDs are formed apart from each other, and the channel region is formed in a direction perpendicular to the axis (the left-right direction in FIG. 30A) of the source region RS and the drain region RD (the vertical direction in FIG. 30A). The terminal area (n + ) RT has a structure formed by bonding. Then, on such an active layer Rac, as shown in FIGS. 30B and 31A and 31B, a gate electrode EG formed on a channel region chn via a gate insulating film insG. And a drain electrode ED that is ohmic-connected to the drain region RD, and a single body terminal electrode EB that is ohmic-connected to the source region RS and the terminal region RT. A p-channel transistor having such a body terminal structure is represented by a circuit symbol as shown in FIG.
[0189]
Although not shown, an n-channel transistor having a body terminal structure is substantially the same as the configuration shown in FIGS. 30 and 31A and 31B, and has an active layer made of a p-type semiconductor layer. The source region (n + ) And the drain region (n + ) Is formed, and the terminal region (p) is projected from the channel region. + ) Has a configuration formed by bonding. The structures of the gate electrode, the drain electrode, and the body terminal electrode are the same as those of the p-channel transistor. An n-channel transistor having such a body terminal structure is represented by a circuit symbol as shown in FIG.
[0190]
FIG. 32 is a diagram illustrating voltage-current characteristics of an n-channel transistor having a body terminal structure, and FIG. 33 is a diagram illustrating voltage-current characteristics of a p-channel transistor having a body terminal structure. FIG. 34 is a circuit diagram showing a specific example in which the n-channel transistor having the body terminal structure described above is applied to the current mirror circuit unit of the current generating unit shown in FIG. FIG. 8 is a circuit configuration diagram illustrating a specific example in which the p-channel transistor having the body terminal structure described above is applied to the current mirror circuit unit of the current generation unit illustrated in FIG. 7. Further, FIG. 36 is a circuit diagram showing a specific example in which the n-channel transistor having the body terminal structure described above is applied to the light emission driving transistor of the pixel driving circuit shown in FIG. FIG. 20 is a circuit configuration diagram illustrating a specific example in which the p-channel transistor having the above-described body terminal structure is applied to the light emission driving transistor of the pixel driving circuit illustrated in FIG. 19. Here, the same components as those in the above-described embodiment are denoted by the same reference numerals, and description thereof is omitted.
[0191]
The specific voltage-current characteristics of the n-channel and p-channel transistors having such a body terminal structure are verified using a basic circuit as shown in FIGS. 32 (a) and 33 (a). As shown in (b) and FIG. 33 (b), when the source-drain voltages Vds and -Vds are in a specific voltage region, the drain currents Ids and -Ids show a good saturation tendency.
[0192]
This is because, of the electron-hole pairs generated near the boundary between the channel region Rchn and the drain region RD, minority carriers (electrons in a p-channel transistor and holes in an n-channel transistor) connect the body terminal electrode EB. Through the source region RS, the accumulation in the channel region Rchn is suppressed, and the decrease in the threshold voltage of the field effect transistor is alleviated, so that the kink phenomenon is suppressed (the generation of the kink current is suppressed). )
[0193]
Therefore, a field-effect transistor having such a voltage-current characteristic can be used, for example, as shown in FIGS. 34 to 37 in the current generating units 20A and 20B shown in FIGS. The current generation and supply circuit according to the present invention and the display device are applied to the current mirror circuit units 21A and 21B and the light emission drive transistors (Tr83 and Tr93) of the pixel drive circuits DCx and DCy shown in FIGS. Incorporation into a data driver or display panel can generate a write current or a light emission drive current having an appropriate current value corresponding to a current held based on display data or gradation data. The pixels can be operated with appropriate luminance based on the display data, and display quality can be improved.
[0194]
In the above-described series of descriptions, the field-effect transistor having the body terminal structure is applied to the reference current transistor and the gradation current transistor of the current mirror circuit forming the current generation unit shown in FIGS. Alternatively, only the light emission driving transistor of the pixel driving circuit shown in FIGS. 13 and 19 is shown, but the present invention is not limited to this. For example, the pixel driving circuit shown in FIGS. Needless to say, it can be favorably applied to a pixel drive circuit having another circuit configuration while having the same function as the circuit.
[0195]
【The invention's effect】
As described above, according to the current generation and supply circuit and the control method thereof according to the present invention, a signal latch unit that holds a plurality of bits of a digital signal in parallel and a current value corresponding to the plurality of bits of a digital signal are stored. A current generating unit that generates and outputs a load driving current having a specific state setting unit that applies a specific voltage to the load instead of supplying the load driving current at the time of a specific operation in the load. At the time of the gray scale operation, a specific gray scale current is selected from a plurality of predetermined gray scale currents and synthesized according to the digital signal held in the signal latch unit by the current generating unit, and is used as the load drive current. When a specific operation of the load is performed such that all of the grayscale currents are not selected according to the digital signal, the specific voltage is directly applied to the load. Therefore, it is possible to eliminate the problem that the signal level applied to the load becomes a high impedance state due to the interruption of the load driving current and the operation state of the load becomes unstable. And good driving can be achieved.
[0196]
In the current generation unit, for example, the channel width of each thin film transistor through which a plurality of gradation currents flow is formed so as to have a predetermined ratio, respectively, or a plurality of different current sources individually supplied from a plurality of current generation sources. A reference current (gray-scale current) having a current value is taken in, a specific gray-scale current is selected and combined according to a digital signal of a plurality of bits, and a load drive current having a predetermined number of levels of current values is compared. It can be generated by a simple circuit configuration, and the load can be operated in an appropriate driving state.
[0197]
Further, in the current generation and supply circuit, at least as a transistor for passing a reference current or a gradation current directly related to generation of a load driving current, a so-called field-effect transistor having a body terminal structure is applied, so that a specific Since a voltage-current characteristic having a saturation region showing a substantially constant current value in a voltage range can be obtained, a load driving current having a current value appropriately corresponding to the signal level of the digital signal held in the signal latch unit can be obtained. Generated, and the load can be operated in an appropriate driving state.
[0198]
According to the display device of the present invention, the current generation supply circuit as described above is applied to a data driver or a pixel drive circuit in a display pixel, and a display pixel group arranged in a predetermined row of the display panel During the selection period, a composite current of a specific gradation current generated by the current generation unit based on the digital signal (display data) of a plurality of bits held in the signal latch unit as a write current or a light emission drive current. A normal gray scale display operation for supplying a display pixel or a light emitting element, and a black display for interrupting the supply of the writing current or the light emission driving current and applying a black display voltage (specific voltage) to the display pixel or the light emitting element. , A write current or a light emission drive current having an appropriate current value according to the display data is supplied to each display pixel or each source during a normal gradation display operation. The light is supplied to the element to perform a light emission operation with a good luminance gradation. On the other hand, during a black display operation, the supply of the writing current or the light emission drive current is cut off, and the display pixel is supplied with the lowest luminance gradation. A predetermined black display voltage corresponding to a light-emitting operation is applied to each display pixel or each light-emitting element, so that the display can be quickly shifted to a black display state, and display response characteristics and display image quality of the display device can be improved. .
[Brief description of the drawings]
FIG. 1 is a schematic configuration diagram showing one embodiment of a current generation and supply circuit according to the present invention.
FIG. 2 is a circuit diagram showing a specific example of a latch circuit according to the embodiment.
FIG. 3 is a circuit configuration diagram illustrating a specific example of a current generation unit according to the embodiment.
FIG. 4 is a circuit configuration diagram showing another specific example of the current generator according to the embodiment.
FIG. 5 is a circuit configuration diagram showing a logic circuit applicable to a specific state setting unit according to the embodiment.
FIG. 6 is a schematic configuration diagram showing another embodiment of the current generation and supply circuit according to the present invention.
FIG. 7 is a circuit diagram illustrating a specific example of a current generation unit applied to the current generation and supply circuit according to the embodiment.
FIG. 8 is a circuit configuration diagram showing another specific example of the current generation unit applied to the current generation and supply circuit according to the embodiment.
FIG. 9 is a circuit configuration diagram showing a logic circuit applicable to the specific state setting unit according to the embodiment.
FIG. 10 is a schematic block diagram showing a first embodiment of a display device to which a current generation and supply circuit according to the present invention can be applied.
FIG. 11 is a schematic configuration diagram illustrating an example of a display panel applied to the display device according to the embodiment.
FIG. 12 is a schematic block diagram illustrating another configuration example of the display device according to the embodiment.
FIG. 13 is a circuit configuration diagram showing an example of a pixel drive circuit applicable to the display device according to the embodiment.
FIG. 14 is a schematic configuration diagram illustrating an example of a data driver applied to the display device according to the embodiment.
FIG. 15 is a configuration diagram showing a specific example of a write current generation circuit applied to the data driver according to the embodiment.
FIG. 16 is a circuit configuration diagram showing a specific example of an inversion latch circuit and a selection setting circuit applied to the data driver according to the embodiment.
FIG. 17 is a timing chart showing an example of a control operation in the data driver according to the embodiment.
FIG. 18 is a timing chart illustrating an example of a control operation in the display panel (display pixel) according to the embodiment.
FIG. 19 is a circuit diagram showing an example of a pixel drive circuit applied to the embodiment.
FIG. 20 is a schematic configuration diagram illustrating an example of a data driver applied to the display device according to the embodiment.
FIG. 21 is a configuration diagram showing a specific example of a write current generation circuit applied to the data driver according to the embodiment.
FIG. 22 is a schematic configuration diagram showing a second embodiment of a display device (display panel) to which the current generation and supply circuit according to the present invention can be applied.
FIG. 23 is a circuit diagram showing an example of a pixel drive circuit applied to the display device according to the embodiment.
FIG. 24 is a circuit configuration diagram showing an example of a data driver applied to the display device according to the embodiment.
FIG. 25 is a timing chart illustrating an example of a control operation in the display device (the data driver and the display panel) according to the embodiment.
FIG. 26 is a circuit configuration diagram showing another example of the pixel drive circuit applied to the display device according to the embodiment.
FIG. 27 is a diagram showing voltage-current characteristics of an n-channel transistor applied to a current generation / supply circuit and a display device according to the present invention.
FIG. 28 is a diagram showing voltage-current characteristics of a p-channel transistor applied to a current generation and supply circuit and a display device according to the present invention.
FIG. 29 is a diagram illustrating a relationship between a voltage-current characteristic of a light-emitting drive transistor (p-channel transistor) and a current value of a drain current (light-emitting drive current) during a writing operation and a light-emitting operation.
FIG. 30 is a schematic diagram showing a plan configuration of a p-channel transistor (MOST) having a body terminal structure.
FIG. 31 is a schematic diagram showing a cross-sectional configuration of a p-channel transistor having a body terminal structure.
FIG. 32 illustrates voltage-current characteristics of an n-channel transistor having a body terminal structure.
FIG. 33 is a diagram showing voltage-current characteristics of a p-channel transistor having a body terminal structure.
FIG. 34 is a circuit configuration diagram showing a specific example in which an n-channel transistor having a body terminal structure is applied to a current mirror circuit unit of a current generation unit.
FIG. 35 is a circuit configuration diagram showing a specific example in which a p-channel transistor having a body terminal structure is applied to a current mirror circuit unit of a current generation unit.
FIG. 36 is a circuit diagram showing a specific example in which an n-channel transistor having a body terminal structure is applied to a light emission driving transistor of a pixel driving circuit.
FIG. 37 is a circuit diagram showing a specific example in which a p-channel transistor having a body terminal structure is applied to a light emission driving transistor of a pixel driving circuit.
FIG. 38 is a circuit configuration diagram illustrating an example of a data driver according to the related art.
[Explanation of symbols]
ISA, ISB current generation and supply circuit
10 Signal latch
20A, 20B current generator
21A, 21B Current mirror circuit section
22A, 22B switch circuit section
30A, 30B Specific state setting unit
LC0-LC3 Latch circuit
IRA, IRB Current source
100A-100C display device
110A-110C Display panel
120A-120C Scan driver
130A to 130C data driver
140 Power Driver
150 System controller
160 Display signal generation circuit
DCx to DCz pixel drive circuit
OEL Organic EL device

Claims (49)

複数ビットのデジタル信号を保持する信号保持手段と、
前記デジタル信号の各ビットに対応する複数の階調電流から、前記信号保持手段を介して出力される前記デジタル信号の各ビット値に応じて、前記階調電流の各々を選択的に合成し、負荷駆動電流として所定の負荷に供給する電流生成手段と、
前記負荷を特定の動作状態で駆動させるための特定電圧を、前記負荷に印加する特定状態設定手段と、
を備えていることを特徴とする電流生成供給回路。Signal holding means for holding a digital signal of a plurality of bits;
From a plurality of gray scale currents corresponding to each bit of the digital signal, each of the gray scale currents is selectively synthesized according to each bit value of the digital signal output via the signal holding unit, Current generating means for supplying a predetermined load as a load driving current;
A specific voltage for driving the load in a specific operation state, a specific state setting means for applying the load to the load,
A current generation / supply circuit comprising: 前記特定状態設定手段は、前記デジタル信号に応じて前記階調電流の各々が全て非選択となる状態を判定するデジタル値判定部と、
前記デジタル値判定部による判定結果に基づいて、前記負荷を最低階調状態で駆動させるための前記特定電圧を印加する特定電圧印加部と、
を備えていることを特徴とする請求項１記載の電流生成供給回路。The specific state setting unit, a digital value determination unit that determines a state in which each of the grayscale currents are all unselected according to the digital signal,
Based on the determination result by the digital value determination unit, a specific voltage application unit that applies the specific voltage for driving the load in the lowest gradation state,
The current generation and supply circuit according to claim 1, further comprising: 前記デジタル値判定部は、前記デジタル信号を入力とし、該デジタル信号の各ビット値の論理和に基づいて、前記階調電流の選択状態を判定することを特徴とする請求項２記載の電流生成供給回路。3. The current generation device according to claim 2, wherein the digital value determination unit receives the digital signal and determines a selection state of the gradation current based on a logical sum of respective bit values of the digital signal. Supply circuit. 前記複数の階調電流は、各々２ｎ（ｎ＝０、１、２、３、・・・）で規定される、異なる電流値に設定されていることを特徴とする請求項１乃至３のいずれかに記載の電流生成供給回路。4. The method according to claim 1, wherein the plurality of gradation currents are set to different current values, each of which is defined by 2 n (n = 0, 1, 2, 3,...). The current generation and supply circuit according to any one of the above. 前記電流生成手段は、複数の定電流源から供給され、各々異なる電流値を有する複数の基準電流を、前記複数の階調電流として用いることを特徴とする請求項１乃至４のいずれかに記載の電流生成供給回路。5. The current generator according to claim 1, wherein a plurality of reference currents supplied from a plurality of constant current sources and having different current values are used as the plurality of gradation currents. Current generation and supply circuit. 前記電流生成手段は、
前記デジタル信号の各ビットに対応し、単一の定電流源から供給される基準電流に対して、各々異なる比率の電流値を有する前記複数の階調電流を生成するカレントミラー回路部と、
前記複数の階調電流から、前記デジタル信号の各ビット値に応じて前記階調電流を選択するスイッチ回路部と、
を備え、前記選択された前記階調電流の合成電流を、前記負荷駆動電流として供給することを特徴とする請求項１乃至４のいずれかに記載の電流生成供給回路。The current generating means includes:
Corresponding to each bit of the digital signal, with respect to a reference current supplied from a single constant current source, a current mirror circuit unit that generates the plurality of gradation currents having current values of different ratios,
A switch circuit unit that selects the gradation current according to each bit value of the digital signal from the plurality of gradation currents;
5. The current generation and supply circuit according to claim 1, further comprising: supplying a selected combined current of the gradation currents as the load drive current. 6. 前記カレントミラー回路部は、
前記定電流源に接続され、前記基準電流が流れる基準電流トランジスタと、
前記基準電流トランジスタのゲート端子に、各ゲート端子が並列的に接続されるとともに、トランジスタサイズが各々異なる、前記階調電流が流れる複数の階調電流トランジスタと、
を備えていることを特徴とする請求項６記載の電流生成供給回路。The current mirror circuit section includes:
A reference current transistor connected to the constant current source and through which the reference current flows;
A plurality of gray scale current transistors, each of which has a gate terminal connected in parallel to the reference current transistor and different transistor sizes, and through which the gray scale current flows,
The current generation and supply circuit according to claim 6, further comprising: 少なくとも、前記基準電流トランジスタ及び前記階調電流トランジスタの電圧−電流特性が、特定の電圧範囲において略一定の電流値を示す飽和領域を有していることを特徴とする請求項７記載の電流生成供給回路。8. The current generation according to claim 7, wherein at least the voltage-current characteristics of the reference current transistor and the gradation current transistor have a saturation region showing a substantially constant current value in a specific voltage range. Supply circuit. 少なくとも、前記基準電流トランジスタ及び前記階調電流トランジスタは、半導体基板の一面側に絶縁膜を介して形成された半導体層に、チャネル領域と、該チャネル領域を挟んで形成されたソース領域及びドレイン領域と、該ソース領域及び該ドレイン領域の対向軸に対して垂直方向に、チャネル領域から突出して形成されたターミナル領域と、前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ドレイン領域に電気的に接続されたドレイン電極と、前記ソース領域及び前記ターミナル領域に電気的に接続された単一のボディターミナル電極と、を備えたトランジスタ構造を有していることを特徴とする請求項８記載の電流生成供給回路。At least the reference current transistor and the gradation current transistor include a channel region, a source region and a drain region formed with the channel region interposed in a semiconductor layer formed on one surface side of a semiconductor substrate with an insulating film interposed therebetween. A terminal region formed so as to protrude from a channel region in a direction perpendicular to an axis opposite to the source region and the drain region, a gate electrode formed on the channel region via a gate insulating film, It has a transistor structure including a drain electrode electrically connected to a drain region, and a single body terminal electrode electrically connected to the source region and the terminal region. The current generation and supply circuit according to claim 8. 前記電流生成手段は、前記負荷駆動電流を前記負荷側から引き込む方向に流すように、前記合成電流の信号極性を設定することを特徴とする請求項６乃至９のいずれかに記載の電流生成供給回路。10. The current generating and supplying apparatus according to claim 6, wherein the current generating unit sets the signal polarity of the combined current so that the load driving current flows in a direction of drawing from the load. circuit. 前記電流生成手段は、前記負荷駆動電流を前記負荷に流し込む方向に流すように、前記合成電流の信号極性を設定することを特徴とする請求項６乃至９のいずれかに記載の電流生成供給回路。10. The current generation supply circuit according to claim 6, wherein the current generation unit sets the signal polarity of the combined current so that the load drive current flows in a direction in which the load drive current flows into the load. . 前記電流生成供給回路は、前記信号線の各々に対して２組設けられ、一方の前記電流生成供給回路において先に保持した前記複数ビットのデジタル信号に基づく前記負荷駆動電流を前記負荷に供給する動作期間中に、他方の前記電流生成供給回路において次の前記複数ビットのデジタル信号を保持する動作を、交互に順次繰り返し実行することを特徴とする請求項１乃至１１のいずれかに記載の電流生成供給回路。The current generation / supply circuit is provided in two sets for each of the signal lines, and supplies the load driving current to the load based on the multi-bit digital signal previously held in one of the current generation / supply circuits. 12. The current according to claim 1, wherein during the operation period, the operation of holding the digital signal of the next plurality of bits is alternately and sequentially repeated in the other current generation and supply circuit. Generation supply circuit. 前記負荷は、前記電流生成手段から供給される前記負荷駆動電流の電流値に応じて、所定の輝度階調で発光動作する電流駆動型の発光素子を備え、
前記特定状態設定手段は、前記発光素子を最低の輝度階調で発光動作させるための前記特定電圧を、前記発光素子に印加することを特徴とする請求項１乃至１２のいずれかに記載の電流生成供給回路。The load includes a current-driven light-emitting element that emits light at a predetermined luminance gradation according to a current value of the load driving current supplied from the current generating unit,
The current according to claim 1, wherein the specific state setting unit applies the specific voltage for causing the light emitting element to emit light at the lowest luminance gradation to the light emitting element. Generation supply circuit. 前記発光素子は、有機エレクトロルミネッセント素子であることを特徴とする請求項１３記載の電流生成供給回路。14. The current generation and supply circuit according to claim 13, wherein the light emitting element is an organic electroluminescent element. 複数の負荷に対して、所定の負荷駆動電流を個別に供給することにより、前記複数の負荷を所定の動作状態で駆動させる電流生成供給回路の制御方法において、
複数ビットのデジタル信号を取り込み保持する動作を、前記複数の負荷に対応して順次繰り返すステップと、
前記デジタル信号の各ビットに対応する複数の階調電流から、前記保持された前記デジタル信号の各ビット値に応じて、特定の前記階調電流を選択して合成し、前記負荷駆動電流を生成するステップと、
前記負荷駆動電流を前記複数の負荷に対して、同時並行的に供給するステップと、
前記デジタル信号の各ビットが特定値の場合に、前記負荷を特定の動作状態で駆動させるための特定電圧を、前記負荷に対して印加するステップと、
を含むことを特徴とする電流生成供給回路の制御方法。A method for controlling a current generation and supply circuit for driving a plurality of loads in a predetermined operation state by individually supplying a predetermined load drive current to a plurality of loads,
Repeating the operation of capturing and holding a digital signal of a plurality of bits, sequentially corresponding to the plurality of loads;
From the plurality of gray scale currents corresponding to each bit of the digital signal, the specific gray scale current is selected and combined according to each bit value of the held digital signal to generate the load drive current Steps to
Supplying the load drive current to the plurality of loads simultaneously and in parallel;
When each bit of the digital signal has a specific value, applying a specific voltage for driving the load in a specific operation state to the load,
A method for controlling a current generation and supply circuit, comprising: 前記特定電圧を前記負荷に対して印加するステップは、前記デジタル信号の各ビット値が前記階調電流の各々を全て非選択とする場合を前記特定値と判定し、前記負荷を最低階調状態で駆動させるための前記特定電圧を印加することを特徴とする請求項１５記載の電流生成供給回路の制御方法。The step of applying the specific voltage to the load determines the specific value when each bit value of the digital signal does not select all of the grayscale currents, and sets the load to the lowest grayscale state. 16. The method according to claim 15, wherein the specific voltage for driving the current generation and supply circuit is applied. 前記特定電圧を前記負荷に対して印加するステップは、前記デジタル信号の論理和に基づいて、前記特定値を判定することを特徴とする請求項１６記載の電流生成供給回路の制御方法。17. The method according to claim 16, wherein the step of applying the specific voltage to the load determines the specific value based on a logical sum of the digital signals. 前記複数の階調電流は、単一の定電流源から供給される基準電流に対して、各々異なる電流値を有するように設定されていることを特徴とする請求項１５乃至１７のいずれかに記載の電流生成供給回路の制御方法。18. The method according to claim 15, wherein the plurality of gradation currents are set to have different current values from a reference current supplied from a single constant current source. A method for controlling the current generation and supply circuit according to any one of the preceding claims. 前記複数の階調電流は、前記基準電流に対して、２ｎ（ｎ＝０、１、２、３、・・・）で規定される、異なる電流値を有するように設定されていることを特徴とする請求項１７記載の電流生成供給回路の制御方法。The plurality of gradation currents are set to have different current values defined by 2 n (n = 0, 1, 2, 3,...) With respect to the reference current. The method for controlling a current generation / supply circuit according to claim 17, wherein: 前記負荷駆動電流は、前記負荷から前記電流生成回路に引き込む方向に流れるように、前記負荷駆動電流の信号極性が設定されていることを特徴とする請求項１５乃至１９のいずれかに記載の電流生成供給回路の制御方法。20. The current according to claim 15, wherein a signal polarity of the load drive current is set so that the load drive current flows in a direction of being drawn from the load into the current generation circuit. Control method of the generation supply circuit. 前記負荷駆動電流は、前記前記電流生成回路から前記負荷に流し込む方向に流れるように、前記負荷駆動電流の信号極性が設定されていることを特徴とする請求項１５乃至１９のいずれかに記載の電流生成供給回路の制御方法。20. The load driving current according to claim 15, wherein a signal polarity of the load driving current is set so that the load driving current flows in a direction flowing into the load from the current generation circuit. Control method of current generation and supply circuit. 連続的に供給される前記複数ビットのデジタル信号に対して、先に保持した前記複数ビットのデジタル信号に基づく前記負荷駆動電流を前記負荷に供給する動作期間中に、次の前記複数ビットのデジタル信号を保持する動作を順次繰り返し実行することを特徴とする請求項１乃至２１のいずれかに記載の電流生成供給回路の制御方法。In response to the continuously supplied multi-bit digital signal, during the operation period of supplying the load driving current based on the previously stored multi-bit digital signal to the load, the next multi-bit digital signal is supplied. 22. The control method for a current generation and supply circuit according to claim 1, wherein the operation of holding a signal is sequentially and repeatedly executed. 前記複数の負荷は、前記負荷駆動電流の電流値に応じて、所定の輝度階調で発光動作する電流駆動型の発光素子を備え、
前記特定電圧を前記負荷に対して印加するステップは、前記発光素子を最低の輝度階調で発光動作させるための前記特定電圧を印加するように設定されていることを特徴とする請求項１５乃至２２いずれかに記載の電流生成供給回路の制御方法。The plurality of loads includes a current-driven type light-emitting element that performs a light-emitting operation at a predetermined luminance gradation according to a current value of the load drive current,
The step of applying the specific voltage to the load is set so as to apply the specific voltage for causing the light emitting element to emit light with the lowest luminance gradation. 22. The control method of the current generation and supply circuit according to any one of 22. 少なくとも、複数の走査線及び複数の信号線が相互に直交するように配設され、該走査線及び該信号線の交点に複数の表示画素がマトリクス状に配列された表示パネルと、前記各表示画素を行単位で選択状態にするための走査信号を前記走査線に印加する走査駆動手段と、表示信号に基づく駆動電流を、前記信号線を介して前記各表示画素に供給する信号駆動手段と、を備え、選択状態にある前記表示画素に対して、所定の電流値を有する前記駆動電流を供給することにより、前記各表示画素を所定の輝度階調で発光させて、前記表示パネルに所望の画像情報を表示する表示装置において、
前記信号駆動手段は、少なくとも、
前記表示信号に基づく複数ビットのデジタル信号を保持する信号保持手段と、
前記デジタル信号の各ビットに対応する複数の階調電流から、前記信号保持手段を介して出力される前記デジタル信号の各ビット値に応じて、前記階調電流の各々を選択的に合成し、前記駆動電流として前記表示画素に供給する電流生成手段と、
前記表示画素を特定の輝度階調で発光動作させるための特定電圧を、前記表示画素に印加する特定状態設定手段と、
を有する電流生成供給回路を複数具備することを特徴とする表示装置。At least a display panel in which a plurality of scanning lines and a plurality of signal lines are disposed so as to be orthogonal to each other, and a plurality of display pixels are arranged in a matrix at intersections of the scanning lines and the signal lines; Scanning driving means for applying a scanning signal for setting a pixel to a selected state in a row unit to the scanning line, and signal driving means for supplying a driving current based on a display signal to each of the display pixels via the signal line. The driving current having a predetermined current value is supplied to the display pixel in the selected state, so that each of the display pixels emits light at a predetermined luminance gradation. A display device for displaying image information of
The signal driving means includes at least:
Signal holding means for holding a digital signal of a plurality of bits based on the display signal,
From a plurality of gray scale currents corresponding to each bit of the digital signal, each of the gray scale currents is selectively synthesized according to each bit value of the digital signal output via the signal holding unit, Current generating means for supplying the drive current to the display pixel,
A specific voltage for causing the display pixel to emit light at a specific luminance gradation, a specific state setting unit that applies the display pixel,
A display device comprising a plurality of current generation / supply circuits having the following. 前記特定状態設定手段は、前記デジタル信号に応じて前記階調電流の各々が全て非選択となる状態を判定するデジタル値判定部と、
前記デジタル値判定部による判定結果に基づいて、前記表示画素を最低の輝度階調で発光動作させるための前記特定電圧を印加する特定電圧印加部と、
を備えていることを特徴とする請求項２４記載の表示装置。The specific state setting unit, a digital value determination unit that determines a state in which each of the grayscale currents are all unselected according to the digital signal,
Based on the determination result by the digital value determination unit, a specific voltage application unit that applies the specific voltage for causing the display pixels to emit light at the lowest luminance gradation,
The display device according to claim 24, further comprising: 前記デジタル値判定部は、前記デジタル信号を入力とし、該デジタル信号の各ビット値の論理和に基づいて、前記階調電流の選択状態を判定することを特徴とする請求項２５記載の表示装置。26. The display device according to claim 25, wherein the digital value determination unit receives the digital signal and determines a selection state of the gray scale current based on a logical sum of respective bit values of the digital signal. . 前記複数の階調電流は、各々２ｎ（ｎ＝０、１、２、３、・・・）で規定される、異なる電流値に設定されていることを特徴とする請求項２４乃至２６のいずれかに記載の表示装置。27. The method according to claim 24, wherein the plurality of gray scale currents are set to different current values defined by 2 n (n = 0, 1, 2, 3,...). The display device according to any one of the above. 前記電流生成手段は、
前記デジタル信号の各ビットに対応し、単一の定電流源から供給される基準電流に対して、各々異なる比率の電流値を有する前記複数の階調電流を生成するカレントミラー回路部と、
前記複数の階調電流から、前記デジタル信号の各ビット値に応じて前記階調電流を選択するスイッチ回路部と、
を備え、前記選択された前記階調電流の合成電流を、前記駆動電流として供給することを特徴とする請求項２４乃至２７のいずれかに記載の表示装置。The current generating means includes:
Corresponding to each bit of the digital signal, with respect to a reference current supplied from a single constant current source, a current mirror circuit unit that generates the plurality of gradation currents having current values of different ratios,
A switch circuit unit that selects the gradation current according to each bit value of the digital signal from the plurality of gradation currents;
28. The display device according to claim 24, further comprising: supplying a composite current of the selected gradation current as the drive current. 前記カレントミラー回路部は、
前記定電流源に接続され、前記基準電流が流れる基準電流トランジスタと、
前記基準電流トランジスタのゲート端子に、各ゲート端子が並列的に接続されるとともに、トランジスタサイズが各々異なる、前記階調電流が流れる複数の階調電流トランジスタと、
を備えていることを特徴とする請求項２８記載の表示装置。The current mirror circuit section includes:
A reference current transistor connected to the constant current source and through which the reference current flows;
A plurality of gray scale current transistors, each of which has a gate terminal connected in parallel to the reference current transistor and different transistor sizes, and through which the gray scale current flows,
The display device according to claim 28, further comprising: 少なくとも、前記基準電流トランジスタ及び前記階調電流トランジスタの電圧−電流特性が、特定の電圧範囲において略一定の電流値を示す飽和領域を有していることを特徴とする請求項２９記載の表示装置。30. The display device according to claim 29, wherein at least the voltage-current characteristics of the reference current transistor and the gradation current transistor have a saturation region showing a substantially constant current value in a specific voltage range. . 前記表示画素は、前記駆動電流の電流値に応じて、所定の輝度階調で発光動作する電流駆動型の発光素子を備えていることを特徴とする請求項２４乃至３０のいずれかに記載の表示装置。31. The display pixel according to claim 24, wherein the display pixel includes a current drive type light emitting element that performs a light emission operation at a predetermined luminance gradation according to a current value of the drive current. Display device. 前記表示画素は、前記駆動電流を保持する電流書込保持手段と、該保持された前記駆動電流に基づいて発光駆動電流を生成する発光駆動手段と、前記発光駆動電流の電流値に応じて、所定の輝度階調で発光動作する電流駆動型の発光素子と、を備えていることを特徴とする請求項２４乃至３０のいずれかに記載の表示装置。The display pixel is a current writing and holding unit that holds the drive current, a light emission drive unit that generates a light emission drive current based on the held drive current, and a current value of the light emission drive current. 31. The display device according to claim 24, further comprising: a current-driven light-emitting element that emits light at a predetermined luminance gradation. 前記表示画素を構成する前記発光駆動手段は、前記発光駆動電流が流れる駆動電流トランジスタを備え、
前記駆動電流トランジスタの電圧−電流特性が、特定の電圧範囲において略一定の電流値を示す飽和領域を有していることを特徴とする請求項３２記載の表示装置。The light emission drive unit configuring the display pixel includes a drive current transistor through which the light emission drive current flows,
33. The display device according to claim 32, wherein a voltage-current characteristic of the drive current transistor has a saturation region showing a substantially constant current value in a specific voltage range. 前記基準電流トランジスタ及び前記階調電流トランジスタ、もしくは、前記駆動電流トランジスタは、半導体基板の一面側に絶縁膜を介して形成された半導体層に、チャネル領域と、該チャネル領域を挟んで形成されたソース領域及びドレイン領域と、該ソース領域及び該ドレイン領域の対向軸に対して垂直方向に、チャネル領域から突出して形成されたターミナル領域と、前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ドレイン領域に電気的に接続されたドレイン電極と、前記ソース領域及び前記ターミナル領域に電気的に接続された単一のボディターミナル電極と、を備えたトランジスタ構造を有していることを特徴とする請求項３３記載の表示装置。The reference current transistor and the gradation current transistor, or the drive current transistor is formed in a semiconductor layer formed on one surface side of a semiconductor substrate via an insulating film, with a channel region and the channel region interposed therebetween. A source region and a drain region, a terminal region formed so as to protrude from a channel region in a direction perpendicular to an axis opposite to the source region and the drain region, and a gate insulating film formed on the channel region. The transistor structure has a gate electrode, a drain electrode electrically connected to the drain region, and a single body terminal electrode electrically connected to the source region and the terminal region. The display device according to claim 33, wherein: 前記電流生成手段は、前記駆動電流を前記表示画素側から引き込む方向に流すように、前記合成電流の信号極性を設定することを特徴とする請求項２４乃至３４のいずれかに記載の表示装置。35. The display device according to claim 24, wherein the current generation unit sets the signal polarity of the combined current so that the drive current flows in a direction in which the drive current is drawn from the display pixel side. 前記電流生成手段は、前記駆動電流を前記表示画素に流し込む方向に流すように、前記合成電流の信号極性を設定することを特徴とする請求項２４乃至３４のいずれかに記載の表示装置。35. The display device according to claim 24, wherein the current generator sets the signal polarity of the combined current so that the drive current flows in a direction in which the drive current flows into the display pixel. 前記信号駆動手段は、少なくとも、前記信号線の各々に対して２組の前記電流生成供給回路を備え、
一方の前記電流生成供給回路において先に保持した前記複数ビットのデジタル信号に基づく前記駆動電流を前記表示画素に供給する動作期間中に、他方の前記電流生成供給回路において次の前記複数ビットのデジタル信号を保持する動作を、交互に順次繰り返し実行することを特徴とする請求項２４乃至３６のいずれかに記載の表示装置。The signal drive unit includes at least two sets of the current generation and supply circuits for each of the signal lines,
During the operation period of supplying the drive current based on the digital signal of the plurality of bits previously held in one of the current generation and supply circuits to the display pixel, the other of the current generation and supply circuit performs the next digital operation of the plurality of bits. 37. The display device according to claim 24, wherein the operation of holding the signal is alternately and repeatedly performed. 前記発光素子は、有機エレクトロルミネッセント素子からなる発光素子であることを特徴とする請求項２４乃至３７のいずれかに記載の表示装置。The display device according to any one of claims 24 to 37, wherein the light emitting element is a light emitting element including an organic electroluminescent element. 少なくとも、複数の走査線及び複数の信号線群が相互に直交するように配設され、該走査線及び該信号線群の交点に複数の表示画素がマトリクス状に配列された表示パネルと、
前記各表示画素を行単位で選択状態にするための走査信号を前記走査線に印加する走査駆動手段と、表示信号に基づく複数ビットのデジタル信号を、前記各信号線群を介して前記各表示画素に供給する信号駆動手段と、を備え、
前記表示画素は、少なくとも、
発光駆動電流の電流値に応じて所定の輝度階調で発光動作する電流駆動型の発光素子と、
前記複数ビットのデジタル信号を保持する信号保持手段と、単一の定電流源から供給される基準電流に基づいて、前記信号保持手段に保持された前記デジタル信号の値に応じた階調電流を生成して、前記発光駆動電流として前記発光素子に供給する電流生成手段と、前記発光素子を特定の輝度階調で発光動作させるための特定電圧を、前記発光素子に印加する特定状態設定手段と、を有する電流生成供給回路と、
を具備することを特徴とする表示装置。At least, a display panel in which a plurality of scanning lines and a plurality of signal line groups are arranged so as to be orthogonal to each other, and a plurality of display pixels are arranged in a matrix at intersections of the scanning lines and the signal line groups,
Scanning driving means for applying a scanning signal for setting each of the display pixels to a selected state in a row unit to the scanning line; and a digital signal of a plurality of bits based on a display signal, the display signal being transmitted through the signal line group. Signal driving means for supplying to the pixels,
The display pixel is at least:
A current-driven light-emitting element that performs light-emitting operation at a predetermined luminance gradation according to the current value of the light-emitting drive current;
A signal holding unit that holds the digital signal of the plurality of bits, and a grayscale current corresponding to a value of the digital signal held by the signal holding unit, based on a reference current supplied from a single constant current source. A current generating unit that generates and supplies the light emitting element as the light emission drive current to the light emitting element; and a specific state setting unit that applies a specific voltage for causing the light emitting element to emit light at a specific luminance gradation to the light emitting element. A current generation and supply circuit having
A display device comprising: 前記特定状態設定手段は、前記デジタル信号に応じて前記階調電流の各々が全て非選択となる状態を判定するデジタル値判定部と、
前記デジタル値判定部による判定結果に基づいて、前記発光素子を最低の輝度階調で発光動作させるための前記特定電圧を印加する特定電圧印加部と、
を備えていることを特徴とする請求項３９記載の表示装置。The specific state setting unit, a digital value determination unit that determines a state in which each of the grayscale currents are all unselected according to the digital signal,
Based on the determination result by the digital value determination unit, a specific voltage application unit that applies the specific voltage for causing the light emitting element to emit light at the lowest luminance gradation,
The display device according to claim 39, further comprising: 前記デジタル値判定部は、前記デジタル信号を入力とし、該デジタル信号の各ビット値の論理和に基づいて、前記階調電流の選択状態を判定することを特徴とする請求項４０記載の表示装置。41. The display device according to claim 40, wherein the digital value determination unit receives the digital signal and determines a selection state of the gradation current based on a logical sum of respective bit values of the digital signal. . 前記複数の階調電流は、各々２ｎ（ｎ＝０、１、２、３、・・・）で規定される、異なる電流値に設定されていることを特徴とする請求項３９乃至４１のいずれかに記載の表示装置。42. The plurality of gray scale currents are set to different current values each defined by 2 n (n = 0, 1, 2, 3,...). The display device according to any one of the above. 前記電流生成手段は、
前記デジタル信号の各ビットに対応し、前記基準電流に対して、各々異なる比率の電流値を有する前記複数の階調電流を生成するカレントミラー回路部と、
前記複数の階調電流から、前記デジタル信号の各ビット値に応じて前記階調電流を選択するスイッチ回路部と、
を備え、前記選択された前記階調電流の合成電流を、前記駆動電流として供給することを特徴とする請求項３９乃至４２のいずれかに記載の表示装置。The current generating means includes:
A current mirror circuit unit that corresponds to each bit of the digital signal and generates the plurality of gradation currents having current values of different ratios with respect to the reference current,
A switch circuit unit that selects the gradation current according to each bit value of the digital signal from the plurality of gradation currents;
The display device according to any one of claims 39 to 42, further comprising: supplying a composite current of the selected gradation current as the drive current. 前記カレントミラー回路部は、
前記定電流源に接続され、前記基準電流が流れる基準電流トランジスタと、
前記基準電流トランジスタのゲート端子に、各ゲート端子が並列的に接続されるとともに、トランジスタサイズが各々異なる、前記階調電流が流れる複数の階調電流トランジスタと、
を備えていることを特徴とする請求項４１記載の表示装置。The current mirror circuit section includes:
A reference current transistor connected to the constant current source and through which the reference current flows;
A plurality of gray scale current transistors, each of which has a gate terminal connected in parallel to the reference current transistor and different transistor sizes, and through which the gray scale current flows,
42. The display device according to claim 41, further comprising: 少なくとも、前記基準電流トランジスタ及び前記階調電流トランジスタの電圧−電流特性が、特定の電圧範囲において略一定の電流値を示す飽和領域を有していることを特徴とする請求項４４記載の表示装置The display device according to claim 44, wherein at least the voltage-current characteristics of the reference current transistor and the gradation current transistor have a saturation region showing a substantially constant current value in a specific voltage range. 少なくとも、前記基準電流トランジスタ及び前記階調電流トランジスタは、半導体基板の一面側に絶縁膜を介して形成された半導体層に、チャネル領域と、該チャネル領域を挟んで形成されたソース領域及びドレイン領域と、該ソース領域及び該ドレイン領域の対向軸に対して垂直方向に、チャネル領域から突出して形成されたターミナル領域と、前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ドレイン領域に電気的に接続されたドレイン電極と、前記ソース領域及び前記ターミナル領域に電気的に接続された単一のボディターミナル電極と、を備えたトランジスタ構造を有していることを特徴とする請求項４５記載の表示装置。At least the reference current transistor and the gradation current transistor include a channel region, a source region and a drain region formed with the channel region interposed in a semiconductor layer formed on one surface side of a semiconductor substrate with an insulating film interposed therebetween. A terminal region formed so as to protrude from a channel region in a direction perpendicular to an axis opposite to the source region and the drain region, a gate electrode formed on the channel region via a gate insulating film, The transistor structure has a drain electrode electrically connected to a drain region, and a single body terminal electrode electrically connected to the source region and the terminal region. The display device according to claim 45. 前記電流生成手段は、前記発光駆動電流を前記発光素子側から引き込む方向に流すように、前記合成電流の信号極性を設定することを特徴とする請求項３９乃至４６のいずれかに記載の表示装置。The display device according to any one of claims 39 to 46, wherein the current generation unit sets the signal polarity of the combined current so that the light emission drive current flows in a direction to be drawn from the light emitting element side. . 前記電流生成手段は、前記発光駆動電流を前記発光素子に流し込む方向に流すように、前記合成電流の信号極性を設定することを特徴とする請求項３９乃至４６のいずれかに記載の表示装置。47. The display device according to claim 39, wherein the current generation unit sets the signal polarity of the combined current so that the light emission drive current flows in a direction flowing into the light emitting element. 前記発光素子は、有機エレクトロルミネッセント素子であることを特徴とする請求項３９乃至４８のいずれかに記載の表示装置。49. The display device according to claim 39, wherein the light emitting element is an organic electroluminescent element.
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