JP2004172192A

JP2004172192A - Manufacturing method of semiconductor device

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Publication number: JP2004172192A
Application number: JP2002333463A
Authority: JP
Inventors: Shinko Oda; 真弘小田; Toru Dan; 徹壇; Hideji Fujiwara; 秀二藤原
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2002-11-18
Filing date: 2002-11-18
Publication date: 2004-06-17

Abstract

<P>PROBLEM TO BE SOLVED: To provide a manufacturing method of a semiconductor device suppressing the increase of etching rate of an insulating film due to the pouring of ion upon forming a channel region or an impurity region which becomes a well region. <P>SOLUTION: The manufacturing method of the semiconductor device is provided with: a forming process of an element separating groove 50 on the main surface of a p-type single crystal silicon substrate 1; an embedding process of a silicon oxide film 5 into the element separating groove 50; a forming process of the p-type well region 8, the p-type channel region, the n-type well region 10, and the n-type channel region on the p-type single crystal silicon substrate 1 by introducing impurities; a heat treatment process effected thereafter; an etching process of the surface of the p-type single crystal silicon substrate 1 through wet etching after the heat treatment; and a forming process of a gate electrode 12 so as to ride on the silicon oxide film 5 embedded into the element separating groove 50. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体装置の製造方法に関し、より特定的には、素子分離溝を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、ＵＬＳＩ（ＵｌｔｒａＬａｒｇｅＳｃａｌｅＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）回路の高密度化・高集積化に伴って、素子の微細化が進められている。素子を微細化するためには、素子自体の微細化と同時に、素子分離領域の微細化が重要になってきている。
【０００３】
従来、素子分離の技術としては、ＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃｏｎ）法が用いられていた。しかし、ＬＯＣＯＳ法では、素子間を酸化分離する際のシリコン酸化膜の横方向の広がり（いわゆるバーズビーク）によって、素子分離幅を十分に縮小することができなくなってきている。そこで、近年、素子間に素子分離用の溝を形成するとともに、その溝にシリコン酸化膜などの絶縁膜を埋め込むことにより素子分離を行うＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）法が提案されている。
【０００４】
ＳＴＩ法を用いることにより、ＬＯＣＯＳ法でのバーズビークによる素子分離幅の制限が解消されるため、デバイスのさらなる微細化を進めることができる。
【０００５】
図１５〜図２５は、従来のＳＴＩ法による素子分離領域を有する半導体装置（ＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ））の製造方法を説明するための断面図である。図１５〜図２５を参照して、以下に、従来の半導体装置の製造方法について説明する。
【０００６】
まず、図１５に示すように、ｐ型単結晶シリコン基板１０１の主表面上にシリコン酸化膜１０２およびシリコン窒化膜１０３を順次形成した後、フォトリソグラフィー技術とドライエッチング技術とを用いて、シリコン窒化膜１０３およびシリコン酸化膜１０２をパターニングする。そして、パターニングされたシリコン窒化膜１０３をマスクとして、ｐ型単結晶シリコン基板１０１をエッチングすることによって、素子分離溝１５０を形成する。
【０００７】
次に、図１６に示すように、熱酸化法を用いて、素子分離溝１５０の内壁にシリコン酸化膜１０４を形成する。このシリコン酸化膜１０４の形成によって、素子分離溝１５０の上部コーナ部１５０ａが丸められる。
【０００８】
次に、図１７に示すように、ＣＶＤ法を用いて、素子分離溝１５０内を埋め込むとともに、シリコン窒化膜１０３を覆うように、シリコン酸化膜１０５を形成する。
【０００９】
次に、シリコン窒化膜１０３をストッパとして、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）法により余分なシリコン酸化膜１０５を除去することによって、図１８に示されるような形状が得られる。
【００１０】
この後、ウェットエッチングを用いて、シリコン窒化膜１０３およびシリコン酸化膜１０２を除去することによって、図１９に示すように、ｐ型単結晶シリコン基板１０１の表面が露出された形状が得られる。
【００１１】
次に、図２０に示すように、ｐ型単結晶シリコン基板１０１の露出された表面上に、熱酸化法を用いて、シリコン酸化膜からなる犠性酸化膜１０６を形成する。この犠性酸化膜１０６は、ＳＴＩ工程において基板に誘起されるストレス層などの除去、および、イオン注入工程における基板表面の保護の役割を果たす。
【００１２】
次に、図２１に示すように、ｐＭＯＳＦＥＴ領域にレジスト１０７を形成する。その後、レジスト１０７をマスクとして、シリコン酸化膜１０５および犠牲酸化膜１０６を介して、ｎＭＯＳＦＥＴ領域に、ボロン（Ｂ）を、注入エネルギ：約１００ｋｅＶ〜約３００ｋｅＶ、注入量：約２×１０^１３ｃｍ^−２〜約５×１０^１３ｃｍ^−２の条件下でイオン注入することによって、ｐ型ウェル領域１０８を形成する。さらに、ボロン（Ｂ）を、注入エネルギ：約１０ｋｅＶ〜約５０ｋｅＶ、注入量：約１×１０^１２ｃｍ^−２〜約３×１０^１３ｃｍ^−２の条件下でイオン注入することによって、ｐ型チャネル領域（図示せず）を形成する。この後、レジスト１０７を除去する。
【００１３】
次に、図２２に示すように、ｎＭＯＳＦＥＴ領域にレジスト１０９を形成する。その後、レジスト１０９をマスクとして、シリコン酸化膜１０５および犠牲酸化膜１０６を介して、ｐＭＯＳＦＥＴ領域に、リン（Ｐ）を、注入エネルギ：約２００ｋｅＶ〜約６００ｋｅＶ、注入量：約２×１０^１３ｃｍ^−２〜約５×１０^１３ｃｍ^−２の条件下でイオン注入することによって、ｎ型ウェル領域１１０を形成する。さらに、砒素（Ａｓ）を、注入エネルギ：約６０ｋｅＶ〜約１５０ｋｅＶ、注入量：約１×１０^１２ｃｍ^−２〜約３×１０^１３ｃｍ^−２の条件下でイオン注入することにより、ｎ型チャネル領域（図示せず）を形成する。この後、レジスト１０９を除去する。
【００１４】
次に、フッ酸系溶液によるウェットエッチングにより、シリコン酸化膜からなる犠性酸化膜１０６を除去することにより、図２３に示したような形状が得られる。この場合、砒素などの質量数が大きいイオン種が注入されたｐＭＯＳＦＥＴ領域側におけるシリコン酸化膜１０５および犠牲酸化膜１０６の方が、質量数の小さいボロンが注入されたｎＭＯＳＦＥＴ領域側におけるシリコン酸化膜１０５および犠牲酸化膜１０６よりも過度にエッチングされる。この点については、後述する。
【００１５】
次に、図２４に示すように、熱酸化法を用いて、シリコン酸化膜からなるゲート酸化膜１１１を形成する。
【００１６】
最後に、図２５に示すように、全面に多結晶シリコン膜を形成した後、フォトリソグラフィ技術とドライエッチング技術とを用いてその多結晶シリコンをパターニングすることによって、ゲート電極１１２を形成する。その後、ｎＭＯＳＦＥＴ領域には砒素（Ａｓ）を注入するとともに、ｐＭＯＳＦＥＴ領域にはボロン（Ｂ）を注入することによって、それぞれ、ｎ型のソース／ドレイン領域（図示せず）およびｐ型のソース／ドレイン領域（図示せず）を形成すると同時にゲート電極へ不純物を導入する。その後、熱処理を行うことによって、ゲート電極およびソース／ドレイン領域に注入した不純物を活性化させる。
【００１７】
このようにして、従来の素子分離溝を有する半導体装置（ＣＭＯＳ）が形成される。
【００１８】
上記した従来の半導体装置の製造プロセスでは、図２１および図２２に示したｐ型ウェル領域１０８、ｐ型チャネル領域、ｎ型ウェル領域１１０およびｎ型チャネル領域を形成するためのイオン注入によって、素子分離溝１５０に埋め込まれるシリコン酸化膜１０５と、シリコン酸化膜からなる犠性酸化膜１０６とが損傷を受けるという不都合がある。このようにシリコン酸化膜１０５および犠性酸化膜１０６が損傷を受けると、シリコン酸化膜１０５および犠性酸化膜１０６のフッ酸系溶液に対するエッチングレートが大きくなるという不都合がある。
【００１９】
特に、砒素などの質量数が大きいイオン種が注入されるｐＭＯＳＦＥＴ領域側における犠性酸化膜１０６およびシリコン酸化膜１０５は、イオン注入による損傷が大きくなるため、フッ酸系溶液に対するエッチングレートが増大しやすい。
【００２０】
したがって、フッ酸系溶液によるウェットエッチングによって、シリコン酸化膜からなる犠性酸化膜１０６を除去する際に、図２３に示すように、ｐＭＯＳＦＥＴ領域（ｎ型ウェル領域１１０が形成される領域）での犠性酸化膜１０６およびシリコン酸化膜１０５のエッチング量が大きくなる。これにより、図２３に示すように、シリコン酸化膜１０５のｐＭＯＳＦＥＴ領域側に位置する右側上部１０５ａが大きくエッチングされるとともに、犠牲酸化膜１０６と連続するシリコン酸化膜１０４の上部もエッチングされた形状になる。
【００２１】
この状態で、図２４に示すようにゲート酸化膜１１１を形成すると、シリコン酸化膜１０５の右側上部１０５ａと、素子分離溝１５０の上部コーナ部１５０ａとの間に、凹部１６０が形成される。そして、図２５に示すようにゲート電極１１２を形成すると、ゲート電極１１２の凹部１６０（図２４参照）に対応する部分に、突出部１１２ａが形成される。このため、ゲート電極１１２の突出部１１２ａと素子分離溝１５０の上部コーナ部１５０ａとの間において電界集中が発生するので、しきい値電圧が低下する。これにより、オフリーク電流が発生するという不都合がある。
【００２２】
そこで、従来、このような不都合を解消するために、素子分離溝に埋め込んだシリコン酸化膜にシリコンをイオン注入した後熱処理することによって、素子分離溝に埋め込んだシリコン酸化膜の緻密度を高めてフッ酸などに対するエッチングレートを低減する技術が提案されている（たとえば、特許文献１参照）。
【００２３】
【特許文献１】
特開平１１−１２１６０７号公報
【発明が解決しようとする課題】
しかしながら、上記特許文献１では、素子分離溝にＣＶＤ法を用いてシリコン酸化膜を埋め込んだ直後にそのシリコン酸化膜の表面にシリコンを注入した後熱処理を行っている。すなわち、特許文献１では、チャネル領域およびウェル領域を形成するためのイオン注入工程の前に、素子分離溝に埋め込まれたシリコン酸化膜へのシリコンのイオン注入および熱処理を行うことによって、素子分離溝に埋め込んだシリコン酸化膜の緻密度を高めている。このため、特許文献１では、チャネル領域およびウェル領域の形成のためのイオン注入工程の際に、素子分離溝に埋め込まれたシリコン酸化膜に損傷が発生するので、素子分離溝に埋め込まれたシリコン酸化膜のフッ酸系溶液に対するエッチングレートが再び増大するという不都合がある。また、チャネル領域およびウェル領域を形成するためのイオン注入工程の際に、犠牲酸化膜にも損傷が発生するため、犠牲酸化膜のエッチングレートも増大すると考えられる。したがって、特許文献１では、図１５〜図２５に示した従来の半導体装置の製造プロセスと同様の問題が生じる。
【００２４】
すなわち、チャネル領域およびウェル領域の形成のためのイオン注入工程後に、犠牲酸化膜を除去するために、フッ酸系溶液によるウェットエッチング処理を行うと、ｐＭＯＳＦＥＴ領域側の犠牲酸化膜と、素子分離溝に埋め込まれたシリコン酸化膜のｐＭＯＳＦＥＴ領域側の右側上部とが過度にエッチングされることになる。この状態で、ゲート酸化膜を形成すると、素子分離溝に埋め込まれたシリコン酸化膜の右側上部と、素子分離溝の上部コーナ部との間に、凹部が形成される。さらにこの状態で、ゲート電極を形成すると、ゲート電極の凹部に対応する部分に、突出部が形成されるため、ゲート電極の突出部において電界集中が発生する。その結果、しきい値電圧が低下するので、オフリーク電流が発生するという問題点がある。
【００２５】
この発明は、上記のような課題を解決するためになされたものであり、チャネル領域またはウェル領域となる不純物領域の形成の際のイオン注入に起因する絶縁膜のエッチングレートの増大を抑制することが可能な半導体装置の製造方法を提供することを目的とする。
【００２６】
【課題を解決するための手段および発明の効果】
この発明の一の局面による半導体装置の製造方法は、半導体基板の主表面に素子を分離するための溝を形成する工程と、溝に第１絶縁膜を埋め込む工程と、半導体基板に不純物を導入することによって、チャネル領域またはウェル領域となる不純物領域を形成する工程と、不純物領域の形成後に、熱処理を行う工程と、熱処理後に、半導体基板をエッチング溶液によってエッチングする工程と、エッチング後に、溝に埋め込まれた第１絶縁膜上に乗り上げるようにゲート電極層を形成する工程とを備えている。
【００２７】
この発明の一の局面による半導体装置の製造方法では、上記のように、半導体基板に不純物を導入することにより、チャネル領域またはウェル領域となる不純物領域を形成した後、熱処理を行うことによって、チャネル領域またはウェル領域となる不純物領域の形成の際の不純物の導入時に第１絶縁膜が受けた損傷を回復することができるので、第１絶縁膜の損傷に起因してフッ酸などのエッチング溶液に対する第１絶縁膜のエッチングレートが増加するのを抑制することができる。これにより、不純物領域の形成後に半導体基板をエッチング溶液によってエッチングする際に、第１絶縁膜の上面端部が大きくエッチングされて第１絶縁膜と素子形成領域との間に凹部が形成されるのを抑制することができるので、凹部に形成されたゲート電極の突出部に起因して電界集中が発生するのを抑制することができる。その結果、電界集中によるしきい値電圧の低下によってオフリーク電流が発生するのを有効に抑制することができる。
【００２８】
上記一の局面による半導体装置の製造方法において、好ましくは、不純物を導入する工程に先立って、半導体基板の主表面上に、第２絶縁膜を形成する工程をさらに備え、不純物領域を形成する工程は、第２絶縁膜を介して、半導体基板の主表面に不純物をイオン注入することによって、不純物領域を形成する工程を含み、エッチングする工程は、エッチング溶液によって第２絶縁膜を除去する工程を含む。このように構成すれば、上記一の局面による熱処理を行うことによって、チャネル領域またはウェル領域となる不純物領域を形成する際の不純物のイオン注入時に第２絶縁膜が受けた損傷を回復することができるので、第２絶縁膜の損傷に起因してフッ酸などのエッチング溶液に対する第２絶縁膜のエッチングレートが増加するのを抑制することができる。これにより、不純物領域の形成後に半導体基板をエッチング溶液によってエッチングする際に、第２絶縁膜および第１絶縁膜が大きくエッチングされて第１絶縁膜と素子形成領域との間に凹部が形成されるのを抑制することができるので、凹部に形成されたゲート電極の突出部に起因する電界集中によってしきい値電圧が低下するのを抑制することができる。その結果、オフリーク電流が発生するのをより抑制することができる。
【００２９】
上記の半導体装置の製造方法において、好ましくは、熱処理を行う工程は、不純物の導入に起因する第１絶縁膜の損傷を回復することが可能な条件で熱処理を行う工程を含む。このように構成すれば、容易に、熱処理により第１絶縁膜の損傷を回復することができるので、第１絶縁膜のエッチングレートが増大するのを抑制することができる。
【００３０】
上記の半導体装置の製造方法において、好ましくは、熱処理を行う工程は、急速短時間加熱により熱処理する工程を含む。このように構成すれば、半導体基板に導入した不純物の拡散を抑制しながら、第１絶縁膜の損傷を回復することができる。
【００３１】
上記の半導体装置の製造方法において、好ましくは、不純物領域を形成する工程は、半導体基板に、第１導電型の第１不純物をイオン注入することによって、第１導電型のチャネル領域またはウェル領域となる第１不純物領域を形成する工程と、半導体基板に、第１不純物よりも質量数の大きい第２導電型の第２不純物をイオン注入することによって、第２導電型のチャネル領域またはウェル領域となる第２不純物領域を形成する工程とを含む。このように構成すれば、特に、質量数の大きい第２導電型の第２不純物をイオン注入することにより形成される第２導電型の第２不純物領域側では、第１絶縁膜や第２絶縁膜が損傷を受けやすいので、その第１絶縁膜や第２絶縁膜の損傷を熱処理により回復することができる。
【００３２】
【発明の実施の形態】
以下、本発明を具体化した実施形態を図面に基づいて説明する。
【００３３】
図１〜図１２は、本発明の一実施形態による半導体装置（ＣＭＯＳ）の製造プロセスを説明するための断面図である。図１〜図１２を参照して、本実施形態による半導体装置の製造方法について説明する。
【００３４】
まず、図１に示すように、ｐ型単結晶シリコン基板１の上面上に、約５ｎｍ〜約３０ｎｍの厚みを有するシリコン酸化膜２と、約５０ｎｍ〜約３００ｎｍの厚みを有するシリコン窒化膜３とを順次形成した後、フォトリソグラフィー技術とドライエッチング技術とを用いて、シリコン窒化膜３およびシリコン酸化膜２をパターニングする。そして、そのパターニングされたシリコン窒化膜３をマスクとして、ｐ型単結晶シリコン基板１をエッチングすることによって、素子分離溝５０を形成する。なお、ｐ型単結晶シリコン基板１は、本発明の「半導体基板」の一例であり、素子分離溝５０は、本発明の「溝」の一例である。
【００３５】
次に、図２に示すように、熱酸化法を用いて、素子分離溝５０の内壁面にシリコン酸化膜４を約５０ｎｍ〜約６００ｎｍの厚みで形成することによって、素子分離溝５０の上部コーナ部５０ａを丸める。
【００３６】
次に、図３に示すように、ＣＶＤ法を用いて、素子分離溝５０を埋め込むとともにシリコン窒化膜３を覆うように、シリコン酸化膜５を形成する。そして、約９００℃〜約１２００℃で約１分〜約３０分間の熱処理を行うことによって、シリコン酸化膜５の膜質の安定化を行う。なお、シリコン酸化膜５は、本発明の「第１絶縁膜」の一例である。
【００３７】
次に、シリコン窒化膜３をストッパとして、ＣＭＰ法を用いてシリコン酸化膜５の余分な部分を除去する。これにより、図４に示されるような形状が得られる。
【００３８】
この後、シリコン窒化膜３をリン酸によるウェットエッチングにより除去するとともに、シリコン窒化膜３下のシリコン酸化膜２をフッ酸系溶液によるウェットエッチングによって除去する。これにより、図５に示されるように、ｐ型単結晶シリコン基板１の素子が形成される領域の表面が露出された状態になる。
【００３９】
次に、図６に示すように、ｐ型単結晶シリコン基板１の露出された表面上に、熱酸化法を用いて、シリコン酸化膜からなる犠性酸化膜６を約３ｎｍ〜約２０ｎｍの厚みで形成する。この犠性酸化膜６は、約７００℃〜約１２００℃の温度条件下で熱酸化することによって形成する。なお、この犠牲酸化膜６は、本発明の「第２絶縁膜」の一例である。
【００４０】
次に、図７に示すように、ｐＭＯＳＦＥＴが形成される領域を覆うようにレジスト７を形成する。レジスト７をマスクとして、ｎＭＯＳＦＥＴ領域に、ボロン（Ｂ）を、注入エネルギ：約１００ｋｅＶ〜約３００ｋｅＶ、注入量：約２×１０^１３ｃｍ^−２〜約５×１０^１３ｃｍ^−２の条件下で注入することによって、ｐ型ウェル領域８を形成する。さらに、ボロン（Ｂ）を、注入エネルギ：約１０ｋｅＶ〜約５０ｋｅＶ、注入量：約１×１０^１２ｃｍ^−２〜約３×１０^１３ｃｍ^−２の条件下でイオン注入することによって、ｐ型チャネル領域を形成する。なお、ｐ型ウェル領域８およびｐ型チャネル領域は、本発明の「第１不純物領域」および「不純物領域」の一例である。この後、レジスト７を除去する。
【００４１】
次に、図８に示すように、ｎＭＯＳＦＥＴ領域を覆うように、レジスト９を形成する。レジスト９をマスクとして、ｐＭＯＳＦＥＴ領域に、リン（Ｐ）を、注入エネルギ：約２００ｋｅＶ〜約６００ｋｅＶ、注入量：約２×１０^１３ｃｍ^−２〜約５×１０^１３ｃｍ^−２の条件下でイオン注入することによって、ｎ型ウェル領域１０を形成する。さらに、砒素（Ａｓ）を、注入エネルギ：約６０ｋｅＶ〜約１５０ｋｅＶ、注入量：約１×１０^１２ｃｍ^−２〜約３×１０^１３ｃｍ^−２の条件下でイオン注入することによって、ｎ型チャネル領域を形成する。なお、ｎ型ウェル領域１０およびｎ型チャネル領域は、本発明の「第２不純物領域」および「不純物領域」の一例である。この後、レジスト９を除去する。
【００４２】
次に、本実施形態では、図９に示すように、ランプアニールによる急速短時間加熱（ＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌｉｎｇ））法を用いて熱処理を行うことによって、ｐ型ウェル領域８、ｐ型チャネル領域、ｎ型ウェル領域１０およびｎ型チャネル領域の形成時のイオン注入によるシリコン酸化膜５の損傷を回復させる。この場合の熱処理条件は、温度：約８００℃〜約１１００℃、熱処理時間：約０．１秒〜約６０秒、昇温レート：約１０℃／ｓ〜約５００℃／ｓである。なお、この熱処理によって、犠性酸化膜６のイオン注入による損傷も回復される。また、急速短時間加熱（ＲＴＡ）を行っているために、ｐ型チャネル領域およびｎ型チャネル領域の不純物拡散がほとんど起こらない。
【００４３】
この後、フッ酸系溶液によるウェットエッチングを用いて、シリコン酸化膜からなる犠性酸化膜６を除去する。この際、シリコン酸化膜５および犠性酸化膜６は上記した熱処理により損傷が回復されているので、エッチングレートが低減されている。このため、図２４に示した従来の場合と異なり、ｐＭＯＳＦＥＴ領域側の素子分離溝５０の上部コーナ部５０ａにおいてシリコン酸化膜５および犠性酸化膜６が過剰にエッチングされるのを抑制することができる。これにより、図１０に示されるような形状が得られる。
【００４４】
次に、図１１に示すように、熱酸化法を用いて、シリコン酸化膜からなるゲート酸化膜１１を約１ｎｍ〜約１０ｎｍの厚みで形成する。この場合の熱酸化温度は、約８００℃〜約９００℃である。
【００４５】
次に、図１２に示すように、全面に多結晶シリコン膜を約５０ｎｍ〜約３００ｎｍの厚みで形成した後、フォトリソグラフィー技術とドライエッチング技術とを用いてその多結晶シリコン膜をパターニングすることによって、ゲート電極１２を形成する。このゲート電極１２は、シリコン酸化膜５上に乗り上げるように形成する。なお、ゲート電極１２は、本発明の「ゲート電極層」の一例である。
【００４６】
この後、ｎＭＯＳＦＥＴ領域に砒素（Ａｓ）をイオン注入するとともに、ｐＭＯＳＦＥＴ領域にボロン（Ｂ）をイオン注入することによって、それぞれ、ｎ型のソース／ドレイン領域（図示せず）およびｐ型のソース／ドレイン領域（図示せず）を形成すると同時にゲート電極へ不純物を導入する。そして、ＲＴＡ法を用いて、約７００℃〜約１１００℃で、約０．１秒〜約６０秒間の熱処理を行うことによって、ゲート電極およびソース／ドレイン領域に注入した不純物を活性化させる。このようにして、本実施形態による半導体装置（ＣＭＯＳ）が形成される。
【００４７】
ここで、本実施形態による半導体装置の製造プロセスでは、図７に示した工程において、ｎＭＯＳＦＥＴ領域に、ボロン（Ｂ）を注入するとともに、図８に示した工程において、ｐＭＯＳＦＥＴ領域に、リン（Ｐ）および砒素（Ａｓ）を注入している。図１３には、水とフッ酸とが１００：１の比率で混合されたフッ酸溶液を用いてシリコン酸化膜５をウェットエッチングする場合のエッチング時間とエッチング量との関係を本願発明者が測定した結果が示されている。
【００４８】
図１３を参照して、砒素（Ａｓ）などの質量数が大きいイオン種が注入される場合には、質量数の小さいボロン（Ｂ）が注入される場合に比べて、エッチングレートが著しく増大していることが確認できた。これにより、砒素（Ａｓ）などの質量数が大きいイオン種が注入されるｐＭＯＳＦＥＴ領域では、ｎ型ウェル領域１０およびｎ型チャネル領域の形成時のイオン注入によってシリコン酸化膜５のエッチングレートが著しく増加することが確認できた。
【００４９】
また、図１４には、水とフッ酸との混合比が１００：１のフッ酸溶液により２分１５秒間ウェットエッチングした場合のシリコン酸化膜５のエッチング量と熱処理温度との関係が示されている。図１４を参照して、イオン注入を行った場合で熱処理（ＲＴＡ）を行わない場合には、イオン注入を行わない場合に比べて、エッチング量（エッチングレート）が２倍以上に増加していることがわかる。また、イオン注入を行った後８００℃〜１０００℃の熱処理を行うことによって、エッチングレートが低減されていることがわかる。そして、熱処理温度が高ければ高い程エッチングレートを低減できる効果が大きいことがわかる。
【００５０】
本実施形態では、上記のように、ｐ型ウェル領域８、ｐ型チャネル領域、ｎ型ウェル領域１０およびｎ型チャネル領域の形成のためのイオン注入工程の後に、約８００℃以上の熱処理を施すことによって、特に、砒素などの質量数の重いイオンが注入されるｐＭＯＳＦＥＴ領域におけるイオン注入工程によるシリコン酸化膜５および犠牲酸化膜６の損傷を回復することができるため、イオン注入工程に起因して増加したシリコン酸化膜５および犠牲酸化膜６のフッ酸系溶液に対するエッチングレートを低減することができる。これにより、犠性酸化膜６をフッ酸系溶液によるウェットエッチングによって除去する際に、ｐＭＯＳＦＥＴ領域側の犠性酸化膜６とシリコン酸化膜５のｐＭＯＳＦＥＴ領域側の右側上部とが過度にエッチングされてシリコン酸化膜５とｐＭＯＳＦＥＴ形成領域との間に凹部が形成されるのを抑制することができる。そのため、凹部に形成されたゲート電極の突出部に起因して電界集中が発生するのを抑制することができる。その結果、しきい値電圧が低下するのを抑制することができるので、オフリーク電流が発生するのを抑制することができる。
【００５１】
また、本実施形態では、ｐ型ウェル領域８、ｐ型チャネル領域、ｎ型ウェル領域１０およびｎ型チャネル領域の形成のためのイオン注入工程の後に行う熱処理として、急速短時間加熱（ＲＴＡ）を用いることによって、チャネル領域の不純物拡散を抑制しながら、シリコン酸化膜５および犠牲酸化膜６の損傷を回復することができる。
【００５２】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００５３】
たとえば、上記実施形態では、ＳＴＩ法による素子分離を含む半導体装置の一例としてＣＭＯＳの形成方法について説明したが、本発明はこれに限らず、ＳＴＩ法による素子分離を含む他の半導体装置の形成方法にも適用可能である。
【００５４】
また、上記実施形態では、ｐ型ウェル領域８、ｐ型チャネル領域、ｎ型ウェル領域１０およびｎ型チャネル領域の形成時のイオン注入によるシリコン酸化膜５の損傷を回復させるための熱処理条件を、温度：約８００℃〜約１１００℃、熱処理時間：約０．１秒〜約６０秒、昇温レート：約１０℃／ｓ〜約５００℃／ｓに設定した例を示したが、本発明はこれに限らず、イオン注入によるシリコン酸化膜５および犠牲酸化膜６の損傷を回復させることが可能な熱処理条件であれば、他の熱処理条件であってもよい。
【図面の簡単な説明】
【図１】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図２】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図３】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図４】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図５】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図６】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図７】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図８】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図９】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１０】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１１】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１２】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１３】注入されるイオンの種類によってシリコン酸化膜のエッチングレートが変化することを示した特性図である。
【図１４】本発明の一実施形態の熱処理による効果を説明するための特性図である。
【図１５】従来の半導体装置の製造プロセスを説明するための断面図である。
【図１６】従来の半導体装置の製造プロセスを説明するための断面図である。
【図１７】従来の半導体装置の製造プロセスを説明するための断面図である。
【図１８】従来の半導体装置の製造プロセスを説明するための断面図である。
【図１９】従来の半導体装置の製造プロセスを説明するための断面図である。
【図２０】従来の半導体装置の製造プロセスを説明するための断面図である。
【図２１】従来の半導体装置の製造プロセスを説明するための断面図である。
【図２２】従来の半導体装置の製造プロセスを説明するための断面図である。
【図２３】従来の半導体装置の製造プロセスを説明するための断面図である。
【図２４】従来の半導体装置の製造プロセスを説明するための断面図である。
【図２５】従来の半導体装置の製造プロセスを説明するための断面図である。
【符号の説明】
１ｐ型単結晶シリコン基板（半導体基板）
２シリコン酸化膜
３シリコン窒化膜
４シリコン酸化膜
５シリコン酸化膜（第１絶縁膜）
６犠性酸化膜（第２絶縁膜）
８ｐ型ウェル領域（不純物領域、第１不純物領域）
１０ｎ型ウェル領域（不純物領域、第２不純物領域）
１１ゲート酸化膜
１２ゲート電極（ゲート電極層）
５０素子分離溝
５０ａ上部コーナ部[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device having an element isolation groove.
[0002]
[Prior art]
2. Description of the Related Art In recent years, with the increase in density and integration of ULSI (Ultra Large Scale Integrated Circuit) circuits, miniaturization of elements has been promoted. In order to miniaturize the element, it is important to miniaturize the element isolation region at the same time as the element itself.
[0003]
Conventionally, a LOCOS (Local Oxidation of Silicon) method has been used as an element isolation technique. However, in the LOCOS method, the width of the silicon oxide film in the lateral direction (so-called bird's beak) at the time of oxidative isolation between elements cannot be sufficiently reduced. Therefore, in recent years, an STI (Shallow Trench Isolation) method has been proposed in which an element isolation groove is formed between elements and an element isolation is performed by embedding an insulating film such as a silicon oxide film in the groove.
[0004]
By using the STI method, the limitation of the element isolation width due to the bird's beak in the LOCOS method is eliminated, so that the device can be further miniaturized.
[0005]
15 to 25 are cross-sectional views for explaining a method of manufacturing a semiconductor device (CMOS (Complementary Metal Oxide Semiconductor)) having an element isolation region by a conventional STI method. Hereinafter, a conventional method for manufacturing a semiconductor device will be described with reference to FIGS.
[0006]
First, as shown in FIG. 15, after a silicon oxide film 102 and a silicon nitride film 103 are sequentially formed on a main surface of a p-type single crystal silicon substrate 101, a silicon nitride film 102 and a silicon nitride film 103 are formed by photolithography and dry etching. The film 103 and the silicon oxide film 102 are patterned. Then, using the patterned silicon nitride film 103 as a mask, the p-type single-crystal silicon substrate 101 is etched to form an element isolation groove 150.
[0007]
Next, as shown in FIG. 16, a silicon oxide film 104 is formed on the inner wall of the element isolation groove 150 by using a thermal oxidation method. By forming the silicon oxide film 104, the upper corner 150a of the element isolation groove 150 is rounded.
[0008]
Next, as shown in FIG. 17, a silicon oxide film 105 is formed using a CVD method so as to fill the element isolation trench 150 and cover the silicon nitride film 103.
[0009]
Next, by using the silicon nitride film 103 as a stopper, excess silicon oxide film 105 is removed by a CMP (Chemical Mechanical Polishing) method to obtain a shape as shown in FIG.
[0010]
Thereafter, the silicon nitride film 103 and the silicon oxide film 102 are removed by wet etching to obtain a shape in which the surface of the p-type single crystal silicon substrate 101 is exposed as shown in FIG.
[0011]
Next, as shown in FIG. 20, a sacrificial oxide film 106 made of a silicon oxide film is formed on the exposed surface of the p-type single crystal silicon substrate 101 by using a thermal oxidation method. The sacrificial oxide film 106 plays a role of removing a stress layer and the like induced on the substrate in the STI process and protecting the substrate surface in the ion implantation process.
[0012]
Next, as shown in FIG. 21, a resist 107 is formed in the pMOSFET region. Thereafter, using the resist 107 as a mask, boron (B) is implanted into the nMOSFET region through the silicon oxide film 105 and the sacrificial oxide film 106 at an implantation energy of about 100 keV to about 300 keV and an implantation amount of about 2 × 10 5 ^Thirteen cm ^-2 ~ 5 × 10 ^Thirteen cm ^-2 The p-type well region 108 is formed by ion implantation under the conditions described above. Further, boron (B) is implanted at an implantation energy of about 10 keV to about 50 keV and an implantation amount of about 1 × 10 ¹² cm ^-2 ~ 3 × 10 ^Thirteen cm ^-2 By performing ion implantation under the conditions described above, a p-type channel region (not shown) is formed. After that, the resist 107 is removed.
[0013]
Next, as shown in FIG. 22, a resist 109 is formed in the nMOSFET region. After that, using the resist 109 as a mask, phosphorus (P) is implanted into the pMOSFET region through the silicon oxide film 105 and the sacrificial oxide film 106 at an implantation energy of about 200 keV to about 600 keV and an implantation amount of about 2 × 10 5 ^Thirteen cm ^-2 ~ 5 × 10 ^Thirteen cm ^-2 The n-type well region 110 is formed by ion implantation under the conditions described above. Further, arsenic (As) is implanted at an implantation energy of about 60 keV to about 150 keV and an implantation amount of about 1 × 10 ¹² cm ^-2 ~ 3 × 10 ^Thirteen cm ^-2 By performing ion implantation under the conditions described above, an n-type channel region (not shown) is formed. After that, the resist 109 is removed.
[0014]
Next, the shape shown in FIG. 23 is obtained by removing the sacrificial oxide film 106 made of a silicon oxide film by wet etching using a hydrofluoric acid-based solution. In this case, the silicon oxide film 105 and the sacrificial oxide film 106 on the side of the pMOSFET region into which the ionic species having a large mass number such as arsenic are implanted are better than the silicon oxide film 105 on the side of the nMOSFET region into which the boron having a small mass number is implanted. And it is etched more than the sacrificial oxide film 106. This will be described later.
[0015]
Next, as shown in FIG. 24, a gate oxide film 111 made of a silicon oxide film is formed by using a thermal oxidation method.
[0016]
Finally, as shown in FIG. 25, after a polycrystalline silicon film is formed on the entire surface, the polycrystalline silicon is patterned using a photolithography technique and a dry etching technique to form a gate electrode 112. Thereafter, arsenic (As) is implanted into the nMOSFET region, and boron (B) is implanted into the pMOSFET region, thereby forming an n-type source / drain region (not shown) and a p-type source / drain, respectively. At the same time as forming the region (not shown), an impurity is introduced into the gate electrode. Thereafter, by performing heat treatment, the impurities implanted into the gate electrode and the source / drain regions are activated.
[0017]
Thus, a conventional semiconductor device (CMOS) having an element isolation groove is formed.
[0018]
In the above-described conventional semiconductor device manufacturing process, the element is formed by ion implantation for forming the p-type well region 108, the p-type channel region, the n-type well region 110, and the n-type channel region shown in FIGS. There is a disadvantage that the silicon oxide film 105 buried in the isolation trench 150 and the sacrificial oxide film 106 made of the silicon oxide film are damaged. If the silicon oxide film 105 and the sacrificial oxide film 106 are damaged as described above, there is a disadvantage that the etching rates of the silicon oxide film 105 and the sacrificial oxide film 106 to a hydrofluoric acid-based solution are increased.
[0019]
In particular, the sacrificial oxide film 106 and the silicon oxide film 105 on the pMOSFET region side into which the ion species having a large mass number such as arsenic are implanted have a large damage due to the ion implantation, and the etching rate for the hydrofluoric acid-based solution increases. Cheap.
[0020]
Therefore, when the sacrificial oxide film 106 made of a silicon oxide film is removed by wet etching with a hydrofluoric acid-based solution, as shown in FIG. 23, in the pMOSFET region (the region where the n-type well region 110 is formed). The etching amounts of the sacrificial oxide film 106 and the silicon oxide film 105 increase. As a result, as shown in FIG. 23, the upper right portion 105a located on the pMOSFET region side of the silicon oxide film 105 is largely etched, and the upper portion of the silicon oxide film 104 continuous with the sacrificial oxide film 106 is also etched. Become.
[0021]
In this state, when the gate oxide film 111 is formed as shown in FIG. 24, a concave portion 160 is formed between the upper right portion 105a of the silicon oxide film 105 and the upper corner portion 150a of the element isolation groove 150. Then, when the gate electrode 112 is formed as shown in FIG. 25, a protrusion 112a is formed in a portion of the gate electrode 112 corresponding to the recess 160 (see FIG. 24). Therefore, electric field concentration occurs between the protruding portion 112a of the gate electrode 112 and the upper corner portion 150a of the element isolation groove 150, and the threshold voltage is reduced. As a result, there is a disadvantage that an off-leak current is generated.
[0022]
Therefore, conventionally, in order to eliminate such inconveniences, the density of the silicon oxide film embedded in the element isolation trench is increased by performing a heat treatment after ion-implanting silicon into the silicon oxide film embedded in the element isolation trench. A technique for reducing an etching rate for hydrofluoric acid or the like has been proposed (for example, see Patent Document 1).
[0023]
[Patent Document 1]
JP-A-11-121607
[Problems to be solved by the invention]
However, in Patent Document 1, immediately after the silicon oxide film is buried in the element isolation trench by using the CVD method, heat treatment is performed after injecting silicon into the surface of the silicon oxide film. That is, in Patent Literature 1, prior to an ion implantation step for forming a channel region and a well region, ion implantation of silicon into a silicon oxide film buried in the device isolation trench and heat treatment are performed. The density of the silicon oxide film embedded in the substrate is increased. For this reason, in Patent Literature 1, during the ion implantation step for forming the channel region and the well region, the silicon oxide film embedded in the element isolation trench is damaged. There is a disadvantage that the etching rate of the oxide film with respect to the hydrofluoric acid-based solution increases again. Further, at the time of the ion implantation process for forming the channel region and the well region, the sacrificial oxide film is also damaged, so that the etching rate of the sacrificial oxide film is considered to increase. Therefore, in Patent Literature 1, a problem similar to the conventional semiconductor device manufacturing process shown in FIGS. 15 to 25 occurs.
[0024]
That is, after the ion implantation process for forming the channel region and the well region, if a wet etching process using a hydrofluoric acid-based solution is performed to remove the sacrificial oxide film, the sacrificial oxide film on the pMOSFET region side and the device isolation trench are removed. The silicon oxide film buried in the upper portion on the right side on the pMOSFET region side is excessively etched. When the gate oxide film is formed in this state, a concave portion is formed between the upper right portion of the silicon oxide film embedded in the isolation trench and the upper corner of the isolation trench. Further, when the gate electrode is formed in this state, a projection is formed at a portion corresponding to the concave portion of the gate electrode, so that electric field concentration occurs at the projection of the gate electrode. As a result, there is a problem that an off-leak current occurs because the threshold voltage is lowered.
[0025]
SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and it is an object of the present invention to suppress an increase in an etching rate of an insulating film due to ion implantation at the time of forming an impurity region serving as a channel region or a well region. It is an object of the present invention to provide a method of manufacturing a semiconductor device capable of performing the following.
[0026]
Means for Solving the Problems and Effects of the Invention
A method for manufacturing a semiconductor device according to one aspect of the present invention includes a step of forming a groove for isolating elements on a main surface of a semiconductor substrate, a step of embedding a first insulating film in the groove, and a step of introducing impurities into the semiconductor substrate. A step of forming an impurity region to be a channel region or a well region, a step of performing a heat treatment after the formation of the impurity region; a step of etching the semiconductor substrate with an etching solution after the heat treatment; Forming a gate electrode layer so as to ride on the buried first insulating film.
[0027]
In the method for manufacturing a semiconductor device according to one aspect of the present invention, the impurity is introduced into the semiconductor substrate to form an impurity region serving as a channel region or a well region, and then heat treatment is performed. Since damage to the first insulating film at the time of introduction of impurities during formation of the impurity region serving as the region or the well region can be recovered, damage to the etching solution such as hydrofluoric acid due to damage to the first insulating film can be recovered. An increase in the etching rate of the first insulating film can be suppressed. Accordingly, when the semiconductor substrate is etched with the etching solution after the formation of the impurity region, the upper surface end of the first insulating film is largely etched, and a concave portion is formed between the first insulating film and the element formation region. Therefore, the occurrence of electric field concentration due to the protrusion of the gate electrode formed in the recess can be suppressed. As a result, it is possible to effectively suppress the occurrence of off-leakage current due to a decrease in threshold voltage due to electric field concentration.
[0028]
Preferably, in the method of manufacturing a semiconductor device according to the above aspect, the method further includes a step of forming a second insulating film on a main surface of the semiconductor substrate prior to the step of introducing the impurity, and forming an impurity region. Includes a step of forming an impurity region by ion-implanting an impurity into a main surface of the semiconductor substrate via the second insulating film, and the step of etching includes a step of removing the second insulating film with an etching solution. Including. According to this structure, by performing the heat treatment according to the above aspect, it is possible to recover damage caused to the second insulating film at the time of ion implantation of impurities when forming the impurity region to be the channel region or the well region. Accordingly, an increase in the etching rate of the second insulating film with respect to an etching solution such as hydrofluoric acid due to damage to the second insulating film can be suppressed. Accordingly, when the semiconductor substrate is etched with the etching solution after the formation of the impurity region, the second insulating film and the first insulating film are largely etched, and a recess is formed between the first insulating film and the element formation region. Therefore, the threshold voltage can be prevented from lowering due to electric field concentration caused by the protrusion of the gate electrode formed in the recess. As a result, generation of off-leak current can be further suppressed.
[0029]
In the above-described method for manufacturing a semiconductor device, the step of performing the heat treatment preferably includes a step of performing the heat treatment under a condition capable of recovering damage to the first insulating film due to the introduction of the impurity. According to this structure, damage to the first insulating film can be easily recovered by the heat treatment, so that an increase in the etching rate of the first insulating film can be suppressed.
[0030]
In the above-described method for manufacturing a semiconductor device, the step of performing the heat treatment preferably includes a step of performing a heat treatment by rapid short-time heating. According to this structure, the damage of the first insulating film can be recovered while suppressing the diffusion of the impurity introduced into the semiconductor substrate.
[0031]
In the above-described method for manufacturing a semiconductor device, the step of forming the impurity region preferably includes the step of ion-implanting the first impurity of the first conductivity type into the semiconductor substrate to thereby form a channel region or a well region of the first conductivity type. Forming a first impurity region, and ion-implanting a second impurity of a second conductivity type having a larger mass number than the first impurity into the semiconductor substrate, thereby forming a channel region or a well region of the second conductivity type. Forming a second impurity region. According to this structure, the first insulating film and the second insulating film are particularly formed on the side of the second impurity region of the second conductivity type formed by ion-implanting the second impurity of the second conductivity type having a large mass number. Since the film is easily damaged, damage to the first insulating film and the second insulating film can be recovered by heat treatment.
[0032]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0033]
1 to 12 are cross-sectional views for explaining a manufacturing process of a semiconductor device (CMOS) according to one embodiment of the present invention. The method for fabricating the semiconductor device according to the present embodiment will be explained with reference to FIGS.
[0034]
First, as shown in FIG. 1, a silicon oxide film 2 having a thickness of about 5 nm to about 30 nm and a silicon nitride film 3 having a thickness of about 50 nm to about 300 nm are formed on an upper surface of a p-type single crystal silicon substrate 1. Are sequentially formed, the silicon nitride film 3 and the silicon oxide film 2 are patterned by using photolithography technology and dry etching technology. Then, using the patterned silicon nitride film 3 as a mask, the p-type single-crystal silicon substrate 1 is etched to form an element isolation groove 50. Note that the p-type single crystal silicon substrate 1 is an example of the “semiconductor substrate” of the present invention, and the element isolation groove 50 is an example of the “groove” of the present invention.
[0035]
Next, as shown in FIG. 2, a silicon oxide film 4 having a thickness of about 50 nm to about 600 nm is formed on the inner wall surface of the element isolation groove 50 by using a thermal oxidation method. Round the part 50a.
[0036]
Next, as shown in FIG. 3, a silicon oxide film 5 is formed using a CVD method so as to fill the element isolation trench 50 and cover the silicon nitride film 3. Then, heat treatment is performed at about 900 ° C. to about 1200 ° C. for about 1 minute to about 30 minutes to stabilize the film quality of the silicon oxide film 5. The silicon oxide film 5 is an example of the “first insulating film” of the present invention.
[0037]
Next, using the silicon nitride film 3 as a stopper, an excess portion of the silicon oxide film 5 is removed by a CMP method. Thereby, the shape as shown in FIG. 4 is obtained.
[0038]
Thereafter, the silicon nitride film 3 is removed by wet etching with phosphoric acid, and the silicon oxide film 2 under the silicon nitride film 3 is removed by wet etching with a hydrofluoric acid-based solution. Thereby, as shown in FIG. 5, the surface of the region of p-type single-crystal silicon substrate 1 where the element is formed is exposed.
[0039]
Next, as shown in FIG. 6, a sacrificial oxide film 6 made of a silicon oxide film having a thickness of about 3 nm to about 20 nm is formed on the exposed surface of the p-type single crystal silicon substrate 1 by using a thermal oxidation method. Formed. This sacrificial oxide film 6 is formed by thermal oxidation under a temperature condition of about 700 ° C. to about 1200 ° C. The sacrificial oxide film 6 is an example of the “second insulating film” of the present invention.
[0040]
Next, as shown in FIG. 7, a resist 7 is formed so as to cover a region where the pMOSFET is formed. Using the resist 7 as a mask, boron (B) is implanted into the nMOSFET region at an implantation energy of about 100 keV to about 300 keV and an implantation amount of about 2 × 10 ^Thirteen cm ^-2 ~ 5 × 10 ^Thirteen cm ^-2 The p-type well region 8 is formed by implanting under the conditions described above. Further, boron (B) is implanted at an implantation energy of about 10 keV to about 50 keV and an implantation amount of about 1 × 10 ¹² cm ^-2 ~ 3 × 10 ^Thirteen cm ^-2 By performing ion implantation under the conditions described above, a p-type channel region is formed. Note that the p-type well region 8 and the p-type channel region are examples of the “first impurity region” and the “impurity region” of the present invention. Thereafter, the resist 7 is removed.
[0041]
Next, as shown in FIG. 8, a resist 9 is formed so as to cover the nMOSFET region. Using the resist 9 as a mask, phosphorus (P) is implanted into the pMOSFET region at an implantation energy of about 200 keV to about 600 keV and an implantation amount of about 2 × 10 ^Thirteen cm ^-2 ~ 5 × 10 ^Thirteen cm ^-2 The n-type well region 10 is formed by ion implantation under the conditions described above. Further, arsenic (As) is implanted at an implantation energy of about 60 keV to about 150 keV and an implantation amount of about 1 × 10 ¹² cm ^-2 ~ 3 × 10 ^Thirteen cm ^-2 By performing ion implantation under the conditions described above, an n-type channel region is formed. Note that the n-type well region 10 and the n-type channel region are examples of the “second impurity region” and the “impurity region” of the present invention. Thereafter, the resist 9 is removed.
[0042]
Next, in this embodiment, as shown in FIG. 9, a heat treatment is performed using a rapid thermal annealing (RTA) method by lamp annealing to thereby form a p-type well region 8 and a p-type channel region. , Recovers damage to silicon oxide film 5 due to ion implantation during formation of n-type well region 10 and n-type channel region. The heat treatment conditions in this case are as follows: temperature: about 800 ° C. to about 1100 ° C., heat treatment time: about 0.1 second to about 60 seconds, and heating rate: about 10 ° C./s to about 500 ° C./s. This heat treatment also recovers damage caused by ion implantation of the sacrificial oxide film 6. Further, since rapid rapid heating (RTA) is performed, impurity diffusion in the p-type channel region and the n-type channel region hardly occurs.
[0043]
Thereafter, the sacrificial oxide film 6 made of a silicon oxide film is removed by wet etching using a hydrofluoric acid-based solution. At this time, since the silicon oxide film 5 and the sacrificial oxide film 6 have been recovered from the damage by the above-described heat treatment, the etching rates are reduced. Therefore, unlike the conventional case shown in FIG. 24, it is possible to prevent the silicon oxide film 5 and the sacrificial oxide film 6 from being excessively etched in the upper corner portion 50a of the element isolation trench 50 on the pMOSFET region side. it can. Thereby, a shape as shown in FIG. 10 is obtained.
[0044]
Next, as shown in FIG. 11, a gate oxide film 11 made of a silicon oxide film is formed to a thickness of about 1 nm to about 10 nm by using a thermal oxidation method. The thermal oxidation temperature in this case is from about 800C to about 900C.
[0045]
Next, as shown in FIG. 12, a polycrystalline silicon film is formed on the entire surface with a thickness of about 50 nm to about 300 nm, and then the polycrystalline silicon film is patterned by using a photolithography technique and a dry etching technique. The gate electrode 12 is formed. The gate electrode 12 is formed so as to ride on the silicon oxide film 5. The gate electrode 12 is an example of the “gate electrode layer” of the present invention.
[0046]
Thereafter, while arsenic (As) is ion-implanted into the nMOSFET region and boron (B) is ion-implanted into the pMOSFET region, an n-type source / drain region (not shown) and a p-type At the same time as forming a drain region (not shown), an impurity is introduced into the gate electrode. Then, an impurity implanted into the gate electrode and the source / drain region is activated by performing a heat treatment at about 700 ° C. to about 1100 ° C. for about 0.1 second to about 60 seconds by using the RTA method. Thus, the semiconductor device (CMOS) according to the present embodiment is formed.
[0047]
Here, in the manufacturing process of the semiconductor device according to the present embodiment, in the step shown in FIG. 7, boron (B) is implanted into the nMOSFET region, and in the step shown in FIG. ) And arsenic (As). FIG. 13 shows the relationship between the etching time and the etching amount when the silicon oxide film 5 is wet-etched using a hydrofluoric acid solution in which water and hydrofluoric acid are mixed at a ratio of 100: 1. The results are shown.
[0048]
Referring to FIG. 13, when an ion species having a large mass number such as arsenic (As) is implanted, the etching rate is significantly increased as compared with a case where boron (B) having a small mass number is implanted. Was confirmed. As a result, in the pMOSFET region into which ion species having a large mass number such as arsenic (As) are implanted, the etching rate of the silicon oxide film 5 is significantly increased by ion implantation at the time of forming the n-type well region 10 and the n-type channel region. I was able to confirm.
[0049]
FIG. 14 shows the relationship between the etching amount of the silicon oxide film 5 and the heat treatment temperature when wet etching is performed for 2 minutes and 15 seconds with a hydrofluoric acid solution having a mixing ratio of water and hydrofluoric acid of 100: 1. I have. Referring to FIG. 14, when the heat treatment (RTA) is not performed when the ion implantation is performed, the etching amount (etching rate) is more than doubled as compared with the case where the ion implantation is not performed. You can see that. In addition, it can be seen that the heat treatment at 800 ° C. to 1000 ° C. after the ion implantation reduces the etching rate. It can be seen that the higher the heat treatment temperature, the greater the effect of reducing the etching rate.
[0050]
In the present embodiment, as described above, after the ion implantation process for forming the p-type well region 8, the p-type channel region, the n-type well region 10, and the n-type channel region, a heat treatment at about 800 ° C. or more is performed. Thereby, damage to the silicon oxide film 5 and the sacrificial oxide film 6 due to the ion implantation process in the pMOSFET region into which heavy ions such as arsenic are implanted can be particularly recovered. The increased etching rate of the increased silicon oxide film 5 and sacrificial oxide film 6 to a hydrofluoric acid-based solution can be reduced. Thus, when the sacrificial oxide film 6 is removed by wet etching using a hydrofluoric acid-based solution, the sacrificial oxide film 6 on the pMOSFET region side and the upper right side of the silicon oxide film 5 on the pMOSFET region side are excessively etched. The formation of a concave portion between the silicon oxide film 5 and the pMOSFET formation region can be suppressed. Therefore, it is possible to suppress the occurrence of electric field concentration due to the protrusion of the gate electrode formed in the recess. As a result, a decrease in the threshold voltage can be suppressed, and the occurrence of off-leakage current can be suppressed.
[0051]
In this embodiment, rapid heat treatment (RTA) is performed as a heat treatment performed after the ion implantation process for forming the p-type well region 8, the p-type channel region, the n-type well region 10, and the n-type channel region. By using this, damage to the silicon oxide film 5 and the sacrificial oxide film 6 can be recovered while suppressing impurity diffusion in the channel region.
[0052]
It should be noted that the embodiments disclosed this time are illustrative in all aspects and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description of the embodiments, and includes all modifications within the scope and meaning equivalent to the terms of the claims.
[0053]
For example, in the above embodiment, a method of forming a CMOS was described as an example of a semiconductor device including element isolation by the STI method. However, the present invention is not limited to this, and another method of forming a semiconductor device including element isolation by the STI method. Is also applicable.
[0054]
Further, in the above embodiment, the heat treatment conditions for recovering damage to the silicon oxide film 5 due to ion implantation at the time of forming the p-type well region 8, the p-type channel region, the n-type well region 10, and the n-type channel region are as follows: Temperature: about 800 ° C. to about 1100 ° C., heat treatment time: about 0.1 second to about 60 seconds, and heating rate: about 10 ° C./s to about 500 ° C./s. However, the present invention is not limited to this, and other heat treatment conditions may be used as long as the heat treatment conditions can recover damage to the silicon oxide film 5 and the sacrificial oxide film 6 due to ion implantation.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view for explaining a manufacturing process of a semiconductor device according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view for explaining a manufacturing process of the semiconductor device according to one embodiment of the present invention;
FIG. 3 is a cross-sectional view for explaining a manufacturing process of the semiconductor device according to one embodiment of the present invention;
FIG. 4 is a cross-sectional view for explaining a manufacturing process of the semiconductor device according to one embodiment of the present invention;
FIG. 5 is a cross-sectional view for explaining the manufacturing process of the semiconductor device according to one embodiment of the present invention;
FIG. 6 is a cross-sectional view for explaining the manufacturing process of the semiconductor device according to the embodiment of the present invention;
FIG. 7 is a cross-sectional view for explaining the manufacturing process of the semiconductor device according to the embodiment of the present invention;
FIG. 8 is a cross-sectional view for explaining the manufacturing process of the semiconductor device according to the embodiment of the present invention;
FIG. 9 is a cross-sectional view for explaining the manufacturing process of the semiconductor device according to the embodiment of the present invention.
FIG. 10 is a sectional view illustrating the manufacturing process of the semiconductor device according to the embodiment of the present invention;
FIG. 11 is a sectional view illustrating the manufacturing process of the semiconductor device according to the embodiment of the present invention;
FIG. 12 is a cross-sectional view for explaining the manufacturing process of the semiconductor device according to the embodiment of the present invention;
FIG. 13 is a characteristic diagram showing that the etching rate of a silicon oxide film changes depending on the type of ions to be implanted.
FIG. 14 is a characteristic diagram for explaining the effect of the heat treatment of one embodiment of the present invention.
FIG. 15 is a cross-sectional view for explaining a conventional semiconductor device manufacturing process.
FIG. 16 is a cross-sectional view illustrating a manufacturing process of a conventional semiconductor device.
FIG. 17 is a cross-sectional view for explaining a conventional semiconductor device manufacturing process.
FIG. 18 is a cross-sectional view for explaining a conventional semiconductor device manufacturing process.
FIG. 19 is a cross-sectional view for explaining a conventional semiconductor device manufacturing process.
FIG. 20 is a cross-sectional view for illustrating a manufacturing process of a conventional semiconductor device.
FIG. 21 is a cross-sectional view for illustrating a manufacturing process of a conventional semiconductor device.
FIG. 22 is a cross-sectional view for illustrating a manufacturing process of a conventional semiconductor device.
FIG. 23 is a cross-sectional view for explaining a conventional semiconductor device manufacturing process.
FIG. 24 is a cross-sectional view for describing a manufacturing process of a conventional semiconductor device.
FIG. 25 is a cross-sectional view for illustrating a manufacturing process of a conventional semiconductor device.
[Explanation of symbols]
1 p-type single crystal silicon substrate (semiconductor substrate)
2 Silicon oxide film
3 Silicon nitride film
4 Silicon oxide film
5 Silicon oxide film (first insulating film)
6 sacrificial oxide film (second insulating film)
8 p-type well region (impurity region, first impurity region)
10 n-type well region (impurity region, second impurity region)
11 Gate oxide film
12 Gate electrode (gate electrode layer)
50 isolation groove
50a Upper corner

Claims

Forming a groove on the main surface of the semiconductor substrate to separate the elements,
Embedding a first insulating film in the groove;
Forming an impurity region to be a channel region or a well region by introducing an impurity into the semiconductor substrate;
Performing a heat treatment after forming the impurity region;
After the heat treatment, etching the semiconductor substrate with an etching solution,
Forming a gate electrode layer so as to ride on the first insulating film embedded in the trench after the etching.

Prior to the step of introducing the impurities, the method further comprises a step of forming a second insulating film on a main surface of the semiconductor substrate,
The step of forming the impurity region includes:
Forming the impurity region by ion-implanting an impurity into the main surface of the semiconductor substrate through the second insulating film;
The method of manufacturing a semiconductor device according to claim 1, wherein the step of etching includes a step of removing the second insulating film with the etching solution.

The step of performing the heat treatment,
3. The method of manufacturing a semiconductor device according to claim 1, further comprising performing the heat treatment under a condition capable of recovering damage to the first insulating film caused by the introduction of the impurity. 4.

The step of performing the heat treatment,
The method for manufacturing a semiconductor device according to claim 1, further comprising a step of performing heat treatment by heating in a short time.

The step of forming the impurity region includes:
Forming a first impurity region serving as a channel region or a well region of the first conductivity type by ion-implanting a first impurity of a first conductivity type into the semiconductor substrate;
Forming a second impurity region serving as a channel region or a well region of the second conductivity type by ion-implanting a second conductivity type second impurity having a larger mass number than the first impurity into the semiconductor substrate; The method of manufacturing a semiconductor device according to claim 1, comprising: