JP2004158614A - Nonvolatile semiconductor memory device and data writing method thereof - Google Patents

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Inventor
Akihiro Nakamura
明弘 中村
Original Assignee
Sony Corp
ソニー株式会社
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Abstract

<P>PROBLEM TO BE SOLVED: To solve a problem that the reduction of cell area of a NAND type memory cell array is insufficient. <P>SOLUTION: The nonvolatile semiconductor memory device includes a plurality of transistor columns respectively including the first and the second select transistors S1, S2 and a plurality of memory transistors M1 to Mn cascade connected between such transistors S1, S2, charge accumulating film consisting of a plurality of dielectric material films stacked on a semiconductor 2 within the transistor columns, a plurality of word lines WL1 to WLn formed on the charge accumulating film to electrically connect the memory transistors M1 to Mn in adjacent different transistor columns in the row direction, the first upper wirings BSL1a, BSL2a to supply a first voltage V1 to the memory transistor via the first select transistor S1, and a second upper wiring BSL2b to supply a second voltage V2 to the memory transistor via the second select transistor S2. <P>COPYRIGHT: (C)2004,JPO

Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は、いわゆるNANDストリング(トランジスタ列)を有し、選択されたメモリトランジスタに対しデータを電気的に書き込み可能な不揮発性半導体メモリ装置と、そのデータ書き込み方法とに関する。 The present invention has a so-called NAND string (transistor arrays), a nonvolatile semiconductor memory device which electrically writable data to the selected memory transistor, and to a data writing method.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
現在、フローティングゲートを有する一括消去型の不揮発性半導体メモリ(フラッシュメモリ)では、多くの種類のメモリセル方式が提案されているが、その中でセルサイズが小さく大容量化が可能なセル方式として、NAND型が知られている。 Currently, collective erasure type non-volatile semiconductor memory having a floating gate (flash memory), many types of memory cell method has been proposed, as a cell system capable cell size small large capacity therein , NAND type are known.
NAND型フラッシュメモリは、2つのセレクトトランジスタ間に複数のメモリトランジスタを縦続接続させたNANDストリングと称されるメモリブロックを有する。 NAND flash memory has a NAND string called memory block which has cascade-connecting a plurality of memory transistors between two select transistors. たとえば列方向に隣接する2個のNANDストリングで1個のビットコンタクトおよびソース線を共有することにより、1ビットあたりの実効的なセル面積の縮小を可能としている。 For example by sharing one bit contact and source line with two NAND strings adjacent in the column direction, thereby enabling a reduction in the effective cell area per bit. ソース線は、通常、行方向に長い不純物拡散層からなり、行方向の複数のNANDストリングでも共有されている(例えば、特許文献1参照)。 The source line is typically made from a long impurity diffusion layer in the row direction and is also shared by a plurality of NAND strings in the row direction (for example, see Patent Document 1).
【0003】 [0003]
一般的なNAND型フラッシュメモリにおいて、その消去動作時に、選択NANDストリングの全ワード線に0V、非選択NANDストリングの全ワード線および基板に高電圧(例えば、20V)を印加する。 In a general NAND type flash memory, during the erase operation, to apply 0V, all the word lines and a high voltage to the substrate of the non-selected NAND string (e.g., 20V) to all the word lines in a selected NAND string.
その結果、選択NANDストリングのメモリトランジスタのみ、フローティングゲートから基板に電子がFNトンネリングにより引き抜かれて、メモリトランジスタの閾値電圧は負方向にシフトして、例えば−3V程度になる。 As a result, only the memory transistors of the selected NAND string, electrons from the floating gate to the substrate is withdrawn by FN tunneling, the threshold voltage of the memory transistors shift to the negative direction, for example, about -3 V.
【0004】 [0004]
一方、データのプログラム(書き込み)動作は、選択するワード線に接続されたメモリトランジスタ一括に、いわゆるページ単位で行われ、選択するワード線に高電圧(例えば、18V)を、プログラム(“1”データを記憶)すべきメモリトランジスタが接続されたビット線に0V、プログラムを禁止(“0”データを保持)すべきメモリトランジスタが接続されたビット線に中間電位(例えば、9V)を印加する。 On the other hand, data of the program (write) operation, the memory transistor bulk connected to the word line to be selected, is performed in a so-called page unit, a word line for selecting a high voltage (e.g., 18V), the program ( "1" 0V on the bit line storing data) should do the memory transistor is connected, prohibited program ( "0" holds data) intermediate potential should do the memory transistors connected to the bit line (e.g., 9V) is applied to.
その結果、プログラムすべき選択メモリトランジスタのみ、フローティングゲート中に電子がFNトンネリングにより注入されて、選択メモリトランジスタの閾値電圧は正方向にシフトして、例えば2V程度になる。 As a result, only the selected memory transistor to be programmed, electrons in the floating gate is injected by FN tunneling, the threshold voltage of the selected memory transistors shift to the positive direction, for example on the order of 2V.
【0005】 [0005]
このNAND型のフラッシュメモリは、コンタクトや不純物拡散層配線が例えば64個といった多数のメモリセルやNANDストリング間で共有され、これらのセル当たりの占有面積が小さいため、高密度、大容量の不揮発性メモリの用途に適している。 The NAND-type flash memory is shared by a number of memory cells and NAND string contact and impurity diffusion layer wiring, for example, such as 64, for occupation area per these cells are small, high-density, non-volatile mass It is suitable for the use of memory.
【0006】 [0006]
【特許文献1】 [Patent Document 1]
特許第2732601号公報、第5頁、右段、第45行から第49行、第9図(a)。 Patent No. 2732601, JP-page 5, right column, 49th line from the line 45, FIG. 9 (a).
【0007】 [0007]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
NAND型フラッシュメモリにおいては、データの書き込みおよび消去の何れもFN(Fowler Nordheim)トンネル電流により行い、1メモリトランジスタに記憶できるデータは通常1つの2値データ、即ち1ビットのデータである。 In the NAND type flash memory, any data writing and erasing is performed by FN (Fowler Nordheim) tunnel current, first data that can be stored in the memory transistor is typically one binary data, i.e., 1-bit data. 更なる大容量化のためには、素子の微細化に加え、1つのメモリトランジスタに複数ビットを記憶できる多値化の技術が重要である。 For further larger capacity, in addition to the miniaturization of elements, multilevel technique capable of storing a plurality of bits in one memory transistors it is important.
ところが、FG構造のメモリトランジスタで通常行われている多値化では、電荷を注入する領域が導体(ポリシリコンのフローティングゲート)であるため局所的な電荷の注入が出来ない。 However, in the multi-value being performed normally at the memory transistor of the FG structure, can not inject a local charge for regions to inject electric charge is conductive (polysilicon floating gate). したがって、FG構造のメモリトランジスタに対しては、記憶状態の閾値電圧を細かく区切って複数ビットを記憶させる多値化が行われている。 Thus, for the memory transistor of the FG structure multivalued for storing a plurality of bits finely separated threshold voltage of the memory state is being performed. しかし、この多値化技術では周辺回路の制御が複雑化し、閾値電圧の変動によるエラーが生じやすい。 However, the control of the peripheral circuit in this multilevel technique complicated, error prone due to variations in threshold voltage.
【0008】 [0008]
本発明の第1の目的は、局所的な電荷の注入によるデータの書き込みにより多値化が可能な配線構造のNAND型の不揮発性半導体メモリ装置を提供することにある。 A first object of the present invention is to provide a NAND type nonvolatile semiconductor memory device of the local charge interconnect structure capable multivalued by writing data by injection of.
本発明の第2の目的は、NAND型に接続されたメモリトランジスタに2つのデータを独立に書き込むことができる不揮発性半導体メモリ装置のデータ書き込み方法を提供することにある。 A second object of the present invention is to provide a data writing method for a nonvolatile semiconductor memory device that can write two data in the memory transistors connected to the NAND-type independently.
【0009】 [0009]
【課題を解決するための手段】 In order to solve the problems]
本発明に係る不揮発性半導体メモリ装置は、上記第1の目的を達成するためのものであり、独立にオンとオフが制御される第1および第2のセレクトトランジスタ、当該セレクトトランジスタの間に縦続接続されている複数のメモリトランジスタをそれぞれ含む複数のトランジスタ列と、上記トランジスタ列内で半導体の上に積層されている複数の誘電体膜からなり、当該積層された複数の誘電体膜内に電荷を蓄積する電荷蓄積膜と、上記電荷蓄積膜の上に形成され、上記複数のメモリトランジスタの縦続接続の方向と交差する方向に隣接する異なるトランジスタ列で上記メモリトランジスタのゲートを電気的に接続している複数のワード線と、上記第1のセレクトトランジスタを介して上記メモリトランジスタに第1の電圧を供給する第1 The nonvolatile semiconductor memory device according to the present invention is intended to achieve the first object, the first and second select transistor independently on and off is controlled in cascade between the select transistors a plurality of transistor arrays comprising a plurality of memory transistors connected respectively, a plurality of dielectric films are stacked on a semiconductor in the transistor array, a charge to the plurality of stacked dielectric film a charge storage film for storing, formed on the charge storage film, electrically connected to the gate of the memory transistor at different transistors adjacent rows in a direction intersecting the direction of the cascade connection of the plurality of memory transistors a plurality of word lines are, first supplying a first voltage to the memory transistor through the first select transistor 上部配線と、上記第2のセレクトトランジスタを介して上記メモリトランジスタに第2の電圧を供給する第2の上部配線と、を有する。 Having an upper interconnection, and the second upper wiring for supplying the second voltage to the memory transistor via the second select transistor.
【0010】 [0010]
本発明に係る不揮発性半導体メモリ装置のデータ書き込み方法は、前述した第2の目的を達成するためのものであり、独立にオンとオフが制御される第1および第2のセレクトトランジスタ、当該セレクトトランジスタの間に縦続接続されている複数のメモリトランジスタをそれぞれ含むトランジスタ列について、非選択のメモリトランジスタのゲートに当該非選択のメモリトランジスタをオンさせるパス電圧を印加するステップと、選択されたメモリトランジスタのゲートに書き込み電圧を印加するステップと、オン状態の上記第1および第2のセレクトトランジスタの一方の側から第1の電圧を上記トランジスタ列に供給するステップと、オン状態の上記第1および第2のセレクトトランジスタの他方の側から第2の電圧を上記トランジ Data writing method for a nonvolatile semiconductor memory device according to the present invention is for achieving the second object described above, the first and second select transistor on and off are controlled independently, the selector for transistor rows include a plurality of memory transistors, respectively, which are cascade connected between the transistor, applying a pass voltage to turn on the memory transistor of the unselected gates of the memory transistors of the unselected memory transistor selected applying a write voltage to the gate of and providing the one side of the first and second select transistors in the oN state of the first voltage to the transistor array, the on-state the first and second from the other side of the second select transistor second voltage the transient タ列に供給するステップと、を有し、上記パス電圧、上記書き込み電圧、上記第1の電圧および上記第2の電圧を印加する各ステップを、上記第1の電圧を印加する側と上記第2の電圧を印加する側を相互に切り替えながら繰り返し、上記選択されたメモリトランジスタに対し第1のデータと第2のデータを独立に書き込む。 Has a supplying the data string, and the pass voltage, the writing voltage, the steps of applying the first voltage and the second voltage, the side and the first applying the first voltage repeated while switching the side for applying a second voltage to each other, writing the first data and the second data independently to the selected memory transistor.
【0011】 [0011]
本発明のデータ書き込み方法によれば、第1のデータの書き込み時に、パス電圧と書き込み電圧を上述のようにそれぞれ印加し、第1の電圧をトランジスタ列の一方端から印加し、第2の電圧をトランジスタ列の他方側から印加する。 According to the data writing method of the present invention, when writing the first data, respectively applied pass voltage and the write voltage, as described above, the first voltage is applied from one end of the transistor row, second voltage the applied from the other side of the transistor array. 第1および第2の電圧は、それぞれオン状態の非選択のメモリトランジスタに伝達されて、選択されたメモリトランジスタのソースとドレインに到達する。 First and second voltage is transmitted to the non-selected memory transistors respectively turned on to reach the source and the drain of the selected memory transistor. このとき、ソースに伝達される第1または第2の電圧、ドレインに伝達される第1または第2の電圧、および、ゲートに印加される書き込み電圧の値を制御することによりドレイン側からの局所的な電荷の注入が可能である。 In this case, the first or second voltage, the first or second voltage transmitted to the drain, and the local from the drain side by controlling the value of the write voltage applied to the gate to be transmitted to the source it is possible to inject a specific charge. ドレイン側から局所的に注入された電荷は、複数の誘電体膜からなり膜の平面および厚さの方向に導電率が極めて低い誘電体の積層膜(電荷蓄積膜)内で局所的に注入された領域を中心とした局所的位置で保持される。 Locally injected charges from the drain side is locally injected in a plurality of dielectric consists film film plane and thickness direction stacked conductivity of very low dielectric film (charge storage film) It was held area local positions around the.
第2のデータの書き込み時には、トランジスタ列の両端から印加する第1の電圧と第2の電圧を、第1のデータ書き込み時と相互に入れ替えて印加する。 At the time of writing of the second data, the first voltage and a second voltage applied from both ends of the transistor array, and applies interchangeably with the first data write. これにより、メモリトランジスタのソースとドレインが入れ替わり、第1のデータ書き込みにはソースであったドレインの側から電荷が電荷蓄積膜内に注入される。 Thus, swaps the source and the drain of the memory transistor, a charge from the first drain side of the data write was the source of the are injected into the charge storage film. 上述のように導電率が極めて低いため、第2のデータ書き込み時に注入された電荷は、既に注入され第1のデータに対応する蓄積された電荷と混じらない。 Since the conductivity as described above is very low, the charge injected to the second time of data writing, immiscible already injected accumulated charge corresponding to the first data.
【0012】 [0012]
本発明の不揮発性半導体メモリ装置において、電荷蓄積膜が複数の誘電体膜の積層膜であり、また、第1の電圧と第2の電圧を供給する配線が分けられ、何れもトランジスタより上層の配線層(第1の上部配線、第2の上部配線)からなる。 In the nonvolatile semiconductor memory device of the present invention, the charge storage film has a plurality of a laminated film of the dielectric film, also divided first voltage and wiring for supplying the second voltage, both the upper layer than the transistor consisting wiring layer (first upper wiring, the second upper wiring). このため、電圧の入れ替えが必要な上記データ書き込み方法の適用に適した配線構造となっている。 Therefore, it has a wiring structure suitable for application swapped the data writing method required voltage. また、これらの配線は上層の配線層からなるため不純物拡散層より抵抗率が低く、第1および第2の電圧が余り低下することなくトランジスタ列端に伝達される。 These lines have low resistivity impurity diffused layer to become the upper wiring layer, is transmitted to the transistor row end without first and second voltage drops too.
【0013】 [0013]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
図1は、本実施形態に係る不揮発性半導体メモリ装置(以下、不揮発性メモリ)のメモリセルアレイの基本構成を示す回路図である。 Figure 1 is a non-volatile semiconductor memory device according to the present embodiment (hereinafter, a non-volatile memory) is a circuit diagram showing a basic configuration of a memory cell array.
図1において、メモリセルアレイ1の基本構成としてNANDストリングが繰り返し配置されている。 In Figure 1, NAND strings are repeatedly arranged as a basic configuration of the memory cell array 1. 図1では3つのNANDストリングが示されている。 Three NAND strings is shown in FIG. 1.
各NANDストリングは、第1のセレクトトランジスタS1と第2のセレクトトランジスタS2と、その間に縦続接続されたn(例えば、n=64,128)個のメモリトランジスタM1〜Mnとから構成されている。 Each NAND string includes a first select transistor S1 and a second select transistor S2, and a cascaded n (e.g., n = 64, 128) and number of memory transistors M1~Mn therebetween.
【0014】 [0014]
第1のセレクトトランジスタS1に、列(COLUMN)方向に隣接する他のNANDストリングの第1のセレクトトランジスタS1が接続されている。 The first select transistor S1, the first select transistor S1 of other NAND strings adjacent in a column (COLUMN) direction is connected. 2つの第1のセレクトトランジスタ間のノードが第1のコンタクトC1を介して、上層の配線層(以下、第1の上部配線)BSL1a,BSL2a,BSL3a,…に接続されている。 Node between the two first select transistor via a first contact C1, an upper wiring layer (hereinafter, a first upper wiring) BSL1a, BSL2a, BSL3a, are connected to ....
同様に、第2のセレクトトランジスタS2に、列(COLUMN)方向に隣接する他のNANDストリングの第2のセレクトトランジスタS2が接続されている。 Similarly, the second select transistor S2, the second select transistor S2 of the other NAND strings that are adjacent in the column (COLUMN) direction is connected. 2つの第2のセレクトトランジスタ間のノードが第2のコンタクトC2を介して、上層の配線層(以下、第2の上部配線)BSL1b,BSL2b,BSL3b,…に接続されている。 Node between two of the second select transistor via the second contact C2, upper wiring layer (hereinafter, a second upper wiring) BSL1b, BSL2b, BSL3b, are connected to ....
第1の上部配線BSL1a,BSL2a,BSL3a,…および第2の上部配線BSL1b,BSL2b,BSL3b,…は、交互に、かつ互いに列方向に配線されている。 First upper wiring BSL1a, BSL2a, BSL3a, ... and second upper wiring BSL1b, BSL2b, BSL3b, ... are alternately and are wired in the column direction.
【0015】 [0015]
行(ROW)方向に並ぶ複数のNANDストリングにおいて、第1のセレクトトランジスタS1は第1セレクトゲート線SG1により制御され、セレクトトランジスタS2は第2セレクトゲート線SG2により制御される。 A plurality of NAND strings arranged in the row (ROW) direction, the first select transistors S1 is controlled by a first select gate line SG1, the select transistor S2 is controlled by a second select gate line SG2.
また、行(ROW)方向に並ぶ複数のNANDストリングにおいて、それぞれ複数個のメモリトランジスタM1,M2,M3,…,Mnは、行方向のワード線WL1,WL2,WL3,…,WLnにより制御される。 Further, a plurality of NAND strings arranged in the row (ROW) direction, each plurality of memory transistors M1, M2, M3, ..., Mn are word lines WL1, WL2, WL3 in the row direction, ... it is controlled by WLn .
【0016】 [0016]
図1に示すメモリセルアレイにおいては、複数のNANDストリングが行列状に配置されている。 In the memory cell array shown in FIG. 1, a plurality of NAND strings are arranged in a matrix. このうち列方向2つのNANDストリング間で第1のコンタクトC1が共有され、第1のコンタクトC1を介して2つのNANDストリングが第1の上部配線BSL1a,BSL2a,BSL3a,…に接続されている。 Among the shared first contact C1 between column two NAND strings, two NAND strings through the first contact C1 is first upper wiring BSL1a, BSL2a, BSL3a, are connected to .... 同様に、列方向2つのNANDストリング間で第2のコンタクトC2が共有され、第2のコンタクトC2を介して2つのNANDストリングが第2の上部配線BSL1b,BSL2b,BSL3b,…に接続されている。 Similarly, the second contact C2 is shared between columns two NAND strings, two NAND strings through the second contact C2 is a second upper interconnection BSL1b, BSL2b, are connected BSL3b, ... to . これらの接続関係は、列方向の他のストリングでも繰り返されている。 These connection relationship is repeated in other strings in the column direction.
【0017】 [0017]
図2は、図1に示す第2列目のNANDストリングを中心に示すメモリセルアレイの平面図である。 Figure 2 is a plan view of a memory cell array shown about a second row of NAND string depicted in Figure 1. 図3は、図2にA−A線で示す部分の断面図である。 Figure 3 is a cross-sectional view of a portion indicated by A-A line in FIG. 図4は、図2にB−B線で示す部分の断面図である。 Figure 4 is a cross-sectional view of a portion indicated by line B-B in FIG.
図3の断面図に示すように、例えばN型の半導体基板1内の表面側に、例えばP型のウェル(Pウェル)2が形成され、当該Pウェル2の表面側にトランジスタ列が配置させている。 As shown in the sectional view of FIG. 3, for example, on the surface side of the N-type semiconductor substrate 1, for example, P-type well (P-well) 2 is formed, it is arranged transistor array on the surface side of the P-well 2 ing. また、図4の断面図に示すように半導体基板1の表面部分が素子分離絶縁層10により電気的に分離されている。 Further, the surface portion of the semiconductor substrate 1 as shown in the sectional view of FIG. 4 are electrically isolated by an element isolation insulating layer 10.
【0018】 [0018]
メモリトランジスタM1〜Mnは、Pウェル2上に複数の誘電体膜を積層させてなる電荷蓄積膜3を有する。 Memory transistor M1~Mn has a charge storage layer 3 formed by laminating a plurality of dielectric film on the P-well 2. また、電荷蓄積膜3上にワード線WL1〜WLnが積層されている。 The word line WL1~WLn is laminated on the charge storage film 3. ワード線WL1〜WLnは、一般に、P型またはN型の不純物が高濃度に導入されたドープド多結晶シリコン、または、ドープド多結晶シリコンと高融点金属シリサイドとの積層膜からなる。 Word lines WL1~WLn generally, P-type or N-type doped polycrystalline silicon doped with an impurity at a high concentration, or a laminated film of a doped polycrystalline silicon and refractory metal silicide.
【0019】 [0019]
ワード線間下方のPウェル2表面部分に、N型の不純物が導入されてソース・ドレイン不純物領域5が形成されている。 The P-well 2 surface portion of the lower between the word lines, the source and drain impurity regions 5 are introduced N-type impurities is formed.
なお、ソース・ドレイン不純物領域5は、逆導電型の不純物を高濃度にPウェル2に導入することにより形成された導電率が高い領域であり、種々の形態がある。 The source and drain impurity regions 5, the conductivity, which is formed by introducing a P-well 2 of the opposite conductivity type impurity in a high concentration is high region, there are various forms. 図では省略されているが、ソース・ドレイン不純物領域5の列方向両側端部に、エクステンション領域と称する低濃度不純物領域を具備させてもよい。 Although omitted in the figure, in the column direction both end portions of the source and drain impurity regions 5, it may be provided with a low concentration impurity region is referred to as extension regions.
【0020】 [0020]
第1および第2のセレクトトランジスタS1,S2は、通常のMOSFETで構成される。 The first and second select transistors S1, S2 are composed of the usual MOSFET. したがって、そのゲート絶縁膜4は、例えば二酸化シリコンからなる単層膜で構成されている。 Therefore, the gate insulating film 4 is made of, for example, a single-layer film made of silicon dioxide. 第1および第2のセレクトトランジスタS1,S2の各ゲート電極層は、それぞれ第1セレクトゲート線SG1,第2セレクトゲート線SG2を構成する。 Each gate electrode layers of the first and second select transistors S1, S2 constitute respectively first select gate lines SG1, a second select gate line SG2.
【0021】 [0021]
これらセレクトトランジスタおよびメモリトランジスタ上に、例えば二酸化シリコンなどからなる層間絶縁膜8が厚く堆積されている。 These select transistors and the memory on the transistor, for example, an interlayer insulating film 8 made of silicon dioxide is deposited thick. 層間絶縁膜8は複数の膜からなる。 Interlayer insulating film 8 is composed of a plurality of films.
第1セレクトゲート線SG1と、列方向に隣接する他のNANDストリングの第1セレクトゲート線SG1との間のPウェル2の表面部分に、N型不純物が高濃度に添加された第1の共有不純物領域6が形成されている。 A first select gate line SG1, the surface portion of the P-well 2 between the first select gate line SG1 other NAND strings adjacent in the column direction, a first shared the N-type impurity is added at high concentration impurity regions 6 are formed. 第1のコンタクトC1が、第1の共有不純物領域6上に形成されている。 First contact C1 is formed over the first shared impurity regions 6. 第2セレクトゲート線SG2と、列方向に隣接する他のNANDストリングの第2セレクトゲート線SG2との間のPウェル2の表面部分に、N型不純物が高濃度に添加された第2の共有不純物領域7が形成されている。 A second select gate line SG2, the surface portion of the P-well 2 between the second select gate line SG2 other NAND strings adjacent in the column direction, a second share which N-type impurity is added at high concentration impurity regions 7 are formed. 第2のコンタクトC2が、第2の共有不純物領域7上に形成されている。 A second contact C2 is formed on the second shared impurity regions 7.
第1および第2のコンタクトC1,C2は、層間絶縁膜8に開孔されたコンタクト孔内を、例えばTi/TiN等の密着層を介在させてW等の金属プラグで埋め込むことにより形成されている。 First and second contacts C1, C2 is the apertured contact hole in the interlayer insulating film 8, for example, Ti / adhesion layers such as TiN interposed therebetween are formed by embedding a metal plug such as W there.
層間絶縁膜8の複数の膜間に、第1のコンタクトC1に接する第1の上部配線BSL2aが形成されている。 Between a plurality of films of the interlayer insulating film 8, the first upper interconnection BSL2a in contact with the first contact C1 is formed. 層間絶縁膜8上には、第2のコンタクトC2に接する第2の上部配線BSL2bが形成されている。 On the interlayer insulating film 8, the second upper interconnection BSL2b in contact with the second contact C2 is formed. 第2の上部配線BSL2bは、第1の上部配線BSL2aの上層に形成されている。 The second upper wiring BSL2b is formed above the first upper wiring BSL2a. 第1および第2の上部配線BSL2a,BSL2bは、例えば、Al等の主配線層の上下を、反射防止層(又は保護層)とバリアメタルで挟んだ3層構造から構成させることができる。 First and second upper wiring BSL2a, BSL2b, for example, the upper and lower main wiring layer of Al or the like, an antireflection layer (or protective layer) can be composed of three-layer structure sandwiched between a barrier metal.
【0022】 [0022]
本実施の形態における電荷蓄積手段を有して電気的なデータの記憶が可能な不揮発性メモリトランジスタとして、ゲート電極(ワード線)とチャネルが形成される半導体領域(Pウェル2)との間の電積蓄積膜3がONO(Oxide−Nitride−Oxide)膜からなるMONOS型が用いられている。 As a nonvolatile memory transistor capable of storing electrical data a charge accumulation means in the present embodiment, between the semiconductor region (P-well 2) where a channel is formed between the gate electrode (word line) MONOS type Denseki storage film 3 is made of ONO (Oxide-Nitride-Oxide) film is used.
ここで“電荷蓄積手段”とは、電荷蓄積膜3内に形成され、その上方のゲート電極への印加電圧に応じて基板側との間で電荷をやり取りし、電荷を保持する電荷保持媒体をいう。 Here, the "charge storing means", it is formed on the charge storage film 3, by exchanging charge with the substrate side in accordance with the voltage applied to the gate electrodes of the upper, the charge holding medium for holding an electric charge Say. MONOS型セルにおける電荷蓄積手段とは、ONO膜の窒化膜バルクのキャリアトラップ、或いは酸化膜と窒化膜界面付近に形成された深いキャリアトラップをいう。 The charge storage means in a MONOS cell, nitride film bulk carrier traps in the ONO film, or refers to a deep carrier traps formed in the oxide film and the nitride film near the interface.
【0023】 [0023]
本実施の形態における電荷蓄積膜3は、下層から順に、第1の酸化膜31,窒化膜32,第2の酸化膜33から構成されている。 Charge storage film 3 in the present embodiment, in order from the lower layer, the first oxide film 31, and a nitride film 32, the second oxide film 33.
第1の酸化膜31は、例えば熱酸化により形成された二酸化シリコン(SiO2)からなる。 The first oxide film 31 is made of, for example, silicon dioxide formed by thermal oxidation (SiO2). 第1の酸化膜31の膜厚は、使用用途に応じて2.5nmから6.0nmの範囲内で決めることができ、ここでは3.5nmに設定されている。 The thickness of the first oxide film 31 can be determined in the range of 2.5nm to 6.0nm according to the use application, where is set to 3.5 nm. なお、第1の酸化膜31の少なくとも表面部に、熱窒化処理によりされ窒化酸化層を薄く形成してもよい。 Incidentally, at least on the surface portion of the first oxide film 31, which may be formed thin nitride oxide layer is by thermal nitridation process.
窒化膜32は、例えば8.0nmの窒化シリコン(Si (0<x<1,0<y<1))膜から構成されている。 Nitride film 32 is, for example 8.0nm silicon nitride (Si x N y (0 < x <1,0 <y <1)) and a film. 窒化膜32は、たとえば減圧CVD(LP−CVD)により作製される。 Nitride film 32 is, for example, produced by low pressure CVD (LP-CVD).
第2の酸化膜33は、窒化膜32との界面近傍に深いキャリアトラップを高密度に形成する必要があり、このため、例えば成膜後の窒化膜等を熱酸化して形成される。 The second oxide film 33, it is necessary to densely form deep carrier trapping in the vicinity of the interface with the nitride film 32, Thus, for example, a nitride film or the like after film formation is formed by thermal oxidation. また、第2の酸化膜33をHTO(High Temperature chemical vapor deposited Oxide)法により形成したSiO 膜としてもよい。 The present invention may be SiO 2 film and the second oxide film 33 is formed by HTO (High Temperature chemical vapor deposited Oxide ) method. 第2の酸化膜33がCVDで形成された場合は熱処理によりこのトラップが形成される。 If the second oxide film 33 is formed by CVD this trap is formed by heat treatment. 第2の酸化膜33の膜厚は、ゲート電極(ワード線)からのホールの注入を有効に阻止してデータ書き換え可能な回数の低下防止を図るために、最低でも3.0nm、好ましくは3.5nm以上が必要である。 Thickness of the second oxide film 33, in order to effectively prevented to rewritable times decreases preventing injection of holes from the gate electrode (word line), 3.0 nm at a minimum, preferably 3 or more is required .5nm.
【0024】 [0024]
このNANDストリングの製造においては、まず、用意した半導体基板1に対し、素子分離絶縁層10およびPウェル2を形成した後に、メモリトランジスタのゲートしきい値電圧調整用のイオン注入等を必要に応じて行う。 In the production of the NAND string, first, to the semiconductor substrate 1 which is prepared, after forming the element isolation insulating layer 10 and the P-well 2, optionally ion implantation for the gate threshold voltage adjustment of the memory transistor carried out.
【0025】 [0025]
つぎに、例えば以下の手順によって、Pウェル2上に電荷蓄積膜3を成膜する。 Then, for example, by the following steps, forming the charge storage film 3 on the P-well 2.
短時間高温熱処理法(RTO法)により1000℃,10secの熱処理を行い、二酸化シリコン膜(第1の酸化膜31)を形成する。 Short high-temperature heat treatment method (RTO method) by 1000 ° C., a heat treatment of 10 sec, to form a silicon dioxide film (first oxide film 31).
つぎに、第1の酸化膜31上にLP−CVD法により窒化シリコン膜(窒化膜32)を、最終膜厚が8nmとなるように、これより厚めに堆積する。 Next, the first oxide film 31 on the the LP-CVD method a silicon nitride film (nitride film 32), the final film thickness such that the 8 nm, is deposited than this thicker. このCVDは、たとえば、ジクロロシラン(DCS)とアンモニアを混合したガスを用い、基板温度650℃で行う。 The CVD, for example, using dichlorosilane (DCS) and a mixture of ammonia gas is performed at a substrate temperature of 650 ° C..
形成した窒化シリコン膜表面を熱酸化法により酸化して、たとえば3.5nmの酸化シリコン膜(第2の酸化膜33)を形成する。 The formed silicon nitride film surface is oxidized by thermal oxidation, for example, a silicon oxide film of 3.5 nm (the second oxide film 33). この熱酸化は、たとえばH O雰囲気にした炉内の温度を950℃に保った状態で40分程度行う。 The thermal oxidation is performed for about 40 minutes in a state where for example maintaining the temperature in the furnace was in H 2 O atmosphere 950 ° C.. これにより、トラップレベル(窒化シリコン膜の伝導帯からのエネルギー差)が2.0eV以下の程度の深いキャリアトラップが約1〜2×10 13 /cm の密度で形成される。 Thus, (energy difference from the conduction band of the silicon nitride film) trap level is 2.0eV or less degree deep carrier traps are formed at a density of about 1~2 × 10 13 / cm 2. また、窒化膜32を構成する窒化シリコン膜が1nmに対し熱酸化シリコン膜(第2の酸化膜33)が1.6nm形成され、この割合で下地の窒化シリコン膜厚が減少し、窒化膜32の最終膜厚が8nmとなる。 The thermal silicon oxide film silicon nitride constituting the nitride film 32 film with respect to 1 nm (the second oxide film 33) is formed 1.6 nm, a silicon nitride thickness of the underlying decreases at this ratio, the nitride film 32 the final film thickness of 8nm of.
【0026】 [0026]
必要に応じて、メモリトランジスタ列以外の部分で3層構造の電荷蓄積膜3を除去し、セレクトトランジスタS1,S2のゲート絶縁膜4となる酸化シリコン膜を数nmほど熱酸化により形成する。 If necessary, to remove the charge storage film 3 having a three-layer structure in a portion other than the memory transistor rows, it is formed by thermal oxidation as a few nm silicon oxide film serving as a gate insulating film 4 of the select transistors S1, S2. この場合、電荷蓄積膜3を保護するために、後で選択的に除去可能な材料の膜を電荷蓄積膜3上に形成しておくことが望ましい。 In this case, in order to protect the charge accumulation film 3, it is desirable to form the later film selectively removable material on the charge storage film 3. なお、セレクトトランジスタS1,S2には電荷注入が起こるほど高い電界がかからないので、セレクトトランジスタのゲート絶縁膜4を、電荷蓄積膜3と同じ構造することもできる。 Since the select transistor S1, S2 is not applied high electric field higher charge injection occurs, the gate insulating film 4 of the select transistors may be the same structure as the charge storage film 3. この場合、この電荷蓄積膜3の除去工程は不要である。 In this case, the step of removing the charge storage film 3 is not required.
【0027】 [0027]
ワード線となる導電膜を積層させる。 To stack conductive film to be the word line. そして、導電膜、および、その下の電荷蓄積膜3(およびゲート絶縁膜4)を一括してパターンニングする。 Then, a conductive film, and is patterned collectively the charge storage film 3 (and the gate insulating film 4) thereunder. これにより、ワード線WL1,WL2,WL3,…WLn、第1セレクトゲート線SG1および第2セレクトゲート線SG2が同時に形成される。 Thus, the word lines WL1, WL2, WL3, ... WLn, first select gate line SG1 and second select gate line SG2 are formed at the same time.
【0028】 [0028]
これら行方向に長い平行ストライプ状の配線を形成した状態で、配線間のウェル表面にN型不純物をイオン注入し、アニールを行う。 While forming the long parallel stripe-like wiring to these row direction, the N-type impurities are ion-implanted into the well surface between the wires is annealed. これにより、ワード線間およびワード線とセレクトトランジスタのゲートとの間に、ソース・ドレイン不純物領域5が形成され、さらに、セレクトトランジスタのゲート間に第1の共有不純物領域6あるいは第2の共有不純物領域7が形成される。 Thus, between the word lines and between the word line and the gate of the select transistor, source and drain impurity regions 5 are formed, further, the first shared impurity region 6 or the second shared impurities between the gate of the select transistor region 7 is formed.
以上の工程を経て、例えば16〜64個のメモリトランジスタを含むNANDストリングが行方向に128〜256個並んで形成される。 Through the above steps, for example, NAND string containing 16 to 64 pieces of the memory transistors are formed in parallel from 128 to 256 pieces in the row direction. 1本のワード線に接続されたセル数と、NANDストリング内のワード線の本数との積の数のセルにより、1つの書き換え単位(ページ)が構成される。 One and the number of cells connected to the word line, the number of cells of the product of the number of word lines in the NAND string, one rewrite unit (page) is constructed. 通常、1ページは、例えば4K(=256×16)個のセルで構成される。 Usually, one page, for example, a 4K (= 256 × 16) pieces of cells.
【0029】 [0029]
メモリトランジスタおよびセレクトトランジスタを埋め込んで、例えば二酸化シリコンからなる層間絶縁膜8の下層膜をCVDし、この層間絶縁膜8に第1のコンタクトC1用の開口部を形成する。 Embedded memory transistor and the select transistor, for example, CVD a lower layer of the interlayer insulating film 8 made of silicon dioxide to form an opening for the first contact C1 in the interlayer insulating film 8. この開口部は第1の共有不純物領域6上で開口している。 This opening is open on the first shared impurity regions 6. 開口部を完全に埋め込むように、プラグ材料、例えばタングステンを堆積し、これを全面でエッチバックしてプラグ材料を層間絶縁膜8の下層膜上で分離する。 So as to fill the openings completely deposited plug material, for example tungsten, which is etched back over the entire surface to separate the plug material on the lower layer of the interlayer insulating film 8. これにより、第1の共有不純物領域6上に接続したプラグからなる第1のコンタクトC1が層間絶縁膜8の下層膜内に埋め込まれて形成される。 Thereby, the first contact C1 is formed embedded in the lower layer of the interlayer insulating film 8 made of a plug connected to the over the first shared impurity regions 6. この第1のコンタクトC1上に接続した第1の上部配線BSL2aを形成する。 Forming a first upper wiring BSL2a connected on the first contact C1.
さらに、層間絶縁膜8の上層膜をCVDする。 Further, CVD the upper layer of the interlayer insulating film 8. 以後、同様に、層間絶縁膜8の上層膜と下層膜に第2のコンタクトC2用の開口部を形成し、これをプラグ材料で埋め込んだ後、層間絶縁膜8の上層膜上に、第2のコンタクトC2上に接続した第2の上部配線BSL2bを形成する。 Thereafter, similarly, after the opening for the second contact C2 is formed in the upper layer and the lower layer of the interlayer insulating film 8, embedded it in the plug material, the top layer film of the interlayer insulating film 8, the second the second upper wiring BSL2b connected on the contact C2 of forming a.
その後、必要なら、他の層間絶縁膜や上層配線を形成し、最後にオーバーコート成膜とパッド開口工程等を経て、当該不揮発性メモリセルアレイを完成させる。 Then, if necessary, to form another interlayer insulating film and the upper layer wiring and finally through the overcoat film formation and pad opening process or the like, thereby completing the nonvolatile memory cell array.
【0030】 [0030]
このように形成されたメモリセルアレイにおいて、第1のセレクトゲート線SG1、ワード線WL1〜WLn、第2の第1のセレクトゲート線SG2の配線幅および配線間距離の最小寸法(プロセスおよび設計の最小ルール)をFとすると、これらの列方向のピッチは2Fとなる。 In the thus formed memory cell array, a first select gate lines SG1, the word lines WL1 to WLn, the minimum size of the wiring width and the wiring distance between the second first select gate line SG2 (process and design minimum When the rule) and F, the pitch of these column direction becomes 2F.
また、第1の上部配線BSL1a,BSL2a,…のピッチは、第1の上部配線幅F0、第1のコンタクト径F1、第1の上部配線同士の最小近接距離F2の合計となる。 The first upper wiring BSL1a, BSL2a, ... pitch of a first upper wire width F0, the first contact diameter F1, the sum of the minimum approach distance F2 between the first upper interconnection. ここで、F0〜F2の全てをプロセスおよび設計の最小ルールFと規定すると、第1の上部配線のピッチは3Fとなる。 Here, when defining the minimum rule F of the process and design all F0 to F2, the pitch of the first upper wiring becomes 3F. なお、図2においては、第1のコンタクトC1と第1の上部配線BSL2aとの行方向の重ね合わせ寸法をゼロとしているが、両者に位置ずれが生じる場合を想定して、図2の符号Cexで示すように第1のコンタクトを第1の上部配線の幅中央付近まで予め拡大しておくことにより、第1のコンタクトと第1の上部配線との接触面積を十分確保することが出来る。 In FIG. 2, although the first contact C1 is set to zero in the row direction superposition size of the first upper interconnection BSL2a, on the assumption that the positional deviation in both occur, in FIG. 2 reference numerals Cex by keeping the first contact previously extended to the vicinity of the width center of the first upper interconnection as shown in, it is possible to sufficiently secure the contact area between the first contact and the first upper interconnection.
第2の上部配線BSL1a,BSL2a,…のピッチは、上述した第1の上部配線のピッチに制限されるので、同じ3Fとなる。 Second upper wiring BSL1a, BSL2a, ... pitch of, since it is limited to the pitch of the first upper wiring described above, the same 3F.
【0031】 [0031]
メモリセルアレイの周辺回路としては、特に図示しないが、ローデコーダ(ワード線駆動回路を含む)、カラムデコーダ、ローおよびカラムバッファ、書き込みデータおよび読み出しデータが一時保持されるデータラッチ回路群、カラム選択回路、読み出し回路(センスアンプ)、電源回路およびウェルバイアス回路等を有している。 The peripheral circuit of the memory cell array, although not specifically shown, (including word line drive circuit) row decoder, column decoder, row and column buffer, the data latch circuit group write data and read data is temporarily stored, the column selection circuit , the read circuit (sense amplifier), and a power supply circuit and the well bias circuit.
このうち、図1には、第1の上部配線と第2の上部配線に接続された第1の電圧供給手段20と、第1のセレクトゲート線および第2のセレクトゲート線、並びに、ワード線に接続された第2の電圧供給手段30とを示す。 Among them, in FIG. 1, the first voltage supply unit 20, a first select gate line and the second select gate line connected to the first upper wiring and the second upper interconnection, and the word line shown connected to the second voltage supply unit 30 to the.
第1の電圧供給手段20は、データの書き込み時に、選択した第1の上部配線BSL1a,BSL2a,BSL3a,…に第1の電圧を供給し、選択した第2の上部配線BSL1b,BSL2b,BSL3b,…に第2の電圧を供給し、また、必要に応じて、第1の上部配線に印加する電圧と第2の上部配線に供給する電圧とを切り替える。 First voltage supply means 20, when writing data to, the first upper wiring BSL1a selected, BSL2a, BSL3a, supplying a first voltage ..., the second upper wiring BSL1b selected, BSL2b, BSL3b, ... the second voltage is supplied to, also, if necessary, switching between the voltage and the voltage supplied to the second upper interconnection to be applied to the first upper interconnection.
第2の電圧供給手段30は、第1および第2のセレクトゲート線SG1,SG2を制御し、ワード線WL1,WL2,WL3,…,WLnに書き込み電圧やパス電圧を印加する。 Second voltage supply means 30 controls the first and second select gate lines SG1, SG2, the word lines WL1, WL2, WL3, ..., applying a write voltage and pass voltage to WLn.
【0032】 [0032]
以下、第1および第2の電圧供給手段20,30(およびウェルバイアス回路)の制御により実行されるメモリセルの動作について説明する。 Hereinafter, the operation of the memory cell is performed by the control of the first and second voltage supply means 20, 30 (and well bias circuit). なお、以下の説明では、図1に示す選択セルSselを動作対象とし、選択セルと同一行内の非選択セルCus1および選択セルと異なる行内の非選択セルCus2の誤動作防止についても説明する。 In the following description, the operation target selection cell Ssel shown in FIG. 1, also described lockout row unselected cells Cus2 different from the selected cell in the same row of the unselected cells Cus1 and selected cell.
【0033】 [0033]
図5(A)は、メモリトランジスタM2の一部を拡大して示す断面図、図5(B)は書き込み動作の説明図である。 FIG. 5 (A), cross-sectional view showing an enlarged part of the memory transistors M2, Fig. 5 (B) is an explanatory view of a write operation. 図6(A)〜図6(J)は、書き込み動作のタイミングチャートである。 FIG 6 (A) ~ FIG 6 (J) is a timing chart of the write operation.
データ書き込み期間中、図6(G)に示すように、選択されたセルを含むNANDストリングに接続された第2の上部配線BSL1bに第2の電圧V2、例えば接地電圧0Vを印加する。 During data write period, as shown in FIG. 6 (G), a second voltage to the second upper wiring BSL1b connected to the NAND string containing the selected cell V2, for example, a ground voltage is applied 0V. また、図6(H)および図6(I)に代表して示すように、非選択の第1の上部配線BSL2a,BSL3a,…、および、非選択の第2の上部配線BSL2b,BSL3b,…も接地電圧0Vで保持する。 Moreover, as representatively shown in FIG. 6 (H) and FIG. 6 (I), the unselected first upper wiring BSL2a, BSL3a, ..., and, the non-selected second upper wiring BSL2b, BSL3b, ... also held at the ground voltage 0V.
【0034】 [0034]
第1のデータの書き込みでは、図6(A)および図6(E)に示すように、第1および第2のセレクトゲート線SG1,SG2に、例えば6V〜8Vの電圧を印加して第1および第2のセレクトトランジスタS1,S2にオン状態を設定する。 In the writing of the first data, as shown in FIG. 6 (A) and FIG. 6 (E), the the first and second select gate lines SG1, SG2, for example by applying a voltage of 6V~8V first and it sets the on-state to the second select transistors S1, S2. 同時に、非選択のワード線WL1に、書き込み電圧Vwより十分低いがメモリトランジスタM1をオンし、かつ第1の電圧V1を伝達する程度のパス電圧Vpassを、例えば6V〜8Vの範囲内で印加する。 At the same time, the word line WL1 in the unselected, but sufficiently lower than the write voltage Vw is applied to the pass voltage Vpass to the extent that transmits turning on the memory transistor M1, and the first voltage V1, for example in the range of 6V~8V . また、他の非選択のワード線WL3〜WLnに、書き込み電圧Vwより十分低いがメモリトランジスタM3〜Mnをオンし、かつ第2の電圧V2(0V)を伝達する程度のパス電圧Vpassを、例えば6V〜8Vの範囲内で印加する。 Also, the other non-selected word lines WL3~WLn, but sufficiently lower than the write voltage Vw to turn on the memory transistor M3~Mn, and a pass voltage Vpass to the extent that transmits the second voltage V2 to (0V), for example, It is applied within the range of 6V~8V.
つぎに、図6(C)に示すように、望ましくは若干遅れたタイミングで、選択セルCsel(メモリトランジスタM2)が接続されたワード線WL2に、所定の書き込み電圧Vwを、例えば6V〜10Vの範囲内で印加する。 Next, as shown in FIG. 6 (C), preferably slightly delayed timing, the word line WL2 is selected cell Csel (memory transistor M2) is connected, a predetermined write voltage Vw, for example 6V~10V of It is applied within the range. 書き込み電圧Vwは、メモリトランジスタM2の閾値電圧より高く、かつドレイン電圧(第1の電圧V1)より高い電圧である。 Write voltage Vw is higher than the threshold voltage of the memory transistors M2, and the drain voltage (first voltage V1) higher than a voltage. さらに、図6(F)に示すように、望ましくはさらに若干遅れたタイミングで、第1の上部配線BSL1aに第1の電圧V1を、例えば4V〜6Vの範囲内で印加する。 Furthermore, as shown in FIG. 6 (F), preferably further slightly delayed timing, a first voltage V1 to the first upper wiring BSL1a, for example applied in the range of 4V to 6V.
【0035】 [0035]
これにより、メモリトランジスタM2のチャンネル形成領域CHにチャネルが形成され、チャネル内に、第2の電圧(0V)を印加したソース・ドレイン不純物領域5(ソースS)から電子が供給される。 Thus, the channel in the channel formation region CH of the memory transistor M2 is formed, in the channel, electrons are supplied from the second voltage source and drain impurity region 5 was applied (0V) (the source S). このとき、第1の電圧V1を印加したソース・ドレイン不純物領域5(ドレインD)とチャンネル形成領域CHのピンチオフ点の間の電界で、チャネル内の電子が加速される。 At this time, an electric field between the pinch-off point of the first source and drain impurity regions 5 by applying a voltage V1 (drain D) and the channel formation region CH, electrons in the channel is accelerated. 加速された電子はドレイン端付近で高いエネルギーを得てホットキャリアとなり、垂直方向の電界に引き寄せられて、このドレイン端付近の電荷蓄積膜3の領域に注入され、電荷トラップに捕獲される。 The accelerated electrons become hot carriers to obtain a high energy near the drain end, being attracted to the vertical direction of the electric field, it is injected into the region of the charge storage film 3 near the drain end is trapped in the charge trapping.
なお、このとき、Pウェル2に印加する電圧は接地電圧0Vでもよいが、図6(J)に示すように、例えば最大で−3V程度の負電圧を印加してもよい。 At this time, although the voltage applied to the P-well 2 may be a ground voltage 0V, as shown in FIG. 6 (J), for example, may be by applying a negative voltage of about -3V at maximum.
【0036】 [0036]
このデータの書き込み時に、ワード線WL2に接続され、ゲートに書き込み電圧Vwが印加された非選択のメモリセルCus1において、ソースおよびドレイン(並びにPウェル)が0Vで保持されているため、書き込み電圧Vwが高いとファウラーノルドハイム(FN)トンネル機構によりチャネル全面から電子が注入されるが、本例の場合、書き込み電圧VwがFG型の書き込み電圧より十分に低く、このような電子の注入は起こらない。 During the writing of the data, is connected to the word line WL2, the memory cell Cus1 unselected the write voltage Vw is applied to the gate, the source and drain (and P-well) is held at 0V, the write voltage Vw electrons from the channel entirely is injected by a high and Fowler-Nordheim (FN) tunneling mechanism, in this example, the write voltage Vw is sufficiently lower than the write voltage of the FG type, injection of such electronic does not occur . また、他の非選択行のメモリセルCus2においては、前述したようにパス電圧Vpassが十分低いため、同様に電子の注入が有効に防止される。 Further, in the memory cell Cus2 other non-selected row, is low enough pass voltage Vpass, as described above, similarly electron injection can be effectively prevented.
なお、セレクトトランジスタS1,S2の閾値電圧とゲート印加電圧との関係を制御して、データ書き込み時に非選択のNANDストリングのセレクトトランジスタをカットオフさせ、いわゆるセルフブースとにより当該チャネルの電位を自動昇圧して非選択列の書き込みを有効に防止することもできる。 Note that by controlling the relation between the threshold voltage and the gate voltage applied to the select transistors S1, S2, the select transistors of the NAND string of the non-selected during data writing is cut off, automatically boosting the potential of the channel by a so-called self booth it is also possible to effectively prevent the writing of the non-selected column by.
【0037】 [0037]
第2のデータの書き込みでは、第1の電圧V1と第2の電圧V2の印加する対象の上部配線を切り替える。 In the writing of the second data, it switches the upper wiring for which the first voltage V1 is applied to the second voltage V2. つまり、図6(F)に示す第1の電圧V1(正の電圧)を第2の上部配線BSL1bに印加し、図6(G)に示す第2の電圧V2(0V)を第1の上部配線BSL1aに印加する。 In other words, the first voltage V1 shown in FIG. 6 (F) (positive voltage) is applied to the second upper interconnection BSL1b, first upper and the second voltage V2 shown in FIG. 6 (G) (0V) It is applied to the wiring BSL1a. これに応じて、必要なら、セレクトゲート線の印加電圧、非選択ワード線の印加電圧Vpassも切り替える。 In response to this, if necessary, the applied voltage of the select gate line, applying a voltage Vpass of the non-selected word line is also switched. これにより、図5(A)においてソースSとドレインDが入れ替わり、第1のデータ書き込み時にはソースとなっていた側からホットエレクトロンが電荷蓄積膜3に局部的に注入される。 Thus, FIG. 5 (A) interchange source S and the drain D is at, hot electrons from the side which has been a source is locally injected into the charge storage film 3 in the first data write.
この第2のデータ書き込みにより注入された電子の保持領域と、前述した第1のデータ書き込みにより注入された電子の保持領域は位置的に離れており、2つの電子の保持領域が重なることがない。 And the second electron holding region which is injected by the data writing, electrons holding region which is injected by the first data write described above are spatially separated by at, never holding regions of two electrons overlap .
【0038】 [0038]
図7(A)〜図7(J)は、消去動作のタイミングチャートである。 Figure 7 (A) ~ FIG 7 (J) is a timing chart of the erase operation.
消去時は、バンド間トンネリングに起因して発生したホットホール注入を用いて例えばブロック単位で行う。 Erasing is carried out for example in block units using hot hole injection which is caused by the tunneling between bands. 以下、この消去方法を、BTBT(Band to Band Tunneling)−HH(Hot Hole)注入消去という。 Hereinafter, this erasing method, BTBT (Band to Band Tunneling) -HH (Hot Hole) injection erase that.
データの消去期間中、図7(G)〜図7(I)に示すように、選択されたセルを含むNANDストリングに接続された第2の上部配線BSL1b、非選択の第1の上部配線BSL2a,BSL3a,…、および、非選択の第2の上部配線BSL2b,BSL3b,…を接地電圧0Vで保持する。 During the erasing period of the data, as shown in FIG. 7 (G) ~ FIG 7 (I), the second upper wiring BSL1b connected to the NAND string containing the selected cell, the non-selected first upper wiring BSL2a , BSL3a, ..., and the second upper interconnection BSL2b unselected, BSL3b, holding ... in the ground voltage 0V.
【0039】 [0039]
図7(A)および図7(E)に示すように、第1および第2のセレクトゲート線SG1,SG2に、例えば6V〜8Vの電圧を印加して第1および第2のセレクトトランジスタS1,S2にオン状態を設定する。 Figure 7 (A) and 7 (E), the first and second select gate lines SG1, SG2, the first and second select transistors S1 by applying the example 6V~8V voltage, S2 is set in the oN state to. 同時に、非選択のワード線WL1に、消去は行われないがメモリトランジスタM1をオンし、かつ消去ドレイン電圧Vdeを伝達する程度のパス電圧Vpassを、例えば6V〜8Vの範囲内で印加する。 At the same time, the word line WL1 in the unselected erase but is not performed to turn on the memory transistors M1, and a pass voltage Vpass to the extent that transmits the erasing drain voltage Vde, for example applied in the range of 6V~8V. また、他の非選択のワード線WL3〜WLnに、同様にメモリトランジスタM3〜Mnをオンし、かつ接地電圧0Vを伝達する程度のパス電圧Vpassを、例えば6V〜8Vの範囲内で印加する。 Also, the other non-selected word lines WL3~WLn, similarly on the memory transistor M3~Mn, and applying a pass voltage Vpass to the extent that transmitting the ground voltage 0V, for example in the range of 6V~8V.
つぎに、図7(C)に示すように、望ましくは若干遅れたタイミングで、消去対象セルCselが接続されたワード線WL2に消去ゲート電圧Veを、例えば0〜−5Vの範囲内で印加する。 Next, as shown in FIG. 7 (C), preferably slightly delayed timing, the erase gate voltage Ve to a word line WL2 erased cell Csel is connected, applied in a range of, for example, 0 to-5V . さらに、図7(F)に示すように、望ましくはさらに若干遅れたタイミングで、第1の上部配線BSL1aに消去ドレイン電圧Vdeを、例えば4V〜6Vの範囲内で印加する。 Furthermore, as shown in FIG. 7 (F), preferably further slightly delayed timing, erase drain voltage Vde the first upper wiring BSL1a, for example applied in the range of 4V to 6V.
【0040】 [0040]
これにより、選択されたNANDストリングにおいて、その第1の上部配線BSL2aに印加された消去ドレイン電圧Vdeが、オン状態のセレクトトランジスタS1や非選択のメモリトランジスタM1を介して、選択セルCsel(メモリトランジスタM2)の一方のソース・ドレイン不純物領域5(ドレインD)に伝達される。 Thus, in a NAND string that is selected, the first erase drain voltage Vde applied to the upper wiring BSL2a is, through the memory transistor M1 of the select transistors S1 and the non-selected in the ON state, the selected cell Csel (memory transistor source and drain impurity regions 5 of one of the M2) (which is transmitted to the drain D). このため、このソース・ドレイン不純物領域5とゲート電極(選択されたワード線WL2)との間に、第3の電圧として10Vを超える消去電圧(=|Ve|+Vde)が印加される。 Therefore, between the source and drain impurity regions 5 and the gate electrode (selected word line WL2), a third voltage greater than 10V as an erase voltage (= | Ve | + Vde) is applied. その結果、当該ソース・ドレイン不純物領域5において、その表面が深い空乏状態となりエネルギーバンドの曲がりが大きくなり、バンド間トンネル現象により電子が価電子帯より伝導帯にトンネルする。 As a result, in the source and drain impurity regions 5, the surface curvature is large deep depletion state and becomes energy band, electrons by interband tunneling phenomenon tunnel to the conduction band than the valence band. この際、電子とホール対が発生するが、そのうち電子はN型のソース・ドレイン不純物領域内に流れて吸収される。 At this time, electrons and holes pairs are generated, of which electrons are absorbed flows into N-type source and drain impurity regions. 一方、発生したホールは接合付近に印加された高電界により加速されてホットホールとなり、チャネル形成領域の中心部の方向にドリフトする。 On the other hand, generated holes are accelerated by the high electric field applied to the vicinity of the junction becomes hot holes, drift in the direction of the center portion of the channel forming region. このホットホールの一部が電荷蓄積膜3内の電荷トラップに局所的に注入される。 A portion of the hot holes are locally injected into the charge trapping the charge storage film 3.
このため、当該メモリトランジスタM2に電子が注入された書き込み状態であり、その閾値電圧が高い場合に、注入されたホットホールにより蓄積されていた電子が相殺され、当該メモリトランジスタM2の閾値電圧が消去状態の低いレベルに低下する。 Therefore, a write state in which electrons in the memory transistor M2 is injected, in which case the threshold voltage is high, the electrons accumulated by injected hot holes are offset, the threshold voltage of the memory transistor M2 is erased It drops to low levels of state.
【0041】 [0041]
この消去方法では、ソースとドレイン双方から消去を行うことができるが、上述のように消去を片側のみで行っても良い。 In this erasing method, but it can be erased from the source and the drain both may perform erasing on only one side as described above. また、消去を行わない側のセレクトトランジスタS2をカットオフさせて、他方のソース・ドレイン不純物領域をフローティングとすることも出来る。 Further, the side of the select transistor S2, which does not perform erasure by the cutoff, the other of the source and drain impurity regions may also be floating.
なお、当然ながら、書き込み状態と消去状態の定義によっては、チャネルホットエレクトロン(CHE)注入を消去に用い、バンド間トンネル電流起因のホットホール注入を書き込みに用いることもできる。 Needless to say, depending on the definition of the erased state and the written state, used to erase channel hot electrons (CHE) injection, it can also be used hot hole injection interband tunneling current due to the writing.
【0042】 [0042]
データの読み出し動作は、データ書きこみ時のドレインDからソースSに電流が流れる通常の読み出し(以下、フォワードリード方式と称す)と、データの読み出し時のドレインDとソースSのバイアスを、データの書き込み時には逆にし、書き込み時のソースSからドレインDに電流を流す逆方向の読み出し(以下、リバースリード方式と称す)のいずれかにより行う。 Data read operation, normal read current flows from the drain D to the source S when writing data (hereinafter, referred to as forward read mode) and the bias of the drain D and the source S at the time of data read, the data reversed during write, reverse read to cause a current to flow from the source S at the time of writing to the drain D (hereinafter, referred to as reverse read method) carried out by either. 以下には、リバースリード方式の場合を示す。 The following shows the case of the reverse read method.
【0043】 [0043]
図8(A)〜図8(J)は、リバースリード動作のタイミングチャートである。 Figure 8 (A) ~ FIG 8 (J) is a timing chart of the reverse read operation.
データの読み出し期間中、図8(F)および図8(H)〜図8(J)に示すように、選択されたセルを含むNANDストリングに接続された第1の上部配線BSL1a、非選択の第1の上部配線BSL2a,BSL3a,…、非選択の第2の上部配線BSL2b,BSL3b,…、および、Pウェルを接地電圧0Vで保持する。 During the data reading period, as shown in FIG. 8 (F) and FIG. 8 (H) ~ FIG 8 (J), the first upper wiring BSL1a connected to the NAND string containing the selected cell, unselected first upper wiring BSL2a, BSL3a, ..., the non-selected second upper wiring BSL2b, BSL3b, ..., and, holding the P-well at the ground voltage 0V.
【0044】 [0044]
図8(A)および図8(E)に示すように、第1および第2のセレクトゲート線SG1,SG2に、例えば3V〜5Vの電圧を印加して第1および第2のセレクトトランジスタS1,S2にオン状態を設定する。 FIG. 8 (A) and FIG. 8 (E), the first and second select gate lines SG1, SG2, the first and second select transistors S1 by applying the example 3V~5V voltage, S2 is set in the oN state to. 同時に、非選択のワード線WL1に、読み出しゲート電圧Vgrより低いがメモリトランジスタM1をオンし、かつ読み出しドレイン電圧Vdrを伝達する程度のパス電圧Vpassを、例えば3V〜5Vの範囲内で印加する。 At the same time, the word line WL1 in the unselected, but lower than the read gate voltage Vgr turn on the memory transistors M1, and a pass voltage Vpass enough to transmit the read drain voltage Vdr, e.g. applied in the range of 3V to 5V. また、他の非選択のワード線WL3〜WLnに、読み出しゲート電圧Vgrより低いがメモリトランジスタM3〜Mnをオンし、かつ接地電圧0Vを伝達する程度のパス電圧Vpassを、例えば3V〜5Vの範囲内で印加する。 Also, the other non-selected word lines WL3~WLn, lower than the read gate voltage Vgr is turned on the memory transistor M3~Mn, and a pass voltage Vpass to the extent that transmitting the ground voltage 0V, for example in a range from 3V~5V It is applied on the inner.
【0045】 [0045]
つぎに、図8(C)に示すように、望ましくは若干遅れたタイミングで、選択セルCsel(メモリトランジスタM2)が接続されたワード線WL2に、所定の読み出しゲート電圧Vgrを、例えば3V〜5Vの範囲内で印加する。 Next, as shown in FIG. 8 (C), preferably with timing slightly delayed, word line WL2 is selected cell Csel (memory transistor M2) is connected, a predetermined readout gate voltage Vgr, for example 3V~5V It is applied within the range of. 読み出しゲート電圧Vgrは、メモリトランジスタM2の書き込み状態の閾値電圧より低く、消去状態の閾値電圧より高区、かつ、当該メモリトランジスタM2が飽和領域で動作する電圧である。 Read gate voltage Vgr is lower than the threshold voltage of the write state of the memory transistor M2, a high-gu than the threshold voltage of the erased state, and a voltage which the memory transistor M2 operates in a saturation region.
さらに、図8(F)に示すように、望ましくはさらに若干遅れたタイミングで、第1の上部配線BSL1aに読み出しドレイン電圧Vdrを、例えば1V〜2Vの範囲内で印加する。 Furthermore, as shown in FIG. 8 (F), preferably further slightly delayed timing, a read drain voltage Vdr to the first upper wiring BSL1a, for example applied in the range of 1V to 2V. リバースリード方式ではソース側のデータ(第2のデータ)を読み出す。 The reverse read method reads the data from the source side (second data). このため、読み出しドレイン電圧Vdrを最適化することにより、ドレイン側の空乏層をソース側に十分延ばし、ドレイン側の第1のデータに対応した蓄積電荷が読み出し電界にあまり影響しないようにする。 Therefore, by optimizing the read drain voltage Vdr, extend sufficiently depletion of the drain side to the source side, a first accumulated charge corresponding to the data on the drain side so as not to significantly affect the read field.
これにより、メモリトランジスタMのデータの記憶状態に応じて、第1または第2の上部配線SBL1aまたはSBL1bの電流または電圧が変化する。 Thus, according to the storage state of the data of the memory transistor M, a current or voltage of the first or second upper wiring SBL1a or SBL1b changes. この変化を周辺回路内のセンスアンプで増幅して読み出す。 It reads and amplifies this change in the sense amplifier in the peripheral circuits.
【0046】 [0046]
リバースリードにより第1のデータを読み出すには、読み出しドレイン電圧Vdrと接地電圧0Vを印加する対象の上部配線を切り替える。 The reverse read To read the first data, switches the upper wiring for which applies the ground voltage 0V and the read drain voltage Vdr. つまり、図8(G)に示す読み出しドレイン電圧Vdrを第1の上部配線BSL1aに印加し、図8(F)に示す接地電圧0Vを第2の上部配線BSL1bに印加する。 That is, the read drain voltage Vdr shown in FIG. 8 (G) is applied to the first upper wiring BSL1a, applies the ground voltage 0V to shown in FIG. 8 (F) to the second upper interconnection BSL1b. これに応じて、必要なら、セレクトゲート線の印加電圧、非選択ワード線の印加電圧Vpassも切り替える。 In response to this, if necessary, the applied voltage of the select gate line, applying a voltage Vpass of the non-selected word line is also switched. これにより、第2のデータ読み出しと同様に、第1または第2の上部配線SBL1aまたはSBL1bの電流または電圧が変化するので、この変化を周辺回路内のセンスアンプで増幅して読み出す。 Thus, similarly to the second data read, the current or voltage of the first or second upper wiring SBL1a or SBL1b changes, reads and amplifies the change in the sense amplifier in the peripheral circuits.
なお、データの読み出しは、ページ、即ち1つのワード線に接続されたセルを単位として行ってもよい。 The data read may be performed page, the connected cells in other words one word line as a unit.
【0047】 [0047]
消去に関し、他の方法の採用も可能である。 Relates erasing are possible employ other methods.
第1の消去方法の変更例では、消去したいメモリトランジスタM2の電荷蓄積膜3からチャンネル形成領域CHへのFNトンネルリングを用いて、チャンネル形成領域CHに、電荷蓄積膜3に蓄積された電荷を引き抜く。 The modification of the first erasing method, using the FN tunneling from the charge storage film 3 of the memory transistor M2 to be erased to the channel formation region CH, the channel formation region CH, a charge stored in the charge storage layer 3 It pulled out. この場合、消去対象のメモリトランジスタM2が接続されたワード線WL2に、蓄積されている電荷と同じ極性の電位を与える。 In this case, the word line WL2 memory transistor M2 erased is connected, providing the same polarity potential and the stored electrical charge.
第2の消去方法の変更例では、消去したいメモリトランジスタM2の電荷蓄積膜3からゲート電極(ワード線WL2)へのFNトンネルリングを用いて、ワード線WL2に、電荷蓄積膜3に蓄積された電荷を引き抜く。 The modification of the second erasing method, using the FN tunneling from the charge storage film 3 of the memory transistor M2 to be erased to the gate electrode (word line WL2), the word line WL2, stored in the charge storage film 3 withdrawal of the charge. この場合、ワード線WL2に、蓄積されている電荷と反対の極性の電位を与える。 In this case, the word line WL2, give opposite polarity potential and stored electrical charge.
【0048】 [0048]
また、トランジスタ構造に関し、以下の変更が可能である。 Also it relates to transistor structures are possible following changes.
トランジスタの電荷蓄積膜の構造は、いわゆるMONOS型に限定されず、例えば、MNOS型でもよい。 Structure of the charge storage film transistor is not limited to a so-called MONOS type, for example, may be in the MNOS. また、主に電荷の蓄積を行う膜は窒化膜32に限定されず、例えばAl あるいはTa などの電荷とラップを離散的に有する高誘電体膜を用いてもよい。 Also, films to accumulate predominantly charge is not limited to the nitride film 32, for example, a charge and wrap, such as Al 2 O 5 or Ta 2 O 3 may be used a high dielectric film having discrete.
また、メモリトランジスタが形成される半導体としては、Pウェル等のウェルやバルクシリコン基板に限定されず、例えば、SOI基板におけるSOI半導体層、あるいは、基板の積層構造内の薄膜ポリシリコンなどであってもよい。 As the semiconductor memory transistor is formed it is not limited to the well or bulk silicon substrate, such as a P-well, for example, SOI semiconductor layer in the SOI substrate, or there like a thin polysilicon in the laminated structure of the substrate it may be.
【0049】 [0049]
本実施の形態では、以下の種々の利点が得られる。 In this embodiment, it is obtained various advantages below.
第1に、データの書き込み時に、第1の電圧V1(正の電圧)と第2の電圧V2(例えば、接地電圧0V)を供給する配線が分けられ、何れもトランジスタより上層の配線層(第1の上部配線SBL1a、第2の上部配線SBL1b)からなる。 First, when writing data to, the first voltage V1 (the positive voltage) second voltage V2 (e.g., a ground voltage 0V) divided wiring supplies, both upper wiring layer than transistor (a 1 of the upper wiring SBL1a, composed of the second upper interconnection SBL1B). これらの配線は第1の電圧供給手段20に接続され、第1の電圧供給手段20によって第1および第2の電圧V1,V2が供給される。 These wires are connected to the first voltage supply unit 20, first and second voltages V1, V2 is supplied by a first voltage supply unit 20. 第1の電圧供給手段20は、上記2つの電圧の入れ替えが可能な構成を有しているため、2ビットを1セルに書き込むことが容易に実施できる。 First voltage supply means 20, because it has swapped possible configuration of the two voltages, two bits can be performed easily be written into one cell. また、第1の上部配線SBL1a、第2の上部配線SBL1bが分離して設けられているため、ビットごとのランダムな書き込みが可能である。 The first upper wiring SBL1a, the second upper interconnection SBL1b is because it is provided separately, it is possible to random write per bit. これらの上部配線は上層の配線層からなるため不純物拡散層より抵抗率が低く、第1および第2の電圧V1,V2が余り電圧降下なくNANDストリング端に伝達される。 These upper wiring has a low resistivity impurity diffused layer to become the upper wiring layer, is transmitted to the first and second voltages V1, V2 is less voltage drop without NAND string end.
また、バンド間トンネル電流を利用した高速消去をビットごとに行うことが出来る。 Further, it is possible to perform high-speed removal by the use of band-to-band tunneling current for each bit. バンド間トンネル電流を利用した高速消去はチャネルを形成しないで行うため消費電流が少なくてすむ。 Fast removal by the use of band-to-band tunneling current requires less current consumption for performing without forming a channel.
【0050】 [0050]
第2に、トランジスタの電荷蓄積膜が複数の誘電体膜を積層した、いわゆるMONOS型の構造を有するため、書き込み時および消去時の電圧がFG型に比べて低く設定できる。 Second, the charge storage film transistor has a plurality of laminated dielectric film, having a structure of a so-called MONOS type, voltage at the time and erasing writing can be set lower than the FG type.
また、それに付随して書き込み時、消去時の非選択セルのディスターブの問題が改善される。 Also, when writing Concomitantly, it is improved disturb problems in the unselected cell during erasing.
データの書き込みにCHE注入を用いるため、第1の酸化膜を使用用途に応じて2.5nmから6.0nmの範囲内で決めることができる。 For using CHE injection for writing data can be determined in the range of 6.0nm from 2.5nm according to the intended use of the first oxide film. 読み出し時に、非選択ワード線にパス電圧を印加するが、第1の酸化膜が比較的に厚いため電荷蓄積膜への電荷のFN注入が起きない。 During the reading, but applying a pass voltage to the unselected word lines, FN injection of charges into the first oxide layer is relatively thick for the charge storage film does not occur. すなわち、従来の2nm程度の薄い第1の酸化膜を使用したMONOS型では問題となっていた読み出し時の非選択ワード線に接続されたセルへの弱い誤書き込みを防ぐことができる。 That is, in the MONOS type using a thin first oxide layer of about conventional 2nm can prevent a weak erroneous writing to the cells coupled to the unselected word lines during reading which has been a problem.
【0051】 [0051]
第3に、セル動作が安定している。 Third, cell operation is stable.
局所的な位置に2ビットのデータを記憶させる多値化技術であるため、閾値電圧を細かく分割して行う多値化より動作マージンが大きく動作が安定する。 Because a multilevel technique for storing two bits of data in a local location, operating margin than multilevel performing threshold voltage finely divided and is large in a stable operation.
さらに、周囲のセル間での容量結合が低減されている。 Furthermore, the capacitive coupling between the surrounding cells is reduced.
従来のFG型NANDメモリセルアレイでは、セルが微細化されるとフローティングゲート間あるいはフローティングゲートと隣接ワード線間の結合容量が大きくなり、フローティングゲートの電位変動、およびこれに起因した動作の安定性低下、誤動作が問題となる。 In the conventional FG type NAND memory cell array, the cell becomes large coupling capacitance between when it is miniaturized and the floating gate or between the floating gate adjacent word line, the potential variation of the floating gate, and reduced operational stability due to , malfunction is a problem.
これに対し、本実施の形態では、離散化された電荷蓄積手段を有し、これは単一の導電層からなる従来のフローティングゲートとは異なり、近隣の他のセルの電荷蓄積手段やワード線と容量結合しない。 In contrast, in this embodiment, it has a discrete charge storage means, which is different from the conventional floating gate made of a single conductive layer, the charge storage means of other nearby cells and the word line and not capacitive coupling. したがって、このメモリセルは動作の安定性が高く、誤動作しにくい。 Therefore, the memory cell has high stability of operation, hard to malfunction.
【0052】 [0052]
第4に、第1の上部配線BSL1a等と第2の上部配線BSL1b等が異なる配線層で形成されているため、配線を分けてもセル面積は比較的小さい。 Fourth, since such like first upper wiring BSL1a and second upper wiring BSL1b are formed in different wiring layers, the cell area be divided wiring is relatively small. 2ビット記憶の場合は、従来のFG型NANDアレイのセルよりビット当たりのセル面積が縮小されている。 For 2-bit memory cell area per bit than the cell of the conventional FG-type NAND array is reduced.
つまり、前述したように、本実施の形態におけるセルアレイでは、列方向の配線ピッチが2F、行方向の配線ピッチが3Fであるため、セル面積は約6F となる。 That is, as described above, in the cell array in the present embodiment, since the column direction wiring pitch 2F, the row direction of the wiring pitch is 3F, the cell area is about 6F 2. また、第1および第2のコンタクトC1,C2の占有面積を仮に、それぞれ3F×3F=9F としても、これらは列方向に隣接する2つのNANDストリングで共有されているため、1ストリング内のセル数を例えば16個と最小に見積もっても、コンタクト面積はセル当たり0.28F と極めて小さい。 Further, the area occupied by the first and second contacts C1, C2 Even if 3F × 3F = 9F 2 respectively, these because it is shared by two NAND strings adjacent in the column direction, in the first string be estimated the number of cells, for example, in 16 the minimum, the contact area is very small and the cells per 0.28F 2. したがって、2ビット記憶の場合、ビット当たりの実効的なセル面積は、最大で約3.14F /bitとなる。 Therefore, if the two-bit storage, the effective cell area per bit is about 3.14F 2 / bit at the maximum. これは、通常のFG型のセル面積4F /bitより小さい。 This cell area 4F 2 / bit smaller than normal FG type.
【0053】 [0053]
【発明の効果】 【Effect of the invention】
本発明に係る不揮発性半導体メモリ装置のデータ書き込み方法によれば、コンタクトを数多くのセルで共有するため実効的なセル面積が小さい、いわゆるNANDメモリセルアレイにおいて、1つのメモリトランジスタに2ビットのデータ記憶を可能として、さらにビット当たりの実効的なセル面積の縮小が可能となる。 According to the data writing method for a nonvolatile semiconductor memory device according to the present invention, the effective cell area is small in order to share a contact in a number of cells, in a so-called NAND memory cell array, 2-bit data stored in one memory transistor as permit, it is possible to further reduce the effective cell area per bit. また、閾値電圧を細かく分割した多値化ではないため、動作マージンが大きく動作が安定している。 Moreover, not a finely divided multi-valued threshold voltage, the operation margin is large operation is stable.
本発明に係る不揮発性半導体メモリ装置によれば、上述したデータ書き込みを好適に実施できる構成を有した不揮発性半導体メモリ装置が提供できる。 According to the nonvolatile semiconductor memory device according to the present invention can provide a nonvolatile semiconductor memory device having a structure which can be suitably implemented data write described above.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】本発明の実施の形態に係る不揮発性メモリセルアレイの基本構成を示す回路図である。 1 is a circuit diagram showing a basic structure of a nonvolatile memory cell array according to the embodiment of the present invention.
【図2】図1に示す第2列目のNANDストリングを中心に示すメモリセルアレイの平面図である。 2 is a plan view of a memory cell array shown about a second row of NAND string depicted in Figure 1.
【図3】図2にA−A線で示す部分の断面図である。 In [3] 2 is a cross-sectional view of a portion indicated by line A-A.
【図4】図2にB−B線で示す部分の断面図である。 4 is a cross-sectional view of a portion indicated by line B-B in FIG.
【図5】(A)はメモリトランジスタの一部を拡大して示す断面図、(B)は書き込み動作の説明図である。 [5] (A) is a sectional view showing an enlarged part of the memory transistor, (B) is an explanatory view of a write operation.
【図6】(A)〜(J)は、書き込み動作のタイミングチャートである。 6 (A) ~ (J) is a timing chart of the write operation.
【図7】(A)〜(J)は、消去動作のタイミングチャートである。 7 (A) ~ (J) is a timing chart of the erase operation.
【図8】(A)〜(J)は、リバースリード動作のタイミングチャートである。 [8] (A) ~ (J) is a timing chart of the reverse read operation.
【符号の説明】 DESCRIPTION OF SYMBOLS
1…半導体基板、2…Pウェル、3…電荷蓄積膜、4…ゲート絶縁膜、5…ソース・ドレイン不純物領域、6…第1の共有不純物領域、7…第2の供給不純物領域、8…層間絶縁膜、10…素子分離絶縁層、20…第1の電圧供給手段、30…第2の電圧供給手段、31…第1の酸化膜、32…窒化膜、33…第2の酸化膜、CH…チャネル形成領域、BSL1a等…第1の上部配線、BSL1b等…第2の上部配線、M1等…メモリトランジスタ、S1等…セレクトトランジスタ、SG11等…セレクトゲート線、WL1等…ワード線。 1 ... semiconductor substrate, 2 ... P-well, 3 ... charge storage film, 4 ... gate insulating film, 5 ... source and drain impurity regions, 6 ... first shared impurity regions, 7 ... second feed impurity regions, 8 ... an interlayer insulating film, 10 ... the element isolation insulating layer, 20 ... first voltage supply means, 30 ... second voltage supply unit, 31 ... first oxide film, 32 ... nitride film, 33 ... second oxide film, CH ... channel formation region, BSL1a etc. ... first upper interconnection, BSL1b etc. ... second upper interconnection, M1, etc. ... memory transistors, S1 etc ... select transistor, SG11, etc. ... select gate lines, WL1, etc. ... word lines.

Claims (9)

  1. 独立にオンとオフが制御される第1および第2のセレクトトランジスタ、当該セレクトトランジスタの間に縦続接続されている複数のメモリトランジスタをそれぞれ含む複数のトランジスタ列と、 A plurality of transistor arrays comprising independently to the first and second select transistor on and off is controlled, a plurality of memory transistors are cascade connected between the select transistor, respectively,
    上記トランジスタ列内で半導体の上に積層されている複数の誘電体膜からなり、当該積層された複数の誘電体膜内に電荷を蓄積する電荷蓄積膜と、 A plurality of a dielectric film, a charge storage film for accumulating charges in the plurality of stacked dielectric film that are laminated on the semiconductor in the transistor array,
    上記電荷蓄積膜の上に形成され、上記複数のメモリトランジスタの縦続接続の方向と交差する方向に隣接する異なるトランジスタ列で上記メモリトランジスタのゲートを電気的に接続している複数のワード線と、 Formed on the charge storage film, and a plurality of word lines that are electrically connected to the gate of the memory transistor at different transistor rows adjacent in a direction intersecting the direction of the cascade connection of the plurality of memory transistors,
    上記第1のセレクトトランジスタを介して上記メモリトランジスタに第1の電圧を供給する第1の上部配線と、 A first upper wiring for supplying the first voltage to the memory transistor through the first select transistor,
    上記第2のセレクトトランジスタを介して上記メモリトランジスタに第2の電圧を供給する第2の上部配線と、 A second upper wiring for supplying the second voltage to the memory transistor via the second select transistor,
    を有する不揮発性半導体メモリ装置。 The nonvolatile semiconductor memory device having a.
  2. 上記第2の上部配線が、上記第1の上部配線の上層に形成されている請求項1に記載の不揮発性半導体メモリ装置。 It said second upper wiring, a nonvolatile semiconductor memory device according to claim 1, which is formed on the upper layer of the first upper interconnection.
  3. 上記第1の電圧を上記第1の上部配線に供給し、上記第2の電圧を上記第2の上部配線に供給することにより、上記トランジスタ列内で選択されたメモリトランジスタに第1のデータを記憶させ、上記第1の電圧および上記第2の電圧を印加する配線を上記第1の上部配線と上記第2の上部配線とで相互に切り替えて上記第1の電圧と上記第2の電圧を供給することにより、上記選択されたメモリトランジスタに第2のデータを上記第1のデータと独立に記憶させる第1の電圧供給手段と、 The first voltage is supplied to the first upper interconnection, by the second voltage is supplied to the second upper interconnection, the first data into the selected memory transistor in the transistor array were stored, the first voltage and the second wiring for applying a voltage is switched to each other with the first upper wiring and the second upper wiring the first voltage and the second voltage by supplying a first voltage supply means for the second data stored independently of the first data to the selected memory transistor,
    上記選択されたメモリトランジスタが接続されているワード線に書き込み電圧を印加し、当該選択されたメモリトランジスタと上記第1または第2のセレクトトランジスタとの間の非選択のメモリトランジスタが接続されているワード線に当該非選択のメモリトランジスタをオンさせるパス電圧を印加する第2の電圧供給手段と、 The write voltage is applied to the word lines the selected memory transistor is connected, the non-selected memory transistors between the selected memory transistor and the first or second select transistor is connected a second voltage supply means for applying a pass voltage to turn on the memory transistor of the unselected word lines,
    をさらに有する請求項1に記載の不揮発性半導体メモリ装置。 The nonvolatile semiconductor memory device according to claim 1, further comprising a.
  4. 上記第1の電圧供給手段および上記第2の電圧供給手段は、上記第1の電圧、上記第2の電圧および上記書き込み電圧を制御し、上記選択されたメモリトランジスタにチャネルを形成し、チャネル内を加速する電荷を一方のチャネル端付近から上記電荷蓄積膜に注入させて上記第1のデータを書き込み、上記電圧の切り替えにより上記第1のデータを書き込んだ時と反対側のチャネル端付近から電荷を注入して上記第2のデータを書き込む請求項3に記載の不揮発性半導体メモリ装置。 It said first voltage supply means and said second voltage supply means, said first voltage, and controls the second voltage and the write voltage, to form a channel to the selected memory transistor, the channel the charge to accelerate from near one channel end by injected into the charge storage film the first data write, charge from the vicinity of the opposite side of the channel end as when writing the first data by switching of the voltage by injecting a non-volatile semiconductor memory device according to claim 3, writing the second data.
  5. 上記第1の電圧供給手段および上記第2の電圧供給手段は、上記第1のデータが書き込まれた側、上記第2のデータが書き込まれた側の少なくとも一方の側で上記選択されたメモリトランジスタのゲートとソースまたはドレインとの間に第3の電圧を印加し、上記第1のデータの記憶領域、上記第2のデータの記憶領域の少なくとも一方に上記書き込み時と逆極性の電荷を上記半導体の側から注入することによって、記憶されているデータを消去する請求項4に記載の不揮発性半導体メモリ装置。 Said first voltage supply means and said second voltage supply means, said first side in which the data is written, the memory transistors said selected at least one side of the second data is written side the third voltage is applied, the storage area of ​​the first data, the semiconductor and the write time and charges of opposite polarity to at least one of the storage areas of the second data between the gate and the source or drain of by injecting from the side, the non-volatile semiconductor memory device according to claim 4 for erasing the data stored.
  6. 上記第1の電圧供給手段と上記第2の電圧供給手段は、上記第1のデータまたは上記第2のデータの書き込み時に、上記第1および第2のセレクタトランジスタのゲート、上記非選択のメモリトランジスタのゲート、および上記選択されたメモリトランジスタのゲートにそれぞれ電圧を印加した後に、上記第1の電圧と上記第2の電圧の少なくとも一方を上記第1の上部配線または上記第2の上部配線に印加する請求項4に記載の不揮発性半導体メモリ装置。 Said first voltage supply means and said second voltage supply means, said first data or writing of the second data, the first and second selector transistor gate, the non-selected memory transistors applying a gate, and after applying a voltage to the gates of the selected memory transistor, at least one of the first voltage and the second voltage to the first upper wiring or the second top wiring the nonvolatile semiconductor memory device according to claim 4.
  7. 独立にオンとオフが制御される第1および第2のセレクトトランジスタ、当該セレクトトランジスタの間に縦続接続されている複数のメモリトランジスタをそれぞれ含むトランジスタ列について、 The first and second select transistor independently on and off is controlled, for the transistor array comprising a plurality of memory transistors, respectively, which are cascade connected between the select transistors,
    非選択のメモリトランジスタのゲートに当該非選択のメモリトランジスタをオンさせるパス電圧を印加するステップと、 Applying a pass voltage to turn on the non-selected memory transistor to the gate of the unselected memory transistors,
    選択されたメモリトランジスタのゲートに書き込み電圧を印加するステップと、 Applying a write voltage to the gate of the selected memory transistor,
    オン状態の上記第1および第2のセレクトトランジスタの一方の側から第1の電圧を上記トランジスタ列に供給するステップと、 A first voltage from one side of the first and second select transistors in the on state and providing to the transistor array,
    オン状態の上記第1および第2のセレクトトランジスタの他方の側から第2の電圧を上記トランジスタ列に供給するステップと、 From the other side of the first and second select transistors in the ON state and supplying a second voltage to the transistor array,
    を有し、 Have,
    上記パス電圧、上記書き込み電圧、上記第1の電圧および上記第2の電圧を印加する各ステップを、上記第1の電圧を印加する側と上記第2の電圧を印加する側を相互に切り替えながら繰り返し、上記選択されたメモリトランジスタに対し第1のデータと第2のデータを独立に書き込む不揮発性半導体メモリ装置のデータ書き込み方法。 The pass voltage, the writing voltage, the steps of applying the first voltage and the second voltage, while switching the side for applying a side and the second voltage applied to the first voltage to each other repeating, the data writing method for a nonvolatile semiconductor memory device for writing the first data and the second data independently to the selected memory transistor.
  8. 上記第1のデータの書き込みおよび上記第2のデータの書き込みでは、上記第1および第2の電圧の供給の少なくとも一方のステップを、上記パス電圧を印加するステップ、上記書き込み電圧を印加するステップの後に行う請求項7に記載の不揮発性半導体メモリ装置のデータ書き込み方法。 Above the writing of the first write and the second data of the data, at least one of the steps of supplying said first and second voltage, the step of applying the pass voltage, the step of applying the write voltage non-volatile data writing method of a semiconductor memory device according to claim 7 for later.
  9. 上記メモリトランジスタは、 The memory transistor,
    半導体の上に積層されている複数の誘電体膜からなり当該積層された複数の誘電体膜内に電荷を蓄積する電荷蓄積膜と、 A charge storage film for storing charge in a plurality of dielectric film which is the laminated a plurality of dielectric films are stacked on a semiconductor,
    上記電荷蓄積膜の上に形成されているゲート電極と、 A gate electrode formed on said charge storage film,
    を有する請求項7に記載の不揮発性半導体メモリ装置のデータ書き込み方法。 Non-volatile data writing method of a semiconductor memory device according to claim 7 having.
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