JP2004158603A - Semiconductor device and method of manufacturing the same - Google Patents
Semiconductor device and method of manufacturing the same Download PDFInfo
- Publication number
- JP2004158603A JP2004158603A JP2002322269A JP2002322269A JP2004158603A JP 2004158603 A JP2004158603 A JP 2004158603A JP 2002322269 A JP2002322269 A JP 2002322269A JP 2002322269 A JP2002322269 A JP 2002322269A JP 2004158603 A JP2004158603 A JP 2004158603A
- Authority
- JP
- Japan
- Prior art keywords
- insulating layer
- layer
- semiconductor
- semiconductor layer
- insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Formation Of Insulating Films (AREA)
Abstract
Description
【0001】
【発明の属する技術分野】本発明は、半導体素子とその製造方法に関する。
【0002】
【従来の技術】
(従来技術1) 特許文献1には、MIS(metal−insulator−semiconductor)構造を有するMIS型素子と、MIS型素子よりも上層側に形成され、MIS型素子のゲート絶縁膜に水素を供給するための水素含有膜と、水素含有膜よりも上層側に形成され、水素含有膜に含まれる水素の外方拡散を抑制する拡散防止膜を備えた半導体素子が示されている。
水素含有膜からゲート絶縁膜に水素が供給されると、その水素によってゲート絶縁膜と半導体層の界面のダングリングボンドが終端され、界面準位を低減できる。そこで、特許文献1の技術では、水素含有膜に含まれる水素の外方拡散を抑制する拡散防止膜を設けることで、MIS型素子のゲート絶縁膜に水素が効率的に供給されるようにしている。これにより、ゲート絶縁膜と半導体層の界面のダングリングボンドを水素によって効率的に終端させることができ、界面準位を低減できる。この結果、素子特性の変動を抑制できる。
【0003】
【特許文献1】
特開2002−16249号公報
【0004】
(従来技術2) また、半導体素子の外部からの可動イオン(例えばNa+イオン)等が半導体層の界面に到達した結果、半導体層の表面部に電荷が誘起され、素子特性が変動するという問題がある。この問題に対処するため、プラズマCVD(Chemical Vapor Deposition)法によるシリコン窒化層(P−SiN層)を半導体層よりも上側に形成することで、可動イオン等が半導体層の界面に到達することを防止する構造がある。
【0005】
(従来技術3) さらに、上記したP−SiN層中の水素等、半導体素子自身を構成する層中の可動イオン(例えば水素イオン)等が半導体層の界面に到達した結果、素子特性が変動するという問題がある。この問題に対処するため、BPSGやPSG等の可動イオン等をゲッタリングできる層を、半導体層とP−SiN膜等の間に設けることで、可動イオン等が半導体層の界面に到達することを防止する構造がある。
【0006】
【発明が解決しようとする課題】
従来技術1の構造は、半導体層の界面のダングリングボンドを効率的に終端させて界面準位を低減させる機能を有する構造である。この構造を採用することで、素子特性の変動を抑制しようとするものである。
従来技術2,3の構造は、可動イオン等が半導体層の界面に到達することを防止する機能を有する構造である。この構造を採用することで、素子特性の変動を抑制しようとするものである。
これらの機能(半導体層の界面のダングリングボンドを効率的に終端させて界面準位を低減させる機能、可動イオン等が半導体層の界面に到達することを防止する機能を持つ構造)を共に有する半導体素子によれば、これらの機能の1つのみを有する半導体素子に比べて、素子特性の変動をより充分に抑制できる。さらには、これらの機能を従来技術1の構造と従来技術2,3の構造を別個に採用して実現するよりもシンプル化した構造で実現できれば、半導体素子をシンプル化でき、低コスト化、素子の信頼性向上等のメリットが得られる。
【0007】
本発明は、シンプルな構造で素子特性の変動を充分に抑制できる半導体素子を提供することを目的とする。
【0008】
【課題を解決するための手段及び作用と効果】
本発明を具現化した半導体素子は、半導体層と、第1絶縁層と、第2絶縁層を備えている。第1絶縁層は、半導体層よりも上側に形成され、半導体層の界面付近のダングリングボンドを終端させる終端材料を含む。第2絶縁層は、第1絶縁層よりも上側に形成され、第1絶縁層に含まれる終端材料が第2絶縁層よりも上側に拡散することを抑制するとともに、第2絶縁層よりも上側に存在する素子特性の変動要因物質が半導体層の界面付近に到達することを防止する。
本発明を具現化した他の半導体素子も、半導体層と、第1絶縁層と、第2絶縁層を備えている。第1絶縁層は、半導体層よりも上側に形成され、水素(H)、重水素(D)、フッ素(F)の少なくとも1種を含む。第2絶縁層は、第1絶縁層よりも上側に形成され、第2絶縁層は、SiN、AlN、WN、AlxOy、TiOx、MgOx、ZrOx、Ta5O3、CeO2、IrOx、RuOx、ReOx、AlxSiyOz、MgTiOx、SrRuO3の少なくとも1種によって形成されている。
ここで、半導体層と第1絶縁層、あるいは第1絶縁層と第2絶縁層は直接的に接していなくてもよく、半導体層と第1絶縁層、あるいは第1絶縁層と第2絶縁層の間には他の層が介在していてもよい。「素子特性の変動要因物質」としては、可動イオン、水分、水素、不純物等が挙げられる。
【0009】
これらの半導体素子は、第1絶縁層に含まれる終端材料が第2絶縁層よりも上側に拡散することを抑制する機能と、素子特性の変動要因物質が半導体層の界面付近に到達すること防止する機能を1つの層(第2絶縁層)に持たせたことを特徴の1つとする。このように、上記した2つの機能を1つの層(第2絶縁層)に持たせることで、上記した2つの機能を別々の層に持たせる構造よりもシンプルな構造でありながら、素子特性の変動を充分に抑制できる。
【0010】
第1絶縁層は、重水素(D)、フッ素(F)の少なくとも1種を含むことが好ましい。第2絶縁層よりも上側に形成された絶縁性の保護層をさらに備えることが好ましい。半導体層と第1絶縁層の間に形成された酸化絶縁層をさらに備えることが好ましい。半導体層は、ガードリング領域を含む素子周辺部を有し、素子周辺部の上側に、第1絶縁層と第2絶縁層が形成されていることが好ましい。半導体層上に順に形成されたゲート絶縁膜とゲート電極をさらに備え、ゲート絶縁膜を介してゲート電極に対向する半導体層の表面部にチャネルが形成される構造であり、チャネルが形成される半導体層の表面部の上側に、第1絶縁層と第2絶縁層が形成されていることが好ましい。
本発明を具現化した半導体素子の製造方法は、上記した半導体素子の製造方法であり、半導体層よりも上側に第1絶縁層と第2絶縁層を形成した後に、熱処理を行う工程を有する。
【0011】
【発明の実施の形態】
(第1実施形態) 図1は、本発明の第1実施形態である絶縁ゲート型バイポーラトランジスタ(Insulated Gate Bipolar Transistor:以下「IGBT」という)の概略断面図を示す。この概略断面図には、IGBTとしての動作が行われる素子動作部Aと、その外側に形成された素子周辺部(素子外側部あるいは耐圧保持部ともいえる)Bが示されている。また、図2は、図1の一点鎖線Cで囲んだ部分の拡大断面図を示す。
図1に示すように、このIGBTの半導体層(本実施形態ではシリコン層)24は、p+型コレクタ領域26と、これに接するn+型バッファ領域28と、これに接するn−型ドリフト領域30と、これに接するp型ボディ領域38と、これに接するn+型エミッタ領域40を備えている。さらに、半導体層24は、素子周辺部Bに、p+型ガードリング領域42,44と、p+型チャネルストッパ領域32を備えている。p型ガードリング領域44は、図1に示すような2本だけでなく、実際には図2に示すように多数本形成されている。なお、これらのガードリング領域42,44は、フィールド・リミッティング・リング(FLR)領域と呼んでもよい。図1に示すこれらの領域42,44,32は共に、n−型ドリフト領域30に接している(n−型ドリフト領域30で覆われている)。
【0012】
半導体層24には、表面から所定深さ(本実施形態ではn−型ドリフト領域30の上部)に達する複数本のトレンチ33が形成されている。これらのトレンチ33には、ゲート絶縁膜34を介してゲート電極36が埋込まれている。ゲート電極36は、n−型ドリフト領域30とn+型エミッタ領域40の間に位置するp型ボディ領域38の領域38aに隣合っている。IGBTのオン時には、ゲート電極36に隣合ったp型ボディ領域38の領域38aにn型チャネルが形成される。このように本実施形態のIGBTは、いわゆるトレンチゲート型のIGBTである。半導体層24は、全体が1つの半導体基板によって構成されていてもよいし、半導体基板とその上に積層された1つ以上のエピタキシャル層によって構成されていてもよいし、その他の構成であってもよい。
【0013】
半導体層24上には、層構造部45と、電極層(配線層ともいえる)54,58,60が形成されている。層構造部45は、基本的には半導体層24の表面全体にわたって形成されているが、部分的に複数のコンタクトホールが形成されている。このコンタクトホール内には、電極層54,58,60の一部が入り込んでいる。電極層54は、チャネルストッパ領域32に接続されている。電極層58は、p+型ガードリング領域44に接続されている。電極層(エミッタ電極)60は、n+型エミッタ領域40とp型ボディ領域38に接続されている。層構造部45と電極層54,58,60上には、保護層56が形成されている。半導体層24の裏面には、コレクタ電極22が形成されている。なお、電極層54,58,60は多層構造であってもよい。
【0014】
層構造部45は、下側絶縁層46、第1絶縁層48、第2絶縁層50、上側絶縁層52が順に積層された積層構造となっている。
下側絶縁層46は、絶縁性材料で形成されていればよい。好ましくは、下側絶縁層46は、熱酸化法でシリコン層24を酸化して形成したシリコン酸化膜、CVD法で形成したシリコン酸化膜、BPSG、PSG、SOG等の酸化膜を主な構成材料とする酸化絶縁層であることがよい。また、これらの材料の組合せたものであってもよい。
【0015】
酸化絶縁層は一般に、絶縁性が良好で、素子特性の変動要因物質(特に水素)が含まれる割合が少ない。よって、半導体層24と第1絶縁層48の間に形成すた下側絶縁層46を酸化絶縁層で構成すると、素子の絶縁性を良好に保持できる。その一方、半導体層24と第1絶縁層48の間に酸化絶縁層46を形成しても、素子特性の変動要因物質(特に水素)が半導体層24の界面付近に到達する割合は少ないため、素子特性の変動はほとんど生じない。本実施形態では、下側絶縁層46は熱酸化法によるシリコン酸化膜で形成されている。この場合、下側絶縁層46はフィールド酸化膜と呼んでもよい。
上側絶縁層52も同様に、絶縁性材料で形成されていればよい。上側絶縁層52は、下側絶縁層46と同様に酸化絶縁層であってもよいし、窒化膜を主な構成材料とする窒化絶縁層であってもよいし、TEOS等の絶縁性材料であってもよい。本実施形態では、上側絶縁層52は、CVD法によるシリコン酸化膜で形成されている。上側絶縁層52は、第2絶縁層50よりも上側に形成された絶縁性の保護層ともいえる。
【0016】
第1絶縁層48は、半導体層24の界面付近のダングリングボンドを終端させる終端材料を含んでいる。よって、第1絶縁層48は終端材料含有層ともいえる。この終端材料は、水素(H2)、重水素(D)、フッ素(F)の少なくとも1種であることが好ましい。この中でも、重水素とフッ素の少なくとも1種であることが特に好ましい。
第1絶縁層48は、これらの終端材料を含むCVD法(プラズマCVD法)で形成した窒化膜によって形成されていることが好ましい。CVD法で形成した窒化膜には、上記した終端材料を多く含有させ易い。
【0017】
第1絶縁層48の材料として好適な、CVD法による重水素(D)又はフッ素(F)を含むシリコン窒化膜の製造方法としては、例えば以下のものが挙げられる。
(1)4フッ化ケイ素(SiF4)とアンモニア(NH3又はND3)を含むガス雰囲気中において、プラズマCVD法によって成膜する。
(2)モノシラン(SiD4)とアンモニア(NH3又はND3)を含むガス雰囲気中において、プラズマCVD法によって成膜する。
(3)ジクロロシラン(SiH2Cl2又はSiD2Cl2)とアンモニア(NH3又はND3)を含むガス雰囲気中において、減圧CVD法によって成膜する。
(4)モノシラン(SiD4)とプラズマ励起窒素(N*)を含むガス雰囲気中において、プラズマ励起反応を利用したCVD法によって成膜する。
その他、上記以外の化学反応であっても、通常のCVD法による化学反応で水素(H)を重水素(D)で置換えた反応であればよい。
【0018】
第2絶縁層50は、第1絶縁層48に含まれる終端材料が第2絶縁層50よりも上側に拡散することを抑制する機能を有する。第2絶縁層50はまた、第2絶縁層50よりも上側に存在する素子特性の変動要因物質が半導体層24の界面付近に到達することを防止する機能を有する。よって、第2絶縁層50は、バリア層ともいえる。
第2絶縁層50は、SiN、AlN、WN、AlxOy(Al2O3等)、TiOx(TiO2等)、MgOx、ZrOx(ZrO2等)、Ta5O3、CeO2、IrOx、RuOx、ReOx、AlxSiyOz、MgTiOx、SrRuO3の少なくとも1種によって形成されていることが好ましい。第2絶縁層50がこれらの材料によって形成されていると、上記した2つの機能を効果的に発揮できる。
【0019】
第2絶縁層50は、上記材料の中でも、減圧CVD法によるシリコン窒化膜(LP−SiN)で形成されていることがより好ましい。LP−SiNは、一般に700〜800℃の高温で成膜されるため、膜質が緻密であり、水素含有量が非常に少ない。また、耐水性にも優れている。
また、第2絶縁層50は、上記材料の中でも、高抵抗あるいはコストの観点から、MgOx、AlxOy、ZrOx、SiNの少なくとも1種によって形成されていることがより好ましい。
【0020】
保護層56の材料としては、各種の酸化膜、窒化膜等の絶縁性材料を用いることができる。これらの材料を積層したものであってもよい。積層構造にする場合は、金属や金属酸化膜等を間に挿入したり、最上部に形成してもよい。
例えば保護層56は、ポリイミドやプラズマCVD法によるシリコン酸化膜(P−SiO2)によって形成することができる。
ポリイミドやP−SiO2は柔らかいため、保護層56に加わる応力を効果的に緩和できるという利点を有する。このため、保護層、他の絶縁層、電極層、半導体層の熱膨張率の差等に起因して生じる応力を効果的に緩和できる。このメリットは、高温時と低温時で温度差が大きい高耐圧のパワーデバイスでは特に有用である。その一方、ポリイミドやP−SiO2は耐水性に劣る。
また、保護層56は、プラズマCVD法で形成したシリコン窒化膜(P−SiN)によって形成してもよい。P−SiNは、耐水性に優れているという利点を有する。その一方、P−SiNは低温で形成されるため、結合エネルギーの小さなSi−Hが多量に存在し、多量(約20〜25原子%程度)の水素を含む。その水素が半導体層24の界面に到達すると界面準位を生成し、素子特性の変動を引き起こすおそれがある。
【0021】
図3は、層構造部45と半導体層24の一部を抜き出して示した断面図である。半導体層24よりも上側に第1絶縁層48と第2絶縁層50を形成した後に熱処理を行うと、第1絶縁層46に含まれる終端材料(水素、重水素、フッ素等)は拡散して、図3の矢印K1に模式的に示すように、半導体層24と下側絶縁層46の界面付近に供給される。そして、半導体層24と下側絶縁層46の界面付近のダングリングボンドを終端する。
特に、第1絶縁層46から終端材料として重水素が供給される場合、重水素は軽水素の2倍の質量を持つため、電子が衝突した際の結合種の振動が遅くなり、ホットキャリアによる解離が起こりにくい。
また特に、第1絶縁層46から終端材料としてフッ素が供給され、Si−F結合によってダングリングボンドを終端させたときは、Si−H結合のエネルギーが3.3eVであるのに対して、Si−F結合のエネルギーは5.8eVと高いため、ホットキャリアによる解離が起こりにくい。
このように、第1絶縁層46から重水素又はフッ素が供給される場合は、通常の水素(軽水素)が供給される場合に比べて、結合を強固にできるため、ストレス電圧が印加された状態でも、界面準位が生成されにくい。このため、素子特性の変動をより充分に抑制できる。
【0022】
従来の半導体素子では、電極のコンタクト性の向上と、半導体層の界面のダングリングボンドを軽水素で終端させるために、軽水素と窒素を含む雰囲気中で熱処理(シンター処理)を行っている。しかし、本実施形態の半導体素子の場合は、先に述べた第1絶縁層48と第2絶縁層50を形成した後の熱処理を行えば、上記シンター処理の目的を達成できるため、上記シンター処理の工程は行わなくてもよい。よって、本実施形態の構造を採用したからといって、熱処理工程の負担が増加することにはならない。仮に電極のコンタクト性を向上させるためにシンター処理を行うにしても、雰囲気中に軽水素を含ませる必要がない。
【0023】
第2絶縁層50は、図3の矢印K2に模式的に示すように、第1絶縁層48に含まれる終端材料が第2絶縁層50よりも上側に拡散することを抑制する機能を有する。本実施形態のIGBTはこのような第2絶縁層50が形成されているので、熱処理を行った場合に、半導体層24の界面付近に第1絶縁層48の終端材料を効率的に供給できる。よって、半導体層24の界面付近のダングリングボンドを効率的に終端させることができる。このため、界面準位を効果的に低減できる。この結果、素子特性の変動を抑制できる。
また、第2絶縁層50は、図3の矢印K3に模式的に示すように、第2絶縁層50よりも上側に存在する素子特性の変動要因物質が半導体層24の界面付近(例えば絶縁層46)に到達することを防止する機能を有する。よって、素子特性の変動要因物質が半導体層24の界面付近(この例では絶縁層46の下部)に到達することで半導体層24の表面部に電荷が誘起されることを抑制できる。このため、素子特性が変動することを抑制できる。ここで、「第2絶縁層50よりも上側に存在する素子特性の変動要因物質」としては、可動イオン、水分、水素、不純物が挙げられる。より具体的には、半導体素子の外部からの可動イオン、水分、不純物等や、半導体素子自身を構成する保護層56(図1参照)中の水素等が挙げられる。
【0024】
このような第2絶縁層50を備えると、図1に示すような保護層56中に素子特性の変動要因物質(水素等)が含まれていても、第2絶縁層50によって、保護層56中の素子特性の変動要因物質が半導体層24の界面付近に到達することを防止できる。よって、素子特性の変動を抑制できる。従って、素子特性の変動要因物質が含まれる材料によって保護層56を形成することも充分に可能となる。このため、保護層56の材料の選定の自由度を向上できる。
例えば、保護層56として、水素の含有量の少ないポリイミドを使用せずに、先に述べたように水素の含有量の多いP−SiNを使用しても、第2絶縁層50によって水素がブロックされるため、素子特性の変動が基本的に生じない。ポリイミドを使用しない場合、ポリイミドが原因で電極54,58,60に付着するカーボン化合物によるコンタミネーション(汚れ)を無くすことができる。この結果、電極54,58,60にワイヤボンディングした場合の引張り強度の信頼性を向上できるという効果が得られる。
また、保護層56として、耐水性の低いシリコン酸化膜を使用しても、第2絶縁層50によって水分がブロックされるため、素子特性の変動が基本的に生じない。
【0025】
本実施形態のように、半導体層24が、ガードリング領域44の形成された素子周辺部Bを有する場合、素子周辺部Bの不純物濃度分布や電界分布等に変動が生じると、その変動が、ガードリング領域44を含む素子周辺部Bで保持される耐圧の変動(低下)に敏感に反映されてしまう。即ち、素子周辺部Bの不純物濃度分布や電界分布等の変動量が小さくても、耐圧の変動量(低下量)が大きくなってしまう。
これに対し、本実施形態のように素子周辺部Bの上側に第1絶縁層48と第2絶縁層50が形成された構造によると、素子周辺部Bの界面付近のダングリングボンドを効率的に終端できるとともに、素子周辺部Bの界面付近(この例では下側絶縁層46)に可動イオン等が到達することで、素子周辺部Bの表面部に電荷が誘起されることを抑制できる。このため、素子周辺部Bの不純物濃度分布や電界分布等の変動を充分に抑制できる。従って、耐圧の変動(低下)を充分に抑制できるという非常に有用な効果が得られる。
この結果、素子耐圧の変動を見越した余分な耐圧設計マージンを小さくすることができる。従って、この耐圧設計マージンを小さくした分だけ、耐圧とトレードオフの関係にあるオン抵抗の低減が可能となる。さらに、オン抵抗を低減できる分、素子(チップ)の大きさを縮小することができ、コストを低減できる。
【0026】
以上のように本実施形態のIGBTによると、素子特性の変動を充分に抑制できる。例えば素子に長時間通電した場合でも素子特性の変動を抑制できる。このため、素子の信頼性を向上できる。また、素子の寿命を長くすることもできる。
【0027】
(第2実施形態) 図4は、本発明の第2実施形態であるIGBTの概略断面図を示す。この概略断面図には、第1実施形態と同様に、素子動作部Aと、その外側に形成された素子周辺部Bが示されている。但し、第1実施形態とは素子動作部Aと素子周辺部Bの位置が逆になっている。以下では、第1実施形態と概ね同様の構成と作用効果については、説明を原則として省略する。
第1実施形態のIGBTがいわゆるトレンチゲート型であるのに対し、第2実施形態のIGBTはいわゆるプレーナゲート型である点で相違する。具体的には、第2実施形態のIGBTでは、半導体層124上に薄いゲート絶縁膜(シリコン酸化膜)134と、ゲート電極136が順に積層されている。そして、このIGBTは、ゲート絶縁膜134を介してゲート電極136に対向する半導体層124の表面部(p型ボディ領域138の領域138a)にn型チャネルが形成される構造である。p型ボディ領域138の領域138aは、n+型エミッタ領域140とn−型ドリフト領域130に挟まれ、かつ、ゲート絶縁膜134に隣合った領域である。
【0028】
このIGBTでは、チャネルが形成される半導体層124の表面部(p型ボディ領域138の領域138a)の上側に、第1絶縁層148と第2絶縁層150が形成されている。本実施形態では、第1絶縁層148と第2絶縁層150は、厚いフィールド酸化膜143上の層間絶縁膜146,152の中間部に形成されている。層間絶縁膜152上には、電極158,160を覆うように、第1保護層156が形成されている。第1保護層156上には、第2保護層157が形成されている。なお、電極158はガードリング領域144に接続されている。電極(エミッタ電極)160はn+型エミッタ領域140とp型ボディ領域138に接続されている。
第1絶縁層148と第2絶縁層150はそれぞれ、第1実施形態の第1絶縁層48と第2絶縁層50と同様の材料によって形成すればよい。第1保護層156と第2保護層157も、第1実施形態の保護層56と同様の材料によって形成すればよい。
【0029】
チャネル138a付近の不純物濃度分布や電界分布等に変動が生じると、その変動が、ゲートしきい値電圧(素子をオンさせるためにゲート電極136に印加する電圧)の変動に敏感に反映されてしまう。即ち、チャネル138a付近の不純物濃度分布や電界分布等の変動量が小さくても、ゲートしきい値電圧の変動量が大きくなってしまう。
これに対し、本実施形態のようにチャネル138aが形成される半導体層124の表面部の上側に第1絶縁層148と第2絶縁層150が形成された構造によると、チャネル138a付近の不純物濃度分布や電界分布等の変動を充分に抑制できる。従って、ゲートしきい値電圧の変動を充分に抑制できるという非常に有用な効果が得られる。
【0030】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
(1)上記実施形態では半導体素子としてIGBTを例に説明したが、本発明は、通常のバイポーラトランジスタ等のバイポーラ型半導体素子や、MOSFET等のMOS型半導体素子にも適用できるのは勿論である。
(2)例えば第1実施形態では第1絶縁層48と第2絶縁層50が接した構造となっているが、第1絶縁層48と第2絶縁層50の間に他の層が介在していてもよい。また、例えば第1実施形態では第1絶縁層48と半導体層24の間に下側絶縁層46が介在した構造となっているが、第1絶縁層48と半導体層24は直接に接していてもよい。
【0031】
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【図1】本発明の第1実施形態である絶縁ゲート型バイポーラトランジスタ(IGBT)の概略断面図を示す。
【図2】図1の一点鎖線Cで囲んだ部分の拡大断面図を示す。
【図3】層構造部と半導体層の一部を抜き出して示した断面図である。
【図4】本発明の第2実施形態である絶縁ゲート型バイポーラトランジスタ(IGBT)の概略断面図を示す。
【符号の説明】
24:半導体層
42,44:ガードリング領域
45:層構造部
46:下側絶縁層
48:第1絶縁層
50:第2絶縁層
52:上側絶縁層
54,58,60:電極層
56:保護層[0001]
The present invention relates to a semiconductor device and a method for manufacturing the same.
[0002]
[Prior art]
(Prior Art 1) Patent Literature 1 discloses a MIS element having a metal-insulator-semiconductor (MIS) structure, and a layer formed above the MIS element and supplying hydrogen to a gate insulating film of the MIS element. A semiconductor device having a hydrogen-containing film and a diffusion prevention film formed above the hydrogen-containing film for suppressing outward diffusion of hydrogen contained in the hydrogen-containing film is shown.
When hydrogen is supplied from the hydrogen-containing film to the gate insulating film, dangling bonds at the interface between the gate insulating film and the semiconductor layer are terminated by the hydrogen, and the interface state can be reduced. Therefore, in the technique of Patent Document 1, by providing a diffusion prevention film that suppresses outward diffusion of hydrogen contained in the hydrogen-containing film, hydrogen is efficiently supplied to the gate insulating film of the MIS element. I have. Thus, dangling bonds at the interface between the gate insulating film and the semiconductor layer can be efficiently terminated by hydrogen, and the interface state can be reduced. As a result, fluctuations in element characteristics can be suppressed.
[0003]
[Patent Document 1]
JP-A-2002-16249
[0004]
(Prior art 2) In addition, mobile ions (for example, Na + As a result of the ions reaching the interface of the semiconductor layer, electric charges are induced on the surface of the semiconductor layer, causing a problem that the element characteristics fluctuate. In order to cope with this problem, a silicon nitride layer (P-SiN layer) formed by a plasma CVD (Chemical Vapor Deposition) method is formed above the semiconductor layer so that mobile ions and the like reach the interface of the semiconductor layer. There is a structure to prevent it.
[0005]
(Prior Art 3) Furthermore, as a result of mobile ions (eg, hydrogen ions) in the layers constituting the semiconductor element itself, such as hydrogen in the P-SiN layer, reaching the interface of the semiconductor layer, the element characteristics fluctuate. There is a problem. In order to address this problem, a layer capable of gettering mobile ions such as BPSG or PSG is provided between the semiconductor layer and the P-SiN film or the like, so that the mobile ions or the like reach the interface of the semiconductor layer. There is a structure to prevent it.
[0006]
[Problems to be solved by the invention]
The structure of the prior art 1 has a function of efficiently terminating dangling bonds at the interface of the semiconductor layer and reducing the interface state. By adopting this structure, it is intended to suppress a change in element characteristics.
The structures of prior arts 2 and 3 have a function of preventing movable ions and the like from reaching the interface of the semiconductor layer. By adopting this structure, it is intended to suppress a change in element characteristics.
Both of these functions (a function of efficiently terminating dangling bonds at the interface of the semiconductor layer to reduce the interface state and a function of preventing mobile ions and the like from reaching the interface of the semiconductor layer) are provided. According to the semiconductor element, variation in element characteristics can be suppressed more sufficiently than a semiconductor element having only one of these functions. Furthermore, if these functions can be realized with a simplified structure as compared with the structure of the related art 1 and the structures of the related arts 2 and 3 separately adopted, the semiconductor device can be simplified, and the cost can be reduced. The advantages such as the improvement in reliability can be obtained.
[0007]
SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device capable of sufficiently suppressing a change in device characteristics with a simple structure.
[0008]
Means, actions and effects for solving the problem
A semiconductor device embodying the present invention includes a semiconductor layer, a first insulating layer, and a second insulating layer. The first insulating layer is formed above the semiconductor layer and includes a termination material that terminates a dangling bond near an interface of the semiconductor layer. The second insulating layer is formed above the first insulating layer, and suppresses a termination material included in the first insulating layer from diffusing above the second insulating layer, and is formed above the second insulating layer. Of the device characteristics existing in the semiconductor layer is prevented from reaching the vicinity of the interface of the semiconductor layer.
Another semiconductor device embodying the present invention also includes a semiconductor layer, a first insulating layer, and a second insulating layer. The first insulating layer is formed above the semiconductor layer and contains at least one of hydrogen (H), deuterium (D), and fluorine (F). The second insulating layer is formed above the first insulating layer, and the second insulating layer is formed of SiN, AlN, WN, Al x O y , TiO x , MgO x , ZrO x , Ta 5 O 3 , CeO 2 , IrO x , RuO x , ReO x , Al x Si y O z , MgTiO x , SrRuO 3 Is formed by at least one of the following.
Here, the semiconductor layer and the first insulating layer, or the first insulating layer and the second insulating layer may not be in direct contact with each other, and the semiconductor layer and the first insulating layer, or the first insulating layer and the second insulating layer may not be in direct contact with each other. Another layer may be interposed between them. Examples of the “substance causing change in device characteristics” include mobile ions, moisture, hydrogen, impurities, and the like.
[0009]
These semiconductor elements have a function of suppressing the termination material contained in the first insulating layer from diffusing above the second insulating layer, and a function of preventing a substance causing a change in element characteristics from reaching the vicinity of the interface between the semiconductor layers. One of the features is that a single layer (second insulating layer) has the function of performing As described above, by giving the two functions described above to one layer (second insulating layer), the structure is simpler than the structure where the above-described two functions are provided to separate layers. Fluctuations can be sufficiently suppressed.
[0010]
The first insulating layer preferably contains at least one of deuterium (D) and fluorine (F). It is preferable to further include an insulating protective layer formed above the second insulating layer. It is preferable that the semiconductor device further includes an oxide insulating layer formed between the semiconductor layer and the first insulating layer. The semiconductor layer preferably has an element peripheral portion including a guard ring region, and the first insulating layer and the second insulating layer are preferably formed above the element peripheral portion. A semiconductor further comprising a gate insulating film and a gate electrode sequentially formed on the semiconductor layer, wherein a channel is formed on a surface portion of the semiconductor layer facing the gate electrode with the gate insulating film interposed therebetween; It is preferable that a first insulating layer and a second insulating layer are formed above the surface of the layer.
A method of manufacturing a semiconductor device embodying the present invention is the above-described method of manufacturing a semiconductor device, and includes a step of performing a heat treatment after forming a first insulating layer and a second insulating layer above a semiconductor layer.
[0011]
BEST MODE FOR CARRYING OUT THE INVENTION
First Embodiment FIG. 1 is a schematic sectional view of an insulated gate bipolar transistor (hereinafter, referred to as “IGBT”) according to a first embodiment of the present invention. This schematic cross-sectional view shows an element operation section A in which operation as an IGBT is performed, and an element peripheral section (also referred to as an element outside section or a withstand voltage holding section) B formed outside the element operation section A. FIG. 2 is an enlarged sectional view of a portion surrounded by a dashed line C in FIG.
As shown in FIG. 1, the semiconductor layer (silicon layer in this embodiment) 24 of the IGBT is formed of p +
[0012]
The
[0013]
On the
[0014]
The
The lower insulating
[0015]
In general, the oxide insulating layer has good insulating properties and a small proportion of a substance (particularly, hydrogen) that causes a change in element characteristics. Therefore, when the lower insulating
Similarly, the upper insulating
[0016]
The first insulating
The first insulating
[0017]
As a method of manufacturing a silicon nitride film containing deuterium (D) or fluorine (F) by a CVD method, which is preferable as a material of the first insulating
(1) Silicon tetrafluoride (SiF 4 ) And ammonia (NH 3 Or ND 3 The film is formed by a plasma CVD method in a gas atmosphere including (1).
(2) Monosilane (SiD 4 ) And ammonia (NH 3 Or ND 3 The film is formed by a plasma CVD method in a gas atmosphere including (1).
(3) Dichlorosilane (SiH 2 Cl 2 Or SiD 2 Cl 2 ) And ammonia (NH 3 Or ND 3 The film is formed by a low pressure CVD method in a gas atmosphere containing ()).
(4) Monosilane (SiD 4 ) And plasma excited nitrogen (N * Is formed by a CVD method utilizing a plasma excitation reaction in a gas atmosphere containing
In addition, any chemical reaction other than the above may be a reaction in which hydrogen (H) is replaced with deuterium (D) in a chemical reaction by a normal CVD method.
[0018]
The second insulating
The second insulating
[0019]
The second insulating
The second insulating
[0020]
As a material of the
For example, the
Polyimide or P-SiO 2 Is soft, and has an advantage that stress applied to the
Further, the
[0021]
FIG. 3 is a cross-sectional view showing a part of the
In particular, when deuterium is supplied as a terminating material from the first insulating
In particular, when fluorine is supplied as a termination material from the first insulating
As described above, when deuterium or fluorine is supplied from the first insulating
[0022]
In a conventional semiconductor element, a heat treatment (sintering treatment) is performed in an atmosphere containing light hydrogen and nitrogen in order to improve the contact properties of the electrodes and terminate dangling bonds at the interface of the semiconductor layer with light hydrogen. However, in the case of the semiconductor device of the present embodiment, if the heat treatment after forming the first insulating
[0023]
The second insulating
In addition, as schematically shown by an arrow K3 in FIG. 3, the second insulating
[0024]
When such a second insulating
For example, even if P-SiN having a high hydrogen content is used as described above without using polyimide having a low hydrogen content as the
In addition, even if a silicon oxide film having low water resistance is used as the
[0025]
As in the present embodiment, when the
On the other hand, according to the structure in which the first insulating
As a result, an extra withstand voltage design margin in anticipation of fluctuations in element withstand voltage can be reduced. Accordingly, the on-resistance, which has a trade-off relationship with the withstand voltage, can be reduced by the reduction of the withstand voltage design margin. Further, the size of the element (chip) can be reduced as much as the ON resistance can be reduced, and the cost can be reduced.
[0026]
As described above, according to the IGBT of the present embodiment, fluctuations in element characteristics can be sufficiently suppressed. For example, even when the element is energized for a long time, fluctuation in element characteristics can be suppressed. Therefore, the reliability of the element can be improved. In addition, the life of the element can be extended.
[0027]
Second Embodiment FIG. 4 is a schematic cross-sectional view of an IGBT according to a second embodiment of the present invention. This schematic cross-sectional view shows an element operation section A and an element peripheral section B formed outside the element operation section A, as in the first embodiment. However, the positions of the element operation part A and the element peripheral part B are opposite to those of the first embodiment. In the following, description of the configuration, operation, and effect substantially similar to those of the first embodiment will be omitted in principle.
The difference is that the IGBT of the first embodiment is a so-called trench gate type, whereas the IGBT of the second embodiment is a so-called planar gate type. Specifically, in the IGBT of the second embodiment, a thin gate insulating film (silicon oxide film) 134 and a
[0028]
In this IGBT, a first insulating
The first insulating
[0029]
When a change occurs in the impurity concentration distribution or electric field distribution in the vicinity of the
On the other hand, according to the structure in which the first insulating
[0030]
As mentioned above, although the specific example of this invention was demonstrated in detail, these are only illustrations and do not limit a claim. The technology described in the claims includes various modifications and alterations of the specific examples illustrated above.
(1) In the above embodiment, an IGBT is described as an example of a semiconductor element. However, the present invention can be applied to a bipolar semiconductor element such as a normal bipolar transistor and a MOS type semiconductor element such as a MOSFET. .
(2) For example, the first embodiment has a structure in which the first insulating
[0031]
In addition, the technical elements described in the present specification or the drawings exert technical utility singly or in various combinations, and are not limited to the combinations described in the claims at the time of filing. Further, the technology exemplified in the present specification or the drawings can simultaneously achieve a plurality of objects, and has technical utility by achieving one of the objects.
[Brief description of the drawings]
FIG. 1 is a schematic sectional view of an insulated gate bipolar transistor (IGBT) according to a first embodiment of the present invention.
FIG. 2 is an enlarged sectional view of a portion surrounded by a dashed line C in FIG.
FIG. 3 is a cross-sectional view illustrating a layer structure and a part of a semiconductor layer.
FIG. 4 is a schematic sectional view of an insulated gate bipolar transistor (IGBT) according to a second embodiment of the present invention.
[Explanation of symbols]
24: Semiconductor layer
42, 44: guard ring area
45: Layer structure
46: Lower insulating layer
48: First insulating layer
50: Second insulating layer
52: Upper insulating layer
54, 58, 60: electrode layer
56: protective layer
Claims (8)
第1絶縁層は、半導体層よりも上側に形成され、半導体層の界面付近のダングリングボンドを終端させる終端材料を含み、
第2絶縁層は、第1絶縁層よりも上側に形成され、第1絶縁層に含まれる終端材料が第2絶縁層よりも上側に拡散することを抑制するとともに、第2絶縁層よりも上側に存在する素子特性の変動要因物質が半導体層の界面付近に到達することを防止する半導体素子。A semiconductor layer, a first insulating layer, and a second insulating layer,
The first insulating layer is formed above the semiconductor layer, and includes a termination material that terminates a dangling bond near an interface of the semiconductor layer,
The second insulating layer is formed above the first insulating layer, and suppresses a termination material included in the first insulating layer from diffusing above the second insulating layer, and is formed above the second insulating layer. A semiconductor element for preventing a substance causing a change in element characteristics existing in a semiconductor layer from reaching the vicinity of an interface of a semiconductor layer.
第1絶縁層は、半導体層よりも上側に形成され、水素(H)、重水素(D)、フッ素(F)の少なくとも1種を含み、
第2絶縁層は、第1絶縁層よりも上側に形成され、第2絶縁層は、SiN、AlN、WN、AlxOy、TiOx、MgOx、ZrOx、Ta5O3、CeO2、IrOx、RuOx、ReOx、AlxSiyOz、MgTiOx、SrRuO3の少なくとも1種によって形成されている半導体素子。A semiconductor layer, a first insulating layer, and a second insulating layer,
The first insulating layer is formed above the semiconductor layer and includes at least one of hydrogen (H), deuterium (D), and fluorine (F);
The second insulating layer is formed above the first insulating layer, the second insulating layer, SiN, AlN, WN, Al x O y, TiO x, MgO x, ZrO x, Ta 5 O 3, CeO 2 , IrO x , RuO x , ReO x , Al x Si y O z , MgTiO x , and a semiconductor element formed of at least one of SrRuO 3 .
素子周辺部の上側に、第1絶縁層と第2絶縁層が形成されている請求項1〜5のいずれかに記載の半導体素子。The semiconductor layer has a device peripheral portion including a guard ring region,
The semiconductor device according to claim 1, wherein a first insulating layer and a second insulating layer are formed above a peripheral portion of the device.
チャネルが形成される半導体層の表面部の上側に、第1絶縁層と第2絶縁層が形成されている請求項1〜6のいずれかに記載の半導体素子。The semiconductor device further includes a gate insulating film and a gate electrode sequentially formed on the semiconductor layer, wherein a channel is formed on a surface portion of the semiconductor layer facing the gate electrode with the gate insulating film interposed therebetween.
The semiconductor device according to claim 1, wherein a first insulating layer and a second insulating layer are formed above a surface portion of the semiconductor layer where the channel is formed.
半導体層よりも上側に第1絶縁層と第2絶縁層を形成した後に、熱処理を行う工程を有する半導体素子の製造方法。A method for manufacturing a semiconductor device according to any one of claims 1 to 7,
A method for manufacturing a semiconductor element, comprising a step of performing a heat treatment after forming a first insulating layer and a second insulating layer above a semiconductor layer.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002322269A JP2004158603A (en) | 2002-11-06 | 2002-11-06 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002322269A JP2004158603A (en) | 2002-11-06 | 2002-11-06 | Semiconductor device and method of manufacturing the same |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004158603A true JP2004158603A (en) | 2004-06-03 |
Family
ID=32802507
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002322269A Pending JP2004158603A (en) | 2002-11-06 | 2002-11-06 | Semiconductor device and method of manufacturing the same |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004158603A (en) |
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007158113A (en) * | 2005-12-06 | 2007-06-21 | Toyota Motor Corp | Semiconductor device and manufacturing method thereof |
WO2010024243A1 (en) * | 2008-08-26 | 2010-03-04 | 本田技研工業株式会社 | Bipolar semiconductor device and method for manufacturing same |
US7723753B2 (en) | 2007-03-13 | 2010-05-25 | Renesas Technology Corp. | Semiconductor device and manufacturing method of the same |
WO2011027523A1 (en) * | 2009-09-03 | 2011-03-10 | パナソニック株式会社 | Semiconductor device and method for producing same |
US8114722B2 (en) | 2007-08-24 | 2012-02-14 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device |
CN102473599A (en) * | 2010-05-18 | 2012-05-23 | 松下电器产业株式会社 | Semiconductor chip and process for production thereof |
CN102856381A (en) * | 2011-06-28 | 2013-01-02 | 瑞萨电子株式会社 | Semiconductor device, method of manufacturing the semiconductor device, and electronic device |
WO2018016165A1 (en) * | 2016-07-20 | 2018-01-25 | 三菱電機株式会社 | Silicon carbide semiconductor device and method for manufacturing same |
US10847649B2 (en) | 2018-04-17 | 2020-11-24 | Kabushiki Kaisha Toshiba | Semiconductor device |
JP2020194949A (en) * | 2019-05-30 | 2020-12-03 | 株式会社デンソー | Semiconductor device |
US11094815B2 (en) | 2017-05-12 | 2021-08-17 | Mitsubishi Electric Corporation | Semiconductor device and power conversion apparatus |
WO2022196237A1 (en) * | 2021-03-17 | 2022-09-22 | ローム株式会社 | Semiconductor device and manufacturing method for semiconductor device |
JP7487094B2 (en) | 2020-12-23 | 2024-05-20 | 株式会社 日立パワーデバイス | Semiconductor Device |
-
2002
- 2002-11-06 JP JP2002322269A patent/JP2004158603A/en active Pending
Cited By (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007158113A (en) * | 2005-12-06 | 2007-06-21 | Toyota Motor Corp | Semiconductor device and manufacturing method thereof |
US7723753B2 (en) | 2007-03-13 | 2010-05-25 | Renesas Technology Corp. | Semiconductor device and manufacturing method of the same |
US8114722B2 (en) | 2007-08-24 | 2012-02-14 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device |
WO2010024243A1 (en) * | 2008-08-26 | 2010-03-04 | 本田技研工業株式会社 | Bipolar semiconductor device and method for manufacturing same |
US8471267B2 (en) | 2009-09-03 | 2013-06-25 | Panasonic Corporation | Semiconductor device and method for producing same |
CN102217070A (en) * | 2009-09-03 | 2011-10-12 | 松下电器产业株式会社 | Semiconductor device and method for producing same |
WO2011027523A1 (en) * | 2009-09-03 | 2011-03-10 | パナソニック株式会社 | Semiconductor device and method for producing same |
JP4796665B2 (en) * | 2009-09-03 | 2011-10-19 | パナソニック株式会社 | Semiconductor device and manufacturing method thereof |
CN102473599A (en) * | 2010-05-18 | 2012-05-23 | 松下电器产业株式会社 | Semiconductor chip and process for production thereof |
US10008584B2 (en) | 2011-06-28 | 2018-06-26 | Renesas Electronics Corporation | Semiconductor device, method of manufacturing the semiconductor device, and electronic device |
CN102856381A (en) * | 2011-06-28 | 2013-01-02 | 瑞萨电子株式会社 | Semiconductor device, method of manufacturing the semiconductor device, and electronic device |
JP2013012530A (en) * | 2011-06-28 | 2013-01-17 | Renesas Electronics Corp | Semiconductor device, semiconductor device manufacturing method and electronic apparatus |
WO2018016165A1 (en) * | 2016-07-20 | 2018-01-25 | 三菱電機株式会社 | Silicon carbide semiconductor device and method for manufacturing same |
JPWO2018016165A1 (en) * | 2016-07-20 | 2018-11-22 | 三菱電機株式会社 | Silicon carbide semiconductor device and manufacturing method thereof |
US11094815B2 (en) | 2017-05-12 | 2021-08-17 | Mitsubishi Electric Corporation | Semiconductor device and power conversion apparatus |
US10847649B2 (en) | 2018-04-17 | 2020-11-24 | Kabushiki Kaisha Toshiba | Semiconductor device |
JP2020194949A (en) * | 2019-05-30 | 2020-12-03 | 株式会社デンソー | Semiconductor device |
JP7338242B2 (en) | 2019-05-30 | 2023-09-05 | 株式会社デンソー | semiconductor equipment |
JP7487094B2 (en) | 2020-12-23 | 2024-05-20 | 株式会社 日立パワーデバイス | Semiconductor Device |
WO2022196237A1 (en) * | 2021-03-17 | 2022-09-22 | ローム株式会社 | Semiconductor device and manufacturing method for semiconductor device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11610884B2 (en) | Semiconductor device | |
JP5452062B2 (en) | Method for manufacturing silicon carbide semiconductor device | |
JP6086360B2 (en) | Method for manufacturing silicon carbide semiconductor device | |
US9859395B2 (en) | Semiconductor device with a passivation layer | |
JP2004158603A (en) | Semiconductor device and method of manufacturing the same | |
US11295951B2 (en) | Wide band gap semiconductor device and method for forming a wide band gap semiconductor device | |
EP1906453B1 (en) | Power semiconductor device | |
JP2009088440A (en) | Semiconductor device and its manufacturing method | |
KR101236498B1 (en) | Power semiconductor device | |
JPH04251983A (en) | Semiconductor device | |
CN106531698A (en) | Semiconductor device | |
JP6822089B2 (en) | Manufacturing method of silicon carbide semiconductor device, and silicon carbide semiconductor device | |
US20240079275A1 (en) | Method of manufacturing silicon carbide semiconductor device | |
US20160020287A1 (en) | Semiconductor Device with Field Electrode and Field Dielectric | |
JP2017092360A (en) | Semiconductor device | |
JP2017092191A (en) | Silicon carbide semiconductor device | |
JP2012060063A (en) | Semiconductor device and method of manufacturing the same | |
JP4529355B2 (en) | Semiconductor device | |
JP2020021881A (en) | Semiconductor device | |
JP6511125B2 (en) | Semiconductor device manufacturing method | |
JP5674380B2 (en) | Semiconductor device and manufacturing method thereof | |
US11967568B2 (en) | Semiconductor device | |
WO2024014401A1 (en) | Semiconductor device and method for manufacturing semiconductor device | |
TWI413209B (en) | Semiconductor device and fabrication method thereof | |
CN114664941A (en) | Semiconductor device with a plurality of semiconductor chips |