【０００１】
【発明の属する技術分野】
本発明は、ポータブル音響機器等で音響を聴取するためにその再生信号に基づくデジタルデータを伝送するデジタルデータ伝送装置に関するものである。
【０００２】
【従来の技術】
近年、いつでもどこでも音楽等の音響を再生して聴取することができるポータブルオーディオ製品が、市場に多く出回っている。このための機器のひとつとして、例えば、ＭＤ（ミニディスク）プレーヤが挙げられる。
【０００３】
このようなＭＤプレーヤ（例えば、特許文献１を参照）を例に挙げて、従来のＭＤシステムについて、以下に説明する。
図４は従来のＭＤシステムのひとつであるＭＤプレーヤの構成を示すブロック図である。図４において、１００は音楽等の音響に対応するデジタルデータが記録されているディスク、１０１はディスク１００を所定方向に回転させるサーボ部、１０２はディスク１００からピックアップで取り出した信号を増幅するＲＦ部、１０３はＲＦ部１０２で増幅された信号をＥＦＭ復調・誤り訂正を行う復調訂正部、１０４は復調訂正部１０３からの訂正結果信号を入力して耐振メモリ１０５への書き込み及び耐振メモリ１０５から出力信号処理部１０６への読み出しの各アドレスを制御する耐振メモリ制御部、１０５は一般的には大容量のＤＲＡＭが使用される耐振メモリ、１０６は耐振メモリ制御部１０４により耐振メモリ１０５から読み出されたデータをデコードして音声信号を出力する出力信号処理部である。
【０００４】
なお、耐振メモリ１０５は、ＭＤプレーヤ本体に振動が加わってディスク１００からの再生信号が乱れた場合でも、その間に、耐振メモリ１０５に書き込まれているデータを読み続けることで、再生データが途切れないようにすることができるものである。
【０００５】
以上のように構成されたＭＤプレーヤにおいて、サーボ部１０１は、適当な回転数でディスク１００を回転させ、ピックアップ（図示せず）を、ディスク１００からデータを読み出すために、そのディスク１００の記録面の必要な位置（アドレス）へ移動させ、記録された信号の再生条件にフォーカス、トラッキングを合わせて整えたうえで、ディスク１００からデータを読み出して再生し、その再生信号をＲＦ部１０２へ出力する。その後、ＲＦ部１０２で増幅・波形整形されたＥＦＭ信号は、復調訂正部１０３でＥＦＭ復調及び誤りの訂正処理が施される。ここまでの処理ブロックをメディアインターフェース部とする。
【０００６】
次に、耐振メモリ制御部１０４では、耐振メモリ１０５への書き込み可能容量を検査しながら、復調訂正部１０３での訂正処理後のデータを大容量の耐振メモリ１０５へ書き込む。耐振メモリ制御部１０４は、耐振メモリ１０５への書き込みデータがある程度溜まったところで、書き込まれた順にその部分から読み出しアドレスを計算して耐振メモリ１０５へ与える。耐振メモリ制御部１０４による耐振メモリ１０５からの読み出しデータを基にして、出力信号処理部１０６では、圧縮伸張デコードの処理を行って音楽データを復調し、Ｄ／Ａコンバータへ出力して、ディスク１００に記録されていた音楽データに対応するアナログの音声信号が再生される。このようにして再生された音声信号は、ポータブル機器の場合には、通常、ヘッドホンアンプで増幅され、その状態で小型のヘッドホンを用いて聴取されている。
【０００７】
このようなポータブルオーディオ機器を使用していて不便に感じられる点としては、かばん等に収納しておく段階でヘッドホンのコードが絡まってしまい、いざ、聞こうとした時にその線をほどいて正常に直してから耳に装着することになるが、この作業がユーザにとって煩わしく、気分を害してしまうという点が挙げられる。
【０００８】
これを避けるために、ワイヤレス型のデータ伝送装置としてワイヤレスヘッドホン（例えば、特許文献２を参照）が開発されており、以下、従来のワイヤレスデータ伝送装置について説明する。
【０００９】
図５は従来のワイヤレスデータ伝送装置の構成を示すブロック図である。図５において、１０７は入力されたオーディオ信号により例えばＦＭ変調してＦＭ信号を送出する変調部、１０８は受信した信号からデータとクロックを分離するための復調ＰＬＬ部、１０９は復調されたデータとクロックからオーディオ信号を再生する出力信号処理部である。
【００１０】
ここで、ＦＭ信号により伝送されるデータはアナログ信号であってもよいが、アナログＦＭを用いて伝送を行う方式の場合には、カセットテープの再生音を転送するだけであれば、その要求を十分に満たすことができるが、最新のデジタルオーディオ機器における音響ソースや機能操作の多様性に対応させることを考えると、その要求を十分に満たせるものではない。
【００１１】
これに対して、最新のデジタルオーディオ機器に対応するために、デジタル信号を伝送する方式のデジタルデータ伝送装置が開発されている。
【００１２】
【特許文献１】
特開平６−１０３６９９号公報
【００１３】
【特許文献２】
特開平７−２８３７５０号公報
【００１４】
【発明が解決しようとする課題】
しかしながら上記のような従来のデジタルデータ伝送装置では、上述のように、最新のデジタルオーディオ機器に対応してデジタル信号を伝送することはできるが、受信側で、送信側から受信したデータを基に復調ＰＬＬ部１０８により情報データとクロックに分離する段階で、どうしてもクロックにジッタ等が含まれてその純度が下がってしまい、このクロックに含まれるジッタの影響により、Ｄ／Ａ変換されたオーディオ（アナログ）信号の音質が劣化してしまうという問題点を有していた。
【００１５】
本発明は、上記従来の問題点を解決するもので、デジタルデータを用いて低電力で高精度なデータ伝送ができ、デジタルオーディオの優れた特性を十分に利用することができるとともに、有線データ伝送方式だけでなくワイヤレスデータ伝送方式によりデジタルデータを伝送する場合でも、高音質のヘッドホン再生を低消費電力で実現することができるデジタルデータ伝送装置を提供する。
【００１６】
【課題を解決するための手段】
上記の課題を解決するために、本発明の請求項１に記載のデジタルデータ伝送装置は、第１のクロックに基づくタイミングでデジタルデータを送信する送信手段と、前記第１のクロックとは周波数が近傍の第２のクロックに基づくタイミングで前記デジタルデータを受信する受信手段と、前記送信手段と前記受信手段との間で前記デジタルデータを伝送する伝送経路とからなり、前記送信手段に、前記第１のクロックに基づくタイミングで、送信用メモリに記憶されている前記デジタルデータを、略一定の高速バースト転送により送信する手段を設け、前記受信手段に、前記第２のクロックに基づくタイミングで、前記送信手段から送信された前記デジタルデータを格納する手段と、前記第２のクロックに基づくタイミングで前記デジタルデータに対応するアナログ信号を得るために前記格納したデジタルデータを読み出し途中に、前記送信手段からの送信データ量と前記読み出しのデータ量を比較して、その比較結果に対応する速度誤差情報を、前記送信手段に返信する手段とを設け、前記送信手段は、前記受信手段からの速度誤差情報を基にして、前記送信するデータ量に対して次に補正処理を行うタイミングを決定する構成としたことを特徴とする。
【００１７】
また、本発明の請求項２に記載のデジタルデータ伝送装置は、請求項１に記載のデジタルデータ伝送装置であって、前記送信手段は、前記高速バースト転送を、転送期間は標準速度のｎ（整数）倍の速度で転送し、バーストの間隔を（ｎ−１）倍として、略一定の標準速度で行い、前記補正処理を、前記バースト単位のデータの追加あるいは中抜きにより行うよう構成したことを特徴とする。
【００１８】
また、本発明の請求項３に記載のデジタルデータ伝送装置は、請求項１に記載のデジタルデータ伝送装置であって、前記受信手段は、前記速度誤差情報を、前記送信手段による転送の開始終了を制御する転送制御信号を送信してから所定時間後に返信するよう構成し、前記送信手段は、前記受信手段からの前記速度誤差情報の返信後には、前記補正処理のタイミングに同期してデータ送信するよう構成したことを特徴とする。
【００１９】
また、本発明の請求項４に記載のデジタルデータ伝送装置は、請求項１に記載のデジタルデータ伝送装置であって、前記受信手段は、前記送信手段によるバースト転送のタイミングに合わせてデータ格納を行い、次のバースト転送までの期間には前記第２のクロックより低速の動作クロックを基にして、前記バースト転送のタイミングを待つよう構成したことを特徴とする。
【００２０】
また、本発明の請求項５に記載のデジタルデータ伝送装置は、請求項１に記載のデジタルデータ伝送装置であって、前記受信手段は、前記デジタルデータの格納手段としてバッファメモリを有し、前記バッファメモリに一時格納したデジタルデータを、前記送信手段によるバースト転送の略一定レートとほぼ同等の一定速度で連続的に読み出すよう構成したことを特徴とする。
【００２１】
また、本発明の請求項６に記載のデジタルデータ伝送装置は、請求項５に記載のデジタルデータ伝送装置であって、前記受信手段は、前記速度誤差情報を、前記バースト転送の開始または終了時に、前記バッファメモリに格納されたデータ量に基づいて算出するよう構成したことを特徴とする。
【００２２】
また、本発明の請求項７に記載のデジタルデータ伝送装置は、請求項１に記載のデジタルデータ伝送装置であって、前記送信手段は、前記受信手段からの速度誤差情報が誤差の無いことを示すようになった場合には、最小誤差を付加してから送信データ量に対する補正処理のタイミングを決定するよう構成したことを特徴とする。
【００２３】
また、本発明の請求項８に記載のデジタルデータ伝送装置は、請求項１〜請求項７のいずれかに記載のデジタルデータ伝送装置であって、情報の記録媒体であるディスクから前記情報に対応するデジタルデータを読み出して再生するディスク再生装置に組み込まれ、前記ディスクから読み出したデジタルデータに基づいて、前記ディスク再生装置に設けられ外部振動による前記再生データの途切れを防止するように動作する耐振メモリを通じて、前記デジタルデータに対応するアナログ信号を出力するとともに、前記送信手段の送信用メモリを前記耐振メモリと共用するよう構成したことを特徴とする。
【００２４】
また、本発明の請求項９に記載のデジタルデータ伝送装置は、請求項３に記載のデジタルデータ伝送装置であって、前記受信手段からの転送制御信号として、前記受信手段から前記送信手段を操作するためのリモコン信号を用いるとともに、前記送信手段によるデータ送信は無線を通じて行うよう構成したことを特徴とする。
【００２５】
以上により、送信側からの送信データを、受信側で、バッファメモリに一時格納し、その送信データを所定量だけ読み出した段階で、送信側からの送信データ量とバッファメモリからの読み出しデータ量を比較して速度誤差情報を生成し、この速度誤差情報を送信側へ返信し、その速度誤差情報を基にして、送信側で、次に転送データ量について補正処理するタイミングを計算し、そのタイミングで転送データ量の補正処理を行うことにより、受信側のバッファメモリのオーバーフロー・アンダーフローを防止しながらデータ転送を行い、この転送データを、受信側で、送信側のクロックに影響されない専有の高精度クロックを基にＤ／Ａ変換することができる。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態を示すデジタルデータ伝送装置について、図面を参照しながら具体的に説明する。
【００２７】
図１は本実施の形態のデジタルデータ伝送装置の構成を示すブロック図である。図１において、２０３は転送データ、２０４は読み出しデータ、２０５はオーディオ信号、２０６は速度誤差情報信号、２０７は転送制御信号である。本図の縦点線で仕切った左側が送信側で右側が受信側となる。
【００２８】
送信側は、基準クロック（ＣＫ１）２０１のタイミングで動作し、その周波数には、転送するデータに合わせて、例えばディスクからのデータ読み出し時におけるサンプリング周波数４４．１ｋＨｚに対して、その２５６倍の周波数１１．２８６９ＭＨｚが用いられる。
【００２９】
一方、受信側は、基本的には、上記サンプリング周波数と同じ周波数でのＤ／Ａ変換を前提としたシステムであり、そのため、クロック周波数が送信側と比較的近い値になっているはずであり、ＣＫ１とほぼ等しい受信クロック（ＣＫ２）２０２のタイミングで動作する。
【００３０】
この２つのクロックには、通常、水晶発振器が用いられるので、非常に安定した周波数のクロックが得られるが、２つのクロック間には必ず誤差が発生し、ここでは、この誤差は基準クロック２０２が少し高い周波数である場合を仮定して以下の説明を行う。
【００３１】
以上のように構成されたデジタルデータ伝送装置について、その動作を以下に説明する。なお、送信メモリ制御部１１０には、従来の耐振メモリ１０５および耐振メモリ制御部１０４と同様の機能もあるものとし、耐振メモリ１０５に対応する送信メモリへの書き込み側の動作については、ここでの説明を省略する。
【００３２】
まず、受信側において、転送タイミング制御回路１１３から転送制御信号２０７が発行されると、送信側の送信メモリ制御部１１０からは転送データ２０３が出力されていく。この時のバースト出力は、データ転送時は基準の２倍の速さで送出され、残りの半分の時間はデータを送らずに停止している、という動作をするものとする。
【００３３】
なお、このバースト転送は、送受信の都合に合わせてｎ倍の速度でデータを送信し、（ｎ−１）回分の休みを入れることで、以降の動作は、２倍送信、１回休みと同等の動作状態となる。
【００３４】
図２は図１のデジタルデータ伝送装置における転送タイミング制御回路１１３からの出力信号の状態を示すタイミング図である。図２に示すように、転送制御信号２０７が出力されると、送信メモリ制御部１１０から転送データ２０３が出力され始め、この後、速度誤差情報信号送信タイミング２０８に示したような適当な時間ｔ１だけ経ってから、速度誤差情報信号２０６が送信される。
【００３５】
このｔ１の時間には、想定される送受信間のクロックのずれによって問題とならないような時間が選定され、例えば、サンプリング周波数４４．１ｋＨｚ／量子化ビット数１６ビットのステレオオーディオデータを、送信側から受信側へ転送する時を考えると、送信側と受信側のクロックの誤差が１％とした場合には、１秒間で４４１ワード分のデータずれが発生することになる。
【００３６】
これに対応して、バースト転送の１回あたりのデータ量を１２８ワード、受信バッファメモリ１１１の容量を２５６ワードとした場合には、１２８／４４１で０．３秒弱の余裕があることになり、ここではとりあえずｔ１を０．１秒として、転送タイミング制御回路１１３では、転送開始から０．１秒後に速度誤差情報信号２０６を送出するものとする。その後のｔ２以降のタイミングの説明は図３を説明した後にする。
【００３７】
図３は図１のデジタルデータ伝送装置における受信バッファメモリ１１１の動作を説明するタイミング図であり、転送開始時には、まず最初の０から中央へアドレスが変化していく部分は、バーストの１２８ワード分のデータを取り込んでいる状態で、次の平坦部分はデータを待っている状態である。
【００３８】
この時の回路の動作としては、書き込みアドレス２１０を、入力される転送データ２０３に合わせて変化させて転送データを受信バッファメモリ１１１へ書き込んでいっている。転送データ２０３が停止すると書き込みアドレス２１０も停止して書き込みを行わない状態で待機している。受信バッファメモリ１１１のアドレスはリング状に動作して、最終アドレスまで書き込み／読み出しが行われると最初のアドレスへ戻ることで、入力データを連続的に順次保持し出力するバッファの動作を実現する。
【００３９】
次のバーストを受信するタイミングから、転送タイミング制御回路１１３では、安定で高精度な基準クロック２０２に同期して読み出しアドレス２１１を変化させて受信バッファメモリ１１１からの読み出しを開始させ、読み出したデータ２０４を、これも基準クロック２０２で動作するＤ／Ａ変換部１１２へ出力させる。Ｄ／Ａ変換部１１２からは、正確にアナログ信号に変換されたオーディオ信号２０５が出力されて、この信号がアンプ、さらにヘッドホンを通して、聴取者の耳に届くことになる。
【００４０】
受信バッファメモリ１１１で、２つ目のバースト信号を１２８ワード受信した時点では、そこまでに読み出したデータ量が６５ワードとすると、受信バッファメモリ１１１のデータ量２１２は１９１ワードとなる。この次のバースト停止期間にもデータは読み出されていくので、次のバーストの開始時には、受信バッファメモリ１１１のデータ量２１２は１２６ワードとなっている。このようにして、送受信間のクロックの誤差に対応して、受信側のクロック周波数が高い場合には、受信バッファメモリ１１１のデータ量２１２は、増減を繰り返しながら平均的には減っていく。
【００４１】
図３には、５回程度の転送の後に補正処理が行われるように書いてあるが、実際にはもっと多くの回数のバースト転送が行われてからｔ１の時間になり、そのタイミングで補正処理が実行される。タイミングｔ１では、転送タイミング制御回路１１３からの速度誤差情報信号２０６が、送信メモリ制御部１１０へ返信されて設定される。
【００４２】
この速度誤差情報信号２０６が、正の場合には受信側の基準クロック２０２が遅いことを意味し、負の場合には基準クロック２０２が速いことを意味するものとする。図３の例では負の値の速度誤差情報信号２０６が設定されるので、これを受けて、送信メモリ制御回路１１０では、図３の転送データ２０３で示したように、連続した転送を行わせる制御を行う。この制御により、受信バッファメモリ１１１のデータ量２１２は通常より６４バイト分増加することになる。
【００４３】
このようにして、受信バッファメモリ１１１のデータ量を制御しながら連続的なデータの転送が行えるので、受信側では、送信側のクロックに影響されない専有の高精度クロックを用いて高精度のＤ／Ａ変換を行うことができる。
【００４４】
図２のｔ２のタイミングは、ｔ１時点で受け取った速度誤差情報信号２０６の値を基にして計算される。例えば−１０が与えられた場合には、０．１秒で１０サンプル分の誤差が出たということになるので、０．０３％程度の周波数ずれがあることを意味している。この時点で一旦補正処理を行うので、−１０に＋６４されて、＋５４からゆっくりと戻ってくる形になるので、＋からセンターまでの分とセンターから当面の目標値となるマイナス３２程度までの分を合わせて、ｔ２には０．８秒を設定する。
【００４５】
０．８秒後のタイミングで、送信メモリ制御部１１０は、再度、速度誤差情報信号２０６を受け取り、今度は−３２の誤差情報が得られることになるので、まず補正処理の＋６４で＋３２からスタートして−３２程度まで行くとすると、ｔ２＿１は０．６秒の設定になる。
【００４６】
次のタイミングでも、−３２程度の値が返されるので、以降は、ｔ２として０．６秒で安定して動作することになる。
このことからわかるように、ｔ２の設定値は、バースト転送のデータ量で決まる受信バッファメモリ１１１の増減幅を正側と負側の分に割り当てる形で半分にした値、この例の場合は±３２と、速度誤差情報信号２０６の正負および値から上記のようにして計算する。
【００４７】
計算手順としては、
速度偏差Ａ＝（ｔ１での速度誤差値／ｔ１）
を求めておいて、
次のタイミングまでの変化量Ｂ
＝（補正処理でのデータ変更量―誤差＋目標値）
を計算する。なお、この時の目標値は誤差情報の符号にあわせた正負の値とする。
【００４８】
これらの値から、ｔ２＝Ｂ／Ａでｔ２のタイミングを決定する。
速度誤差の値やｔ２の計算値と実際の設定時間との間に少々のずれが起きたとしても、次の速度誤差情報信号２０６の伝送時に再度上記の計算を行うことでずれを補正することができるので、簡単な計算で精度をそれほど気にすることなく演算処理を行うことができる。
【００４９】
送受信間の基準クロックの周波数誤差が少ない場合にはｔ２の値は長い時間になり、周波数誤差が大きい場合には短い時間になる。ｔ１のタイミングで誤差情報が０となった場合は、本当に誤差が無い場合もありえるが通常は比較的短いｔ１時間での誤差が最小誤差以下になっているだけのことなので、ここでは最小誤差を設定して、それによって計算されるｔ２のタイミングで、再度、速度誤差情報信号２０６を受け取って伝送を続けるものとする。
【００５０】
これにより、測定時間が長くなり正確な誤差検出が行われるので、次の補正タイミングではかなり正確な誤差情報が得られ、これを繰り返すことで、上記との通常の場合と同等の制御を行うことができる。
【００５１】
また、周波数誤差が正の値の場合には、連続して転送する代わりに転送を中休みさせる制御を行うことで、同等の受信バッファ制御を実現することができ、こうして計算されたｔ２の値は送受信間で共有されるので、受信バッファメモリ１１１では、バースト転送が行われた後補正処理が行われるかどうかをあらかじめ予測することができる。従って、補正処理が行われないとわかっているタイミングでは、次のバースト転送が開始されるまでの間は入力信号が来ないので、入力部のデータ受付動作を停止させて、この部分の消費電力を削減することが可能になる。
【００５２】
転送の制御自体は送信側で行うので、受信側では複雑なアドレス計算処理を行う必要が無く、送信側でも転送レートを制御する必要は無く、受信側からの指令に基づきデータを送り出せばよいので、送出クロックを可変として受信側と合わせるような処理は不要となる。
【００５３】
現実的には、かなり誤差が少ない場合が多いので、受信側からの送信の頻度は低くなり、受信側に、この例の程度の小容量のバッファメモリを積むだけで、高精度のクロックを使用してデータをＤ／Ａ変換することが可能なデジタルデータ伝送装置を実現することができ、これを用いて、転送データおよび制御信号、誤差情報を、無線で伝送する要素を付加することで、受信側からの送信電力消費を少なくした低電力のワイヤレスヘッドホンを実現することができる。
【００５４】
さらに、送り側として、耐振メモリがもともと存在するＭＤプレーヤにこのデータ伝送装置を追加する場合には、送信メモリとして耐振メモリをそのまま使用することが可能となり、この場合には耐振メモリに記憶されているデータは圧縮データなので、受信側に圧縮データのデコード回路を追加してデコード出力をＤ／Ａ変換する構成とすることで、上記の説明と同等の制御でデータの伝送を実現することができる。
【００５５】
受信側からの送信は、次の曲へ飛ばす場合等のリモコン操作が行われた時に発行されるので、新たに送信部を設けることなく従来からあるリモコン情報送信部に速度誤差情報のデータ信号を追加する形で容易に実現することができる。
【００５６】
上に述べたような転送タイミング制御は、データの転送に遅延時間が発生するような場合でも、バッファメモリの誤差分の蓄積時間に対しては無視できる程度なので、処理を変える必要は無く容易に実現が可能である。
【００５７】
【発明の効果】
以上のように本発明によれば、送信側からの送信データを、受信側で、バッファメモリに一時格納し、その送信データを所定量だけ読み出した段階で、送信側からの送信データ量とバッファメモリからの読み出しデータ量を比較して速度誤差情報を生成し、この速度誤差情報を送信側へ返信し、その速度誤差情報を基にして、送信側で、次に転送データ量について補正処理するタイミングを計算し、そのタイミングで転送データ量の補正処理を行うことにより、受信側のバッファメモリのオーバーフロー・アンダーフローを防止しながらデータ転送を行い、この転送データを、受信側で、送信側のクロックに影響されない専有の高精度クロックを基にＤ／Ａ変換することができる。
【００５８】
そのため、デジタルデータを用いて低電力で高精度なデータ伝送ができ、デジタルオーディオの優れた特性を十分に利用することができるとともに、有線データ伝送方式だけでなくワイヤレスデータ伝送方式によりデジタルデータを伝送する場合でも、高音質のヘッドホン再生を低消費電力で実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態のデジタルデータ伝送装置の構成を示すブロック図
【図２】同実施の形態のデジタルデータ伝送装置における転送タイミング制御回路の動作を示すタイミング図
【図３】同実施の形態のデジタルデータ伝送装置における送信メモリ制御部の動作を示すタイミング図
【図４】従来のデータ伝送装置を有するＭＤプレーヤの構成を示すブロック図
【図５】従来のデジタルデータ伝送装置の構成を示すブロック図
【符号の説明】
１００ ディスク
１０１ サーボ部
１０２ ＲＦ部
１０３ 復調訂正部
１０４ 耐振メモリ制御部
１０５ 耐振メモリ
１０６、１０９ 出力信号処理部
１０７ 変調部
１０８ 復調ＰＬＬ部
１１０ 送信メモリ制御部
１１１ 受信バッファメモリ
１１２ Ｄ／Ａ変換部
１１３ 転送タイミング制御回路
２０１、２０２ クロック発生器
２０３ 転送データ
２０４ 読み出しデータ
２０５ オーディオ信号
２０６ 速度誤差情報信号
２０７ 転送制御信号
２０８ 速度誤差情報信号送信タイミング
２１０ 書き込みアドレス
２１１ 読み出しアドレス
２１２ 受信バッファのデータ量[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a digital data transmission device that transmits digital data based on a reproduced signal to listen to sound with a portable audio device or the like.
[0002]
[Prior art]
2. Description of the Related Art In recent years, many portable audio products that can reproduce and listen to sound such as music anytime and anywhere are on the market. One of the devices for this purpose is, for example, an MD (mini-disc) player.
[0003]
A conventional MD system will be described below by taking such an MD player (for example, see Patent Document 1) as an example.
FIG. 4 is a block diagram showing a configuration of an MD player which is one of the conventional MD systems. 4, reference numeral 100 denotes a disk on which digital data corresponding to sound such as music is recorded; 101, a servo unit for rotating the disk 100 in a predetermined direction; and 102, an RF unit for amplifying a signal picked up from the disk 100 by a pickup. And 103, a demodulation / correction unit that performs EFM demodulation and error correction on the signal amplified by the RF unit 102, and 104 inputs a correction result signal from the demodulation / correction unit 103, writes it into the anti-shake memory 105, and outputs from the anti-shake memory 105 An anti-vibration memory control unit that controls each address of reading to the signal processing unit 106, 105 is an anti-vibration memory generally using a large-capacity DRAM, and 106 is read from the anti-vibration memory 105 by an anti-vibration memory control unit 104. An output signal processing unit that decodes the decoded data and outputs an audio signal.
[0004]
Note that even if vibration is applied to the MD player body and a reproduction signal from the disc 100 is disturbed, the vibration-proof memory 105 keeps reading data written in the vibration-proof memory 105 during that time, so that reproduction data is not interrupted. That is what you can do.
[0005]
In the MD player configured as described above, the servo unit 101 rotates the disk 100 at an appropriate number of rotations, and uses a pickup (not shown) to read data from the disk 100. The data is read out from the disk 100 and reproduced, and the reproduced signal is output to the RF unit 102, after moving to a required position (address), adjusting the focus and tracking to the reproduction condition of the recorded signal. . After that, the EFM signal amplified and shaped by the RF unit 102 is subjected to EFM demodulation and error correction processing by the demodulation and correction unit 103. The processing blocks up to this point are referred to as a media interface unit.
[0006]
Next, the anti-shake memory control unit 104 writes the data corrected by the demodulation and correction unit 103 to the anti-shake memory 105 having a large capacity while checking the writable capacity of the anti-shake memory 105. When a certain amount of data to be written to the anti-shake memory 105 has accumulated, the anti-shake memory control unit 104 calculates a read address from that portion in the order in which the data was written, and gives the read address to the anti-shake memory 105. On the basis of the data read from the vibration-proof memory 105 by the vibration-proof memory control unit 104, the output signal processing unit 106 demodulates the music data by performing compression / expansion decoding, outputs the music data to a D / A converter, The analog audio signal corresponding to the music data recorded in the. In the case of a portable device, the audio signal reproduced in this manner is usually amplified by a headphone amplifier, and is then listened to using a small headphone.
[0007]
One of the inconveniences of using such portable audio equipment is that the headphone cord is entangled in the stage of storing it in a bag or the like. After fixing, the user wears it on his / her ear, but this operation is troublesome for the user, and may be offended.
[0008]
In order to avoid this, a wireless headphone (see, for example, Patent Document 2) has been developed as a wireless data transmission device. Hereinafter, a conventional wireless data transmission device will be described.
[0009]
FIG. 5 is a block diagram showing a configuration of a conventional wireless data transmission device. In FIG. 5, reference numeral 107 denotes a modulating unit for transmitting an FM signal by performing, for example, FM modulation on an input audio signal, 108 denotes a demodulation PLL unit for separating data and clock from a received signal, and 109 denotes demodulated data. An output signal processing unit that reproduces an audio signal from a clock.
[0010]
Here, the data transmitted by the FM signal may be an analog signal. However, in the case of the method of transmitting using the analog FM, the request is only required if the reproduced sound of the cassette tape is only transferred. Although it can be satisfied, it is not enough to meet the variety of sound sources and functional operations in the latest digital audio equipment.
[0011]
On the other hand, in order to support the latest digital audio equipment, digital data transmission devices of a type for transmitting digital signals have been developed.
[0012]
[Patent Document 1]
JP-A-6-103699
[0013]
[Patent Document 2]
JP-A-7-283750
[0014]
[Problems to be solved by the invention]
However, in the above-described conventional digital data transmission device, as described above, a digital signal can be transmitted in correspondence with the latest digital audio equipment, but on the receiving side, based on data received from the transmitting side. At the stage of separating the information data and the clock by the demodulation PLL unit 108, the clock inevitably contains jitter and the like, and the purity of the clock is reduced. Due to the influence of the jitter included in the clock, the audio (analog) ) There is a problem that the sound quality of the signal is deteriorated.
[0015]
SUMMARY OF THE INVENTION The present invention solves the above-described conventional problems. Digital data can be used for low-power, high-precision data transmission, and the excellent characteristics of digital audio can be fully utilized. Provided is a digital data transmission device that can realize high-quality sound reproduction with low power consumption even when digital data is transmitted not only by a wireless data transmission method but also by a wireless data transmission method.
[0016]
[Means for Solving the Problems]
In order to solve the above-mentioned problem, a digital data transmission device according to claim 1 of the present invention includes a transmission unit that transmits digital data at a timing based on a first clock, and a frequency of the first clock is A receiving unit that receives the digital data at a timing based on a nearby second clock; and a transmission path that transmits the digital data between the transmitting unit and the receiving unit. Means for transmitting the digital data stored in the transmission memory by a substantially constant high-speed burst transfer at a timing based on one clock; and Means for storing the digital data transmitted from the transmitting means, and the digital data at a timing based on the second clock. In the course of reading the stored digital data to obtain an analog signal corresponding to the data, the transmission data amount from the transmission unit is compared with the read data amount, and speed error information corresponding to the comparison result is obtained. Means for replying to the transmitting means, wherein the transmitting means determines a timing for performing a next correction process on the data amount to be transmitted, based on speed error information from the receiving means. It is characterized by the following.
[0017]
Further, a digital data transmission device according to a second aspect of the present invention is the digital data transmission device according to the first aspect, wherein the transmission means performs the high-speed burst transfer, and a transfer period is n (n) of a standard speed. (Integral) times, and the burst interval is (n-1) times, performed at a substantially constant standard speed, and the correction processing is performed by adding or removing data in units of the burst. It is characterized by.
[0018]
A digital data transmission device according to a third aspect of the present invention is the digital data transmission device according to the first aspect, wherein the receiving unit transmits the speed error information to the transmission end of the transmission unit. The transmission means sends back a predetermined time after transmitting the transfer control signal for controlling the transmission of the speed error information from the reception means, and transmits the data in synchronization with the timing of the correction processing. It is characterized in that it is configured to perform.
[0019]
A digital data transmission device according to a fourth aspect of the present invention is the digital data transmission device according to the first aspect, wherein the receiving means stores the data in synchronization with a burst transfer timing by the transmission means. Then, in a period until the next burst transfer, the timing of the burst transfer is waited for based on an operation clock lower in speed than the second clock.
[0020]
The digital data transmission device according to claim 5 of the present invention is the digital data transmission device according to claim 1, wherein the receiving means has a buffer memory as a storage means for the digital data, The digital data temporarily stored in the buffer memory is continuously read at a constant speed substantially equal to a substantially constant rate of the burst transfer by the transmitting means.
[0021]
Further, the digital data transmission apparatus according to claim 6 of the present invention is the digital data transmission apparatus according to claim 5, wherein the receiving means transmits the speed error information at the start or end of the burst transfer. , Based on the amount of data stored in the buffer memory.
[0022]
A digital data transmission device according to a seventh aspect of the present invention is the digital data transmission device according to the first aspect, wherein the transmission unit determines that the speed error information from the reception unit has no error. In such a case, the timing of the correction processing for the transmission data amount is determined after adding the minimum error.
[0023]
A digital data transmission device according to claim 8 of the present invention is the digital data transmission device according to any one of claims 1 to 7, wherein the digital data transmission device corresponds to the information from a disc that is an information recording medium. Anti-vibration memory incorporated in a disk reproducing apparatus for reading and reproducing digital data to be read and provided on the disk reproducing apparatus based on the digital data read from the disk and operating to prevent interruption of the reproduced data due to external vibration. , An analog signal corresponding to the digital data is output, and a transmission memory of the transmission unit is shared with the vibration-proof memory.
[0024]
A digital data transmission device according to a ninth aspect of the present invention is the digital data transmission device according to the third aspect, wherein the reception means operates the transmission means as a transfer control signal from the reception means. The data transmission by the transmission means is performed wirelessly while using a remote control signal for performing the transmission.
[0025]
As described above, the transmission data from the transmission side is temporarily stored in the buffer memory on the reception side, and when the transmission data is read out by a predetermined amount, the transmission data amount from the transmission side and the data read out from the buffer memory are reduced. The speed error information is generated by comparison, the speed error information is returned to the transmission side, and the transmission side calculates the next timing for correcting the transfer data amount based on the speed error information. By performing the transfer data amount correction processing, the data transfer is performed while preventing the overflow and underflow of the buffer memory on the receiving side. D / A conversion can be performed based on the precision clock.
[0026]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, a digital data transmission device according to an embodiment of the present invention will be specifically described with reference to the drawings.
[0027]
FIG. 1 is a block diagram illustrating a configuration of a digital data transmission device according to the present embodiment. In FIG. 1, reference numeral 203 denotes transfer data, 204 denotes read data, 205 denotes an audio signal, 206 denotes a speed error information signal, and 207 denotes a transfer control signal. The left side divided by the vertical dotted line in this figure is the transmitting side, and the right side is the receiving side.
[0028]
The transmitting side operates at the timing of the reference clock (CK1) 201, and its frequency is 256 times the sampling frequency of 44.1 kHz at the time of reading data from the disk, for example, in accordance with the data to be transferred. 11.2869 MHz is used.
[0029]
On the other hand, the receiving side is basically a system premised on D / A conversion at the same frequency as the sampling frequency, and therefore, the clock frequency should be relatively close to that of the transmitting side. , CK1 at a timing of a reception clock (CK2) 202 substantially equal to that of the clock CK1.
[0030]
Normally, a crystal oscillator is used for the two clocks, so that a clock having a very stable frequency can be obtained. However, an error always occurs between the two clocks. The following description is made on the assumption that the frequency is slightly higher.
[0031]
The operation of the digital data transmission device configured as described above will be described below. It is assumed that the transmission memory control unit 110 has the same function as the conventional anti-shake memory 105 and anti-shake memory control unit 104, and the operation of the writing side to the transmission memory corresponding to the anti-shake memory 105 is described here. Description is omitted.
[0032]
First, on the receiving side, when a transfer control signal 207 is issued from the transfer timing control circuit 113, the transfer data 203 is output from the transmission memory control unit 110 on the transmitting side. It is assumed that the burst output at this time is transmitted at twice the speed of the reference during data transfer and stops for the other half of the time without sending data.
[0033]
In this burst transfer, data is transmitted at a speed of n times in accordance with the convenience of transmission and reception, and (n-1) times of rest are provided, so that subsequent operations are equivalent to double transmission and one time rest. Operation state.
[0034]
FIG. 2 is a timing chart showing a state of an output signal from the transfer timing control circuit 113 in the digital data transmission device of FIG. As shown in FIG. 2, when the transfer control signal 207 is output, the transfer data 203 starts to be output from the transmission memory control unit 110, and thereafter, an appropriate time t1 as shown in the speed error information signal transmission timing 208. After this, the speed error information signal 206 is transmitted.
[0035]
The time t1 is selected so as not to cause a problem due to an assumed clock shift between transmission and reception. For example, stereo audio data having a sampling frequency of 44.1 kHz / quantization bit number of 16 bits is transmitted from the transmission side. Considering the time of transfer to the receiving side, if the error between the clocks on the transmitting side and the receiving side is 1%, a data shift of 441 words occurs in one second.
[0036]
Correspondingly, if the data amount per burst transfer is 128 words and the capacity of the reception buffer memory 111 is 256 words, there is a margin of less than 0.3 seconds at 128/441. Here, assuming that t1 is 0.1 second for the time being, the transfer timing control circuit 113 sends the speed error information signal 206 0.1 second after the start of the transfer. The subsequent timing after t2 will be described after FIG.
[0037]
FIG. 3 is a timing chart for explaining the operation of the reception buffer memory 111 in the digital data transmission apparatus of FIG. 1. At the start of the transfer, the part where the address changes from the first 0 to the center is 128 words of the burst. The following flat part is a state in which data is waiting for data.
[0038]
The operation of the circuit at this time is to change the write address 210 in accordance with the input transfer data 203 and write the transfer data to the reception buffer memory 111. When the transfer data 203 stops, the write address 210 also stops and stands by without writing. The addresses of the reception buffer memory 111 operate in a ring shape, and when writing / reading is performed up to the last address, the operation returns to the first address, thereby realizing a buffer operation of continuously holding and outputting input data sequentially.
[0039]
From the timing of receiving the next burst, the transfer timing control circuit 113 changes the read address 211 in synchronization with the stable and accurate reference clock 202 to start reading from the reception buffer memory 111, and the read data 204 Is output to the D / A conversion unit 112 which also operates with the reference clock 202. From the D / A converter 112, an audio signal 205 accurately converted to an analog signal is output, and this signal reaches the listener's ear via an amplifier and headphones.
[0040]
At the time when the second burst signal is received by the receiving buffer memory 111 at 128 words, if the data amount read so far is 65 words, the data amount 212 of the receiving buffer memory 111 is 191 words. Since data is also read during the next burst stop period, at the start of the next burst, the data amount 212 of the reception buffer memory 111 is 126 words. In this manner, when the clock frequency on the receiving side is high in response to the clock error between transmission and reception, the data amount 212 of the reception buffer memory 111 decreases on average while repeating increase and decrease.
[0041]
FIG. 3 shows that the correction processing is performed after about five transfers. However, in actuality, the time t1 has elapsed after the burst transfer has been performed a larger number of times. Is executed. At the timing t1, the speed error information signal 206 from the transfer timing control circuit 113 is returned to the transmission memory control unit 110 and set.
[0042]
If the speed error information signal 206 is positive, it means that the reference clock 202 on the receiving side is slow, and if the speed error information signal 206 is negative, it means that the reference clock 202 is fast. In the example of FIG. 3, since the speed error information signal 206 having a negative value is set, in response to this, the transmission memory control circuit 110 causes continuous transfer as shown by the transfer data 203 in FIG. Perform control. With this control, the data amount 212 of the reception buffer memory 111 is increased by 64 bytes from normal.
[0043]
In this manner, continuous data transfer can be performed while controlling the amount of data in the reception buffer memory 111. Therefore, the receiving side uses a dedicated high-precision clock that is not affected by the clock on the transmitting side to use a high-precision D / A conversion can be performed.
[0044]
The timing at t2 in FIG. 2 is calculated based on the value of the speed error information signal 206 received at the time point t1. For example, if -10 is given, it means that there is an error of 10 samples in 0.1 second, which means that there is a frequency shift of about 0.03%. At this point, since the correction process is performed once, the value is increased to -10 by +64 and slowly returns from +54, so that the amount from + to the center and the amount from the center to about minus 32 which is the current target value is set to minus 32. And set t2 to 0.8 seconds.
[0045]
At the timing of 0.8 seconds later, the transmission memory control unit 110 receives the speed error information signal 206 again, and this time obtains error information of −32. Assuming that the time goes to about -32, t2_1 is set to 0.6 seconds.
[0046]
At the next timing, a value of about -32 is returned, and thereafter, the operation is stable at t2 of 0.6 seconds.
As can be understood from this, the set value of t2 is a value obtained by halving the increase / decrease width of the reception buffer memory 111 determined by the data amount of the burst transfer in a form that is allocated to the positive side and the negative side, and in this example, ± 2 It is calculated as described above from 32 and the sign and value of the speed error information signal 206.
[0047]
As the calculation procedure,
Speed deviation A = (speed error value at t1 / t1)
In search of
Change B up to next timing
= (Data change amount in correction process-error + target value)
Is calculated. The target value at this time is a positive or negative value according to the sign of the error information.
[0048]
From these values, the timing of t2 is determined by t2 = B / A.
Even if a slight difference occurs between the value of the speed error or the calculated value of t2 and the actual set time, the difference is corrected by performing the above calculation again when the next speed error information signal 206 is transmitted. Therefore, arithmetic processing can be performed by simple calculations without much concern for accuracy.
[0049]
When the frequency error of the reference clock between transmission and reception is small, the value of t2 is long, and when the frequency error is large, it is short. If the error information becomes 0 at the timing of t1, there may be no error at all, but usually the error at the relatively short time t1 is only smaller than the minimum error. It is assumed that the speed error information signal 206 is set again and transmission is continued at the timing t2 calculated thereby.
[0050]
As a result, the measurement time is lengthened and accurate error detection is performed, so that fairly accurate error information is obtained at the next correction timing, and by repeating this, the same control as in the normal case described above is performed. Can be.
[0051]
Further, when the frequency error is a positive value, equivalent reception buffer control can be realized by performing control for suspending the transfer instead of performing the continuous transfer, and the value of t2 calculated in this manner can be realized. Is shared between transmission and reception, the reception buffer memory 111 can predict in advance whether a correction process will be performed after the burst transfer is performed. Therefore, at the timing when it is known that the correction process is not performed, no input signal is received until the next burst transfer is started, and the data reception operation of the input unit is stopped, and the power consumption of this portion is reduced. Can be reduced.
[0052]
Since the transfer control itself is performed on the transmission side, there is no need to perform complicated address calculation processing on the reception side, and there is no need to control the transfer rate on the transmission side, and data can be sent out based on instructions from the reception side. This eliminates the need for making the transmission clock variable and matching it with the reception side.
[0053]
In reality, the error is often very small, so the frequency of transmission from the receiving side is low, and a high-precision clock is used simply by mounting a small-capacity buffer memory like this example on the receiving side. A digital data transmission device capable of D / A conversion of data can be realized. By using this, an element for wirelessly transmitting transfer data, a control signal, and error information is added, A low-power wireless headphone with reduced transmission power consumption from the receiving side can be realized.
[0054]
Further, when this data transmission device is added to the MD player which originally has a vibration-proof memory as the transmission side, the vibration-proof memory can be used as it is as the transmission memory. In this case, the data is stored in the vibration-proof memory. Since the data is compressed data, by adding a decoding circuit for the compressed data to the receiving side and performing a D / A conversion of the decoded output, data transmission can be realized with the same control as described above. .
[0055]
Since the transmission from the receiving side is issued when a remote control operation such as skipping to the next song is performed, the data signal of the speed error information is transmitted to the conventional remote control information transmission unit without newly providing a transmission unit. It can be easily realized in an additional form.
[0056]
The transfer timing control as described above can easily ignore the accumulation time of the error in the buffer memory even if a delay time occurs in the data transfer, so that there is no need to change the processing and it is easy. Realization is possible.
[0057]
【The invention's effect】
As described above, according to the present invention, the transmission data from the transmission side is temporarily stored in the buffer memory at the reception side, and the transmission data amount from the transmission side and the buffer The speed error information is generated by comparing the amount of data read from the memory, the speed error information is returned to the transmission side, and the transmission side next corrects the transfer data amount based on the speed error information. By calculating the timing and correcting the amount of transfer data at that timing, data transfer is performed while preventing overflow / underflow of the buffer memory on the receiving side, and this transfer data is transmitted by the receiving side to the transmitting side. D / A conversion can be performed based on a proprietary high-precision clock that is not affected by the clock.
[0058]
Therefore, low-power, high-precision data transmission can be performed using digital data, and the excellent characteristics of digital audio can be fully utilized. Even in this case, high-quality headphone playback can be realized with low power consumption.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a digital data transmission device according to an embodiment of the present invention.
FIG. 2 is a timing chart showing an operation of a transfer timing control circuit in the digital data transmission device according to the embodiment;
FIG. 3 is a timing chart showing an operation of a transmission memory control unit in the digital data transmission device according to the embodiment;
FIG. 4 is a block diagram showing a configuration of an MD player having a conventional data transmission device.
FIG. 5 is a block diagram showing a configuration of a conventional digital data transmission device.
[Explanation of symbols]
100 disks
101 Servo unit
102 RF section
103 Demodulation correction unit
104 anti-vibration memory controller
105 anti-vibration memory
106, 109 output signal processing unit
107 Modulation unit
108 Demodulation PLL unit
110 transmission memory control unit
111 Receive buffer memory
112 D / A converter
113 Transfer timing control circuit
201, 202 clock generator
203 Transfer data
204 Read data
205 audio signal
206 Speed error information signal
207 Transfer control signal
208 Speed error information signal transmission timing
210 Write address
211 Read address
212 Receive buffer data size
