JP2004153534A - D/aコンバータ回路、携帯端末装置、オーディオ装置、および、ディスプレイ表示制御装置 - Google Patents
D/aコンバータ回路、携帯端末装置、オーディオ装置、および、ディスプレイ表示制御装置 Download PDFInfo
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Abstract
【解決手段】NビットR‐2Rラダー抵抗型D/Aコンバータをユニット11〜14とし、その夫々に第1,第2基準電圧VR1,VR2を共通に入力すると共に、加減算器16によって、和が零になるオフセットをデジタル入力信号Dnに重畳したデジタル値D1n〜D4n(n=0,1,2)の何れかを入力する。その場合に、ペアとなるユニット11,12間およびユニット13,14間には、同じ値で逆極性を有するオフセットが重畳されたデジタル値を、ビットの桁番号の配列が逆になるように入力する。こうして、各ユニット間におけるR‐2Rラダー抵抗網を構成する抵抗の製造上の面内傾きによる非線型性を補償する。したがって、MSB切り換り時における電流変動による非線形性,非単調性,グリッチの発生等を抑えることができる。
【選択図】 図2
Description
【発明の属する技術分野】
この発明は、入力されるデジタル信号をアナログ信号に変換するD/A(デジタル‐アナログ)コンバータ回路、このD/Aコンバータ回路を用いた携帯端末装置,オーディオ装置およびディスプレイ表示制御装置に関する。
【0002】
【従来の技術】
R‐2Rラダー抵抗網を有するD/Aコンバータ回路は、デジタル入力信号をアナログ信号に変換して出力する回路である。このR‐2Rラダー抵抗型D/Aコンバータ回路6は、図9に示すように、抵抗値がRの抵抗と抵抗値が2R(RとRとの直列抵抗値)の抵抗とから成るR‐2Rラダー抵抗網1と、切替手段2と、出力バッファ3と、駆動手段4と、ラッチ手段5とを含んで構成されている(例えば、特許文献1参照)。
【0003】
図9において、上記ラッチ手段5は、クロックCKに従ってデジタル入力信号D0〜D2をラッチするフリップフロップL0〜L2を有している。また、駆動手段4は、切替手段2を駆動するドライバB0〜B2を有している。また、切替手段2は、第1基準電圧VR1と第2基準電圧VR2との何れかを選択してR‐2Rラダー抵抗網1に接続するスイッチS0〜S2を有している。ここで、デジタル入力信号D0がLSB(最下位ビット)であり、デジタル入力信号D2がMSB(最上位ビット)である。
【0004】
すなわち、本R‐2Rラダー抵抗型D/Aコンバータ回路6では、図10に示すように、ラッチ手段5への3ビットデジタル入力信号は、LSBからMSBへと一方向の方向性を持って入力されるようになっている。
【0005】
上記R‐2Rラダー抵抗型D/Aコンバータ回路6の動作原理を、図9に従って具体的に説明する。切替手段2のスイッチS0〜S2における入力端子Q0〜Q2は第1基準電圧VR1に接続される一方、入力端子R0〜R2は第2基準電圧VR2に接続されている。そして、各スイッチS0〜S2は、何れかのデジタル入力信号Dn(n=0,1,2)のレベルが「H」である場合には、対応する出力端子Pn(n=0,1,2)に第1基準電圧VR1が入力される一方、「L」である場合には、第2基準電圧VR2が入力されるように切り換えられる。そして、出力端子Pn(n=0,1,2)からは、入力された第1基準電圧VR1あるいは第2基準電圧VR2が、R‐2Rラダー抵抗網1に入力されるのである。
【0006】
そうすると、上記デジタル入力信号D0〜D2の入力によるR‐2Rラダー抵抗網1の出力端の電圧Ainは、例えば第1基準電圧VR1が電源電圧Vddであり、第2基準電圧VR2がGndであるとすると、
Ain={(D0×20+D1×21+D2×22)/23}Vdd
と表現できる。ここで、Dn(n=0,1,2)の「H」および「L」は、デジタル入力コードの「1」または「0」に対応している。この出力電圧Ainは、出力バッファ3を通ってR‐2Rラダー抵抗型D/Aコンバータ回路6のアナログ出力電圧Aoutとして出力されるのである。
【0007】
しかしながら、上記R‐2Rラダー抵抗型D/Aコンバータ回路6におけるR‐2Rラダー抵抗網1に用いられる抵抗間の比精度は、トリミング無しで0.05%程度までしか得られない。そのために、10ビット以上のD/Aコンバータを1つのR‐2Rラダー抵抗網1のみで構成するのは一般に困難である。また、抵抗の製造バラツキから、デジタル入力信号を1ビットずつ切り換えた場合のアナログ変化量がばらつく非線形性が生じたり、ひどい場合にはデジタル入力値を増加させているにも関わらずアナログ出力値が減少し、単調性が維持できないことも起こり得る。
【0008】
そこで、コストが掛るトリミングを行わずに分解能を上げたり単調性を維持したりするD/Aコンバータとして、R‐2Rラダー抵抗型D/Aコンバータ回路6等のD/Aコンバータ回路を2段に接続して2段階処理を行う方法(例えば、特許文献2参照)や、D/Aコンバータ回路を複数個併置して製造バラツキを補償する方法(例えば、特許文献3参照)等がある。
【0009】
【特許文献1】
特開昭60‐065629号公報,特開平03‐077430号公報
【特許文献2】
特開平05‐206858号公報,特開平06‐132828号公報,特開平08‐107357号公報
【特許文献3】
特開平08‐307265号公報
【0010】
【発明が解決しようとする課題】
しかしながら、上記従来のD/Aコンバータには以下のような問題がある。すなわち、上記特許文献2におけるD/Aコンバータ回路を2段に接続して2段階処理を行う方法の場合には、各D/Aコンバータ回路の接続点においての単調性維持が困難であるという問題がある。また、上記特許文献3におけるD/Aコンバータ回路を複数個併置して製造バラツキを吸収する方法の場合には、例えば、R‐2Rラダー抵抗網を構成する抵抗値がウエハ面上において傾きを有して形成された場合等のように各々のD/Aコンバータ回路が非線形性に相関を有している場合には、それらのD/Aコンバータ回路を単純に複数個併置しただけではその線形性は改良されないという問題がある。
【0011】
そこで、この発明の目的は、製造バラツキを補償して線形性および単調性を維持して更なる精度向上を図ることができるD/Aコンバータ回路、このD/Aコンバータ回路を用いた携帯端末装置,オーディオ装置およびディスプレイ表示制御装置を提供することにある。
【0012】
【課題を解決するための手段】
上記目的を達成するため、この発明のD/Aコンバータ回路は、デジタル入力信号をR‐2Rラダー抵抗網によってアナログ電圧に変換する複数のユニットD/Aコンバータを、第1基準電圧線に並列に接続すると共に、第2基準電圧線に並列に接続し、加減算器によって、上記デジタル入力信号にオフセットを重畳して上記各ユニットD/Aコンバータに入力し、上記複数のユニットD/Aコンバータの出力を出力バッファによって加算して出力する。
【0013】
上記構成によれば、複数のユニットD/Aコンバータが第1基準電圧線と第2基準電圧線との夫々に並列に接続されているので、デジタル入力信号のMSB切り換り時に生ずる第1基準電圧端子と第2基準電圧端子との間の抵抗値の変動や非単調性やグリッチが、複数のユニットD/Aコンバータによって平均分散化される。
【0014】
さらに、各ユニットD/Aコンバータ間の製造バラツキを抑えるためにユニットD/Aコンバータ数を増やして実質的にR‐2Rラダー抵抗網の抵抗面積を増加した場合に、その抵抗の寄生容量が増加しても第1,第2基準電圧線と並列に接続されているので抵抗値も下がるため時定数CRは略変化せず、D/A変換速度は低下することがない。
【0015】
さらに、上記各ユニットD/Aコンバータには、加減算器によってオフセットが重畳されたデジタル入力信号が入力される。したがって、実質的に元々各ユニットD/Aコンバータが有する非直線性とは異なる種々の非直線性によってD/A変換が行われることになる。そのため、上記第1,第2基準電圧線との並列接続による平均分散化が更に促進されて、D/A変換の直線性や単調性が更に改善されるのである。
【0016】
また、1実施例のD/Aコンバータ回路では、総てのユニットD/Aコンバータに入力されるデジタル入力信号に重畳されているオフセットの和を「零」にしている。
【0017】
この実施例によれば、上記デジタル入力信号に重畳された各オフセットが各ユニットD/Aコンバータからの出力が加算されることによって相殺されて、上記出力バッファからのアナログ出力には表れることはない。したがって、アナログ出力の範囲が最も有効に利用される。
【0018】
また、1実施例のD/Aコンバータ回路では、上記ユニットD/Aコンバータの個数を偶数にして2個ずつペアにし、上記加減算器を、上記ペアを成す2個のユニットD/Aコンバータには、同じ値で極性が逆であるオフセットが重畳された上記デジタル入力信号を入力するようにしている。
【0019】
この実施例によれば、ペアを成す2個のユニットD/Aコンバータに入力されるデジタル入力信号には、上記加減算器によって同じ値で極性が逆であるオフセットが重畳される。したがって、上記加減算器を構成する加算器の個数を重畳するオフセットの数の半分に減らすことが可能になる。
【0020】
また、この発明のD/Aコンバータ回路は、デジタル入力信号をR‐2Rラダー抵抗網によってアナログ電圧に変換する複数のユニットD/Aコンバータと、上記複数のユニットD/Aコンバータの出力を加算して出力する出力バッファを備えて、上記各ユニットD/Aコンバータに入力されるデジタル入力信号におけるLSBからMSBへの配列方向を少なくとも2方向にしている。
【0021】
上記構成によれば、上記各ユニットD/Aコンバータに入力されるデジタル入力信号におけるLSBからMSBへの配列方向は一方向に揃ってはいない。したがって、例えば、各ユニットD/AコンバータのR‐2Rラダー抵抗網を構成する抵抗がウエハ面上で傾きを持つ抵抗特性を有している場合、その傾きを持った抵抗特性に起因するD/A変換の非線形性が、複数のユニットD/Aコンバータによって平均分散化される。したがって、D/A変換の非線形性が改善されるのである。
【0022】
また、1実施例のD/Aコンバータ回路では、上記ユニットD/Aコンバータの個数を偶数とし、上記各ユニットD/Aコンバータに入力されるデジタル入力信号におけるLSBからMSBへの配列方向を互いに逆向きの2方向とし、上記LSBからMSBへの配列方向が一方向であるデジタル入力信号が入力されるユニットD/Aコンバータの数と,上記LSBからMSBへの配列方向が上記一方向とは逆の他方向であるデジタル入力信号が入力されるユニットD/Aコンバータの数とを,同数にしている。
【0023】
この実施例によれば、上記LSBからMSBへの配列方向が一方向であるデジタル入力信号が入力されるユニットD/Aコンバータの数と、上記配列方向が逆方向であるデジタル入力信号が入力されるユニットD/Aコンバータの数とが、同数になっている。したがって、ウエハ面上で傾きを持った抵抗特性によるD/A変換の非線形性が、複数のユニットD/Aコンバータによって更に効果的に平均分散化される。
【0024】
また、1実施例のD/Aコンバータ回路では、上記デジタル入力信号にオフセットを重畳して上記各ユニットD/Aコンバータに入力する加減算器を備えている。
【0025】
この実施例によれば、上記各ユニットD/Aコンバータには、加減算器によってオフセットが重畳されたデジタル入力信号が入力される。したがって、実質的に元々各ユニットD/Aコンバータが有する非直線性とは異なる種々の非直線性によってD/A変換が行われることになる。そのため、上記デジタル入力信号におけるLSBからMSBへの配列方向を一方向に揃えないことによるD/A変換の非線形性の平均分散化が更に促進されて、D/A変換の直線性が更に改善されるのである。
【0026】
また、1実施例のD/Aコンバータ回路では、総てのユニットD/Aコンバータに入力されるデジタル入力信号に重畳されているオフセットの和を「零」にしている。
【0027】
この実施例によれば、上記デジタル入力信号に重畳された各オフセットが各ユニットD/Aコンバータからの出力が加算されることによって相殺されて、上記出力バッファからのアナログ出力には表れることはない。したがって、アナログ出力の範囲が最も有効に利用される。
【0028】
また、1実施例のD/Aコンバータ回路では、上記ユニットD/Aコンバータの個数を偶数にして2個ずつペアを成し、上記加減算器を、上記ペアを成す2個のユニットD/Aコンバータには同じ値で極性が逆であるオフセットが重畳された上記デジタル入力信号を入力するようにし、上記ペアを成す2個のユニットD/Aコンバータに入力されるデジタル入力信号におけるLSBからMSBへの配列方向を互いに逆向きにしている。
【0029】
この実施例によれば、ペアを成す2個のユニットD/Aコンバータに入力されるデジタル入力信号には、上記加減算器によって同じ値で極性が逆であるオフセットが重畳される。したがって、上記加減算器を構成する加算器の個数を重畳するオフセットの数の半分に減らすことが可能になる。さらに、上記ペアを成す2個のユニットD/Aコンバータに入力されるデジタル入力信号におけるLSBからMSBへの配列方向が互いに逆向きになっている。したがって、ウエハ面上で傾きを持った抵抗特性によるD/A変換の非線形性が上記ペア毎に補償されて、D/A変換の非線形性が更に効果的に改善される。
【0030】
また、1実施例のD/Aコンバータ回路では、上記複数のユニットD/Aコンバータの配列領域の外側に、複数のダミーD/Aコンバータを配置している。
【0031】
この実施例によれば、上記複数のユニットD/Aコンバータの配列領域の両端に、機能しない同じユニットD/Aコンバータで成るダミーD/Aコンバータが配置されることによって、アレイ配置された有効な複数のユニットD/Aコンバータにおける面内特性を同じにすることが可能になる。
【0032】
また、この発明の携帯端末装置は、上記各D/Aコンバータ回路の何れか一つを搭載している。
【0033】
上記構成によれば、アナログフロントエンドの制御電圧発生回路等のD/A変換を行う部分に上記D/Aコンバータ回路を適用することによって、出力アナログ電圧の単調性および連続性の確保が容易になるような高いD/A変換精度が得られる。
【0034】
また、この発明のオーディオ装置は、上記各D/Aコンバータ回路の何れか一つを搭載している。
【0035】
上記構成によれば、ボリューム制御回路等のD/A変換を行う部分に上記D/Aコンバータ回路を適用することによって、出力アナログ電圧の単調性および連続性の確保が容易になるような高いD/A変換精度が得られる。
【0036】
また、この発明のディスプレイ表示制御装置は、上記各D/Aコンバータ回路の何れか一つを搭載している。
【0037】
上記構成によれば、輝度値制御回路等のD/A変換を行う部分に上記D/Aコンバータ回路を適用することによって、出力アナログ電圧の単調性および連続性の確保が容易になるような高いD/A変換精度が得られる。
【0038】
【発明の実施の形態】
以下、この発明を図示の実施の形態により詳細に説明する。図1は、本実施の形態のD/Aコンバータ回路における構成を示すブロック図である。D/Aコンバータ回路17は、4個のユニットD/Aコンバータ11〜14を有して構成されている。
【0039】
上記各ユニットD/Aコンバータ11〜14は、図9に示すNビットR‐2Rラダー抵抗型D/Aコンバータ回路6から出力バッファ3を除いた内部構成を有している。そして、各ユニットD/Aコンバータ11〜14には、加減算器16によってデジタル入力信号Dinに対して加減算を行った結果が入力される。例えば、上記ユニットD/Aコンバータ11には、デジタル入力信号Dinに「1」を加算したデジタル値が入力される。また、ユニットD/Aコンバータ12には、デジタル入力信号Dinから「1」を減算したデジタル値が入力される。そして、このユニットD/Aコンバータ11,12がペアとして用いられるのである。同様に、ユニットD/Aコンバータ13には、デジタル入力信号Dinに「2」を加算したデジタル値が入力される。また、ユニットD/Aコンバータ14には、デジタル入力信号Dinから「2」を減算したデジタル値が入力される。そして、このユニットD/Aコンバータ13,14がペアとして用いられるのである。
【0040】
第1基準電圧VR1と第2基準電圧VR2とは、ユニットD/Aコンバータ11〜14に共通に入力される。そして、各ユニットD/Aコンバータ11〜14からの出力は共通に出力バッファ15に入力され、この出力バッファ15からは、本D/Aコンバータ回路17の出力としてアナログ値Aoutが出力される。
【0041】
図2は、本実施の形態のD/Aコンバータ回路17における各ユニットD/Aコンバータ11〜14のレイアウトの一例を模式的に示す。従来のR‐2Rラダー抵抗型D/Aコンバータ回路6においては、図10に示すように、3ビットのデジタル入力信号は、LSBからMSBへと一方向の方向性を持ってラッチ手段5へ入力される。したがって、R‐2Rラダー抵抗網1を構成する抵抗の値がウエハ面上において傾きを有して形成された場合には、R‐2Rラダー抵抗型D/Aコンバータ回路6の線形性が劣化する要因となっている。
【0042】
これに対して、本実施の形態においては、図2に示すように、デジタル入力信号Din={D1,D2,D3,…,Dn}(n:ビット数)は、加減算器16によって、和が零になるようなオフセットを重畳したデジタル値D1n,D2n,D3n,D4n(n=0,1,2の3ビット)に変換される。そして、デジタル値D1nはユニットD/Aコンバータ(以下、単にユニットと言う)11に、デジタル値D2nはユニット12に、デジタル値D3nはユニット13に、デジタル値D4nはユニット14に、夫々入力される。すなわち、ユニット11とユニット12とに入力されるデジタル入力値D1nとデジタル入力値D2nとには、同じ値で逆極性を有するオフセットが重畳されている。同様に、ユニット13とユニット14とに入力されるデジタル入力値D3nとデジタル入力値D4nとにも、同じ値で逆極性を有するオフセットが重畳されている。
【0043】
例えば、本実施例においては、
D1n=Dn+1
D2n=Dn−1
D3n=Dn+2
D4n=Dn−2 (n=0,1,2)
であり、各オフセット「+1」,「−1」,「+2」,「−2」の和は零になる。
【0044】
このように、ペアとなる2つのユニットに同じ値で極性が逆のオフセットが重畳されたデジタル入力値を入力することによって、実質的に各ユニットが元々有する非直線性とは異なる種々の非直線性によってD/A変換することになる。したがって、平均化によって直線性が改善されるのである。また、オフセット電圧は夫々のユニットからの出力電圧に重畳されているが、ペアとなる2つのユニットで同じ電圧で極性が逆であるため加算されることによって相殺されて、出力バッファ15からのアナログ出力Aoutには表れない。
【0045】
さらに、上記ユニット11においては、デジタル入力信号は、そのビットの桁番号が図2中右から左に向って大きくなるように配列されて、内蔵するラッチ手段(図示せず)に入力される。一方、ユニット11とペアを構成するユニット12においては、デジタル入力信号は、ユニット11とは逆に上記桁番号が左から右に向って大きくなるように配列されて、ラッチ手段(図示せず)に入力される。同様に、ユニット13では、デジタル入力信号が左から右に向って上記桁番号が大きくなるように配列されている。一方、ユニット13とペアを構成するユニット14では、デジタル入力信号が右から左に向って上記桁番号が大きくなるように配列されている。
【0046】
このように、互いにペアを構成するユニット間で、ビットの桁番号の配列が逆になるようにデジタル入力信号を入力することによって、R‐2Rラダー抵抗網を構成する抵抗の値における製造上の面内傾きによる非線型性を補償するのである。
【0047】
尚、図2に示す上記各ユニット11〜14の配置は、図3に示すD/Aコンバータ回路17’のように、ユニット11とユニット12とのペアにおけるデジタル入力信号のビット桁番号の配列の向きと、ユニット13’とユニット14’とのペアにおける配列の向きとを、揃えるようにしても差し支えない。
【0048】
図4は、図9に示すような従来の上記NビットR‐2Rラダー抵抗型D/Aコンバータ回路を単体で用いた場合(以下、単体使用時と言う)と、本実施の形態における4個のユニット11〜14に第1,第2基準電圧VR1,VR2を共通に入力して併用するD/Aコンバータ回路17の場合(以下、並列接続時と言う)とに関して、第1基準電圧VR1の端子と第2基準電圧VR2の端子との間の実質抵抗値におけるデジタル入力コードDinによる変動を示している。図4(a)は12ビットの全コードに対する変動を示し、図4(b)はMSB切り換り(2047→2048)付近を拡大して示している。また、図中、「A」はR‐2Rラダー抵抗型D/Aコンバータ回路の単体使用時であり、「B」は複数ユニットの並列接続時(本実施の形態)である。
【0049】
上記R‐2Rラダー抵抗型D/Aコンバータ回路を単体で用いた場合には、上記基準電圧端子間の抵抗変動がかなり大きく、上記基準電圧端子間を流れる電流の変動も大きいことが解かる。これに対して、第1基準電圧VR1の配線と第2基準電圧VR2の配線とを各ユニット11〜14に並列接続するD/Aコンバータ回路17の場合には、図1に示すように、各ユニット11〜14を複数個並列接続するため、内蔵される各R‐2Rラダー抵抗網も並列接続されて全体的に抵抗値が下がる。したがって、デジタル入力コードDinによる基準電圧端子間の抵抗変動も小さく抑えられている。例えば、12ビットでコードを1ずつ上げて行った場合においてMSBが切り換るコード2047→コード2048の変化では、R‐2Rラダー抵抗型D/Aコンバータ回路を単体使用した際の抵抗変動は1.72Runit→4.00Runit(Runit:ユニット抵抗値)であるのに対して、本実施の形態における抵抗変動は0.46Runit→0.43Runitと小さな変動になる。
【0050】
したがって、本実施の形態によれば、上記MSB切り換り時における電流変動による非線形性を抑えることができるのである。
【0051】
また、図5は、上記並列接続時(本実施の形態)と上記単体使用時とに関して、デジタル入力コードDinによるアナログ出力値の変動を示す。尚、図5(a)は上記並列接続時であり、図5(b)は上記単体使用時である。
【0052】
例えば、抵抗値の製造バラツキによって、各R‐2Rラダー抵抗網を構成する抵抗の抵抗値Rと抵抗値2Rとの比が1:2ではなくなった場合、上記単体使用時には、図5(b)に示すように、上述したMSBの切り換り等によって非単調性が生じる可能性がある。しかしながら、上記並列接続時には、図5(a)に示すように、複数個のユニットD/Aコンバータと第1,第2基準電圧RV1,RV2夫々の配線との並列接続によって上記抵抗値の製造バラツキの影響が平均分散化されるために、非単調性が軽減されるのである。
【0053】
また、図6は、上記並列接続時(本実施の形態)と上記単体使用時とに関して、デジタル入力コードDinによるアナログ出力に現れるグリッチを示す。尚、図6(a)は上記並列接続時であり、図6(b)は上記単体使用時である。
【0054】
上記デジタル入力信号が上記R‐2Rラダー抵抗網の入力端に入力されるまでの遅延時間のバラツキによって、上記単体使用時には、図6(b)に示すように、MSB等の上位ビットの切り換り時に大きなグリッチが生じる可能性がある。これに対して、上記並列接続時には、図6(a)に示すように、複数個のユニットD/Aコンバータと第1,第2基準電圧RV1,RV2夫々の配線との並列接続によって上記グリッチの影響も平均分散化されて軽減されるのである。
【0055】
さらに、上記単体使用時において、製造バラツキを抑えるために抵抗値はそのままで抵抗の面積を増加させた場合には、寄生容量の増加によって時定数CRが増加してD/A変換速度が低下してしまう。ところが、上記並列接続時(本実施の形態)においては、各R‐2Rラダー抵抗網が第1,第2基準電圧RV1,RV2夫々の配線と並列接続されているために、ユニットD/Aコンバータ数を増やして実質の抵抗面積を増加し、寄生容量を増加した場合であっても、並列接続されている分だけ抵抗値が下がるために時定数CRは略変化しない。したがって、D/A変換速度は低下しないという効果も得られるのである。
【0056】
図7は、図1とは異なるD/Aコンバータ回路における各ユニットのレイアウトの一例を模式的に示す。但し、各ユニットからの出力を共通に本D/Aコンバータ回路のアナログ値Aoutとして出力する出力バッファは省略している。本D/Aコンバータ回路30は、ユニット21〜28の8個のユニットを有している。そして、図2に示すD/Aコンバータ回路17の場合と同様に、デジタル入力値Din={D1,D2,…,Dn}(n:ビット数)は、加減算器29によって、和が零になるようなオフセットを重畳したデジタル値D1n,D2n,D3n,D4n,D5n,D6n,D7n,D8n(n=0,1,2の3ビット)に変換される。そして、デジタル値D1n〜D8nの夫々はユニット22〜28に入力される。ここで、ユニット21とユニット22、ユニット23とユニット24、ユニット25とユニット26、ユニット27とユニット28、に入力される、デジタル入力値D1nとデジタル入力値D2n、デジタル入力値D3nとデジタル入力値D4n、デジタル入力値D5nとデジタル入力値D6n、デジタル入力値D7nとデジタル入力値D8nには、同じ値で逆極性を有するオフセットが重畳されている。
【0057】
例えば、本実施例においては、
D1n=Dn+1
D2n=Dn−1
D3n=Dn+2
D4n=Dn−2
D5n=Dn−2
D6n=Dn+2
D7n=Dn−1
D8n=Dn+1 (n=0,1,2)
であり、各オフセット「+1」,「−1」,「+2」,「−2」,「−2」,「+2」,「−1」,「+1」の和は零になる。
【0058】
そして、上記ユニット21においては、デジタル入力信号は、そのビットの桁番号が図7中右から左に向って大きくなるように配列されて、内蔵するラッチ手段(図示せず)に入力される。一方、ユニット21とペアを構成するユニット22においては、デジタル入力信号は、上記桁番号が左から右に向って大きくなるように配列される。同様に、ユニット23とユニット24、ユニット25とユニット26、ユニット27とユニット28では、デジタル入力信号の桁番号の配列方向が逆になるように配列されている。
【0059】
このように、互いにペアを構成するユニット間で、ビットの桁番号の配列が逆になるようにデジタル入力信号を入力することによって、R‐2Rラダー抵抗網を構成する抵抗における製造上の面内傾きによる非線型性を補償するのである。
【0060】
尚、図2,図3および図7においては、上記ユニットの数が「4」および「8」の場合を例に上げて説明している。しかしながら、上記ユニット数は偶数であれば任意であり、各ユニットにおけるデジタル入力信号の上記桁番号の配列方向が逆であるユニットの数が同数であれば良いのである。
【0061】
また、上記ユニット数が奇数であっても、各ユニットにおけるデジタル入力信号の上記桁番号の配列方向が1つでも異なる方向であれば、上記製造上の面内傾きによる非線型性をある程度補償することは可能である。
【0062】
さらに、例えば、図2における各ユニットの配置において、各ユニット11,12,13,14と各ユニット11,12,13,14に入力されるデジタル値D1n,D2n,D3n,D4n(n=0,1,2の3ビット)とは必ずしもペアになっている必要はない。つまり、併置される2つのユニットに入力されるデジタル入力値には、必ずしも同じ値で逆極性を有するオフセットが重畳されている必要はない。さらに、各ユニットに入力されるデジタル入力値に重畳されるオフセットは任意の値であっても差し支えない。要は、全オフセットの合計値が所定値であれば良いのである。
【0063】
但し、上記全オフセットの合計値を「零」とすることによって、最終的にはデジタル入力信号にオフセットが付加されない場合と同じアナログ信号が出力されるので、アナログ出力値の範囲を最も有効に利用できるのである。また、ペアを構成する2つのユニットに同じ値で逆極性を有するオフセットが重畳されたデジタル入力値を入力することによって、加減算器16は逆極性であるだけで同じ値のオフセットを重畳すればよいので加減算器16を構成する加算器の個数を半分に減らすことができるのである。
【0064】
図8は、図1および図7とは異なるD/Aコンバータ回路における各ユニットのレイアウトを模式的に示す。本D/Aコンバータ回路40においては、図2に示すD/Aコンバータ回路17におけるユニット11〜14の配列の両端に、ダミーのユニットを配置した構成を有している。図中、ユニット31〜34,加減算器35,第1基準電圧VR1および第2基準電圧VR2は、図2に示すD/Aコンバータ回路17におけるユニット11〜14,加減算器16,第1基準電圧VR1および第2基準電圧VR2と同じである。但し、本D/Aコンバータ回路40においては、ユニット31とユニット32、ユニット33とユニット34は、デジタル入力信号におけるビットの桁番号の配列が逆になるようになってはいない。但し、上記桁番号の配列方向が図中左から右であるユニット数と右から左であるユニット数とを同じ「2」にして、R‐2Rラダー抵抗網を構成する抵抗における製造上の面内傾きによる非線型性を補償するようにしている。また、各ユニットからの出力を共通に本D/Aコンバータ回路40のアナログ値Aoutとして出力する出力バッファは省略している。
【0065】
有効なユニット31の外側にはダミーユニット36が配置され、有効なユニット32の外側にはダミーユニット37が配置されている。また、有効なユニット33の外側にはダミーユニット38が配置され、有効なユニット34の外側にはダミーユニット39が配置されている。
【0066】
一般にアナログ回路の場合、レイアウトの密度、特にゲート層やメタル層の密度によって特性が若干変化する。ダミーユニットが配置されていない、例えば図2に示すレイアウトの場合には、ユニット12のLSB側はレイアウト密度が高い一方、MSB側はレイアウト密度が低い。そのために、LSB側とMSB側との抵抗特性に変化が現れ、この影響によって線形性が劣化する可能性がある。これに対して、図8に示すレイアウトの場合には、有効なユニット31〜34の外側に入出力に接続されずに機能しないダミーユニット36〜39を配置することによって、レイアウトによる密度のバラツキを抑制して、線形性を維持することができるのである。尚、上記ダミーユニット36〜39は、有効なユニット31〜34と同じ構成を有することが望ましい。
【0067】
ところで、上述のように構成されたD/Aコンバータ回路17,17’,30,40は、例えば、W‐CDMA(Wideband‐Code Division Multiple Access)仕様の携帯端末装置におけるアナログフロントエンド(AFE:Analog Front end)における制御電圧発生回路として用いることができる。そうすることによって、制御電圧発生回路のD/A変換を行う部分において、出力アナログ電圧の単調性および連続性を容易に確保することができるような高いD/A変換精度を得ることができる。したがって、高性能な携帯端末装置を実現できるのである。
【0068】
また、上述のように構成された各D/Aコンバータ回路17,17’,30,40は、オーディオ装置のボリューム制御回路等にも用いることができる。そうすることによって、ボリューム制御回路のD/A変換を行う部分において、出力アナログ電圧の単調性および連続性の確保が容易になるような高いD/A変換精度を得ることができる。したがって、高性能なオーディオ装置を実現することができる。
【0069】
さらに、上述のように構成されたD/Aコンバータ回路17,17’,30,40は、ディスプレイ表示制御装置等にも用いることができる。そうすることによって、ディスプレイ表示の輝度値制御回路のD/A変換を行う部分において、出力アナログ電圧の単調性および連続性の確保が容易になるような高いD/A変換精度を得ることができる。したがって、高精度な画像表示を行うことができるディスプレイ表示制御装置を実現できるのである。
【0070】
【発明の効果】
以上より明らかなように、この発明のD/Aコンバータ回路は、デジタル入力信号をR‐2Rラダー抵抗網によってアナログ電圧に変換する複数のユニットD/Aコンバータを、第1基準電圧線と第2基準電圧線との夫々に並列に接続したので、デジタル入力信号のMSB切り換り時に生ずる第1基準電圧端子と第2基準電圧端子との間の抵抗値の変動や非単調性やグリッチ、および、各ユニットD/Aコンバータ毎の非線形性を、平均分散化することができる。したがって、D/A変換の直線性や単調性を改善することができる。
【0071】
さらに、各ユニットD/Aコンバータ間の製造バラツキを抑えるためにユニットD/Aコンバータ数を増やして実質的にR‐2Rラダー抵抗網の抵抗面積を増加した場合に、第1,第2基準電圧端子との並列接続によって抵抗値が低下するために時定数CRは略変化しない。したがって、D/A変換速度の低下を抑制することができる。
【0072】
さらに、加減算器によって、オフセットを上記デジタル入力信号に重畳して上記各ユニットD/Aコンバータに入力するので、実質的に元々各ユニットD/Aコンバータが有する非直線性とは異なる種々の非直線性によってD/A変換が行われる。したがって、上記第1,第2基準電圧線との並列接続による平均分散化が更に促進されて、D/A変換の直線性や単調性が更に改善される。
【0073】
また、この発明の携帯端末装置は、上記各D/Aコンバータ回路の何れか一つを搭載しているので、例えば、アナログフロントエンドの制御電圧発生回路等のD/A変換を行う部分に上記D/Aコンバータ回路を適用することによって、出力アナログ電圧の単調性および連続性の確保が容易になるような高いD/A変換精度を得ることができる。
【0074】
また、この発明のオーディオ装置は、上記各D/Aコンバータ回路の何れか一つを搭載しているので、ボリューム制御回路等のD/A変換を行う部分に上記D/Aコンバータ回路を適用することによって、出力アナログ電圧の単調性および連続性の確保が容易になるような高いD/A変換精度を得ることができる。
【0075】
また、この発明のディスプレイ表示制御装置は、上記各D/Aコンバータ回路の何れか一つを搭載しているので、輝度値制御回路等のD/A変換を行う部分に上記D/Aコンバータ回路を適用することによって、上記出力アナログ電圧の単調性および連続性の確保が容易になるような高いD/A変換精度を得ることができる。
【図面の簡単な説明】
【図1】この発明のD/Aコンバータ回路における構成を示すブロック図である。
【図2】図1における各ユニットのレイアウトの一例を示す図である。
【図3】図1における各ユニットの図2とは異なるレイアウトを示す図である。
【図4】図1および図2における第1,第2基準電圧の端子間の実質抵抗値とデジタル入力コードDinとの関係を示す図である。
【図5】図2に示すD/Aコンバータ回路における抵抗値の製造バラツキにおけるアナログ出力値の単調性への影響を示す図である。
【図6】図2に示すD/Aコンバータ回路における入力信号がR‐2Rラダー抵抗網に入力されるまでの遅延時間のバラツキにおけるアナログ出力値のグリッチへの影響を示す図である。
【図7】図1とは異なるD/Aコンバータ回路における各ユニットのレイアウトの一例を模式的に示すである。
【図8】図1および図7とは異なるダミーユニットを有するD/Aコンバータ回路の各ユニットおよびダミーユニットのレイアウトを示す図である。
【図9】従来のR‐2Rラダー抵抗型D/Aコンバータ回路の構成図である。
【図10】図9における各ユニットのレイアウトの一例を示す図である。
【符号の説明】
11〜14,13’,14’,21〜28,31〜34…ユニット、
15…出力バッファ、
16,29,35…加減算器、
17,17’,30,40…D/Aコンバータ回路、
36,37,38,39…ダミーユニット、
Din…デジタル入力信号、
VR1…第1基準電圧、
VR2…第2基準電圧、
Aout…アナログ出力。
Claims (12)
- デジタル入力信号をR‐2Rラダー抵抗網によってアナログ電圧に変換する複数のユニットD/Aコンバータを、第1基準電圧線に並列に接続すると共に、第2基準電圧線に並列に接続し、
加減算器によって、上記デジタル入力信号にオフセットを重畳して上記各ユニットD/Aコンバータに入力し、
上記複数のユニットD/Aコンバータの出力を出力バッファによって加算して出力することを特徴とするD/Aコンバータ回路。 - 請求項1に記載のD/Aコンバータ回路において、
総てのユニットD/Aコンバータに入力されるデジタル入力信号に重畳されているオフセットの和は零であることを特徴とするD/Aコンバータ回路。 - 請求項2に記載のD/Aコンバータ回路において、
上記ユニットD/Aコンバータの個数は偶数であって、2個ずつペアを成しており、
上記加減算器は、上記ペアを成す2個のユニットD/Aコンバータには、同じ値で極性が逆であるオフセットが重畳された上記デジタル入力信号を入力するようになっていることを特徴とするD/Aコンバータ回路。 - デジタル入力信号をR‐2Rラダー抵抗網によってアナログ電圧に変換する複数のユニットD/Aコンバータと、
上記複数のユニットD/Aコンバータの出力を加算して出力する出力バッファを備えて、
上記各ユニットD/Aコンバータに入力されるデジタル入力信号における最下位ビットから最上位ビットへの配列方向が少なくとも2方向であることを特徴とするD/Aコンバータ回路。 - 請求項4に記載のD/Aコンバータ回路において、
上記ユニットD/Aコンバータの個数は偶数であり、
上記各ユニットD/Aコンバータに入力されるデジタル入力信号における最下位ビットから最上位ビットへの配列方向は互いに逆向きの2方向であり、
上記最下位ビットから最上位ビットへの配列方向が一方向であるデジタル入力信号が入力されるユニットD/Aコンバータの数と、上記最下位ビットから最上位ビットへの配列方向が上記一方向とは逆の他方向であるデジタル入力信号が入力されるユニットD/Aコンバータの数とは、同数であることを特徴とするD/Aコンバータ回路。 - 請求項4に記載のD/Aコンバータ回路において、
上記デジタル入力信号にオフセットを重畳して上記各ユニットD/Aコンバータに入力する加減算器を備えたことを特徴とするD/Aコンバータ回路。 - 請求項6に記載のD/Aコンバータ回路において、
総てのユニットD/Aコンバータに入力されるデジタル入力信号に重畳されているオフセットの和は零であることを特徴とするD/Aコンバータ回路。 - 請求項7に記載のD/Aコンバータ回路において、
上記ユニットD/Aコンバータの個数は偶数であって、2個ずつペアを成しており、
上記加減算器は、上記ペアを成す2個のユニットD/Aコンバータには、同じ値で極性が逆であるオフセットが重畳された上記デジタル入力信号を入力するようになっており、
上記ペアを成す2個のユニットD/Aコンバータに入力されるデジタル入力信号における最下位ビットから最上位ビットへの配列方向は互いに逆向きである
ことを特徴とするD/Aコンバータ回路。 - 請求項4に記載のD/Aコンバータ回路において、
上記複数のユニットD/Aコンバータの配列領域の外側に配置された複数のダミーD/Aコンバータを備えたことを特徴とするD/Aコンバータ回路。 - 請求項1乃至請求項9の何れか一つに記載のD/Aコンバータ回路を搭載したことを特徴とする携帯端末装置。
- 請求項1乃至請求項9の何れか一つに記載のD/Aコンバータ回路を搭載したことを特徴とするオーディオ装置。
- 請求項1乃至請求項9の何れか一つに記載のD/Aコンバータ回路を搭載したことを特徴とするディスプレイ表示制御装置。
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