JP2004128764A - Memory control system and method in ethernet (r)-atm converter - Google Patents
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Abstract
Description
【０００１】
【発明の属する技術分野】
本発明は、イーサネット（Ｅｔｈｅｒｎｅｔ）（登録商標）インターフェースをＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ−Ｔｒａｎｓｆｅｒ−Ｍｏｄｅ）ネットワークに接続する装置（ＡＴＭ−Ｓｕ）に関する。
【０００２】
【従来の技術】
従来イーサネットインタフェースをＡＴＭネットワークに接続する装置（ＡＴＭ−Ｓｕ）としては、以下のものが知られている（特許文献１参照）
【０００３】
【特許文献１】
特開平１０−１７３６９１号公報
【０００４】
上記公報には、
「ＭＩＬ規格のＭＩＬ−ＳＴＤ−１３９７ＴＹＰＥＥ規格等のインタフェース機能を有するＭＩＬ−ＳＴＤ−１３９７インタフェース部と、ＡＴＭ（ＡｓｙｎｃｈｒｏｎｏｕｓＴａｙｎｃｈｒｏｎｏｕｓＴｒｎｓｆｅｒ−Ｍｏｄｅ）規格のインタフェース機能を有するＡＴＭインタフェース部と、上記ＭＩＬ−ＳＴＤ−１３９７インタフェース部から入力するデータを格納する第１のデータ格納部と、上記ＡＴＭインタフェース部から入力するデータを格納する第２のデータ格納部と、上記第１のデータ格納部に格納したデータを制御する第１のアドレス制御部と、上記第２のデータ格納部に格納したデータを制御する第２のアドレス制御部とを具備したことを特徴とするＬＡＮ連接装置。」が記載されている。
【０００５】
従来のイーサネットインターフェースをＡＴＭネットワークに接続する装置（ＡＴＭ−Ｓｕ）のネットワーク構成（Ｌ２サービス（ＢＲＩＤＧＥＤモード）の例を図１に示す。
図１において、ＡＴＭ−Ｓｕは、例えばＥｔｈｅｒ×２を介してＵｓｅｒネットワークに接続されるとともに、ＡＴＭ２５Ｍを介してＡＴＭネットワークに接続される。
また、ＡＴＭネットワークにはＡＴＭを介して別のネットワークである例えばｅＶＬＡＮネットワークに接続されている。
ＡＴＭ−ＳｕではＥｔｈｅｒフレームをそのままセル化する。
【０００６】
次にＡＴＭ−Ｓｕの全体構成のブロックを図２に示す。
図２のＡＴＭ−Ｓｕにおける、Ｅｔｈｅｒ−ＰＨＹでＥｔｈｅｒのＰＨＹレイヤを終端する。
ＳＷ−ＬＳＩは、パケットをスイッチングするＬＳＩである。
カプセルは、ＲＦＣ１４８３、ＬＬＣカプセリングのＲＯＵＴＥＤ．ＢＲＩＤＧＥＤに準拠したマッピングを実行する。
バッファは、トラフィックシェーピング及び速度変換用メモリの制御を行うバッファメモリである。
シェーパは、ＰＣＲ設定によりシェーピングを行う。また、ＲＦＣ１４８３カプセルされたパケットをＡＡＬ５でＡＴＭセル化する。また、ＡＴＭレイヤのフィルタリング、警報検出及びＬＢセル折り返しを行う。
ＡＴＭ−ＰＨＹではＡＴＭ２５ＭのＰＨＹレイヤを終端する。
【０００７】
ＲＴＣは時計であり、ＥＩＡ２３２ＤはＥＩＡ２３２Ｄのインタフェースで監視・制御を行う。ＬＥＤは状態表示及び警報表示を行い、ＳＷは各種設定を行う。
Ｃｌｏｃｋ−Ｇｅｎｅｒａｔｏｒは内部クロックを発生し、ＰＵから装置内電源を供給する。
ＣＰＵは装置内状態を監視してＬＥＤ表示するとともにインバンドで監視装置に通知する。また、ＳＷ設定、インバンドによる制御、ＣＯＮＳＯＬＥによる制御により、各デバイスに設定するとともにＬＥＤ表示をする。更にユーザーからのＡＲＰリクエストにアドレス解決する。
【０００８】
【発明が解決しようとする課題】
上述のＡＴＭ−Ｓｕに備えれているバッファメモリではトラフィックシェーピング及び速度変換用メモリの制御を行うために、バッファメモリに書込まれたパケットデータは、ポインタによって管理されているが、そのポインタがノイズ等によりずれるとパケットの先頭位置を誤認識してしまう。
パケットの先頭位置を誤認識によって、本来の先頭アドレスの位置が判らなくなり、それ以降のアドレスがずれたまま復旧できなくなるという問題があった。
また、パケット先頭のデータ（パケット長）に誤りがあった場合にも、同様にアドレスがずれて、復旧できなくなるという問題があった。
【０００９】
本発明の課題
（目的）は、バッファメモリを管理するポインタの位置がノイズ等によりずれた場合にも、容易に復旧することが可能なＡＴＭ−Ｓｕのバッファメモリの制御方式及び制御方法を提供することにある。
【００１０】
【課題を解決するための手段】
前記課題を解決するために、イーサネットーＡＴＭ変換装置におけるバッファメモリの制御方式であって、
前記バッファメモリは、全アドレスをポインタで管理するメモリとし、前記バッファメモリに対する書き込みアドレスを制御する書き込みアドレス制御部と、前記バッファメモリに対する読み出しアドレスを制御する読み出しアドレス制御部とを設け、パケットデータの書き込みに際して、前記バッファメモリの先頭アドレスには、常にパケットの先頭を書き込む構成とする。（請求項１）
前記ポインタとしては、パケット先頭ポインタ、パケットライトポインタ及びパケットリードポインタを用い、パケット先頭アドレスにはパケット長が書き込まれる。（請求項２）
【００１１】
イーサネットーＡＴＭ変換装置における全アドレスをポインタで管理するバッファメモリへのパケットデータの書き込み制御方法であって、
パケットデータの書き込みに際して、該パケットデータのパケット長とバッファメモリの空き容量とを対比するステップと、前記パケットデータのパケット長がバッファメモリの空き容量よりも小さい場合には、該パケットデータをバッファメモリの空き容量にパケット長を先頭アドレスとして連続して書き込むステップと、パケットのパケット長がバッファメモリの空き容量よりも大きい場合には、バッファメモリの先頭アドレスからパケット長を先頭アドレスとして書き込むステップとによりバッファメモリへのパケットデータの書き込みを実行する。（請求項３）
【００１２】
イーサネットーＡＴＭ変換装置における全アドレスをポインタで管理するバッファメモリからのパケットデータの読み出し制御方法であって、
パケットデータの読み出しに際して、該パケットデータのパケット長とバッファメモリの空き容量とを対比するステップと、前記パケットデータのパケット長がバッファメモリの空き容量よりも小さい場合には、該パケットデータをバッファメモリの空き容量にパケット長を先頭アドレスとして連続して読み出すステップと、パケットのパケット長がバッファメモリの空き容量よりも大きい場合には、バッファメモリの先頭アドレスからパケット長を先頭アドレスとして読み出すステップとにより、バッファメモリからパケットデータの読み出しを実行する。（請求項４）
【００１３】
前記ポインタとしては、パケット先頭ポインタ、パケットライトポインタ及びパケットリードポインタを用い、パケット先頭アドレスにはパケット長が書き込むことによりバッファメモリへのパケットデータの書き込み又は読み出しを実行する。（請求項５）
【００１４】
【発明の実施の形態】
図３を用いて本発明における改良部であるＡＴＭ−Ｓｕのバッファメモリの構成を説明する。
図３において、１はＲＦＣ１４８３，ＬＬＣカプセリングのＲＯＵＴＥＤ．ＢＲＩＤＧＥＤに準拠したマッピングを実行するカプセル部、２はトラフィックシェーピング及び速度変換用メモリの制御を行うバッファ部（ＦＰＧＡ）、３はシェーピング及びＡＡＬ５でＡＴＭセル化を行うシェーパ部、４はデータ格納用メモリ（ＳＲＡＭ）である。
バッファ部２は、書き込み用アドレス制御部２．１、メモリ制御部２．２、読み出し用アドレス制御部が含まれている。
【００１５】
次に図４を用いてパケットメモリの記録フォーマットの説明を行う。
本発明のパケットメモリはブロックによる管理を行わず、５１２Ｋアドレス全てをポインタにより管理する。
パケットメモリリード時に必要な管理情報は、パケット先頭アドレスとパケット長（Ｌｅｎｇｔｈ）であり、図４のフォーマットでパケットをメモリに記録する。
また、使用される制御用ポインタの種類は以下のものがあり、図４の如く配置される。
▲１▼パケット先頭ポインタ（ＴＯＰＰ）
▲２▼パケットライトポインタ（ＷＲＰ）
▲３▼パケットリードポインタ（ＲＤＰ）
【００１６】
次にポインタの制御フローを図５を用いて説明する。
図５（ａ）は書き込み用ポインタ制御部の動作フローである。
・ＳＴＡＴＥ０（初期設定）でポインタの初期設定を行いＳＴＡＴＥ１に遷移する。
・ＳＴＡＴＥ１ではアイドル（データ入力待ち）でデータ入力か否かを判断してデータ入力があった（Ｙ）場合には、ＳＴＡＴＥ２へ遷移する。
データ入力が無い（Ｎ）場合には、ＳＴＡＴＥ１を繰り返す。
・ＳＴＡＴＥ２では、メモリ書き込みデータの生成及びポインタの更新を行う。
パケットが終了したか否かの判断をして、パケットの終了時にＳＴＡＴＥ３に遷移する。
・ＳＴＡＴＥ３でパケットの終了処理を行い、終了処理後にＳＴＡＴＥ１に遷移する。
メモリの空き容量が１パケット分に満たない場合には、ポインタをＴＯＰアドレスに戻す。
メモリの空き容量がある場合には、ポインタを次のアドレスに進める。
【００１７】
図５（ｂ）は読み出し用ポインタ制御部の動作フローである。
・ＳＴＡＴＥ０（初期設定）でポインタの初期設定を行いＳＴＡＴＥ１に遷移する。
・ＳＴＡＴＥ１ではアイドル（データ出力要求待ち）でデータ出力要求入力があるか否かを判断してデータ出力要求入力があった（Ｙ）場合には、ＳＴＡＴＥ２へ遷移する。
データ出力要求が無い（Ｎ）場合には、ＳＴＡＴＥ１を繰り返す。
・ＳＴＡＴＥ２では、出力データの生成及びポインタの更新を行う。
パケットの読み出しが終了したか否かの判断をして、パケットの読み出し終了時にＳＴＡＴＥ３に遷移する。
・ＳＴＡＴＥ３でパケットの終了処理を行い、終了処理後にＳＴＡＴＥ１に遷移する。
メモリの空き容量が１パケット分に満たない場合には、ポインタをＴＯＰアドレスに戻す。
メモリの空き容量がある場合には、ポインタを次のアドレスに進める。
【００１８】
【発明の効果】
請求項１に記載の発明では、イーサネットーＡＴＭ変換装置におけるバッファメモリの制御方式であって、
前記バッファメモリは、全アドレスをポインタで管理するメモリとし、前記バッファメモリに対する書き込みアドレスを制御する書き込みアドレス制御部と、前記バッファメモリに対する読み出しアドレスを制御する読み出しアドレス制御部とを設け、パケットデータの書き込みに際して、前記バッファメモリの先頭アドレスには、常にパケットの先頭を書き込む構成によって、バッファメモリを管理するポインタの位置がノイズ等によりずれた場合にも、容易に復旧することが可能なバッファメモリの制御方式を提供できる。
また、請求項２に記載の発明では、前記ポインタとしては、パケット先頭ポインタ、パケットライトポインタ及びパケットリードポインタを用い、パケット先頭アドレスにはパケット長が書き込まれるので、簡単な構成で装置を実現できる。
【００１９】
請求項３に記載の発明では、イーサネットーＡＴＭ変換装置における全アドレスをポインタで管理するバッファメモリへのパケットデータの書き込み制御方法であって、
パケットデータの書き込みに際して、該パケットデータのパケット長とバッファメモリの空き容量とを対比するステップと、前記パケットデータのパケット長がバッファメモリの空き容量よりも小さい場合には、該パケットデータをバッファメモリの空き容量にパケット長を先頭アドレスとして連続して書き込むステップと、パケットのパケット長がバッファメモリの空き容量よりも大きい場合には、バッファメモリの先頭アドレスからパケット長を先頭アドレスとして書き込むステップとによりバッファメモリへのパケットデータの書き込みを実行するので、
バッファメモリを管理するポインタの位置がノイズ等によりずれた場合にも、容易に復旧することできる。
【００２０】
請求項４に記載の発明では、イーサネットーＡＴＭ変換装置における全アドレスをポインタで管理するバッファメモリからのパケットデータの読み出し制御方法であって、
パケットデータの読み出しに際して、該パケットデータのパケット長とバッファメモリの空き容量とを対比するステップと、前記パケットデータのパケット長がバッファメモリの空き容量よりも小さい場合には、該パケットデータをバッファメモリの空き容量にパケット長を先頭アドレスとして連続して読み出すステップと、パケットのパケット長がバッファメモリの空き容量よりも大きい場合には、バッファメモリの先頭アドレスからパケット長を先頭アドレスとして読み出すステップとにより、バッファメモリからパケットデータの読み出しを実行するので、
バッファメモリを管理するポインタの位置がノイズ等によりずれた場合にも、容易に復旧することできる。
また、請求項５に記載の発明では、前記ポインタとしては、パケット先頭ポインタ、パケットライトポインタ及びパケットリードポインタを用い、パケット先頭アドレスにはパケット長が書き込むことによりバッファメモリへのパケットデータの書き込み又は読み出しを実行するので、簡単な構成で装置を実現できる。
【図面の簡単な説明】
【図１】イーサネットインターフェースをＡＴＭネットワークに接続する装置（ＡＴＭ−Ｓｕ）のネットワーク構成（Ｌ２サービス（ＢＲＩＤＧＥＤモード）の例を示す図である。
【図２】ＡＴＭ−Ｓｕの全体構成のブロックを図２に示す。
【図３】本発明における改良部であるＡＴＭ−Ｓｕのバッファメモリの構成を示す図である。
【図４】パケットメモリの記録フォーマットを示す図である。
【図５】ポインタの制御手順を示すフローチャートである。
【図６】メモリに書込まれたデータのイメージを示す図である。
【符号の説明】
１ カプセル部
２ バッファ部
２．１ 書き込み用アドレス制御部
２．２ メモリ制御部
２．３ 読み出し用アドレス制御部
３ シェーパ部
４ ＳＲＡＭ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a device (ATM-Su) for connecting an Ethernet (registered trademark) interface to an ATM (Asynchronous-Transfer-Mode) network.
[0002]
[Prior art]
As a device (ATM-Su) for connecting an Ethernet interface to an ATM network, the following is known (see Patent Document 1).
[0003]
[Patent Document 1]
JP 10-173691 A
In the above publication,
"A MIL-STD-1397 interface unit having an interface function such as the MIL-STD-1397TYPEE standard of the MIL standard, an ATM interface unit having an interface function of an ATM (Asynchronous Taynchronous Transfer-Mode) standard, and the MIL-STD-1397 interface unit A first data storage unit for storing data input from the ATM interface unit, a second data storage unit for storing data input from the ATM interface unit, and a first data storage unit for controlling data stored in the first data storage unit. And a second address control unit for controlling the data stored in the second data storage unit. "
[0005]
FIG. 1 shows an example of a network configuration (L2 service (BRIDGED mode)) of a device (ATM-Su) for connecting a conventional Ethernet interface to an ATM network.
In FIG. 1, ATM-Su is connected to a User network via, for example, Ether × 2, and is connected to an ATM network via an ATM 25M.
The ATM network is connected to another network, for example, an eVLAN network via the ATM.
In ATM-Su, the Ether frame is converted into a cell as it is.
[0006]
Next, FIG. 2 shows a block diagram of the overall configuration of the ATM-Su.
In the ATM-Su of FIG. 2, the Ether PHY terminates the Ether PHY layer.
The SW-LSI is an LSI that switches packets.
Capsules are RFC1483, LLC OUTSET. Executes mapping conforming to BRIDGED.
The buffer is a buffer memory that controls a traffic shaping and a speed conversion memory.
The shaper performs shaping according to the PCR setting. Also, the packet encapsulated in RFC 1483 is converted into an ATM cell by AAL5. It also performs ATM layer filtering, alarm detection, and LB cell return.
In ATM-PHY, the PHY layer of ATM 25M is terminated.
[0007]
The RTC is a clock, and the EIA232D performs monitoring and control through an interface of the EIA232D. The LED performs status display and alarm display, and the SW performs various settings.
The Clock-Generator generates an internal clock and supplies power in the device from the PU.
The CPU monitors the status inside the device, displays the LED, and notifies the monitoring device in-band. In addition, by setting SW, controlling by in-band, and controlling by CONSOLE, each device is set and LED display is performed. Further, the address is resolved to an ARP request from the user.
[0008]
[Problems to be solved by the invention]
In the buffer memory provided in the above-described ATM-Su, packet data written in the buffer memory is managed by a pointer in order to control traffic shaping and speed conversion memory. If it shifts due to, for example, the head position of the packet is erroneously recognized.
Due to erroneous recognition of the start position of the packet, the position of the original start address cannot be determined, and there is a problem that subsequent addresses cannot be recovered with a shift.
In addition, when an error is found in the data at the head of the packet (packet length), the address is similarly shifted, and the data cannot be recovered.
[0009]
An object (object) of the present invention is to provide a control method and a control method of an ATM-Su buffer memory which can be easily restored even when the position of a pointer for managing the buffer memory is shifted due to noise or the like. It is in.
[0010]
[Means for Solving the Problems]
In order to solve the above-mentioned problem, a control method of a buffer memory in an Ethernet-to-ATM converter,
The buffer memory is a memory that manages all addresses by pointers, and includes a write address control unit that controls a write address for the buffer memory, and a read address control unit that controls a read address for the buffer memory, In writing, the head of the packet is always written at the head address of the buffer memory. (Claim 1)
As the pointer, a packet head pointer, a packet write pointer, and a packet read pointer are used, and the packet length is written in the packet head address. (Claim 2)
[0011]
A method for controlling writing of packet data to a buffer memory for managing all addresses by a pointer in an Ethernet-ATM converter,
Comparing the packet length of the packet data with the free space of the buffer memory when writing the packet data; and, if the packet length of the packet data is smaller than the free space of the buffer memory, writing the packet data into the buffer memory. The packet length is continuously written to the free space of the buffer with the packet length as the start address, and, if the packet length of the packet is larger than the free space of the buffer memory, the step of writing the packet length as the start address from the start address of the buffer memory. Writes packet data to the buffer memory. (Claim 3)
[0012]
A method of controlling reading of packet data from a buffer memory for managing all addresses by a pointer in an Ethernet-ATM converter,
When reading the packet data, comparing the packet length of the packet data with the free space of the buffer memory; and, if the packet length of the packet data is smaller than the free space of the buffer memory, storing the packet data in the buffer memory. The step of continuously reading the packet length into the free space of the buffer memory as the start address, and the step of reading the packet length from the start address of the buffer memory as the start address when the packet length of the packet is larger than the free space of the buffer memory. And read out the packet data from the buffer memory. (Claim 4)
[0013]
As the pointer, a packet head pointer, a packet write pointer, and a packet read pointer are used, and writing or reading of packet data to or from the buffer memory is executed by writing the packet length in the packet head address. (Claim 5)
[0014]
BEST MODE FOR CARRYING OUT THE INVENTION
The configuration of the buffer memory of the ATM-Su, which is an improvement in the present invention, will be described with reference to FIG.
In FIG. 3,
The
[0015]
Next, the recording format of the packet memory will be described with reference to FIG.
The packet memory of the present invention does not perform management by blocks but manages all 512K addresses by pointers.
The management information required when reading the packet memory is the packet start address and the packet length (Length), and records the packet in the memory in the format of FIG.
The types of control pointers used are as follows, and are arranged as shown in FIG.
(1) Packet start pointer (TOPP)
(2) Packet write pointer (WRP)
(3) Packet read pointer (RDP)
[0016]
Next, a control flow of the pointer will be described with reference to FIG.
FIG. 5A is an operation flow of the write pointer control unit.
-Initialize the pointer in STATE0 (initial setting) and transit to STATE1.
In STATE1, it is determined whether or not there is data input in idle (waiting for data input). If there is a data input (Y), the state transits to STATE2.
If there is no data input (N), STATE1 is repeated.
In
It is determined whether or not the packet has ended, and the state transitions to STATE3 when the packet has ended.
A packet end process is performed in STATE3, and after the end process, a transition is made to STATE1.
If the free space in the memory is less than one packet, the pointer is returned to the TOP address.
If there is free space in the memory, the pointer is advanced to the next address.
[0017]
FIG. 5B is an operation flow of the read pointer control unit.
-Initialize the pointer in STATE0 (initial setting) and transit to STATE1.
In STATE1, it is determined whether or not there is a data output request input in idle (waiting for data output request), and if there is a data output request input (Y), the state transits to STATE2.
If there is no data output request (N), STATE1 is repeated.
In
It is determined whether the reading of the packet has been completed or not, and the state transitions to STATE3 when the reading of the packet has been completed.
A packet end process is performed in STATE3, and after the end process, a transition is made to STATE1.
If the free space in the memory is less than one packet, the pointer is returned to the TOP address.
If there is free space in the memory, the pointer is advanced to the next address.
[0018]
【The invention's effect】
According to the first aspect of the present invention, there is provided a method of controlling a buffer memory in an Ethernet-ATM converter,
The buffer memory is a memory that manages all addresses by pointers, and includes a write address control unit that controls a write address for the buffer memory, and a read address control unit that controls a read address for the buffer memory, At the time of writing, the head address of the buffer memory is always written with the head of the packet, so that even if the position of the pointer for managing the buffer memory is shifted due to noise or the like, the buffer memory can be easily recovered. A control method can be provided.
According to the second aspect of the present invention, a packet head pointer, a packet write pointer, and a packet read pointer are used as the pointer, and the packet length is written in the packet head address, so that the device can be realized with a simple configuration. .
[0019]
According to a third aspect of the present invention, there is provided a method for controlling writing of packet data to a buffer memory for managing all addresses by a pointer in the Ethernet-ATM converter,
When writing the packet data, comparing the packet length of the packet data with the free space of the buffer memory; and, if the packet length of the packet data is smaller than the free space of the buffer memory, storing the packet data in the buffer memory. The packet length is continuously written to the free space of the buffer with the packet length as the start address, and, if the packet length of the packet is larger than the free space of the buffer memory, the step of writing the packet length as the start address from the start address of the buffer memory. Writes packet data to the buffer memory.
Even when the position of the pointer for managing the buffer memory is shifted due to noise or the like, it can be easily restored.
[0020]
According to a fourth aspect of the present invention, there is provided a method for controlling reading of packet data from a buffer memory for managing all addresses by a pointer in an Ethernet-ATM converter,
When reading the packet data, comparing the packet length of the packet data with the free space of the buffer memory; and, if the packet length of the packet data is smaller than the free space of the buffer memory, storing the packet data in the buffer memory. The step of continuously reading the packet length into the free space of the buffer memory as the start address, and the step of reading the packet length from the start address of the buffer memory as the start address when the packet length of the packet is larger than the free space of the buffer memory. Read the packet data from the buffer memory,
Even when the position of the pointer for managing the buffer memory is shifted due to noise or the like, it can be easily restored.
In the invention according to claim 5, a packet head pointer, a packet write pointer, and a packet read pointer are used as the pointer, and the packet length is written in the packet head address to write packet data into the buffer memory. Since reading is performed, the device can be realized with a simple configuration.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating an example of a network configuration (L2 service (BRIDGED mode)) of a device (ATM-Su) for connecting an Ethernet interface to an ATM network.
FIG. 2 shows a block diagram of the overall configuration of the ATM-Su.
FIG. 3 is a diagram showing a configuration of a buffer memory of an ATM-Su which is an improved part in the present invention.
FIG. 4 is a diagram showing a recording format of a packet memory.
FIG. 5 is a flowchart illustrating a pointer control procedure.
FIG. 6 is a diagram showing an image of data written in a memory.
[Explanation of symbols]
REFERENCE SIGNS
Claims (5)
前記バッファメモリは、全アドレスをポインタで管理するメモリとし、
前記バッファメモリに対する書き込みアドレスを制御する書き込みアドレス制御部と、
前記バッファメモリに対する読み出しアドレスを制御する読み出しアドレス制御部と、
を設け、パケットデータの書き込みに際して、前記バッファメモリの先頭アドレスには、常にパケットの先頭を書き込むことを特徴とするバッファメモリの制御方式。A control method of a buffer memory in an Ethernet-ATM converter,
The buffer memory is a memory that manages all addresses by pointers,
A write address control unit that controls a write address for the buffer memory;
A read address control unit for controlling a read address for the buffer memory;
And a method of controlling the buffer memory, wherein, when writing packet data, the head of the packet is always written at the head address of the buffer memory.
パケットデータの書き込みに際して、該パケットデータのパケット長とバッファメモリの空き容量とを対比するステップと、
前記パケットデータのパケット長がバッファメモリの空き容量よりも小さい場合には、該パケットデータをバッファメモリの空き容量にパケット長を先頭アドレスとして連続して書き込むステップと、
パケットのパケット長がバッファメモリの空き容量よりも大きい場合には、バッファメモリの先頭アドレスからパケット長を先頭アドレスとして書き込むステップと、
を含むことを特徴とする制御方法。A method for controlling writing of packet data to a buffer memory for managing all addresses by a pointer in an Ethernet-ATM converter,
When writing the packet data, comparing the packet length of the packet data with the free space of the buffer memory;
If the packet length of the packet data is smaller than the free space of the buffer memory, the packet data is continuously written to the free space of the buffer memory with the packet length as the start address;
If the packet length of the packet is larger than the free space in the buffer memory, writing the packet length from the start address of the buffer memory as the start address;
A control method comprising:
パケットデータの読み出しに際して、該パケットデータのパケット長とバッファメモリの空き容量とを対比するステップと、
前記パケットデータのパケット長がバッファメモリの空き容量よりも小さい場合には、該パケットデータをバッファメモリの空き容量にパケット長を先頭アドレスとして連続して読み出すステップと、
パケットのパケット長がバッファメモリの空き容量よりも大きい場合には、バッファメモリの先頭アドレスからパケット長を先頭アドレスとして読み出すステップと、
を含むことを特徴とする読み出し制御方法。A method of controlling reading of packet data from a buffer memory for managing all addresses by a pointer in an Ethernet-ATM converter,
When reading the packet data, comparing the packet length of the packet data with the free space of the buffer memory;
If the packet length of the packet data is smaller than the free space of the buffer memory, reading the packet data continuously to the free space of the buffer memory with the packet length as the start address;
When the packet length of the packet is larger than the free space of the buffer memory, reading the packet length from the start address of the buffer memory as the start address;
A read control method, comprising:
Priority Applications (1)
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|---|---|---|---|
| JP2002288256A JP2004128764A (en) | 2002-10-01 | 2002-10-01 | Memory control system and method in ethernet (r)-atm converter |
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Publications (1)
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002288256A Withdrawn JP2004128764A (en) | 2002-10-01 | 2002-10-01 | Memory control system and method in ethernet (r)-atm converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004128764A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008182550A (en) * | 2007-01-25 | 2008-08-07 | Oki Electric Ind Co Ltd | Packet buffer fifo memory device |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08241186A (en) * | 1995-03-07 | 1996-09-17 | Fujitsu Ltd | Unit and method for buffer memory management |
| JPH09214525A (en) * | 1996-02-06 | 1997-08-15 | Tokyo Denshi Sekkei Kk | Data controller |
| JPH09297677A (en) * | 1996-05-02 | 1997-11-18 | Fujitsu Ltd | Fifo buffer for erasing partial data group |
| JPH10173691A (en) * | 1996-12-13 | 1998-06-26 | Mitsubishi Electric Corp | Lan-linking device |
| JPH11184798A (en) * | 1997-12-18 | 1999-07-09 | Hitachi Ltd | Data communication equipment |
-
2002
- 2002-10-01 JP JP2002288256A patent/JP2004128764A/en not_active Withdrawn
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