JP2004128593A - 発振回路 - Google Patents
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Abstract
【課題】オーバートーンを発振させる発振回路における周波数の安定化を実現した発振回路を得ることを目的とする。
【解決手段】課題を解決するために本発明は、インバータと、前記インバータに並列に接続された帰還抵抗と、インバータの入出力端子と接地電圧Ｖｓｓ間に各々接続されたコンデンサと、前記インバータの入出力間に接続された圧電振動子とからなる発振回路において、基本波発振とオーバトーン発振の選択と、発振の安定化を、前記帰還抵抗を切り換え、選択できるようにしたことを特徴とする発振回路により課題を解決する。
【選択図】 図１
【解決手段】課題を解決するために本発明は、インバータと、前記インバータに並列に接続された帰還抵抗と、インバータの入出力端子と接地電圧Ｖｓｓ間に各々接続されたコンデンサと、前記インバータの入出力間に接続された圧電振動子とからなる発振回路において、基本波発振とオーバトーン発振の選択と、発振の安定化を、前記帰還抵抗を切り換え、選択できるようにしたことを特徴とする発振回路により課題を解決する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、基本波による発振とオーバトーンを切り換えられる発振回路に関する。
【０００２】
【従来の技術】
図７に従来の発振回路の構成を示す。同図のように、半導体集積回路１はインバータ７と、このインバータ７に並列に接続された帰還抵抗８とで発振回路を構成し、前記インバータの入力端子２、出力端子３と接地電圧Ｖｓｓ間に各々コンデンサ４，５を接続し、またインバータの入出力端子間に圧電振動子６を接続している。（特許文献１）
【０００３】
なお、出願人は、本願明細書に記載した先行技術文献情報で特定される先行技術文献以外には、本発明に関連する先行技術文献を本件の出願時までに発見するに至らなかった。
【０００４】
【特許文献１】
特開平０８−２９３７３２号公報
【０００５】
【発明が解決しようとする課題】
上記、従来の発振回路１の構成を用いた発振器用のインバータ７は、帰還抵抗８の抵抗値が固定であるため、基本波用と、オーバトーン（３次、５次・・と言った高次）を発振させるためのＩＣを各々別々に用いなければならない。また、プロセス上や、実装上でのバラツキによる不発振や、異常発振を起こすという課題がある。
【０００６】
【課題を解決するための手段】
上述の課題を解決するために本発明は、インバータと、前記インバータに並列に接続された帰還抵抗と、インバータの入出力端子と接地電圧Ｖｓｓ間に各々接続されたコンデンサと、前記インバータの入出力間に接続された圧電振動子とからなる発振回路において、発振回路を構成した後に、基本波発振とオーバトーン発振の選択と、発振の安定化を、前記帰還抵抗を切り換え、選択できることを特徴とする発振回路である。
【０００７】
この場合、帰還抵抗を選択する手段として、帰還抵抗を電気的に消去可能なフラッシュメモリ等の不揮発性メモリを用いたメモリ回路を用いる。
【０００８】
本発明により、基本波用、オーバトーン用をひとつのＩＣで実現できることと、プロセス上や、実装上でのバラツキによる不発振や、異常発振を抑えることができる。
【０００９】
【発明の実施の形態】
以下、添付図面に従ってこの発明の実施例を説明する。なお、各図において同一の符号は同様の対象を示すものとする。図１は、本発明の一実施例の発振回路の構成を示すものである。図１に示すのは各帰還抵抗を直列に配置したもので、半導体集積回路１１におけるインバータ２１の発振回路接続端１２、１３と接地間（Ｖｓｓ）にはそれぞれコンデンサ１４、１５を接続するとともに、発振回路接続端１２、１３間に圧電振動子１６を接続する。そして本実施例の特徴は次の構成にある。
【００１０】
即ち、前記インバータ２１に対し、スイッチング素子１７と帰還抵抗１９の並列回路およびスイッチング素子１８と帰還抵抗２０の並列回路を直列に接続し、前記スイッチング素子１７，１８を不揮発性メモリ回路によりオン／オフする構成。なお、本実施例では、前記スイッチング素子１７，１８と各々並列に接続された帰還抵抗１９，２０の２個のみの直列接続としているが、スイッチング素子、帰還抵抗を２個以上としてもよい。また、図２のように、各帰還抵抗を並列接続してもよい。
【００１１】
本発明のスイッチング素子については、図２の他の実施の形態として図５に示す構成図のように、帰還抵抗と直列にＭＯＳトランジスタを配置して帰還抵抗の抵抗を切り換えた場合で説明すると、ＭＯＳトランジスタ（スイッチング素子１８）と帰還抵抗２０多数個並列に接続し、この帰還抵抗２０の組合せで発振に最適な組合せの帰還抵抗値となるように調整したデータを不揮発性メモリに記憶させる。
この不揮発性メモリによるスイッチング素子１８の動作（ＭＯＳトランジスタのオン／オフ動作）によって帰還抵抗２０基本波による発振か、オーバトーンの発振か、あるいは発振周波数に応じて最良の帰還抵抗を選択することができ、発振回路を組立後の特にオーバトーン発振周波数のバラツキによる不発振や、異常発振を抑制することができる。
【００１２】
以上のように構成された発振回路について、縦軸に負性抵抗値、横軸に周波数の特性は図３に示すように、帰還抵抗値を小さくするとカットオフ周波数ｆｃが高くなる。本発明はメモリ回路により、前記スイッチング素子１７，１８のオン／オフ制御する。上述のように帰還抵抗の抵抗値を変化させることにより、カットオフ周波数が変化し、カットオフ周波数が基本波周波数と３次オーバトーン周波数の間（ｆｃ２）にあるときは、３次のオーバトーンで発振する。前記帰還抵抗１９，２０は、各々に接続された前記スイッチング素子１７，１８のオン／オフ制御により、抵抗値としては前記抵抗１９の抵抗値、または前記抵抗２０の抵抗値との直列接続、あるいは並列接続となる。
【００１３】
そして、本願発明は上述のメモリ回路を用いることで、発振回路を構成した後に前記帰還抵抗を切り換える手法を前述のスイッチング素子の制御で行なうことを特徴とする。そして、図１と図２の帰還抵抗の配置個所を図４に示すように直列接続と並列接続を混合した組み合わせ、また、各々の抵抗を異なる抵抗値にすることで、更に抵抗値の調整を細かく行なうことができる。
【００１４】
以上のように本実施例によれば、前記抵抗１９，２０を直列または、並列に接続し、各々に接続されている前記スイッチング素子１７，１８をオン／オフ制御することによって、発振回路の帰還抵抗値を選択することができ、発振周波数の基本波発振とオーバトーン発振を選択でき、また、プロセス上や、実装上でのバラツキによる異常発振を抑制することができる。
【００１５】
なお、本実施例では抵抗１９，２０とスイッチング素子１７，１８を直列接続、並列接続した各々の簡単な一例でしか示し説明していないが、直列接続あるいは並列接続、または、直列接続と、並列接続が複雑に組み込まれた回路、また、各々の抵抗が異なる抵抗値であっても同様の効果を奏することは言うまでもなく、そして、図１と図２に示す帰還抵抗には図６に示すように直列にコンデンサを配置する帰還抵抗に代用するインピーダンス素子により、帰還抵抗として直流的には抵抗Ｒ１を通じて電流が流れるが、抵抗Ｒ２にはコンデンサＣ１あって電流は流れない。しかし、高周波的な帰還としては抵抗Ｒ２に依存するので、高周波的には低抵抗が入っている効果をもたらすことで、発振回路全体に加わる消費電流を抑えることもできる。
【００１６】
【発明の効果】
以上の実施例の説明により明らかなように、本発明は発振回路のインバータに複数の帰還抵抗を並列または、直列に接続し、前記帰還抵抗にはスイッチング素子を接続し、前記スイッチング素子をオン／オフ制御する制御装置を設けることにより、帰還抵抗を選択することができ、基本波、オーバトーンをひとつのＩＣで実現できることができ、プロセス上や、実装上でのバラツキによる不発振や、異常発振を抑えることができる。また、発振器として組立後に基本波、オーバトーンの選択ができる。また、帰還抵抗の値を選択することにより、発振回路を組立後の特にオーバトーン発振周波数のバラツキによる不発振や、異常発振を抑制することができる。
【図面の簡単な説明】
【図１】本発明の一実施例の発振回路の構成図である。
【図２】本発明の他の実施例の発振回路の構成図である。
【図３】本発明の他の実施例の発振回路の構成図である。
【図４】本発明の帰還抵抗を直列接続と並列接続を混合した発振回路の構成図である。
【図５】本発明の他の実施例で、スイッチング素子の制御を説明した構成図である。
【図６】本発明の帰還抵抗に代用するインピーダンス素子の概念図である。
【図７】従来の発振回路の構成図
【符号の説明】
１１ 半導体集積回路
１２ 発振回路接続端
１３ 発振回路接続端
１４ コンデンサ
１５ コンデンサ
１６ 圧電振動子
１７，１７’ スイッチング素子
１８，１８’ スイッチング素子
１９，１９’ 帰還抵抗
２０，２０’ 帰還抵抗
２１ インバータ
２２ インバータ
【発明の属する技術分野】
本発明は、基本波による発振とオーバトーンを切り換えられる発振回路に関する。
【０００２】
【従来の技術】
図７に従来の発振回路の構成を示す。同図のように、半導体集積回路１はインバータ７と、このインバータ７に並列に接続された帰還抵抗８とで発振回路を構成し、前記インバータの入力端子２、出力端子３と接地電圧Ｖｓｓ間に各々コンデンサ４，５を接続し、またインバータの入出力端子間に圧電振動子６を接続している。（特許文献１）
【０００３】
なお、出願人は、本願明細書に記載した先行技術文献情報で特定される先行技術文献以外には、本発明に関連する先行技術文献を本件の出願時までに発見するに至らなかった。
【０００４】
【特許文献１】
特開平０８−２９３７３２号公報
【０００５】
【発明が解決しようとする課題】
上記、従来の発振回路１の構成を用いた発振器用のインバータ７は、帰還抵抗８の抵抗値が固定であるため、基本波用と、オーバトーン（３次、５次・・と言った高次）を発振させるためのＩＣを各々別々に用いなければならない。また、プロセス上や、実装上でのバラツキによる不発振や、異常発振を起こすという課題がある。
【０００６】
【課題を解決するための手段】
上述の課題を解決するために本発明は、インバータと、前記インバータに並列に接続された帰還抵抗と、インバータの入出力端子と接地電圧Ｖｓｓ間に各々接続されたコンデンサと、前記インバータの入出力間に接続された圧電振動子とからなる発振回路において、発振回路を構成した後に、基本波発振とオーバトーン発振の選択と、発振の安定化を、前記帰還抵抗を切り換え、選択できることを特徴とする発振回路である。
【０００７】
この場合、帰還抵抗を選択する手段として、帰還抵抗を電気的に消去可能なフラッシュメモリ等の不揮発性メモリを用いたメモリ回路を用いる。
【０００８】
本発明により、基本波用、オーバトーン用をひとつのＩＣで実現できることと、プロセス上や、実装上でのバラツキによる不発振や、異常発振を抑えることができる。
【０００９】
【発明の実施の形態】
以下、添付図面に従ってこの発明の実施例を説明する。なお、各図において同一の符号は同様の対象を示すものとする。図１は、本発明の一実施例の発振回路の構成を示すものである。図１に示すのは各帰還抵抗を直列に配置したもので、半導体集積回路１１におけるインバータ２１の発振回路接続端１２、１３と接地間（Ｖｓｓ）にはそれぞれコンデンサ１４、１５を接続するとともに、発振回路接続端１２、１３間に圧電振動子１６を接続する。そして本実施例の特徴は次の構成にある。
【００１０】
即ち、前記インバータ２１に対し、スイッチング素子１７と帰還抵抗１９の並列回路およびスイッチング素子１８と帰還抵抗２０の並列回路を直列に接続し、前記スイッチング素子１７，１８を不揮発性メモリ回路によりオン／オフする構成。なお、本実施例では、前記スイッチング素子１７，１８と各々並列に接続された帰還抵抗１９，２０の２個のみの直列接続としているが、スイッチング素子、帰還抵抗を２個以上としてもよい。また、図２のように、各帰還抵抗を並列接続してもよい。
【００１１】
本発明のスイッチング素子については、図２の他の実施の形態として図５に示す構成図のように、帰還抵抗と直列にＭＯＳトランジスタを配置して帰還抵抗の抵抗を切り換えた場合で説明すると、ＭＯＳトランジスタ（スイッチング素子１８）と帰還抵抗２０多数個並列に接続し、この帰還抵抗２０の組合せで発振に最適な組合せの帰還抵抗値となるように調整したデータを不揮発性メモリに記憶させる。
この不揮発性メモリによるスイッチング素子１８の動作（ＭＯＳトランジスタのオン／オフ動作）によって帰還抵抗２０基本波による発振か、オーバトーンの発振か、あるいは発振周波数に応じて最良の帰還抵抗を選択することができ、発振回路を組立後の特にオーバトーン発振周波数のバラツキによる不発振や、異常発振を抑制することができる。
【００１２】
以上のように構成された発振回路について、縦軸に負性抵抗値、横軸に周波数の特性は図３に示すように、帰還抵抗値を小さくするとカットオフ周波数ｆｃが高くなる。本発明はメモリ回路により、前記スイッチング素子１７，１８のオン／オフ制御する。上述のように帰還抵抗の抵抗値を変化させることにより、カットオフ周波数が変化し、カットオフ周波数が基本波周波数と３次オーバトーン周波数の間（ｆｃ２）にあるときは、３次のオーバトーンで発振する。前記帰還抵抗１９，２０は、各々に接続された前記スイッチング素子１７，１８のオン／オフ制御により、抵抗値としては前記抵抗１９の抵抗値、または前記抵抗２０の抵抗値との直列接続、あるいは並列接続となる。
【００１３】
そして、本願発明は上述のメモリ回路を用いることで、発振回路を構成した後に前記帰還抵抗を切り換える手法を前述のスイッチング素子の制御で行なうことを特徴とする。そして、図１と図２の帰還抵抗の配置個所を図４に示すように直列接続と並列接続を混合した組み合わせ、また、各々の抵抗を異なる抵抗値にすることで、更に抵抗値の調整を細かく行なうことができる。
【００１４】
以上のように本実施例によれば、前記抵抗１９，２０を直列または、並列に接続し、各々に接続されている前記スイッチング素子１７，１８をオン／オフ制御することによって、発振回路の帰還抵抗値を選択することができ、発振周波数の基本波発振とオーバトーン発振を選択でき、また、プロセス上や、実装上でのバラツキによる異常発振を抑制することができる。
【００１５】
なお、本実施例では抵抗１９，２０とスイッチング素子１７，１８を直列接続、並列接続した各々の簡単な一例でしか示し説明していないが、直列接続あるいは並列接続、または、直列接続と、並列接続が複雑に組み込まれた回路、また、各々の抵抗が異なる抵抗値であっても同様の効果を奏することは言うまでもなく、そして、図１と図２に示す帰還抵抗には図６に示すように直列にコンデンサを配置する帰還抵抗に代用するインピーダンス素子により、帰還抵抗として直流的には抵抗Ｒ１を通じて電流が流れるが、抵抗Ｒ２にはコンデンサＣ１あって電流は流れない。しかし、高周波的な帰還としては抵抗Ｒ２に依存するので、高周波的には低抵抗が入っている効果をもたらすことで、発振回路全体に加わる消費電流を抑えることもできる。
【００１６】
【発明の効果】
以上の実施例の説明により明らかなように、本発明は発振回路のインバータに複数の帰還抵抗を並列または、直列に接続し、前記帰還抵抗にはスイッチング素子を接続し、前記スイッチング素子をオン／オフ制御する制御装置を設けることにより、帰還抵抗を選択することができ、基本波、オーバトーンをひとつのＩＣで実現できることができ、プロセス上や、実装上でのバラツキによる不発振や、異常発振を抑えることができる。また、発振器として組立後に基本波、オーバトーンの選択ができる。また、帰還抵抗の値を選択することにより、発振回路を組立後の特にオーバトーン発振周波数のバラツキによる不発振や、異常発振を抑制することができる。
【図面の簡単な説明】
【図１】本発明の一実施例の発振回路の構成図である。
【図２】本発明の他の実施例の発振回路の構成図である。
【図３】本発明の他の実施例の発振回路の構成図である。
【図４】本発明の帰還抵抗を直列接続と並列接続を混合した発振回路の構成図である。
【図５】本発明の他の実施例で、スイッチング素子の制御を説明した構成図である。
【図６】本発明の帰還抵抗に代用するインピーダンス素子の概念図である。
【図７】従来の発振回路の構成図
【符号の説明】
１１ 半導体集積回路
１２ 発振回路接続端
１３ 発振回路接続端
１４ コンデンサ
１５ コンデンサ
１６ 圧電振動子
１７，１７’ スイッチング素子
１８，１８’ スイッチング素子
１９，１９’ 帰還抵抗
２０，２０’ 帰還抵抗
２１ インバータ
２２ インバータ
Claims (2)
- インバータと、前記インバータに並列に接続された帰還抵抗と、インバータの入出力と接地電圧Ｖｓｓ間に各々接続されたコンデンサと、前記インバータの入出力端子間に接続された圧電振動子からなる発振回路において、
前記帰還抵抗が複数個有り、前記帰還抵抗を切り換えることにより、基本波発振とオーバトーン発振を選択できることを特徴とする発振回路。 - 帰還抵抗を選択する手段として、電気的に消去可能なフラッシュメモリ等の不揮発性メモリを用いたメモリ回路により制御することを特徴とする発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002286200A JP2004128593A (ja) | 2002-09-30 | 2002-09-30 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002286200A JP2004128593A (ja) | 2002-09-30 | 2002-09-30 | 発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004128593A true JP2004128593A (ja) | 2004-04-22 |
Family
ID=32279314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002286200A Pending JP2004128593A (ja) | 2002-09-30 | 2002-09-30 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004128593A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8344816B2 (en) | 2010-02-23 | 2013-01-01 | Nihon Dempa Kogyo Co., Ltd. | Fundamental wave/overtone crystal oscillator |
| CN109831161A (zh) * | 2019-01-25 | 2019-05-31 | 广州全盛威信息技术有限公司 | 晶体振荡电路 |
| US10826430B2 (en) | 2018-08-30 | 2020-11-03 | Seiko Epson Corporation | Semiconductor device, movement and electronic watch |
| JP7485746B2 (ja) | 2021-12-22 | 2024-05-16 | リアルテック セミコンダクター コーポレイション | 発振回路及びデューティサイクル自動較正方法 |
-
2002
- 2002-09-30 JP JP2002286200A patent/JP2004128593A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8344816B2 (en) | 2010-02-23 | 2013-01-01 | Nihon Dempa Kogyo Co., Ltd. | Fundamental wave/overtone crystal oscillator |
| US10826430B2 (en) | 2018-08-30 | 2020-11-03 | Seiko Epson Corporation | Semiconductor device, movement and electronic watch |
| CN109831161A (zh) * | 2019-01-25 | 2019-05-31 | 广州全盛威信息技术有限公司 | 晶体振荡电路 |
| JP7485746B2 (ja) | 2021-12-22 | 2024-05-16 | リアルテック セミコンダクター コーポレイション | 発振回路及びデューティサイクル自動較正方法 |
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