JP2004128339A - Method of manufacturing semiconductor - Google Patents

Method of manufacturing semiconductor Download PDF

Info

Publication number
JP2004128339A
JP2004128339A JP2002292613A JP2002292613A JP2004128339A JP 2004128339 A JP2004128339 A JP 2004128339A JP 2002292613 A JP2002292613 A JP 2002292613A JP 2002292613 A JP2002292613 A JP 2002292613A JP 2004128339 A JP2004128339 A JP 2004128339A
Authority
JP
Japan
Prior art keywords
collet
chip
semiconductor chip
semiconductor
main surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2002292613A
Other languages
Japanese (ja)
Other versions
JP4057875B2 (en
Inventor
Hiroshi Maki
牧 浩
Eiji Wada
和田 栄司
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Renesas Eastern Japan Semiconductor Inc
Original Assignee
Renesas Technology Corp
Hitachi Tokyo Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp, Hitachi Tokyo Electronics Co Ltd filed Critical Renesas Technology Corp
Priority to JP2002292613A priority Critical patent/JP4057875B2/en
Publication of JP2004128339A publication Critical patent/JP2004128339A/en
Application granted granted Critical
Publication of JP4057875B2 publication Critical patent/JP4057875B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Die Bonding (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To reduce cracking or defective bonding of a chip when the chip is subject to die-bonding by using a collet. <P>SOLUTION: A semiconductor chip 2 is sucked and held by a collet 7A wherein a plurality of suction holes 7b of about 1mm or less in diameter are formed in a suction part 7a having almost the same area as the semiconductor chip 2, or a collet 7B wherein the suction part 7a is entirely made of porous material 7c, e.g. ceramic-based material or synthetic resin or the like. Then, the rear surface of the semiconductor chip 2 held by the collet 7B is pressed toward the main surface of a wiring board, thereby die-bonding the semiconductor chip 2. <P>COPYRIGHT: (C)2004,JPO

Description

【0001】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、集積回路が形成された半導体チップを配線基板やリードフレームなどの実装ベースに貼り付けるダイボンディング工程を含む半導体装置の製造に適用して有効な技術に関する。
【0002】
【従来の技術】
半導体装置の組み立て工程では、集積回路が形成された半導体ウエハをダイシングして半導体チップ(以下、単にチップという)を個片化した後、各チップを配線基板やリードフレームなどの表面にダイボンディングし、続いてチップと配線基板またはリードフレームとをAuワイヤなどで結線する作業が行われている。
【0003】
より具体的には、まずウエハ工程(前工程)および検査工程が終了した半導体ウエハの裏面にダイシングテープを貼り付け、ダイヤモンドブレードなどを使って半導体ウエハをダイシングすることにより、チップを個片化する。このとき、ダイシングテープを完全に切断しないことにより、個片化されたそれぞれのチップは、ダイシングテープ上にそのまま保持される。
【0004】
次に、ピンを使ってダイシングテープの裏面側からチップを1個ずつ突き上げ、突き上げたチップの主面をコレットで真空吸着することにより、チップをダイシングテープから引き剥がし、配線基板やリードフレームが用意されたダイボンディング工程へ搬送する。そして、コレットに吸着、保持されたチップを配線基板やリードフレームなどのチップ搭載領域に押し付け、あらかじめチップ搭載領域に塗布されたAgペーストや有機系材料などの接着を加熱硬化させることによって、チップのダイボンディングを行う。
【0005】
その後、チップのボンディングパッドと配線基板の導体層またはリードフレームのインナーリードなどとの間にワイヤをボンディングし、続いてこのチップをモールド樹脂やポッティング樹脂で封止することによって、組み立てがほぼ完了する。
【0006】
【発明が解決しようとする課題】
本発明者らは、上記した半導体装置の組み立て工程において、角錐コレット(または周辺縁付き)コレットまたは平コレットを使ってチップの搬送を行ってきた。角錐コレットは、その底面をチップの上面の周縁部に接触させ、この状態で真空吸着を行うことによってチップを吸着、保持する構造になっている。また、平コレットは、チップの一辺よりも小さい径を有する吸着穴を中心部に1つ備えており、チップの主面に吸着部を密着させて真空吸着する構造になっている。
【0007】
ところが、近年、複数のチップを重ねて実装するマルチチップパッケージ構造の導入などに伴って、チップの薄形化が進んでいることから、上記した角錐コレットまたは平コレットによるチップの搬送が困難な状況になってきた。
【0008】
すなわち、チップの厚さが100μm以下になると、コレットに吸着、保持されただけでもコレットの吸着穴にチップが引き寄せられてチップは変形し、またピンを使ってダイシングテープの裏面側からチップを突き上げると、チップが割れるという問題が生ずる。さらに、コレットに吸着、保持されたチップを配線基板やリードフレームなどのチップ搭載領域に押し付けてダイボンディングする際、チップが変形していると、チップとチップ搭載領域との間に隙間が生じて、割れや圧着不良などの不具合が発生する。
【0009】
本発明の目的は、コレットを使用してチップをダイボンディングする際、チップの割れや圧着不良を低減することのできる技術を提供することにある。
【0010】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0011】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0012】
本発明は、主面が複数の半導体チップに区画された半導体ウエハをダイシングすることによって、複数の半導体チップを個片化する工程と、吸着部の面積が半導体チップの面積とほぼ同程度であり、さらにその吸着部に複数の吸着穴が設けられたコレットを用意し、個片化された半導体チップをコレットで吸着、保持する工程と、コレットに吸着、保持された半導体チップの裏面を実装ベースの主面に押圧することによって、半導体チップを実装ベースの主面上にダイボンディングする工程とを有するものである。
【0013】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【0014】
(実施の形態1)
本実施の形態1であるマルチチップモジュールの製造方法を図1〜図8を用いて工程順に説明する。図1は、半導体ウエハの平面図、図2は、半導体ウエハのダイシング工程を示す断面図、図3は、個片化したチップをコレットで真空吸着した状態を示す断面図、図4は、個片化したチップを突き上げピンで突き上げた状態を示す断面図、図5は、チップを真空吸着するコレットを示す断面図、図6は、チップのピックアップシーケンスを示す断面図、図7は、チップのダイボンディング工程を示す断面図、図8は、半導体装置の断面図である。
【0015】
まず、図1に示す半導体ウエハ(以下、単にウエハという)1の主面に周知の製造プロセスに従って半導体集積回路を形成した後、スクライブラインSLによって区画された複数のチップ形成領域2Aのそれぞれのボンディングパッド3にプローブを当ててウエハ検査を行い、良品と不良品とを選別する。
【0016】
次に、図2に示すように、ウエハ1の裏面にダイシングテープ4を貼り付けると共に、ダイシングテープ4の周辺部をキャリア治具5に接着、固定する。次いで、ダイヤモンドブレード6などを使ってウエハ1をダイシングすることにより、チップ2を個片化する。このとき、個片化されたそれぞれのチップ2をダイシングテープ4に接着しておくために、ダイシングテープ4は、完全に切断しないようにする。
【0017】
次に、図3に示すように、チップ2の主面側をコレット7で真空吸着した後、続いて図4に示すように、ダイシングテープ4の裏面側から複数本の突き上げピン8を使ってチップ2を突き上げることにより、チップ2をダイシングテープ4から引き剥がす。ダイシングテープ4から引き剥がされたチップ2は、コレット7に吸着、保持されて次のダイボンディング工程に搬送される。
【0018】
図5に、チップ2を真空吸着したコレット7および突き上げピン8の拡大断面図を示す。コレット7は、例えば略円筒形の外形を有し、ステンレスまたは硬度を有する合成ゴムなどで構成されている。
【0019】
図5(a)に第1例のコレット7Aを示す。コレット7Aの少なくともチップ2と接触する吸着部7aはチップ2とほぼ同程度の面積を有し、さらにその吸着部7aに複数の吸着穴7bが設けられている。これら複数の吸着穴7bの直径は約1mm以下であり、複数の吸着穴7bを備えたコレット7Aによってチップ2の主面全体をほぼ均一に真空吸着することができる。また、突き上げピン8が吸着穴7bを突き上げないように、突き上げピン8と吸着穴7bとはずらして配置されている。
【0020】
図5(b)に第2例のコレット7Bを示す。コレット7Bの少なくともチップ2と接触する吸着部7aはチップ2とほぼ同程度の面積を有し、さらにチップ2と接触する吸着部7aの全面に多孔質材7c、たとえばセラミック系材料または合成樹脂などが設けられている。この多孔質材7cによってチップ2の主面全体をほぼ均一に真空吸着することができる。なお、図には、吸着部7aの約1/3に多孔質材7cを設けたコレット7Bを示したが、吸着部7a全体を多孔質材7cとすることもできる。
【0021】
このように、チップ2をコレット7で吸着、保持してダイボンディング工程に搬送する際、少なくともチップ2と接触する吸着部7aの面積をチップ2とほぼ同じとし、その吸着部7aに小径の複数の吸着穴7bを設けたコレット7Aまたはその吸着部7aを多孔質材7cとするコレット7Bを用いることによって、チップ2の主面全体をほぼ均一に真空吸着することができる。これにより、チップ2の変形を防ぐことができて、コレット7とチップ2との間に均一な圧着層を得ることができる。また、コレット7Aでは、突き上げピン8を吸着穴7bの位置からずらすことによって、チップ2の変形または割れを防ぐことができる。
【0022】
図6に、コレット7Aを用いてチップ2を吸着、保持する際のピックアップシーケンスを示す。図には、前記第1例のコレット7Aを一例として記載した。
【0023】
まず、図6(a)に示すように、チップ2の上部へコレット7Aを配置し、チップ2の下部へ真空吸着駒9を配置する。次に、図6(b)に示すように、コレット7Aを下降させ、コレット7Aにチップ2の主面側を吸着させる。この際、コレット7Aの吸着部7aを直接チップ2に接触させることが好ましいが、吸い上げが可能であれば必ずしも接触させる必要はない。
【0024】
次に、図6(c)に示すように、真空吸着駒9から真空を引いた後、続いて図6(d)に示すように、ダイシングテープ4の裏面側から複数本の突き上げピン8を使ってチップ2を突き上げることにより、チップ2をダイシングテープ4から引き剥がす。ここで、ダイシングテープ4には、コレット7Aおよび真空吸着駒9から吸着されても、コレット7Aがチップ2から離れない程度の粘着力を有するテープが用いられる。
【0025】
このように、先にチップ2をコレット7Aで吸着し、続いて真空吸着駒9で吸着することにより、チップ2に曲げ応力が加わるのを防ぐことができる。また、突き上げピン8によってチップ2を突き上げる際、チップ2に圧縮応力が加わるが、たとえばシリコンからなるチップ2は圧縮力に対して相対的に強いことから、チップ2の変形または割れは生じ難い。
【0026】
次に、図7に示すように、チップ2を配線基板10(実装ベース)に実装する。図には、前記第1例のコレット7Aを一例として記載した。まず、配線基板10の主面の各チップ搭載領域に接着剤11を塗布する。接着剤11としては、例えば熱硬化性樹脂系の接着剤が用いられる。また、接着剤11に代えて、チップ2とほぼ同じ寸法に裁断した両面接着テープ(ダイボンドフィルム又はダイアタッチフィルム)などを各チップ搭載領域に貼り付けてもよい。次に、前記コレット7Aに吸着、保持されたチップ2の裏面を配線基板10のチップ搭載領域に押圧し、続いてコレット7Aをチップ2から離すことによって、チップ2のダイボンディングを行う。この際、チップ2の変形によりチップ2と配線基板10のチップ搭載領域との間に隙間があると割れや圧着不良などが生ずるが、本実施の形態1では、コレット7Aによる吸着、保持においてチップ2の変形が生じないので、割れや圧着不良などの不具合を防止できる。
【0027】
次に、上記と同様の方法で前記ダイシングテープ4から引き剥がした別のチップ2を配線基板10の別のチップ搭載領域に押し付けてダイボンディングを行う。このようにして、ダイシングテープ4から引き剥がしたチップ2を配線基板10の各チップ搭載領域に1個ずつダイボンディングし、続いて接着剤11を加熱硬化させることによって、チップ2のダイボンディング工程が完了する。
【0028】
次に、図8に示すように、各チップ2のボンディングパッド3と配線基板10の配線12とをAuワイヤ13aで接続する。Auワイヤ13aの接続は、例えば超音波振動と熱圧着とを併用した周知のワイヤボンダを使用して行う。
【0029】
次に、配線基板10に実装された上記それぞれのチップ2の上に、前述したチップ2と同様な方法によって、チップ14を1個ずつダイボンディングする。
【0030】
次に、各チップ14のボンディングパッド15と配線基板10の配線12とをAuワイヤ13bで接続した後、モールド金型(図示せず)を使って配線基板10の主面全体を一括して樹脂封止する。配線基板10の主面を封止するモールド樹脂16は、例えばシリカを分散させた熱硬化型エポキシ系樹脂からなる。
【0031】
次に、配線基板10の裏面の電極パッド17に半田バンプ18を接続する。半田バンプ18の接続は、たとえば低融点のPb−Sn共晶合金からなる半田ボールを電極パッド17の表面に供給した後、半田ボールをリフローさせることによって行う。その後、配線基板10をスクライブラインに沿って切断、個片化することにより、本実施の形態1のマルチチップモジュールMCMが完成する。
【0032】
このように、本実施の形態1によれば、チップ2とほぼ同程度の面積を有する吸着部7aに複数の吸着穴7bが設けられたコレット7Aまたは吸着部7aを多孔質材7cによって構成されたコレット7Bを用い、チップ2を吸着、保持することにより、コレット7A,7Bとチップ2との間に均一な圧着層が得られて、チップ2の変形を防ぐことができる。これにより、チップ2をボンディングする際、チップ2の割れや圧着不良を低減することができる。
【0033】
(実施の形態2)
本実施の形態2では、チップ2を吸着、保持してダイボンディング工程に搬送する第3例のコレット7Cを図9〜図11を用いて説明する。図9は、個片化したチップをコレットで真空吸着した状態を示す断面図、図10は、個片化したチップを突き上げピンで突き上げた状態を示す断面図、図11は、チップのダイボンディング工程を示す断面図である。
【0034】
まず、図9に示すように、前記実施の形態1に示したコレット7A,7Bと同様にして、チップ2の主面側をコレット7Cで真空吸着した後、図10に示すように、ダイシングテープ4の裏面側から複数本の突き上げピン8を使ってチップ2を突き上げることにより、チップ2をダイシングテープ4から引き剥がす。
【0035】
コレット7Cの少なくともチップ2と接触する吸着部7aはチップ2とほぼ同程度の面積を有し、さらにその吸着部7aのほぼ中央部に直径が約1mm以下の1つの吸着穴7dが設けられている。チップ2の主面とコレット7Cの吸着部7aのほぼ全面とを密着させることで両者間に吸着力を生じさせ、またチップ2と接触する吸着穴7dを小径とすることによってチップ2の変形を防ぐことができる。突き上げピン8は、その位置と吸着穴7dの位置とが一致しないように複数本設置されている。
【0036】
次に、図11に示すように、前記実施の形態1と同様にして、チップ2を配線基板10に実装する。この際、チップ2の変形によりチップ2と配線基板10のチップ搭載領域との間に隙間があると割れと圧着不良などが生ずるが、本実施の形態2では、コレット7Cによる吸着、保持においてチップ2の変形が生じないので、割れや圧着不良などの不具合を防止できる。
【0037】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【0038】
たとえば、前記実施の形態では、積層型マルチチップモジュールの製造に適用した場合について説明したが、これに限定されるものではなく、各種配線基板やリードフレームなどの上にコレットを使ってチップをダイボンディングする半導体装置の製造に広く適用することができる。
【0039】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【0040】
コレットを用いてチップをダイボンディングする際、チップの割れや圧着不良を低減することができる。
【図面の簡単な説明】
【図1】本発明の実施の形態1である半導体装置の製造方法に用いる半導体ウエハの平面図である。
【図2】本発明の実施の形態1である半導体ウエハのダイシング工程を示す断面図である。
【図3】本発明の実施の形態1である個片化した半導体チップをコレットで真空吸着した状態を示す断面図である。
【図4】本発明の実施の形態1である個片化した半導体チップを突き上げピンで突き上げた状態を示す断面図である。
【図5】(a)は、半導体チップを真空吸着する第1例のコレットを示す断面図、(b)は、半導体チップを真空吸着する第2例のコレットを示す断面図である。
【図6】(a)〜(d)は、本発明の実施の形態1である半導体チップのピックアップシーケンスを示す断面図である。
【図7】本発明の実施の形態1である半導体チップのダイボンディング工程を示す断面図である。
【図8】本発明の実施の形態1である半導体装置の断面図である。
【図9】本発明の実施の形態2である個片化した半導体チップをコレットで真空吸着した状態を示す断面図である。
【図10】本発明の実施の形態2である個片化した半導体チップを突き上げピンで突き上げた状態を示す断面図である。
【図11】本発明の実施の形態2である半導体チップのダイボンディング工程を示す断面図である。
【符号の説明】
1 半導体ウエハ
2 半導体チップ
2A チップ形成領域
3 ボンディングパッド
4 ダイシングテープ
5 キャリア治具
6 ダイヤモンドブレード
7 コレット
7A コレット
7B コレット
7C コレット
7a 吸着部
7b 吸着穴
7c 多孔質材
7d 吸着穴
8 突き上げピン
9 真空吸着駒
10 配線基板
11 接着剤
12 配線
13a Auワイヤ
13b Auワイヤ
14 チップ
15 ボンディングパッド
16 モールド樹脂
17 電極パッド
18 半田バンプ
SL スクライブライン
MCM マルチチップモジュール
[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device manufacturing technique, and particularly to a technique effective when applied to the manufacture of a semiconductor device including a die bonding step of attaching a semiconductor chip on which an integrated circuit is formed to a mounting base such as a wiring board or a lead frame. About.
[0002]
[Prior art]
In the process of assembling a semiconductor device, a semiconductor wafer on which an integrated circuit is formed is diced into individual semiconductor chips (hereinafter, simply referred to as chips), and each chip is die-bonded to a surface of a wiring board or a lead frame. Then, an operation of connecting the chip to a wiring board or a lead frame with an Au wire or the like is performed.
[0003]
More specifically, first, a dicing tape is attached to the back surface of the semiconductor wafer after the wafer process (pre-process) and the inspection process are completed, and the semiconductor wafer is diced using a diamond blade or the like, so that chips are singulated. . At this time, by not completely cutting the dicing tape, each of the individual chips is held as it is on the dicing tape.
[0004]
Next, the chips are pushed up one by one from the back side of the dicing tape using pins, and the main surface of the pushed-up chip is vacuum-adsorbed with a collet to peel off the chips from the dicing tape, thereby preparing a wiring board and a lead frame. To the completed die bonding process. Then, the chip adsorbed and held by the collet is pressed against a chip mounting area such as a wiring board or a lead frame, and an adhesive such as an Ag paste or an organic material previously applied to the chip mounting area is heated and hardened, thereby forming a chip. Die bonding is performed.
[0005]
Thereafter, a wire is bonded between the bonding pad of the chip and the conductor layer of the wiring board or the inner lead of the lead frame, and then the chip is sealed with a mold resin or a potting resin, so that the assembly is almost completed. .
[0006]
[Problems to be solved by the invention]
The present inventors have carried out chip transportation using a pyramid collet (or a peripheral collet) or a flat collet in the above-described semiconductor device assembling process. The pyramid collet has a structure in which the bottom surface is brought into contact with the peripheral edge of the top surface of the chip, and vacuum suction is performed in this state to suck and hold the chip. In addition, the flat collet is provided with one suction hole having a diameter smaller than one side of the chip at the center, and has a structure in which the suction portion is brought into close contact with the main surface of the chip to perform vacuum suction.
[0007]
However, in recent years, with the introduction of a multi-chip package structure in which a plurality of chips are stacked and mounted, and the like, the thinning of the chips is progressing, so that it is difficult to transport the chips by the above-described pyramid collet or flat collet. It has become.
[0008]
That is, when the thickness of the chip becomes 100 μm or less, the chip is drawn to the suction hole of the collet even if it is sucked and held by the collet, the chip is deformed, and the chip is pushed up from the back side of the dicing tape using the pin. This causes a problem that the chip is broken. Furthermore, when the chip that has been sucked and held by the collet is pressed against the chip mounting area such as a wiring board or lead frame and die-bonded, if the chip is deformed, a gap is created between the chip and the chip mounting area. Failures such as cracks and poor crimping occur.
[0009]
An object of the present invention is to provide a technique capable of reducing chip cracking and pressure bonding failure when die-bonding a chip using a collet.
[0010]
The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
[0011]
[Means for Solving the Problems]
The following is a brief description of an outline of typical inventions disclosed in the present application.
[0012]
In the present invention, the step of dicing a semiconductor wafer having a main surface partitioned into a plurality of semiconductor chips to singulate the plurality of semiconductor chips, and the area of the suction portion is substantially equal to the area of the semiconductor chip. In addition, a collet provided with a plurality of suction holes in its suction part is prepared, and a semiconductor chip that has been singulated is sucked and held by the collet, and a back surface of the semiconductor chip sucked and held by the collet is mounted on the mounting base. And die bonding the semiconductor chip onto the main surface of the mounting base by pressing against the main surface of the mounting base.
[0013]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In all the drawings for describing the embodiments, members having the same functions are denoted by the same reference numerals, and repeated description thereof will be omitted.
[0014]
(Embodiment 1)
A method for manufacturing a multi-chip module according to the first embodiment will be described in the order of steps with reference to FIGS. FIG. 1 is a plan view of a semiconductor wafer, FIG. 2 is a cross-sectional view showing a dicing process of the semiconductor wafer, FIG. 3 is a cross-sectional view showing a state in which singulated chips are vacuum-adsorbed by a collet, and FIG. FIG. 5 is a cross-sectional view showing a collet for vacuum-sucking the chip, FIG. 6 is a cross-sectional view showing a chip pickup sequence, and FIG. FIG. 8 is a sectional view showing a die bonding step, and FIG. 8 is a sectional view of the semiconductor device.
[0015]
First, after a semiconductor integrated circuit is formed on a main surface of a semiconductor wafer (hereinafter simply referred to as a wafer) 1 shown in FIG. 1 according to a well-known manufacturing process, bonding of each of a plurality of chip forming regions 2A partitioned by scribe lines SL is performed. A wafer is inspected by applying a probe to the pad 3, and non-defective products and defective products are selected.
[0016]
Next, as shown in FIG. 2, the dicing tape 4 is attached to the back surface of the wafer 1, and the periphery of the dicing tape 4 is adhered and fixed to the carrier jig 5. Next, the chips 2 are diced by dicing the wafer 1 using a diamond blade 6 or the like. At this time, the dicing tape 4 is not cut completely in order to adhere the individual chips 2 to the dicing tape 4.
[0017]
Next, as shown in FIG. 3, the main surface side of the chip 2 is vacuum-sucked with a collet 7, and then, as shown in FIG. By pushing up the chip 2, the chip 2 is peeled off from the dicing tape 4. The chip 2 peeled off from the dicing tape 4 is sucked and held by the collet 7 and transported to the next die bonding step.
[0018]
FIG. 5 shows an enlarged cross-sectional view of the collet 7 and the push-up pin 8 which have been vacuum-adsorbed on the chip 2. The collet 7 has, for example, a substantially cylindrical outer shape, and is made of stainless steel or synthetic rubber having hardness.
[0019]
FIG. 5A shows a collet 7A of the first example. At least the suction portion 7a of the collet 7A that contacts the chip 2 has approximately the same area as the chip 2, and the suction portion 7a has a plurality of suction holes 7b. The diameter of each of the plurality of suction holes 7b is about 1 mm or less, and the entire main surface of the chip 2 can be almost uniformly vacuum suctioned by the collet 7A having the plurality of suction holes 7b. The push-up pin 8 and the suction hole 7b are arranged so as to be shifted from each other so that the push-up pin 8 does not push up the suction hole 7b.
[0020]
FIG. 5B shows a collet 7B of the second example. At least the adsorbing portion 7a of the collet 7B that comes into contact with the chip 2 has approximately the same area as the chip 2, and a porous material 7c, for example, a ceramic material or a synthetic resin, Is provided. The entire main surface of the chip 2 can be vacuum-adsorbed almost uniformly by the porous material 7c. Although the drawing shows the collet 7B in which the porous material 7c is provided in about 1/3 of the adsorbing portion 7a, the entire adsorbing portion 7a can be made of the porous material 7c.
[0021]
As described above, when the chip 2 is sucked and held by the collet 7 and transported to the die bonding step, at least the area of the suction portion 7a that comes into contact with the chip 2 is made substantially the same as that of the chip 2, and a plurality of small-diameter By using the collet 7A provided with the suction hole 7b or the collet 7B having the suction portion 7a as the porous material 7c, the entire main surface of the chip 2 can be suctioned almost uniformly in vacuum. Thereby, deformation of the chip 2 can be prevented, and a uniform pressure-bonded layer can be obtained between the collet 7 and the chip 2. In the collet 7A, the tip 2 can be prevented from being deformed or cracked by shifting the push-up pin 8 from the position of the suction hole 7b.
[0022]
FIG. 6 shows a pickup sequence when sucking and holding the chip 2 using the collet 7A. In the drawing, the collet 7A of the first example is described as an example.
[0023]
First, as shown in FIG. 6A, the collet 7A is arranged above the chip 2, and the vacuum suction piece 9 is arranged below the chip 2. Next, as shown in FIG. 6B, the collet 7A is lowered, and the main surface side of the chip 2 is attracted to the collet 7A. At this time, it is preferable that the suction portion 7a of the collet 7A be brought into direct contact with the chip 2, but it is not always necessary to make contact with the chip 2 if suction is possible.
[0024]
Next, as shown in FIG. 6C, a vacuum is drawn from the vacuum suction piece 9, and then, as shown in FIG. The chip 2 is peeled off from the dicing tape 4 by pushing up the chip 2 by using. Here, as the dicing tape 4, a tape having such an adhesive strength that the collet 7 </ b> A does not separate from the chip 2 even when sucked from the collet 7 </ b> A and the vacuum suction piece 9 is used.
[0025]
As described above, the chip 2 is first suctioned by the collet 7A and then suctioned by the vacuum suction piece 9, so that bending stress can be prevented from being applied to the chip 2. When the chip 2 is pushed up by the push-up pins 8, a compressive stress is applied to the chip 2. However, since the chip 2 made of, for example, silicon is relatively strong against the compressive force, the chip 2 is hardly deformed or cracked.
[0026]
Next, as shown in FIG. 7, the chip 2 is mounted on the wiring board 10 (mounting base). In the drawing, the collet 7A of the first example is described as an example. First, the adhesive 11 is applied to each chip mounting area on the main surface of the wiring board 10. As the adhesive 11, for example, a thermosetting resin-based adhesive is used. Instead of the adhesive 11, a double-sided adhesive tape (die-bonding film or die-attach film) cut to the same size as the chip 2 may be attached to each chip mounting area. Next, die bonding of the chip 2 is performed by pressing the back surface of the chip 2 sucked and held by the collet 7A against the chip mounting area of the wiring board 10 and then separating the collet 7A from the chip 2. At this time, if there is a gap between the chip 2 and the chip mounting area of the wiring board 10 due to the deformation of the chip 2, cracks or poor crimping will occur. In the first embodiment, however, the chip is not adsorbed and held by the collet 7A. Since the deformation of No. 2 does not occur, problems such as cracks and poor press bonding can be prevented.
[0027]
Next, another chip 2 peeled off from the dicing tape 4 is pressed against another chip mounting area of the wiring board 10 in the same manner as described above to perform die bonding. In this manner, the chips 2 peeled off from the dicing tape 4 are die-bonded one by one to each chip mounting area of the wiring board 10, and then the adhesive 11 is cured by heating. Complete.
[0028]
Next, as shown in FIG. 8, the bonding pads 3 of each chip 2 and the wirings 12 of the wiring board 10 are connected by Au wires 13a. The connection of the Au wire 13a is performed using, for example, a known wire bonder using both ultrasonic vibration and thermocompression bonding.
[0029]
Next, the chips 14 are die-bonded one by one on the respective chips 2 mounted on the wiring board 10 by the same method as the above-described chip 2.
[0030]
Next, after bonding pads 15 of each chip 14 and wires 12 of wiring board 10 are connected by Au wires 13b, the entire main surface of wiring board 10 is collectively resin-molded using a mold (not shown). Seal. The mold resin 16 for sealing the main surface of the wiring board 10 is made of, for example, a thermosetting epoxy resin in which silica is dispersed.
[0031]
Next, the solder bumps 18 are connected to the electrode pads 17 on the back surface of the wiring board 10. The connection of the solder bumps 18 is performed by, for example, supplying a solder ball made of a low melting point Pb-Sn eutectic alloy to the surface of the electrode pad 17 and then reflowing the solder ball. Thereafter, the wiring substrate 10 is cut along the scribe lines and singulated to complete the multi-chip module MCM of the first embodiment.
[0032]
As described above, according to the first embodiment, the collet 7A in which the plurality of suction holes 7b are provided in the suction portion 7a having substantially the same area as the chip 2 or the suction portion 7a is constituted by the porous material 7c. By sucking and holding the chip 2 using the collet 7B, a uniform pressure-bonded layer can be obtained between the collets 7A, 7B and the chip 2, and the deformation of the chip 2 can be prevented. Thereby, when bonding the chip 2, it is possible to reduce cracks and poor pressure bonding of the chip 2.
[0033]
(Embodiment 2)
In the second embodiment, a third example of a collet 7C for sucking and holding the chip 2 and transporting the chip 2 to the die bonding step will be described with reference to FIGS. FIG. 9 is a cross-sectional view showing a state in which a singulated chip is vacuum-sucked with a collet, FIG. 10 is a cross-sectional view showing a state in which a singulated chip is pushed up by a push-up pin, and FIG. It is sectional drawing which shows a process.
[0034]
First, as shown in FIG. 9, in the same manner as the collets 7A and 7B described in the first embodiment, the main surface side of the chip 2 is vacuum-adsorbed by the collet 7C, and then, as shown in FIG. The chip 2 is peeled off from the dicing tape 4 by pushing up the chip 2 from the back side of the chip 4 using a plurality of push-up pins 8.
[0035]
At least the suction portion 7a of the collet 7C that comes into contact with the chip 2 has substantially the same area as the chip 2, and one suction hole 7d having a diameter of about 1 mm or less is provided substantially at the center of the suction portion 7a. I have. By bringing the main surface of the chip 2 and the almost entire surface of the suction portion 7a of the collet 7C into close contact with each other, a suction force is generated between them, and the deformation of the chip 2 is reduced by reducing the diameter of the suction hole 7d in contact with the chip 2. Can be prevented. A plurality of push-up pins 8 are provided so that their positions do not coincide with the positions of the suction holes 7d.
[0036]
Next, as shown in FIG. 11, the chip 2 is mounted on the wiring board 10 in the same manner as in the first embodiment. At this time, if there is a gap between the chip 2 and the chip mounting area of the wiring board 10 due to the deformation of the chip 2, cracks and poor crimping may occur, but in the second embodiment, the chip is not adsorbed and held by the collet 7C. Since the deformation of No. 2 does not occur, problems such as cracks and poor press bonding can be prevented.
[0037]
As described above, the invention made by the inventor has been specifically described based on the embodiment of the invention. However, the invention is not limited to the embodiment, and can be variously modified without departing from the gist of the invention. Needless to say, there is.
[0038]
For example, in the above-described embodiment, a case where the present invention is applied to the manufacture of a laminated multi-chip module has been described. However, the present invention is not limited to this, and a die is mounted on a variety of wiring boards and lead frames using a collet. The present invention can be widely applied to the manufacture of a semiconductor device to be bonded.
[0039]
【The invention's effect】
The effects obtained by typical aspects of the invention disclosed in the present application will be briefly described as follows.
[0040]
When a chip is die-bonded using a collet, it is possible to reduce cracks and poor pressure bonding of the chip.
[Brief description of the drawings]
FIG. 1 is a plan view of a semiconductor wafer used in a method for manufacturing a semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a sectional view showing a dicing step of the semiconductor wafer according to the first embodiment of the present invention;
FIG. 3 is a cross-sectional view illustrating a state in which the singulated semiconductor chip according to the first embodiment of the present invention is vacuum-sucked with a collet;
FIG. 4 is a cross-sectional view showing a state in which the singulated semiconductor chip according to the first embodiment of the present invention is pushed up by a push-up pin.
FIG. 5A is a cross-sectional view illustrating a first example of a collet for vacuum-sucking a semiconductor chip, and FIG. 5B is a cross-sectional view illustrating a second example of a collet for vacuum-sucking a semiconductor chip.
FIGS. 6A to 6D are cross-sectional views showing a semiconductor chip pickup sequence according to the first embodiment of the present invention.
FIG. 7 is a sectional view illustrating a die bonding step of the semiconductor chip according to the first embodiment of the present invention;
FIG. 8 is a sectional view of the semiconductor device according to the first embodiment of the present invention;
FIG. 9 is a cross-sectional view illustrating a state in which a singulated semiconductor chip according to the second embodiment of the present invention is vacuum-adsorbed by a collet.
FIG. 10 is a cross-sectional view showing a state in which a singulated semiconductor chip according to a second embodiment of the present invention is pushed up by a push-up pin.
FIG. 11 is a sectional view illustrating a die bonding step of the semiconductor chip according to the second embodiment of the present invention;
[Explanation of symbols]
Reference Signs List 1 semiconductor wafer 2 semiconductor chip 2A chip forming region 3 bonding pad 4 dicing tape 5 carrier jig 6 diamond blade 7 collet 7A collet 7B collet 7C collet 7a suction portion 7b suction hole 7c porous material 7d suction hole 8 push-up pin 9 vacuum suction Piece 10 Wiring board 11 Adhesive 12 Wiring 13a Au wire 13b Au wire 14 Chip 15 Bonding pad 16 Mold resin 17 Electrode pad 18 Solder bump SL Scribe line MCM Multi chip module

Claims (5)

(a)主面が複数の半導体チップに区画された半導体ウエハをダイシングすることによって、前記複数の半導体チップを個片化する工程と、
(b)吸着部の面積が前記半導体チップの面積とほぼ同程度であり、さらにその吸着部に複数の吸着穴が設けられたコレットを用意し、前記個片化された半導体チップを前記コレットで吸着、保持する工程と、
(c)前記コレットに吸着、保持された前記半導体チップの裏面を実装ベースの主面に押圧することによって、前記半導体チップを前記実装ベースの主面上にダイボンディングする工程とを有することを特徴とする半導体装置の製造方法。
(A) dicing a semiconductor wafer whose main surface is partitioned into a plurality of semiconductor chips to singulate the plurality of semiconductor chips;
(B) A collet in which the area of the suction portion is substantially the same as the area of the semiconductor chip and a plurality of suction holes are provided in the suction portion is prepared. Adsorption and holding steps;
(C) a step of die-bonding the semiconductor chip onto the main surface of the mounting base by pressing the back surface of the semiconductor chip sucked and held by the collet against the main surface of the mounting base. Manufacturing method of a semiconductor device.
(a)主面が複数の半導体チップに区画された半導体ウエハをダイシングすることによって、前記複数の半導体チップを個片化する工程と、
(b)吸着部の面積が前記半導体チップの面積とほぼ同程度であり、さらにその吸着部が多孔質材によって構成されたコレットを用意し、前記個片化された半導体チップを前記コレットで吸着、保持する工程と、
(c)前記コレットに吸着、保持された前記半導体チップの裏面を実装ベースの主面に押圧することによって、前記半導体チップを前記実装ベースの主面上にダイボンディングする工程とを有することを特徴とする半導体装置の製造方法。
(A) dicing a semiconductor wafer whose main surface is partitioned into a plurality of semiconductor chips to singulate the plurality of semiconductor chips;
(B) The area of the suction portion is substantially the same as the area of the semiconductor chip, and a collet whose suction portion is made of a porous material is prepared, and the separated semiconductor chip is sucked by the collet. , Holding step,
(C) a step of die-bonding the semiconductor chip onto the main surface of the mounting base by pressing the back surface of the semiconductor chip sucked and held by the collet against the main surface of the mounting base. Manufacturing method of a semiconductor device.
(a)主面が複数の半導体チップに区画された半導体ウエハをダイシングすることによって、前記複数の半導体チップを個片化する工程と、
(b)吸着部の面積が前記半導体チップの面積とほぼ同程度であり、さらにその吸着部に直径が約1mm以下の1つの吸着穴が設けられたコレットを用意し、前記個片化された半導体チップを前記コレットで吸着、保持する工程と、
(c)前記コレットに吸着、保持された前記半導体チップの裏面を実装ベースの主面に押圧することによって、前記半導体チップを前記実装ベースの主面上にダイボンディングする工程とを有することを特徴とする半導体装置の製造方法。
(A) dicing a semiconductor wafer whose main surface is partitioned into a plurality of semiconductor chips to singulate the plurality of semiconductor chips;
(B) A collet in which the area of the suction part is substantially the same as the area of the semiconductor chip and in which one suction hole having a diameter of about 1 mm or less is provided in the suction part is prepared. Adsorbing and holding a semiconductor chip with the collet,
(C) a step of die-bonding the semiconductor chip onto the main surface of the mounting base by pressing the back surface of the semiconductor chip sucked and held by the collet against the main surface of the mounting base. Manufacturing method of a semiconductor device.
(a)主面が複数の半導体チップに区画された半導体ウエハをダイシングすることによって、前記複数の半導体チップを個片化する工程と、
(b)吸着部の面積が前記半導体チップの面積とほぼ同程度であり、さらにその吸着部に複数の吸着穴が設けられたコレットを用意し、前記個片化された半導体チップを前記コレットで吸着、保持する工程と、
(c)前記コレットに吸着、保持された前記半導体チップの裏面を実装ベースの主面に押圧することによって、前記半導体チップを前記実装ベースの主面上にダイボンディングする工程とを有し、
前記吸着穴の直径が約1mm以下であることを特徴とする半導体装置の製造方法。
(A) dicing a semiconductor wafer whose main surface is partitioned into a plurality of semiconductor chips to singulate the plurality of semiconductor chips;
(B) A collet in which the area of the suction portion is substantially the same as the area of the semiconductor chip and a plurality of suction holes are provided in the suction portion is prepared. Adsorption and holding steps;
(C) a step of die-bonding the semiconductor chip onto the main surface of the mounting base by pressing the back surface of the semiconductor chip sucked and held by the collet against the main surface of the mounting base;
A method of manufacturing a semiconductor device, wherein the diameter of the suction hole is about 1 mm or less.
(a)主面が複数の半導体チップに区画された半導体ウエハの裏面にダイシングテープを貼り付けた後、前記半導体ウエハをダイシングすることによって、前記複数の半導体チップを個片化する工程と、
(b)吸着部の面積が前記半導体チップの面積とほぼ程度であり、さらにその吸着部に複数の吸着穴が設けられたコレットを用意し、前記個片化された半導体チップを前記コレットで吸着、保持する工程と、
(c)複数本の突き上げピンを使い前記ダイシングテープの裏面側から前記コレットに吸着、保持された前記半導体チップを突き上げることによって、前記半導体チップを前記ダイシングテープから引き剥がす工程と、
(d)前記コレットに吸着、保持された前記半導体チップの裏面を実装ベースの主面に押圧することによって、前記半導体チップを前記実装ベースの主面上にダイボンディングする工程とを有し、
前記複数本の突き上げピンは、前記コレットに設けられた前記複数の吸着穴の位置とずれて前記半導体チップを突き上げることを特徴とする半導体装置の製造方法。
(A) attaching a dicing tape to a back surface of a semiconductor wafer whose main surface is divided into a plurality of semiconductor chips, and then dicing the semiconductor wafer to singulate the plurality of semiconductor chips;
(B) A collet in which the area of the suction portion is substantially the same as the area of the semiconductor chip and a plurality of suction holes are provided in the suction portion is prepared, and the separated semiconductor chip is sucked by the collet. , Holding step,
(C) peeling off the semiconductor chip from the dicing tape by pushing up the semiconductor chip sucked and held on the collet from the back side of the dicing tape using a plurality of push-up pins,
(D) a step of die-bonding the semiconductor chip onto the main surface of the mounting base by pressing the back surface of the semiconductor chip sucked and held by the collet against the main surface of the mounting base;
The method of manufacturing a semiconductor device according to claim 1, wherein the plurality of push-up pins push up the semiconductor chip while being displaced from positions of the plurality of suction holes provided in the collet.
JP2002292613A 2002-10-04 2002-10-04 Manufacturing method of semiconductor device Expired - Fee Related JP4057875B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2002292613A JP4057875B2 (en) 2002-10-04 2002-10-04 Manufacturing method of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002292613A JP4057875B2 (en) 2002-10-04 2002-10-04 Manufacturing method of semiconductor device

Publications (2)

Publication Number Publication Date
JP2004128339A true JP2004128339A (en) 2004-04-22
JP4057875B2 JP4057875B2 (en) 2008-03-05

Family

ID=32283815

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002292613A Expired - Fee Related JP4057875B2 (en) 2002-10-04 2002-10-04 Manufacturing method of semiconductor device

Country Status (1)

Country Link
JP (1) JP4057875B2 (en)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7629231B2 (en) 2006-05-23 2009-12-08 Renesas Technology Corp. Fabrication method of semiconductor device
CN102751225A (en) * 2011-04-19 2012-10-24 台湾积体电路制造股份有限公司 Methods and apparatus for thin die processing
JP2016063057A (en) * 2014-09-18 2016-04-25 ファスフォードテクノロジ株式会社 Die bonder and die bonding method and pickup device
WO2017209115A1 (en) * 2016-05-31 2017-12-07 株式会社新川 Method for mounting die
JP2017220619A (en) * 2016-06-09 2017-12-14 シャープ株式会社 Collet and die bonding method
KR20180007674A (en) * 2016-07-13 2018-01-23 파스포드 테크놀로지 주식회사 Apparatus for manufacturing semiconductor and method of manufacturing semiconductor device
JP2020067572A (en) * 2018-10-25 2020-04-30 三菱電機株式会社 Curved display device
TWI826018B (en) * 2021-09-29 2023-12-11 日商芝浦機械電子裝置股份有限公司 Picking collets, picking devices and mounting devices

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7629231B2 (en) 2006-05-23 2009-12-08 Renesas Technology Corp. Fabrication method of semiconductor device
US8703583B2 (en) 2006-05-23 2014-04-22 Renesas Electronics Corporation Fabrication method of semiconductor device
CN102751225A (en) * 2011-04-19 2012-10-24 台湾积体电路制造股份有限公司 Methods and apparatus for thin die processing
JP2016063057A (en) * 2014-09-18 2016-04-25 ファスフォードテクノロジ株式会社 Die bonder and die bonding method and pickup device
KR20190008371A (en) * 2016-05-31 2019-01-23 가부시키가이샤 신가와 How to mount the die
TWI664682B (en) * 2016-05-31 2019-07-01 日商新川股份有限公司 Chip mounting method
CN109314062B (en) * 2016-05-31 2022-04-29 株式会社新川 Method for mounting tube core
US11069651B2 (en) 2016-05-31 2021-07-20 Shinkawa Ltd. Method of mounting die
WO2017209115A1 (en) * 2016-05-31 2017-12-07 株式会社新川 Method for mounting die
CN109314062A (en) * 2016-05-31 2019-02-05 株式会社新川 The installation method of tube core
KR102228702B1 (en) * 2016-05-31 2021-03-16 야마하 모터 로보틱스 홀딩스 가부시키가이샤 Die mounting method
JP2017216349A (en) * 2016-05-31 2017-12-07 株式会社新川 Die mounting method
JP2017220619A (en) * 2016-06-09 2017-12-14 シャープ株式会社 Collet and die bonding method
KR101970884B1 (en) 2016-07-13 2019-04-19 파스포드 테크놀로지 주식회사 Apparatus for manufacturing semiconductor and method of manufacturing semiconductor device
KR20180007674A (en) * 2016-07-13 2018-01-23 파스포드 테크놀로지 주식회사 Apparatus for manufacturing semiconductor and method of manufacturing semiconductor device
JP2020067572A (en) * 2018-10-25 2020-04-30 三菱電機株式会社 Curved display device
JP7178867B2 (en) 2018-10-25 2022-11-28 三菱電機株式会社 curved display
TWI826018B (en) * 2021-09-29 2023-12-11 日商芝浦機械電子裝置股份有限公司 Picking collets, picking devices and mounting devices

Also Published As

Publication number Publication date
JP4057875B2 (en) 2008-03-05

Similar Documents

Publication Publication Date Title
JP4848153B2 (en) Manufacturing method of semiconductor device
TWI284960B (en) Manufacturing method of semiconductor device
JP5161732B2 (en) Manufacturing method of semiconductor device
US8394677B2 (en) Method of fabricating semiconductor device
US8546244B2 (en) Method of manufacturing semiconductor device
JP4992904B2 (en) Manufacturing method of semiconductor device
JP5350980B2 (en) LED element manufacturing method
JP2013038214A (en) Semiconductor device manufacturing method
KR20050065318A (en) A method of manufacturing a semiconductor device
JP2009289959A (en) Bonder and bonding method
JP4057875B2 (en) Manufacturing method of semiconductor device
JP2001135598A (en) Wafer dicing method, semiconductor device, its manufacturing method, circuit board and electronic apparatus
JP2004072037A (en) Method for manufacturing semiconductor device
JP2013171916A (en) Semiconductor device manufacturing method
JP5286303B2 (en) Manufacturing method of semiconductor device
JP5054954B2 (en) Manufacturing method of semiconductor device
TWI230449B (en) High heat dissipation micro package of semiconductor chip
JP2011077436A (en) Method and apparatus of manufacturing semiconductor device
JP2007142128A (en) Semiconductor device and its production process
JPH09116251A (en) Method and structure for fitting semiconductor bare chip
JP2006140303A (en) Method for manufacturing semiconductor apparatus
JP2004311603A (en) Method for manufacturing semiconductor device
JP5215032B2 (en) Manufacturing method of semiconductor device
KR101081735B1 (en) Method for manufacturing a flip chip package using LOC die bonder and flip chip package thereof
JP2008251786A (en) Semiconductor device and method of manufacturing the same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050915

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20050915

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050926

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070827

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070904

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071105

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20071204

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20071214

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101221

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101221

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313115

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101221

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101221

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111221

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121221

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121221

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131221

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees